CN113366570A - 用于组合式存取操作的堆叠的存储器裸片 - Google Patents

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Abstract

描述用于堆叠的存储器裸片及组合式存取操作的方法、系统及装置。装置可包含多个存储器裸片。一个裸片可被配置为主裸片，且另一裸片可被配置为从属裸片。所述主裸片可与主机装置通信。从属裸片可与所述主裸片而非所述主机装置耦合。所述装置可包含第一裸片(例如，主裸片)及第二裸片(例如，从属裸片)。所述第一裸片可与主机装置耦合且被配置成响应于读取命令而输出数据集。所述第一裸片可供应第一数据子集且从所述第二裸片获得第二数据子集。在一些情况下，所述第一裸片可基于数据速率选择调制方案(例如，PAM4、NRZ等)并使用选定调制方案输出所述数据。

Description

用于组合式存取操作的堆叠的存储器裸片
交叉引用
本专利申请要求由甘斯(GANS)等人在2020年1月31日提交的标题为“用于组合式存取操作的堆叠的存储器裸片(STACKED MEMORY DICE FOR COMBINED ACCESSOPERATIONS)”的美国专利申请第16/778,151号，及由甘斯等人在2019年2月25日提交的标题为“用于组合式存取操作的堆叠的存储器裸片(STACKED MEMORY DICE FOR COMBINEDACCESS OPERATIONS)”的美国临时专利申请第62/810,037号的优先权，所述申请中的每一个让与给本受让人。
背景技术
下文大体上涉及包含至少一个存储器装置的系统，且更具体地说，涉及用于组合式存取操作的堆叠的存储器裸片。
存储器装置广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等的各种电子装置中。通过对存储器装置的不同状态进行编程来存储信息。例如，二进制装置最经常存储两种状态中的一个，经常由逻辑1或逻辑0表示。在其它装置中，可存储两个以上状态。为了存取所存储信息，装置的组件可读取或感测存储器装置中的至少一个所存储状态。为了存储信息，装置的组件可写入或编程存储器装置中的状态。
存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)等。存储器装置可以是易失性或非易失性的。例如FeRAM的非易失性存储器，可维持其所存储的逻辑状态很长一段时间，即使无外部电源存在也是这样。例如DRAM的易失性存储器装置在与外部电源断开时可能会丢失其所存储状态。
大体来说，改进存储器系统可包含降低系统功率消耗，增大存储器系统容量，改进读取/写入速度(例如，带宽)，通过使用永久性主存储器提供非易失性，或降低一定性能点下的制造成本，以及其它度量。
附图说明
图1说明根据如本文中所公开的实例的支持用于组合式存取操作的堆叠的存储器裸片的系统的实例。
图2说明根据如本文中所公开的实例的支持用于组合式存取操作的堆叠的存储器裸片的存储器裸片的实例。
图3说明根据如本文中所公开的实例的支持用于组合式存取操作的堆叠的存储器裸片的系统的实例。
图4说明根据如本文中所公开的实例的支持用于组合式存取操作的堆叠的存储器裸片的系统的实例图式。
图5说明根据如本文中所公开的实例的用于组合式存取操作的堆叠的存储器裸片的图式的实例。
图6A及6B说明根据如本文中所公开的实例的支持用于组合式存取操作的堆叠的存储器裸片的时序图。
图7示出根据本公开的方面的支持用于组合式存取操作的堆叠的存储器裸片的存储器装置的框图。
图8及9示出说明根据如本文中所公开的实例的支持用于组合式存取操作的堆叠的存储器裸片的一或多种方法的流程图。
具体实施方式
一些存储器装置可在需要主机装置与存储器装置之间的高数据速率(在给定时间量内交换大量数据)——例如需要高带宽操作的环境中操作。移动系统等可为此类环境的一个实例。在一些实例中，增大系统的接脚计数(例如，增大存储器装置的接脚计数)可有助于增大带宽(例如，增大最大数据速率)，但可例如由于增大封装大小(例如，对于叠层封装(PoP)实施方案)、增大相关联印刷电路板(PCB)布局的复杂性而增大系统的成本及复杂性，或可具有其它缺点。在一些情况下，增大存储器装置的时钟速度可有助于增大带宽(例如，增大最大数据速率)，但可增大时钟速度的程度可实际上受功率、效率、电路复杂性、时序容限或其它约束条件的限制。
描述包含堆叠的存储器裸片的设备及其操作，所述设备可例如支持增大存储器装置与其它装置(例如用于存储器装置的主机装置)之间的带宽。此外，本文中所描述的装置及技术可能并不取决于增大接脚计数或时钟速率，或可具有其它益处。例如，设备可包含多个存储器裸片(例如，衬底上方的堆叠的存储器裸片)。一个存储器裸片可被配置为主裸片，且一或多个其它存储器裸片可各自被配置为从属裸片。主裸片可与主机装置耦合并通信。从属裸片可与主裸片耦合，但另外并不与主机装置连接。响应于读取命令，存储器装置可执行预提取操作，其中主裸片提供所预提取数据的第一子集(例如，所预提取数据的第一半部)，且从属裸片提供所预提取数据的第二子集(例如，所预提取数据的第二半部)。例如，主裸片及从属裸片可各自被配置成支持预提取一定数据量(其可被称为预提取大小)，且所预提取数据(响应于读取命令而由存储器装置预提取的数据)的总量可为预提取大小的两倍。
在一些情况下，主裸片可紧接在第一数据子集之后(例如，无时间延迟或时间气泡)输出第二数据子集，以将与读取命令相关联的数据集提供到主机装置。此外，主裸片可支持用于与主机装置交换数据的二进制传信及多层级传信两者。例如，主裸片可从主机装置接收是使用二进制传信还是多层级传信来输出与读取命令相关联的数据集的指示(例如，支持某些带宽的数据速率的指示)。在一些情况下，主裸片可基于所指示或以其它方式确定的数据速率从包含较高阶(非二进制)调制方案(例如，脉冲振幅调制3(PAM3)或脉冲振幅调制4(PAM4)传信)及二进制调制方案(例如，脉冲振幅调制2(PAM2)传信或不归零(NRZ)传信)的集合选择调制方案，并使用选定调制方案输出数据集。例如，使用PAM4传信将数据输出至主机装置结合从主裸片及从属裸片两者预提取数据可支持如下预提取操作：响应于读取命令，在相同时间量内提供增大的数据量(例如，相对于每裸片预提取大小加倍)，而不需要增大数据总线宽度(接脚计数)、增大时钟速率或调整每裸片预提取大小(此可例如避免再设计每一存储器裸片的各种相关方面)。
首先在如参考图1及2所描述的存储器系统及存储器裸片的上下文中描述本公开的特征。进一步在如参考图3到6所描述的堆叠在壳体(例如，半导体封装)内的存储器裸片、支持组合式存取操作的存储器裸片的各种组件，及描绘本公开的操作性方面的时序图的上下文中进一步描述本公开的特征。进一步通过并参考如参考图7到9所描述的涉及用于组合式存取操作的堆叠的存储器裸片的设备图及流程图说明且描述本公开的这些及其它特征。
图1说明根据如本文中所公开的实例的利用一或多个存储器装置的系统100的实例。系统100可包含外部存储器控制器105、存储器装置110，及将外部存储器控制器105与存储器装置110耦合的多个信道115。系统100可包含一或多个存储器装置，但为易于描述，可将一或多个存储器装置描述为单个存储器装置110。
系统100可包含电子装置的方面，例如计算装置、移动计算装置、无线装置或图形处理装置。系统100可为便携式电子装置的实例。系统100可为计算机、膝上型计算机、平板计算机、智能电话、蜂窝电话、可穿戴装置、因特网连接装置等的实例。存储器装置110可为被配置成存储用于系统100的一或多个其它组件的数据的系统的组件。在一些实例中，系统100被配置成用于使用基站或存取点与其它系统或装置进行双向无线通信。在一些实例中，系统100能够进行机器类型通信(MTC)、机器对机器(M2M)通信或装置对装置(D2D)通信。
系统100的至少部分可为主机装置的实例。此主机装置可为使用存储器来执行过程的装置的实例，所述装置例如计算装置、移动计算装置、无线装置、图形处理装置、计算机、膝上型计算机、平板计算机、智能电话、蜂窝电话、可穿戴装置、因特网连接装置、一些其它固定或便携式电子装置等。在一些情况下，主机装置可指实施外部存储器控制器105的功能的硬件、固件、软件或其组合。在一些情况下，外部存储器控制器105可被称为主机或主机装置。在一些实例中，系统100是图形卡。
在一些情况下，存储器装置110可为被配置成与系统100的其它组件通信并提供可供系统100使用或参考的物理存储器地址/空间的独立装置或组件。在一些实例中，存储器装置110可被配置成与至少一种或多种不同类型的系统100合作。系统100的组件与存储器装置110之间的传信可用于支持调制信号的调制方案、用于传达信号的不同接脚设计、系统100及存储器装置110的不同封装、系统100与存储器装置110之间的时钟传信及同步、时序惯例及/或其它因素。
存储器装置110可被配置成存储用于系统100的组件的数据。在一些情况下，存储器装置110可充当系统100的从属型装置(例如，对系统100通过外部存储器控制器105提供的命令作出响应且执行所述命令)。此类命令可包含用于存取操作的存取命令，例如用于写入操作的写入命令、用于读取操作的读取命令、用于刷新操作的刷新命令或其它命令。存储器装置110可包含支持用于数据存储的所要或指定容量的两个或更多个存储器裸片160(例如，存储器芯片)。包含两个或更多个存储器裸片的存储器装置110可被称为多裸片存储器或封装(也被称为多芯片存储器或封装)。
系统100可进一步包含处理器120、基本输入/输出系统(BIOS)组件125、一或多个外围组件130及输入/输出(I/O)控制器135。系统100的组件可使用总线140彼此电子通信。
处理器120可被配置成控制系统100的至少部分。处理器120可为通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其可为这些类型的组件的组合。在此类情况下，处理器120可为中央处理单元(CPU)、图形处理单元(GPU)、通用GPU(GPGPU)或芯片上系统(SoC)的实例，以及其它实例。
BIOS组件125可为包含作为固件操作的BIOS的软件组件，它可初始化并运行系统100的各种硬件组件。BIOS组件125还可管理处理器120与系统100的各种组件之间的数据流，所述各种组件例如外围组件130、I/O控制器135等。BIOS组件125可包含存储在只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
外围组件130可为任何输入装置或输出装置，或此类装置的接口，其可集成到系统100中或与所述系统一起集成。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口，或外围卡槽，例如外围组件互连(PCI)或专门的图形端口。外围组件130可为本领域技术人员理解为外围设备的其它组件。
I/O控制器135可管理处理器120与外围组件130、输入装置145或输出装置150之间的数据通信。I/O控制器135可管理未集成到系统100中或未与所述系统一起集成的外围设备。在一些情况下，I/O控制器135可表示到外部外围组件的物理连接或端口。
输入145可表示系统100外部的装置或信号，其将信息、信号或数据提供到系统100或其组件。此可包含用户接口或与其它装置或在其它装置之间的接口。在一些情况下，输入145可为经由一或多个外围组件130与系统100介接的外围设备，或可由I/O控制器135管理。
输出150可表示在系统100外部的装置或信号，其被配置成从系统100或其任何组件接收输出。输出150的实例可包含显示器、音频扬声器、打印装置或印刷电路板上的另一处理器等等。在一些情况下，输出150可为经由一或多个外围组件130与系统100介接的外围设备，或可由I/O控制器135管理。
系统100的组件可由设计成执行其功能的通用或专用电路构成。此可包含被配置成执行本文中所描述的功能的各种电路元件，例如，导电线、晶体管、电容器、电感器、电阻器、放大器或其它有源或无源元件。
存储器装置110可包含装置存储器控制器155及一或多个存储器裸片160。每一存储器裸片160可包含本地存储器控制器165(例如，本地存储器控制器165-a、本地存储器控制器165-b及/或本地存储器控制器165-N)，及存储器阵列170(例如，存储器阵列170-a、存储器阵列170-b及/或存储器阵列170-N)。存储器阵列170可为存储器单元的集合(例如，网格)，其中每一存储器单元被配置成存储至少一个位的数字数据。参考图2更详细地描述存储器阵列170及/或存储器单元的特征。
在一些情况下，存储器装置110可包含第一存储器裸片(例如，存储器裸片160-a)，其包含第一存储器阵列(例如，存储器阵列170-a)且与数据总线(例如，DQ信道190)以及命令及地址(C/A)总线(例如，C/A信道186)耦合。在一些情况下，存储器装置110还可包含第二存储器裸片(例如，存储器裸片160-a)，其包含第二存储器阵列(例如，存储器阵列170-b)且与第一存储器裸片耦合。在一些情况下，第一存储器裸片可被配置成经由C/A总线接收用于数据集的读取命令，从第一存储器阵列预提取数据集的第一子集，从第二存储器裸片接收数据集的第二子集，及经由数据总线输出数据集。第二存储器裸片可与第一存储器裸片耦合，使得第一存储器裸片与第二存储器裸片可交换信号。此耦合可是通过一或多个硅穿孔(TSV)、一或多个接合线或通过其它合适的链路(包含例如电容或电感耦合式链路)，或通过这些或其它耦合机构的任何组合。在一些情况下，第一存储器裸片可进一步被配置成接收数据速率的指示，基于数据速率从包含至少一个多层级(非二进制、较高阶)传信方案(例如，脉冲振幅调制3(PAM3)或脉冲振幅调制4(PAM4)传信)及至少一个二进制传信方案(例如，脉冲振幅调制2(PAM2)或不归零(NRZ)传信)的集合选择调制方案，及使用选定调制方案输出数据集。虽然本文中所描述的实例可在包含两个存储器裸片160的装置的上下文中描述，但任何数量的存储器裸片160是可能的，且在一些情况下可相应地调整用于输出数据集的调制方案及由存储器裸片160中的每一个提供的数据集的部分。
存储器装置110可为二维(2D)存储器单元阵列的实例或可为三维(3D)存储器单元阵列的实例。例如，2D存储器装置可包含单个存储器裸片160。3D存储器装置可包含两个或更多个存储器裸片160(例如，存储器裸片160-a、存储器裸片160-b及/或任何数量的存储器裸片160-N)。在3D存储器装置中，多个存储器裸片160-N可彼此上下堆叠或彼此紧邻堆叠。在一些情况下，3D存储器装置中的存储器裸片160-N可被称为层面、层级、层或裸片。3D存储器装置可包含任何数量的堆叠的存储器裸片160-N(例如，二连、三连、四连、五连、六连、七连、八连)。相比于单个2D存储器装置，此可增大可定位于衬底上的存储器单元的数量，继而可降低生产成本或增大存储器阵列的性能，或此两者。在一些3D存储器装置中，不同层面可共享至少一个共同存取线，使得一些层面可共享字线、数字线及/或板线中的至少一个。
装置存储器控制器155可包含被配置成控制存储器装置110的操作的电路或组件。因而，装置存储器控制器155可包含使得存储器装置110能够执行命令的硬件、固件及软件，且可被配置成接收、发射或执行关于存储器装置110的命令、数据或控制信息。装置存储器控制器155可被配置成与外部存储器控制器105、一或多个存储器裸片160或处理器120通信。在一些情况下，存储器装置110可从外部存储器控制器105接收数据及/或命令。例如，存储器装置110可接收指示存储器装置110将代表系统100的组件(例如，处理器120)存储某些数据的写入命令，或接收指示存储器装置110将把存储于存储器裸片160中的某些数据提供到系统100的组件(例如，处理器120)的读取命令。在一些情况下，装置存储器控制器155可与存储器裸片160的本地存储器控制器165结合控制本文中所描述的存储器装置110的操作。装置存储器控制器155及/或本地存储器控制器165中包含的组件的实例可包含用于对从外部存储器控制器105接收的信号进行解调的接收器、用于调制及发射信号到外部存储器控制器105的解码器、逻辑、解码器、放大器、滤波器等。
本地存储器控制器165(例如，在存储器裸片160的本地)可被配置成控制存储器裸片160的操作。而且，本地存储器控制器165可被配置成与装置存储器控制器155通信(例如，接收及发射数据及/或命令)。本地存储器控制器165可支持装置存储器控制器155以控制如本文中所描述的存储器装置110的操作。在一些情况下，存储器装置110不包含装置存储器控制器155，且本地存储器控制器165或外部存储器控制器105可执行本文中所描述的各种功能。因而，本地存储器控制器165可被配置成与装置存储器控制器155通信，与其它本地存储器控制器165通信，或直接与外部存储器控制器105或处理器120通信。
在一些情况下，存储器装置110可包含第一存储器裸片(例如，存储器裸片160-a)，其包含第一存储器阵列(例如，存储器阵列170-a)连同输入/输出(I/O)接口以及命令及地址(C/A)接口(其可专指被配置成支持外部I/O总线或外部C/A总线的裸片上电路)。第一存储器裸片的I/O接口及C/A总线可与外部存储器控制器105耦合(例如，分别经由DQ信道190及C/A信道186)。在一些情况下，存储器装置110还可包含第二存储器裸片(例如，存储器裸片160-b)，其包含第二存储器阵列(例如，存储器阵列170-b)。第二存储器裸片还可包含I/O接口或C/A接口，但可绕过或以其它方式从外部信道115断开第二存储器裸片的I/O接口及C/A接口。在一些情况下，本地存储器控制器(例如，第一存储器裸片的本地存储器控制器)可被配置成使得存储器装置110经由第一存储器裸片的C/A接口接收用于数据集的读取命令，响应于读取命令而存取第一存储器阵列以获得数据集的第一子集及存取第二存储器阵列以获得数据集的第二子集，及经由第一存储器裸片的I/O接口发射包含第一子集及第二子集的数据集。
外部存储器控制器105可被配置成实现系统100的组件(例如，处理器120)与存储器装置110之间的信息、数据及/或命令的传达。外部存储器控制器105可充当系统100的组件与存储器装置110之间的联络，使得系统100的组件可不需要知道存储器装置的操作细节。系统100的组件可向外部存储器控制器105呈现外部存储器控制器105满足的请求(例如，读取命令或写入命令)。外部存储器控制器105可转换或转化在系统100的组件与存储器装置110之间交换的通信。在一些情况下，外部存储器控制器105可包含产生共同(源)系统时钟信号的系统时钟。在一些情况下，外部存储器控制器105可包含产生共同(源)数据时钟信号的共同数据时钟。
在一些情况下，外部存储器控制器105或系统100的其它组件或其在本文中所描述的功能可由处理器120实施。例如，外部存储器控制器105可为由处理器120或系统100的其它组件实施的硬件、固件或软件或其某一组合。虽然外部存储器控制器105被描绘为在存储器装置110外部，但在一些情况下，外部存储器控制器105或其在本文中所描述的功能可由存储器装置110实施。例如，外部存储器控制器105可为由装置存储器控制器155或一或多个本地存储器控制器165实施的硬件、固件或软件或其某一组合。在一些情况下，外部存储器控制器105可分布在处理器120及存储器装置110上，使得外部存储器控制器105的部分由处理器120实施，且其它部分由装置存储器控制器155或本地存储器控制器165实施。同样地，在一些情况下，本文中归属于装置存储器控制器155或本地存储器控制器165的一或多个功能可在一些情况下由外部存储器控制器105(与处理器120分隔开或如包含在处理器120中)执行。
系统100的组件可使用多个信道115与存储器装置110交换信息。在一些情况下，信道可被称为总线。在一些实例中，信道115可实现外部存储器控制器105与存储器装置110之间的通信。每一信道115可包含与系统100的组件相关联的端子之间的一或多个信号路径或发射媒体(例如，导体)。例如，信道115可包含第一端子，其包含外部存储器控制器105处的一或多个接脚或衬垫，及存储器装置110处的一或多个接脚或衬垫。接脚可为系统100的装置的导电输入或输出点的实例，且接脚可被配置成充当信道的部分。
在一些情况下，端子的接脚或衬垫可为信道115的信号路径的部分。额外信号路径可与信道的端子耦合以用于在系统100的组件内路由信号。例如，存储器装置110可包含信号路径(例如，存储器装置110或其组件内部，例如在存储器裸片160内部的信号路径)，所述信号路径将信号从信道115的端子路由到存储器装置110的各种组件(例如，装置存储器控制器155、存储器裸片160、本地存储器控制器165、存储器阵列170)。
信道115(及相关联信号路径及端子)可专用于传达特定类型的信息。在一些情况下，信道115可为聚合信道且因此可包含多个个别信道。例如，DQ信道190可为x4(例如，包含四个信号路径)、x8(例如，包含八个信号路径)、x16(包含十六个信号路径)等等。经由信道传达的信号可使用双数据速率(DDR)传信。例如，信号的一些符号可记录在时钟信号的上升沿上，且信号的其它符号可记录在时钟信号的下降沿上。经由信道传达的信号可使用单数据速率(SDR)传信。例如，对于每一时钟循环，可记录信号的一个符号。
在一些情况下，信道115可包含一或多个命令及地址(C/A)信道186。C/A信道186可被配置成在外部存储器控制器105与存储器装置110之间传达命令，包含与命令相关联的控制信息(例如，地址信息)。例如，C/A信道186可包含具有所要数据的地址的读取命令。在一些情况下，C/A信道186可记录在上升时钟信号沿及/或下降时钟信号沿上。在一些情况下，C/A信道186可包含任何数量的信号路径以解码地址及命令数据(例如，八个或九个信号路径)。
在一些情况下，信道115可包含一或多个时钟信号(CK)信道188。CK信道188可被配置成在外部存储器控制器105与存储器装置110之间传达一或多个共同时钟信号。每一时钟信号可被配置成在高状态与低状态之间振荡，且协调外部存储器控制器105及存储器装置110的动作。在一些情况下，时钟信号可为差分输出(例如，CK_t信号及CK_c信号)且可相应地配置CK信道188的信号路径。在一些情况下，时钟信号可为单端的。CK信道188可包含任何数量的信号路径。在一些情况下，时钟信号CK(例如，CK_t信号及CK_c信号)可提供用于存储器装置110的命令及寻址操作或存储器装置110的其它系统范围内的操作的时序参考。时钟信号CK因此可不同地称为控制时钟信号CK、命令时钟信号CK或系统时钟信号CK。系统时钟信号CK可由系统时钟产生，所述系统时钟可包含一或多个硬件组件(例如，振荡器、晶体、逻辑门、晶体管等)。
在一些情况下，信道115可包含一或多个数据(DQ)信道190。DQ信道190可被配置成在外部存储器控制器105与存储器装置110之间传达数据及/或控制信息。例如，DQ信道190可(例如，双向)传达将写入到存储器装置110的信息或从存储器装置110读取的信息。
在一些情况下，信道115可包含可专用于其它目的的一或多个其它信道192。这些其它信道192可包含任何数量的信号路径。
在一些情况下，其它信道192可包含一或多个写入时钟信号(WCK)信道。虽然WCK中的‘W’在名义上可代表“写入”，但写入时钟信号WCK(例如，WCK_t信号及WCK_c信号)可提供一般用于存储器装置110的存取操作的时序参考(例如，用于读取及写入操作两者的时序参考)。因此，写入时钟信号WCK也可被称为数据时钟信号WCK。WCK信道可被配置成在外部存储器控制器105与存储器装置110之间传达共同数据时钟信号。数据时钟信号可被配置成协调外部存储器控制器105及存储器装置110的存取操作(例如，写入操作或读取操作)。在一些情况下，写入时钟信号可为差分输出(例如，WCK_t信号及WCK_c信号)，且可相应地配置WCK信道的信号路径。WCK信道可包含任何数量的信号路径。数据时钟信号WCK可由数据时钟产生，所述数据时钟可包含一或多个硬件组件(例如，振荡器、晶体、逻辑门、晶体管等)。
在一些情况下，其它信道192可包含一或多个错误检测码(EDC)信道。EDC信道可被配置成传达错误检测信号，例如校验和，以改进系统可靠性。EDC信道可包含任何数量的信号路径。在一些情况下，其它信道192可包含一或多个芯片选择(CS)信道。CS信道可被配置成携载激活或撤销激活一或多个存储器裸片的信号。在一些情况下，CS信道的芯片选择信号的高状态可对应于接收芯片选择信号的存储器裸片的活跃状态。
信道115可使用多种不同架构将外部存储器控制器105与存储器装置110耦合。各种架构的实例可包含总线、点对点连接、纵横开关、例如硅内插件的高密度内插件，或形成于有机衬底中的信道，或其某一组合。例如，在一些情况下，信号路径可至少部分地包含高密度内插件，例如硅内插件或玻璃内插件。
可使用各种不同调制方案来调制经由信道115传达的信号。在一些情况下，可使用二进制符号(或二进制层级)调制方案来调制在外部存储器控制器105与存储器装置110之间传达的信号。二进制符号调制方案可为M进制调制方案的实例，其中M等于二。二进制符号调制方案的每一符号可被配置成表示一个位的数字数据(例如，符号可表示逻辑1或逻辑0)。二进制符号调制方案的实例包含但不限于不归零(NRZ)、单极编码、双极编码、曼彻斯特编码、具有两个符号(例如，PAM2)的脉冲振幅调制(PAM)等。
在一些情况下，可使用多符号(或多层级)调制方案来调制在外部存储器控制器105与存储器装置110之间传达的信号。多符号调制方案可为M进制调制方案的实例，其中M大于或等于三。多符号调制方案的每一符号可被配置成表示多于一个位的数字数据(例如，符号可表示逻辑00、逻辑01、逻辑10或逻辑11)。多符号调制方案的实例包含但不限于PAM3、PAM4、PAM8等、正交振幅调制(QAM)、正交相移键控(QPSK)等。多符号信号(例如，PAM3或PAM4信号)可为使用包含用以对多于一个位的信息进行编码的至少三个层级的调制方案来调制的信号。多符号调制方案及符号可替代地被称作非二进制、多位、多层级或较高阶调制方案及符号。
图2说明根据如本文中所公开的实例的存储器裸片200的实例。存储器裸片200可为参考图1描述的存储器裸片160的实例。在一些情况下，存储器裸片200可被称为存储器芯片、存储器装置或电子存储器设备。存储器裸片200可包含一或多个可编程以存储不同逻辑状态的存储器单元205。每一存储器单元205可是可编程的以存储两个或更多个状态。例如，存储器单元205可被配置成每次存储一个位的数字逻辑(例如，逻辑0及逻辑1)。在一些情况下，单个存储器单元205(例如，多层级存储器单元)可被配置成每次存储多于一个位的数字逻辑(例如，逻辑00、逻辑01、逻辑10或逻辑11)。
存储器单元205可将表示可编程状态的电荷存储在电容器中。DRAM架构可包含电容器，所述电容器包含电介质材料以存储表示可编程状态的电荷。在其它存储器架构中，其它存储装置及组件是可能的。例如，可使用非线性电介质材料。
可通过激活或选择例如字线210及/或数字线215的存取线而对存储器单元205执行例如读取及写入的操作。在一些情况下，数字线215也可被称作位线。对存取线、字线及数字线或其类似物的引用在不影响理解或操作的情况下可互换。激活或选择字线210或数字线215可包含将电压施加到相应线。
存储器裸片200可将存取线(例如，字线210及数字线215)布置成网格状图案。存储器单元205可定位于字线210与数字线215的相交点处。通过偏压字线210及数字线215(例如，对字线210或数字线215施加电压)，可在其相交点处存取单个存储器单元205。
可通过行解码器220或列解码器225来控制对存储器单元205的存取。例如，行解码器220可从本地存储器控制器260接收行地址，并基于所接收行地址来激活字线210。列解码器225可从本地存储器控制器260接收列地址且可基于所接收列地址来激活数字线215。例如，存储器裸片200可包含标记为WL_1至WL_M的多个字线210以及标记为DL_1至DL_N的多个数字线215，其中M及N取决于存储器阵列的大小。因此，通过激活字线210及数字线215，例如WL_1及DL_3，可存取其相交点处的存储器单元205。在二维或三维配置中的字线210与数字线215的相交点可被称为存储器单元205的地址。
存储器单元205可包含逻辑存储组件，例如电容器230及切换组件235。电容器230可为电介质电容器或铁电电容器的实例。电容器230的第一节点可与切换组件235耦合，且电容器230的第二节点可与电压源240耦合。在一些情况下，电压源240可为单元板参考电压，例如Vpl，或可接地，例如Vss。在一些情况下，电压源240可为与板线驱动器耦合的板线的实例。切换组件235可为选择性地建立或撤销建立两个组件之间的电子通信的晶体管或任何其它类型的开关装置的实例。
选择或撤销选择存储器单元205可通过激活或撤销激活切换组件235来实现。电容器230可使用切换组件235与数字线215电子通信。例如，当撤销激活切换组件235时，电容器230可与数字线215隔离，且当激活切换组件235时，电容器230可与数字线215耦合。在一些情况下，切换组件235是晶体管，且其操作可通过将电压施加到晶体管栅极来控制，其中晶体管栅极与晶体管源极之间的电压差可大于或小于晶体管的阈值电压。在一些情况下，切换组件235可为p型晶体管或n型晶体管。字线210可与切换组件235的栅极电子通信，且可基于施加到字线210的电压而激活/撤销激活切换组件235。
字线210可为与存储器单元205电子通信的导电线，其用以对存储器单元205执行存取操作。在一些架构中，字线210可与存储器单元205的切换组件235的栅极电子通信，且可被配置成控制存储器单元的切换组件235。在一些架构中，字线210可与存储器单元205的电容器的节点电子通信，且存储器单元205可不包含切换组件。
数字线215可为连接存储器单元205与感测组件245的导电线。在一些架构中，存储器单元205可在存取操作的部分期间选择性地与数字线215耦合。例如，字线210及存储器单元205的切换组件235可被配置成耦合及/或隔离存储器单元205的电容器230及数字线215。在一些架构中，存储器单元205可与数字线215电子通信(例如，恒定)。
感测组件245可被配置成检测存储器单元205的电容器230上存储的状态(例如，电荷)，且基于所存储状态确定存储器单元205的逻辑状态。在一些情况下，由存储器单元205存储的电荷可能极小。因而，感测组件245可包含一或多个感测放大器以放大由存储器单元205输出的信号。感测放大器可在读取操作期间检测数字线215的较小电荷变化，且可基于检测到的电荷产生对应于逻辑状态0或逻辑状态1的信号。在读取操作期间，存储器单元205的电容器230可输出信号(例如，释放电荷)到其对应数字线215。信号可使数字线215的电压发生改变。感测组件245可被配置成将跨越数字线215从存储器单元205接收的信号与参考信号250(例如，参考电压)进行比较。感测组件245可基于所述比较而确定存储器单元205的所存储状态。例如，在二进制传信中，如果数字线215具有比参考信号250高的电压，则感测组件245可确定存储器单元205的所存储状态是逻辑1，且如果数字线215具有比参考信号250低的电压，则感测组件245可确定存储器单元205的所存储状态是逻辑0。感测组件245可包含各种晶体管或放大器以检测及放大信号的差。存储器单元205的检测到的逻辑状态可通过列解码器225输出为输出255。在一些情况下，感测组件245可为另一组件(例如，列解码器225、行解码器220)的部分。在一些情况下，感测组件245可与行解码器220或列解码器225电子通信。
本地存储器控制器260可通过各种组件(例如，行解码器220、列解码器225及感测组件245)控制存储器单元205的操作。本地存储器控制器260可为参考图1所描述的本地存储器控制器165的实例。在一些情况下，行解码器220、列解码器225及感测组件245中的一或多个可与本地存储器控制器260共置。本地存储器控制器260可被配置成从外部存储器控制器105(或参考图1所描述的装置存储器控制器155)接收命令及/或数据，将命令及/或数据转化成存储器裸片200可使用的信息，对存储器裸片200执行一或多个操作，及响应于执行一或多个操作而将数据从存储器裸片200传达到外部存储器控制器105(或装置存储器控制器155)。本地存储器控制器260可产生行及列地址信号以激活目标字线210及目标数字线215。本地存储器控制器260还可产生及控制在存储器裸片200的操作期间使用的各种电压或电流。大体来说，本文中所论述的施加电压或电流的振幅、形状或持续时间可被调整或变化，且针对在操作存储器裸片200中论述的各种操作可为不同的。
在一些情况下，本地存储器控制器260(例如，在存储器装置的第一裸片的本地)可从主机装置接收读取命令，响应于读取命令而对包含存储于第一裸片中的第一子集及存储于也包含于存储器装置中的第二裸片(未示出)中的第二子集的数据集执行预提取操作，及将数据集发射到主机装置。在一些情况下，本地存储器控制器260可接收数据速率的指示，且基于数据速率而从包含非二进制调制方案(例如，脉冲振幅调制3(PAM3)或脉冲振幅调制4(PAM4)传信)及二进制调制方案(例如，脉冲振幅调制2(PAM2)或不归零(NRZ)传信)的集合选择调制方案。在一些情况下，本地存储器控制器可使用选定调制方案输出数据集。
在一些情况下，本地存储器控制器260可被配置成对存储器裸片200的一或多个存储器单元205执行写入操作(例如，编程操作)。在写入操作期间，存储器裸片200的存储器单元205可被编程为存储所要逻辑状态。在一些情况下，可在单个写入操作期间对多个存储器单元205进行编程。本地存储器控制器260可识别将执行写入操作的目标存储器单元205。本地存储器控制器260可识别与目标存储器单元205电子通信的目标字线210及目标数字线215(例如，目标存储器单元205的地址)。本地存储器控制器260可激活目标字线210及目标数字线215(例如，对字线210或数字线215施加电压)，以存取目标存储器单元205。本地存储器控制器260可在写入操作期间对数字线215施加特定信号(例如，电压)以在存储器单元205的电容器230中存储特定状态(例如，电荷)，所述特定状态(例如，电荷)可指示所要逻辑状态。
在一些情况下，本地存储器控制器260可被配置成对存储器裸片200的一或多个存储器单元205执行读取操作(例如，感测操作)。在读取操作期间，可确定存储于存储器裸片200的存储器单元205中的逻辑状态。在一些情况下，可在单个读取操作期间感测多个存储器单元205。本地存储器控制器260可识别将执行读取操作的目标存储器单元205。本地存储器控制器260可识别与目标存储器单元205电子通信的目标字线210及目标数字线215(例如，目标存储器单元205的地址)。本地存储器控制器260可激活目标字线210及目标数字线215(例如，将电压施加到字线210或数字线215)，以存取目标存储器单元205。目标存储器单元205可响应于偏压存取线而将信号传送到感测组件245。感测组件245可放大信号。本地存储器控制器260可触发感测组件245(例如，锁存感测组件)，且由此将从存储器单元205接收的信号与参考信号250进行比较。基于所述比较，感测组件245可确定存储在存储器单元205上的逻辑状态。作为读取操作的部分，本地存储器控制器260可将存储在存储器单元205上的逻辑状态传达到外部存储器控制器105(或装置存储器控制器155)。
在一些存储器架构中，存取存储器单元205可使存储在存储器单元205中的逻辑状态降级或毁坏。例如，在DRAM架构中执行的读取操作可使目标存储器单元的电容器部分或完全放电。本地存储器控制器260可执行重写操作或刷新操作以使存储器单元返回到其原始逻辑状态。本地存储器控制器260可在读取操作之后将逻辑状态重写到目标存储器单元。在一些情况下，重写操作可被视为读取操作的部分。另外，激活单个存取线(例如，字线210)可干扰存储在与所述存取线电子通信的一些存储器单元中的状态。因此，可对可能尚未被存取的一或多个存储器单元执行重写操作或刷新操作。
图3说明根据如本文中所公开的实例的支持用于组合式存取操作的堆叠的存储器裸片的系统300的实例。系统300说明包含存储器装置的系统的实例，所述存储器装置包含用于组合式存取操作的堆叠的存储器裸片。系统300可包含主机装置305(其可为参考图1所描述的外部存储器控制器105的实例)及存储器装置310(其可为参考图1所描述的存储器装置110的实例)。存储器装置310可与总线315(其可为参考图1所描述的信道115的实例)耦合。总线315可被称为链路或主机链路。在一些情况下，总线315可被称为外部总线(例如，在存储器装置310外部)。在一些情况下，总线315可包含数据总线(例如，DQ总线)以及命令及地址(C/A)总线。
存储器装置310可包含两个或更多个存储器裸片(例如，第一存储器裸片320-a、第二存储器裸片320-b)。在一些情况下，两个或更多个存储器裸片可彼此上下堆叠，且堆叠的存储器裸片可位于衬底(例如，球栅阵列(BGA)衬底)上方。第一存储器裸片320-a可经由总线315与主机装置305耦合。第一存储器裸片320-a可经由总线325进一步与第二存储器裸片320-b耦合。在一些情况下，总线325可被称为内部总线(例如，在存储器装置310内的内部)。在一些情况下，第二存储器裸片320-b可被配置成将数据提供到第一存储器裸片320-a且可能并不与主机装置305耦合(而非经由第一存储器裸片320-a间接地耦合)。在存储器系统或子系统的上下文内，第一存储器裸片320-a可被称为主裸片，且第二存储器裸片320-b可被称为主/从架构内的从属裸片。
在一些情况下，系统300可为多芯片封装系统的实例，其中第一封装中的主机装置305经由总线315与第二封装中的存储器装置310耦合。在一些情况下，总线315可包含支持主机装置305与存储器装置310之间的所要带宽(例如，在时间单位中传送的数据量、数据传送速率、数据速率)的接脚数量(例如，接脚计数)。在一些情况下，系统时钟速度(例如，参考图1所描述的CK)增大可增大系统300的带宽。但时钟速度增大可增大可能不适于移动系统的功率消耗或具有其它缺点。另外或替代地，接脚计数增大(例如，I/O接脚的数量增大)可增大系统300的带宽。但接脚计数的此增大可产生较大封装大小(例如，主机装置305的较大封装大小、存储器装置310的较大封装大小)，此继而可增大多芯片封装系统的复杂性及成本，或具有其它缺点。此成本增大可能不适于成本敏感性移动系统或其它系统。
在一些情况下，存储器装置310可包含多个存储器裸片以增大存储容量(例如，密度)。多个存储器裸片可彼此上下堆叠以避免存储器装置310的占据面积显著增大。在一些情况下，可根据主/从配置来配置多个存储器裸片。在一些情况下，主/从配置内的多个存储器裸片中的每一个可被配置成将数据提供到主机装置305(例如，经由总线315而不增大接脚计数或I/O负载)。在一些此类情况下，可将多个存储器裸片视为与多个等级相关联，所述多个等级可被配置成使用具有多个等级的多个裸片当中的交错存取来提供增大的存储容量。存取具有不同等级的不同存储器裸片可使得在存取具有第一等级的第一存储器裸片与具有第二等级的第二存储器裸片之间存在时间延迟(例如，时间气泡)——例如，由于需要对每一存储器裸片执行的单独时钟信号同步。此时间延迟可对多个存储器裸片施加等级间周转时序限制，此可降低系统300的带宽效率。
在一些情况下，使用较高阶、非二进制调制方案(例如，脉冲振幅调制3(PAM3)或脉冲振幅调制4(PAM4)方案，其中每一符号可表示两个信息位)在主机装置305与存储器装置310之间发射数据可增大系统300的带宽。然而，将PAM4或其它非二进制调制方案应用于旧版存储器裸片可能需要改变旧版存储器裸片内的存储器阵列的预提取大小(例如，将预提取大小从32字节(32B，256位)加倍到64字节(64B，512位))，且引起主要设计及布局变化，此继而可使得旧版存储器裸片的大小增大。在一些情况下，此预提取大小增大可使得最小存取长度增大(例如，从32B到64B)，其可产生低效能耗——例如，当主机装置305需要32B数据时，存储器装置310产生64B数据，或当存储器装置310能够产生64B数据时，存储器装置310限于产生32B数据。因而，可能需要存储器裸片具有灵活能力而不必引起主要设计修改，其中存储器裸片可在各种调制方案(例如，PAM4方案、不归零(NRZ)方案)当中切换且支持指定用以支持某些应用的最小突发长度——例如，用于移动系统的32字节(32B)最小存取长度(MAL)。
根据本文中所描述的教示，用于组合式存取操作的多个存储器裸片的堆叠或其它布置可提供增大的带宽，而不会增大系统时钟速度或主机装置305与存储器装置310之间的接脚数量——例如，增大每I/O接脚的带宽。不同于包含多个等级的存储器裸片的某些主/从存储器配置，用于组合式存取操作的堆叠的存储器裸片还可提供增大的存储容量而不损害带宽效率。此外，用于组合式存取操作的堆叠的存储器裸片的每一存储器裸片可被配置成支持一定MAL大小(例如，用于移动系统应用的32B MAL)及多个调制方案(例如，PAM4方案、NRZ方案)。
在一些情况下，存储器装置310包含可被配置成经由总线315(例如，C/A总线)从主机装置305接收读取命令的第一存储器裸片320-a。在一些情况下，第一存储器裸片320-a可被称为主/从配置中的主裸片。第一存储器裸片320-a可基于接收读取命令经由总线315(例如，数据总线)将用于预提取操作的第一部分的第一数据供应到主机装置305。第一数据可能已存储在第一存储器裸片320-a中。存储器装置310包含可被配置成基于读取命令将用于预提取操作的第二部分的第二数据供应到第一存储器裸片320-a的第二存储器裸片320-b。在一些情况下，第二存储器裸片320-b可被称为主/从配置中的从属裸片。如系统300中所描绘，第二存储器裸片320-b可被配置成通过第一存储器裸片320-a(主裸片)支持主机装置305。因而，系统300可被配置为单等级存储器系统，且可减轻与多等级存储器系统相关联的某些问题(例如，等级间周转时序限制)。第二数据可能已存储在第二存储器裸片320-b中。
另外，第一存储器裸片320-a可被配置成从第二存储器裸片320-b接收用于预提取操作的第二部分的第二数据。在一些情况下，第一存储器裸片320-a可在存取第一数据的至少一部分的同时从第二存储器裸片320-b获得第二数据，使得可减轻(例如，从主机装置305隐藏)与存取第二存储器裸片320-b相关联的一些时延。在一些情况下，第一存储器裸片320-a可在第一单位间隔(UI)集合内输出第一数据，且在紧接在第一UI集合后的第二UI集合内输出第二数据——例如，在第一数据与第二数据之间无任何时间延迟或时间气泡，使得输送表示第二数据的符号的第一UI紧接在输送表示第一数据的符号的上一UI后。
此外，第一存储器裸片320-a可包含可与总线315(例如，数据总线)耦合的输入/输出(I/O)接口，使得第一存储器裸片320-a可在用于预提取操作的第一部分的第一数据之后经由总线315将用于预提取操作的第二部分的第二数据输出到主机装置305。在一些情况下，I/O接口可被配置成经由总线315(例如，数据总线)在二进制传信(例如，NRZ方案)与多层级传信(例如，PAM4方案)之间切换。第一存储器裸片320-a可被配置成从主机装置305接收使用多层级传信(例如，PAM4方案)输出用于预提取操作的第一部分的第一数据，及使用多层级传信(例如，PAM4方案)输出用于预提取操作的第二部分的第二数据的指示。在一些情况下，此指示可包含与读取命令相关联的数据传送速率——例如，当数据传送速率大于6.4千兆位每秒(Gbps)时，使用PAM4方案，当数据传送速率小于或等于6.4Gbps时，使用NRZ方案。
在一些情况下，第一存储器裸片320-a的I/O接口可包含第一I/O接口及第二I/O接口，其中第一I/O接口及第二I/O接口可被选择性配置以操作为单个I/O接口或独立I/O接口。例如，第一I/O接口可被配置成操作为第一×8I/O接口(例如，具有并行操作的八(8)个位的接口)且第二I/O接口操作为第二×8I/O接口。第一×8I/O接口及第二×8I/O接口可彼此独立地操作。在一些情况下，第一×8I/O接口可与第一数据总线耦合，且第二×8I/O接口可与第二数据总线耦合，其中数据总线可包含第一数据总线及第二数据总线。另外或替代地，第一I/O接口及第二I/O接口可被配置成操作为可与数据总线耦合的单个×16I/O接口(例如，具有并行操作的十六(16)个位的单个接口)。
此外，第一I/O接口及第二I/O接口可被配置成经由总线315(例如，数据总线)在二进制传信(例如，NRZ方案)与多层级传信(例如，PAM4方案)之间切换。在一些情况下，第一存储器裸片320-a可被配置成基于配置信息确定是将第一I/O接口及第二I/O接口操作为单个I/O接口(例如，单个×16I/O接口)还是独立I/O接口(例如，两(2)个×8I/O接口)。在一些情况下，此配置可影响系统300的寻址方案，且可不迟于系统300的通电时间而建立并存储于用于存储器装置310的模式寄存器中(例如，在一些情况下，在第一存储器裸片320-a内)。
各自操作为×8I/O接口的第一I/O接口及第二I/O接口可被称为×8伪信道。在一些情况下，×8伪信道可有助于存储器装置310选择性地操作以支持用于某些应用——例如，旧版移动应用的32B MAL。例如，在×8伪信道操作期间，可用涉及控制第一I/O接口、第二I/O接口或此两者的一或多个指示来指定一或多个接脚(作为C/A总线的部分)。在一些情况下，一或多个接脚可被视为类似于芯片选择接脚(CS接脚)执行。例如，作为CA总线的部分的一个接脚(例如，第一CS接脚)可被指定为控制(例如，激活、撤销激活)第一I/O接口(例如，两个×8伪信道中的第一个)。另外或替代地，作为CA总线的部分的另一接脚(例如，第二CS接脚)可被指定为控制(例如，激活、撤销激活)第二I/O接口(例如，两个×8伪信道中的第二个)。以此方式，一或多个接脚(例如，第一CS接脚、第二CS接脚)可有助于发布用于第一I/O接口及第二I/O接口的单独地址。
在一些情况下，操作为×8伪信道的每一I/O接口可被配置成响应于来自主机装置305的读取命令而经由三十二(32)个突发(例如，BL32)输出八(8)个信息位。因而，第一I/O接口或第二I/O接口(例如，每一×8伪信道)可支持具有旧版移动应用可使用的字节模式(例如，×8模式)的32B MAL。在一些情况下，两个×8伪信道可并行且彼此独立地操作——例如，经由第一数据总线输出前32字节数据(例如，对应于32B MAL的前32字节数据)的至少一部分，同时经由第二数据总线输出后32字节数据(例如，对应于32BMAL的后32字节数据)的至少一部分。
图4说明根据如本文中所公开的实例的支持用于组合式存取操作的堆叠的存储器裸片的系统的实例图式400。图式400包含参考图3所描述的系统300的一部分。图式400描绘可被配置成与总线415(其可为参考图3所描述的总线315的实例)耦合的存储器装置410(其可为参考图3所描述的存储器装置310的实例)。作为实例，存储器装置410可包含两个堆叠的存储器裸片——第一存储器裸片420-a(其可为参考图3所描述的第一存储器裸片320-a的实例)及第二存储器裸片420-b(其可为参考图3所描述的第二存储器裸片320-b的实例)，但本文中所描述的用于组合式存取操作的堆叠的存储器裸片可支持任何数量的存储器裸片(例如，三个存储器裸片、四个存储器裸片、八个存储器裸片)。
在一些情况下，第一存储器裸片420-a可被称为存储器系统的主/从架构中的主裸片，且第二存储器裸片420-b可被称为从属裸片。应注意，第二存储器裸片420-b(例如，从属裸片)与第一存储器裸片420-a(例如，主裸片)耦合而不具有到主机装置的连接(例如，无主机I/O连接)。因而，第二存储器裸片420-b可将数据提供到第一存储器裸片420-a，使得包含第一存储器裸片420-a及第二存储器裸片420-b的堆叠的存储器裸片可操作为单等级存储器装置，同时提供增大的存储容量。在一些情况下，第一存储器裸片420-a及第二存储器裸片420-b的一或多个方面可包含相同设计。例如，第一存储器裸片420-a及第二存储器裸片420-b两者可包含主/从逻辑电路，且第二存储器裸片420-b可充当主裸片，且第一存储器裸片420-a可充当从属裸片。换句话说，可使用用于存储器裸片的相同设计来批量产生存储器裸片，且存储器裸片中的任一个可组装为变成待包含于存储器装置405内的主裸片或从属裸片。在一些情况下，可相对于第一存储器裸片420-a修改第二存储器裸片420-b，以便在绕过I/O接口、C/A接口或包含于第二存储器裸片420-b中的其它电路时在两个存储器裸片420之间路由数据及命令。此外，在一些情况下，包含于每一存储器裸片420中的主/从逻辑可在第一存储器裸片420-a与第二存储器裸片420-b之间不同，以便将第一存储器裸片420-a配置为主裸片且将第二存储器裸片420-b配置为从属裸片。并且，在一些情况下，第一存储器裸片420-a可包含缓冲器电路(与I/O接口分隔开或包含于I/O接口中)，例如先进先出(FIFO)电路，以适应处置从第二存储器裸片420-b接收的数据，且第二存储器裸片420-b可包含或可不包含类似缓冲器电路。
在一些情况下，总线415(其可为参考图3所描述的总线315的实例)可将第二存储器裸片420-b与第一存储器裸片320-a耦合。在一些情况下，总线415可包含一或多个硅穿孔435(TSV)，或一或多个接合线，或此两者。在一些情况下，总线415可另外或替代地包含其它类型的通信链路，例如电容或电感耦合式链路。在一些情况下，总线415(例如，TSV 435)可在第一存储器裸片420-a与第二存储器裸片420-b之间传送各种控制信号(例如，由第一存储器裸片420-a经由参考图3所描述的C/A总线接收的控制信号)、数据(例如，待由第一存储器裸片420-a经由参考图3所描述的数据总线发射的数据)及功率信号。
在一些情况下，存储器装置410包含衬底430，堆叠的存储器裸片可定位在所述衬底上方。在一些情况下，存储器装置410的堆叠的存储器裸片及衬底430可放置在半导体封装(例如，壳体)内。在一些情况下，衬底430可包含包括球阵列的球栅阵列(例如，BGA衬底)，所述球阵列被配置成将半导体封装连接到上面可定位有主机装置(例如，参考图3所描述的主机装置305)的印刷电路板(PCB)的节点。第一存储器裸片420-a可使用一或多个接合线440与衬底430耦合。接合线440可被配置成将第一存储器裸片420-a的一或多个接合垫连接到包含存储器装置410的半导体封装的一或多个接脚(例如，BGA衬底的球)。接合线440可在半导体封装的第一存储器裸片420-a与接脚(例如，BGA衬底的球)之间传送各种控制信号(例如，由第一存储器裸片420-a经由C/A总线接收的控制信号)、数据(例如，待由第一存储器裸片420-a经由数据总线发射的数据)及功率信号。半导体封装的接脚可耦合半导体封装(例如，存储器装置410)与定位在PCB上的各种组件——例如，主机装置。
图5说明根据如本文中所公开的实例的用于组合式存取操作的堆叠的存储器裸片的图式501及502的实例。作为实例，每一图式描绘两个存储器裸片——例如，第一存储器裸片520-a(其可为参考图4所描述的第一存储器裸片420-a的实例)、第二存储器裸片520-b(其可为参考图4所描述的第二存储器裸片420-b的实例)。在一些情况下，第一存储器裸片520-a可被称为主裸片，且第二存储器裸片520-b可被称为从属裸片。尽管图5并排描绘存储器裸片以努力增大所描绘特征的可见性及清晰性，但第二存储器裸片520-b可使用一或多个TSV(或一或多个接合线或其它类型的链路)与第一存储器裸片520-a耦合——例如，第二存储器裸片520-b堆叠在第一存储器裸片520-a上方，如参考图4所描述。此外，堆叠的存储器裸片可位于衬底(例如，BGA衬底)上方，且堆叠的存储器裸片的主裸片(例如，第一存储器裸片520-a)可使用一或多个接合线与衬底耦合——例如，一或多个接合线将第一存储器裸片520-a的一或多个接合垫连接到与衬底相关联的一或多个接脚(例如，BGA衬底的球阵列)。在一些情况下，半导体封装(例如，壳体)可包含堆叠的存储器裸片及衬底，使得半导体封装的接脚(例如，BGA衬底的球阵列)可耦合堆叠的存储器裸片与主机装置。
每一存储器裸片(例如，第一存储器裸片520-a、第二存储器裸片520-b)可包含存储器阵列570(其可为参考图1所描述的存储器阵列170的实例)、主/从逻辑电路525、主/从C/A接口530、I/O接口535及C/A接口540。在一些情况下，存储器裸片(例如，第一存储器裸片520-a、第二存储器裸片520-b)可包含相同设计(或布局)。图5中所描绘的存储器裸片的这些组件中的每一个可经由图5中省略以改进组件说明的清晰性的一或多个内部总线(或信道)彼此直接或间接地通信。
存储器阵列570可包含存储器单元(例如，DRAM单元)阵列。在一些情况下，存储器单元可支持行业标准规范(例如，JEDEC DDR2、DDR3、DDR4、LPDDR2、LPDDR3、LPDDR4、LPDDR5、GDDR4或GDDR5规范，或更高)。在一些情况下，存储器阵列570可包含支持用于与存储器单元相关联的各种操作(例如，读取操作、写入操作、刷新操作)的电路。
主/从逻辑电路525可被配置成与存储器阵列570及主/从C/A接口530通信，以支持与充当主裸片或从属裸片的存储器裸片(例如，第一存储器裸片520-a、第二存储器裸片520-b)相关的操作的方面。例如，第二存储器裸片520-b(例如，从属裸片)的第二主/从逻辑电路525-b可控制与从第二存储器阵列570-b预提取的数据集相关联的数据路径，使得可在读取操作期间将数据集转移(例如，路由)到第一存储器裸片520-a(例如，主裸片)的第一主/从逻辑电路525-a。在一些情况下，主/从逻辑电路525可与耦合第一存储器裸片520-a(例如，主裸片)和第二存储器裸片520-b(例如，从属裸片)的一或多个TSV(或另外或替代地，其它类型的通信链路，例如电容或电感耦合式链路)相关联。在一些情况下，每一TSV可被配置成支持一(1)个字节的数据。
主/从C/A接口530可被配置成与主/从逻辑电路525及C/A接口540通信，以传达与操作为主裸片或从属裸片的存储器裸片(例如，第一存储器裸片520-a、第二存储器裸片520-b)相关的控制信息(例如，命令及地址信息)。例如，第一存储器裸片520-a(例如，主裸片)的第一主/从C/A接口530-a可提供与第一存取操作相关联的第一地址集合以从第一存储器阵列570-a预提取第一数据集。与第一存取操作相关联的第一地址集合可是基于C/A接口540可能已传达到第一主/从C/A接口530-a的控制信息(例如，命令及地址信息)。另外或替代地，第一主/从C/A接口530-a可结合第二存储器裸片520-b(例如，从属裸片)的第二主/从C/A接口530-b提供与第二存取操作相关联的第二地址集合以从第二存储器阵列570-b预提取第二数据集。
I/O接口535可被配置成与主机装置、主/从逻辑电路525及C/A接口540通信。I/O接口535可与总线耦合，所述总线被配置成携载与在主机装置与堆叠的存储器裸片之间发射数据(例如，数据总线)相关联的信号。除了可包含两个电压电平的第二调制方案(例如，NRZ方案)之外，I/O接口535可被配置成支持可包含三个或更多个电压电平的第一调制方案(例如，PAM4方案)，以产生与发射数据相关联的信号。在一些情况下，I/O接口535可包含可产生信号(例如，根据PAM4方案的PAM4信号、根据NRZ方案的NRZ信号)的电路，例如先进先出(FIFO)电路、串行器/解串器电路等。在一些情况下，I/O接口535可被配置成操作为字节模式I/O接口(例如，×8I/O接口、具有并行操作的八(8)个位的接口)。
作为说明性实例，存储器裸片(例如，第一存储器裸片520-a、第二存储器裸片520-b)可包含两(2)个I/O接口535(例如，第一存储器裸片520-a内的第一I/O接口535-a1及第二I/O接口535-a2)。在一些情况下，第一I/O接口535-a1可与第一总线(例如，第一数据总线)耦合，且第二I/O接口535-a2可与第二总线(例如，第二数据总线)耦合，其中总线包含第一总线及第二总线。在一些情况下，I/O接口两者可被配置成以字节模式操作(例如，×8模式I/O接口)。在此类情况下，第一I/O接口535-a1及第二I/O接口535-a2可操作为单个I/O接口(例如，×16模式I/O接口)或操作为两(2)个独立I/O接口(例如，两个×8模式I/O接口)。在一些情况下，可在读取操作期间绕过(例如，不使用)从属裸片的I/O接口535(例如，第二存储器裸片520-b内的第一I/O接口535-b1及第二I/O接口535-b2)。
C/A接口540可被配置成与主机装置、主/从C/A接口530、I/O接口535通信。C/A接口540可与总线耦合，所述总线被配置成携载与控制信息(例如，命令及地址信息)相关联的信号——例如，C/A总线。在一些情况下，第一存储器裸片520-a(例如，主裸片)的C/A接口540-a可被配置成经由C/A总线从主机装置接收对数据集的读取命令。在一些情况下，可在读取操作期间绕过(例如，不使用)第二存储器裸片520-b(例如，从属裸片)的C/A接口540-b。
仍参考图5，图式501及502还说明响应于对数据集的读取命令在组合式存取操作期间的数据路径(具有虚线的箭头)。读取命令可能已由第一存储器裸片520-a(例如，主裸片)的C/A接口540-a经由C/A总线从主机装置接收。图式501可描绘在与读取命令相关联的数据突发的第一半部期间的数据路径——例如，在数据突发包含总共十六(16)个单位间隔(UI)：UI_0到UI_15时，在包含UI_0到UI_7的第一UI集合期间。类似地，图式502可描绘在与读取命令相关联的数据突发的第二半部期间的数据路径——例如，在包含UI_8到UI_15的第二单位间隔(UI)集合期间。
参考图式501，第一存储器裸片520-a可从第一存储器阵列570-a预提取第一数据子集，以将第一数据子集提供到I/O接口535-a1及535-a2。I/O接口535-a1及535-a2可根据调制方案(例如，PAM4方案、NRZ方案)产生第一信号集合。在一些情况下，第一存储器裸片520-a(例如，主裸片)可接收与读取命令相关联的数据速率的指示(例如，3.2Gbps、6.4Gbps、12.8Gbps)，且基于数据速率的指示来选择调制方案。随后，I/O接口535-a1及535-a2可经由数据总线将第一信号集合(例如，第一数据子集)发射到主机装置，此可对应于与读取命令相关联的数据突发的第一半部——例如，在包含UI_0到UI_7的第一单位间隔(UI)集合期间。
参考图式502，第二存储器裸片520-b(例如，从属裸片)可从第二存储器阵列570-b预提取第二数据子集，以将第二数据子集提供到第一存储器裸片520-a(例如，主裸片)。在一些情况下，第二存储器裸片520-b(例如，从属裸片内的主/从逻辑电路525-b)可将第二数据子集转移到第一存储器裸片520-a(例如，主裸片内的主/从逻辑电路525-a)。因而，可绕过(例如，不使用)第二存储器裸片520-b(例如，从属裸片)内的C/A接口540-b及I/O接口535-b以将第二数据子集输出到主机装置。第一存储器裸片520-a(例如，主裸片)在从第二存储器裸片520-b(例如，从属裸片)接收第二数据子集时可根据选定调制方案(例如，PAM4方案、NRZ方案)产生第二信号集合，并经由数据总线将第二信号集合(例如，第二数据子集)发射到主机装置，此可对应于与读取命令相关联的数据突发的第二半部——例如，在包含UI_8到UI_15的第二单位间隔(UI)集合期间。
在一些情况下，第一存储器裸片520-a(例如，主裸片)可在从第一存储器阵列570-a存取第一数据子集的至少一部分的同时从第二存储器裸片520-b(例如，从属裸片)获得第二数据子集。因而，从主机装置的视角来说，可遮蔽(例如，隐藏)与从第二存储器阵列570-b预提取第二数据子集相关联的至少一些时延。在一些情况下，第一存储器裸片520-a(例如，主裸片)可在第一UI集合(例如，UI_0到UI_7)内输出第一数据子集，且在可紧接在第一UI集合后的第二UI集合(例如，UI_8到UI_15)内输出第二数据子集——例如，在第一UI集合与第二UI集合之间无时间延迟或时间气泡。以此方式——例如，主裸片(例如，第一存储器裸片520-a)与主机装置介接且在存取第一数据子集的同时从从属裸片(例如，第一存储器裸片520-a)获得第二数据子集，用于组合式存取操作的堆叠的存储器裸片可与具有单个等级的存储器装置一起操作且避免与具有多个等级的其它存储器装置相关联的问题——例如，等级间周转时序限制。
描述了一种设备。在一些情况下，设备(例如，参考图3及4所描述的存储器装置310或存储器装置410)可包含第一存储器裸片(例如，主裸片、第一存储器裸片520-a)，其包含第一存储器阵列(例如，第一存储器阵列570-a)且与数据总线以及命令及地址(C/A)总线耦合。设备还可包含第二存储器裸片(例如，从属裸片、第二存储器裸片520-b)，其包含第二存储器阵列(例如，第二存储器阵列570-b)且与第一存储器裸片耦合。第一存储器裸片可被配置成经由C/A总线接收对数据集的读取命令，从第一存储器阵列预提取数据集的第一子集，从第二存储器裸片接收数据集的第二子集，且经由数据总线输出数据集。
在一些情况下，第二存储器裸片可被配置成从第二存储器阵列预提取第二子集。在一些情况下，第一存储器裸片可进一步被配置成在第二子集之前输出第一子集。在一些情况下，第一存储器裸片可进一步被配置成在第一UI集合内输出第一子集，且在可紧接在第一UI集合后的第二UI集合内输出第二子集。在一些情况下，设备可进一步包含I/O接口(例如，I/O接口535-a1、I/O接口535-a2或此两者)，其包含于第一存储器裸片中且与数据总线耦合，其中I/O接口可被配置成从第一存储器阵列接收第一数据子集且从第二存储器阵列接收第二数据子集。在一些情况下，设备可进一步包含第二存储器裸片中包含的第二I/O接口(例如，I/O接口535-b1、I/O接口535-b2或此两者)，其中第二存储器裸片可被配置成经由绕过第二I/O接口的数据路径将第二数据子集从第二存储器阵列路由到I/O接口。在一些情况下，第二I/O接口可与第二存储器阵列电隔离。
在一些情况下，设备可进一步包含第二I/O接口(例如，I/O接口535-a2)，其包含于第一存储器裸片中且与第二数据总线耦合，其中第一存储器裸片可进一步被配置成经由C/A总线接收对第二数据集的第二读取命令，从第一存储器阵列预提取第二数据集的第一子集(例如，第二数据集的第一半部)，从第二存储器裸片接收第二数据集的第二子集(例如，第二数据集的第二半部)，且经由数据总线输出第二数据集。换句话说，包含于第一存储器裸片(例如，主裸片)中的I/O接口(例如，I/O接口535-a1)及第二I/O接口(例如，I/O接口535-a2)各自可被配置成以字节模式(例如，×8伪信道模式)操作，且第二I/O接口可使用第二数据总线(例如，与第二I/O接口耦合的数据总线的一部分，其可被配置成根据字节模式操作)输出与第二读取命令相关联的第二数据集。
在一些此类情况(例如，I/O接口535-a1及535-a2两者都以字节模式操作)下，第一存储器裸片(例如，主裸片)可进一步被配置成经由第二数据总线(例如，与I/O接口535-a2耦合的数据总线的部分)输出第二数据集的至少一部分(例如，在具有突发长度32(BL32)的字节模式操作下为32字节的数据)，同时经由数据总线(例如，与I/O接口535-a1耦合的数据总线的剩余部分)输出数据集的至少一部分(例如，在具有突发长度32(BL32)的字节模式操作下为32字节的数据)。在一些情况下，设备可进一步包含一或多个接脚，其被配置成接收读取命令可对应于I/O接口(例如，I/O接口535-a1)的第一指示及第二读取命令可对应于第二I/O接口(例如，I/O接口535-a2)的第二指示。
在一些情况下，第一存储器裸片(例如，主裸片)可进一步被配置成将I/O接口(例如，I/O接口535-a1)及第二I/O接口(例如，I/O接口535-a2)选择性地操作为具有第一宽度(例如，×16模式)的单个I/O接口，或操作为各自具有比第一宽度窄的第二宽度(例如，×8模式)的独立I/O接口。在一些情况下，设备可进一步包含：包含于第一存储器裸片中且与C/A总线耦合的第一C/A接口(例如，第一C/A接口540-a)，其中第一C/A接口可被配置成接收读取命令；及包含于第二存储器裸片中的第二C/A接口(例如，第二C/A接口540-b)，其中第一存储器裸片可被配置成基于读取命令而经由可绕过第二C/A接口的信号路径(例如，经由参考图3、4及5所描述的一或多个TSV、一或多个接合线或其它类型的链路)与第二存储器裸片通信。
在一些情况下，第一存储器裸片可进一步被配置成接收数据速率的指示(例如，大于6.4Gbps、小于或等于6.4Gbps)，基于数据速率从可包含非二进制(例如，脉冲振幅调制4(PAM4))传信及二进制(例如，不归零(NRZ))传信的集合选择调制方案，及使用选定调制方案输出数据集。在一些情况下，第一数据子集可包含数据集的第一半部，且第二数据子集可包含数据集的第二半部。在一些情况下，第二存储器裸片可通过一或多个硅穿孔(TSV)、一或多个接合线、其它类型的通信链路(例如，电容或电感耦合式链路)或其任何组合而与第一存储器裸片耦合。
在一些情况下，如本文中所描述的设备(例如，参考图3及4所描述的存储器装置310或存储器装置410)可包含第一存储器裸片，其包含输入/输出(I/O)接口、命令及地址(C/A)接口，及第一存储器阵列。设备还可包含包括第二存储器阵列的第二存储器裸片。此外，设备可包含电路，其被配置成使得设备经由C/A接口接收对数据集的读取命令，响应于读取命令而存取第一存储器阵列以获得数据集的第一子集且存取第二存储器阵列以获得数据集的第二子集，及经由I/O接口发射包含第一子集及第二子集的数据集。
在一些情况下，设备可进一步包含：从C/A接口到第二存储器阵列的传信路径，其可绕过包含于第二存储器裸片中的第二C/A接口，其中电路可进一步被配置成基于读取命令经由传信路径来路由传信；及从第二存储器阵列到I/O接口的数据路径，其可绕过包含于第二存储器裸片中的第二I/O接口，其中电路可进一步被配置成使得设备经由数据路径路由第二子集。
在一些情况下，电路可进一步被配置成使得设备确定用于经由I/O接口发射数据集的数据速率可满足阈值，且基于数据速率满足阈值来根据脉冲振幅调制4(PAM4)调制方案配置I/O接口，其中经由I/O接口发射数据集可使用PAM4调制方案。在一些情况下，第一存储器裸片可支持预提取一定数据量(例如，32字节)，第二存储器裸片支持预提取所述数据量(例如，32字节)，且第一数据子集及第二数据子集各自等于所述数据量(例如，32字节)。
图6A及6B说明根据如本文中所公开的实例的支持用于组合式存取操作的堆叠的存储器裸片的时序图601及602。时序图601及602说明存取操作(例如，响应于对数据集的读取命令)期间的各种时钟信号及与产生数据集相关的信号。时序图601(或时序图602)说明系统时钟信号610(即，CK 610)、芯片选择信号615(即，CS 615)、地址(ADDR)信号620(即，ADDR 620)、命令(CMD)信号625(即，CMD 625)、共同数据时钟信号630(即，WCK 630)、数据(DQ)信号635(即，DQ 635)及读取数据选通(RDQS)信号640(即，RDQS640)。时序图601(或时序图602)还描绘任意时间中断(即，时间中断)以说明本文中所描述的一些特征可能不受特定持续时间量限制——例如，读取时延(即，RL 650)可与系统时钟信号CK 610的任何周期量相关联。时序图601(或时序图602)可描述由外部存储器控制器105、装置存储器控制器155或本地存储器控制器165或其任何组合支持的存取操作的方面，如参考图1所描述。
时序图601(或时序图602)的各种信号可由如参考图1所描述的多个信道115携载。在一些情况下，CK 610可由参考图1所描述的CK信道188携载。在一些情况下，CS 615可由参考图1所描述的其它信道192携载。在一些情况下，ADDR 620及/或CMD 625可由参考图1所描述的C/A信道186携载。在一些情况下，WCK 630可由参考图1所描述的CK信道188携载。在一些情况下，DQ 635可由参考图1所描述的DQ信道190携载。在一些情况下，RDQS 640可由参考图1所描述的其它信道192携载。
存储器装置(例如，存储器装置110、存储器裸片160、存储器裸片200、存储器装置310、存储器装置410)可使用多个时钟信号(例如，系统时钟信号、共同数据时钟信号)操作。此类时钟信号可由外部组件(例如，在存储器装置外部)产生，例如包含存储器装置的系统(例如，系统100、系统300)的主机装置或控制器(例如，外部存储器控制器105)。此外，存储器装置可支持多于一个操作模式，例如低速操作模式或高速操作模式，或此两者。在一些情况下，可在训练操作期间建立与不同操作模式相关联的各种参数(例如，不同操作频率设置)。例如，可在设置时或在初始化阶段处训练与主机装置耦合的存储器装置，以建立用于存储器装置的各种参数(例如，控制驱动器电路的参数、控制接收器操作的参数、读取时序参数)的某些条件来实现不同操作频率。在一些情况下，一或多个寄存器可存储与操作频率设置相关联的参数。随后，存储器装置可基于存储于一或多个寄存器中的参数在不同操作频率当中切换。
时序图601及602说明在由系统(例如，参考图3所描述的系统300，其包含参考图4及5所描述的存储器装置410或存储器装置500)执行的读取操作期间的各种信号。在一些情况下，此系统可包含第一存储器裸片，其包含输入/输出(I/O)接口、命令及地址(C/A)接口，及第一存储器阵列。系统还可包含包括第二存储器阵列的第二存储器裸片。在一些情况下，系统可包含被配置成使得系统根据时序图601及602执行的电路。
时序图601说明在由以PAM4传信模式操作的系统执行的读取操作期间的各种信号。在一些情况下，可以大于阈值(例如，6.4Gbps或更大)的数据速率执行读取操作——例如，高速(HS)模式。例如，当数据速率对应于12.8Gbps时，WCK 630可以3.2千兆赫兹(GHz)操作，此可支持行业标准规范(例如，JEDEC LPDDR5规范的共同数据时钟速度)。在一些情况下，每一读取命令可返回(例如，输出)总共32个字节——例如，每I/O信道八(8)个位的三十二(32)个突发(其可被称为突发长度32或BL32)被配置成以字节模式(例如，×8模式)操作——例如，第一I/O接口535-a1与数据总线的第一半部耦合且第二I/O接口535-b1与数据总线的第二半部耦合，所述接口均操作为呈字节模式的独立I/O接口。在一些情况下，存储器装置内的主裸片(例如，参考图5所描述的第一存储器裸片520-a)可产生前十六(16)个字节，且存储器装置内的从属裸片(例如，参考图5所描述的第二存储器裸片520-b)可产生后十六(16)个字节。
时序图601说明在时间T1，CS 615对应于选择(例如，激活)存储器装置(例如，主裸片、第一存储器裸片520-a)的高状态。CS 615可有助于激活或撤销激活一或多个存储器裸片(例如，第一存储器裸片520-a、第二存储器裸片520-b或此两者)。在一些情况下，CS 615的高状态对应于接收CS 615的存储器裸片的活跃状态。在一些情况下，CS 615的低状态可对应于CMD 625的撤销选择(DES)命令——例如，撤销选择存储器单元。在一些情况下，当I/O接口535被配置成操作为单个I/O接口(例如，单个×16I/O接口)时，CS 615可激活主裸片的I/O接口535两者。在其它情况下，可存在两个CS 615，其各自被配置成在I/O接口535被配置成操作为独立I/O接口(例如，两个×8I/O接口)时单独地激活I/O接口(例如，I/O接口535-a1、I/O接口535-a2)。
在时间T1，ADDR 620对应于指示与数据集相关联的地址可有效的有效(V)状态。在一些情况下，ADDR 620可被称为列地址信号。ADDR 620可包含紧接在V状态后的存储体组信息(例如，BG1、BG2)，其中存储器装置可以存储体组(BG)模式操作。因此，与数据集相关联的地址可对应于特定存储体组(例如，第一存储体组BG1)的存储器单元集合。此外，CMD 625对应于时间T1的Read1，其指示存储器装置的主裸片可从主机装置接收读取命令(例如，Read1)。在一些情况下，主裸片的C/A接口(例如，第一存储器裸片520-a的C/A接口540-a)可经由如参考图3到5所描述的C/A总线接收CS 615、ADDR 620及CMD 625。
在时间T4+τ1，时序图601说明主裸片可响应于命令Read1(例如，时间T1的CMD625)而使用DQ 635输出数据集660-a。此外，在时间T4+τ1-τ2，可激活RDQS 640以选通数据集660-a。在一些情况下，T4可与读取时延(RL)650-a相关联，且τ1可与WCK 630和携载数据集660-a的DQ 635之间的延迟相关联。DQ 635描绘数据集660-a可包含两个数据子集(例如，第一数据子集660-a1、第二数据子集660-a2)。在一些情况下，主裸片可从第一存储器阵列(例如，第一存储器裸片520-a(例如，主裸片)内的存储器阵列570-a)预提取第一数据子集660-a1，且在第一UI部分期间输出第一数据子集660-a1——例如，在总共十六(16)个UI的前八(8)个UI期间输出数据集660-a。另外，主裸片可从从属裸片(例如，第二存储器裸片520-b)获得第二数据子集660-a2，且在第二UI部分期间输出第二数据子集660-a2——例如，在总共十六(16)个UI的后八(8)个UI期间输出数据集660-a。
在一些情况下，响应于读取命令而经由数据总线的第一半部发射数据集660-a(例如，通过与数据总线的第一半部耦合的第一I/O接口535-a1发射数据集660-a)可在响应于另一读取命令而经由数据总线的第二半部发射另一数据集(例如，通过与数据总线的第二半部耦合的第二I/O接口535-a2发射另一数据集)完成之前完成。在一些情况下，主裸片可在存取第一数据子集(例如，第一数据子集660-a1)的至少一部分的同时从从属裸片获得第二数据子集(例如，第二数据子集660-a2)。在一些情况下，系统(例如，第一存储器裸片520-a，主裸片)可经由主裸片的第一接脚接收使读取命令与数据总线的第一半部相关联的第一信号(例如，控制第一I/O接口535-a1的第一信号)。另外或替代地，系统(例如，第一存储器裸片520-a，主裸片)可经由主裸片的第二接脚接收使另一读取命令与数据总线的第二半部相关联的第二信号。
此外，根据PAM4传信模式，DQ 635可包含四(4)个不同电压电平。因此，每一UI可包含每接脚两(2)个信息位，且前八个UI可对应于每接脚16个信息位。在一些情况下，DQ 635表示聚合的八(8)个信息位(例如，以字节模式操作的I/O接口535-a)，且前八个UI可对应于16字节的信息。在此类情况下，前八个UI可输出可能已从第一存储器裸片520-a(例如，主裸片)的第一存储器阵列570-a预提取的16字节的信息。类似地，后八个UI可输出可能已从第二存储器裸片520-b(例如，从属裸片)的第二存储器阵列570-b预提取的额外16字节的信息。后八个UI可紧接在前八个UI后而无时间延迟，这是因为主裸片可在从第一存储器阵列570-a预提取第一数据子集660-a1的同时从从属裸片获得第二数据子集660-a2。在PAM4传信模式下，读取操作可在总共十六(16)个UI期间输出数据集660-a(例如，32字节)。
时序图601进一步说明在时间T2，存储器装置的主裸片可接收另一读取命令(例如，Read2)。示出为CMD 625的部分的DES可包含撤销选择命令以在Read1与Read2命令之间撤销选择存储器装置的存储器单元。主裸片可响应于命令Read2而在时间T5+τ1输出第二数据集660-b。在一些情况下，可从第二存储体组(例如，BG2)预提取第二数据集660-b，如ADDR620中所指示。
在一些情况下，第一存储器裸片520-a(例如，主裸片)可从主机装置接收可指示主裸片从PAM4传信模式切换到NRZ传信模式的传信，或反过来。例如，主裸片可基于从主机装置接收传信(例如，通过指定12.8Gbps的数据速率而请求数据集的读取命令)而确定用于经由I/O接口发射数据集的数据速率可满足或超过阈值(例如，6.4Gbps)，且根据PAM4调制方案配置I/O接口。类似地，主裸片可基于从主机装置接收传信而确定用于发射数据集的数据速率可小于或等于阈值(例如，6.4Gbps)，且根据NRZ调制方案配置I/O接口。在一些情况下，主裸片可被配置成支持调制方案的集合，所述集合包含第一调制方案(例如，NRZ调制方案)，其中每一符号表示一个位；及第二调制方案(例如，PAM4调制方案)，其中每一符号表示两个或更多个位。此外，主裸片可基于数据速率而从调制方案的集合选择调制方案，且根据所指示调制方案产生用于经由总线发射数据集的符号，以便使用选定调制方案输出数据集。
时序图602说明在由以NRZ传信模式操作的系统(例如，系统300)执行的读取操作期间的各种信号。在一些情况下，可以等于或小于阈值(例如，小于或等于6.4Gbps)的数据速率执行读取操作——例如，低速(LS)模式。例如，当数据速率对应于6.4Gbps时，WCK 630可以3.2千兆赫兹(GHz)操作，此可支持行业标准规范(例如，JEDEC LPDDR5规范的共同数据时钟速度)。在一些情况下，每一读取命令可返回(例如，输出)总共32个字节——例如，每I/O信道八(8)个位的三十二(32)个突发(BL32)被配置成以字节模式(例如，×8模式)操作。在一些情况下，存储器装置内的主裸片(例如，参考图5所描述的第一存储器裸片520-a)可产生前十六(16)个字节，且存储器装置内的从属裸片(例如，参考图5所描述的第二存储器裸片520-b)可产生后十六(16)个字节。
在时间T1，CS 615对应于选择(例如，激活)存储器装置(例如，主裸片、第一存储器裸片520-a)的高状态。此外，ADDR 620对应于指示与数据集相关联的地址可有效的有效(V)状态。另外，CMD 625对应于时间T1的Read1，其指示存储器装置的主裸片可从主机装置接收读取命令(例如，Read1)。
在时间T3+τ1，时序图602说明主裸片可响应于命令Read1(例如，时间T1的CMD625)而使用DQ 635输出数据集660-a。此外，在时间T3+τ1-τ2，可激活RDQS 640以选通数据集660-a。在一些情况下，T3可与读取时延(RL)650-a相关联，且τ1可与WCK630和携载数据集660-a的DQ 635之间的延迟相关联。DQ 635描绘数据集660-a可包含两个数据子集(例如，第一数据子集660-a1、第二数据子集660-a2)。在一些情况下，主裸片可从第一存储器阵列(例如，第一存储器裸片520-a(例如，主裸片)内的存储器阵列570-a)预提取第一数据子集660-a1，且在第一UI部分期间输出第一数据子集660-a1——例如，在总共三十二(32)个UI的前十六(16)个UI期间输出数据集660-a。另外，主裸片可从从属裸片(例如，第二存储器裸片520-b)获得第二数据子集660-a2，且在第二UI部分期间输出第二数据子集660-a2——例如，在总共三十二(32)个UI的后十六(16)个UI期间输出数据集660-a。
此外，根据NRZ传信模式，DQ 635可包含两(2)个不同电压电平。因此，每一UI可包含每接脚一(1)个信息位，且前十六(16)个UI可对应于每接脚16个信息位。在一些情况下，DQ 635表示聚合的八(8)个信息位(例如，以字节模式操作的I/O接口535-a)，且前十六个UI可对应于16字节的信息。在此类情况下，前十六个UI可输出可能已从第一存储器裸片520-a(例如，主裸片)的第一存储器阵列570-a预提取的16字节的信息。类似地，后十六个UI可输出可能已从第二存储器裸片520-b(例如，从属裸片)的第二存储器阵列570-b预提取的额外16字节的信息。后十六个UI可紧接在前十六个UI后而无时间延迟，这是因为主裸片可在从第一存储器阵列570-a预提取第一数据子集660-a1的同时从从属裸片获得第二数据子集660-a2。在PAM4传信模式下，读取操作可在总共三十二(32)个UI期间输出数据集660-a(例如，32字节)。
时序图602进一步说明在时间T2，存储器装置的主裸片可接收另一读取命令(例如，Read2)。示出为CMD 625的部分的DES可包含撤销选择命令以在Read1与Read2命令之间撤销选择存储器装置的存储器单元。主裸片可响应于命令Read2而在时间T4+τ1输出第二数据集660-b。在一些情况下，可从第二存储体组(例如，BG2)预提取第二数据集660-b，如ADDR620中所指示。
在一些情况下，系统(例如，系统300)可在第一裸片(例如，主裸片)处从主机装置接收指示第一裸片从第一调制方案(例如，PAM4调制方案)切换到第二调制方案(例如，NRZ调制方案)的传信。
图7示出根据如本文中所公开的实例的支持用于组合式存取操作的堆叠的存储器裸片的存储器装置705的框图700。存储器装置705可为如参考图1到5所描述的存储器装置的方面的实例。存储器装置705可包含预提取组件710、存取组件715、主/从逻辑组件720、信号组件725、命令接口组件730及数据接口组件735。这些模块中的每一个可直接或间接地彼此通信(例如，经由一或多个总线)。
预提取组件710可响应于读取命令而通过存储器装置的第一裸片对数据集执行预提取操作，所述数据集包含存储于第一裸片中的第一子集及存储于包含于存储器装置中的第二裸片中的第二子集。在一些实例中，预提取组件710可响应于第二读取命令而对第二数据集执行第二预提取操作，所述第二数据集包含存储于第一裸片中的相应第一子集及存储于第二裸片中的相应第二子集。在一些实例中，预提取组件710可响应于第二读取命令而对第二数据集执行第二预提取操作，所述第二数据集包含存储于第一裸片中的相应第一子集及存储于第二裸片中的相应第二子集。
存取组件715可基于读取命令而存取存储于第一存储器阵列中的第一数据子集。在一些实例中，存取组件715可基于第二读取命令而存取存储于第一存储器阵列中的对应第一数据子集。
主/从逻辑组件720可通过基于读取命令与衬底上方且包含第二存储器阵列的第二存储器裸片通信而获得存储在第二存储器阵列中的第二数据子集。在一些实例中，主/从逻辑组件720可基于第二读取命令而通过与第二存储器裸片通信来获得存储于第二存储器阵列中的对应第二数据子集。在一些实例中，主/从逻辑组件720可在存取第一数据子集的至少一部分的同时从第二存储器裸片获得第二数据子集。
信号组件725可根据所指示调制方案产生用于经由总线发射数据集的符号。
命令接口组件730可在存储器装置的第一裸片处从主机装置接收读取命令。在一些实例中，命令接口组件730可在衬底上方且包含第一存储器阵列的第一存储器裸片处接收读取命令。在一些实例中，命令接口组件730可在第一裸片处从主机装置接收第二读取命令。
在一些实例中，命令接口组件730可在第一裸片处从主机装置接收指示第一裸片从第一调制方案切换到第二调制方案的传信。在一些实例中，命令接口组件730可在第一裸片处从主机装置接收第二读取命令。在一些实例中，命令接口组件730可经由同一命令及地址(C/A)总线接收读取命令及第二读取命令。
在一些实例中，命令接口组件730可经由存储器装置的第一接脚接收使读取命令与数据总线的第一半部相关联的第一信号。在一些实例中，命令接口组件730可经由存储器装置的第二接脚接收使第二读取命令与数据总线的第二半部相关联的第二信号。
在一些实例中，在第一存储器裸片处接收用于经由总线发射数据集的调制方案的指示，第一存储器裸片支持调制方案的集合，所述集合包含第一调制方案，其中每一符号表示一个位；及第二调制方案，其中每一符号表示两个或更多个位。在一些实例中，命令接口组件730可在接收读取命令之后在第一存储器裸片处接收第二读取命令。在一些情况下，读取命令及第二读取命令各自经由第二总线在第一存储器裸片处经接收且对应于相同突发长度(BL)。
数据接口组件735可由存储器装置的第一裸片将数据集发射到主机装置。在一些实例中，数据接口组件735可经由与第一存储器裸片耦合的总线发射包含第一数据子集及第二数据子集的数据集。在一些实例中，数据接口组件735可使用第一调制方案将数据集发射到主机装置，并使用第二调制方案将第二数据集从第一裸片发射到主机装置。
在一些实例中，数据接口组件735可使用第一调制方案在第一单位间隔(UI)量内发射数据集。在一些实例中，数据接口组件735可使用第二调制方案在大于第一UI量的第二UI量内发射第二数据集。在一些实例中，数据接口组件735可经由数据总线的第一半部将数据集发射到主机装置，且经由与第一裸片耦合的数据总线的第二半部将第二数据集从第一裸片发射到主机装置。
在一些实例中，经由数据总线的第一半部发射数据集是在经由数据总线的第二半部发射第二数据集完成之前完成。在一些实例中，数据接口组件735可在将第二子集发射到主机装置之前将第一子集发射到主机装置。在一些实例中，数据接口组件735可在经由总线发射第二数据子集之前经由总线发射第一数据子集。
在一些实例中，数据接口组件735可在发射数据集的同时经由总线发射包含对应第一数据子集及对应第二数据子集的第二数据集。在一些情况下，第一调制方案包含脉冲振幅调制三(PAM3)或脉冲振幅调制四(PAM4)调制方案。在一些情况下，第二调制方案包含不归零(NRZ)调制方案。在一些情况下，数据集及第二数据集各自对应于相同突发长度。在一些情况下，数据集及第二数据集具有等于BL的相同大小。
图8示出说明根据本公开的方面的支持用于组合式存取操作的堆叠的存储器裸片的一或多种方法800的流程图。方法800的操作可由如本文中所描述的存储器装置或其组件实施。例如，方法800的操作可由如参考图7所描述的存储器装置执行。在一些实例中，存储器装置可执行指令集以控制存储器装置的功能元件以执行所描述功能。另外或替代地，存储器装置可使用专用硬件执行所描述功能的方面。
在805处，存储器装置可在存储器装置的第一裸片处从主机装置接收读取命令。可根据本文中所描述的方法来执行805的操作。在一些实例中，可由如参考图7所描述的命令接口组件执行805的操作的方面。
在810处，存储器装置可响应于读取命令而通过存储器装置的第一裸片对数据集执行预提取操作，所述数据集包含存储于第一裸片中的第一子集及存储于包含于存储器装置中的第二裸片中的第二子集。可根据本文中所描述的方法来执行810的操作。在一些实例中，可由如参考图7所描述的预提取组件执行810的操作的方面。
在815处，存储器装置可通过存储器装置的第一裸片将数据集发射到主机装置。可根据本文中所描述的方法来执行815的操作。在一些实例中，可由如参考图7所描述的数据接口组件执行815的操作的方面。
在一些实例中，如本文中所描述的设备可执行一或多种方法，例如方法800。设备可包含用于以下步骤的特征、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)：在存储器装置的第一裸片处从主机装置接收读取命令；响应于读取命令由存储器装置的第一裸片对数据集执行预提取操作，所述数据集包含存储于第一裸片中的第一子集及存储于包含于存储器装置中的第二裸片中的第二子集；及由存储器装置的第一裸片将数据集发射到主机装置。
方法800及本文中所描述的设备的一些实例可进一步包含用于以下步骤的操作、特征、构件或指令：在第一裸片处从主机装置接收第二读取命令；响应于第二读取命令而对第二数据集执行第二预提取操作，所述第二数据集包含存储于第一裸片中的相应第一子集及存储于第二裸片中的相应第二子集；使用第一调制方案将数据集发射到主机装置；及使用第二调制方案将第二数据集从第一裸片发射到主机装置。
在方法800及本文中所描述的设备的一些实例中，第一调制方案包含脉冲振幅调制三(PAM3)或脉冲振幅调制四(PAM4)调制方案，且第二调制方案包含不归零(NRZ)调制方案。方法800及本文中所描述的设备的一些实例可进一步包含用于以下步骤的操作、特征、构件或指令：在第一裸片处从主机装置接收指示第一裸片从第一调制方案切换到第二调制方案的传信。
在方法800及本文中所描述的设备的一些实例中，使用第一调制方案发射数据集在第一单位间隔(UI)量内发生，且使用第二调制方案发射第二数据集在可大于第一UI量的第二UI量内发生。在方法800及本文中所描述的设备的一些实例中，数据集及第二数据集各自对应于相同突发长度。
方法800及本文中所描述的设备的一些实例可进一步包含用于以下步骤的操作、特征、构件或指令：在第一裸片处从主机装置接收第二读取命令；响应于第二读取命令而对第二数据集执行第二预提取操作，所述第二数据集包含存储于第一裸片中的相应第一子集及存储于第二裸片中的相应第二子集；经由数据总线的第一半部将数据集发射到主机装置；及经由与第一裸片耦合的数据总线的第二半部将第二数据集从第一裸片发射到主机装置。在方法800及本文中所描述的设备的一些实例中，经由数据总线的第一半部发射数据集可在经由数据总线的第二半部发射第二数据集可完成之前完成。
方法800及本文中所描述的设备的一些实例可进一步包含用于以下步骤的操作、特征、构件或指令：经由同一命令及地址(C/A)总线接收读取命令及第二读取命令；经由存储器装置的第一接脚接收使读取命令与数据总线的第一半部相关联的第一信号；及经由存储器装置的第二接脚接收使第二读取命令与数据总线的第二半部相关联的第二信号。在方法800及本文中所描述的设备的一些实例中，将数据集发射到主机装置可包含用于以下步骤的操作、特征、构件或指令：在将第二子集发射到主机装置之前将第一子集发射到主机装置。
图9示出说明根据本公开的方面的支持用于组合式存取操作的堆叠的存储器裸片的一或多种方法900的流程图。方法900的操作可由如本文中所描述的存储器装置或其组件实施。例如，方法900的操作可由如参考图7所描述的存储器装置执行。在一些实例中，存储器装置可执行指令集以控制存储器装置的功能元件以执行所描述功能。另外或替代地，存储器装置可使用专用硬件执行所描述功能的方面。
在905处，存储器装置可在衬底上方且包含第一存储器阵列的第一存储器裸片处接收读取命令。可根据本文中所描述的方法来执行905的操作。在一些实例中，可由如参考图7所描述的命令接口组件执行905的操作的方面。
在910处，存储器装置可基于读取命令而存取存储于第一存储器阵列中的第一数据子集。可根据本文中所描述的方法来执行910的操作。在一些实例中，可由如参考图7所描述的存取组件执行910的操作的方面。
在915处，存储器装置可通过基于读取命令与衬底上方且包含第二存储器阵列的第二存储器裸片通信而获得存储在第二存储器阵列中的第二数据子集。可根据本文中所描述的方法来执行915的操作。在一些实例中，可由如参考图7所描述的主/从逻辑组件执行915的操作的方面。
在920处，存储器装置可经由与第一存储器裸片耦合的总线发射包含第一数据子集及第二数据子集的数据集。可根据本文中所描述的方法来执行920的操作。在一些实例中，可由如参考图7所描述的数据接口组件执行920的操作的方面。
在一些实例中，如本文中所描述的设备可执行一或多种方法，例如方法900。设备可包含用于以下步骤的特征、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)：在衬底上方且包含第一存储器阵列的第一存储器裸片处接收读取命令；基于读取命令而存取存储于第一存储器阵列中的第一数据子集；通过基于读取命令与在衬底上方且包含第二存储器阵列的第二存储器裸片通信而获得存储于第二存储器阵列中的第二数据子集；及经由与第一存储器裸片耦合的总线发射包含第一数据子集及第二数据子集的数据集。
方法900及本文中所描述的设备的一些实例可进一步包含用于以下步骤的操作、特征、构件或指令：在经由总线发射第二数据子集之前经由总线发射第一数据子集。方法900及本文中所描述的设备的一些实例可进一步包含用于以下步骤的操作、特征、构件或指令：在第一存储器裸片处接收用于经由总线发射数据集的调制方案的指示，第一存储器裸片支持调制方案的集合，所述集合包含其中每一符号表示一个位的第一调制方案，及其中每一符号表示两个或更多个位的第二调制方案；及根据所指示调制方案产生用于经由总线发射数据集的符号。
方法900及本文中所描述的设备的一些实例可进一步包含用于以下步骤的操作、特征、构件或指令：在接收读取命令之后在第一存储器裸片处接收第二读取命令；基于第二读取命令而存取存储于第一存储器阵列中的对应第一数据子集；基于第二读取命令通过与第二存储器裸片通信而获得存储于第二存储器阵列中的对应第二数据子集；及在发射数据集的同时经由总线发射包含对应第一数据子集及对应第二数据子集的第二数据集。在方法900及本文中所描述的设备的一些实例中，读取命令及第二读取命令可各自经由第二总线在第一存储器裸片处经接收且对应于相同突发长度(BL)，且数据集及第二数据集可具有等于BL的相同大小。方法900及本文中所描述的设备的一些实例可进一步包含用于以下步骤的操作、特征、构件或指令：在存取第一数据子集的至少一部分的同时从第二存储器裸片获得第二数据子集。
应注意，上文所描述的方法描述了可能的实施方案，且操作及步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合来自方法的两个或更多个方面。
可使用多种不同技术中的任一个来表示本文中所描述的信息及信号。例如，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号及码片。一些图式可将信号说明为单个信号；然而，所属领域的一般技术人员应理解，信号可表示信号的总线，其中总线可具有多种位宽度。
如本文中所使用，术语“虚拟接地”是指保持在大约零伏(0V)的电压下而不直接与接地耦合的电路节点。因此，虚拟接地的电压可在时间上波动且在稳定状态下返回到大约0V。可使用例如由运算放大器及电阻器组成的分压器的各种电子电路元件来实施虚拟接地。其它实施方案也是可能的。“虚拟接地”或“虚拟地接地”意味着连接到大约0V。
术语“电子通信”、“导电接触”、“连接”及“耦合”可指组件之间支持信号在组件之间流动的关系。如果组件之间存在可在任何时间支持信号在组件之间流动的任何导电路径，则组件被视为彼此电子通信(或彼此导电接触，或彼此连接，或彼此耦合)。在任何给定时间，基于包含所连接组件的装置的操作，彼此电子通信(或导电接触或连接或耦合)的组件之间的导电路径可为开路或闭路。所连接组件之间的导电路径可为组件之间的直接导电路径，或所连接组件之间的导电路径可为可包含例如开关、晶体管或其它组件的中间组件的间接导电路径。在一些情况下，可例如使用例如开关或晶体管的一或多个中间组件将所连接组件之间的信号流动中断一段时间。
术语“耦合”是指从组件之间的开路关系移动到组件之间的闭路关系的条件，在开路关系中，信号当前无法经由导电路径在组件之间传达，在闭路关系中，信号能够经由导电路径在组件之间传达。当例如控制器的组件将其它组件耦合在一起时，组件起始允许信号经由先前不准许信号流动的导电路径在其它组件之间流动的改变。
术语“隔离”是指信号当前无法在组件之间流动的组件之间的关系。如果组件之间存在开路，则组件彼此隔离。例如，由定位在两个组件之间的开关间隔开的组件在开关断开时彼此隔离。当控制器隔离两个组件时，控制器实现以下改变：阻止信号使用先前准许信号流动的导电路径在组件之间流动。
本包含存储器阵列的文中论述的装置可形成于例如硅、锗、硅锗合金、砷化镓、氮化镓等半导体衬底上。在一些情况下，衬底为半导体晶片。在其它情况下，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可通过使用包含但不限于磷、硼或砷的各种化学物质的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方法执行掺杂。
本文中所论述的切换组件或晶体管可表示场效应晶体管(FET)，且包括包含源极、漏极及栅极的三端装置。所述端子可通过例如金属的导电材料连接到其它电子元件。源极及漏极可为导电的，且可包括经重掺杂，例如简并，半导体区。源极与漏极可通过经轻掺杂半导体区或沟道分隔开。如果沟道是n型的(即，大部分载流子为信号)，则FET可被称作n型FET。如果沟道是p型的(即，大部分载流子为电洞)，则FET可被称为p型FET。沟道可由绝缘栅极氧化物封端。可通过将电压施加到栅极来控制沟道导电性。例如，将正电压或负电压分别施加到n型FET或p型FET可使得沟道变得导电。当大于或等于晶体管的阈值电压的电压被施加到晶体管栅极时，晶体管可“接通”或“激活”。当小于晶体管的阈值电压的电压被施加到晶体管栅极时，晶体管可“断开”或“撤销激活”。
本文中结合附图阐述的描述内容描述了实例配置，且并不表示可实施或在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”是指“充当实例、例子或说明”，且不“优选于”或“优于其它实例”。详细描述包含具体细节，以提供对所描述技术的理解。然而，可在并无这些具体细节的情况下实践这些技术。在一些情况下，以框图形式示出熟知结构及装置，以免混淆所描述实例的概念。
在附图中，类似组件或特征可具有相同的附图标记。此外，可通过在附图标记之后跟着短划线及在类似组件当中进行区分的第二标记来区分相同类型的各种组件。如果说明书中仅使用第一附图标记，则描述适用于具有相同第一附图标记的类似组件中的任一个，而与第二附图标记无关。
可使用多种不同技术中的任一个来表示本文中所描述的信息及信号。例如，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号及码片。
结合本文中的本公开所描述的各种说明性块及模块可用通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件、或经设计以执行本文中所描述的功能的其任何组合来实施或执行。通用处理器可为微处理器，但在替代方案中，处理器可为任何处理器、控制器、微控制器或状态机。处理器也可实施为计算装置的组合(例如，DSP与微处理器的组合、多个微处理器、一或多个微处理器结合DSP核心，或任何其它此类配置)。
本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合实施。如果以由处理器执行的软件来实施，则可将功能作为一或多个指令或代码存储于计算机可读媒体上或经由计算机可读媒体予以发射。其它实例及实施方案在本公开及所附权利要求书的范围内。例如，由于软件的本质，上文所描述的功能可使用由处理器执行的软件、硬件、固件、硬连线或这些中的任一个的组合来实施。实施功能的特征还可物理上位于各种位置处，包含经分布以使得功能的部分在不同物理位置处实施。并且，如本文中所使用，包含在权利要求书中，项目的列表(例如，以例如“中的至少一个”或“中的一或多个”的短语开始的项目列表)中所使用的“或”指示包含性列表，使得例如A、B或C中的至少一个的列表意指A或B或C或AB或AC或BC或ABC(即，A及B及C)。并且，如本文中所使用，短语“基于”不应理解为提及封闭条件集。例如，在不脱离本公开的范围的情况下，描述为“基于条件A”的示范性步骤可基于条件A及条件B两者。换句话说，如本文中所使用，短语“基于”应同样地解释为短语“至少部分地基于”。
提供本文中的描述使得所属领域的技术人员能够进行或使用本公开。所属领域的技术人员将清楚对本公开的各种修改，且本文中所定义的一般原理可应用于其它变化形式而不会脱离本公开的范围。因此，本公开不限于本文中所描述的实例及设计，而是被赋予与本文中所公开的原理及新颖特征一致的最广范围。

Claims (40)

1.一种设备，其包括：
第一存储器裸片，其包括第一存储器阵列且与数据总线以及命令及地址(C/A)总线耦合；及
第二存储器裸片，其包括第二存储器阵列且与所述第一存储器裸片耦合，所述第一存储器裸片被配置成：
经由所述C/A总线接收对数据集的读取命令；
从所述第一存储器阵列预提取所述数据集的第一子集；
从所述第二存储器裸片接收所述数据集的第二子集；及
经由所述数据总线输出所述数据集。
2.根据权利要求1所述的设备，其中所述第二存储器裸片被配置成从所述第二存储器阵列预提取所述第二子集。
3.根据权利要求1所述的设备，其中所述第一存储器裸片进一步被配置成在所述第二子集之前输出所述第一子集。
4.根据权利要求3所述的设备，其中所述第一存储器裸片进一步被配置成在第一单位间隔(UI)集合内输出所述第一子集，且在紧接在所述第一UI集合后的第二UI集合内输出所述第二子集。
5.根据权利要求1所述的设备，其进一步包括：
输入/输出(I/O)接口，其包含于所述第一存储器裸片中且与所述数据总线耦合，所述I/O接口被配置成从所述第一存储器阵列接收所述第一子集且从所述第二存储器阵列接收所述第二子集。
6.根据权利要求5所述的设备，其进一步包括：
第二I/O接口，其包含于所述第二存储器裸片中，所述第二存储器裸片被配置成经由绕过所述第二I/O接口的数据路径将所述第二子集从所述第二存储器阵列路由到所述I/O接口。
7.根据权利要求6所述的设备，其中所述第二I/O接口与所述第二存储器阵列电隔离。
8.根据权利要求5所述的设备，其进一步包括：
第二I/O接口，其包含于所述第一存储器裸片中且与第二数据总线耦合，所述第一存储器裸片进一步被配置成：
经由所述C/A总线接收对第二数据集的第二读取命令；
从所述第一存储器阵列预提取所述第二数据集的第一子集；
从所述第二存储器裸片接收所述第二数据集的第二子集；及
经由第二数据总线输出所述第二数据集。
9.根据权利要求8所述的设备，其中所述第一存储器裸片进一步被配置成在经由所述数据总线输出所述数据集的至少一部分的同时经由所述第二数据总线输出所述第二数据集的至少一部分。
10.根据权利要求8所述的设备，其进一步包括：
一或多个接脚，其被配置成接收所述读取命令对应于所述I/O接口的第一指示及所述第二读取命令对应于所述第二I/O接口的第二指示。
11.根据权利要求5所述的设备，其进一步包括：
第二I/O接口，其包含于所述第一存储器裸片中且与第二数据总线耦合，所述第一存储器裸片进一步被配置成将所述I/O接口及所述第二I/O接口选择性地操作为具有第一宽度的单个I/O接口，或各自具有比所述第一宽度窄的第二宽度的独立I/O接口。
12.根据权利要求1所述的设备，其进一步包括：
第一C/A接口，其包含于所述第一存储器裸片中且与所述C/A总线耦合，所述第一C/A接口被配置成接收所述读取命令；及
第二C/A接口，其包含于所述第二存储器裸片中，所述第一存储器裸片被配置成至少部分地基于所述读取命令而经由绕过所述第二C/A接口的信号路径与所述第二存储器裸片通信。
13.根据权利要求1所述的设备，其中所述第一存储器裸片进一步被配置成：
接收数据速率的指示；
至少部分地基于所述数据速率从包含二进制传信及非二进制传信的集合选择调制方案；及
使用选定调制方案输出所述数据集。
14.根据权利要求1所述的设备，其中：
所述第一子集包括所述数据集的第一半部；且
所述第二子集包括所述数据集的第二半部。
15.根据权利要求1所述的设备，其中所述第二存储器裸片通过一或多个硅穿孔(TSV)或一或多个接合线或此两者与所述第一存储器裸片耦合。
16.一种设备，其包括：
衬底；
第一存储器裸片，其在所述衬底上方且被配置成接收读取命令，并至少部分地基于所述读取命令而供应存储于所述第一存储器裸片中的用于预提取操作的第一部分的第一数据；及
第二存储器裸片，其在所述衬底上方且被配置成至少部分地基于所述读取命令而将用于所述预提取操作的第二部分的第二数据供应到所述第一存储器裸片，所述第一存储器裸片进一步被配置成接收用于所述预提取操作的所述第二部分的所述第二数据。
17.根据权利要求16所述的设备，其进一步包括：
输入/输出(I/O)接口，其包含于所述第一存储器裸片中且被配置成在用于所述预提取操作的所述第一部分的所述第一数据之后经由数据总线输出用于所述预提取操作的所述第二部分的所述第二数据。
18.根据权利要求17所述的设备，其中：
所述I/O接口被配置成经由所述数据总线在二进制传信与多层级传信之间切换；且
所述第一存储器裸片进一步被配置成：
从主机装置接收使用所述多层级传信来输出与所述读取命令相关联的所述第一数据及所述第二数据的指示；及
至少部分地基于所述指示，使用所述多层级传信来经由所述数据总线输出用于所述预提取操作的所述第一部分的所述第一数据及用于所述预提取操作的所述第二部分的所述第二数据。
19.根据权利要求16所述的设备，其进一步包括：
第一输入/输出(I/O)接口及第二I/O接口，其各自包含于所述第一存储器裸片中，所述第一I/O接口及所述第二I/O接口能选择性地配置成操作为单个I/O接口或独立I/O接口。
20.根据权利要求19所述的设备，其中所述第一存储器裸片被配置成至少部分地基于配置信息而确定是将所述第一I/O接口及所述第二I/O接口操作为所述单个I/O接口还是独立I/O接口。
21.一种方法，其包括：
在存储器装置的第一裸片处从主机装置接收读取命令；
响应于所述读取命令而由所述存储器装置的所述第一裸片对数据集执行预提取操作，所述数据集包括存储于所述第一裸片中的第一子集及存储于包含于所述存储器装置中的第二裸片中的第二子集；及
由所述存储器装置的所述第一裸片将所述数据集发射到所述主机装置。
22.根据权利要求21所述的方法，其进一步包括：
在所述第一裸片处从所述主机装置接收第二读取命令；
响应于所述第二读取命令而对第二数据集执行第二预提取操作，所述第二数据集包括存储于所述第一裸片中的相应第一子集及存储于所述第二裸片中的相应第二子集；
使用第一调制方案将所述数据集发射到所述主机装置；及
使用第二调制方案将所述第二数据集从所述第一裸片发射到所述主机装置。
23.根据权利要求22所述的方法，其中：
所述第一调制方案包括脉冲振幅调制三(PAM3)或脉冲振幅调制四(PAM4)调制方案；且
所述第二调制方案包括不归零(NRZ)调制方案。
24.根据权利要求22所述的方法，其进一步包括：
在所述第一裸片处从所述主机装置接收指示所述第一裸片从所述第一调制方案切换到所述第二调制方案的传信。
25.根据权利要求22所述的方法，其中：
使用所述第一调制方案发射所述数据集是在第一单位间隔(UI)量内发生；且
使用所述第二调制方案发射所述第二数据集是在大于所述第一UI量的第二UI量内发生。
26.根据权利要求22所述的方法，其中所述数据集及所述第二数据集各自对应于相同突发长度。
27.根据权利要求21所述的方法，其进一步包括：
在所述第一裸片处从所述主机装置接收第二读取命令；
响应于所述第二读取命令而对第二数据集执行第二预提取操作，所述第二数据集包括存储于所述第一裸片中的相应第一子集及存储于所述第二裸片中的相应第二子集；
经由数据总线的第一半部将所述数据集发射到所述主机装置；及
经由与所述第一裸片耦合的数据总线的第二半部将所述第二数据集从所述第一裸片发射到所述主机装置。
28.根据权利要求27所述的方法，其中经由所述数据总线的所述第一半部发射所述数据集是在经由所述数据总线的所述第二半部发射所述第二数据集完成之前完成。
29.根据权利要求27所述的方法，其进一步包括：
经由同一命令及地址(C/A)总线接收所述读取命令及所述第二读取命令；
经由所述存储器装置的第一接脚接收使所述读取命令与所述数据总线的所述第一半部相关联的第一信号；及
经由所述存储器装置的第二接脚接收使所述第二读取命令与所述数据总线的所述第二半部相关联的第二信号。
30.根据权利要求21所述的方法，其中将所述数据集发射到所述主机装置包括：
在将所述第二子集发射到所述主机装置之前将所述第一子集发射到所述主机装置。
31.一种方法，其包括：
在衬底上方且包括第一存储器阵列的第一存储器裸片处接收读取命令；
至少部分地基于所述读取命令而存取存储于所述第一存储器阵列中的第一数据子集；
通过至少部分地基于所述读取命令与在所述衬底上方且包括第二存储器阵列的第二存储器裸片通信来获得存储在所述第二存储器阵列中的第二数据子集；及
经由与所述第一存储器裸片耦合的总线发射包括所述第一数据子集及所述第二数据子集的数据集。
32.根据权利要求31所述的方法，其进一步包括：
在经由所述总线发射所述第二数据子集之前经由所述总线发射所述第一数据子集。
33.根据权利要求31所述的方法，其进一步包括：
在所述第一存储器裸片处接收用于经由所述总线发射所述数据集的调制方案的指示，所述第一存储器裸片支持调制方案的集合，所述集合包括其中每一符号表示一个位的第一调制方案及其中每一符号表示两个或更多个位的第二调制方案；及
根据所指示调制方案产生用于经由所述总线发射所述数据集的符号。
34.根据权利要求31所述的方法，其进一步包括：
在接收所述读取命令之后在所述第一存储器裸片处接收第二读取命令；
至少部分地基于所述第二读取命令而存取存储于所述第一存储器阵列中的对应第一数据子集；
至少部分地基于所述第二读取命令通过与所述第二存储器裸片通信而获得存储于所述第二存储器阵列中的对应第二数据子集；及
经由所述总线且在发射所述数据集的同时发射包括所述对应第一数据子集及所述对应第二数据子集的第二数据集。
35.根据权利要求34所述的方法，其中：
所述读取命令及所述第二读取命令各自经由第二总线在所述第一存储器裸片处经接收且对应于相同突发长度(BL)；且
所述数据集及所述第二数据集具有等于所述BL的相同大小。
36.根据权利要求31所述的方法，其进一步包括：
在存取所述第一数据子集的至少一部分的同时从所述第二存储器裸片获得所述第二数据子集。
37.一种设备，其包括：
第一存储器裸片，其包括输入/输出(I/O)接口、命令及地址(C/A)接口，及第一存储器阵列；
第二存储器裸片，其包括第二存储器阵列；及
电路，其被配置成使得所述设备：
经由所述C/A接口接收对数据集的读取命令；
响应于所述读取命令而存取所述第一存储器阵列以获得所述数据集的第一子集及存取所述第二存储器阵列以获得所述数据集的第二子集；及
经由所述I/O接口发射包括所述第一子集及所述第二子集的所述数据集。
38.根据权利要求37所述的设备，其进一步包括：
从所述C/A接口到所述第二存储器阵列的传信路径，其绕过包含于所述第二存储器裸片中的第二C/A接口，其中所述电路进一步被配置成至少部分地基于所述读取命令而经由所述传信路径路由传信；及
从所述第二存储器阵列到所述I/O接口的数据路径，其绕过包含于所述第二存储器裸片中的第二I/O接口，其中所述电路进一步被配置成使得所述设备经由所述数据路径路由所述第二子集。
39.根据权利要求37所述的设备，其中所述电路进一步被配置成使得所述设备：
确定用于经由所述I/O接口发射所述数据集的数据速率满足阈值；及
至少部分地基于所述数据速率满足所述阈值，根据脉冲振幅调制4(PAM4)调制方案配置所述I/O接口，其中经由所述I/O接口发射所述数据集使用所述PAM4调制方案。
40.根据权利要求37所述的设备，其中：
所述第一存储器裸片支持预提取一定数据量；
所述第二存储器裸片支持预提取所述数据量；且
所述第一子集及所述第二子集各自等于所述数据量。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11374683B1 (en) * 2018-12-04 2022-06-28 Marvell Asia Pte Ltd Physical layer preamble for wireless local area networks
KR20210058505A (ko) * 2019-11-14 2021-05-24 삼성전자주식회사 메모리 장치를 제어하도록 구성된 시스템-온-칩의 동작 방법
KR20220032925A (ko) * 2020-09-08 2022-03-15 삼성전자주식회사 펄스 진폭 변조 기반 dq 신호를 생성하는 메모리 장치, 메모리 컨트롤러 및 이들을 포함하는 메모리 시스템
US11347663B2 (en) * 2020-10-27 2022-05-31 Micron Technology, Inc. Memory device interface communicating with set of data bursts corresponding to memory dies via dedicated portions for command processing
US11387935B2 (en) * 2021-02-19 2022-07-12 Ultralogic 6G, Llc Error detection and correction by modulation quality in 5G/6G
US11675528B2 (en) * 2021-03-29 2023-06-13 Western Digital Technologies, Inc. Switch based BGA extension
US11893240B2 (en) 2021-10-28 2024-02-06 Qualcomm Incorporated Reducing latency in pseudo channel based memory systems
CN115879399B (zh) * 2023-02-16 2023-05-09 深圳市奇普乐芯片技术有限公司 芯片系统的生成方法、装置、终端及存储介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040148482A1 (en) * 2003-01-13 2004-07-29 Grundy Kevin P. Memory chain
CN102099861A (zh) * 2008-07-21 2011-06-15 美光科技公司 使用堆叠式存储器装置裸片的存储器系统及方法以及使用所述存储器系统的系统
US20150234746A1 (en) * 2014-02-14 2015-08-20 Samsung Electronics Co., Ltd. Storage device and operating method
US20170358327A1 (en) * 2016-06-08 2017-12-14 Samsung Electronics Co., Ltd. Memory device for performing internal process and operating method thereof

Family Cites Families (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3706975A (en) 1970-10-09 1972-12-19 Texas Instruments Inc High speed mos random access memory
US4577064A (en) 1983-04-29 1986-03-18 Gte Lenkurt Incorporated Auto-balance circuit for battery feed in a telephone circuit
DE19518348C1 (de) 1995-05-18 1996-08-22 Siemens Ag Speicher mit dynamischen Speicherzellen
JP2959129B2 (ja) 1995-07-31 1999-10-06 日本鋼管株式会社 Ｓｒａｍ装置およびその製造方法
US6779076B1 (en) 2000-10-05 2004-08-17 Micron Technology, Inc. Method and system for using dynamic random access memory as cache memory
FR2826772B1 (fr) 2001-06-27 2005-03-04 St Microelectronics Sa Procede et circuit de rafaichissement de cellules de memoire dynamique
US6795117B2 (en) 2001-11-06 2004-09-21 Candela Microsystems, Inc. CMOS image sensor with noise cancellation
US6981089B2 (en) * 2001-12-31 2005-12-27 Intel Corporation Memory bus termination with memory unit having termination control
US6795348B2 (en) 2002-05-29 2004-09-21 Micron Technology, Inc. Method and apparatus for erasing flash memory
KR100611506B1 (ko) 2004-06-18 2006-08-11 삼성전자주식회사 반도체 메모리 장치의 디커플링 커패시턴스 조절회로
KR100541370B1 (ko) 2004-09-06 2006-01-10 주식회사 하이닉스반도체 반도체메모리소자
US7334070B2 (en) 2004-10-29 2008-02-19 International Business Machines Corporation Multi-channel memory architecture for daisy chained arrangements of nodes with bridging between memory channels
US7562271B2 (en) * 2005-09-26 2009-07-14 Rambus Inc. Memory system topologies including a buffer device and an integrated circuit memory device
US7952937B2 (en) 2006-03-16 2011-05-31 Freescale Semiconductor, Inc. Wordline driver for a non-volatile memory device, a non-volatile memory device and method
US20070247885A1 (en) 2006-04-25 2007-10-25 Renesas Technology Corp. Content addressable memory
ITRM20070107A1 (it) 2007-02-27 2008-08-28 Micron Technology Inc Sistema di inibizione di autoboost locale con linea di parole schermata
US7782674B2 (en) 2007-10-18 2010-08-24 Micron Technology, Inc. Sensing of memory cells in NAND flash
US8116157B2 (en) 2007-11-20 2012-02-14 Qimonda Ag Integrated circuit
US20090206680A1 (en) 2008-02-15 2009-08-20 Sungjun Chun Apparatus for Suppressing Mid-Frequency Noise in an Integrated Circuit Having Multiple Voltage Islands
JP4643667B2 (ja) 2008-03-01 2011-03-02 株式会社東芝 メモリシステム
US7701763B2 (en) 2008-04-23 2010-04-20 Micron Technology, Inc. Leakage compensation during program and read operations
US7948792B1 (en) 2009-04-15 2011-05-24 Altera Corporation Memory and techniques for using same
CN102298957B (zh) 2010-06-23 2015-01-21 上海华虹宏力半导体制造有限公司 去耦控制电路及半导体电路
US8854865B2 (en) 2010-11-24 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US8996822B2 (en) 2011-07-29 2015-03-31 Micron Technology, Inc. Multi-device memory serial architecture
US8804449B2 (en) 2012-09-06 2014-08-12 Micron Technology, Inc. Apparatus and methods to provide power management for memory devices
US8953364B2 (en) 2012-09-18 2015-02-10 Micron Technology, Inc. Voltage rail noise sensing circuit and method
US11768623B2 (en) * 2013-01-10 2023-09-26 Pure Storage, Inc. Optimizing generalized transfers between storage systems
US9324413B2 (en) 2013-02-15 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Write assist circuit, memory device and method
US9076551B2 (en) 2013-03-15 2015-07-07 Nvidia Corporation Multi-phase ground-referenced single-ended signaling
US9070449B2 (en) 2013-04-26 2015-06-30 Sandisk Technologies Inc. Defective block management
US9361965B2 (en) 2013-10-11 2016-06-07 Texas Instruments Incorporated Circuit and method for imprint reduction in FRAM memories
US9806707B2 (en) 2014-02-07 2017-10-31 Qualcomm Incorporated Power distribution network (PDN) conditioner
US9425237B2 (en) 2014-03-11 2016-08-23 Crossbar, Inc. Selector device for two-terminal memory
US10191597B2 (en) 2015-06-30 2019-01-29 Synaptics Incorporated Modulating a reference voltage to preform capacitive sensing
EP3096325B1 (en) 2015-05-22 2019-11-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Static random access memory
US9921763B1 (en) * 2015-06-25 2018-03-20 Crossbar, Inc. Multi-bank non-volatile memory apparatus with high-speed bus
US9761312B1 (en) 2016-03-16 2017-09-12 Micron Technology, Inc. FeRAM-DRAM hybrid memory
US9940980B2 (en) 2016-06-30 2018-04-10 Futurewei Technologies, Inc. Hybrid LPDDR4-DRAM with cached NVM and flash-nand in multi-chip packages for mobile devices
US11012067B2 (en) 2016-07-22 2021-05-18 CSEM Centre Suisse d'Electronique et de Microtechnique SA—Recherche et Développement Compensation device for compensating PVT variations of an analog and/or digital circuit
US10003266B2 (en) 2016-07-27 2018-06-19 Dell Products, Lp Configurable multi-rail voltage regulation with coupled inductor power steering
KR102369776B1 (ko) 2016-08-31 2022-03-03 마이크론 테크놀로지, 인크. 강유전 메모리 셀
US10235299B2 (en) * 2016-11-07 2019-03-19 Samsung Electronics Co., Ltd. Method and device for processing data
US10032496B1 (en) 2017-07-27 2018-07-24 Micron Technology, Inc. Variable filter capacitance
DE112018004134T5 (de) 2017-08-11 2020-04-23 Microsemi Soc Corp. Schaltlogik und verfahren zur programmierung von resistiven direktzugriffs-speichervorrichtungen
TWI640011B (zh) 2017-10-18 2018-11-01 力晶科技股份有限公司 非揮發性記憶體裝置及對其驗證的錯誤補償方法
JP2019102106A (ja) 2017-11-28 2019-06-24 ルネサスエレクトロニクス株式会社 半導体装置
US10388355B1 (en) 2017-12-08 2019-08-20 Rambus Inc. Dual-domain memory
US10529410B2 (en) 2017-12-18 2020-01-07 Micron Technology, Inc. Techniques for accessing an array of memory cells to reduce parasitic coupling
US10395733B2 (en) 2017-12-21 2019-08-27 Macronix International Co., Ltd. Forming structure and method for integrated circuit memory
US10373682B2 (en) 2017-12-27 2019-08-06 Sandisk Technologies Llc Write set operation for memory device with bit line capacitor drive
US10854813B2 (en) 2018-02-09 2020-12-01 Micron Technology, Inc. Dopant-modulated etching for memory devices
US10482981B2 (en) 2018-02-20 2019-11-19 Sandisk Technologies Llc Preventing refresh of voltages of dummy memory cells to reduce threshold voltage downshift for select gate transistors
US10636494B2 (en) 2018-02-28 2020-04-28 Sandisk Technologies Llc Apparatus and method for reducing noise generated from locked out sense circuits in a non-volatile memory system
KR102366973B1 (ko) 2018-03-26 2022-02-24 삼성전자주식회사 메모리 장치
US10867653B2 (en) 2018-04-20 2020-12-15 Micron Technology, Inc. Access schemes for protecting stored data in a memory device
EP3579235B1 (en) * 2018-06-07 2021-01-20 Samsung Electronics Co., Ltd. Method of equalizing bit error rates of memory device
US10541031B2 (en) 2018-06-15 2020-01-21 Sandisk Technologies Llc Single pulse SLC programming scheme
KR102518095B1 (ko) * 2018-09-12 2023-04-04 삼성전자주식회사 스토리지 장치 및 시스템
US11237970B2 (en) * 2018-11-07 2022-02-01 Micron Technology, Inc. Reduce data traffic between cache and memory via data access of variable sizes
US11042490B2 (en) * 2018-11-15 2021-06-22 Micron Technology, Inc. Address obfuscation for memory
US10878899B1 (en) 2019-09-27 2020-12-29 Intel Corporation Low voltage, low power sensing based on level shifting sensing circuit

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040148482A1 (en) * 2003-01-13 2004-07-29 Grundy Kevin P. Memory chain
CN102099861A (zh) * 2008-07-21 2011-06-15 美光科技公司 使用堆叠式存储器装置裸片的存储器系统及方法以及使用所述存储器系统的系统
US20150234746A1 (en) * 2014-02-14 2015-08-20 Samsung Electronics Co., Ltd. Storage device and operating method
US20170358327A1 (en) * 2016-06-08 2017-12-14 Samsung Electronics Co., Ltd. Memory device for performing internal process and operating method thereof

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