CN113302698B - 存储器系统和其操作 - Google Patents

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Abstract

本申请案针对于存储器系统和其操作。描述与包含被配置成用于低能量存取操作的第一存储器装置和被配置成用于存储高密度信息的第二存储器装置的存储器系统或方案和其操作。所述存储器系统可包含被配置成用于高密度信息并且可经由控制器与主机介接的阵列和高速缓存器或相对快速的存储器类型的另一阵列。所述存储器系统可支持根据一个或若干个调制方案传送的信号，所述调制方案包含采用两个、三个或更多个电压电平的一或多个调制方案(例如，NRZ、PAM4)。所述存储器系统可包含例如被配置成使用不同调制方案在主机之间和在所述存储器系统内的存储器阵列或存储器类型之间通信的单独信道。

Description

存储器系统和其操作
交叉引用
本专利申请案主张甘斯(Gans)在2019年12月31日申请的标题为“存储器系统和其操作(MEMORY SYSTEM AND OPERATIONS OF THE SAME)”的PCT申请案第PCT/US2019/069112号的优先权，所述PCT申请案主张甘斯在2019年1月15日申请的标题为“存储器系统和其操作(MEMORY SYSTEM AND OPERATIONS OF THE SAME)”的美国临时专利申请案第16/248,685号的优先权，所述申请案均让渡给本受让人并且以全文引用的方式明确并入本文中。
技术领域
技术领域涉及存储器系统和其操作。
背景技术
存储器装置广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等的各种电子装置中。通过对存储器装置的不同状态进行编程来存储信息。举例来说，二进制装置最经常存储两个状态中的一个，经常由逻辑1或逻辑0表示。在其它装置中，可存储两个以上状态。为了存取所存储的信息，装置的组件可读取或感测存储器装置中的至少一个所存储状态。为了存取信息，装置的组件可对存储器装置中的状态进行写入或编程。
存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、快闪存储器、相变存储器(PCM)等。存储器装置可以是易失性或非易失性的。非易失性存储器，例如FeRAM，可维持其所存储的逻辑状态很长一段时间，即使无外部电源存在也是这样。例如DRAM的易失性存储器装置在与外部电源断开连接时可能会丢失其所存储的状态。
一般来说，存储器系统改进可包含系统电力消耗减小，存储器系统容量增加，读取/写入速度提高，通过使用永久性主存储器提供非挥发性，或减小特定性能点处的制造成本，以及其它度量。
发明内容
描述一种设备。所述设备可包含第一存储器装置，其包括第一多个存储器单元，所述第一存储器装置被配置成用于根据第一每位能量额定值进行所述第一多个存储器单元的一或多个存取操作；第二存储器装置，其与所述第一存储器装置耦合并且包括第二多个存储器单元，所述第二存储器装置被配置成用于使用所述第二多个存储器单元根据大于所述第一每位能量额定值的第二每位能量额定值存储信息；第一信道，其与所述第一存储器装置耦合且被配置成将使用包含三个或更多个电压电平的第一调制方案调制的第一信号传送进出所述第一存储器装置；和第二信道，其被配置成在所述第一存储器装置和所述第二存储器装置之间传送使用包含两个电压电平的第二调制方案调制的第二信号。
描述一种方法。所述方法可包含经由第一信道从主机装置接收使用包含两个电压电平的第一调制方案调制的第一信号，所述第一信号包含用于存储于包括第一存储器装置和第二存储器装置的存储器系统中的数据集的命令和地址信息，所述第一存储器装置被配置成用于根据第一每位能量额定值进行一或多个存取操作，所述第二存储器装置被配置成用于根据大于所述第一每位能量额定值的第二每位能量额定值存储信息；至少部分地基于接收到所述命令和地址信息，确定所述数据集是否存储于所述第一存储器装置中；和至少部分地基于所述确定，将包括所述数据集的第二信号从所述第一存储器装置经由第二信道发射到所述主机装置，使用包含三个或更多个电压电平的第二调制方案调制所述第二信号。
描述一种设备。所述设备可包含存储器单元阵列，其包括被配置成用于具有第一密度和第一每位能量额定值的所述存储器单元阵列的一或多个存取操作的导电路径；第一接口，其被配置成传送第一信号集进出所述存储器单元阵列，使用包含三个或更多个电压电平的第一调制方案调制所述第一信号集；和第二接口，其被配置成在所述存储器单元阵列与被配置成用于存储信息并且具有大于所述第一密度的第二存储器单元密度和等于或大于所述第一每位能量额定值的第二每位能量额定值的存储器装置之间传送第二信号集，使用包含两个电压电平的第二调制方案调制所述第二信号集。
描述一种方法。所述方法可包含作为存取操作的部分，通过与存储器系统的控制器耦合的第一接口从主机装置接收命令和地址信息，所述命令和地址信息与存储于存储器单元阵列中的数据集相关联；至少部分地基于接收到所述命令和地址信息，识别用于与所述主机装置通信所述数据集的第一操作模式，所述第一操作模式被配置成用于使用包含三个或更多个电压电平的第一调制方案的传信，且第二操作模式被配置成用于使用包含两个电压电平的第二调制方案的传信；和至少部分地基于在所述第一操作模式中操作，通过与所述主机装置耦合的第二接口将使用所述第一调制方案调制的包含所述数据集的第一信号集发射到所述主机装置。
描述另一种方法。所述方法可包含经由第一信道从主机装置接收用于存储于包括第一存储器装置和第二存储器装置的存储器系统中的数据集的控制信息，所述第一存储器装置被配置成用于根据第一每位能量额定值进行所述第一存储器装置中的存储器单元的一或多个存取操作，所述第二存储器装置被配置成用于根据大于所述第一每位能量额定值的第二每位能量额定值存储信息，所述控制信息包括与读取操作相关联的所述数据集的逻辑地址；至少部分地基于接收到所述控制信息，确定所述第一存储器装置或所述第二存储器装置中的所述数据集的方位；和使用包括三个或更多个电压电平的第一调制方案将致使所述第一存储器装置经由第三信道将所述数据集发射到所述主机装置的第一命令经由第二信道发射到所述第一存储器装置。
附图说明
图1说明根据本文所公开的实例的支持存储器系统和其操作的系统的实例。
图2说明根据本文所公开的实例的支持存储器系统和其操作的存储器裸片的实例。
图3说明根据本文所公开的实例的支持存储器系统和其操作的系统的实例。
图4说明根据本文所公开的实例的支持存储器系统和其操作的存储器装置的实例。
图5示出根据本文所公开的实例的支持存储器系统和其操作的控制器的框图。
图6示出根据本文所公开的实例的支持存储器系统和其操作的控制器的框图。
图7到9示出说明根据本文所公开的实例的支持存储器系统和其操作的一或多种方法的流程图。
具体实施方式
存储器系统可包含一或多个存储器装置和控制器，所述控制器被配置成促使用于可与存储器系统耦合的主机装置(例如，芯片上系统(SOC)或处理器)的存取操作。在一些实例中，主机装置可在执行高性能操作的移动环境中操作并存取存储器系统。在一些情况下，此类高性能操作可包含每一固定时间量传送进出存储器系统的大量数据，例如高带宽操作。
高带宽操作可增加存储器系统的操作温度(例如，存储器系统中的一或多个存储器装置的操作温度)。在一些情况下，系统可为有热限的，进而限制一些存储器装置的带宽。换句话说，可在执行高性能操作时减小存储器系统的带宽以将存储器系统的操作温度维持在温度阈值以下。在一些情况下，减小存储器系统内的存储器装置(例如，低功率DRAM)的电力消耗可能不足以缓解热诱发的带宽限制。另外，在一些应用(例如，移动应用)中，成本影响可阻碍增加存储器系统的接脚计数的数量，所述接脚计数可提供宽输入/输出(I/O)配置以缓解热诱发的带宽限制。
描述存储器系统和其操作。所述存储器系统可包含第一存储器装置(例如，快速高速缓存装置)和第二存储器装置，所述第一存储器装置被配置成用于根据第一每位能量额定值的存取操作(例如，低能量存取操作)，所述第二存储器装置被配置成用于根据大于第一每位能量额定值的第二每位能量额定值存储高密度信息。为了促进高带宽操作，第一存储器装置可以被配置成用于使用包含三个或更多个电压电平的调制方案(例如脉冲幅度调制(PAM))与主机装置通信信号。此类经调制信号在与携载二进制信息的信号(例如，在两个电压电平中携载信息的信号)相比时可增加在固定时间量期间传送的信息量。以此方式，可在不增加存储器系统的接脚计数的情况下增加存储器系统的带宽(例如，缓解成本影响)。为了促进其它操作，第一存储器装置可以被配置成用于使用包含两个电压电平的调制方案(例如不归零(NRZ))与第二存储器装置或存储器系统的其它组件通信信号。
另外，第一存储器装置可以被配置成通过维持接口和存储器单元(例如，DRAM存储器单元)之间的相对短导电路径(例如，存取线)来用于低能量存取操作。在一些情况下，第一存储器装置可包含相对低密度的存储器单元(例如，DRAM单元)。在一些实例中，第一存储器装置可包含一(1)个到四(4)个千兆位的存储器单元。导电路径可包含与存储器单元相关联的存取线(例如，字线、数字线)，且较短存取线长度可降低激活能量，例如与在存取操作期间激活或解除激活存取线相关联的电压和时间。在一些情况下，较短存取线长度可减小与存取操作相关联的各个时延，例如tRCD(行地址到列地址延迟)。以此方式，存储器装置(例如，具有高带宽容量的低功率DRAM裸片)可支持高带宽低能量存储器系统。
在一些情况下，存储器系统可包含可用作主存储器(可被称为存储器媒体)的一或多个额外存储器装置(例如，第二存储器装置)。存储器媒体可被配置成存储高密度的信息。在一些情况下，存储器媒体可包含易失性存储器单元(例如，DRAM)、非易失性存储器单元(例如，FeRAM、PCM、3DXpointTM存储器)或这两者。第一存储器装置(例如，低功率高带宽DRAM裸片)可与存储器系统的存储器媒体耦合，使得第一存储器装置可提供类似于耦合到主机装置的高速缓存存储器的功能性。另外，存储器系统可包含控制器，其被配置成促使结合与存储器系统、存储器装置和存储器媒体耦合的主机装置进行的存取操作。在一些情况下，控制器可确定主机装置在存取操作期间所请求的数据集的方位(例如，确定数据集是存储于存储器装置中还是存储于存储器媒体中)。控制器可基于所述确定执行各种后续操作。
首先在如参考图1和2所描述的存储器系统和存储器裸片上下文中描述本公开的特征。在参考图3和4所描述的高带宽低能量存储器系统和存储器装置的上下文中描述本公开的特征。通过涉及参考图5-9所描述的存储器系统和其操作的设备图和流程图进一步说明和描述本公开的这些和其它特征。
图1说明根据如本文所公开的实例的利用一或多个存储器装置的系统100的实例。系统100可包含外部存储器控制器105、存储器装置110以及使外部存储器控制器105与存储器装置110耦合的多个信道115。系统100可包含一或多个存储器装置，但为易于描述，可将所述一或多个存储器装置描述为单个存储器装置110。
系统100可包含电子装置的各方面，例如计算装置、移动计算装置、无线装置或图形处理装置。系统100可为便携式电子装置的实例。系统100可为计算机、手提式计算机、平板计算机、智能电话、蜂窝电话、可穿戴装置、因特网连接装置等等的实例。存储器装置110可以是被配置成存储用于系统100的一或多个其它组件的数据的系统的组件。在一些实例中，系统100被配置成用于使用基站或接入点与其它系统或装置进行双向无线通信。在一些实例中，系统100能够进行机器类型通信(MTC)、机器对机器(M2M)通信或装置对装置(D2D)通信。
系统100的至少若干部分可以是主机装置的实例。这类主机装置可为使用存储器来执行过程的装置的实例，所述装置例如计算装置、移动计算装置、无线装置、图形处理装置、计算机、手提式计算机、平板计算机、智能电话、蜂窝电话、可穿戴装置、因特网连接装置、一些其它固定或便携式电子装置等等。在某些情况下，主机装置可指代实施外部存储器控制器105的功能的硬件、固件、软件或其组合。在某些情况下，外部存储器控制器105可被称为主机或主机装置。在一些实例中，系统100是图形卡。在一些情况下，主机装置可被配置成与存储器系统(例如，存储器装置110)通信控制信息。控制信息可包含用于存储于存储器系统中的数据集的命令和地址信息。在一些情况下，主机装置可将使用包含三个或更多个电压电平的第一调制方案调制的第一信号集发射到存储器系统或从存储器系统接收。
在一些情况下，存储器装置110可以是被配置成与系统100的其它组件通信并提供可供系统100使用或参考的物理存储器地址或其它空间的独立装置或组件。在一些实例中，存储器装置110可配置成与至少一种或多种不同类型的系统100合作。系统100的组件和存储器装置110之间的传信可用来支持调制信号的调制方案、用于传送信号的不同引脚设计、系统100和存储器装置110的不同封装、系统100和存储器装置110之间的时钟传信和同步、定时惯例和其它因素。
存储器装置110可被配置成存储用于系统100的组件的数据。在一些情况下，存储器装置110可充当系统100的从属型装置(例如，对系统100通过外部存储器控制器105提供的命令作出响应及执行所述命令)。此类命令可以包含用于存取操作的存取命令，例如用于写入操作的写入命令、用于读取操作的读取命令、用于刷新操作的刷新命令或其它命令。存储器装置110可包含支持用于数据存储的所要或指定容量的两个或更多个存储器裸片160(例如，存储器芯片)。包含两个或更多个存储器裸片的存储器装置110可被称为多裸片存储器或封装(也称为多芯片存储器或封装)。
系统100可进一步包含处理器120、基本输入/输出系统(BIOS)组件125、一或多个外围组件130和输入/输出(I/O)控制器135。系统100的组件可以使用总线140彼此电子通信。
处理器120可被配置成控制系统100的至少部分。处理器120可为通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其可为这些类型的组件的组合。在此类情况下，处理器120可以是中央处理单元(CPU)、图形处理单元(GPU)、通用GPU(GPGPU)或芯片上系统(SoC)的实例，以及其它实例。
BIOS组件125可以是包含作为固件操作的BIOS的软件组件，它可初始化并运行系统100的各种硬件组件。BIOS组件125还可管理处理器120与系统100的各种组件之间的数据流，所述各种组件例如是外围组件130、I/O控制器135等。BIOS组件125可包含存储在只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
外围组件130可以是任何输入装置或输出装置，或此类装置的接口，其可集成到系统100中或与系统100集成在一起。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口，或外围卡槽，例如外围组件互连(PCI)或专门的图形端口。外围组件130可为本领域技术人员理解为外围设备的其它组件。
I/O控制器135可管理处理器120和外围组件130、输入装置145或输出装置150之间的数据通信。I/O控制器135可管理未集成到系统100中或未与系统100集成的外围设备。在一些情况下，I/O控制器135可表示到外部外围组件的物理连接或端口。
输入145可以表示系统100外部的装置或信号，其将信息、信号或数据提供到系统100或其组件。这可包含用户接口或与其它装置或在其它装置之间的接口。在一些情况下，输入145可以是经由一或多个外围组件130与系统100介接的外围装置，或可以由I/O控制器135管理。
输出150可以表示在系统100外部的装置或信号，其被配置成从系统100或其任何组件接收输出。输出150的实例可包含显示器、音频扬声器、打印装置或印刷电路板上的另一处理器等。在一些情况下，输出150可以是经由一或多个外围组件130与系统100介接的外围装置，或可以由I/O控制器135管理。
系统100的组件可由经设计以执行其功能的通用或专用电路构成。这可包含被配置成执行本文中所描述的功能的各种电路元件，例如，导线、晶体管、电容器、电感器、电阻器、放大器或其它有源或无源元件。
存储器装置110可以包含装置存储器控制器155和一或多个存储器裸片160。每一存储器裸片160可以包含本地存储器控制器165(例如，本地存储器控制器165-a、本地存储器控制器165-b和/或本地存储器控制器165-N)和存储器阵列170(例如，存储器阵列170-a、存储器阵列170-b和/或存储器阵列170-N)。存储器阵列170可以是存储器单元的集合(例如，网格)，其中每一存储器单元被配置成存储至少一个位的数字数据。参考图2更详细地描述存储器阵列170和/或存储器单元的特征。
在一些情况下，存储器装置110可包含存储器裸片，其被配置成通过维持相对低密度的存储器单元(例如，DRAM单元)来用于低能量存取操作(例如，根据可小于第二每位能量额定值的第一每位能量额定值进行的存取操作)。在一些实例中，存储器装置可包含一(1)个到四(4)个千兆位的存储器单元。此类低密度的存储器单元可归因于数据可在存取操作期间在存储数据的存储器单元与存储器装置的引脚之间行进的距离本身较短而有助于降低与各个导电路径相关联的能量消耗。另外，存储器装置110可包含可用作主存储器(可被称为存储器媒体)的一或多个额外存储器裸片。存储器媒体可被配置成存储高密度的信息(例如，根据可大于第一每位能量额定值的第二每位能量额定值存储高密度的信息)。在一些情况下，存储器媒体可包含易失性存储器单元(例如，DRAM)、非易失性存储器单元(例如，FeRAM、PCM、3DXpointTM存储器)，或这两者。以此方式，存储器装置110可包含与一或多个额外存储器裸片(例如，存储器媒体)耦合的存储器裸片(例如，低功率高带宽DRAM裸片)，使得存储器裸片可提供类似于耦合到主机装置的高速缓存存储器的功能性。
存储器装置110可为二维(2D)存储器单元阵列的实例，或可为三维(3D)存储器单元阵列的实例。举例来说，2D存储器装置可包含单个存储器裸片160。3D存储器装置可包含两个或更多个存储器裸片160(例如，存储器裸片160-a、存储器裸片160-b和/或任何数量的存储器裸片160-N)。在3D存储器装置中，多个存储器裸片160-N可以彼此上下堆叠或紧靠着彼此堆叠。在一些情况下，3D存储器装置中的存储器裸片160-N可称为叠组、层级、层或裸片。3D存储器装置可包含任何数量的堆叠式存储器裸片160-N(例如，两个高的堆叠式存储器裸片、三个高的堆叠式存储器裸片、四个高的堆叠式存储器裸片、五个高的堆叠式存储器裸片、六个高的堆叠式存储器裸片、七个高的堆叠式存储器裸片、八个高的堆叠式存储器裸片)。这与单个2D存储器装置相比可增加可定位于衬底上的存储器单元的数量，继而可减少生产成本，增加存储器阵列的性能，或这两者。在一些3D存储器装置中，不同叠组可共享至少一个共同存取线，使得一些叠组可共享字线、数字线和/或板线中的至少一个。
装置存储器控制器155可以包含被配置成控制存储器装置110的操作的电路或组件。因而，装置存储器控制器155可以包含使存储器装置110能执行命令的硬件、固件和软件，且可被配置成接收、传输或执行关于存储器装置110的命令、数据或控制信息。装置存储器控制器155可被配置成与外部存储器控制器105、一或多个存储器裸片160或处理器120通信。在一些情况下，存储器装置110可以从外部存储器控制器105接收数据和/或命令。例如，存储器装置110可以接收指示存储器装置110将代表系统100的组件(例如，处理器120)存储某些数据的写入命令，或接收指示存储器装置110将把存储于存储器裸片160中的某些数据提供到系统100的组件(例如，处理器120)的读取命令。
在一些情况下，装置存储器控制器155可与存储器裸片160的本地存储器控制器165结合控制本文所描述的存储器装置110的操作。装置存储器控制器155和/或本地存储器控制器165中包含的组件的实例可包含用于对从外部存储器控制器105接收的信号进行解调的接收器、用于调制及发射信号到外部存储器控制器105的解码器、逻辑、解码器、放大器、滤波器等。在一些情况下，装置存储器控制器155可确定主机装置在存取操作期间所请求的数据集的方位(例如，确定数据集是存储于可充当高速缓存存储器的存储器裸片中还是存储于可充当主存储器的不同存储器裸片中)。控制器可基于如本文中所描述的确定执行各种后续操作。
本地存储器控制器165(例如，存储器裸片160的本地)可被配置成控制存储器裸片160的操作。而且，本地存储器控制器165可被配置成与装置存储器控制器155通信(例如，接收及传输数据和/或命令)。本地存储器控制器165可支持装置存储器控制器155以控制如本文中所描述的存储器装置110的操作。在一些情况下，存储器装置110不包含装置存储器控制器155，且本地存储器控制器165或外部存储器控制器105可执行本文中所描述的各种功能。因而，本地存储器控制器165可被配置成与装置存储器控制器155、与其它本地存储器控制器165或直接与外部存储器控制器105或处理器120通信。在一些情况下，本地存储器控制器165可基于从主机装置接收到命令和地址信息识别用于与主机装置通信数据集的第一操作模式。第一操作模式可以被配置成用于使用包含三个或更多个电压电平的第一调制方案的传信。另外，本地存储器控制器165可通过与主机装置耦合的第二接口发射到主机装置，其中可基于在第一操作模式中操作，使用第一调制方案调制包含数据集的第一信号集。
外部存储器控制器105可被配置成实现系统100的组件(例如，处理器120)与存储器装置110之间的信息、数据和/或命令的传送。外部存储器控制器105可以充当系统100的组件与存储器装置110之间的联络，使得系统100的组件可不需要知道存储器装置的操作细节。系统100的组件可以向外部存储器控制器105呈现外部存储器控制器105满足的请求(例如，读取命令或写入命令)。外部存储器控制器105可转换或转译在系统100的组件与存储器装置110之间交换的通信。在一些情况下，外部存储器控制器105可包含产生共同(源)系统时钟信号的系统时钟。在一些情况下，外部存储器控制器105可以包含生成公共(源)数据时钟信号的公共数据时钟。
在一些情况下，外部存储器控制器105或系统100的其它组件或其在本文中所描述的功能可由处理器120实施。举例来说，外部存储器控制器105可为由处理器120或系统100的其它组件实施的硬件、固件或软件或其某一组合。尽管外部存储器控制器105被描绘为在存储器装置110外部，但是在一些情况下，外部存储器控制器105或其在本文中所描述的功能可由存储器装置110实施。举例来说，外部存储器控制器105可为由装置存储器控制器155或一或多个本地存储器控制器165实施的硬件、固件或软件或其某一组合。在一些情况下，外部存储器控制器105可分布在处理器120及存储器装置110上，使得外部存储器控制器105的部分由处理器120实施，且其它部分由装置存储器控制器155或本地存储器控制器165实施。同样地，在一些情况下，本文中归属于装置存储器控制器155或本地存储器控制器165的一或多个功能可在一些情况下由外部存储器控制器105(与处理器120分离或包含在处理器120中)执行。
系统100的组件可使用多个信道115与存储器装置110交换信息。在一些实例中，信道115可实现外部存储器控制器105与存储器装置110之间的通信。每一信道115可包含与系统100的组件相关联的端子之间的一或多个信号路径或传输媒体(例如，导体)。举例来说，信道115可包含第一端子，所述第一端子包含外部存储器控制器105处的一或多个引脚或衬垫以及存储器装置110处的一或多个引脚或衬垫。引脚可以是系统100的装置的导电输入或输出点的实例，且引脚可被配置成充当信道的部分。
在一些情况下，端子的引脚或衬垫可为信道115的信号路径的一部分。额外信号路径可与信道的端子耦合以用于在系统100的组件内路由信号。举例来说，存储器装置110可包含信号路径(例如，存储器装置110或其组件内部，例如在存储器裸片160内部的信号路径)，所述信号路径将信号从信道115的端子路由到存储器装置110的各个组件(例如，装置存储器控制器155、存储器裸片160、本地存储器控制器165、存储器阵列170)。
信道115(以及相关联的信号路径和端子)可专用于传送特定类型的信息。在一些情况下，信道115可以是聚合信道且因此可以包含多个单独的信道。举例来说，数据信道190可以是x4(例如，包含四个信号路径)、x8(例如，包含八个信号路径)、xl6(包含十六个信号路径)等等。经由信道传送的信号可使用双数据速率(DDR)传信。举例来说，信号的一些符号可记录在时钟信号的上升沿上，且信号的其它符号可记录在时钟信号的下降沿上。通过信道传送的信号可使用单数据速率(SDR)传信。举例来说，对于每一时钟循环，可记录信号的一个符号。
在一些情况下，信道115可包含一或多个命令和地址(CA)信道186。CA信道186可被配置成在外部存储器控制器105与存储器装置110之间传送命令，包含与命令相关联的控制信息(例如，地址信息)。举例来说，CA信道186可包含关于所需数据的地址的读取命令。在一些情况下，CA信道186可寄存在上升时钟信号沿和/或下降时钟信号沿上。在一些情况下，CA信道186可包含任何数量的信号路径以解码地址和命令数据(例如，八个或九个信号路径)。
在一些情况下，信道115可包含一或多个时钟信号(CK)信道188。CK信道188可被配置成在外部存储器控制器105与存储器装置110之间传送一或多个共同时钟信号。每个时钟信号可被配置成在高状态与低状态之间振荡，且协调外部存储器控制器105及存储器装置110的动作。在一些情况下，时钟信号可为差分输出(例如，CK_t信号及CK_c信号)且可相应地配置CK信道188的信号路径。在一些情况下，时钟信号可以是单端的。CK信道188可包含任何数量的信号路径。在一些情况下，时钟信号CK(例如，CK_t信号和CK_c信号)可提供用于存储器装置110的命令和寻址操作或者存储器装置110的其它系统范围内的操作的定时参考。时钟信号CK因此可不同地称为控制时钟信号CK、命令时钟信号CK或系统时钟信号CK。系统时钟信号CK可以由系统时钟生成，所述系统时钟可以包含一或多个硬件组件(例如，振荡器、晶体、逻辑门、晶体管等)。
在一些情况下，信道115可包含一或多个数据(DQ)信道190。数据信道190可配置成在外部存储器控制器105和存储器装置110之间传送数据和/或控制信息。例如，数据信道190可传送(例如，双向)将写入到存储器装置110的信息或从存储器装置110读取的信息。
在一些情况下，信道115可包含可专用于其它目的的一或多个其它信道192。这些其它信道192可包含任何数量的信号路径。
在一些情况下，其它信道192可包含一或多个写入时钟信号(WCK)信道。虽然WCK中的‘W’在名义上可代表“写入”，但写入时钟信号WCK(例如，WCK_t信号和WCK_c信号)可提供一般用于存储器装置110的存取操作的定时参考(例如，用于读取和写入操作两者的定时参考)。因此，写入时钟信号WCK也可以被称为数据时钟信号WCK。WCK信道可被配置成在外部存储器控制器105与存储器装置110之间传达共同数据时钟信号。数据时钟信号可被配置成协调外部存储器控制器105和存储器装置110的存取操作(例如，写入操作或读取操作)。在一些情况下，写入时钟信号可为差分输出(例如，WCK_t信号和WCK_c信号)，且WCK信道的信号路径可相应地予以配置。WCK信道可包含任何数量的信号路径。数据时钟信号WCK可以由数据时钟生成，所述数据时钟可以包含一或多个硬件组件(例如，振荡器、晶体、逻辑门、晶体管等)。
在一些情况下，其它信道192可包含一或多个错误检测码(EDC)信道。EDC信道可被配置成传达错误检测信号，例如校验和，以提高系统可靠性。EDC信道可包含任何数量的信号路径。
信道115可以使用多种不同架构将外部存储器控制器105与存储器装置110耦合。各种架构的实例可包含总线、点对点连接、纵横开关、例如硅内插件等高密度内插件，或形成于有机衬底中的信道，或其某一组合。举例来说，在一些情况下，信号路径可以至少部分地包含高密度内插件，例如硅内插件或玻璃内插件。
可以使用各种不同的调制方案来调制在信道115上传送的信号。在一些情况下，可以使用二进制符号(或二进制层级)调制方案来调制在外部存储器控制器105与存储器装置110之间传达的信号。二进制符号调制方案可为M进制调制方案的实例，其中M等于二。二进制符号调制方案的每一符号可被配置成表示一个位的数字数据(例如，符号可表示逻辑1或逻辑0)。二进制符号调制方案的实例包含但不限于NRZ、单极编码、双极编码、曼彻斯特编码、具有两个符号的PAM(例如，PAM2)等。
在一些情况下，可以使用多符号(或多电平)调制方案来调制在外部存储器控制器105与存储器装置110之间传送的信号。多符号调制方案可以是M进制调制方案的实例，其中M大于或等于三。多符号调制方案的每一符号可被配置成表示多于一个位的数字数据(例如，符号可表示逻辑00、逻辑01、逻辑10或逻辑11)。多符号调制方案的实例包含但不限于PAM4、PAM8等、正交振幅调制(QAM)、正交相移键控(QPSK)等等。多符号信号或PAM4信号可以是使用包含至少三个级以对多于一个位的信息进行编码的调制方案来调制的信号。多符号调制方案和符号可替代地被称为非二进制、多位或高阶调制方案和符号。
图2说明根据如本文所公开的实例的存储器裸片200的实例。存储器裸片200可以是参考图1描述的存储器裸片160的实例。在一些情况下，存储器裸片200可以被称为存储器芯片、存储器装置或电子存储器设备。存储器裸片200可以包含一或多个可编程以存储不同逻辑状态的存储器单元205。每一存储器单元205可以是可编程的以存储两个或更多个状态。举例来说，存储器单元205可被配置成每次存储一个位的数字逻辑(例如，逻辑0和逻辑1)。在一些情况下，单个存储器单元205(例如，多级存储器单元)可被配置成每次存储多于一个位的数字逻辑(例如，逻辑00、逻辑01、逻辑10或逻辑11)。
存储器单元205可存储表示电容器中的可编程状态的电荷。DRAM架构可以包含电容器，所述电容器包含电介质材料以存储表示可编程状态的电荷。在其它存储器架构中，其它存储装置和组件也是可能的。举例来说，可使用非线性介电材料。
可通过激活或选择例如字线210和/或数字线215等存取线而在存储器单元205上执行例如读取和写入等操作。在一些情况下，数字线215也可被称作位线。对存取线、字线和数字线或其类似物的引用可互换，且不影响理解或操作。激活或选择字线210或数字线215可包含将电压施加到相应线。
存储器裸片200可包含布置成网格状图案的存取线(例如，字线210和数字线215)。存储器单元205可定位于字线210和数字线215的相交点处。通过施偏压于字线210和数字线215(例如，对字线210或数字线215施加电压)，可在其相交点处存取单个存储器单元205。
可以通过行解码器220或列解码器225来控制对存储器单元205的存取。例如，行解码器220可以从本地存储器控制器260接收行地址，并基于接收到的行地址来激活字线210。列解码器225可以从本地存储器控制器260接收列地址且可以基于所接收的列地址来激活数字线215。举例来说，存储器裸片200可包含标记为WL_1至WL_M的多个字线210以及标记为DL_1至DL_N的多个数字线215，其中M和N取决于存储器阵列的大小。因此，通过激活字线210和数字线215，例如WL_1和DL_3，可以存取其相交点处的存储器单元205。在二维或三维配置中的字线210和数字线215的相交点可称为存储器单元205的地址。
存储器单元205可包含逻辑存储组件，例如电容器230和开关组件235。电容器230可以是电介质电容器或铁电电容器的实例。电容器230的第一节点可与开关组件235耦合，且电容器230的第二节点可与电压源240耦合。在一些情况下，电压源240可为单元板参考电压，例如Vpl，或可接地，例如Vss。在一些情况下，电压源240可以是与板线驱动器耦合的板线的实例。开关组件235可以是选择性地建立或撤销建立两个组件之间的电子通信的晶体管或任何其它类型的开关装置的实例。
选择或撤销选择存储器单元205可通过激活或解除激活开关组件235来实现。电容器230可以使用开关组件235与数字线215电子通信。举例来说，当解除激活开关组件235时，电容器230可与数字线215隔离，且当激活开关组件235时，电容器230可与数字线215耦合。在一些情况下，开关组件235是晶体管，且其操作可通过将电压施加到晶体管栅极来控制，其中晶体管栅极与晶体管源极之间的电压差可大于或小于晶体管的阈值电压。在某些情况下，开关组件235可以是p型晶体管或n型晶体管。字线210可与开关组件235的栅极电子通信，且可基于施加到字线210的电压而激活/撤销激活开关组件235。
字线210可以是与存储器单元205电子通信的导电线，其用以对存储器单元205执行存取操作。在一些架构中，字线210可与存储器单元205的开关组件235的栅极电子通信，且可被配置成控制存储器单元的开关组件235。在一些架构中，字线210可以与存储器单元205的电容器的节点电子通信，且存储器单元205可不包含开关组件。
数字线215可为连接存储器单元205与感测组件245的导线。在一些架构中，存储器单元205可在存取操作的部分期间选择性地与数字线215耦合。举例来说，字线210和存储器单元205的开关组件235可被配置成耦合和/或隔离存储器单元205的电容器230和数字线215。在一些架构中，存储器单元205可与数字线215电子通信(例如，恒定)。
在一些情况下，存储器裸片200的导电路径可包含与存储器单元205相关联的存取线(例如，字线210、数字线215)。在一些情况下，存储器裸片200可以被配置成通过维持相对低密度的存储器单元(例如，DRAM单元)来用于低能量存取操作，例如根据可小于第二每位能量额定值的第一每位能量额定值的存取操作。在一些情况下，每位能量额定值可被替代地称作标称每位能量额定值。基于低密度的存储器单元的较短存取线长度可降低激活能量，例如与在存取操作期间激活或解除激活存取线相关联的电压和时间。在一些情况下，较短存取线长度可减小与存取操作相关联的各个时延，例如tRCD(行地址到列地址延迟)。
感测组件245可被配置成检测存储器单元205的电容器230上存储的状态(例如，电荷)，且基于存储状态确定存储器单元205的逻辑状态。在一些情况下，由存储器单元205存储的电荷可能极小。因此，感测组件245可包含一或多个感测放大器以放大由存储器单元205输出的信号。感测放大器可检测在读取操作期间数字线215的电荷的小改变，且可基于检测到的电荷产生对应于逻辑状态0或逻辑状态1的信号。在读取操作期间，存储器单元205的电容器230可以输出信号(例如，释放电荷)到其对应的数字线215。所述信号可以使数字线215的电压改变。感测组件245可被配置成将跨越数字线215从存储器单元205接收的信号与参考信号250(例如，参考电压)进行比较。感测组件245可以基于所述比较确定存储器单元205的存储状态。举例来说，在二进制信令中，如果数字线215具有比参考信号250高的电压，那么感测组件245可确定存储器单元205的存储状态是逻辑1，并且如果数字线215具有比参考信号250低的电压，那么感测组件245可确定存储器单元205的存储状态是逻辑0。感测组件245可包含各种晶体管或放大器以检测和放大信号的差。存储器单元205的检测到的逻辑状态可经由列解码器225作为输出255输出。在某些情况下，感测组件245可以是另一组件(例如，列解码器225、行解码器220)的一部分。在一些情况下，感测组件245可与行解码器220或列解码器225电子通信。
本地存储器控制器260可以通过各种组件(例如，行解码器220、列解码器225和感测组件245)控制存储器单元205的操作。本地存储器控制器260可以是参考图1所描述的本地存储器控制器165的实例。在一些情况下，行解码器220、列解码器225和感测组件245中的一或多个可以与本地存储器控制器260处于相同位置。本地存储器控制器260可被配置成从外部存储器控制器105(或参考图1所描述的装置存储器控制器155)接收命令和/或数据，将命令和/或数据转译成存储器装置200可使用的信息，对存储器装置200执行一或多个操作，且响应于执行一或多个操作而将数据从存储器装置200传达到外部存储器控制器105(或装置存储器控制器155)。本地存储器控制器260可产生行和列地址信号以激活目标字线210和目标数字线215。本地存储器控制器260还可以产生和控制在存储器裸片200的操作期间使用的各种电压或电流。一般来说，本文所论述的施加电压或电流的振幅、形状或持续时间可经调整或变化，且针对在操作存储器裸片200中论述的各种操作可为不同的。
在一些情况下，作为存取操作的部分，本地存储器控制器260可通过与存储器系统(例如，存储器装置110)的控制器(例如，装置存储器控制器155)耦合的第一接口从主机装置接收命令和地址信息，所述命令和地址信息与存储于存储器单元阵列中的数据集相关联。另外，本地存储器控制器260可基于接收到命令和地址信息，识别用于与主机装置通信数据集的第一操作模式，其中所述第一操作模式可以被配置成用于使用包含三个或更多个电压电平的第一调制方案的传信，且第二操作模式可以被配置成用于使用包含两个电压电平的第二调制方案的传信。
在一些情况下，本地存储器控制器260可被配置成对存储器裸片200的一或多个存储器单元205执行写入操作(例如，编程操作)。在写入操作期间，存储器裸片200的存储器单元205可经编程以存储所需逻辑状态。在一些情况下，可以在单个写入操作期间对多个存储器单元205进行编程。本地存储器控制器260可以识别将执行写入操作的目标存储器单元205。本地存储器控制器260可以识别与目标存储器单元205电子通信的目标字线210和目标数字线215(例如，目标存储器单元205的地址)。本地存储器控制器260可激活目标字线210和目标数字线215(例如，对字线210或数字线215施加电压)，以存取目标存储器单元205。本地存储器控制器260可在写入操作期间对数字线215施加特定信号(例如，电压)以在存储器单元205的电容器230中存储特定状态(例如，电荷)，所述特定状态(例如，电荷)可指示所需逻辑状态。
在一些情况下，本地存储器控制器260可被配置成在存储器裸片200的一或多个存储器单元205上执行读取操作(例如，感测操作)。在读取操作期间，可确定存储于存储器裸片200的存储器单元205中的逻辑状态。在一些情况下，可在单个读取操作期间感测多个存储器单元205。本地存储器控制器260可以识别将执行读取操作的目标存储器单元205。本地存储器控制器260可以识别与目标存储器单元205电子通信的目标字线210和目标数字线215(例如，目标存储器单元205的地址)。本地存储器控制器260可激活目标字线210和目标数字线215(例如，将电压施加到字线210或数字线215)，以存取目标存储器单元205。目标存储器单元205可响应于施偏压于存取线将信号传递到感测组件245。感测组件245可放大信号。本地存储器控制器260可以触发感测组件245(例如，锁存感测组件)，且进而将从存储器单元205接收的信号与参考信号250进行比较。基于所述比较，感测组件245可以确定存储在存储器单元205上的逻辑状态。作为读取操作的部分，本地存储器控制器260可以将存储在存储器单元205上的逻辑状态传达到外部存储器控制器105(或装置存储器控制器155)。
在一些存储器架构中，存取存储器单元205可使存储在存储器单元205中的逻辑状态降级或毁坏。举例来说，在DRAM架构中执行的读取操作可使目标存储器单元的电容器部分或完全放电。本地存储器控制器260可以执行重写操作或刷新操作以将存储器单元恢复到其原始逻辑状态。本地存储器控制器260可在读取操作之后将逻辑状态重写到目标存储器单元。在一些情况下，重写操作可被视为读取操作的部分。另外，激活单个存取线(例如，字线210)可干扰存储在与所述存取线电子通信的一些存储器单元中的状态。因此，可对可能尚未被存取的一或多个存储器单元执行重写操作或刷新操作。
图3说明根据本文所公开的实例的支持存储器系统和其操作的系统300的实例。系统300可包含参考图1所描述的系统100的方面并且可包含主机装置305和存储器系统310。主机装置305可为参考图1所描述的主机或主机装置的实例。存储器系统310可以是或包含参考图1所描述的存储器装置110的方面。存储器系统310可包含存储器装置315、控制器320和存储器媒体325。存储器装置315可为参考图1和2所描述的存储器裸片160或存储器裸片200的实例。控制器320可为参考图1所描述的装置存储器控制器155的实例。存储器媒体325可为参考图1所描述的存储器裸片160的实例。在一些情况下，存储器媒体325可包含一或多个存储器裸片160并且基于存储器系统310的指定存储器容量用作主存储器。主机装置305可经由信道340与存储器装置315耦合并且经由信道355与控制器320耦合。存储器装置315可经由信道350与控制器320耦合并且与存储器媒体325耦合。另外，控制器320可经由信道360与存储器媒体耦合。图3中所描绘的信道(例如，信道340、信道345、信道350、信道355、信道360)可包含参考图1所描述的信道115的方面。
存储器装置315可包含存储器单元集(例如，DRAM单元)并且可以被配置成用于低能量存取操作，例如根据可小于第二每位能量额定值的第一每位能量额定值的存取操作。存储器装置315可包含本文所描述的低功率DRAM装置的方面。举例来说，存储器装置315可包含相对低密度的存储器单元(例如，一(1)个到四(4)个千兆位的DRAM单元)以促进低能量存取操作。在其它实例中，存储器装置315可包含存储器单元和接口之间相对短的导电路径。此类较短导电路径可归因于数据可在低能量存取操作期间在存储数据的存储器单元与存储器装置315的引脚之间行进较短距离而有助于降低与各种导电路径相关联的能量消耗。在一些情况下，导电路径长度减小可至少部分地基于相对低的存储器单元密度。在一些情况下，存储器装置315可包含导电路径集，其被配置成用于具有第一密度和第一每位能量额定值的存储器单元集的一或多个存取操作。在一些情况下，存储器单元可分割成两个或更多个存储器单元群组以进一步减小数据可行进的距离。导电路径可包含与存储器单元相关联的存取线(例如，字线、数字线)，且基于低密度存储器单元的较短存取线长度可降低激活能量，例如与在低能量存取操作期间激活或解除激活存取线相关联的电压和时间。在一些情况下，较短存取线长度可减小与低能量存取操作相关联的各个时延，例如tRCD(行地址到列地址延迟)。
控制器320可与存储器装置315、存储器媒体325耦合，且被配置成从主机装置305接收控制信息。控制器320可促进用于主机装置305的低能量存取操作。在一些情况下，控制器320可确定在低能量存取操作期间由控制信息指示的数据集的方位(例如，确定数据集是存储于存储器装置315中还是存储于存储器媒体325中)。在一些情况下，控制器320可基于确定数据存储于存储器装置315中，将致使存储器装置315将数据发射到主机装置305(例如，经由信道340)的命令发射到存储器装置315(例如，经由信道350)。控制信息可为在一或多个命令/地址信道355上从主机装置305接收的命令/地址信息的实例。
存储器媒体325可包含第二存储器单元集并且被配置成用于根据可大于第一每位能量额定值的第二每位能量额定值将信息存储于第二存储器单元集中。在一些情况下，存储器媒体325可包含两个或更多个存储器裸片(例如，参考图1所描述的两个或更多个存储器裸片160)。在一些情况下，存储器媒体325可被称为存储器系统310的主存储器。在一些情况下，存储器媒体325可包含易失性存储器单元(例如，DRAM单元)，或非易失性存储器单元(例如，FeRAM单元、PCM单元、3DXpointTM存储器单元)或这两者。
在一些情况下，存储器媒体325可支持放宽带宽和时延参数(与存储器装置315相比)，原因是存储器装置315可用作主机装置305和存储器媒体325之间的缓冲器。由此，存储器媒体325可提供每位较低成本以及给定外观尺寸下较高存储容量。在一些情况下，充当缓冲器的存储器装置315可向主机装置305隐藏存储器媒体325的一些操作性方面(例如，媒体管理操作)以便于使用存储器媒体325中的某些非易失性存储器单元。
主机装置305可被配置成经由信道340和信道355对存储器系统310进行操作。信道340可与存储器装置315耦合且被配置成传送可使用包含三个或更多个电压电平的第一调制方案(例如PAM4调制方案)调制的第一信号(例如，数据集)。在一些情况下，第一调制方案可包含四(4)个电压电平并且可被称为PAM4调制方案。这类信号(例如，通过PAM4调制方案调制的第一信号)可增加在固定时间量期间传送的数据量以增加存储器系统310的带宽。第一调制方案的实例包含但不限于PAM4、PAM8等、QAM、QPSK等等。
信道355可被配置成在控制器320和主机装置305之间传送与低能量存取操作相关联的控制信息(例如，命令和地址信息)。在一些情况下，可使用包含两个电压电平的第二调制方案调制控制信息。在一些情况下，第二调制方案可包含NRZ调制方案。在一些情况下，信道355可被配置成支持工业标准规范，例如低功率双倍数据速率存储器规范(例如，DDR2、DDR3、DDR4、LPDDR2、LPDDR3、LPDDR4、LPDDR5、GDDR4或GDDR5规范或其它规范)。在一些情况下，信道355可包含被配置成发射或接收与低能量存取操作相关联的各种信息的引脚，例如指示数据集存储于存储器装置315中的信息、当在存储器装置315中不存在主机装置305所请求的数据集时的时延增加、用于正在无次序执行的存取操作的事务识别。
存储器装置315可经由信道345与存储器媒体325耦合。信道345可被配置成在存储器装置315和存储器媒体325之间传送可使用第二调制方案(例如，NRZ调制方案)调制的第二信号。另外，控制器320可经由信道360与存储器媒体325耦合。信道360可被配置成在控制器320和存储器媒体325之间经由使用第二调制方案(例如，NRZ调制方案)调制的信号传送控制信息。在一些情况下，信道360可被配置成支持包含在存储器媒体325中的数种类型的存储器裸片(例如，DRAM、FeRAM、PCM、3DXPointTM存储器)。
控制器320可确定将数据集存储于存储器装置315或存储器媒体325中。在一些情况下，主机装置305可将与数据集相关联的信息提供到控制器320，使得控制器320可根据主机装置305提供的信息将数据集存储于存储器装置315中(或存储器媒体325中)。在其它情况下，控制器320可将数个位添加到数据集的地址位以基于与数据集相关联的过去存取历史指示数据集可适于存储于存储器装置315中(或存储器媒体325中)。在一些情况下，控制器320可基于与存取操作相关联的数据集(例如与用于图形处理单元(GPU)的帧缓冲器相关的数据集)的特性，确定将数据集存储于存储器装置315中。另外，控制器320可基于针对于数据集的最新存取操作，更新和跟踪数据集的方位(例如，数据集的地址)。
控制器320可在信道355上从主机装置305接收包含用于存储于存储器系统310中的数据集的命令和地址信息的第一信号。在一些情况下，可能已使用第二调制方案(例如，NRZ调制方案)调制信号。控制器320可基于接收到命令和地址信息，确定数据集是存储于存储器装置315中还是存储器媒体325中。随后，控制器320可基于所述确定，将包含数据集的第二信号经由信道340从存储器装置315发射到主机装置305，其中可能已使用第一调制方案(例如，PAM4调制方案)调制了所述第二信号。通过PAM4调制方案调制的第二信号可允许存储器系统310通过缓解如本文中所描述的热诱发的带宽限制问题来执行高带宽操作。
在一些情况下，控制器320可确定数据集存储于存储器装置315中(例如，对读取命令的高速缓存命中)。控制器320接着可将命令和地址信息经由信道350发射到存储器装置315，使得存储器装置315存取所述命令和地址信息中所指示的数据。存储器装置315可基于命令和地址信息，将在命令和地址信息中使用第二信号所指示的数据发射到主机装置。
在其它情况下，控制器320可确定存储器装置315中不存在所述数据集，例如，所述数据集存储于存储器媒体325中(例如，对读取命令的高速缓存未命中)。控制器320可将命令和地址信息经由信道360发射到存储器媒体325。随后，控制器320(结合存储器媒体325)可将包含由命令和地址信息指示的数据集的第三信号经由信道345从存储器媒体325发射到存储器装置315。在一些情况下，可能已通过第二调制方案(例如，NRZ调制方案)调制了第三信号。
在一些情况下，控制器320可基于确定存储器装置315中不存在数据集，将用于执行读取操作的时延增加的指示经由信道355发射到主机装置305。在一些情况下，控制器320可基于确定存储器装置315中不存在数据集，将指示正在无次序执行与数据集相关联的至少一些低能量存取操作的信息经由信道355发射到主机装置305。
在一些情况下，控制器320可在信道355上从主机装置305接收用于存储于包含存储器装置315的存储器系统310中的数据集的控制信息。控制信息可包含与读取操作相关联的数据集的逻辑地址。随后，控制器320可基于接收到控制信息，确定存储器装置315或存储器媒体325中的数据集的方位。在一些情况下，控制器320可使用包含三个或更多个电压电平的第一调制方案(例如，PAM4调制方案)，将致使存储器装置315将数据集经由信道340发射到主机装置305的第一命令经由信道350发射到存储器装置315。
在一些情况下，控制器320可识别数据集存储于存储器装置315中。在其它情况下，控制器320可识别数据集存储于存储器媒体325中。随后，控制器320可基于识别数据集存储于存储器媒体325中，使用包含两个电压电平的第二调制方案(例如，NRZ调制方案)将致使存储器媒体325经由信道345将数据集发射到存储器装置315的第二命令经由信道360发射到存储器媒体325。在一些情况下，控制器320可基于将第二命令发射到存储器媒体325而更新数据集的逻辑地址。另外，控制器320可基于识别数据集存储于存储器媒体325中，经由信道355将时延增加的指示发射到主机装置305。
控制器320可识别数据集存储于存储器媒体325中。随后，控制器320可基于识别数据集存储于存储器媒体325中，将被配置成支持正在无次序执行的读取操作的事务识别信息经由信道355发射到主机装置305。在一些情况下，存储器媒体325可以被配置成用于存储信息，被配置成用于高密度信息存储，例如根据可大于第一每位能量额定值的第二每位能量额定值存储信息。
图4说明根据本文所公开的实例的支持存储器系统和其操作的存储器装置400的实例。存储器装置400可包含参考图1到3所描述的存储器裸片160、存储器裸片200、存储器装置315的方面。借助于实例，存储器装置400可包含四(4)个部分(例如，部分405-a、部分405-b、部分405-c、部分405-d)，但本公开不限于此，例如存储器装置400可包含任何数量的部分(两个部分、四个部分、六个部分、八个部分、十个部分等)。每一部分405可包含存储器单元(例如，参考图2所描述的存储器单元205)的一或多个阵列410、第一接口440、第二接口445和第三接口450。存储器装置400可包含可被配置成与存储器系统的接口控制器(例如，控制器320)通信各种信号的额外接口451。图4中所描绘的接口(例如，第一接口440、第二接口445、第三接口450、额外接口451)可与参考图3所描述的信道(例如，信道340、信道345、信道350、信道355、信道360)耦合或包含所述信道的方面。图4中所描绘的这些组件中的每一个可经由一或多个内部总线与彼此直接或间接通信，在图4中省略所述内部总线以提高说明组件的清晰性。图4中所描绘的各种组件的方位和大小是出于说明性目的并且并非限制性的。
阵列410可包含具有第一密度的存储器单元阵列和可比其它类型的存储器装置的导电路径相对短的导电路径集。在一些情况下，阵列410的导电路径集可以被配置成用于具有第一每位能量额定值的存储器单元阵列的一或多个存取操作。换句话说，阵列410可被配置成操作为存储器系统的主存储器(例如，存储器媒体325)的缓冲器(例如，高速缓存存储器)而非存储大数量的信息。在一些情况下，相较于被配置成存储大数量的信息(例如，六十四(64)千兆位)的存储器装置的总存储器单元数量，存储器装置400可包含相当于一(1)到四(4)千兆位的存储器单元的总存储器单元数量。数据可在存取操作期间在存储数据的存储器单元与存储器装置400的数据引脚之间行进的相对较短导电路径(例如，数据路径)可降低与操作相关联的能量消耗并且因此可减小存储器装置的热曲线。导电路径可包含与存储器单元相关联的存取线(例如，字线、数字线)，且基于低密度存储器单元的较短存取线长度可降低激活能量，例如与在存取操作期间激活或解除激活存取线相关联的电压和时间。在一些情况下，较短存取线长度可减小与存取操作相关联的各个时延，例如tRCD(行地址到列地址延迟)。在一些情况下，导电路径可包含与阵列410的存储器单元相关联的存取线，或位于存储器单元与第一接口440之间的一或多个导电组件，或这两者。
第一接口440可被配置成与主机装置(例如，参考图3所描述的主机装置305通信)。在一些情况下，第一接口440可被称为前端接口。在一些情况下，第一接口440可包含各自可为×16信道的信道集(例如，四(4)个信道)。在一些情况下，每一×16信道可包含两(2)个伪信道以维持最小地址长度(MAL)的给定长度，例如三十二(32)字节长的MAL。在一些情况下，第一接口440可被配置成支持一或多个突发长度(BL)，例如BL 16、BL32、BL 64。在一些情况下，特定BL可与存储器装置400(或包含存储器装置400的存储器系统)的操作模式相关联，例如用于高速(HS)模式的BL 16，用于低速(LS)模式的BL 32，以便于维持给定预取大小而不考虑操作模式。
第一接口440可被配置成传送第一信号集进出存储器单元的阵列410，其中可能已使用包含三个或更多个电压电平的第一调制方案(例如，PAM4调制方案)调制第一信号集。在一些情况下，存储器装置400内的每一部分405可包含一或多个第一接口440或第一接口440的部分(例如，第一接口440-a和第一接口440-b)。存储器装置400可基于存储器装置400内的部分405的数量包含一或多个第一接口440(例如，四个第一接口440)。在一些情况下，第一接口440可包含被配置成载送第一信号集的一或多个信道，其中能够使用第一调制方案或包含两个电压电平的第二调制方案(例如，NRZ调制方案)调制第一信号集。
另外，可使用不同突发长度(BL)集通过第一接口440传送第一信号集。在一些情况下，可使用16位的BL传送第一信号集。在其它情况下，可使用32位的BL传送第一信号集。在一些情况下，用于第一信号集的BL可基于是否使用第一调制方案和第二调制方案调制第一信号集。在一些情况下，第一接口440的一或多个信道可被配置成维持与第一信号集相关联的数据的固定最小地址长度(例如，三十二字节长的最小地址长度)。
第二接口445可被配置成与存储器系统(例如，参考图3所描述的存储器媒体325)的主存储器通信。在一些情况下，第二接口445可被称为后端接口。在一些情况下，第二接口445可包含各自可为×16信道的信道集(例如，四(4)个信道)。在一些情况下，信道集可支持工业标准规范，例如DDR2、DDR3、DDR4、LPDDR2、LPDDR3、LPDDR4、LPDDR5、GDDR4或GDDR5规范或其它规范)。
在一些情况下，第二接口445可包含被配置成存储在阵列410和主存储器(例如，存储器媒体325)之间传送的数据的一或多个缓冲器446。在一些情况下，每一缓冲器446可包含用于每一信道的四(4)千字节的存储器单元。缓冲器446可基于阵列410中不存在与存取操作相关联的数据集，例如数据集存储于主存储器(例如，存储器媒体325)中，支持可无次序执行的存取操作。在其它情况下，缓冲器446可被配置成存储从阵列410逐出的数据。随后，从阵列410逐出的数据可通过第二接口445发射到主存储器(例如，存储器媒体325)。以此方式，缓冲器446可支持阵列410和主存储器(例如，存储器媒体325)之间的并行数据管理。在一些情况下，第二接口445可被配置成在存储器单元的阵列410和存储器装置(例如，存储器媒体325)之间通信第二信号集，所述存储器装置被配置成用于存储信息并且具有大于第一密度的第二存储器单元密度和可等于或大于第一每位能量额定值的第二每位能量额定值，其中可能已使用包含两个电压电平的第二调制方案(例如，NRZ调制方案)调制第二信号集。
第三接口450可被配置成与存储器系统的控制器通信。在一些情况下，第三接口450可被称为前端接口的部分。在一些情况下，第三接口450可被配置成与存储器系统的控制器通信控制信息(例如，命令和地址信息)，所述控制信息与使用第一调制方案或第二调制方案调制的第一信号集相关联。在一些情况下，存储器装置400可使用额外接口451与控制器通信额外信息(例如，针对于控制阵列410、主机装置和主存储器当中的数据流量的信息)。在一些情况下，存储器装置400可包含与主机装置耦合的接口，所述接口被配置成用于在训练操作期间在阵列410和主机装置之间传送信息，例如存储器系统内的存储器装置400的微调参数，以当与主机装置耦合时达成高效操作条件，从而支持低能量存取操作，例如根据可等于或小于第二每位能量额定值的第一每位能量额定值的存取操作。
在一些情况下，作为存取操作的部分，存储器装置400(例如，存储器装置400内的本地存储器控制器)可通过与存储器系统的控制器耦合的第三接口450从主机装置接收命令和地址信息，其中命令和地址信息可与存储于阵列410中的数据集相关联。随后，存储器装置400可基于接收到命令和地址信息，识别用于与主机装置通信数据集的第一操作模式(例如，高带宽操作模式)，所述第一操作模式可以被配置成用于使用包含三个或更多个电压电平的第一调制方案(例如，PAM4调制方案)的传信，且第二操作模式(例如，正常带宽操作模式)被配置成用于使用包含两个电压电平的第二调制方案(例如，NRZ调制方案)的传信。在一些情况下，存储器装置400可基于在第一操作模式中操作，将使用第一调制方案调制的包含数据集的第一信号集通过与主机装置耦合的第一接口440发射到主机装置。
在一些情况下，存储器装置400(例如，存储器装置400内的本地存储器控制器)可通过与存储器装置耦合的第二接口445从存储器装置(例如，存储器媒体325)接收使用第二调制方案调制并且包含来自存储器装置的数据集的第二信号集。随后，存储器装置400可基于从存储器装置接收到数据集，将数据集存储于缓冲器446中。另外，存储器装置400可将数据集存储于阵列410中。在一些情况下，存储器装置400可基于从存储器装置接收到第二信号集而发射第一信号集。在一些情况下，存储器装置400可基于将数据集存储于阵列410中而发射第一信号集。在一些情况下，存储器装置400(例如，存储器装置400内的本地存储器控制器)可激活裸片上终止(ODT)组件，其中发射第一信号集是基于激活被配置成用于第一信号集的匹配阻抗的ODT组件。
图5示出根据本文所公开的实例的支持存储器系统和其操作的控制器505的框图500。控制器505可为参考图1和2描述的本地存储器控制器165或本地存储器控制器260的方面的实例。参考图4所描述的存储器装置400可包含控制器505。控制器505可包含控制器接口管理器510、操作模式管理器515、主机接口管理器520、存储器接口管理器525和数据管理器530。这些模块中的每一个可与彼此直接或间接(例如，经由一或多个总线)通信。
作为存取操作的部分，控制器接口管理器510可通过与存储器系统的控制器耦合的第一接口，从主机装置接收命令和地址信息，所述命令和地址信息与存储于存储器单元阵列中的数据集相关联。
操作模式管理器515可基于接收到命令和地址信息，识别用于与主机装置通信数据集的第一操作模式，所述第一操作模式被配置成用于使用包含三个或更多个电压电平的第一调制方案的传信，且第二操作模式被配置成用于使用包含两个或更少电压电平的第二调制方案的传信。在一些情况下，第一操作模式包含第一数据发射速率。在一些情况下，第二操作模式包含高于第一数据发射速率的第二数据发射速率。
主机接口管理器520可基于在第一操作模式中操作，将使用第一调制方案调制的包含数据集的第一信号集通过与主机装置耦合的第二接口发射到主机装置。在一些实例中，主机接口管理器520可激活ODT组件，其中发射第一信号集是基于激活被配置成用于第一信号集的匹配阻抗的ODT组件。
存储器接口管理器525可通过与存储器装置耦合的第三接口从存储器装置接收使用第二调制方案调制并且包含来自存储器装置的数据集的第二信号集，其中发射第一信号集是基于从存储器装置接收到第二信号集。
数据管理器530可基于从存储器装置接收到数据集，将数据集存储于缓冲器中。在一些实例中，数据管理器530可将数据集存储于存储器单元阵列中，其中发射第一信号集是基于将数据集存储于存储器单元阵列中。
图6示出根据本文所公开的实例的支持存储器系统和其操作的控制器605的框图600。控制器605可为参考图1和3所描述的装置存储器控制器155或控制器320的方面的实例。控制器605可包含接口管理器610、数据管理器615和控制命令管理器620。这些模块中的每一个可与彼此直接或间接(例如，经由一或多个总线)通信。
接口管理器610可经由第一信道从主机装置接收使用包含两个或更少电压电平的第一调制方案调制的第一信号，所述第一信号包含用于存储于包含第一存储器装置和第二存储器装置的存储器系统中的数据集的命令和地址信息，所述第一存储器装置被配置成用于根据第一每位能量额定值的一或多个存取操作，所述第二存储器装置被配置成用于根据大于第一每位能量额定值的第二每位能量额定值存储信息。在一些实例中，接口管理器610可基于所述确定，将包含数据集的第二信号从第一存储器装置经由第二信道发射到主机装置，使用包含三个或更多个电压电平的第二调制方案调制所述第二信号。
在一些实例中，接口管理器610可经由第一信道从主机装置接收用于存储于包含第一存储器装置和第二存储器装置的存储器系统中的数据集的控制信息，所述第一存储器装置被配置成用于根据第一每位能量额定值的第一存储器装置中的存储器单元的一或多个存取操作，所述第二存储器装置被配置成用于根据大于第一每位能量额定值的第二每位能量额定值存储信息，所述控制信息包含与读取操作相关联的数据集的逻辑地址。在一些实例中，接口管理器610可基于确定第一存储器装置中不存在数据集，将时延增加的指示经由第一信道发射到主机装置。
在一些实例中，接口管理器610可基于确定第一存储器装置中不存在数据集，将指示根据第一每位能量额定值的与数据集相关联的至少一些存取操作正在无次序执行的信息经由第一信道发射到主机装置。在一些实例中，接口管理器610可基于识别数据集存储于第二存储器装置中，将时延增加的指示经由第一信道发射到主机装置。在一些实例中，接口管理器610可基于识别数据集存储于第二存储器装置中，将被配置成支持正在无次序执行的读取操作的事务识别信息经由第一信道发射到主机装置。
数据管理器615可基于接收到命令和地址信息，确定数据集是否存储于第一存储器装置中。在一些实例中，数据管理器615可基于接收到控制信息，确定第一存储器装置或第二存储器装置中的数据集的方位。在一些实例中，数据管理器615可基于确定第一存储器装置中不存在数据集，将包含数据集的第三信号从第二存储器装置经由第四信道发射到第一存储器装置，使用第一调制方案调制第三信号。
在一些实例中，数据管理器615可识别数据集存储于第一存储器装置中，其中确定第一存储器装置中的数据集的方位是基于识别数据集存储于第一存储器装置中。在一些实例中，数据管理器615可识别数据集存储于第二存储器装置中。在一些实例中，数据管理器615可基于将第二命令发射到第二存储器装置，更新数据集的逻辑地址。在一些实例中，数据管理器615可识别数据集存储于第二存储器装置中。在一些实例中，数据管理器615可识别数据集存储于第二存储器装置中。在一些情况下，被配置成用于存储信息的第二存储器装置被配置成用于高密度信息存储。
控制命令管理器620可使用包含三个或更多个电压电平的第一调制方案将致使第一存储器装置将数据集经由第三信道发射到主机装置的第一命令经由第二信道发射到第一存储器装置。在一些实例中，控制命令管理器620可基于确定数据集存储于第一存储器装置中，将命令和地址信息经由第三信道发射到第一存储器装置，其中发射第二信号是基于将命令和地址信息发射到第一存储器装置。
在一些实例中，控制命令管理器620可基于确定第一存储器装置中不存在数据集，将命令和地址信息经由第五信道发射到第二存储器装置，其中将第三信号从第二存储器装置发射到第一存储器装置是基于将命令和地址信息发射到第二存储器装置。
在一些实例中，控制命令管理器620可基于识别数据集存储于第二存储器装置中，使用包含两个或更少电压电平的第二调制方案将致使第二存储器装置使数据集经由第五信道发射到第一存储器装置的第二命令经由第四信道发射到第二存储器装置。
图7示出说明根据本文所公开的实例的支持存储器系统和其操作的一或多种方法700的流程图。方法700的操作可由如本文中所描述的控制器或其组件实施。举例来说，方法700的操作可由参考图6所描述的控制器605执行。在一些实例中，控制器可执行指令集以控制存储器系统的功能元件执行所描述的功能。另外或替代地，控制器可使用专用硬件执行所描述的功能的方面。
在705处，控制器可经由第一信道从主机装置接收使用包含两个电压电平的第一调制方案调制的第一信号，所述第一信号包含用于存储于包含第一存储器装置和第二存储器装置的存储器系统中的数据集的命令和地址信息，所述第一存储器装置被配置成用于根据第一每位能量额定值的一或多个存取操作，所述第二存储器装置被配置成用于根据大于第一每位能量额定值的第二每位能量额定值存储信息。可根据本文中所描述的方法执行705的操作。在一些实例中，可由参考图6所描述的接口管理器执行705的操作的方面。
在710处，控制器可基于接收到命令和地址信息确定数据集是否存储于第一存储器装置中。可根据本文中所描述的方法执行710的操作。在一些实例中，可由参考图6所描述的数据管理器执行710的操作的方面。
在715处，控制器可基于所述确定，将包含数据集的第二信号从第一存储器装置经由第二信道发射到主机装置，使用包含三个或更多个电压电平的第二调制方案调制所述第二信号。可根据本文中所描述的方法执行715的操作。在一些实例中，可由参考图6所描述的接口管理器执行715的操作的方面。
在一些实例中，如本文中所描述的设备可执行一或多种方法，例如方法700。所述设备可包含用于以下操作的特征、装置或指令(例如，非暂时性计算机可读媒体存储的可由处理器执行的指令)：经由第一信道从主机装置接收使用包含两个电压电平的第一调制方案调制的第一信号，所述第一信号包含用于存储于包含第一存储器装置和第二存储器装置的存储器系统中的数据集的命令和地址信息，所述第一存储器装置被配置成用于根据第一每位能量额定值的一或多个存取操作，所述第二存储器装置被配置成用于根据大于所述第一每位能量额定值的第二每位能量额定值存储信息；基于接收到所述命令和地址信息，确定所述数据集是否存储于所述第一存储器装置中；和基于所述确定，将包含所述数据集的第二信号从所述第一存储器装置经由第二信道发射到所述主机装置，使用包含三个或更多个电压电平的第二调制方案调制所述第二信号。
本文所描述的方法700和设备的一些实例可另外包含用于以下操作的操作、特征、装置或指令：基于确定所述数据集可存储于所述第一存储器装置中，将所述命令和地址信息经由第三信道发射到所述第一存储器装置，其中发射所述第二信号可基于将所述命令和地址信息发射到所述第一存储器装置。
本文所描述的方法700和设备的一些实例可另外包含用于以下操作的操作、特征、装置或指令：基于确定所述第一存储器装置中可不存在所述数据集，将包含所述数据集的第三信号从所述第二存储器装置经由第四信道发射到所述第一存储器装置，使用所述第一调制方案调制所述第三信号。
本文所描述的方法700和设备的一些实例可另外包含用于以下操作的操作、特征、装置或指令：基于确定所述第一存储器装置中可不存在所述数据集，将所述命令和地址信息经由第五信道发射到所述第二存储器装置，其中将所述第三信号从所述第二存储器装置发射到所述第一存储器装置可基于将所述命令和地址信息发射到所述第二存储器装置。
本文所描述的方法700和设备的一些实例可另外包含用于以下操作的操作、特征、装置或指令：基于确定所述第一存储器装置中可不存在所述所述数据集，将时延增加的指示经由所述第一信道发射到所述主机装置。
本文所描述的方法700和设备的一些实例可另外包含用于以下操作的操作、特征、装置或指令：基于确定所述第一存储器装置中可不存在所述数据集，将指示正在无次序执行根据所述第一每位能量额定值的与所述数据集相关联的至少一些存取操作的信息经由所述第一信道发射到所述主机装置。
图8示出说明根据本文所公开的实例的支持存储器系统和其操作的一或多种方法800的流程图。方法800的操作可由如本文中所描述的控制器或其组件实施。举例来说，方法800的操作可由参考图5所描述的控制器505执行。在一些实例中，控制器可以执行指令集以控制存储器装置的功能元件执行所描述功能。另外或替代地，控制器可使用专用硬件执行下文所描述的功能的方面。
在805处，作为存取操作的部分，控制器可通过与存储器系统的控制器耦合的第一接口从主机装置接收命令和地址信息，所述命令和地址信息与存储于存储器单元阵列中的数据集相关联。可根据本文中所描述的方法执行805的操作。在一些实例中，可由参考图5所描述的控制器接口管理器执行805的操作的方面。
在810处，控制器可基于接收到命令和地址信息，识别用于与主机装置通信数据集的第一操作模式，所述第一操作模式被配置成用于使用包含三个或更多个电压电平的第一调制方案的传信，且第二操作模式被配置成用于使用包含两个电压电平的第二调制方案的传信。可根据本文中所描述的方法执行810的操作。在一些实例中，可由参考图5所描述的操作模式管理器执行810的操作的方面。
在815处，控制器可基于在第一操作模式中操作，通过与主机装置耦合的第二接口将使用第一调制方案调制的包含数据集的第一信号集发射到主机装置。可根据本文中所描述的方法执行815的操作。在一些实例中，可由参考图5所描述的主机接口管理器执行815的操作的方面。
在一些实例中，如本文中所描述的设备可执行一或多种方法，例如方法800。所述设备可包含用于以下操作的特征、装置或指令(例如，非暂时性计算机可读媒体存储的可由处理器执行的指令)：作为存取操作的部分，通过与存储器系统的控制器耦合的第一接口从主机装置接收命令和地址信息，所述命令和地址信息与存储于存储器单元阵列中的数据集相关联；基于接收到所述命令和地址信息，识别用于与所述主机装置通信所述数据集的第一操作模式，所述第一操作模式被配置成用于使用包含三个或更多个电压电平的第一调制方案的传信，且第二操作模式被配置成用于使用包含两个电压电平的第二调制方案的传信；和基于在所述第一操作模式中操作，通过与所述主机装置耦合的第二接口将使用所述第一调制方案调制的包含所述数据集的第一信号集发射到所述主机装置。
本文所描述的方法800和设备的一些实例可另外包含用于以下操作的操作、特征、装置或指令：通过与所述存储器装置耦合的第三接口从存储器装置接收使用所述第二调制方案调制的包含来自所述存储器装置的所述数据集的第二信号集，其中发射所述第一信号集可基于从所述存储器装置接收到所述第二信号集。
本文所描述的方法800和设备的一些实例可另外包含用于以下操作的操作、特征、装置或指令：基于从所述存储器装置接收到所述数据集，将所述数据集存储于缓冲器中。
本文所描述的方法800和设备的一些实例可另外包含用于以下操作的操作、特征、装置或指令：将所述数据集存储于所述存储器单元阵列中，其中发射所述第一信号集可基于将所述数据集存储于所述存储器单元阵列中。
本文所描述的方法800和设备的一些实例可另外包含用于以下操作的操作、特征、装置或指令：激活ODT组件，其中发射所述第一信号集可基于激活被配置成用于所述第一信号集的匹配阻抗的所述ODT组件。
在本文所描述的方法800和设备的一些实例中，所述第一操作模式包含第一数据发射速率，且所述第二操作模式包含高于所述第一数据发射速率的第二数据发射速率。
图9示出说明根据本文所公开的实例的支持存储器系统和其操作的一或多种方法900的流程图。方法900的操作可由如本文中所描述的控制器或其组件实施。举例来说，方法900的操作可由参考图6所描述的控制器605执行。在一些实例中，控制器可以执行指令集以控制存储器系统的功能元件执行所描述的功能。另外或替代地，控制器可使用专用硬件执行下文所描述的功能的方面。
在905处，控制器可经由第一信道从主机装置接收用于存储于包含第一存储器装置和第二存储器装置的存储器系统中的数据集的控制信息，所述第一存储器装置被配置成用于根据第一每位能量额定值的所述第一存储器装置中的存储器单元的一或多个存取操作，所述第二存储器装置被配置成用于根据大于所述第一每位能量额定值的第二每位能量额定值存储信息，所述控制信息包含与读取操作相关联的所述数据集的逻辑地址。可根据本文中所描述的方法执行905的操作。在一些实例中，可由参考图6所描述的接口管理器执行905的操作的方面。
在910处，控制器可基于接收到控制信息，确定第一存储器装置或第二存储器装置中的数据集的方位。可根据本文中所描述的方法执行910的操作。在一些实例中，可由参考图6所描述的数据管理器执行910的操作的方面。
在915处，控制器可使用包含三个或更多个电压电平的第一调制方案将致使第一存储器装置经由第三信道将数据集发射到主机装置的第一命令经由第二信道发射到第一存储器装置。可根据本文中所描述的方法执行915的操作。在一些实例中，可由参考图6所描述的控制命令管理器执行915的操作的方面。
在一些实例中，如本文中所描述的设备可执行一或多种方法，例如方法900。所述设备可包含用于以下操作的特征、装置或指令(例如，非暂时性计算机可读媒体存储的可由处理器执行的指令)：经由第一信道从主机装置接收用于存储于包含第一存储器装置和第二存储器装置的存储器系统中的数据集的控制信息，所述第一存储器装置被配置成用于根据第一每位能量额定值的所述第一存储器装置中的存储器单元的一或多个存取操作，所述第二存储器装置被配置成用于根据大于所述第一每位能量额定值的第二每位能量额定值存储信息，所述控制信息包含与读取操作相关联的所述数据集的逻辑地址；基于接收到所述控制信息，确定所述第一存储器装置或所述第二存储器装置中的所述数据集的方位；和使用包含三个或更多个电压电平的第一调制方案将致使所述第一存储器装置经由第三信道将所述数据集发射到所述主机装置的第一命令经由第二信道发射到所述第一存储器装置。
本文所描述的方法900和设备的一些实例可另外包含用于以下操作的操作、特征、装置或指令：识别所述数据集可存储于所述第一存储器装置中，其中确定所述第一存储器装置中的所述数据集的方位可基于识别所述数据集可存储于所述第一存储器装置中。
本文所描述的方法900和设备的一些实例可另外包含用于以下操作的操作、特征、装置或指令：识别所述数据集可存储于所述第二存储器装置中；和基于识别所述数据集可存储于所述第二存储器装置中，使用包含两个电压电平的第二调制方案将致使第二存储器装置经由第五信道将所述数据集发射到所述第一存储器装置的第二命令经由第四信道发射到所述第二存储器装置。
本文所描述的方法900和设备的一些实例可另外包含用于以下操作的操作、特征、装置或指令：基于将所述第二命令发射到所述第二存储器装置，更新所述数据集的所述逻辑地址。
本文所描述的方法900和设备的一些实例可另外包含用于以下操作的操作、特征、装置或指令：识别所述数据集可存储于所述第二存储器装置中；和基于识别所述数据集可存储于所述第二存储器装置中，将时延增加的指示经由所述第一信道发射到所述主机装置。
本文所描述的方法900和设备的一些实例可另外包含用于以下操作的操作、特征、装置或指令：识别所述数据集可存储于所述第二存储器装置中；和基于识别所述数据集可存储于所述第二存储器装置中，将被配置成支持正在无次序执行的所述读取操作的事务识别信息经由所述第一信道发射到所述主机装置。
在本文所描述的方法900和设备的一些实例中，被配置成用于存储信息的第二存储器装置可以被配置成用于所述信息的高密度存储。
应注意，上文所描述的方法描述了可能的实施方案，且操作和步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合来自方法的两个或更多个方面。
可使用多种不同技术和技艺中的任一个来表示本文中所描述的信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。一些图式可将信令说明为单个信号；然而，所属领域的一般技术人员应理解，信号可表示信号的总线，其中总线可具有各种位宽度。
如本文中所使用，术语“虚拟接地”是指电路的节点保持在近似为零伏特(0V)的电压下但不直接与地面耦合。因此，虚拟接地的电压可在时间上为波动的且在稳定状态下返回到大约0V。可以使用例如由运算放大器和电阻器构成的分压器等各种电子电路元件来实施虚拟接地。其它实施方案也是可能的。“虚拟接地”或“虚拟地接地”是指连接到约0V。
术语“电子通信”、“导电接触”、“连接”和“耦合”可以指组件之间支持电子在组件之间流动的关系。如果组件之间存在可在任何时间支持信号在组件之间流动的任何导电路径，那么组件被视为彼此电子通信(或彼此导电接触，或彼此连接，或彼此耦合)。在任何给定时间，基于包含所连接组件的装置的操作，彼此电子通信(或导电接触或连接或耦合)的组件之间的导电路径可以是开路或闭路。所连接组件之间的导电路径可以是组件之间的直接导电路径，或所连接组件之间的导电路径可以是可包含如开关、晶体管或其它组件的中间组件的间接导电路径。在一些情况下，可例如使用例如开关或晶体管等一或多个中间组件来中断所连接组件之间的信号流一段时间。
术语“耦合”是指从组件之间的开路关系移动到组件之间的闭路关系的条件，在开路关系中，信号当前不能通过导电路径在组件之间传达，在闭路关系中，信号能够通过导电路径在组件之间传达。当例如控制器等组件将其它组件耦合在一起时，组件起始允许信号经由先前不准许信号流动的导电路径在其它组件之间流动的改变。
术语“隔离”是指信号当前不能在组件之间流动的组件之间的关系。如果组件之间存在开路，则组件彼此隔离。举例来说，由定位在两个组件之间的开关间隔开的组件在开关断开时彼此隔离。当控制器将两个组件隔离时，控制器实现以下改变：阻止信号使用先前准许信号流动的导电路径在组件之间流动。
本文中使用的术语“层”是指几何结构的分层或薄片。每一层可以具有三个维度(例如，高度、宽度和深度)，并且可以覆盖表面的至少一部分。举例来说，层可以是两个维度大于第三维度的三维结构，例如薄膜。层可以包含不同元件、组件和/或材料。在一些情况下，一个层可由两个或两个以上子层组成。在一些附图中，出于说明的目的而描绘三维层中的两个维度。然而，所属领域的技术人员将认识到，层在本质上是三维的。
本文中论述的装置，包含存储器阵列，可形成于例如硅、锗、硅锗合金、砷化镓、氮化镓等半导体衬底上。在一些情况下，衬底为半导体晶片。在其它情况下，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOS)，或另一衬底上的半导体材料的外延层。可通过使用包含但不限于磷、硼或砷的各种化学物质的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方法执行掺杂。
本文中所论述的开关组件或晶体管可表示场效应晶体管(FET)，且包括包含源极、漏极和栅极的三端装置。所述端子可通过导电材料(例如金属)连接到其它电子元件。源极和漏极可为导电的，且可包括经重掺杂，例如简并，半导体区。源极与漏极可通过经轻掺杂半导体区或沟道分离。如果沟道是n型的(即，大部分载流子为信号)，那么FET可被称为n型FET。如果沟道是p型的(即，大部分载流子为电洞)，那么FET可被称为p型FET。沟道可由绝缘栅极氧化物封端。可通过将电压施加到栅极来控制沟道导电性。例如，将正电压或负电压分别施加到n型FET或p型FET可导致沟道变得导电。当大于或等于晶体管的阈值电压的电压被施加到晶体管栅极时，晶体管可“接通”或“激活”。当小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“断开”或“解除激活”。
本文结合附图阐述的描述内容描述了实例配置，且并不表示可以实施的或在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”是指“充当实例、例子或说明”，且不“优选于”或“优于”其它实例。详细描述包含具体细节，以提供对所描述技术的理解。然而，可在没有这些具体细节的情况下实践这些技术。在一些情况下，以框图形式示出熟知结构和装置，以免混淆所描述实例的概念。
在附图中，类似组件或特征可以具有相同的参考标记。另外，可通过在参考标记之后跟着短划线及在类似组件当中进行区分的第二标记来区分相同类型的各种组件。如果说明书中仅使用第一参考标记，那么描述适用于具有相同第一参考标记的类似组件中的任一个，与第二参考标记无关。
可使用多种不同技术和技艺中的任一个来表示本文中所描述的信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。
结合本文中的公开内容所描述的各种说明性块和模块可使用通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件、或经设计以执行本文所描述的功能的其任何组合来实施或执行。通用处理器可为微处理器，但在替代方案中，处理器可为任何处理器、控制器、微控制器或状态机。处理器还可被实施为计算装置的组合(例如，DSP与微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器，或任何其它此配置)。
本文中所描述的技术可在硬件、通过处理器执行的软件、固件或其任何组合中实施。如果以由处理器执行的软件来实施，那么可将功能作为一或多个指令或代码存储于计算机可读媒体上或通过计算机可读媒体予以发射。其它实例和实施在本公开和所附权利要求书的范围内。举例来说，归因于软件的性质，上文所描述的功能可使用由处理器执行的软件、硬件、固件、硬连线或任何这些的组合实施。实施功能的特征还可物理上位于各种位置处，包含经分布以使得功能的部分在不同物理位置处实施。并且，如本文中所使用，包含在权利要求书中，项目的列表(例如，以例如“中的至少一个”或“中的一或多个”的短语开始的项目的列表)中所使用的“或”指示包含性列表，使得(例如)A、B或C中的至少一个的列表意指A或B或C或AB或AC或BC或ABC(即，A和B和C)。另外，如本文所用，短语“基于”不应理解为提及封闭条件集。举例来说，在不脱离本公开的范围的情况下，描述为“基于条件A”的示范性步骤可基于条件A和条件B两者。换句话说，如本文所用，短语“基于”应同样地解释为短语“至少部分地基于”。
计算机可读媒体包含非暂时性计算机存储媒体以及包含促进将计算机程序从一处传送到另一处的任何媒体的通信媒体两者。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。借助于实例而非限制，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用以携载或存储呈指令或数据结构形式的所要程序代码装置且可由通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。并且，适当地将任何连接称作计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电和微波的无线技术从网站、服务器或其它远程源发射软件，那么所述同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电和微波的无线技术包含在媒体的定义中。如本文中所使用，磁盘和光盘包含CD、激光光盘、光学光盘、数字多功能光盘(DVD)、软性磁盘和蓝光光盘，其中磁盘通常以磁性方式再现数据，而光盘用激光以光学方式再现数据。以上各者的组合也包含在计算机可读媒体的范围内。
提供本文中的描述使得所属领域的技术人员能够进行或使用本公开。所属领域技术人员将清楚对本公开的各种修改，且本文中所定义的一般原理可应用于其它变化形式而不会脱离本公开的范围。因此，本公开不限于本文中所描述的实例和设计，而是被赋予与本文公开的原理和新颖特征一致的最宽范围。

Claims (35)

1.一种存储器设备，其包括：
第一存储器装置，其包括第一多个存储器单元，所述第一存储器装置被配置成用于根据第一每位能量额定值进行所述第一多个存储器单元的一或多个存取操作；
第二存储器装置，其与所述第一存储器装置耦合并且包括第二多个存储器单元，所述第二存储器装置被配置成用于使用所述第二多个存储器单元根据大于所述第一每位能量额定值的第二每位能量额定值存储信息；
第一信道，其与所述第一存储器装置耦合且被配置成在所述第一存储器装置和主机装置之间传送第一信号，使用包含三个或更多个电压电平的第一调制方案调制所述第一信号；和
第二信道，其与所述第一存储器装置和所述第二存储器装置耦合且被配置成在所述第一存储器装置和所述第二存储器装置之间传送使用包含两个电压电平的第二调制方案调制的第二信号。
2.根据权利要求1所述的存储器设备，其另外包括：
控制器，其与所述第一存储器装置和所述第二存储器装置耦合，且被配置成从所述主机装置接收控制信息，所述控制器被配置成确定由所述控制信息指示的数据是存储于所述第一存储器装置中还是存储于所述第二存储器装置中。
3.根据权利要求2所述的存储器设备，其另外包括：
第三信道，其被配置成在所述控制器和所述主机装置之间传送与根据所述第一每位能量额定值的所述一或多个存取操作相关联的所述控制信息，其中使用所述第二调制方案调制所述控制信息。
4.根据权利要求3所述的存储器设备，其另外包括：
第四信道，其被配置成在所述控制器和所述第二存储器装置之间经由使用所述第二调制方案调制的信号传送所述控制信息。
5.根据权利要求2所述的存储器设备，其中所述控制器被配置成至少部分地基于确定所述数据是存储于所述第一存储器装置中还是存储于所述第二存储器装置中，使用所述第一调制方案将致使所述第一存储器装置将所述数据发射到所述主机装置的命令发射到所述第一存储器装置。
6.根据权利要求1所述的存储器设备，其中：
所述第一多个存储器单元包括动态随机存取存储器(DRAM)单元；且
所述第二多个存储器单元包括铁电随机存取存储器(FeRAM)单元或相变存储器(PCM)单元，或其任何组合。
7.根据权利要求1所述的存储器设备，其中所述第一存储器装置包括被配置成用于所述第一多个存储器单元的所述一或多个存取操作的多个导电路径。
8.一种用于操作存储器的方法，其包括：
经由第一信道从主机装置接收使用包含两个电压电平的第一调制方案调制的第一信号，所述第一信号包含用于存储于包括第一存储器装置和第二存储器装置的存储器系统中的数据集的命令和地址信息，所述第一存储器装置被配置成用于根据第一每位能量额定值进行一或多个存取操作，所述第二存储器装置被配置成用于根据大于所述第一每位能量额定值的第二每位能量额定值存储信息；
至少部分地基于接收到所述命令和地址信息，确定所述数据集是否存储于所述第一存储器装置中；和
至少部分地基于所述确定，将包括所述数据集的第二信号从所述第一存储器装置经由第二信道发射到所述主机装置，使用包含三个或更多个电压电平的第二调制方案调制所述第二信号。
9.根据权利要求8所述的方法，其另外包括：
至少部分地基于确定所述数据集存储于所述第一存储器装置中，将所述命令和地址信息经由第三信道发射到所述第一存储器装置，其中发射所述第二信号至少部分地基于将所述命令和地址信息发射到所述第一存储器装置。
10.根据权利要求8所述的方法，其另外包括：
至少部分地基于确定所述第一存储器装置中不存在所述数据集，将包括所述数据集的第三信号从所述第二存储器装置经由第四信道发射到所述第一存储器装置，使用所述第一调制方案调制所述第三信号。
11.根据权利要求10所述的方法，其另外包括：
至少部分地基于确定所述第一存储器装置中不存在所述数据集，将所述命令和地址信息经由第五信道发射到所述第二存储器装置，其中将所述第三信号从所述第二存储器装置发射到所述第一存储器装置至少部分地基于将所述命令和地址信息发射到所述第二存储器装置。
12.根据权利要求8所述的方法，其另外包括：
至少部分地基于确定所述第一存储器装置中不存在所述数据集，将时延增加的指示经由所述第一信道发射到所述主机装置。
13.根据权利要求8所述的方法，其另外包括：
至少部分地基于确定所述第一存储器装置中不存在所述数据集，将指示正在无次序执行根据所述第一每位能量额定值的与所述数据集相关联的至少一些存取操作的信息经由所述第一信道发射到所述主机装置。
14.一种存储器设备，其包括：
存储器单元阵列，其包括被配置成用于具有第一密度和第一每位能量额定值的所述存储器单元阵列的一或多个存取操作的导电路径；
第一接口，其被配置成在所述存储器单元阵列和主机装置之间传送第一信号集，使用包含三个或更多个电压电平的第一调制方案调制所述第一信号集；和
第二接口，其被配置成在所述存储器单元阵列与被配置成用于存储信息并且具有大于所述第一密度的第二存储器单元密度和等于或大于所述第一每位能量额定值的第二每位能量额定值的存储器装置之间传送第二信号集，使用包含两个电压电平的第二调制方案调制所述第二信号集。
15.根据权利要求14所述的存储器设备，其中所述第一接口包括被配置成载送所述第一信号集的一或多个信道，其中能够使用所述第一调制方案或所述第二调制方案调制所述第一信号集。
16.根据权利要求15所述的存储器设备，其中至少部分地基于是否使用所述第一调制方案和所述第二调制方案调制所述第一信号集，使用多个不同突发长度传送所述第一信号集。
17.根据权利要求15所述的存储器设备，其中所述一或多个信道被配置成维持与所述第一信号集相关联的数据的固定最小地址长度。
18.根据权利要求14所述的存储器设备，其中所述第二接口包括被配置成存储在所述存储器单元阵列和所述存储器装置之间传送的数据的一或多个缓冲器。
19.根据权利要求18所述的存储器设备，其中所述一或多个缓冲器被配置成存储从所述存储器单元阵列逐出的数据。
20.根据权利要求14所述的存储器设备，其另外包括：
第三接口，其被配置成与存储器系统的控制器通信控制信息，所述控制信息与使用所述第一调制方案或所述第二调制方案调制的所述第一信号集相关联。
21.根据权利要求20所述的存储器设备，其另外包括：
第四接口，其与所述主机装置耦合并且被配置成用于在训练操作期间在所述存储器单元阵列和所述主机装置之间传送信息。
22.根据权利要求14所述的存储器设备，其中所述导电路径包括与所述存储器单元阵列的存储器单元相关联的存取线，或位于所述存储器单元与所述第一接口之间的一或多个导电组件，或这两者。
23.一种用于操作存储器的方法，其包括：
作为存取操作的部分，通过与存储器系统的控制器耦合的第一接口从主机装置接收命令和地址信息，所述命令和地址信息与存储于存储器单元阵列中的数据集相关联；
至少部分地基于接收到所述命令和地址信息，识别用于与所述主机装置通信所述数据集的第一操作模式，所述第一操作模式被配置成用于使用包含三个或更多个电压电平的第一调制方案的传信，且第二操作模式被配置成用于使用包含两个电压电平的第二调制方案的传信；和
至少部分地基于在所述第一操作模式中操作，通过与所述主机装置耦合的第二接口将使用所述第一调制方案调制的包含所述数据集的第一信号集发射到所述主机装置。
24.根据权利要求23所述的方法，其另外包括：
通过与存储器装置耦合的第三接口从所述存储器装置接收使用所述第二调制方案调制的包含来自所述存储器装置的所述数据集的第二信号集，其中发射所述第一信号集至少部分地基于从所述存储器装置接收到所述第二信号集。
25.根据权利要求24所述的方法，其另外包括：
至少部分地基于从所述存储器装置接收到所述数据集，将所述数据集存储于缓冲器中。
26.根据权利要求25所述的方法，其另外包括：
将所述数据集存储于所述存储器单元阵列中，其中发射所述第一信号集至少部分地基于将所述数据集存储于所述存储器单元阵列中。
27.根据权利要求23所述的方法，其另外包括：
激活裸片上终止组件，其中发射所述第一信号集至少部分地基于激活被配置成用于所述第一信号集的匹配阻抗的所述裸片上终止组件。
28.根据权利要求23所述的方法，其中：
所述第一操作模式包括第一数据发射速率；且
所述第二操作模式包括高于所述第一数据发射速率的第二数据发射速率。
29.一种用于操作存储器的方法，其包括：
经由第一信道从主机装置接收用于存储于包括第一存储器装置和第二存储器装置的存储器系统中的数据集的控制信息，所述第一存储器装置被配置成用于根据第一每位能量额定值进行所述第一存储器装置中的存储器单元的一或多个存取操作，所述第二存储器装置被配置成用于根据大于所述第一每位能量额定值的第二每位能量额定值存储信息，所述控制信息包括与读取操作相关联的所述数据集的逻辑地址；
至少部分地基于接收到所述控制信息，确定所述第一存储器装置或所述第二存储器装置中的所述数据集的方位；和
使用包括三个或更多个电压电平的第一调制方案将致使所述第一存储器装置经由第三信道将所述数据集发射到所述主机装置的第一命令经由第二信道发射到所述第一存储器装置。
30.根据权利要求29所述的方法，其另外包括：
识别所述数据集存储于所述第一存储器装置中，其中确定所述第一存储器装置中的所述数据集的方位至少部分地基于识别所述数据集存储于所述第一存储器装置中。
31.根据权利要求29所述的方法，其另外包括：
识别所述数据集存储于所述第二存储器装置中；和
至少部分地基于识别所述数据集存储于所述第二存储器装置中，使用包括两个电压电平的第二调制方案将致使第二存储器装置经由第五信道将所述数据集发射到所述第一存储器装置的第二命令经由第四信道发射到所述第二存储器装置。
32.根据权利要求31所述的方法，其另外包括：
至少部分地基于将所述第二命令发射到所述第二存储器装置，更新所述数据集的所述逻辑地址。
33.根据权利要求29所述的方法，其另外包括：
识别所述数据集存储于所述第二存储器装置中；和
至少部分地基于识别所述数据集存储于所述第二存储器装置中，将时延增加的指示经由所述第一信道发射到所述主机装置。
34.根据权利要求29所述的方法，其另外包括：
识别所述数据集存储于所述第二存储器装置中；和
至少部分地基于识别所述数据集存储于所述第二存储器装置中，将被配置成支持正在无次序执行的所述读取操作的事务识别信息经由所述第一信道发射到所述主机装置。
35.根据权利要求29所述的方法，其中被配置成用于存储信息的所述第二存储器装置被配置成用于所述信息的高密度存储。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11474743B2 (en) 2020-08-13 2022-10-18 Micron Technology, Inc. Data modification
US20230025601A1 (en) * 2021-07-23 2023-01-26 Micron Technology, Inc. Initializing memory systems

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103021444A (zh) * 2011-09-19 2013-04-03 三星电子株式会社 存储装置
CN104050129A (zh) * 2013-03-15 2014-09-17 辉达公司 接地参考单端封装上系统
US9502110B1 (en) * 2015-12-09 2016-11-22 Stmicroelectronics (Rousset) Sas Modular cell for a memory array, the modular cell including a memory circuit and a read circuit

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7124221B1 (en) * 1999-10-19 2006-10-17 Rambus Inc. Low latency multi-level communication interface
US7017002B2 (en) * 2000-01-05 2006-03-21 Rambus, Inc. System featuring a master device, a buffer device and a plurality of integrated circuit memory devices
US6502161B1 (en) * 2000-01-05 2002-12-31 Rambus Inc. Memory system including a point-to-point linked memory subsystem
US7200170B1 (en) 2002-07-12 2007-04-03 Pmc-Sierra, Inc. High speed I-O loopback testing with low speed DC test capability
US6705877B1 (en) * 2003-01-17 2004-03-16 High Connection Density, Inc. Stackable memory module with variable bandwidth
US7831882B2 (en) * 2005-06-03 2010-11-09 Rambus Inc. Memory system with error detection and retry modes of operation
US7616133B2 (en) 2008-01-16 2009-11-10 Micron Technology, Inc. Data bus inversion apparatus, systems, and methods
US9432298B1 (en) 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
US9324454B2 (en) 2013-12-30 2016-04-26 Qualcomm Incorporated Data pattern generation for I/O testing of multilevel interfaces
US10365833B2 (en) * 2016-01-22 2019-07-30 Micron Technology, Inc. Apparatuses and methods for encoding and decoding of signal lines for multi-level communication architectures
US11527510B2 (en) * 2017-06-16 2022-12-13 Micron Technology, Inc. Finer grain dynamic random access memory
US10936221B2 (en) * 2017-10-24 2021-03-02 Micron Technology, Inc. Reconfigurable memory architectures
US10998011B2 (en) * 2018-08-21 2021-05-04 Micron Technology, Inc. Drive strength calibration for multi-level signaling
US10642512B2 (en) * 2018-09-04 2020-05-05 Micron Technology, Inc. Low-speed memory operation
TWI708371B (zh) * 2018-09-20 2020-10-21 美商美光科技公司 堆疊記憶體佈線技術
US11449249B2 (en) * 2018-11-26 2022-09-20 Micron Technology, Inc. Configuring command/address channel for memory
US11017834B2 (en) * 2018-11-30 2021-05-25 Micron Technology, Inc. Refresh command management

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103021444A (zh) * 2011-09-19 2013-04-03 三星电子株式会社 存储装置
CN104050129A (zh) * 2013-03-15 2014-09-17 辉达公司 接地参考单端封装上系统
US9502110B1 (en) * 2015-12-09 2016-11-22 Stmicroelectronics (Rousset) Sas Modular cell for a memory array, the modular cell including a memory circuit and a read circuit

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