CN103021444A - 存储装置 - Google Patents

存储装置 Download PDF

Info

Publication number
CN103021444A
CN103021444A CN2012103499332A CN201210349933A CN103021444A CN 103021444 A CN103021444 A CN 103021444A CN 2012103499332 A CN2012103499332 A CN 2012103499332A CN 201210349933 A CN201210349933 A CN 201210349933A CN 103021444 A CN103021444 A CN 103021444A
Authority
CN
China
Prior art keywords
chip
input
acp
data
memory storage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012103499332A
Other languages
English (en)
Other versions
CN103021444B (zh
Inventor
尹泰迎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN103021444A publication Critical patent/CN103021444A/zh
Application granted granted Critical
Publication of CN103021444B publication Critical patent/CN103021444B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

提供了一种存储装置。存储装置包括：第一半导体芯片，包括存储元件和外围电路，外围电路被配置成将数据写入存储元件中或者从存储元件读取数据；第二半导体芯片，被配置成执行在外部装置和第一半导体芯片之间交换数据或信号的输入/输出功能。

Description

存储装置
本申请要求于2011年9月19日提交的第10-2011-0094226号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。
技术领域
与本公开一致的装置、设备和制造品涉及一种半导体存储装置，更具体地讲，涉及一种具有通过单独的芯片实现的输入/输出功能的半导体存储装置。
背景技术
可以广泛地使用诸如智能电话、平板PC、数码相机、MP3播放器、PDA等的移动装置。这样的移动装置可以具有动态随机存取存储器(DRAM)或非易失性存储装置。可以根据对高密度的需要(具体地讲，在移动装置中)提高存储装置的集成度。
然而，在技术上难以将相同的设计规则应用于半导体存储器的所有组件。另外，用于堆叠存储装置的堆叠式多芯片技术趋于提高集成度。例如，可以使用布线重排工艺来堆叠相同类型的存储装置并将堆叠的存储装置与外部装置电连接。然而，这种布线重排工艺会增加成本和降低存储装置的可靠性。
因此，虽然已经应用设计规则来提高集成度，但是会降低良率。也就是说，在设计规则和良率之间存在着平衡。
发明内容
根据示例性实施例的一方面，提供了一种存储装置，所述储装置包括：第一半导体芯片，包括存储元件和外围电路，外围电路被配置成将数据写入存储元件中或者从存储元件读取数据；第二半导体芯片，被配置成执行在外部装置和第一半导体芯片之间交换数据或信号的输入/输出功能。
根据示例性实施例的一方面，提供了一种存储装置，所述存储装置包括：印刷电路板基板；第一核心芯片，位于印刷电路板基板上；第一输入/输出电路芯片，设置在印刷电路板基板上，并且被配置成执行从第一核心芯片输入数据或信号或者将数据或信号输出到第一核心芯片的输入/输出功能；第二核心芯片，堆叠在第一核心芯片上；第二输入/输出电路芯片，堆叠在第一核心芯片上，并且被配置成执行从第二核心芯片输入数据或信号或者将数据或信号输出到第二核心芯片的输入/输出功能，其中，第一输入/输出电路芯片和第二输入/输出电路芯片位于印刷电路板基板上，以使第一核心芯片和第二核心芯片之间的键合引线的数量最少。
根据示例性实施例的一方面，提供了一种存储装置，所述存储装置包括：印刷电路板基板；第一核心芯片，设置在印刷电路板基板上；第一输入/输出电路芯片，设置在印刷电路板基板上且设置在第一核心芯片的一侧，并且被配置成执行从第一核心芯片输入数据和将数据输出到第一核心芯片的输入/输出功能；第二核心芯片，堆叠在第一核心芯片和第一输入/输出电路芯片上。
根据示例性实施例的一方面，提供了一种存储装置，所述存储装置包括：单元阵列，包括多个存储元件；外围电路，被配置成将数据写在存储元件中或者从存储元件读取数据，其中，将数据传送到外围电路或者输出来自外围电路的数据的输入/输出电路芯片设置在存储装置的外部。
根据示例性实施例的一方面，提供了一种存储装置，所述存储装置包括：输入/输出电路芯片，被配置成与外部装置交换数据或信号；多个核心芯片，沿垂直方向堆叠，其中，所述多个核心芯片中的每个响应于提供给输入/输出电路芯片的信号存储输入/输出电路芯片提供的数据，并且响应于提供给输入/输出电路芯片的信号读取内部数据，所读取的数据被输出到输入/输出电路芯片。
根据示例性实施例的一方面，提供了一种存储装置，所述存储装置包括：核心芯片；输入/输出电路芯片，位于与核心芯片分开的单独的芯片裸片上，其中，输入/输出电路芯片包括不可按比例缩小的元件，核心芯片包括可按比例缩小的元件。
附图说明
上述和其它方面通过以下参照附图的描述将变得清楚，其中，除非另外指明，否则贯穿各幅图，相同的标号表示相同的部件，其中：
图1是示意性地示出根据示例性实施例的存储设备的框图；
图2是示出根据示例性实施例的存储装置的框图；
图3是示意性地示出根据示例性实施例的输入/输出电路芯片的框图；
图4是示意性地示出根据另一示例性实施例的输入/输出电路芯片的框图；
图5是示意性地示出根据又一示例性实施例的输入/输出电路芯片的框图；
图6是示意性地示出根据又一示例性实施例的输入/输出电路芯片的框图；
图7是示意性地示出根据另一示例性实施例的存储装置的框图；
图8是根据示例性实施例的存储装置的俯视图；
图9是沿着图8中的A-A′线截取的剖视图；
图10是示意性地示出根据另一示例性实施例的存储装置的布局的俯视图；
图11是沿着图10中的B-B′线截取的剖视图：
图12是示出根据又一示例性实施例的存储装置的布局的俯视图；
图13是沿着图12中的C-C′线截取的剖视图；
图14是根据又一示例性实施例的存储装置的俯视图；
图15是图14中示出的存储装置的透视图；
图16是根据又一示例性实施例的存储装置的俯视图；
图17是沿着图16中的E-E′线截取的剖视图；
图18是根据又一示例性实施例的存储装置的俯视图；
图19是沿着图18中的F-F′线截取的剖视图；
图20是根据又一示例性实施例的存储装置的俯视图；
图21是沿着图20中的G-G′线截取的剖视图；
图22是示出根据示例性实施例的存储系统的框图；
图23是示意性地示出包括输入/输出电路芯片和核心芯片分离的非易失性存储装置或随机存取存储器(RAM)的计算系统的框图。
具体实施方式
在下文参照附图更充分地描述示例性实施例，在附图中示出了发明构思的示例性实施例。然而，本发明构思可以以许多不同的形式来实施，而不应该被解释为局限于在此阐述的示例性实施例。相反，提供这些示例性实施例使得本公开将是彻底的和完整的，并且这些示例性实施例将把发明构思的范围充分地传达给本领域的技术人员。在附图中，为了清晰起见，会夸大层和区域的尺寸和相对尺寸。相同的标号始终表示相同的元件。
应该理解的是，尽管在这里可使用术语第一、第二、第三等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语的限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，在不脱离发明构思的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可被命名为第二元件、组件、区域、层或部分。
在这里可使用空间相对术语，如“在...下面”、“在...下方”、“下面的”、“在...之下”、“在...上方”、“上面的”等，以易于描述如附图所示的一个元件或特征与其它元件或特征的关系。应该理解的是，除了在附图中描述的方位之外，空间相对术语意在包含装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则被描述为“在”其它元件或特征“下方”或“下面”或“之下”的元件随后将被定位为“在”其它元件或特征“上方”。因此，示例性术语“在...下方”和“在...之下”可包括“在...上方”和“在...下方”两种方位。所述装置可被另外定位(旋转90度或者在其它方位)，并且相应地解释这里使用的空间相对描述符。另外，还将理解的是，当层被称作“在”两个层“之间”时，该层可以是这两个层之间唯一的层，或者也可以存在一个或多个中间层。
这里使用的术语仅为了描述特定示例性实施例的目的，而不意图限制发明构思。如这里所使用的，除非上下文另外清楚地指明，否则单数形式也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。如在这里所使用的，术语“和/或”包括一个或多个相关所列项目的任意组合和所有组合。
将理解的是，当元件或层被称作“在”另一元件或层“上”、“连接到”另一元件或层、“结合到”另一元件或层或者“与”另一元件或层“相邻”时，该元件或层可以直接在所述另一元件或层上、直接连接到所述另一元件或层、直接结合到所述另一元件或层或者与所述另一元件或层直接相邻，或者可以存在中间元件或中间层。相反，当元件被称作“直接在”另一元件或层“上”、“直接连接到”另一元件或层、“直接结合到”另一元件或层或者“与”另一元件或层“紧邻”时，不存在中间元件或中间层。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域的普通技术人员通常所理解的意思相同的意思。将进一步理解，除非这里明确定义，否则术语例如在通用的字典中定义的术语应该被解释为具有与相关领域的上下文和/或本说明书中它们的意思相一致的意思，而不是以理想的或者过于正式的意义来解释它们的意思。
图1是示意性地示出根据示例性实施例的存储设备的框图。参照图1，存储设备可以包括存储装置100、存储控制器200和由多条信号线形成的信道10。
存储控制器200可以响应于主机的写入或读取请求控制存储装置100写入或读取数据。存储控制器200可以根据主机的访问请求向存储装置100传送数据或控制信号。存储控制器200可以检测并校正从存储装置100读出的数据的误差。存储控制器200可以在与存储装置100的交换数据时使用选通信号DQS。
存储装置100可以包括在断电时丢失其数据的易失性存储元件，或者可以包括即使在断电时仍然保持其数据的非易失性存储元件。可以向存储装置100供应来自存储控制器200的控制信号。可以通过控制信号线11提供控制信号。
存储装置100可以与存储控制器200交换选通信号DQS和数据。可以经由DQS信号线12在存储装置100和存储控制器200之间传送选通信号DQS，可以经由数据线(I/O)13在存储装置100和存储控制器200之间交换数据。选通信号DQS可以是用来提供确定数据的逻辑值所使用的参考时间的信号。当高速进行数据交换时，可以使用选通信号DQS来提供用来精确地确定输入/输出数据的时间点。
根据示例性实施例的存储装置100可以包括用来与存储控制器200交换信号和数据的输入/输出电路芯片以及用来存储和读出数据的核心芯片。输入/输出电路芯片可以包括用来与存储控制器200交换数据和信号的元件。因此，能够交换高可靠性的数据和信号。高密度存储元件可以形成在核心芯片处。此外，核心芯片可以由堆叠了至少两个芯片的多芯片形成。
能够通过由单独的芯片实现输入/输出电路来传送高性能数据和信号。例如，输入/输出电路芯片可以包括与数据输入/输出缓冲器和输入/输出驱动器分开的静电放电(ESD)保护电路、阻抗匹配电路或去加重驱动器，其中，去加重驱动器以用来降低功率的信号方式传送输出数据。阻抗匹配电路或去加重驱动器会导致芯片尺寸增加。可以通过单独的芯片实现输入/输出电路来灵活地应用设计规则。因此，能够实现高密度高可靠性存储装置。
图2是示出根据示例性实施例的存储装置的框图。参照图2，根据示例性实施例的存储装置100可以包括输入/输出(I/O)电路芯片110和核心芯片120。
输入/输出电路芯片110可以接收从存储装置100的外部输入的数据。输入/输出电路芯片110可以对输入的数据进行缓冲，以将数据传送到核心芯片120。输入/输出电路芯片110可以对从核心芯片120输出的数据进行缓冲，以将数据输出到外部装置。
输入/输出电路芯片110可以包括数据输入缓冲器、输入驱动器、输出驱动器等，以执行上述操作。输入/输出电路芯片110还可以包括去加重驱动器，以降低与输出数据关联的功率并提供可靠的数据。
输入/输出电路芯片110可以包括用来提供可靠的输入数据或输出数据的电路。例如，输入/输出电路芯片110可以包括用来保护存储装置100的元件免受静电放电影响的静电放电(ESD)电路。输入/输出电路芯片110可以包括用来与存储装置100的外部信道进行阻抗匹配的阻抗匹配电路。输入/输出电路芯片110可以包括并串转换器。
核心芯片120可以基于来自外部装置的控制信号(例如，地址、选通信号等)将数据写在单元阵列121中或者从单元阵列121读取数据。例如，如果输入写入命令，则核心芯片120可以将经由输入/输出电路芯片110输入的数据写在由地址指定的存储区域中。在输入读取命令的情况下，核心芯片120可以读取由地址指定的存储区域的数据，以将读取的数据传送到输入/输出电路芯片110。可以基于命令CMD、地址ADDR和控制信号来激活外围电路122，以对单元阵列121进行寻址。
对于上述存储装置100，可以通过与核心芯片120分离的单独的芯片裸片(chip die)来实现输入/输出电路芯片110。因此，能够根据不同的设计规则来制造输入/输出电路芯片110和核心芯片120。此外，可以在输入/输出电路芯片110内另外包括各种电路。
此外，输入/输出电路芯片110可以包括难以使最小特征尺寸按比例减小的智能元件，核心芯片120可以包括易于使最小特征尺寸按比例减小的元件。在以上述方式实现存储装置的情况下，可以通过输入/输出电路芯片110来提高良率。能够通过适于高集成度的核心芯片120来制造高密度存储装置。结果，I/O电路芯片110可以提供各种附加功能和可靠的输入/输出数据。根据示例性实施例，能够实现具有高密度和高可靠性的存储装置。
图3至图6是示意性地示出图2中的输入/输出电路芯片的示例性实施例的框图。图3是示意性地示出根据示例性实施例的输入/输出电路芯片的框图。参照图3，输入/输出电路芯片110a可以包括输入驱动器111、输出驱动器112、数据输入(Din)缓冲器113、数据输出(Dout)缓冲器114和ESD电路115。这里，输入驱动器111、输出驱动器112和ESD电路115可以电连接到焊盘。
输入驱动器111可以将经由焊盘传送的输入数据调整为存储装置100内的信号处理电平。例如，输入驱动器111可以将利用差分信号传送的数据转换为单电平(例如，CMOS电平)信号，以将单电平信号提供给数据输入缓冲器113。
可以按照以与驱动输入驱动器111的方式相反的方式驱动输出驱动器112。可以经由数据输出缓冲器114将来自核心芯片120的输出数据发送到输出驱动器112。输出驱动器112可以将单电平信号转换为差分信号。
数据输入缓冲器113可以对经由焊盘输入的数据进行缓冲。虽然在附图中未示出，但是在数据输入缓冲器113中缓冲的数据可以与时钟信号同步地被提供给核心芯片120。数据输出缓冲器114可以对从核心芯片120读出的数据进行缓冲。数据输出缓冲器114中的缓冲后的数据可以与时钟信号同步地通过输入/输出单元输出到外部装置。
ESD电路115可以包括用来保护存储装置的内部元件免受经由焊盘从外部装置流入的高压ESD的影响的元件。例如，ESD电路115可以包括代替存储装置的内部元件被损坏的二极管或晶体管。可选择地，ESD电路115可以由能够放出与静电对应的电荷的放电元件形成。
由于诸如输入驱动器111或输出驱动器112的构成元件由高电流器件形成，所以难以减小最小特征尺寸。由于数据输入缓冲器113和数据输出缓冲器114由能够高速输入和输出数据的器件形成，所以与单元阵列121(参照图2)的存储元件相比，它们可能不适于高集成度。由于ESD电路115由高压元件形成，所以难以使最小特征尺寸按比例减小。因此，通过将不适于高集成度的元件(即，不可按比例减小的元件)集中定位在输入/输出电路芯片110a处，可以易于实现高集成度核心芯片120。用于实现上述元件的半导体元件或导线可以形成在输入/输出电路芯片110a处。
图4是示意性地示出根据另一示例性实施例的输入/输出电路芯片的框图。参照图4，输入/输出电路芯片110b可以包括输入驱动器111、输出驱动器112、数据输入(Din)缓冲器113、数据输出(Dout)缓冲器114、ESD电路115和阻抗控制电路(Z控制电路)116。这里，输入驱动器111、输出驱动器112、ESD电路115和阻抗控制电路116可以电连接到焊盘。图4中的构成元件111、112、113、114和115可以与图3中的这些元件基本相同，因此省略了对它们的描述。
阻抗控制电路116可以考虑到数据线或信号线的特性阻抗来控制焊盘的端子阻抗。如果阻抗不匹配，则输入/输出数据的反射率会增大。增大的反射率可意味着实际上正在被传送的数据的电平降低。通过控制阻抗(或者，增大电阻值)能够控制输入/输出数据或控制信号的摆动电压电平的宽度。通过控制阻抗能够显著地减小过冲(overshoot)/下冲(undershoot)。
例如，阻抗控制电路116可以包括片内终结(on-die termination，ODT)电路或片外驱动器(off-chip driver，OCD)。ODT电路可以控制连接到焊盘的信号线的阻抗。ODT电路可以控制阻抗，使得端子电阻值被设定为预定的阻抗值。OCD可以连接到输出驱动器12的端部，并且可以控制差分信号的交流电压，以拉平上拉信号和下拉信号。
可以通过阻抗控制电路116使经由焊盘传送的输入/输出数据或信号的波形稳定来改善数据稳定性。
图5是示意性地示出根据又一示例性实施例的输入/输出电路芯片的框图。参照图5，输入/输出电路芯片110c可以包括输入驱动器111、输出驱动器112、数据输入(Din)缓冲器113、数据输出(Dout)缓冲器114、ESD电路115、阻抗控制电路(Z控制电路)116和去加重驱动器(de-emp)117。这里，输入驱动器111、输出驱动器112、ESD电路115、阻抗控制电路116和去加重驱动器117可以电连接到焊盘。图5中的构成元件111、112、113、114、115和116可以与图4中的这些元件基本相同，因此省略了对它们的描述。
去加重驱动器117可以与输出驱动器112并联连接。如果激活去加重模式，则输出驱动器112和去加重驱动器117可以经由开关SW连接。在这种情况下，从数据输出缓冲器114输出的数据可以以去加重方式进行调制，并且可以经由焊盘输出调制后的数据。
去加重驱动器117可以是被施加有伪开漏(Pseudo-Open Drain，POD)信令的输出驱动器。去加重驱动器117可以调制从数据输出缓冲器114提供的比特流，以将该比特流传送到焊盘。例如，当激活去加重模式时，去加重驱动器117可以以不同的速率放大或消弱从数据输出缓冲器114传送的比特流和延迟比特流，并且可以将所得的值相加。输出到焊盘的数据的DC分量可以通过去加重处理被最小化。根据按照去加重处理输出的数据的波形，能够解决关于信道带宽有限性的缺点。如果将升高或降低电平的步进式去加重技术应用于方波，则可显著地抑制高频。因此，可以通过使用去加重驱动器117来克服信道带宽的有限性。此外，如果利用4电平信号或更多电平的信号的多电平信号来传送数据，则可以减少因高频产生的码间干扰(ISI)。
图6是示意性地示出根据又一示例性实施例的输入/输出电路芯片的框图。参照图6，输入/输出电路芯片110d可以包括输入驱动器111、输出驱动器112、数据输入(Din)缓冲器113、数据输出(Dout)缓冲器114、ESD电路115、阻抗(Z)控制电路116、去加重驱动器117和串并电路(S/P)118。这里，输入驱动器111、输出驱动器112、ESD电路115、阻抗控制电路116和去加重驱动器117可以电连接到焊盘。图6中的构成元件111、112、113、114、115、116和117可以与图5中的这些元件基本相同，因此省略了对它们的描述。
串并电路118可以位于数据输入缓冲器113的输出端和数据输出缓冲器114的输入端之间，并且可以将从核心芯片120输入的数据流转换为串行数据。串并电路118可以将从外部装置输入的串行数据转换为并行数据，以将转换后的数据发送到核心芯片120。
已经利用图3至图6中的输入/输出电路芯片110a、110b、110c和110d描述了各种功能和配置。然而，可以在输入/输出电路芯片内进一步包括用于改善输入/输出数据的可靠性的功能和配置。此外，可以在输入/输出电路芯片中包括难以减小最小特征尺寸的各种组件(即，不可按比例减小的组件)。
图7是示意性地示出根据另一示例性实施例的存储装置的框图。参照图7，存储装置100′可以经由输入/输出电路芯片110′接收I/O数据、地址ADDR和命令CMD。存储装置可以是非易失性存储器，例如，闪速存储装置。
输入/输出电路芯片110′可以经由输入/输出信道接收命令CMD、地址ADDR和数据。例如，在数据写入操作，输入/输出电路芯片110′可以接收写入命令CMD、地址ADDR和写入数据。例如，当输入写入命令和地址时，可以输入控制信号CTRL(例如，写入使能信号/WE和地址锁存使能信号ALE)。可以将输入地址和写入数据从输入/输出电路芯片110′传送到核心芯片120′。核心芯片120′的外围电路122′可以在单元阵列121′中与输入地址对应的区域写入输入的写入数据。
在读取操作，输入/输出电路芯片110′可以经由输入/输出焊盘接收从外部装置提供的读取命令和地址。当输入读取命令和地址时，可以输入控制信号CTRL(例如，写入使能信号/WE和地址锁存使能信号ALE)。可以将输入的读取命令和地址从输入/输出电路芯片110′发送到核心芯片120′。核心芯片120′的外围电路122′可以感测来自指定存储区的数据，以将该数据输出到输入/输出电路芯片110′。输入/输出电路芯片110′可以处理读出的数据，以将读出的数据输出到外部装置。
虽然针对图2描述的输入/输出电路芯片110的功能不同于针对图7描述的输入/输出电路芯片110′的功能，但是发明构思不限于本公开。可以利用输入/输出电路芯片110或输入/输出电路芯片110′使各种控制信号和数据与外部装置进行交换。
图8是根据示例性实施例的存储装置的俯视图。根据示例性实施例的存储装置100a可以包括安装在印刷电路板基板300上的输入/输出电路芯片110和核心芯片120。
输入/输出电路芯片110可以经由键合引线与印刷电路板基板300的用来提供与外部装置的电连接的焊盘101连接。即，印刷电路板基板300的焊盘101可以经由键合引线与输入/输出电路芯片110的焊盘102连接。
输入/输出电路芯片110和核心芯片120可以通过引线键合焊盘103和焊盘104电连接。输入/输出电路芯片110可以对经由焊盘102从外部装置传送的数据或信号进行处理，以将数据或信号经由焊盘103传送到核心芯片120。输入/输出电路芯片110可以对核心芯片120的经由焊盘103提供的输出数据或信号进行处理，以将数据或信号输出到焊盘102。
可以利用应用不同设计规则的工艺来制造输入/输出电路芯片110和核心芯片120。输入/输出电路芯片110包括具有与参考值相同或比参考值大的最小特征尺寸的元件，核心芯片120包括具有比参考值小的最小特征尺寸的元件。例如，输入/输出电路芯片110可以是利用使得最小特征尺寸为45nm的工艺制造的半导体芯片，核心芯片120可以是利用使得最小特征尺寸为25nm的工艺制造的半导体芯片。存储芯片100a可以由利用不同的设计规则或制造工艺制造的输入/输出电路芯片110和核心芯片120的组合形成。在这种情况下，会易于提高包括使最小特征尺寸缩小相对容易的存储元件的核心芯片120的集成度。另一方面，使包括缓冲器、驱动器、ESD电路等的输入/输出电路芯片110的最小特征尺寸缩小会相对困难。因此，可以在输入/输出电路芯片110处形成难以使最小特征尺寸缩小的组件，而可以在核心芯片120处形成易于使最小特征尺寸缩小的组件。在这种情况下，能够快速地应对最小特征尺寸急剧缩小的趋势。
在此描述了核心芯片120由单个芯片形成的示例。核心芯片120可以是易失性存储装置。例如，核心芯片120可以包括诸如DRAM的易失性存储器。可选择地，核心芯片120可以包括存储容量巨大的NAND闪速存储器。仍然可选择地，核心芯片120可以由诸如PRAM、MRAM、ReRAM、FRAM等的下一代非易失性存储器或者NOR闪速存储器形成。另外，核心芯片120可以包括由单个芯片形成的三维存储器阵列。例如，核心芯片120可以由沿与基板垂直的方向形成单元串(cell string)的垂直NAND形成。
图9是沿着图8中的A-A′线截取的剖视图。参照图9，可以包括PCB基板300、输入/输出电路芯片110和核心芯片120，以构成存储装置100a。可以形成焊盘P110a、P110b、P120和P130以及键合引线W1和W2来电连接输入/输出电路芯片110、核心芯片120和PCB基板300。
输入/输出电路芯片110和核心芯片120可以安装在PCB基板300上，以形成存储装置100a。粘合层190a可以置于输入/输出电路芯片110和PCB基板300之间，粘合层190b可以置于核心芯片120和PCB基板300之间。形成在核心芯片120处的焊盘P120可以经由键合引线W2连接到形成在输入/输出电路芯片110处的焊盘P110b。形成在输入/输出电路芯片110处的焊盘P110a可以经由键合引线W1连接到PCB基板300的焊盘P130。
这里，可以利用相同的设计规则或不同的设计规则来制造输入/输出电路芯片110和核心芯片120。
图10是示意性地示出根据另一示例性实施例的存储装置的布局的俯视图。参照图10，可以在PCB基板300上堆叠两个核心芯片，即，具有不同尺寸的第一核心芯片120和第二核心芯片140。作为示例，第二核心芯片140的面积可以大于第一核心芯片120的面积。输入/输出电路芯片110a、110b、130a和130b可以位于PCB基板300和第二核心芯片140上，从而分别对应于核心芯片120和140。下面将对此进行更充分的描述。
第二核心芯片140和输入/输出电路芯片130a和130b可以安装在PCB基板300上。第一核心芯片120和输入/输出电路芯片110a和110b可以堆叠在第二核心芯片140上。在图10中，可以示出的是芯片焊盘形成在核心芯片120和140中的每个核心芯片的两个相对侧处的情况。然而，发明构思不限于此。例如，芯片焊盘可以形成在一侧处或在所有的四侧上，或者形成在侧面的任意组合上。
用来为第一核心芯片120提供数据或信号的输入/输出电路芯片110a和110b可以经由键合引线电连接到第一核心芯片120的芯片焊盘。从输入/输出电路芯片110a和110b中的每个引出的键合引线可以连接到第二核心芯片140的芯片焊盘。这里，输入/输出电路芯片110a和110b的布局或尺寸可以不同。
此外，第二核心芯片140可以经由键合引线连接到输入/输出电路芯片130a和130b。连接到输入/输出电路芯片130a和130b的键合引线可以连接到形成在PCB基板300上的焊盘。形成在PCB基板300上的焊盘可以电连接到存储装置100b外部的数据线和信号线。
与图示中不同的是，在通过堆叠现有技术的芯片裸片而不分离核心芯片和输入/输出电路芯片来实现多芯片存储装置的情况下，会难以进行堆叠工艺或者不能进行堆叠工艺。即，会难以利用键合引线来连接现有技术的堆叠芯片的芯片焊盘和外部装置。在这种情况下，可以通过将布线重排工艺应用于至少一个芯片来连接键合引线。可选择地，虽然冒着缺陷危险来装配产品，但是会难以避免良率急剧下降。
然而，采用示例性实施例，可以通过分离输入/输出电路芯片110a和110b和第一核心芯片120以及分离输入/输出电路芯片130a和130b和第二核心芯片140而无需布线重排工艺来堆叠芯片。此外，键合引线的长度可以根据输入/输出电路芯片110a和110b的位置而变短。这会意味着良率得以相对的提高。
图11是沿着图10中的B-B′线截取的剖视图。参照图11，存储装置100b可以包括PCB基板300、输入/输出电路芯片110a和110b、第一核心芯片120、输入/输出电路芯片130a和130b以及第二核心芯片140。
第二核心芯片140与输入/输出电路芯片130a和130b可以位于PCB基板300上，以构成存储装置100b。PCB基板300上的焊盘可以经由输入/输出电路芯片130a和130b与第二核心芯片140结合。粘合层190b可以设置在PCB基板300和第二核心芯片140之间，粘合层190a可以设置在PCB基板300和输入/输出电路芯片130a之间，粘合层190c可以设置在PCB基板300和输入/输出电路芯片130b之间。
第一核心芯片120与输入/输出电路芯片110a和110b可以堆叠在第二核心芯片140上。第一核心芯片120和输入/输出电路芯片110a和110b可以经由键合引线电连接。输入/输出电路芯片110a和110b中的每个的焊盘可以与位于第二核心芯片140处的焊盘电连接。采用这种构造，可以自由地实现多芯片存储装置的各种组合，而无需考虑第一核心芯片120和第二核心芯片140的尺寸。此外，可以通过利用输入/输出芯片110a和110b来避免到第二核心芯片140中的路线的布线重排工艺，而与芯片组合无关。
图12是示出根据又一示例性实施例的存储装置的布局的俯视图。参照图12，尺寸相同或相似的核心芯片120和140可以堆叠在PCB基板300上，以形成存储装置100c。对应于核心芯片120的输入/输出电路芯片110a和110b与对应于核心芯片140的输入/输出电路芯片130a和130b可以布置在PCB基板300的顶部。
第一核心芯片120与输入/输出电路芯片110a和110b可以安装在PCB基板300的顶部。输入/输出电路芯片110a和110b可以被设置在第一核心芯片120的一侧。与第二核心芯片140连接的输入/输出电路芯片130a和130b可以安装在PCB基板300的顶部，以相对于输入/输出电路芯片110a和110b旋转90度。也就是说，输入/输出电路芯片130a和130b可以被设置为与第一核心芯片120的所述一侧成直角。第二核心芯片140可以堆叠在输入/输出电路芯片110a、110b和第一核心芯片120的顶部。这里，第二核心芯片140可以是相同类型的半导体器件或者具有相似尺寸的半导体器件。结果，第二核心芯片140可以布置在输入/输出电路芯片110a、110b和第一核心芯片120的顶部，并且可以通过第一核心芯片120与输入/输出电路芯片110a和110b物理地支撑。
在上述堆叠结构中，第一核心芯片120的芯片焊盘可以与输入/输出电路芯片110a和110b的芯片焊盘引线键合。输入/输出电路芯片110a和110b的芯片焊盘可以与形成在PCB基板300上的焊盘引线键合。粘合层可以形成在输入/输出电路芯片110a、110b和第一核心芯片120的顶部，第二核心芯片140可以堆叠在所得的结构上。第二核心芯片140的芯片焊盘可以与未堆叠的输入/输出电路芯片130a和130b的芯片焊盘引线键合。
使用芯片焊盘位于两个边缘处的核心芯片120和核心芯片140描述了布局。然而，发明构思可以应用于芯片焊盘仅位于一个边缘处的核心芯片。堆叠的具有矩形形状的第二核心芯片140可以由第一核心芯片120支撑，输入/输出电路芯片110a和110b可以布置在第二核心芯片140下方。因此，可以在对边缘强加物理力的制造工艺时解决因悬突(overhang)造成的缺点。
图13是沿着图12中的C-C′线截取的剖视图。参照图13，存储装置100c可以包括PCB基板300、输入/输出电路芯片110a和110b、第一核心芯片120、输入/输出电路芯片130a和130b以及第二核心芯片140。
第一核心芯片120与输入/输出电路芯片110a和110b可以布置在PCB基板300上，以形成存储装置100c。虽然未在图13中示出，但是输入/输出电路芯片130a和130b可以布置在PCB基板300上。第一核心芯片120的芯片焊盘可以引线键合到输入/输出电路芯片110a和110b的芯片焊盘。输入/输出电路芯片110a和110b的芯片焊盘可以与布置在PCB基板300上的与外部互连的焊盘引线键合。粘合层190b可以设置在PCB基板300和第一核心芯片120之间，粘合层190a可以布置在PCB基板300和输入/输出电路芯片110a之间，粘合层190c可以布置在PCB基板300和输入/输出电路芯片110b之间。
粘合层191可以形成在由第一核心芯片120和输入/输出电路芯片110a、110b形成的结构与第二核心芯片140之间。第二核心芯片140可以堆叠在粘合层191上。虽然未在图13中示出，但是可以引线键合布置在PCB基板300上的输入/输出电路芯片130a和130b的芯片焊盘与第二核心芯片140。输入/输出电路芯片130a和130b的芯片焊盘可以与形成在PCB基板300上的焊盘引线键合。可以在图13的前部或后部进行这种连接。出于该原因，这样的结构并未在图13中示出。
如图13所示，可以在堆叠在第一核心芯片120上方的矩形形状的第二核心芯片140处存在悬突。即，当堆叠具有不同宽高比的芯片以进行变位时，芯片一部分的下侧可能不被支撑。这里，距离D1可以称作悬突。可以在将引线与芯片焊盘连接的工艺时压制悬突。悬突可能由于迭代压力而翘曲或受损。这会导致连接到第二核心芯片140的芯片焊盘的键合引线的接触故障。悬突的距离D1越长，键合引线的接触故障就越多。
然而，如果根据示例性实施例分离输入/输出电路芯片110a和110b，则可以由输入/输出电路芯片110a和110b支撑第二核心芯片140的悬突。因此，显著地减少了悬突部分的翘曲或损坏。此外，可以通过调整输入/输出电路芯片110a和110b的位置灵活地支撑各种尺寸的悬突，而与芯片尺寸无关。
图14是根据又一示例性实施例的存储装置的俯视图。参照图14，存储装置100d可以包括输入/输出电路芯片110和堆叠成多核芯并且安装在PCB基板300处的多个堆叠的核心芯片。在图14中，多核芯示出为具有四个核心芯片120、130、140、150。然而，发明构思不限于此，可以在多核心中设置更多个或更少个核心芯片。
输入/输出电路芯片110可以与PCB基板300上的焊盘101引线键合。即，输入/输出电路芯片110的焊盘102可以与PCB基板300的焊盘101引线键合。
输入/输出电路芯片110和多个核心芯片120、130、140、150可以通过在焊盘103和焊盘105之间连接的键合引线电连接。输入/输出电路芯片110可以对从外部经由焊盘102传送的数据或信号进行处理，以将数据或信号经由焊盘103传送到多个核心芯片120、130、140、150。输入/输出电路芯片110可以对经由焊盘103发送的多个核心芯片120、130、140、150的输出数据或信号进行处理，以将数据或信号输出到焊盘102。
可以利用不同的设计规则来制造输入/输出电路芯片110和多个核心芯片120、130、140、150。例如，输入/输出电路芯片110可以是利用使得最小特征尺寸为45nm的工艺制造的半导体芯片，核心芯片120可以是利用使得最小特征尺寸为25nm的工艺制造的半导体芯片。存储芯片100d可以由利用不同的设计规则或制造工艺制造的输入/输出电路芯片110和核心芯片120、130、140、150的组合形成。在这种情况下，会易于提高包括使最小特征尺寸缩小相对容易的存储元件的核心芯片120、130、140、150的集成度。另一方面，使包括缓冲器、驱动器、ESD电路等的输入/输出电路芯片110的最小特征尺寸缩小会相对困难。因此，可以在输入/输出电路芯片110处形成难以使最小特征尺寸缩小的组件，而可以在核心芯片120、130、140、150处形成易于使最小特征尺寸缩小的组件。在这种情况下，能够快速地应对最小特征尺寸急剧缩小的趋势。
这里，多个核心芯片120、130、140、150可以是易失性存储装置。例如，多个核心芯片120、130、140、150可以包括诸如DRAM的易失性存储器。可选择地，多个核心芯片120、130、140、150可以包括存储容量巨大的NAND闪速存储器。仍然可选择地，多个核心芯片120、130、140、150可以由诸如PRAM、MRAM、ReRAM、FRAM等的下一代非易失性存储器或者NOR闪速存储器形成。另外，多个核心芯片120、130、140、150可以包括由单个芯片形成的三维存储器阵列。例如，多个核心芯片120、130、140、150中的每个可以由沿与基板垂直的方向形成单元串的垂直NAND形成。
图15是图14中示出的存储装置的透视图。参照图15，可以安装PCB基板300、输入/输出电路芯片110和多个核心芯片120、130、140、150，以形成半导体装置100d。
输入/输出电路芯片110和核心芯片120可以安装在PCB基板300上，以形成存储装置100d。核心芯片130可以堆叠在核心芯片120上，核心芯片140可以堆叠在核心芯片130上，核心芯片150可以堆叠在核心芯片140上。这里，示出了存储装置100d包括四个堆叠的核心芯片120至150的情况。然而，发明构思不限于此。粘合层可以设置在核心芯片120至150之间。
在以上结构中，输入/输出电路芯片110可以被核心芯片120至150共享。即，核心芯片120至150可以经由输入/输出电路芯片110与外部装置交换输入/输出数据。
图16是根据又一示例性实施例的存储装置的俯视图。参照图16，存储装置100e可以包括安装在PCB基板300上的输入/输出电路芯片110和多个堆叠的核心芯片120至160。这里，堆叠的核心芯片120至160可以经由形成为共电极的硅通孔(TSV)互连。
输入/输出电路芯片110可以与PCB基板300上的焊盘101电连接。然而，输入/输出电路芯片110的通孔V11a可以利用形成在PCB基板300处的电路图案或埋置电路而不是利用键合引线来与PCB基板300上的焊盘101连接。输入/输出电路芯片110的通孔V11a可以经由形成在PCB基板300处的电路图案或埋置电路与核心芯片120至160的通孔V12a连接。
可以利用不同的设计规则来制造输入/输出电路芯片110和多个核心芯片120至160。例如，输入/输出电路芯片110可以是利用使得最小特征尺寸为45nm的工艺制造的半导体芯片，堆叠的核心芯片120至160可以是利用使得最小特征尺寸为25nm的工艺制造的半导体芯片。存储芯片100e可以由利用不同的设计规则或制造工艺制造的输入/输出电路芯片110和堆叠的核心芯片120至160的组合形成。在这种情况下，会易于提高包括使最小特征尺寸缩小相对容易的存储元件的堆叠的核心芯片120至160的集成度。另一方面，使包括缓冲器、驱动器、ESD电路等的输入/输出电路芯片110的最小特征尺寸缩小会相对困难。因此，可以在输入/输出电路芯片110处形成难以使最小特征尺寸缩小的组件，而可以在堆叠的核心芯片120至160处形成易于使最小特征尺寸缩小的组件。在这种情况下，能够快速地应对最小特征尺寸急剧缩小的趋势。
这里，堆叠的核心芯片120至160可以是易失性存储装置。例如，堆叠的核心芯片120至160可以包括诸如DRAM的易失性存储器。可选择地，堆叠的核心芯片120至160可以包括存储容量巨大的NAND闪速存储器。仍然可选择地，多个核心芯片120至160可以由诸如PRAM、MRAM、ReRAM、FRAM等的下一代非易失性存储器或者NOR闪速存储器形成。另外，堆叠的核心芯片120至160可以包括由单个芯片形成的三维存储器阵列。例如，堆叠的核心芯片120至160中的每个可以由沿与基板垂直的方向形成单元串的垂直NAND形成。
图17是沿着图16中的E-E′线截取的剖视图。参照图17，存储装置100e可以包括PCB基板300、输入/输出电路芯片110和多个堆叠的核心芯片120至160。
输入/输出电路芯片110可以包括按TSV方式形成的多个通孔V11a和V11b。输入/输出电路芯片110可以通过形成在输入/输出电路芯片110的下表面处的外部端子B1和B2固定到PCB基板300。通孔V11a可以经由外部端子B1和PCB基板300的电路与连接到存储装置100e的外部装置的焊盘P30连接。这里，PCB基板300的电路可以是形成在PCB基板300上的金属图案或者埋置在PCB基板300的电路布线。输入/输出电路芯片110可以通过通孔V11a与外部装置交换数据或信号。
输入/输出电路芯片110可以通过通孔V11b、外部端子B2和PCB基板300的电路与核心芯片120至160连接。布置在最下层的核心芯片120可以包括用来形成通孔的芯片区域121。穿透芯片区域121的导电通孔V12a和V12b可以经由外部端子B3和B4与输入/输出电路芯片110电连接。这里，外部端子B1、B2、B3和B4可以分别由例如焊球形成。
第一核心芯片120的贯穿结构可以同样应用于第二核心芯片130至第五核心芯片160。通孔V13a和V13b可以形成在第二核心芯片130的芯片区域131。通孔V13a和V13b可以与通孔V12a和V12b对齐。通孔V14a和V14b可以形成在第三核心芯片140的芯片区域141。通孔V14a和V14b可以与通孔V13a和V13b对齐。通孔V15a和V15b可以形成在第四核心芯片150的芯片区域151。通孔V15a和V15b可以与通孔V14a和V14b对齐。通孔V16a和V16b可以形成在第五核心芯片160的芯片区域161。通孔V16a和V16b可以与通孔V15a和V15b对齐。如图17所示，粘合层190a、190b、191、192、193和194可以设置在PCB基板300与核心芯片120之间以及核心芯片120至160之间。
如果利用TSV技术堆叠核心芯片来形成堆叠式多芯片，则与引线键合方式相比，能够显著地缩短布线距离。因此，能够容易地实现高速、低功、小尺寸元件。
图18是根据又一示例性实施例的存储装置的俯视图。参照图18，存储装置100f可以包括安装在PCB基板300上的输入/输出电路芯片110和多个堆叠的核心芯片120至160。这里，堆叠的核心芯片120至160可以经由硅通孔(TSV)互连。
输入/输出电路芯片110可以与PCB基板300上的用来提供与外部装置电连接的焊盘101电连接。输入/输出电路芯片110的芯片焊盘102可以引线键合到PCB基板300上的焊盘101。输入/输出电路芯片110的芯片焊盘103可以引线键合到形成在PCB基板300上的焊盘105。PCB基板300上的焊盘105可以利用形成在PCB基板300处的埋置电路或电路图案与核心芯片120至160的通孔V12a和V12b电连接。
图19是沿着图18中的F-F′线截取的剖视图。参照图19，存储装置100f可以包括PCB基板300、输入/输出电路芯片110和多个堆叠的核心芯片120至160。
输入/输出电路芯片110的芯片焊盘P111可以经由键合引线W1与PCB基板300上的焊盘P30连接。形成在输入/输出电路芯片110上的焊盘P112可以经由键合引线W2与形成在PCB基板300上的焊盘P31连接，形成在输入/输出电路芯片110上的焊盘P113可以经由键合引线W3与形成在PCB基板300上的焊盘P32连接。焊盘P31和P32可以经由PCB基板300的电路图案连接到核心芯片120至160。布置在最下层的第一核心芯片120可以包括用来形成通孔的芯片区域121。穿透芯片区域121的导电通孔V12a和V12b可以经由外部端子B1和B2与输入/输出电路芯片110电连接。这里，外部端子B1和B2可以由例如焊球形成。
第一核心芯片120的贯穿结构可以同样应用于第二核心芯片130至第五核心芯片160。通孔V13a和V13b可以形成在第二核心芯片130的芯片区域131。通孔V13a和V13b可以与通孔V12a和V12b对齐。通孔V14a和V14b可以形成在第三核心芯片140的芯片区域141。通孔V14a和V14b可以与通孔V13a和V13b对齐。通孔V15a和V15b可以形成在第四核心芯片150的芯片区域151。通孔V15a和V15b可以与通孔V14a和V14b对齐。通孔V16a和V16b可以形成在第五核心芯片160的芯片区域161。通孔V16a和V16b可以与通孔V15a和V15b对齐。如图19所示，粘合层190a、190b、191、192、193和194可以设置在PCB基板300与核心芯片120之间以及核心芯片120至160之间。
如果利用TSV技术堆叠核心芯片来形成堆叠式多芯片，则与引线键合方式相比，能够显著地缩短布线距离。因此，能够容易地实现高速、低功、小尺寸元件。
可以利用不同的设计规则来制造输入/输出电路芯片110和多个核心芯片120至160。例如，输入/输出电路芯片110可以是利用使得最小特征尺寸为45nm的工艺制造的半导体芯片，核心芯片120至160可以是利用使得最小特征尺寸为25nm的工艺制造的半导体芯片。存储芯片100f可以由利用不同的设计规则或制造工艺制造的输入/输出电路芯片110和核心芯片120至160的组合形成。在这种情况下，会易于提高包括使最小特征尺寸缩小相对容易的存储元件的核心芯片120至160的集成度。另一方面，使包括缓冲器、驱动器、ESD电路等的输入/输出电路芯片110的最小特征尺寸缩小会相对困难。因此，可以在输入/输出电路芯片110处形成难以使最小特征尺寸缩小的组件，而可以在堆叠的核心芯片120至160处形成易于使最小特征尺寸缩小的组件。在这种情况下，能够快速地应对最小特征尺寸急剧缩小的趋势。此外，可以利用一个输入/输出电路芯片110来进行核心芯片120至160的数据和信号交换。
这里，多个核心芯片120至160可以是易失性存储装置。例如，多个核心芯片120至160可以包括诸如DRAM的易失性存储器。可选择地，多个核心芯片120至160可以包括存储容量巨大的NAND闪速存储器。仍然可选择地，多个核心芯片120至160可以由诸如PRAM、MRAM、ReRAM、FRAM等的下一代非易失性存储器或者NOR闪速存储器形成。另外，多个核心芯片120至160可以包括由单个芯片形成的三维存储器阵列。例如，堆叠的核心芯片120至160中的每个可以由沿与基板垂直的方向形成单元串的垂直NAND形成。
图20是根据又一示例性实施例的存储装置的俯视图。参照图20，存储装置100g可以包括堆叠在PCB基板300上的多个核心芯片120至160以及堆叠在堆叠的核心芯片120至160的最上层上(或者，在堆叠的核心芯片的结构上)的输入/输出电路芯片110。这里，输入/输出电路芯片110和堆叠的核心芯片120至160可以经由硅通孔(TSV)互连。
输入/输出电路芯片110可以堆叠在多个堆叠的核心芯片120至160的结构上(或者，在堆叠的核心芯片的最上层上)。输入/输出电路芯片110的芯片焊盘106可以与PCB基板300上的用来提供与外部装置的电连接的焊盘101电连接。芯片焊盘106可以引线键合到PCB基板300的焊盘101。
另一方面，输入/输出电路芯片110、焊盘105和核心芯片120至160可以以TSV的方式电连接。将参照图21对此进行更充分的描述。
图21是沿着图20中的G-G′线截取的剖视图。参照图21，存储装置100g可以包括PCB基板300、输入/输出电路芯片110和多个堆叠的核心芯片120至160。
核心芯片120至160可以堆叠在PCB基板300上。布置在最下层的第一核心芯片120可以包括用来形成通孔的芯片区域121。通孔V12a和V12b可以形成在芯片区域121处，以垂直地穿透第一芯片区域121。第一核心芯片120的通孔V12a和V12b的下部可以通过外部端子B1和B2固定到PCB基板300。这里，外部端子B1和B2可以由焊球形成。
第一核心芯片120的贯穿结构可以同样应用于第二核心芯片130至第五核心芯片160。通孔V13a和V13b可以形成在第二核心芯片130的芯片区域131。通孔V13a和V13b可以与通孔V12a和V12b对齐。通孔V14a和V14b可以形成在第三核心芯片140的芯片区域141。通孔V14a和V14b可以与通孔V13a和V13b对齐。通孔V15a和V15b可以形成在第四核心芯片150的芯片区域151。通孔V15a和V15b可以与通孔V14a和V14b对齐。通孔V16a和V16b可以形成在第五核心芯片160的芯片区域161。通孔V16a和V16b可以与通孔V15a和V15b对齐。如图21所示，粘合层190、191、192、193和194可以设置在PCB基板300与核心芯片120之间以及核心芯片120至160之间。
输入/输出电路芯片110可以堆叠在第五核心芯片160上。输入/输出电路芯片110可以经由通孔V11a和V11b与核心芯片120至160连接。输入/输出电路芯片110可以包括用来形成通孔的芯片区域110′。粘合层195可以设置在第五核心芯片160和输入/输出电路芯片110之间。
图22是示出根据示例性实施例的存储系统的框图。参照图22，存储系统1000可以包括存储控制器1100和存储装置1200。
存储控制器1100可以被配置为控制存储装置1200。存储装置1200和存储控制器1100可以构成存储卡。SRAM 1110可以用作CPU 1120的工作存储器。主机接口(I/F)1130可以包括与存储系统1000连接的主机的数据交换协议。ECC电路1140可以被配置为检测并校正从存储装置1200读出的数据的误差。存储接口(I/F)1150可以被配置为与存储装置1200交互。作为处理单元，CPU 1120可以被配置为执行用来交换数据的整体控制操作。虽然没有示出，但是存储系统1000还可以包括存储用来与主机交互的代码数据的ROM。
存储装置1200可以包括利用不同的设计规则或工艺制造的输入/输出电路芯片和核心芯片。存储装置1200可以与针对图1至图21描述的存储装置基本相同。存储装置1200可以由包括多个闪速存储芯片的多芯片封装件形成。
存储控制器1100可以被配置为经由诸如USB、MMC、PCI-E、SAS、SATA、PATA、SCSI、ESDI、IDE等的各种接口协议之一与外部装置(例如，主机)进行通信。
图23是示意性地示出包括输入/输出电路芯片和核心芯片分离的非易失性存储装置或RAM的计算系统的框图。参照图23，计算系统2000可以包括与总线2060电连接的CPU 2020、RAM 2030、用户接口2040、诸如基带芯片组的调制解调器2050和非易失性存储器(NVM)2010。
在计算系统2000为移动装置的情况下，计算系统2000还可以包括用来为计算系统2000供电的电池(未示出)。虽然没有示出，但是计算系统2000还可以包括应用芯片组、相机图像处理器(CIS)、移动DRAM等。
这里，非易失性存储装置2010或RAM 2030可以包括利用不同的设计规则或工艺制造的输入/输出电路芯片和核心芯片。非易失性存储装置2010或RAM 2030可以与针对图1至图21描述的存储装置基本相同。
在一些示例性实施例中，存储装置和/或存储控制器可以通过各种类型的封装件来进行封装，所述各种类型的封装件例如为层叠封装件(PoP)、球栅阵列(BGA)、芯片级封装件(CSP)、塑料有引线芯片载体(PLCC)、塑料双列直插式封装(PDI2P)、晶片内裸片封装件(Die in Wafer Pack)、晶片形式的裸片(Die in Wafer Form)、板上芯片(COB)、陶瓷双列直插式封装件(CERDIP)、塑料方型扁平封装件(公制)(MQFP)、小外形集成电路(SOIC)、收缩型小外形封装件(SSOP)、薄型小外形封装件(TSOP)、薄型四方扁平封装件(TQFP)、系统级封装件(SIP)、多芯片封装件(MCP)、晶片级制造封装件(WFP)、晶片级处理堆叠封装件(WSP)等。
上面公开的主题被认为是说明性的，而非限制性的，权利要求书意图覆盖所有落在发明构思的真实精神和范围内的这样的修改、改进和其它示例性实施例。因此，在法所允许的最大限度，范围将由权利要求书及其等同物的允许的最大的解释来确定，而不应受前述详细描述的限制和局限。

Claims (28)

1.一种存储装置，所述存储装置包括：
第一半导体芯片，包括存储元件和外围电路，外围电路被配置成将数据写入存储元件中或者从存储元件读取数据；以及
第二半导体芯片，被配置成执行在外部装置和第一半导体芯片之间交换数据或信号的输入/输出功能。
2.如权利要求1所述的存储装置，其中，第一半导体芯片具有第一最小特征尺寸，第二半导体芯片具有不同于第一最小特征尺寸的第二最小特征尺寸。
3.如权利要求1所述的存储装置，其中，第二半导体芯片包括：
输入驱动器，被配置成控制从外部装置输入到输入/输出端的数据的电平；
数据输入缓冲器，被配置成对输入驱动器提供的数据进行缓冲，并且将缓冲后的数据传送到第一半导体芯片；
数据输出缓冲器，被配置成对第一半导体芯片提供的输出数据进行缓冲；以及
输出驱动器，被配置成控制在数据输出缓冲器中缓冲的输出数据的电平，并且经由输入/输出端将电平被控制的输出数据输出到外部装置。
4.如权利要求3所述的存储装置，其中，第二半导体芯片还包括：
静电放电电路，连接到输入/输出端，并且被配置成防止非故意的高压流到输入/输出端中。
5.如权利要求3所述的存储装置，其中，第二半导体芯片还包括：
阻抗控制电路，连接到输入/输出端，并且被配置成控制输入/输出端的端子阻抗。
6.如权利要求3所述的存储装置，其中，第二半导体芯片还包括：
去加重驱动器，被配置成对输入/输出端和数据输出缓冲器之间的输出数据进行调制以过滤输出数据的直流分量和高频分量。
7.如权利要求6所述的存储装置，其中，第二半导体芯片还包括：
开关，被配置成选择地将来自数据输出缓冲器的输出数据传送到输出驱动器和去加重驱动器中的任一者。
8.如权利要求3所述的存储装置，其中，第二半导体芯片还包括：
串并转换器，被配置成使数据输入缓冲器提供的输入数据流并行并且使从第一半导体芯片传送的输出数据流串行，以将串行后的数据提供给数据输出缓冲器。
9.如权利要求1所述的存储装置，其中，外围电路包括读取/写入电路。
10.如权利要求2所述的存储装置，其中，第一半导体芯片包括具有比参考值小的最小特征尺寸的元件，第二半导体芯片包括具有与参考值相同或比参考值大的最小特征尺寸的元件。
11.一种存储装置，所述存储装置包括：
印刷电路板基板；
第一核心芯片，位于印刷电路板基板上；
第一输入/输出电路芯片，设置在印刷电路板基板上，并且被配置成执行从第一核心芯片输入数据或信号或者将数据或信号输出到第一核心芯片的输入/输出功能；
第二核心芯片，堆叠在第一核心芯片上；以及
第二输入/输出电路芯片，堆叠在第一核心芯片上，并且被配置成执行从第二核心芯片输入数据或信号或者将数据或信号输出到第二核心芯片的输入/输出功能，
其中，第一输入/输出电路芯片和第二输入/输出电路芯片位于印刷电路板基板上，以使第一核心芯片和第二核心芯片之间的键合引线的数量最少。
12.如权利要求11所述的存储装置，其中，第一输入/输出电路芯片电连接到布置在第二核心芯片的一侧的芯片焊盘。
13.如权利要求12所述的存储装置，其中，第二输入/输出电路芯片电连接到第一核心芯片的芯片焊盘和第二核心芯片的芯片焊盘。
14.如权利要求11所述的存储装置，其中，第二核心芯片的面积小于第一核心芯片的面积。
15.如权利要求11所述的存储装置，其中，第一输入/输出电路芯片或第二输入/输出电路芯片包括控制数据或信号电平的输入/输出驱动器、输入/输出缓冲器、静电放电电路、阻抗控制电路、去加重驱动器和串并电路中的至少一种。
16.一种存储装置，所述存储装置包括：
印刷电路板基板；
第一核心芯片，设置在印刷电路板基板上；
第一输入/输出电路芯片，设置在印刷电路板基板上且设置在第一核心芯片的一侧，并且被配置成执行从第一核心芯片输入数据和将数据输出到第一核心芯片的输入/输出功能；以及
第二核心芯片，堆叠在第一核心芯片和第一输入/输出电路芯片上。
17.如权利要求16所述的存储装置，其中，第二核心芯片呈具有与第一核心芯片具有相同的宽度和长度的矩形形状，并且沿垂直于第一核心芯片的方向旋转以叠置。
18.如权利要求16所述的存储装置，其中，第一输入/输出电路芯片位于与第二核心芯片相对于第一核心芯片的悬突对应的空间。
19.如权利要求16所述的存储装置，所述存储装置还包括：
第二输入/输出电路芯片，定位成在印刷电路板基板上与第一核心芯片的所述一侧成直角，并且被配置成执行对第二核心芯片的数据的输入/输出功能。
20.一种存储装置，所述存储装置包括：
输入/输出电路芯片，被配置成与外部装置交换数据或信号；以及
多个核心芯片，沿垂直方向堆叠，
其中，所述多个核心芯片中的每个响应于提供给输入/输出电路芯片的信号存储输入/输出电路芯片提供的数据，并且响应于提供给输入/输出电路芯片的信号读取内部数据，所读取的数据被输出到输入/输出电路芯片。
21.如权利要求20所述的存储装置，其中，输入/输出电路芯片具有与所述多个核心芯片中的至少一个核心芯片的最小特征尺寸不同的最小特征尺寸。
22.如权利要求20所述的存储装置，其中，所述多个核心芯片中的每个核心芯片包括经由键合引线电互连的芯片焊盘。
23.如权利要求20所述的存储装置，其中，所述多个核心芯片经由硅通孔电互连。
24.如权利要求23所述的存储装置，所述存储装置还包括：印刷电路板基板，设置在输入/输出电路芯片和所述多个核心芯片的下方，
其中，输入/输出电路芯片的硅通孔经由形成在印刷电路板基板上的电路图案电连接到所述多个核心芯片的硅通孔。
25.如权利要求20所述的存储装置，其中，输入/输出电路芯片堆叠在所述多个核心芯片的最上层上，输入/输出电路芯片和所述多个核心芯片经由形成为共电极的硅通孔电连接。
26.一种存储装置，所述存储装置包括：
单元阵列，包括多个存储元件；以及
外围电路，被配置成将数据写在存储元件中或者从存储元件读取数据，
其中，将数据传送到外围电路或者输出来自外围电路的数据的输入/输出电路芯片设置在存储装置的外部。
27.一种存储装置，所述存储装置包括：
核心芯片；以及
输入/输出电路芯片，位于与核心芯片分开的单独的芯片裸片上，
其中，输入/输出电路芯片包括不可按比例缩小的元件，核心芯片包括可按比例缩小的元件。
28.如权利要求27所述的存储装置，其中，输入/输出电路芯片包括具有第一最小特征尺寸的元件，核心芯片包括具有比第一最小特征尺寸小的第二最小特征尺寸的元件。
CN201210349933.2A 2011-09-19 2012-09-19 存储装置 Active CN103021444B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020110094226A KR101900423B1 (ko) 2011-09-19 2011-09-19 반도체 메모리 장치
KR10-2011-0094226 2011-09-19

Publications (2)

Publication Number Publication Date
CN103021444A true CN103021444A (zh) 2013-04-03
CN103021444B CN103021444B (zh) 2017-09-01

Family

ID=47880535

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210349933.2A Active CN103021444B (zh) 2011-09-19 2012-09-19 存储装置

Country Status (4)

Country Link
US (1) US8811055B2 (zh)
JP (1) JP2013065393A (zh)
KR (1) KR101900423B1 (zh)
CN (1) CN103021444B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104241203A (zh) * 2013-06-19 2014-12-24 华邦电子股份有限公司 快闪存储器及其布局方法
CN104795376A (zh) * 2014-01-20 2015-07-22 爱思开海力士有限公司 具有焊盘和凸块的半导体装置
CN106711114A (zh) * 2015-11-18 2017-05-24 凌阳科技股份有限公司 半导体装置
CN106712762A (zh) * 2015-11-18 2017-05-24 凌阳科技股份有限公司 集成电路
CN107274922A (zh) * 2016-03-31 2017-10-20 三星电子株式会社 非易失性存储器设备、包括其的存储器系统及其操作方法
CN113302698A (zh) * 2019-01-15 2021-08-24 美光科技公司 存储器系统和其操作
CN113410223A (zh) * 2021-06-15 2021-09-17 上海壁仞智能科技有限公司 芯片组及其制造方法

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
KR101728067B1 (ko) * 2010-09-03 2017-04-18 삼성전자 주식회사 반도체 메모리 장치
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8836136B2 (en) 2011-10-17 2014-09-16 Invensas Corporation Package-on-package assembly with wire bond vias
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US9287859B2 (en) * 2013-04-19 2016-03-15 Micron Technology, Inc. Flexible input/output transceiver
TWI494929B (zh) * 2013-06-06 2015-08-01 Winbond Electronics Corp 快閃記憶體及其佈局方法
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US8885383B1 (en) * 2013-09-26 2014-11-11 Winbond Electronics Corp. Flash memory and layout method thereof
KR102144367B1 (ko) * 2013-10-22 2020-08-14 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9245825B2 (en) 2014-01-23 2016-01-26 Sandisk Technologies Inc. I/O pin capacitance reduction using TSVS
JP2015153974A (ja) 2014-02-18 2015-08-24 株式会社東芝 半導体記憶装置
CN103943619B (zh) * 2014-05-08 2016-11-16 江苏洪昌科技股份有限公司 一种车用照明的大功率led cob倒装封装结构
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9652415B2 (en) * 2014-07-09 2017-05-16 Sandisk Technologies Llc Atomic non-volatile memory data transfer
US9904621B2 (en) 2014-07-15 2018-02-27 Sandisk Technologies Llc Methods and systems for flash buffer sizing
US9645744B2 (en) 2014-07-22 2017-05-09 Sandisk Technologies Llc Suspending and resuming non-volatile memory operations
CN106688039B (zh) 2014-09-12 2019-03-12 东芝存储器株式会社 存储装置
KR102249172B1 (ko) * 2014-09-19 2021-05-11 삼성전자주식회사 불 휘발성 메모리 장치
US9436397B2 (en) 2014-09-23 2016-09-06 Sandisk Technologies Llc. Validating the status of memory operations
US9952978B2 (en) 2014-10-27 2018-04-24 Sandisk Technologies, Llc Method for improving mixed random performance in low queue depth workloads
US9753649B2 (en) 2014-10-27 2017-09-05 Sandisk Technologies Llc Tracking intermix of writes and un-map commands across power cycles
US9558125B2 (en) 2014-10-27 2017-01-31 Sandisk Technologies Llc Processing of un-map commands to enhance performance and endurance of a storage device
US9824007B2 (en) 2014-11-21 2017-11-21 Sandisk Technologies Llc Data integrity enhancement to protect against returning old versions of data
US9817752B2 (en) 2014-11-21 2017-11-14 Sandisk Technologies Llc Data integrity enhancement to protect against returning old versions of data
US9704591B2 (en) * 2014-12-17 2017-07-11 Sandisk Technologies Llc Temperature independent reference current generation for calibration
US20160179113A1 (en) * 2014-12-17 2016-06-23 Sandisk Technologies Inc. Temperature Independent Reference Current Generation For Calibration
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9647697B2 (en) 2015-03-16 2017-05-09 Sandisk Technologies Llc Method and system for determining soft information offsets
US9772796B2 (en) 2015-04-09 2017-09-26 Sandisk Technologies Llc Multi-package segmented data transfer protocol for sending sub-request to multiple memory portions of solid-state drive using a single relative memory address
US9864545B2 (en) 2015-04-14 2018-01-09 Sandisk Technologies Llc Open erase block read automation
US9753653B2 (en) 2015-04-14 2017-09-05 Sandisk Technologies Llc High-priority NAND operations management
US10372529B2 (en) 2015-04-20 2019-08-06 Sandisk Technologies Llc Iterative soft information correction and decoding
US9778878B2 (en) 2015-04-22 2017-10-03 Sandisk Technologies Llc Method and system for limiting write command execution
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9870149B2 (en) 2015-07-08 2018-01-16 Sandisk Technologies Llc Scheduling operations in non-volatile memory devices using preference values
KR20170016551A (ko) * 2015-08-03 2017-02-14 삼성전자주식회사 반도체 패키지
US9715939B2 (en) 2015-08-10 2017-07-25 Sandisk Technologies Llc Low read data storage management
US10490528B2 (en) * 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US10228990B2 (en) 2015-11-12 2019-03-12 Sandisk Technologies Llc Variable-term error metrics adjustment
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US10126970B2 (en) 2015-12-11 2018-11-13 Sandisk Technologies Llc Paired metablocks in non-volatile storage device
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9837146B2 (en) 2016-01-08 2017-12-05 Sandisk Technologies Llc Memory system temperature management
US10732856B2 (en) 2016-03-03 2020-08-04 Sandisk Technologies Llc Erase health metric to rank memory portions
US10481830B2 (en) 2016-07-25 2019-11-19 Sandisk Technologies Llc Selectively throttling host reads for read disturbs in non-volatile memory system
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10381327B2 (en) * 2016-10-06 2019-08-13 Sandisk Technologies Llc Non-volatile memory system with wide I/O memory die
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
KR20190041071A (ko) * 2017-10-12 2019-04-22 에스케이하이닉스 주식회사 메모리 칩, 이를 포함하는 패키지 장치 및 이의 동작 방법
KR102587976B1 (ko) 2018-02-06 2023-10-12 삼성전자주식회사 반도체 패키지
KR102598741B1 (ko) * 2018-07-17 2023-11-07 에스케이하이닉스 주식회사 데이터 출력 버퍼
JP7226055B2 (ja) 2019-04-17 2023-02-21 富士通株式会社 半導体装置およびシステム
KR20220031200A (ko) * 2020-09-04 2022-03-11 삼성전자주식회사 비휘발성 메모리 패키지 및 이를 포함하는 스토리지 장치
JP2022045618A (ja) * 2020-09-09 2022-03-22 キオクシア株式会社 半導体装置
US11810638B2 (en) * 2020-09-29 2023-11-07 Samsung Electronics Co., Ltd. Memory device including multiple memory chips and data signal lines and a method of operating the memory device
KR20220054118A (ko) * 2020-10-23 2022-05-02 삼성전자주식회사 적층 칩 패키지
US11424233B1 (en) * 2021-04-08 2022-08-23 Taiwan Semiconductor Manufacturing Company Ltd. Memory circuits and related methods

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1455456A (zh) * 2002-04-18 2003-11-12 索尼公司 存储器及其制造方法、使用方法和半导体器件及制造方法
CN1540665A (zh) * 2003-04-21 2004-10-27 ���ش�洢����ʽ���� 存储器模块和存储器系统
US20060164882A1 (en) * 2004-12-23 2006-07-27 Robert Norman Storage controller using vertical memory
CN1870171A (zh) * 2005-05-25 2006-11-29 尔必达存储器株式会社 半导体存储装置
CN1905543A (zh) * 2005-07-28 2007-01-31 阿尔特拉公司 可编程调节串行数据信号占空比的电路和方法
US20070102798A1 (en) * 1999-12-03 2007-05-10 Hirotaka Nishizawa Ic card
CN101281494A (zh) * 2002-09-11 2008-10-08 株式会社日立制作所 使用动态随机存取存储器和闪存的系统和方法
US20090051043A1 (en) * 2007-08-21 2009-02-26 Spansion Llc Die stacking in multi-die stacks using die support mechanisms
US20100091537A1 (en) * 2006-12-14 2010-04-15 Best Scott C Multi-die memory device
US20110133309A1 (en) * 2008-08-12 2011-06-09 Keio University Semiconductor device and manufacturing method therefor
US20110156232A1 (en) * 2009-12-30 2011-06-30 Sunpil Youn Semiconductor memory device, semiconductor package and system having stack-structured semiconductor chips

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3989038B2 (ja) 1996-04-17 2007-10-10 株式会社ルネサステクノロジ 半導体集積回路装置
US6392304B1 (en) * 1998-11-12 2002-05-21 United Memories, Inc. Multi-chip memory apparatus and associated method
US6507115B2 (en) * 2000-12-14 2003-01-14 International Business Machines Corporation Multi-chip integrated circuit module
JP2005072252A (ja) 2003-08-25 2005-03-17 Seiko Epson Corp 半導体装置及びその製造方法
JP4381779B2 (ja) * 2003-11-17 2009-12-09 株式会社ルネサステクノロジ マルチチップモジュール
US8619452B2 (en) * 2005-09-02 2013-12-31 Google Inc. Methods and apparatus of stacking DRAMs
JP2007250935A (ja) 2006-03-17 2007-09-27 Renesas Technology Corp 半導体装置と半導体装置の製造方法
JP5056070B2 (ja) * 2007-02-28 2012-10-24 富士通セミコンダクター株式会社 Ｄｄｒ−ｓｄｒａｍインターフェース回路
JP2009004528A (ja) 2007-06-21 2009-01-08 Nec Electronics Corp 半導体装置
KR20120039142A (ko) * 2010-10-15 2012-04-25 에스케이하이닉스 주식회사 반도체 패키지

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070102798A1 (en) * 1999-12-03 2007-05-10 Hirotaka Nishizawa Ic card
CN1455456A (zh) * 2002-04-18 2003-11-12 索尼公司 存储器及其制造方法、使用方法和半导体器件及制造方法
CN101281494A (zh) * 2002-09-11 2008-10-08 株式会社日立制作所 使用动态随机存取存储器和闪存的系统和方法
CN1540665A (zh) * 2003-04-21 2004-10-27 ���ش�洢����ʽ���� 存储器模块和存储器系统
US20060164882A1 (en) * 2004-12-23 2006-07-27 Robert Norman Storage controller using vertical memory
CN1870171A (zh) * 2005-05-25 2006-11-29 尔必达存储器株式会社 半导体存储装置
CN1905543A (zh) * 2005-07-28 2007-01-31 阿尔特拉公司 可编程调节串行数据信号占空比的电路和方法
US20100091537A1 (en) * 2006-12-14 2010-04-15 Best Scott C Multi-die memory device
US20090051043A1 (en) * 2007-08-21 2009-02-26 Spansion Llc Die stacking in multi-die stacks using die support mechanisms
US20110133309A1 (en) * 2008-08-12 2011-06-09 Keio University Semiconductor device and manufacturing method therefor
US20110156232A1 (en) * 2009-12-30 2011-06-30 Sunpil Youn Semiconductor memory device, semiconductor package and system having stack-structured semiconductor chips

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JABEOM KOO, ETC.: "Small-Area High-Accuracy ODT/OCD by calibration of Global On-Chip for 512M GDDR5 application", 《CUSTOM INTEGRATED CIRCUITS CONFERENCE, 2009. CICC "09. IEEE》 *
郑建勇等: "多层芯片堆叠封装方案的优化方法", 《半导体技术》 *

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104241203B (zh) * 2013-06-19 2017-02-15 华邦电子股份有限公司 快闪存储器及其布局方法
CN104241203A (zh) * 2013-06-19 2014-12-24 华邦电子股份有限公司 快闪存储器及其布局方法
CN104795376B (zh) * 2014-01-20 2019-01-22 爱思开海力士有限公司 具有焊盘和凸块的半导体装置
CN104795376A (zh) * 2014-01-20 2015-07-22 爱思开海力士有限公司 具有焊盘和凸块的半导体装置
CN106711114A (zh) * 2015-11-18 2017-05-24 凌阳科技股份有限公司 半导体装置
CN106712762A (zh) * 2015-11-18 2017-05-24 凌阳科技股份有限公司 集成电路
CN107274922A (zh) * 2016-03-31 2017-10-20 三星电子株式会社 非易失性存储器设备、包括其的存储器系统及其操作方法
CN107274922B (zh) * 2016-03-31 2022-07-05 三星电子株式会社 非易失性存储器设备、包括其的存储器系统及其操作方法
USRE49206E1 (en) 2016-03-31 2022-09-06 Samsung Electronics Co., Ltd. Nonvolatile memory device, memory system including the same and method of operating the same
CN113302698A (zh) * 2019-01-15 2021-08-24 美光科技公司 存储器系统和其操作
US11429291B2 (en) 2019-01-15 2022-08-30 Micron Technology, Inc. Memory system and operations of the same
CN113302698B (zh) * 2019-01-15 2022-09-20 美光科技公司 存储器系统和其操作
US11907546B2 (en) 2019-01-15 2024-02-20 Lodestar Licensing Group Llc Memory system and operations of the same
CN113410223A (zh) * 2021-06-15 2021-09-17 上海壁仞智能科技有限公司 芯片组及其制造方法

Also Published As

Publication number Publication date
JP2013065393A (ja) 2013-04-11
US20130070507A1 (en) 2013-03-21
KR20130030628A (ko) 2013-03-27
CN103021444B (zh) 2017-09-01
KR101900423B1 (ko) 2018-09-21
US8811055B2 (en) 2014-08-19

Similar Documents

Publication Publication Date Title
CN103021444A (zh) 存储装置
US11721391B2 (en) Multi channel semiconductor device having multi dies and operation method thereof
CN107978585B (zh) 堆叠式存储器封装件、其制造方法和ic封装基板
KR102053349B1 (ko) 반도체 패키지
US8643175B2 (en) Multi-channel package and electronic system including the same
US10741529B2 (en) Semiconductor packages
US8218346B2 (en) Multi-chip packages including extra memory chips to define additional logical packages and related devices
US9391048B2 (en) Semiconductor package
CN102376670B (zh) 半导体封装件
US8884446B2 (en) Semiconductor packages
US9466593B2 (en) Stack semiconductor package
CN113366626A (zh) 具有内装于封装材料中的测试垫的电装置
CN112400163A (zh) 存储器系统及控制方法
US20230335203A1 (en) Storage system
US10403331B2 (en) Semiconductor device having a floating option pad, and a method for manufacturing the same
TW202044520A (zh) 包括互連結構的堆疊封裝件
EP3965103A1 (en) Non-volatile memory package and storage device comprising the same
US11461260B2 (en) Memory card operable with multiple host interfaces
US9679871B1 (en) Multi-access memory system and a method to manufacture the system
US20130043601A1 (en) Universal printed circuit board and memory card including the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant