CN1455456A - 存储器及其制造方法、使用方法和半导体器件及制造方法 - Google Patents

存储器及其制造方法、使用方法和半导体器件及制造方法 Download PDF

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Abstract

不用高对准精度能制成的存储器及其制造方法和使用方法，在衬底上用第一最小工艺尺寸形成外围电路部分(第一半导体部分)，其上叠置用比第一最小工艺尺寸小的第二最小工艺尺寸形成的存储器部分(第二半导体部分)，用比第二最小工艺尺寸粗糙的对准精度叠置存储器部分(第二半导体部分)和外围电路部分(第一半导体部分)，在存储器部分中的字线和位线交叉的区域形成用2－端器件构成的存储单元，在字线和位线延伸的方向按至少两列配置连接字线和位线和外围电路部分的接点。

Description

存储器及其制造方法、使用方法和 半导体器件及制造方法
技术领域
本发明涉及存储器及其制造方法和使用方法，和半导体器件及其制造方法，特别涉及通过以低对准精度叠置多个存储单元的精细图形而形成的存储器及其制造方法和使用方法，和通过以低对准精度叠置多个精细图形而形成的半导体器件及其制造方法。
背景技术
就存储器而言，已经开发和生产出：掩模型只读存储器(ROM)，可编程只读存储器(PROM)，静态随机存取存储器(SRAM)，动态随机存取存储器(DRAM)，闪速存储器，铁电随机存取存储器(FeRAM)，磁随机存取存储器(MRAM)，相位变化存储器，和许多其他固态存储器。
几乎上述的所有类型的固态器件都是用称作“光刻”的微处理技术制造的，有用金属氧化物半导体场效应晶体管的存储单元结构(MOS场效应晶体管，以下简称为“MOS”晶体管)。
上述的所有类型的存储器中，正在开发一种微处理技术，用于进一步减小光刻中的最小工艺线宽，以获得更高的记录密度和降低价格。与此同时，正在开发为这种微处理技术而设计的MOS晶体管，有与其兼容的存储单元结构、单元记录材料等等。
就微处理而言，边缘切割工艺中当前用于批量制造的工艺所包括的最小工艺线宽F(设计规则或节点)是0.13μm。由此可以期望下一代的最小工艺线宽可以减小到0.1μm，在以后的年代最小工艺线宽还可以减小到0.07μm，0.05μm，和0.035μm。
如果按这种方式减小最小工艺线宽，将会减小存储单元的尺寸，因而，能提高记录密度和制成容量更大的存储器。
当前使用的光刻中，称作“深紫外线”的波长范围的光源，即，波长为248nm的KrF激光器，用作曝光光源。边缘切割工艺中，用波长为193nm的ArF激光器。用这些激光器的微处理线宽可以达到0.10μm。
而且，在未来的年代，有可能用波长为13nm的远紫外线(EUV)光刻和电子投射光刻(EPL)。
但是，用上述光源的光刻类型都比用光源，电子束源，透镜系统，掩模等等的常规光刻的费用昂贵。而且，由于必须提高掩模覆盖精度，即对准精度，所以，对机械系统的精度要求极高。尽管微处理线宽变得更小，并提高了存储器的记录密度，但是，投资成本增大、产出率降低所造成的制造成本增加是个大问题。
最小工艺线宽的对准精度例如是30％。如果最小工艺线宽是0.05μm，那么，精度必须是0.015μm。
现有的低能电子投射光刻法(LEEPL)可以用作比上述的EUV和EPL费用低的微处理方法。
“LEEPL”方法是这样一种方法，它用有相同的放大倍率和相同形状作为处理形状的开口的薄掩模，低能电子穿过开口撞击覆盖处理材料表面的光刻胶(resist)并使其曝光。
另一方面，与上述方法不同的费用低廉的微处理方法，例如，有Y.Xia和G.M.Whitesides，“Soft Lithography”，Angew.Chem.Int.Ed.37(1998)，pp.550-575所公开的称作“软光刻”的方法。
软光刻中，微处理方法的具体实施方式是，使其表面上预先形成有精细的凹-凸(relief)图形的弹性体与要微型构图的衬底表面上的光刻胶接触，将弹性体的凹-凸图形转移到衬底上的光刻胶上，随后进行腐蚀或其他处理，在衬底上形成图形。
上述的弹性体用塑料、薄的无机材料等构成。由于用软材料，所以，上述的光刻方法叫做“软光刻”。
而且，W.Hinsberg，F.A.Houle，J.Hoffnagle，M.Sanchez，G.Wallraff，M.Morrison，和S.Frank，“Deep-ultraviolet interferometric lithographyas a tool for assessment of chemically amplified photoresistperformance”，J.Vac.Sci.Technol.B，16，pg.3689(1998)公开了费用低廉的叫做“干扰曝光”的光刻方法。
干扰曝光中，用光束分离器把相位对准的激光束在空间上分离为两个，两束分离的激光束撞击衬底表面上的光刻胶，从不同的方向构图，两束激光束在光刻胶表面上相互干扰，在光刻胶表面上形成有精细周期的线图形。
而且，已知的容易减小微处理线宽的方法不仅用光刻法，用常规的称做“分档器”或“扫描器”的缩小投射曝光系统，也可以用掩模与要构图的衬底表面上的光刻胶直接接触的所谓接触曝光方法。
这种情况下，可用紫外线光(UV)或电子束做光源。
而且，除了上述的微处理方法之外，正在开发在单个存储单元中的多值存储或多位存储的方法，作为能提高记录密度和降低成本的方法。
例如，闪速存储器中，通过在MOS晶体管的栅氧化膜正上方的浮置栅中存储电荷来记录数据。这里，为了提高记录密度，已知的提高记录密度的方法是，存储的电荷不设置成常规的两个电平而是设置成例如4个电平，以在单个存储单元中存储2位的多值存储来提高存储密度。
在称做“MONOS”的存储器中，通过在MOS晶体管的栅氧化膜正上方设置氮化硅膜来记录数据，并在它的缺陷(defect)能级存储电荷。这里，提高有效记录密度的现有方法是，用所谓的多位存储，在MOS晶体管的源区附近的部分氮化硅膜中存储用于存储电荷的位，和在漏区附近的部分氮化硅膜中存储用于存储电荷的位。
在上述的闪速存储器中或MONOS或其他电荷存储类存储器中，除微处理外，用多值或多位存储方法可以提高存储密度，但是，存储在用绝缘层隔离的部分中的电荷随着时间的消逝电荷因泄漏而减少，因此，电荷保留的可靠性成问题。
在未来，很难避免随着微处理的推进而使存储的电荷减少。
作为有助于提高记录密度和降低费用的方法，正在开发多个单元层叠置的方法。
在闪速存储器中或MONOS或其他电荷存储类存储器中，MOS晶体管的栅阈值电压中的电压根据电荷存储的改变用于再现，所以，要求MOS晶体管用于存储单元。MOS晶体管要求在硅衬底上形成用于形成沟道部分的硅单晶和在栅极部分的高级薄绝缘膜。因此，很难叠置有相同性能的MOS晶体管。
因此，用MOS晶体管作单元的存储器中，很难叠置多个存储器单元来制造所谓的多层存储器或三维存储器。
另一方面，作为多层存储器或三维存储器，美国专利U.S.No.6034882中公开了一种用存储单元的PROM，用在按两个方向延伸的两个互连的图形的交叉位置设置非熔化的记录材料和与其串联连接的多个二极管，例如，pn结二极管，金属绝缘体金属(MIM)二极管，和肖特基二极管，构成该存储单元。
上述的PROM中，在衬底上按垂直于衬底的方向交替叠置多个互连(interconnect)和多个单元，构成多层存储器或三维存储器。这种情况下，由于MOS晶体管用于单元，因此比较容易叠置多个单元，但是要使多个二极管保持在阈值电压以下的电压和进一步使二极管保持相同的低变化以达到一致的特性将成问题。
例如，在硅pn结二极管中，阈值电压是0.6v，所以，随着以后微处理的连续产生，将会出现二极管的阈值电压变的高于MOS晶体管的工作电压或与其相同，该MOS晶体管用于外围电路或器件的电源电压。
而且，对MIM二极管而言，用电子通过绝缘膜的电子燧道现象，即，所谓的“燧道效应”，使需要低驱动电压的膜厚变成几个纳米的极薄膜厚。必须以极高的精度控制膜厚。这在实施中有问题。
而且，肖特基二极管用金属与半导体表面之间的界面(interface)现象。必须控制界面状态来达到极高质量。因此，它不适合类似多层存储器的叠置结构。
而且，上述的pn结二极管和肖特基二极管中，二极管是在不同类型的材料之间形成耗尽层而构成的，但是，为了形成耗尽层，pn结二极管需要100nm的距离，而肖特基二极管需要几十纳米以上的距离。
当微处理的尺寸变成100nm或以下时，如果仅仅是二极管的厚度变成几十纳米或以上，由于记录材料还串联连接到此，所以处理的高宽比变成1以上或2或以上，所以也会担心微处理的合格率下降。
与可以重复记录的RAM相比，用熔断或非熔断材料等作记录材料的PROM有较简单的结构，而且能用简单工艺制造，所以，能降低记录器件的位单元成本，但是，它只能记录一次，而且在技术规格和应用上都受到很大的制约。
用本发明能解决上面概括的各种问题，在EUV和EPL两种情况下，用于减小存储器的每一位的成本的微处理方法的投资成本都高。在包括微处理方法LEEPL的其他微处理方法中，所存在的问题是不能保证根据最小工艺线宽的对准精度。
而且，作为费用低廉的微处理方法的上述的软光刻、干扰曝光、接触曝光、和其他方法都适合于处理精细线宽，但是不能保证对准精度。
发明内容
本发明第一目的是，提供一种不要求高对准精度而制成的存储器及其制造方法，和按该方法制成的存储器的使用方法。
本发明第二目的是提供一种不要求高对准精度而制成的半导体器件及其制造方法
为了实现第一目的，按本发明第一方案，提供一种存储器，具有用第一最小工艺尺寸形成的外围电路部分，叠置在外围电路部分上的存储器部分，有用比第一最小工艺尺寸小的第二最小工艺尺寸形成的多个存储单元，和连接外围电路部分和存储器部分的多个接点部分，其中，外围电路部分与存储部分的叠置对准精度比第二最小工艺尺寸粗糙。
即，按本发明第一方案的存储器有用第一最小工艺尺寸形成的外围电路部分和用比第一最小工艺尺寸小的第二最小工艺尺寸形成的存储器部分的叠置结构。存储器部分与外围电路部分的叠置对准精度比第二最小工艺尺寸粗糙。
存储器部分最好有按第一方向延伸的多个第一互连和按与第一方向不同的第二方向延伸的多个第二互连，第一互连与第二互连交叉区对应单个的存储单元。
在第一互连与第二互连交叉区，最好形成连接到第一互连与第二互连的2-端器件，每个2-端器件对应单个的存储单元。
外围电路部分最好包括判断存储器部分与互连的连接状态的电路。
在接点部分中，最好连接连接到外围电路部分的多个第一接点和连接到存储器部分的多个第二接点，第一接点的数量大于第二接点的数量，每个第二接点连接到至少一个第一接点，每个第一接点最多连接到一个第二接点，一个第二接点连接到多个第一互连和多个第二互连中的任何一个互连。
为了实现第一目的，按本发明第二方案，提供一种制造存储器的方法，包括步骤：在半导体衬底上用第一最小工艺尺寸形成外围电路部分；形成连接到外围电路部分的多个第一接点；用比第一最小工艺尺寸小的第二最小工艺尺寸形成叠置在外围电路部分上的存储器部分，和外围电路部分与存储器部分的对准精度比第二最小工艺尺寸低；形成连接到第一接点并连接到存储器部分的多个第二接点。
即，上述的按本发明该方案的存储器的制造方法中，在半导体衬底上用第一最小工艺尺寸形成外围电路部分，然后，形成连接到外围电路部分的多个第一接点。之后，用比第一最小工艺尺寸小的第二最小工艺尺寸形成存储器部分，外围电路部分与存储器部分的叠置对准精度比第二最小工艺尺寸低，然后，形成连接到存储器部分、连接到第一接点的多个第二接点。
形成存储器部分的步骤包括：形成按第一方向延伸的多个第一互连的步骤，至少在对应单个存储器单元的区域形成要连接到第一互连的形成存储器单元的器件步骤；和形成按与第一方向不同的第二方向延伸的要连接到器件的多个第二互连的步骤；和，在形成第一互连的步骤中，形成第一互连和一个第二接点的连接。在形成第二互连的步骤中，形成第二互连和一个第二接点的连接。
或者，形成外围电路部分的步骤中包括：形成判断存储器部分与互连之间的连接状态的电路的步骤。
或者，形成数量比第二接点的数量大的第一接点，每个第二接点连接到至少一个第一接点，每个第一接点最多只连接到一个第二接点。
为了实现第一目的，按本发明第三方案，提供有用第一最小工艺尺寸形成的外围电路部分的存储器的使用方法，用比第一最小工艺尺寸小的第二最小工艺尺寸形成有多个存储单元的存储器部分，和连接外围电路部分和存储器部分的连接部分，外围电路部分与存储器部分的叠置对准精度比第二最小工艺尺寸低，在接点部分中连接连接到外围电路部分的多个第一接点和连接到存储器部分的多个第二接点，第一接点的数量大于第二接点的数量，每个第二接点连接到至少一个第一接点，每个第一接点最多只连接到一个第二接点，在存储器制造工艺结束时或在存储器使用时，用该方法判断第一接点与第二接点之间的连接状态，和给构成存储器部分的多个存储单元分配地址。
即，按本发明该方案的存储器使用方法是使用存储器，其中，连接到外围电路部分的多个第一接点和连接到存储器部分的第二接点连接，第一接点的数量大于第二接点的数量，每个第二接点连接到至少一个第一接点，每个第一接点最多只连接到一个第二接点，并包括在存储器制造工艺结束时或在存储器使用时，用该方法判断第一接点与第二接点之间的连接状态，和给构成存储器部分的多个存储单元分配地址。
为了实现本发明第二目的，按本发明第四方案，提供一种半导体器件，包括：用第一最小工艺尺寸形成的第一半导体部分，用比第一最小工艺尺寸小的第二最小工艺尺寸形成的第二半导体部分叠置在第一半导体部分上，和连接第一半导体部分和第二半导体部分的接点部分，其中，第一半导体部分和第二半导体部分的叠置对准精度比第二最小工艺尺寸低。
即，按本发明该方案的半导体器件的结构中，具有用第一最小工艺尺寸形成的第一半导体部分，和用比第一最小工艺尺寸小的第二最小工艺尺寸形成的叠置在第一半导体部分上的第二半导体部分，第一半导体部分和第二半导体部分的叠置对准精度比第二最小工艺尺寸低。
为了达到第二目的，按本发明第五方案，提供半导体器件的制造方法，包括：在半导体衬底上用第一最小工艺尺寸形成第一半导体部分的步骤；形成连接到第一半导体部分的多个第一接点的步骤；用比第一最小工艺尺寸小的第二最小工艺尺寸形成的叠置在第一半导体部分上的第二半导体部分的步骤，和第一半导体部分和第二半导体部分的叠置对准精度比第二最小工艺尺寸低；和通过连接到第一接点，形成连接到第二半导体部分的多个第二接点的步骤。
即，按本发明的该方案的半导体器件的制造方法，在半导体衬底上用第一最小工艺尺寸形成第一半导体部分，然后形成连接到第一半导体部分的多个第一接点。之后，用比第一最小工艺尺寸小的第二最小工艺尺寸在第一半导体部分上形成叠置在第一半导体部分上的第二半导体部分，和第一半导体部分和第二半导体部分的叠置对准精度比第二最小工艺尺寸大。然后，通过连接到第一接点，形成连接到第二半导体部分的多个第二接点。
为了达到第一目的，按本发明的第六方案，提供一种存储器，它有外围电路部分，具有叠置在外围电路部分上的多个存储单元的存储器部分，和连接外围电路部分和存储器部分的多个接点部分，其中，存储器部分有按第一方向延伸的多个第一互连，和按与第一方向不同的第二方向延伸的多个第二互连，第一互连和第二互连交叉的区域对应单个的存储单元，用于连接第一互连和外围电路部分的连接部分按第一互连延伸方向设置至少两列，和用于连接第二互连和外围电路部分的接点部分按第二互连延伸方向按至少两列配置。
即，按本发明该方案的存储器结构中，外围电路部分和存储器部分叠置。
存储器部分具有按第一方向延伸的多个第一互连和按与第一方向不同的方向延伸的多个第二互连。第一互连和第二互连交叉的区域对应单个存储单元。
这里连接第一互连和外围电路部分的接点部分按第一互连延伸的方向按至少两列配置，连接第二互连和外围电路部分的接点部分按第二互连延伸的方向按至少两列配置。
最好用第一最小工艺尺寸形成外围电路部分，和用比第一最小工艺尺寸小的第二最小工艺尺寸形成存储器部分。
更好是在第一互连与第二互连交叉区，形成连接到第一互连和第二互连的2-端器件，这些2-端器件对应单个的存储单元。
更好是2-端器件是电阻器层，或电阻器层和开关层的叠层。
为了达到第一目的，按本发明第七方案，提供一种存储器，包括外围电路部分的；具有叠置在外围电路部分上的多个存储单元的存储器部分；和连接外围电路部分和存储器部分的连接部分，其中，存储器部分有按第一方向延伸的多个第一互连，和按与第一方向不同的方向延伸的多个第二互连，第一互连与第二互连交叉的区域对应单独的存储单元，在连接到第一互连和第二互连的第一互连和第二互连的交叉区域中，形成由记录时电阻值变化的材料构成的单层，或由记录时电阻值变化的材料构成的单层和在单层中工作的开关层形成的叠层。
即，按本发明该方案的存储器的结构中，外围电路部分和存储器部分叠置。
存储器部分具有按第一方向延伸的多个第一互连，和按与第一方向不同的方向延伸的多个第二互连。第一互连与第二互连交叉的区域对应单独的存储单元。
第一互连与第二互连交叉的区域中，形成连接到第一互连与第二互连的由记录时电阻值变化的材料构成的单层，或由记录时电阻值变化的材料构成的单层和在单层中工作的开关层形成的叠层。
为了达到第一目的，按本发明第八方案，提供存储器的制造方法，包括：在半导体衬底上形成外围电路部分的步骤；形成连接到外围电路部分的多个第一接点的步骤；形成有按第一方向延伸的多个第一互连和按与第一方向不同的方向延伸的多个第二互连的存储器部分，第一互连与第二互连交叉的区域对应单独的存储单元，叠置在外围电路部分上的步骤；通过连接到第一接点，形成连接到存储器部分的第一互连和第二互连的多个第二接点的步骤；方法还包括按第一互连的延伸方向按至少两列配置连接到第一互连的第二接点和第一接点的位置，和按第二互连的延伸方向按至少两列配置连接到第二互连的第二接点和第一接点的位置的步骤。
即，按本发明该方案的存储器形成方法，在半导体衬底上形成外围电路部分，然后，形成连接到外围电路部分的多个第一接点。然后，通过叠置，在外围电路部分上，形成具有按第一方向延伸的多个第一互连和按与第一方向不同的方向延伸的多个第二互连的存储器部分，第一互连与第二互连交叉的区域对应单独的存储单元。然后，通过连接到第一接点，形成连接到存储器部分的第一互连和第二互连的多个第二接点。
这时，按第一互连的延伸方向按至少两列配置连接到第一互连的第二接点和第一接点的位置，和按第二互连的延伸方向按至少两列配置连接到第二互连的第二接点和第一接点的位置。
最好用第一最小工艺尺寸形成外围电路部分，用比第一最小工艺尺寸小的第二最小工艺尺寸形成存储器部分。
或者，形成存储器部分的步骤包括：形成第一互连的步骤，至少在对应单个存储单元的区域中形成要连接到第一互连的构成存储单元的器件的步骤。
最好是形成2-端器件作为构成存储单元的器件。
最好是形成电阻器层或电阻器层和开关层的叠层作为2-端器件。
附图说明
通过以下参见附图对优选实施例的描述，本发明的这些和其他目的和特征将变得更清楚，附图中：
图1是按第一实施例的存储器的透视图；
图2是按第一实施例的存储器的存储器部分中的存储单元的透视图；
图3是沿按第一实施例的存储器的存储器部分中的位线(bit line)延伸方向的剖视图；
图4A和4B是显示第一实施例的存储器的制造方法的工艺步骤的剖视图；
图5A和5B是用软光刻方法(压印方法)的构图方法的剖视图；
图6A和6B是从图4B延续的工艺步骤的剖视图；
图7A和7B是从图6B延续的工艺步骤的剖视图；
图8A和8B是从图7B延续的工艺步骤的剖视图；
图9是按第一实施例的存储器的字线(word line)接点或位线接点或其他接点部分的放大图；
图10A是字线接点或位线接点或其他接点部分的布图实例的平面图；
图10B是第一接点的平面图；
图10C是第二接点的平面图；
图11A是字线接点或位线接点或其他接点部分的布图的另一实例的平面图；
图11B是第一接点的平面图；
图11C是第二接点的平面图；
图12是按第一实施例的存储器的电路结构框图；
图13是按第二实施例的存储器的存储器部分中的存储单元的透视图；
图14是按第三实施例的存储器的存储器部分中的存储单元的透视图；
图15是按第四实施例的存储器的存储器部分中的存储单元的透视图；
图16是沿按第四实施例的存储器的存储器部分中的位线延伸方向的剖视图；
图17是按第四实施例的存储器的存储器部分中的字线和位线和它们之间的接点和外围电路部分的配置的平面图；
图18A和18B是按第四实施例的存储器的制造方法的工艺步骤的剖视图；
图19A和19B是从图18B延续的工艺步骤的剖视图；
图20A和20B是从图19B延续的工艺步骤的剖视图；
图21A和21B是从图20B延续的工艺步骤的剖视图；
图22A-22C是连接到设置在外围电路部分中的字线或位线的第一接点和连接到字线或位线的第二接点的配置平面图；
图23A-23C是连接到设置在外围电路部分中的字线或位线的第一接点和连接到字线或位线的第二接点的配置平面图；
图24是图23A-23C中所示的图形的加宽的间隔之间设置接点部分和字线或位线的另一布图；
图25是有图24所示图形的字线按两层叠置的布图；
图26是铬膜/非晶硅膜/钨膜构成的存储单元的铬层和钨层施加脉冲宽度为150ns的脉冲电压时，电阻值随所加电压变化的示意图；
图27是反复施加脉冲宽度为20nm和1V电压的脉冲电压的情况下，电阻值随多次施加的脉冲电压变化的示意图；
图28是按第四实施例的存储器的存储器部分中的存储单元阵列的等效电路图；
图29是按第四实施例的存储器的记录补偿电路的等效电路图的例子；
图30是按第五实施例的存储器的存储器部分中的存储单元的透视图；和
图31是按第六实施例的存储器的存储器部分中的存储单元的透视图。
具体实施方式
以下参见附图描述按本发明的存储器及其制造方法和使用方法的实施例。
第一实施例
图1是用半导体等作为存储器材料的按第一实施例的存储器的透视图。
半导体层衬底Sub上形成外围电路部分。通过例如绝缘膜在外围电路部分上叠置包括字线和位线的存储器部分。用例如字线接点CTWL和位线接点CTBL的连接部分连接存储器部分和外围电路部分。
在例如硅半导体衬底上用常规的光刻方法和用第一最小工艺尺寸形成外围电路部分。例如，外围电路部分包括多个电路，电路包括MOS晶体管、电阻器、电容器、和存储器装置中除存储器部分以外的其他器件，即地址电路、信号检测传感放大器电路、记录和/或再现脉冲控制电路等等，根据需要外围电路部还包括：数据编码器、数据解码器、纠错电路、升压电路、或其他电路和缓冲存储器等等。
按阵列形式配置用多个存储单元构成的存储器部分，不用常规的半导体工艺而用例如：软光刻、干扰曝光、接触曝光或其他费用低廉的微处理方法，用比第一最小工艺尺寸小的第二最小工艺尺寸，形成存储器部分。
这里，用比第二最小工艺尺寸粗糙的对准精度叠置外围电路部分和存储器部分。
图2是存储器部分中的存储单元的透视图。图中显示出4个存储单元。延伸的位线BL和字线WL相互交叉的交叉区变成存储单元。
每个存储单元中，字线WL和位线BL之间设置有记录材料构成的记录层，根据需要，设置与记录层串联配置的有二极管功能的选择开关层，或阻挡材料构成的阻挡层等等。例如，存储单元由叠置的阻挡层12b，记录层13b和阻挡层14b等构成。
记录层和选择开关都用有两个引出端的2-端器件DE构成。
构成每个存储单元中的记录层的记录材料可以用例如：磁阻材料，相位变化材料，熔断材料，非熔断材料，或其他电阻值变化材料，铁电材料，介质材料，或其他电荷保持材料或容量变化材料等等。
作为磁阻材料，可以用有在NiFe，Co，CoFe，或其他铁磁薄膜的两个侧边上配置Cu或其他导电薄膜构成的结构的磁阻材料，即有所谓的“巨型磁阻”(GMR)结构的磁阻材料，或用有在NiFe，Co，CoFe，或其他铁磁薄膜的两个侧边上配置Al2O3绝缘薄膜构成的结构的磁阻材料，即，有所谓的“燧道磁阻”(TMR)结构的磁阻材料。
使电流流过对应规定单元的位线和字线，和电流产生的磁场使记录单元的磁化方向反向来记录数据。
对应规定单元的位线和字线之间加电压以再现数据，并且通过GMR或TMR器件的电流值，即，电阻值变化，来识别数据。
GMR或TMR器件根据平行配置的两种磁膜的磁化方向是否平行来产生不同的电阻值，用上述的方法再现这些数据。
相位变化材料可以用：GeSbTe，或AgInSbTe或含下列元素的另一硫属化物半导体：Ge，Si，Ag，In，Sn，Sb，Te，Se，As，Bi等。
这些材料的特征是，根据温度变化结晶态与非晶态之间的相位容易漂移，存储状态和再现状态中，在结晶态的电阻值低，在非晶态的电阻值高。
记录中，脉冲电流流过规定单元，以加热记录材料到至少是结晶温度但不高于熔点温度的温度。为此，在记录后，获得结晶状态。使比引起结晶的电流脉冲短和大的电流脉冲通过材料，使材料加热到高于熔点温度的温度，然后迅速冷却，在记录后获得非晶态。
用电流流过电阻器引起的焦耳热效应加热。电阻器可以用硫属化物材料本身，或用TiN，WN，TaN，MoN，TiO，WO，TaO，MoO或分开串联设置的其他薄膜电阻材料。
为了防止金属互连材料和硫属化物之间由于加热和两种材料之间的原子移动而引起的反应，可以形成由氮化物材料或氧化物材料构成的阻挡层。
熔断材料和非熔断材料可以用作只能一次记录的所谓的一次写入型记录材料。
例如，用多晶硅、镍铬铁合金，或其他薄膜电阻器构成熔断材料。用记录电流的焦耳热破坏电阻器进行数据记录。
例如，用非晶硅，多晶硅，和金属(半导体)/绝缘薄膜/金属(半导体)，或其他非晶态材料或通过绝缘材料的金属薄膜，构成非熔断材料。在非晶态材料的情况下，使记录电流流过促进结晶，或者，在绝缘材料情况下，使绝缘破坏，以减小电阻值，来记录数据。
除电阻值变化材料之外，为了防止由于加热而损坏金属互连，也可以在互连材料与电阻值变化材料之间加氮化物材料或氧化物材料构成的阻挡层。
在铁电材料的情况下，给规定单元加电压使极性反向，来记录数据。
也可以给电介质电容器加电压以存储电荷来记录数据。给规定单元加电压再现数据，和通过随着极性反向和电荷移动而存在电流来识别数据。
为了防止随着铁电材料与互连材料之间的界面处的原子移动重复记录和再现时变坏，也可以给界面加RuO，IrO2，或其他阻挡层。
以下描述按本实施例的存储器的制造方法。
用制造半导体器件的常规光刻方法，和用第一最小工艺尺寸，在半导体衬底上形成外围电路部分。
例如用有高对准精度的处理方法，例如用有最小工艺线宽F的工艺，用F＝0.18-0.25μm的KrF激光，用F＝0.10-0.15μm的ArF激光，用F＝0.10μm的F2激光，用F≤0.10μm的叫做远紫外线(UV)光、电子束，X-射线等光源，形成外围电路部分。
然后，在其上已形成有外围电路部分的硅衬底上，不用通用的半导体工艺的费用低廉的微处理方法，而是用比第一最小工艺尺寸小的第二最小工艺尺寸形成存储单元。
这里“不用通用半导体工艺的费用低廉的微处理方法”是指用软光刻、干扰曝光、接触曝光，或其他不要求高对准精度的工艺方法，例如，要求的对准精度比最小工艺线宽粗糙。
以下描述上述材料的代表例，在非熔断材料的情况下，即，非晶硅为记录材料。
图3是沿按本实施例的存储器的存储器部分中的位线延伸方向的剖视图。
外围电路部分(没画)设置在半导体衬底10(Sub)上。经过绝缘膜在外围电路部分上形成构成字线WL的第一互连11a。
每个存储单元区中，第一互连11a上，用例如氮化硅构成的阻挡层12b，非晶硅构成的和形成2-端器件DE的记录层13b，和例如氮化硅或氮化钛构成的阻挡层14b叠置。用层间绝缘膜17掩埋除存储单元之外的区域。
在阻挡层14b上还形成形成位线BL的第二互连18a。
可以用相同或不同的材料构成阻挡层12b和14b。
这里形成构成阻挡层12b和14b的氮化硅薄膜是绝缘膜，但是，膜厚可以减小到例如5-50nm，以减少氮的含量，以使叠层结构起到MIM二极管的作用。
而且，氮化钛薄膜是导体，在这里它用作简单阻挡层。
以下描述有上述结构的存储单元的制造方法。
首先，用常规的半导体工艺预先形成的硅半导体衬底10有除操作存储器所需的单元部分之外的外围电路部分，例如，地址选择电路，信号检测电路，数据输入和输出电路，记录脉冲控制电路，和再现脉冲控制电路，在该衬底上用例如溅射法淀积形成第一互连(字线)的导电层11，如图4A所示。
材料是有小电阻值的Al，Cu，Au，Ag等。为了改善电迁移或键合的可靠性，也可以混入一些添加剂。
然后，用例如化学气相淀积(CVD)法淀积氮化硅，以形成记录层13，淀积氮化钛，形成阻挡层14。
然后，用光刻胶膜15涂覆阻挡膜14。
然后，如图4B所示，用软光刻，干扰曝光，接触曝光，或其他费用低廉的微处理方法，和用第二最小工艺尺寸获得构图的光刻胶膜15a。光刻胶膜15a是形成掩模的膜层，用于给下阻挡层14、记录层13、阻挡层12、和导电层11按第一互连(字线)方向构图。
这里，在软光刻中，干扰曝光、接触曝光、和其他微处理方法中，不需要与外围电路部分对准的高对准精度。用比第二最小工艺尺寸大的对准精度形成图形。
上述的“高精度”设计成小于微处理最小尺寸，例如是微处理最小尺寸的20％。
上述的微处理工艺的代表性情况是用参见图5A和5B描述的软光刻(压印方法)法给光刻胶膜构图的方法。
如图5A所示，在它的表面上形成的有微处理图形的压模16与其上涂覆有光刻胶膜15的处理过的衬底接触。
压模16例如用厚度为0.1-1mm的塑料或无机材料片构成。
可以用电子束光刻系统在表面上形成微处理图形，或者，用镀膜，模塑等，从由此形成的原模将图形转移到压模材料上，而获得微处理图形。
如上述的，设置在压模16上的凸起图形转移到光刻胶膜15。即，在压模16的凹区16d处形成光刻胶膜15的凸起部分15p。
转移时加合适的温度和压力。
如上述的，在压模16对光刻胶膜15加压的状态下，当光刻胶模15有紫外线固化特性时，紫外线光通过压模16辐射，使光刻胶膜15固化。这种情况下，用玻璃，塑料，或其他透明材料构成压模16。
光刻胶膜15有热固化特性时，通过压模16加热，使光刻胶膜15固化。
按上述方式固化光刻胶膜15后，剥离压模16，如图5B所示，包括在凸起部分15p的凸起图形转移到光刻胶膜15的表面。
从该状态开始进行反应离子腐蚀(RIE)，等离子体腐蚀，湿腐蚀，离子研磨，或其他腐蚀方法，以除去光刻胶膜的多个凸起部分15p之间的薄的部分，达到图4B所示的状态。
除上述的微处理方法作为光刻胶膜15a的构图方法之外，也可以用压印方法，干扰曝光或接触曝光等方法。
与先形成膜，然后处理它上面的光刻胶膜的工艺相反，也可以对光刻胶膜先构图，然后形成膜，和然后除去光刻胶膜和淀积在光刻胶膜上的不需要的膜，即用所谓的减去法对膜构图。
如上述，光刻胶膜15a构图后，如图6A所示，用对光刻胶膜15a和阻挡层14之间有高腐蚀选择性的腐蚀方法，例如，RIE，腐蚀阻挡层14，获得处理成光刻胶膜图形15a的阻挡层14a。
然后，如图6B所示，用光刻胶膜15a作掩模，腐蚀记录层13，阻挡层12，和导电层11，获得处理成光刻胶膜15a的图形的记录层13a，阻挡层12a，和第一互连(字线)11。然后除去光刻胶膜15a。
记录层13，阻挡层12，和导电层11与光刻胶膜15a之间应有足够的选择性，但是，如果没有足够的选择性，也不妨碍处理，只要能保证这些材料与阻挡层14a之间有选择性即可。
接下来，如图7A所示，用旋涂和固化法，涂覆有机绝缘材料或旋涂玻璃，或者，用CVD法均匀淀积SiO2，SiFO，或其他所谓的“低-K”材料，用绝缘材料填充处理后的第一互连11a，阻挡层14a，记录层13a，阻挡层12a之间的间隔，由此形成层间绝缘膜17。
如图7B所示，用例如化学机械抛光(CMP)法，除去和光滑层间绝缘膜17直到露出阻挡层14a为止。
如图8A所示，例如，用溅射法淀积导电层18，以形成第二互连(位线)。所用的材料与第一互连(字线)用的材料相同。
按与上述的方式相同的方式，用软光刻，干扰曝光，接触曝光，或其他费用低廉的微处理方法获得用第二最小工艺尺寸构图的光刻胶膜19。光刻胶膜19是掩模形成膜层，用于按垂直于第一互连(字线)的第二互连(位线)方向构图下导电层18，阻挡层14a，记录层13a，和阻挡层12a。
在软光刻中，干扰曝光、接触曝光、和其他微处理方法中不需要与围电路部分有高对准精度。用比第二最小工艺尺寸粗糙(rougher)的对准精度形成图形。
然后，用光刻胶膜19作掩模，进行RIE或其他腐蚀，连续处理导电层18，阻挡层14a，记录层13a，和阻挡层12a，获得已构图的第二互连(位线)18a，阻挡层14b，记录层13b，和阻挡层12b。
然后，除去光刻胶膜19，和用绝缘材料掩埋因构图而在存储单元之间形成的间隔，由此形成图3所示的按本实施例的存储器的存储器部分。
如上述的，要连接到存储单元的字线WL和位线BL连接到硅衬底上的外围电路。
现有技术中，要连接到硅衬底上露出的字线或位线的接点部分按高精度与要进行微处理的字线或位线对准。但是，在本实施例中，不需要高对准精度。
首先说明在用软光刻、接触曝光、和其他微处理方法形成存储器部分的情况下外围电路部分与存储器部分的对准。
图9是字线接点、位线接点、或连接到字线WL或位线BL的其他接点部分CT的放大图。
字线接点、位线接点、或其他接点部分CT中的每个接点部分连接到字线WL或位线BL中的一个互连。以下，为了方便，这些接点都叫做“第二接点CT2”。
图10A是字线接点、位线接点、或其他接点部分CT的布图例的平面图。
如图10A所示，连接到硅衬底上设置的外围电路部分的接点(以下为了方便叫做“第一接点CT1”)和连接到字线WL或位线BL的第二接点CT2连接。
这里设置的第一接点CT1的数量比第二接点CT2的数量多，每个第二接点CT2连接到至少一个第一接点CT1，每个第一接点CT1最多只能连接到一个第二接点CT2。
图10B是第一接点CT1的平面图，图10C是第二接点CT2的平面图。
如图10B所示，第一接点CT1是矩形，并按一维或二维方向周期性的重复配置，例如，周期等于或大于外围电路部分的设计标准，即，周期等于或大于第一最小工艺尺寸。
如图10C所示，第二接点CT2是矩形，并按与第一接点CT1的配置方向相同的方向周期性的重复配置，周期等于或大于存储器部分的设计标准，即，周期等于或大于第二最小工艺尺寸。
第一接点CT1的长度L1，和所述第一接点CT1之间的间隔S1，和第二接点CT2的长度L1，和第二接点CT2之间的间隔S2符合以下的不等式(1)和(2)：
L1＜S2                               (1)
S1＜L2                               (2)
用上述的尺寸配置的第一接点CT1和第二接点CT2中，即使第一接点CT1和第二接点CT2之间的对准精度变成比第二最小工艺尺寸粗糙，每个第二接点CT2也能可靠的连接到至少一个第一接点CT1，每个第一接点CT1最多只能连接到一个第二接点CT2，即，每个第一接点CT1绝不会连接到多个第二接点CT2。
另一方面，用干扰曝光形成存储器部分时，由于干扰曝光只允许形成相同周期的线和间隔的图形，所以，用下述的方法连接接点。
图11A是字线接点、位线接点、或其他接点部分的另一布图例的平面图。
如图11A所示，连接到硅衬底上设置的外围电路部分的第一接点CT1和用字线WL或位线BL的延伸部分构成的第二接点CT2连接。
按与图10所示接点相同的方式，第一接点CT1的数量比第二接点CT2的数量多，每个第二接点CT2连接到至少一个第一接点CT1，每个第一接点CT1最多只能连接到一个第二接点CT2。
图11B是第一接点CT1的平面图，图11C是第二接点CT2的平面图。
如图11C所示，用字线WL或位线BL的延伸部分构成的第二接点CT2是直线形，并按例如存储器部分的设计标准，即，第二最小工艺尺寸，周期性的重复配置。
另一方面，如图11B所示，第一接点CT1是矩形，第一接点CT1并按垂直于第二接点CT2的配置方向的方向周期性的重复配置，按第二接点CT2的配置方向按预定的距离(D3)逐渐增大位移。
这里，关于第二接点CT2的配置方向，在按垂直于第二接点CT2的配置方向的所述的配置方向相邻设置的两个第一接点CT1之间的间隔S3，和相对于第二接点CT2的配置方向的所述的第一接点CT1的长度L3和第二接点CT2的长度L4，和所述第二接点CT2之间的间隔S4符合以下不等式(3)和(4)：
L3＜S4                                  (3)
S3＜L4                                  (4)
相对于第二接点CT2的配置方向，所述的第一接点CT1的长度L3小于第二接点CT2的设计标准，即，小于第二最小工艺尺寸。例如，当第二最小工艺尺寸(线/间隔)是0.05μm时，第一接点CT1的长度L3必须窄于0.025μm。但是，在垂直于第二接点CT2的配置方向的配置方向，第一接点CT1的节距P3可以设置为大于第二最小工艺尺寸的第一最小工艺尺寸，因此容易构成图形。在常规DRAM等器件的制造工艺中已经使用的工艺循环周期不严格，工艺线宽窄。
按上述尺寸配置的第一接点CT1和第二接点CT2中，即使第一接点CT1和第二接点CT2之间的对准精度完全变成低(rougher)于第二最小工艺尺寸，每个第二接点CT2也能可靠的连接到至少一个第一接点CT1，每个第一接点CT1最多只能连接到一个第二接点CT2，即，每个第一接点CT1绝不会连接到多个第二接点CT2。
如上所述，用图10A-10C和图11A-11C所示的接触方法，即使不用高对准精度，也能连接硅衬底上的外围电路部分的接点部分和存储器部分的字线或位线的接点。
注意，不像常规存储器那样能预先逐一确定接点的位置，因此，在存储器工作中必须要有新的控制规则系统和控制电路。
例如，在存储器发货之前的检查工艺中，应规定检查方法，检测接点部分的连接状态，给形成为硅衬底上的外围电路部分的寻址电路中的存储器部分的构成存储单元改变和分配地址，或者，预先在硅衬底上形成外围电路部分中的任何接点位置都能工作的控制算法。
这里通过使用例如硅衬底上形成的PROM改变互连图形来改变寻址电路。
当用户使用存储器时，也可以用判断方法，判断第一接点CT1和第二接点CT2的连接状态，并给构成存储器部分的存储单元分配地址。
按本实施例的存储器的结构中，用第一最小工艺尺寸形成的外围电路部分，和用小于第一最小工艺尺寸的第二最小工艺尺寸形成的存储器部分相互叠置。存储器部分与外围电路部分的叠置对准精度比第二最小工艺尺寸粗糙。按此方式，通过叠置存储器部分和外围电路部分作为分开的多层膜，不需要高对准精度，有极小的工艺尺寸的微处理方法只用于为了增大容量而需要小型化的存储器部分。
特别是，用软光刻、干扰曝光、接触曝光和提供极小工艺尺寸的其他微处理方法容易制成用2-端器件构成的存储单元，但是，对准精度差。
而且，如图10A-10C或图11A-11C所示，通过连接连接到硅衬底上的外围电路部分的第一接点CT1和连接到字线WL或位线BL的第二接点CT2，可以连接存储器部分和外围电路部分而不需要高对准精度。
图12是按本实施例的存储器的电路结构框图。
虚线包围的部分，即，不是存储器部分20的部分，变成硅半导体衬底上形成的外围电路部分。在该外围电路部分上形成存储单元阵列，即，存储器部分20。
尽管在图12中省略了，假设一个存储器(存储器芯片)设置有多个存储单元阵列。一个存储器(存储器芯片)设置有多个存储单元阵列和外围电路部分，即，单元的输入/输出电路22、读电路27、记录电路28、行解码电路21和列解码电路23、和地址选择电路24。
存储器(存储器芯片)中可以设置：从多个存储单元阵列中选择一个存储单元阵列的单阵列选择电路25、与外边交换数据的输入/输出接口31、暂时存储从外边输入或输出到外边的数据的缓冲存储器30、在记录数据后或读数据时纠错的纠错电路29、控制阵列选择(地址选择)的控制电路26、或缓冲存储器和输入/输出接口之间的数据纠错、数据交换或时针、和存储器(存储器芯片)中的其他存储器通用的电路，即，这些电路可以被多个存储单元阵列共享。注意，也可以用在存储器(存储器芯片)中设置多个这些电路的结构，或相反，可以用在存储器(存储器芯片)中设置一个存储单元阵列和外围电路部分的结构。
按本实施例的存储器中存储单元阵列和外围电路部分之间的接点是重要的元件，在存储器发货之前的检查工艺中，和用户使用存储器时，根据从控制电路发出的接点检查信号，检查硅衬底上的规定的单元阵列的多个接点部分，和规定的行和列解码器单元阵列的接点部分之间的接点。而且，检查存储单元是否有存储器功能。
除进行导电检查之外，还要进行记录和再现检查。检查后，有效存储单元的地址信息和阵列信息存储在外围电路部分中设置的存储器中，或存储器公用电路中。这里用的存储器可以用按本实施例的2端器件构成的存储器构成，或者，用常规的SRAM，DRAM，闪速存储器，MRAM，FeRAM，熔断型或非熔断型存储器，或其他存储器构成。
第二实施例
根据本发明第二实施例使用半导体等作为存储器材料的存储器装置与根据第一实施例的存储器装置基本上相同，两个实施例的差别在于存储单元的结构不同。
图13是按本实施例的存储器的存储器部分中的存储单元的透视图。图中画有4个存储单元。
图2所示的按第一实施例的存储器中，对构成存储单元的阻挡层12a，记录层13a，和阻挡层14a构图，构成用于每个单元的图形，使相邻的单元相互完全隔离，但不总是需要隔离单元。例如，图13所示的按本实施例的存储器中，单元可以连接到按字线WL延伸方向的相邻单元。这种情况下，位线BL和字线WL延伸相互交叉的多个区域中，交叉点变成构成存储单元的2-端器件DE。
注意，相邻单元在记录时或在再现时起作用，但是，通过优化记录脉冲电流，或消除信号检测中的串扰信号或用其他的窍门，可以避免这些影响。
可以用与第一实施例大致相同的方法制造按本实施例的存储器。
通常按第一实施例的存储器制造方法中位线构图后，工艺结束，不腐蚀下阻挡层14a，记录层13a和阻挡层12a，只构图位线BL。
本实施例的存储器中，同样，按与第一实施例相同的方式，用第一最小工艺尺寸形成的外围电路部分和用比第一最小工艺尺寸小的第二最小工艺尺寸形成的存储器部分相互叠置，存储器部分与外围电路部分的叠置对准精度大于第二最小工艺尺寸。按此方式，通过叠置外围电路部分和存储器部分作为分开的多层膜，不需要高对准精度，有极小的工艺尺寸的微处理方法只用于为了增大容量而小型化的存储器部分。
第三实施例
根据本发明第三实施例使用半导体等作为存储器材料的存储器装置与根据第一实施例的存储器装置基本上相同。图14是按本实施例的存储器部分中的存储单元的透视图。
即，在所有的单元中构成存储单元的阻挡层12，记录层13，和阻挡层14不分开。均匀形成这些膜层。同样，这种情况下，位线BL和字线WL延伸而相互交叉的多个区域中的多个部分，交叉点变成构成存储单元的2-端器件DE。
可以用与第一实施例大致相同的方法制造按本实施例的存储器。
即，按第一实施例的存储器制造方法中，形成字线的导电层淀积后，膜层首先构图以形成字线，然后顺序淀积阻挡层14，记录层13和阻挡层12。在没有构图的这些膜层上形成位线BL。
本实施例的存储器中，同样，按与第一实施例相同的方式，用第一最小工艺尺寸形成的外围电路部分和用比第一最小工艺尺寸小的第二最小工艺尺寸形成的存储器部分相互叠置，存储器部分与外围电路部分的对准精度大于第二最小工艺尺寸。按此方式，通过外围电路部分和存储器部分叠置成分开的多层膜，不需要高对准精度，和有极小的工艺尺寸的微处理方法只用于为了增大容量而小型化的存储器部分。
第四实施例
根据本发明第四实施例使用半导体等作为存储器材料的存储器装置的透视图与根据第一实施例的存储器装置的透视图基本上相同。
半导体衬底Sub形成有外围电路部分。在该衬底上，通过例如绝缘膜，叠置包括字线WL和位线BL的存储器部分。用字线接点CTWL和位线接点CTBL和其他接点部分连接存储器部分和外围电路部分。
用半导体工艺通用的光刻方法和用有第一最小工艺尺寸的微处理方法在硅半导体衬底上形成外围电路部分。例如，它包括多个电路，这些电路包括：MOS晶体管，电阻器和电容器，和半导体存储器中除存储器部分外的其他器件，即地址，块；或者，在多层情况下，包括：膜层选择电路，用读出放大器电路的信号检测，记录控制电路；和，在多值结构情况下，包括：多值数据提取电路，和用闭合环记录控制电路的多值记录。根据需要，还包括例如数据编码器，数据解码器，纠错电路，升压电路，或其他电路，CPU，输入/输出电路，缓冲存储器等。
上述的存储器部分用按阵列形式配置的多个存储单元构成，用有例如第二最小工艺尺寸的半导体工艺通用的微处理方法制造，但是，电连接到外围电路部分的对准精度比通常从微处理尺寸预计的对准精度差。
注意“最小工艺尺寸”不是指隔离的图形的最小单位，而是最小工艺周期的1/2，即所谓的线和间隔的尺寸。
例如，当第二最小工艺尺寸是50nm时，常规的半导体器件或存储器要求的精度是50nm的30％以下，即，对准精度是15nm以下。
与此相反，本实施例的存储器中，不要求这样的高对准精度，因此，有可能容易获得极精细的工艺精度，或有可能用由于对准精度有问题而不能用的微处理方法。
图15是存储器部分中的存储单元的透视图。图中有4个存储单元。位线BL和字线WL的延伸而相互交叉，交叉点变成存储单元。
每个存储单元中，位线BL和字线WL之间设置记录材料构成的记录层。而且，根据需要，设置与记录层串联配置的二极管或非线性器件构成的选择开关层(以下也叫做“开关层”或“开关器件”)。而且，根据需要，也可以不设置阻挡层，以防止形成不需要的反应物。
上述的记录层和选择开关层均可以用有2个终端的2-端器件构成。
图16是沿按本实施例的半导体存储器的存储器部分中的位线延伸方向的剖视图。
半导体衬底40(Sub)设置外围电路部分(没画)。它上面通过绝缘膜形成构成字线WL的第一互连41a。
每个存储单元区中，第一互连41a有叠置在它上面的形成2-端器件DE的记录层42b，例如，非晶硅构成的电阻层，和例如二极管或非线性器件构成的选择开关层。除存储单元之外的区域用层间绝缘膜45掩埋。
而且形成上述的选择开关层43b，构成位线BL的第二互连46a。
也可以使用在第一互连41a和第二互连46a之间不设置选择开关层的、用记录材料构成的单层记录层。或者，根据需要，也可以用设置有多层阻挡层的多层结构。
构成上述的每个存储单元中的记录层42b的记录材料可以用：相位变化材料，熔断材料，或非熔断材料，或给记录材料加电压或电流脉冲而使其电阻值变化的其他电阻值变化材料。
上述的存储单元用串联连接的电阻器和二极管构成，或者，用由电阻器构成的2-端器件构成。加电压和电流脉冲引起电阻值变化来记录数据，而通过检测其电阻值来再现数据。
构成每个存储单元中的电阻器的记录层的记录材料可以用：相位变化材料，熔断材料，或非熔断材料等，电阻器用所谓的熔断材料薄膜构成，其中，加电压或电流脉冲造成存储单元的薄膜部分或全部破坏，或相位变化而使电阻值增大，或相反，用非熔断材料构成记录层时，加电压或电流脉冲使存储单元中的薄膜的全部或一部分绝缘破坏或相位变化，因而形成电流路径使其中的电阻值下降。
应用中存储器可分成两类，即，只能记录一次数据的可编程ROM，和根据加电压或电流脉冲的方法，使电阻值双向变化而重复记录和擦除数据的RAM。
相位变化材料可以用例如Ge，Si，Ag，In，Sn，Sb，Te，Se，As，Bi等构成的硫属化物半导体。也可以用例如GeSbTe，AgInSbTe或其他组合物。
这些材料的特性是，在存储和再现状态下，根据材料的温度变化，晶态和非晶态之间容易相位漂移，在结晶状态下的电阻值小，在非结晶状态下的电阻值高。
记录中，脉冲电流通过规定的单元，由材料本身的电阻值引起的焦耳热，或串联到相位变化材料的电阻器引起的焦耳热，加热记录材料，使材料温度至少达到结晶温度和不大于熔点温度。为此，在记录后获得结晶状态。使比引起结晶和材料加热到高于熔点的电流脉冲短而大的电流脉冲通过，然后迅速冷却，记录后能获得非晶态。
而且，通过适当选择记录条件，形成存储单元中的部分薄膜是多晶而其他部分是非晶态的中间态，可以获得当整个表面是多晶或非晶时所获得的电阻值的中间值。
为了防止金属互连材料和硫属化物由于加热两种材料之间的原子移动引起的反应，可以形成由氮化物材料或氧化物材料构成的阻挡层。
可以用只记录一次的写一次型记录材料，例如，熔断材料和非熔断材料作为构成记录层42b的记录材料。
可以用多晶硅、镍铬铁合金、或其他薄膜电阻器作为在记录时加电压或电流脉冲而使电阻值增大的所谓熔断材料。用由于记录电流的焦耳热引起电阻器破坏来记录数据。
常规的熔断材料中，记录使理想的电阻值变成无穷大引起膜断开，但是，这里的“熔断材料”包括存储单元的膜的极窄的区域绝缘破坏，或部分相位变化膜从非晶态变成多晶态，和由此引起电阻值持续增大。
而且，构成非熔断材料的材料有例如：非晶硅，金属(半导体)/绝缘薄膜/金属(半导体)，或其他非晶态材料，或通过绝缘材料的金属薄膜，加电压或电流脉冲使电阻值减小。
除电阻值变化材料本身之外，通过记录电阻值的偏差，以在互连材料和电阻值变化材料之间设置适合记录和读出的电阻值，也可以加阻挡层，以防止由于与金属互连或电阻值不变的电阻器的反应而造成的损坏。
J.Non-Crystalline Solids，137&138(1991)，pp.1257-2562公开了电阻值变化存储器，它有用例如铬，和例如V，W，Ni，Co，Ag，Al，Cr，Mn和Fe等各种类型的金属之间夹P+非晶态加氢硅构成的多层的结构。
作为二极管，可以用阈值电压为0.5V以下的所谓肖特基二极管，或金属-绝缘膜-金属构成的MIM二极管，但是，规定用的二极管是不用不同类型的材料之间的界面现象，是用膜厚10nm-50nm的薄膜，或有非线性电压-电流特性的材料构成二极管。例如，可以用只随温度升高电阻值下降的许多半导体材料构成的薄膜器件构成的二极管，例如，硅和锗的VI族半导体材料，如砷化镓的II-VI族半导体材料，如氮化镓的III-V族半导体材料，和含硫属化物元素的半导体构成的二极管。
这些材料可以是单晶，多晶，或非晶态中的任何一种。由于这些材料是半导体，所以，随着温度升高所产生的载流子量增大，因而电阻值减小。而且，可以用任何材料，即使电阻值不伴随着温度升高而下降，只要它是在加电压脉冲或加电流脉冲时其电阻值减小的材料即可。
例如，在Phys.Rev.Lett.21，(1968)，p.1450中，由S.R.Ovshinsky报道了用Mo电极夹例如非晶态TeAsSiGeP薄膜的某些类型的硫属化物非晶态半导体，当加在某个阈值电压以上的电压脉冲时，电阻值急剧下降。它可以用有这种特性的材料。
甚至在不用上述的二极管或非线性器件的情况下，但是只要用适当的电阻值，通过保持在预定电位按阵列配置的多个单元的互连，就有可能在记录或读出时减小单元之间的干扰。
记录材料的电阻值可以连续变化或者分几级变化，即，可以进行所谓的多值记录。
通过监测记录材料的记录状态，即，监测记录时的电阻值和将其反馈到记录电路，根据数据获得预定的电阻值，实现高精度记录。而且，除了在记录时同时读出外，也可以先记录数据，然后读出数据，并重复记录，直到按信号电平获得预定的电阻值为止。
记录材料可以是只能一次记录的材料和类似熔断材料或非熔断材料的能重复记录的材料中的任何一种材料。可以是常规的二进制电平(binarylevel)记录或多值记录。
它们中间，只能记录一次和能记录多值的器件中，它也可以将一次记录用到所谓的常规多值电平记录，以分配所有能记录和读出的多值电平，或者，可以用这种器件作存储器，只在一次记录中分配能记录和读出的多值电平中的一部分，然后分配剩余的可用多值电平，并随后记录，因此，即使重复记录数量有限，也能等效再写数据。
图17是按本实施例的存储器的存储器部分的字线和位线的配置和它们之间的接点和外围电路部分的平面图。
多根字线WL和位线BL按相互垂直的方向延伸。在交叉区域设置2-端器件DE和构成存储单元MC。
用连接到字线WL的接点(第一字线接点CTWL1)和连接到位线BL的接点(第一位线接点CTBL1)构成外围电路部分。
另一方面，字线WL设置有第二字线接点CTWL2，通过它连接到外围电路部分中设置的第一字线接点CTWL1。
位线BL设置有第二位线接点CTBL2，通过它连接到外围电路部分中设置的第一位线接点CTBL1。
上述的结构中，按字线WL的延伸方向按至少两列配置字线接点(第一字线接点CTWL1和第二字线接点CTWL2之间的接点)。
而且，按位线BL的延伸方向按至少两列配置位线接点(第一位线接点CTBL1和第二位线接点CTBL2之间的接点)。
为此，可以使字线接点和位线接点的配置周期大于字线WL和位线BL的配置周期。
第一字线接点CTWL1和第一位线接点CTBL1(以下叫做第一接点CT1)是边长为1/2S1的方形，第二字线接点CTWL2和第二位线接点CTBL2(以下叫做第二接点CT2)是边长为S1的方形，第一接点CT1和第二接点CT2按与相邻的第一接点CT1和第二接点CT2以2S1的最接近的周期配置。
另一方面，存储器部分的字线WL和位线BL的互连宽度是S2。它的最短周期是2S2。特别是在图17所示的情况下，S1＝2×S2。
可以用与字线WL和位线BL自对准方式形成存储器部分的存储单元，因而，不需要在构图时规定存储单元的绝对位置。只要存储单元形成在字线WL和位线BL的交叉位置就足够了。为此，本实施例的存储器中，存储器部分叠置在外围电路部分上时，只要对准精度能保证字线接点和位线接点的配置周期大于字线WL和位线BL的配置周期即可。存储器部分用比从存储器部分互连通常预计的对准精度粗的对准精度叠置在外围电路部分上。
以下描述按本实施例的半导体存储器的制造方法。
首先，使用CMOS工艺或其他常规的半导体工艺，在硅半导体衬底上形成除操作存储器需要的存储单元之外的外围电路部分，例如，地址选择电路，信号检测电路，数据输入和输出电路，记录脉冲控制电路，和再现脉冲控制电路。
这里，例如，存储器的形成方法是，用有高对准精度的处理方法，用例如用有最小工艺线宽F＝0.18-0.25μm的KrF激光器，用有最小工艺线宽F＝0.10-0.15μm的ArF激光器，或用有最小工艺线宽F＝0.10μm的F2激光器，和用有最小工艺线宽F＝0.10μm的叫做外UV光，电子束，X-射线等光源。
然后，在其上形成有外围电路部分的硅衬底上形成有精细存储单元的存储器部分。为了进行微处理，形成存储器部分时，如上述的和以下要描述的，由于存储器部分的结构和存储器部分和外围电路部分之间的接点配置，所以，在形成上述的外围电路部分时不需要高对准精度。
形成上述的存储器部分时的微处理方法最好用LEEPL。以下将描述用LEEPL的情况。
正如Jpn.J.Appl.，Phys.Vol.38(1999)，pt.1，pp.7046-7051中公开的LEEPL是这样一种微处理方法，淀积掩模，用低能电压电子束穿过掩模，以允许电子束穿过靠近处理过的衬底处的图形，和用适当电子束的使光刻胶曝光。
如上面的文献所描述的，通过规定的掩模位置可以使线和间隔的工艺尺寸达到50nm。还可以使线和间隔的工艺尺寸控制到30-40nm。
例如与EUV或EPL的其它微处理方法相比，LEEPL的硬件结构更简单，可以降低主要成本。但是，与常规的光刻或EUV相比，有产出率低的问题。
用薄膜构成的掩模所导致的问题是，掩模吸收不需要的电子束和产生热使掩模膨胀，掩模变形，因而不能长期保持对准精度和图形形状精度。
同一篇文献报道，如果相对于1cm×1cm的露出面积的允许变形精度为10nm，那么每小时产出60张12英寸的晶片。
与此相反，本实施例的存储器部分的微处理中，允许有较大的对准误差或变形误差，因此，通过升高电子束辐射量容易增加产出率。
例如，假设电子束辐射量、温度升高、变形量等之间成线性关系，那么允许变形量是20nm时，产出率有可能增大两倍，而且，当允许变形量是30nm时，产出率有可能增大三倍。
不仅可以缩短曝光时间，也可以从整体上缩短晶片对准所需的时间，因而有助于提高产出率。
因此，可以用总成本较低廉的LEEPL方法，能以高产出率形成高密度的存储单元。
这种优点在多层叠置记录存储单元的情况下效果特别大。
存储器部分的形成中，如图18A所示，首先在其上形成有上述的外围电路部分的硅衬底上用例如溅射法淀积形成第一互连(字线)的导电层41。
导电层材料可以用电阻值小的材料，例如：Al，Cu，Au或Ag，或者用电-磁容限(tolerance)优良的高熔点金属，例如：Mo，W，Ti，Cr或Pt。也可以混入一些添加剂，以提高粘接可靠性。
然后，用例如CVD法淀积非晶硅，形成记录层42。而且，它用于淀积形成二极管，非线性器件等的材料，以形成选择开关层43。
然后，用光刻胶膜44涂覆选择开关层43。
本实施例中，选择开关层叠置在记录层上，但是，不总是需要选择开关层，可以不形成选择开关层。而且，也可以在记录层的上面和/或下面叠置阻挡层。
如图18B所示，用例如LEEPL方法或其它的微处理方法构图，获得光刻胶膜44a。光刻胶膜44a作为掩模层，用于对下选择开关层43、记录层42和导电层41按第一互连(字线)方向构图。
上述的微处理方法中，在上述的外围电路部分形成时不要求高对准精度，可以用较粗的对准精度构图。上述的“高精度”设计成精度小于存储单元的微处理工艺线宽的20％-30％。
或者，与膜的形成工艺相反，也可以对光刻胶构图，然后形成膜，之后除去光刻胶和淀积在光刻胶上的不需要的膜，即，用所谓减去法对膜构图。
然后，如图19A所示，用光刻胶膜44a作掩模，腐蚀选择开关层43，形成处理成光刻胶膜的图形的选择开关层43a。
然后，如图19B所示，用光刻胶膜44a作掩模，腐蚀记录层42和导电层41，形成处理成光刻胶膜的图形的记录层42a和第一互连41a(字线WL)。
然后除去光刻胶膜44a。
然后，如图20A所示，通过旋涂和固化来涂覆有机绝缘材料或SOG，或者，用CVD法均匀淀积SiO2，SiF或其他所谓的“低-K”材料，以掩埋处理过的第一互连41a，录层42a和选择开关层43a之间的间隔，由此形成层间绝缘膜45。
然后，如图20B所示，例如，用CMP除去和光滑层间绝缘膜45直到露出选择开关层43a的表面(在没有设置选择开关层43a的情况下是录层42a)为止。
然后，如图21A所示，例如，用溅射法淀积形成第二互连(位线)的导电层46。按与第一互连(字线)相同的方式用各种类型的金属材料作为形成第二互连的导电膜材料。
然后，按与上述方式相同的方式，用LEEPL或其他微处理方法构图，获得光刻胶膜47。光刻胶膜47是形成掩模的膜层，掩模用于按垂直于第一互连(字线)方向的第二互连(位线)方向对下导电层46，选择开关层43a和录层42a构图。
上述的微处理方法中，按与上述方式相同的方式，在形成上述的外围电路部分时不需要高对准精度。上述的“高精度”设计成精度小于存储单元的微处理工艺线宽的20％-30％。
然后，用光刻胶膜作掩模，进行RIF或其他腐蚀，顺序处理导电层46，选择开关层43a和记录层42a，获得已构图的第二互连46a(位线)，选择开关层43b和录层42b。
然后，除去光刻胶膜，和用绝缘材料掩埋构图引起的存储单元之间的间隔，由此制成按本实施例的存储器的存储器部分的。
以下说明在上述的存储器制造方法中用LEEPL微处理存储器部分时形成外围电路部分时不需要用高对准精度的原因。
图22A-22C是连接到外围电路部分中设置的字线WL或位线BL的第一接点CT1和连接到字线WL或位线BL的第二接点CT2的配置平面图。
图22A显示在第一接点CT1和第二接点CT2没有对准误差的情况；图22B显示字线WL或位线BL和第二接点CT2的图形相对预先形成的第一接点CT1对准偏移到在方向DR(图中的右顶方向)的接点极限的情况；和图22C显示字线WL或位线BL和第二接点CT2的图形相对预先形成的第一接点CT1对准偏移到在方向DR(图中的左底方向)的接点极限的情况。
实际上，由于存在接点电阻问题，和工艺精度波动问题，或绝缘膜压力容限等问题，所以，第一接点CT1的最小尺寸、到相邻第一接点CT1的距离，连接到与第一接点CT1相邻的第一接点CT1的存储器部分的互连的距离等等必须要有一个范围。但是，理想的情况下，假设第一接点CT1和第二接点CT2只需要相互稍微接触，需要绝缘的位置只设置0或更大的距离。
图22B和22C中，当上、下、左、右移动相同的量时，出现第一接点CT1和第二接点CT2的接点极限，它的量是1.5×S2。
因此，在S1＝100nm和S2＝50nm的情况下接点形成中的最大对准误差变成75nm，这个精度值大于线宽和间隔为50nm微处理时通常要求的精度(在精度是线宽的30％的情况下精度是15nm)。
但是，当接点部分的接触电阻规定为常数时，即，第一接点CT1的接点面积和第二接点CT2的接点面积规定为恒定值时，对准误差的允许量变成25nm，这种情况下的误差值同样大于通常要求的对准精度。
而且，图22A中，字线WL和位线BL的周期不是恒定值。连接到按水平方向对准配置的3个接点部分最右边的接点部分的字线WL和位线BL与按向上方向相邻的字线WL或位线BL之间的间隔大于其他间隔。
与此同时，记录密度有某些下降。按水平方向对准配置的接点部分数量从3开始增加，或者，如图17所示，在上述的较大的间隔中设置一个接点部分和字线WL或位线BL，则可以抑制记录密度下降。
图23A-23C是用于连接到外围电路部分中设置的连接到字线WL或位线BL的第一接点CT1，和连接到字线WL或位线BL的第二接点CT2的配置平面图。第一接点CT1和第二接点CT2都形成边长为S1的方形。字线WL和位线BL的互连宽度是S2。
图23A显示第一接点CT1和第二接点CT2中没有对准误差的情况；图23B显示字线WL或位线BL和第二接点CT2的图形相对预先形成的第一接点CT1的对准偏移到在方向DR(图中的右顶方向)的接点极限的情况；和图23C显示字线WL或位线BL和第二接点CT2的图形相对预先形成的第一接点CT1的对准偏移到在方向DR(图中的左底方向)的接点极限的情况。
图23B和图23C中，当上、下、左、右移动相同的量时，出现第一接点CT1和第二接点CT2的接点极限，它的量是2×S2。
因此，在S1＝100nm和S2＝50nm的情况下接点形成中的最大对准误差变成100nm，这个精度值大于线宽和间隔为50nm的微处理时通常要求的精度(在精度是线宽的30％的情况下精度是15nm)。
图23A的情况下，同样，连接到按水平方向对准配置的3个接点部分最右边的接点部分的字线WL和位线BL与按向上方向相邻的字线WL或位线BL之间的间隔大于其他间隔。
图24显示的布图中，在上述的较大的间隔中设置一个接点部分和字线WLa或位线BLa。用该构图可以抑制记录密度下降。
图25显示图24所示图形的字线WL按两层叠置的布图。
通常，作为第一存储器层LY1，未示出的位线叠置在字线WL1上，有记录材料的记录层设置在字线与位线之间。由此构成存储单元。有连接到它们的第二字线接点CTWL2的字线WL1连接到要连接到外围电路部分的第一字线接点CTWL1。
另一方面，作为第二存储器层LY2，字线WL2叠置在位线上，有记录材料的记录层设置在字线与位线之间。由此构成存储单元。有连接到它们的第二字线接点CTWL2的字线WL2连接到要连接到外围电路部分的第一字线接点CTWL1。
图25所示的结构中两组字线共享一组位线。
两组字线WL1和WL2必须接触外围电路部分，当它们按上述方式叠置时，接点漂移，使得它们不重叠。
上述的图17、图22A、和图23A、图24和图25所示的布图中，显示出对应存储器部分中的相邻互连的接点部分按互连延伸方向在同一边上的端部相邻配置，但是，接点部分的配置不限于此。
例如，为了获得相同的效果，可以使对应于在存储器部分中按一个方向延伸的两个相邻互连的两个接点部分配置在按互连延伸方向中的一端和互连延伸方向的另一端。
以下描述按本实施例的存储器的制造方法的具体例。
其表面上形成有热氧化膜的p-型硅晶片的整个表面上，用溅射法形成膜厚为100nm的铬薄膜。
然后，表面上涂覆膜厚为1μm的正光刻胶，然后，通过掩模用汞灯的i-射线辐射对应存储单元部分的光刻胶膜部分，使其曝光。
该状态下，用真空退火装置在270固化光刻胶膜。光刻胶材料用作绝缘材料。
然后，用RF溅射法形成膜厚为100nm的非晶硅膜，用RF溅射法连续形成膜厚为100nm的钨膜，然后涂覆光刻胶，曝光，和显影，形成确定非晶硅和钨膜图形的光刻胶图形。
用该图形作掩模，用RIE腐蚀钨和非晶硅，然后除去不需要的光刻胶膜，形成测试样品。
铬膜与非晶硅之间的接点面积是4×9μm时，形成样品后的电阻值是9MΩ，电阻率是5×107Ω.cm。
非晶硅中加入少量的氧和铝，根据杂质加入量电阻率增大并连续变化可测试的范围达到5×108Ω.cm。如果对测试装置没有限制，则可以连续控制膜的电阻率使其达到非晶态的SiO2的电阻率，即，使膜变成绝缘膜。
相反，加比确定量多的少量锑，或铝、钛、铬，铂、或其他金属时，电阻率下降，能连续变化到1×10Ω.cm以下。
而且，通过增加金属的添加量，还可以使电阻率下降到非晶态金属的电阻率，即，达到1×10-4Ω.cm。
按此方式，电阻率能在宽范围连续变化是非晶态半导体特有的现象。在硅中也能获得相同的效果，此外，锗(Ge)，硫属化物半导体，和过渡金属氧化物，例如，氧化钒，氧化钨，氧化铬，和氧化钛有相同的效果。
除用溅射法之外，也可以用CVD法，镀膜工艺，汽相淀积形成的非晶态膜，与膜制造工艺没有太大的关系，它可以用组分，材料，和膜形成条件在大范围内控制电阻率，使膜从金属特性变成绝缘特性。
图26显示出在用铬膜/非晶硅膜/钨膜构成的存储单元的铬膜和钨膜加脉冲宽度为150ns的电压脉冲时，电阻值随所加电压变化的示意图。
电压是2.7V或以下时，在记录前和记录后的电阻值无变化，当电压在2.9V或以上时，电阻值急剧减小，当电压是3V时，电阻值变成5kΩ。从此开始，随着电压的进一步增大电阻值稍微缓慢的减小，下降到30Ω。用作只记录一次的PROM时，可以根据记录电压将电阻值设定在3MΩ-40Ω范围中的任何一个值。而且，在相同的记录条件下，通过加有相同的极性和窄脉冲宽度的小电压，从电阻值变成1kΩ的状态开始，可以使电阻值增大。
图27是在电阻值R设定到1kΩ的状态下，在用铬膜/非晶硅膜/钨膜构成的上述存储单元上，加图26所示的电压，然后重复加脉冲宽度是20nm电压是1V的电压脉冲，电阻值随R加脉冲电压AT的次数变化的示意图。
通过加20次电压脉冲，电阻值连续变化，从初始值1kΩ上升到14kΩ。因此，通过多次加电压脉冲可以进行多值记录。
如图26和图27所示，用铬膜/非晶硅膜/钨膜构成的上述存储单元中，通过加电压脉冲可以使电阻值双向变化。
甚至在非晶硅膜加入杂质电阻值也有相同的变化。这种情况下，加少量的铝时，电阻值的范围可以从初始值30MΩ变成40Ω。而且，当铝量增大时，电阻值范围可以从100kΩ变成10Ω。
以下描述按本实施例的存储器中数据记录和再现的方法。
图28是按本实施例的存储器的存储器部分中存储单元阵列的等效电路图。
这里显示出，阵列用4×4存储单元构成，每个存储单元由记录层的单电阻值变化器件构成。
与用MOS晶体管作为存储单元的常规情况不同，为了抑制在记录或读出时存储单元之间的干扰，必须控制在记录或读出时每个存储单元和互连的电位。
如图28所示，按4×4的阵列在4根字线(WL1-WL4)和4根位线(BL1-BL4)交叉的区域配置存储单元AXY(X，Y，＝1，2，3，4)。
每个存储单元的初始电阻值是Ri(Ω)，根据数据，记录后的电阻值是Ri(Ω)和Rw(Ω)(Ri＞Rw)。
注意，为了简化，假设所有单元中的Rw相同。
首先，假设只在存储单元A11中记录数据。
在这种情况下，Vw加到字线WL1，位线BL1进入地电平，即地电平0V，其余的字线和位线加Vw/2。
通过这样的电压设置，Vw只加到A11，Vw/2加到Ax1(x＝2，3，4)和A1y(y＝2，3，4)，其余的单元不加电压。
这里，Vw是记录必需的电压。而且，用于存储单元的材料在加Vw/2电压时，材料的电阻值没有任何变化，例如，材料有图26所示的特性，数据只记录在存储单元A11中。
这种情况下的功耗是Vw 2/R11+∑Vw 2/4Rxy(x＝2，3，4，y＝1)和(x＝1，y＝2，3，4)。用第二项表示没有选择的单元的不需要的功耗。Rxy表示在存储单元Axy记录期间的平均电阻值。
随后，即使在其他单元记录数据时，对应要记录的储器单元Axy给字线和位线加与上述电压相同的电压。
然后，假设在多个单元中同时记录数据。
例如，连接到字线WL1的存储单元A11，A12，A13和A14记录数据时，字线WL1加电压Vw，其他字线的电位设定为0V。根据储器单元A1y(y＝1，2，3，4)中要记录的数据，电压0V或Vw/2加到位线BLy(y＝1，2，3，4)。
存储单元中，位线加0V电压，存储单元加Vw，以记录数据。
只有Vw/2电压加到存储单元，Vw/2电压加到位线，所以不记录数据。
只有Vw/2的最大电压加到连接到除字线WL1以外的其他字线的存储单元，所以，同样不记录数据。
所有的存储单元中记录数据时，这种情况下的功耗是4Vw 2/R1y(y＝1，2，3，4)，即，所有的BLy(y＝1，2，3，4)的电位是0V。没有选择的存储单元的功耗是0。
另一方面，当加到所有位线上的电压是Vw/2时，功耗变成∑Vw 2/4Rxy(x＝1，2，3，4；y＝1，2，3，4)，和没有选择的存储单元中的不需要的功耗变成∑Vw 2/4Rxy(x＝2，3，4，y＝1，2，3，4)。“0”和“1”的二进制记录数据均匀分散处的不需要的存储单元中的平均功耗变成1/2∑Vw 2/4Rxy(x＝2，3，4；y＝1，2，3，4)。这种情况下，如上述的，不需要的存储单元中的功耗变成与单个存储单元中顺序记录数据情况下的功耗相同。
假设Ri＝200kΩ，和Rw＝160kΩ，和设定记录时的电阻值为恒定的Rxy＝180kΩ，而与数据无关，和设定Vw＝1V，和阵列尺寸是10×10。这种情况下，最大功耗变成10×10×1/4/160k＝0.15mW，最小功耗变成0.06mW。
而且，如果设定阵列的尺寸是100×100，那么功耗变成15mW和6mW。
而且，如果设定记录时加电压脉冲的时间是150ns，当阵列的尺寸是100×100时，记录传送速度能达到100位/150ns，即，660Mbps。
通过放慢记录传送速度能抑制功耗。例如，通过加周期为150ns的电压脉冲，然后，中止加周期为150ns的电压脉冲，那么功耗和记录传送速度都二等分。而且，使连接到同一位线的所有存储单元中不同时记录数据，但是，只在一半的存储单元中记录数据，使对应没有选择的存储单元的字线和位线的电位为Vw/2，功耗和记录传送速度都减小。
为了减小功耗而不损失记录传送速度，即使加电压脉冲一个短的时间周期，或减小电压或减小电流，或升高电阻值，都能有效延长记录材料的使用寿命。
当阵列由更大的1000×1000个单元构成时，最大的绝对功耗变成1.5W，最小的绝对功耗变成600mW，所以，必须用上述的功耗抑制方法。
用开关器件作为功耗抑制的其他方法也是有效的方法。有极高的电流开关速度的MOS晶体管，或pn-结二极管或其他器件也能将功耗抑制到很低，但是，这些器件不能微处理，所以不能用。
这里，用硫属化物半导体开关器件或非线性器件构成的开关器件，由于容易进行微处理，所以便于利用半导体的电阻温度特性。
前者是夹在Mo电极之间的TeAsSiGeP非晶态薄膜，或者，类似在Phys.Rev.Lett.21，(1968)p，1450中，由S.R.Ovshinsky报道的器件。上述器件的特性是，当加到器件上的电压低于阈值电压时电阻值极高，当加到器件上的电压等于或高于阈值电压时电阻值减小。电流开关速度容易达到3位数以上。而且，如果电流导通，截断所加的电压，则返回到原始的高电阻状态，器件重复工作。
由于开关器件是由非晶态膜构成的，所以通过在大范围内改变开关器件的组分或膜厚，可以适当选择开关器件的阈值电压和电阻值。
就膜厚而言，非晶态膜的膜厚下限是5nm以上。在该范围内可以使用。
用溅射法容易淀积这些膜，由于工作的原理不是对不同类型的材料之间的界面敏感的界面现象，由于在非晶态的大面积范围能获得一致的特性，所以优选按本发明的开关器件。
而且，即使不能获得电流的大的开关速度，例如，即使开关速度是2，也能减小功耗，所以效果很大。
如从上述的记录操作时设定电压所看到的，电压Vw/2加到没有选择的单元上。另一方面，所选择的存储单元记录数据时，加电压Vw。这种情况下，存储单元的电阻值随所加的电压成非线性变化，即，加电压Vw/2时电阻值高，加Vw电压时电阻值变小。由此，可以减小不需要的没有选择的单元的功耗。
一般的半导体材料只有随温度升高电阻值减小的特性。
而且，用半导体形成电阻时，有电流流过电阻所产生的焦耳热使温度升高和电阻值减小的特性。
例如，用是一种非晶态硫属化物半导体的TaGeSbS时，温度从0℃升高到28℃时使电阻值下降到1/10。该材料用于选择的部分存储单元时，如果开关器件的电阻值是Rsw，和叠置在该开关器件上的记录层的电阻值是RRC，那么总电阻值表示成：Rsw+RRC。记录时加到记录层上的电压正比于RRCVw/(Rsw+RRC)，没有选择的单元中的功耗正比于Vw 2/(Rsw+RRC)。这里由于电压Vw加到要用于记录的选择单元上，而电压Vw/2加到没有选择的单元上，所以，选择的单元中所加的电压或电流脉冲更大，因此，与所选择的单元的电压值相比，没有选择的单元中的Rsw电压值更大。而且，与选择的和没有选择的单元无关的Rsw是恒定值的情况相比，在选择的单元所加的记录数据用的电压较小，它有可能使没有选择的单元中的功耗更小。
在极短的时间可以不计热扩散时，由于焦耳热和温度升高不成比例，如果选择的存储单元的温度升高28℃，没有选择的存储单元中的温度升高是7℃，所以它们之间的温差约为20℃。由于电阻值之差可以达到几个数量级，因此有可能降低功耗。
这种状态是出现在所有半导体材料中的现象。例如，硅、锗、硅化锗、III-V族化合物半导体、II-VI族化合物半导体，过渡金属氧化物半导体、硫属化物半导体等。无论是结晶相或非晶相都可以用。
电阻值变化的记录材料也可以用半导体材料构成，所以，它也可以形成用于抑制上述的记录材料功耗的非线性器件。
这种情况下，存储单元用单层薄膜构成。这便于批量生产。
另一方面，当设置与记录材料构成的记录层分开的非线性器件时，它们可以串联在字线和位线之间，以形成存储单元。当记录材料用绝缘破坏作为记录机理时，或者，在有高金属添加浓度的情况下，电阻值随温度的变化较小。
这种情况下通过添加上述的半导体非线性器件，可以降低功耗。
以上的说明中，说明了是数字式记录的二进制数据的情况，但是，通过选择构成记录层的记录材料，可以同样执行模拟记录或多值数字记录。
每种上述的记录中，根据要记录的数据，通过改变加到选择的存储单元的电压Vw，可以进行模拟或数字记录。
例如，当有图26所示特性的材料中记录4个电平时，根据数据，分配Vw＝2.5V，2.9V，3.1V和3.6V，记录4个电平，即，有可能实现2位/单元记录。重要的是，即使加最大电压VWMAX的一半的电压，没有选择的存储单元的电阻值也不变。
如果由于器件的形状变化造成的初始电阻值不同或记录条件不同引起记录后电阻值变化大，则不可能记录多个电平和进行稳定的多值记录。
为了解决上述的问题，可以用监测方法，通过把信号反馈到记录控制电路，即，加记录补偿，以监测记录时加到存储单元的电压或流过存储单元和记录数据的电流。
图29显示出记录补偿电路的等效电路图。
由存储单元的记录层构成的电阻层R1连接到电阻元件R2至R6，缓冲器BF1和BF2，差分放大器DA，比较器CP，开关SW，电源VS和电压线VCC。
这里，存储单元的电阻层R1的初始电阻值设定为100KΩ。在连接到存储单元的位线上形成其电阻值小于R1的电阻值的信号检测电阻R2，和MOS晶体管构成的开关SW。这是控制加电压脉冲的时间的控制电路，以将存储单元的电阻值设定到规定值。
存储单元的电阻值高时，流过位线的电流小，因此，电阻器R2上的电压降小。而且，读信号电压Vr变成小于参考电压Vref，比较器CP的输出变“高”，开关SW导通，电流连续流过。
记录数据时，存储单元的电阻值R1下降，在Vref＝Vr时，开关SW断开，并且记录终止。
注意，在上述电路中，参考信号对设置单元的电阻值是必要的。例如，有用连接到公共字线的多个存储单元中的一个单元作参考单元和用它的电阻值作参考电阻值的方法，或者，在记录前用选择的存储单元的电阻值作参考电阻值的方法。
注意，图29所示的记录电路也可以用作读电路。这种情况下的信号输出是Vr。通过与参考电压Vref比较识别二进制数据或检测多值电平。
在读中同样可以用与记录相同的方式，必须控制加到选择单元的电压和加到没有选择的单元上的电压或流过的电流。
假设连接到相同字线的多个存储单元的读信号的情况。
例如，当读连接到字线WL1的存储单元的数据时，字线WL1的第一电位设定为读电压VR，对应要读的存储单元的位线电位设定为地电平(0V)。所有的位线也可以设定为地电平。
而且，没有选择的字线(WL2，WL3，WL4)设定为地电平。
VR值通常设置成即使VR加到存储单元上，记录材料的电阻值在读前或读后都不变，简单的说是0＜VR＜Vw。
如果从选择的存储单元读数据时的电阻值是RR，那么流过位线BLy的电流是VR/RR。由于RR根据记录数据而不同，所以在最终的分析中它变成可以通过检测流过位线BLy的电流来读数据。例如，当VR＝0.4V，RR1＝200kΩ，和RR2＝160kΩ时，IR1变成等于2uA，IR2变成等于2.5μA。
例如，当将电流转换成电压的电阻器连接到每根位线，该电组器的电阻值是20kΩ时，根据上述的信号产生40mV和50mV的电压信号。这些信号输出电压比常规的DRAM等的信号输出电压小。但是，本发明中，可以同时读共享字线的多根位线的信号。因此，即使一个单元的检测时间长，也能有效提高读出时的数据再现速度。而且，由于电流读出电路或放大器可以直接设置在每个单元阵列的正下方，所以，当单元阵列不是如此大时，就可以在单元附近设置读出电路或放大器，因此由互连之间的寄生容量引起的噪声变小，能充分再现数据。
在多值记录的情况下可以同样再现。但是，由于信号量变得更小，所以，与常规二进制数字信号的检测相比，读出速度变得更慢。
通常PROM只能记录一次。
但是，用能多值记录的记录材料，记录电路，和读出电路，就可以在已经记录了一次的存储单元补充再写数据。
例如，设置4个电平时，即在每个存储单元中可以设置2位的数据时，例如，在记录材料的电阻值随着记录而连续变小的情况下，开始记录时，用电阻值的两个高位有效的电平数字记录二进值数据。当补充写数据时，即，第二次记录时，用第二和第三最高电阻值电平记录数据，以能数字记录二进制数据。当补充再写数据时，即，第三次记录时，用电阻值的两个低电平记录数据。因此，在能够用4个电平多值记录的PROM中，数字记录二进制数据时，有可能最大达到3个记录。
同样，在能够用8个电平多值记录的PROM中，数字记录二进制数据时，有可能最大达到7个记录。在能够用16个电平多值记录的PROM中，数字记录二进制数据时，有可能最大达到15个记录。即，在能够用N个电平多值记录的PROM中，有可能最大达到(N-1)个记录。
而且，例如在能够用16个电平多值记录的PROM中，开始记录时，用其中的8个电平记录每个存储单元的3位，用剩余的8个电平补充再写，因此，有可以每个存储单元记录3位数据两次，而与在先记录的数据无关。
按该方式，可以设置多值记录电平和重复记录的数量，有可能扩大PROM的应用范围。
所用的记录块的地址信息、阵列、或存储单元，重复记录的次数，所用的多值电平，和其他记录管理数据都可以用本发明的非易失性存储器记录和存储，并用CPU外围电路部分中设置的或其他电路处理。
而且，在PROM中，检验工艺中不能测试所有单元的记录和读出。因此，很难保证高可靠性。但是，能够多值记录的PROM中，检验工艺中可以用两个极高的电平测试存储单元的记录和读出，从而能保证高可靠性。
按本实施例的存储器的电路结构框图与图12显示的按本发明第一实施例的存储器电路结构框图相同。
虚线包围的部分，即，除存储器部分20以外的部分，变成在硅半导体衬底上形成的外围电路部分。在外围电路部分上形成存储单元阵列，即存储器部分20。
尽管图12中没有示出，假设一个存储器(存储器芯片)设置有多个存储单元阵列。一个存储器(存储器芯片)设置有多个存储单元阵列和外围电路部分，即，多个存储单元输入/输出电路22，读电路27，记录电路28，行电路21和列电路23，地址选择电路24，和块选择电路(未示出)。
存储器(存储器芯片)中可以设置：从这些多个存储单元阵列中选择一个存储单元阵列的单个阵列选择电路25，与外边传送数据的输入/输出接口31，暂时存储从外边输入或输出到外边的数据的缓冲存储器30，记录后或读时进行纠错的纠错电路29，控制阵列选择(地址选择)、纠错、缓冲存储器和输入/输出接口之间的数据或时钟传送的控制电路26，和存储器中的其他存储器公用电路，它们可以由多个存储单元阵列共享。注意，也可以用在存储器(存储器芯片)中设置多个这些电路的结构，或者相反，也可以用在存储器(存储器芯片)中设置一个存储单元和多个外围电路部分的结构。
第五实施例
按第五实施例的半导体存储器与按第四实施例的半导体存储器大致相同，只是存储单元的结构不同。
图30是按本实施例的存储器的存储器部分中的存储单元的透视图。图中画有4个存储单元。
图15所示的按第四实施例的半导体存储器中，构成多个存储单元的记录层构图成每个存储单元，使相邻的单元相互完全隔离，但不总是需要隔离多个单元。例如，如图30所示，按本实施例的存储器中，存储单元可以连接到按字线WL的延伸方向的相邻存储单元。这种情况下，位线BL和字线WL延伸而相互交叉的多个区域中的多个部分变成构成存储单元的2-端器件DE。
注意，在记录时或再现时相邻的单元有影响，但是，通过优化记录脉冲电流或消除串扰信号或用信号检测中的其他诀窍，就可以避免这些影响。
可以用与第四实施例大致相同的方式制造按本实施例的半导体存储器。
即，按第四实施例的存储器的制造方法中，位线BL构图后，结束工艺，不腐蚀沿位线BL图形的记录层。
第六实施例
按第六实施例的存储器与按第四实施例的存储器大致相同，图31是按本实施例的存储器的存储器部分中的存储单元的透视图。
所有的存储单元中构成存储单元的记录层通常不分隔。均匀形成多层膜，这种情况下，同样，位线BL和字线WL延伸而相互交叉的多个区域中的多个部分变成构成存储单元的2-端器件DE。
可以用与第四实施例大致相同的方式制造按本实施例的半导体存储器。
即，按第四实施例的存储器的制造方法中，淀积形成字线WL的导电层后，导电层首先构图形成字线，然后淀积记录层，在它上面形成不构图的位线BL。
本发明不限于上述的实施例。例如，本实施例中说明了微处理方法，但对用半导体或存储材料构成的存储器的存储器部分允许使用有低对准精度的制造方法，但是本发明不限于此。本发明也可以用于需要重复相同的图形和进行微型构图的所有半导体器件。
综述本发明的多种效果，按本发明的存储器结构中，叠置用第一最小工艺尺寸形成的外围电路部分和用小于第一最小工艺尺寸的第二最小工艺尺寸形成的存储器部分，存储器部分与外围电路部分的叠置精度比第二最小工艺尺寸大。由于按此方式存储器部分与外围电路部分叠置成分隔的多层，有极小工艺尺寸的和不需要高对准精度的微处理方法可以用于制造要求小型化和扩大容量的存储器部分。
按本发明的存储器的制造方法，能制成按本发明的存储器。在存储器发货之前或在用户使用存储器期间，在检验工艺中要判断接点连接状态，并给构成存储器用的存储器部分的存储单元分配地址。
按本发明的半导体器件，用第一最小工艺尺寸形成的第一半导体部分和用小于第一最小工艺尺寸的第二最小工艺尺寸形成的第二半导体部分相互叠置，第一半导体部分与第二半导体的叠置精度比第二最小工艺尺寸大。由于第一半导体部分与第二半导体按该方式叠置成分开的多层，所以，不要求高对准精度和要极小工艺尺寸的微处理方法可以用于制造第二半导体部分。
而且按本发明的半导体器件的制造方法，能制成上述的按本发明的半导体器件。
而且，按本发明的存储器，存储器部分有按第一方向延伸的多个第一互连和按与第一方向不同的方向延伸的多个第二互连。第一互连和第二互连的多个交叉区域对应多个单独的存储单元，按第一互连延伸的方向按至少两列配置连接第一互连和外围电路部分的多个接点部分，按第二互连延伸的方向按至少两列配置连接第二互连和外围电路部分的多个接点部分。因此能制成有不需要高对准精度而形成的小型化存储器部分和扩大容量的存储器。
而且，按本发明的存储器的制造方法，能制成上述的按本发明的半导体器件。
同时已参考为了显示本发明而选择的实施例描述了本发明。本行业的技术人员应容易了解，在不脱离本发明的基本原理和范围的前提下，还可以进行各种改进。

Claims (26)

1.一种存储器装置，包括：
外围电路部分，用第一最小工艺尺寸形成；
存储器部分，叠置在所述的外围电路部分上，具有用小于所述第一最小工艺尺寸的第二最小工艺尺寸形成的多个存储单元；和
接点部分，连接所述的外围电路部分和所述的存储器部分，其中，
所述的存储器部分以比所述第二工艺尺寸低的对准精度与所述的外围电路部分叠置。
2.按权利要求1的存储器装置，其中所述的存储器部分有按第一方向延伸的多个第一互连和按与所述的第一方向不同的第二方向延伸的多个第二互连，第一互连与第二互连的交叉区域对应单个的存储单元。
3.按权利要求2的存储器装置，其中第一互连与第二互连的交叉区域中，形成连接到所述第一互连与第二互连的2-端器件，每个2-端器件对应单个的存储单元。
4.按权利要求1的存储器装置，其中所述的外围电路部分包括判断所述存储器部分和互连之间的连接状态的电路。
5.按权利要求2的存储器装置，其中，
所述的接点部分中，连接到所述的外围电路部分的多个第一接点和连接到所述存储器部分的多个第二接点连接，
所述第一接点的数量大于所述第二接点的数量，
每个第二接点连接到至少一个第一接点，
每个所述的第一接点最多连接到一个第二接点，和
一个第二接点连接到多个所述的第一互连和多个所述的第二互连中的任何一个。
6.按权利要求5的存储器装置，其中，
所述多个第一接点是矩形，按一维或二维配置方向周期性的重复配置；
所述多个第二接点是矩形，按与所述第一接点配置方向相同的配置方向周期性的重复配置；和
在第一接点和第二接点的配置方向，第一接点的长度L1，和第一接点之间的间隔S1，和第二接点的长度L2，和第二接点之间的间隔S2之间的关系符合下列不等式(1)和(2)：
    L1＜S2                              (1)
    S1＜L2                              (2)
7.按权利要求5的存储器装置，其中，
所述的多个第二接点是直线形，按第二接点的配置方向周期性的重复配置；
所述的多个第一接点是矩形，按垂直所述第二接点的配置方向的配置方向周期性地重复配置，并按所述第二接点的配置方向按逐渐增大的预定间距移位；与第二接点配置方向相关的，按垂直所述第二接点的配置方向的配置方向形成的两个相邻第一接点之间的间隔S3，和与第二接点配置方向相关的所述第一接点的长度L3，和第二接点的长度L4，和所述第二接点之间的间距S4之间的关系符合下列不等式(3)和(4)：
    L3＜S4                              (3)
    S3＜L4                              (4)
8.按权利要求7的存储器装置，其中，所述第二接点由所述多个第一互连和述多个第二互连延伸形成。
9.一种存储器装置的制造方法，包括下列步骤：
在半导体衬底上用第一最小工艺尺寸形成外围电路部分的步骤；
形成连接到外围电路部分的多个第一接点的步骤；
用比所述第一工艺尺寸小的第二工艺尺寸形成叠置在所述外围电路部分上的存储器部分的步骤，存储器部分与外围电路部分的叠置对准精度比第二最小工艺尺寸低；和
形成连接到所述第一接点并连接到所述存储器部分的多个第二接点的步骤。
10.按权利要求9的存储器装置的制造方法，其中：
形成所述存储器部分的步骤包括：
形成按第一方向延伸的多个第一互连的步骤，
至少在对应单个存储单元的区域中，构成要连接到所述第一互连的存储单元的器件的形成步骤，和
形成按与所述第一方向不同的方向延伸的、要连接到所述器件的多个第二互连，和
在形成所述第一互连的步骤中，形成所述第一互连和一个第二接点的连接，和
形成所述第二互连的步骤中，形成所述第二互连和一个第二接点的连接。
11.按权利要求10的存储器装置的制造方法，还包括：形成作为构成所述存储单元的器件的2-端器件。
12.按权利要求9的存储器装置的制造方法，其中，形成所述外围电路部分的步骤包括形成判断所述存储器部分和互连之间的连接状态的电路。
13.按权利要求9的存储器装置的制造方法，其中：
形成其数量大于所述第二接点数量的第一接点，和
每个第二接点至少连接到一个第一接点，和
每个第一接点最多连接到一个第二接点。
14.一种存储器装置的使用方法，该存储器宝库用第一最小工艺尺寸形成的外围电路部分，具有用比所述的第一最小工艺尺寸小的第二最小工艺尺寸形成的多个存储单元的存储器部分，和连接所述外围电路部分和所述存储器部分的接点部分，所述存储器部分与所述外围电路部分的叠置对准精度比第二最小工艺尺寸低，
连接到所述外围电路部分的多个第一接点和连接到所述存储器部分的多个第二接点在所述的接点部分相互连接，所述第一接点的数量大于所述第二接点的数量，每个第二接点至少连接到一个第一接点，和每个第一接点最多连接到一个第二接点，
该使用方法判断所述存储器制造结束时或使用所述存储器时的所述第一接点和第二接点的连接状态，并给构成所述存储器部分的存储单元分配地址。
15.一种半导体器件，包括：
第一半导体部分，用第一最小工艺尺寸形成，
第二半导体部分，用比第一最小工艺尺寸小的第二最小工艺尺寸形成，并叠置在所述第一半导体部分上，和
接点部分，连接所述第一半导体部分和所述第二半导体部分，其中，
第二半导体部分以比第二最小工艺尺寸粗糙的对准精度与所述第一半导体部分叠置。
16.一种半导体器件的制造方法，包括：
在半导体衬底上用第一最小工艺尺寸形成第一半导体部分的步骤；
形成连接到所述第一半导体部分的多个第一接点的步骤；
用比所述第一最小工艺尺寸小的第二最小工艺尺寸形成叠置在所述第一半导体部分上的第二半导体部分的步骤，第一半导体部分与第二半导体部分的叠置对准精度比第二最小工艺尺寸低；和
通过连接到所述第一接点，形成连接到所述第二半导体部分的多个第二接点的步骤。
17.一种存储器装置，包括：
外围电路部分，
存储器部分，具有叠置在所述外围电路部分上的多个存储单元，和
接点部分，连接所述外围电路部分和所述存储器部分，其中，
所述存储器部分有按第一方向延伸的多个第一互连和按与第一方向不同的方向延伸的多个第二互连，第一互连与第二互连的交叉区域对应单个的存储单元，
连接所述第一互连和外围电路部分的所述接点部分在所述第一互连延伸的方向按至少两列配置，用于连接所述第二互连和外围电路部分的所述接点部分在所述第二互连延伸的方向按至少两列配置。
18.按权利要求17的存储器装置，其中：
所述外围电路部分用第一最小工艺尺寸形成，和
所述存储器部分用比所述第一最小工艺尺寸小的第二最小工艺尺寸形成。
19.按权利要求17的存储器装置，其中所述第一互连和第二互连的交叉区域中，形成连接到所述第一互连和第二互连的2-端器件，所述2-端器件对应单个的存储单元。
20.按权利要求19的存储器装置，其中所述2-端器件是电阻器层或电阻器层和开关层的叠层。
21.一种存储器装置，包括：
外围电路部分，
具有叠置在所述外围电路部分上的多个存储单元的存储器部分，和
连接所述外围电路部分和所述存储器部分的接点部分，其中，
所述存储器部分有按第一方向延伸的多个第一互连和按与第一方向不同的方向延伸的多个第二互连，所述第一互连和第二互连的交叉区域对应单个的存储单元，和
在连接到所述第一互连和第二互连的所述第一互连和第二互连的交叉区域中，形成由通过记录使电阻值改变的材料构成的单层，或形成由通过记录使电阻值改变的材料构成的单层和在单层中工作的开关层的叠层。
22.一种存储器装置的制造方法，包括：
在半导体衬底上形成外围电路部分的步骤；
形成连接到所述外围电路部分的多个第一接点的步骤；
形成存储器部分的步骤，该存储器部分具有按第一方向延伸的多个第一互连和按与第一方向不同的方向延伸的多个第二互连，所述第一互连和第二互连的交叉区域对应单个的存储单元，存储器部分叠置在外围电路部分上；和
通过连接到所述第一接点，形成连接到所述存储器部分的第一互连和第二互连的多个第二接点的步骤，
所述方法还包括：在所述第一互连延伸方向、按至少两列配置连接到所述第一互连的所述第二接点和所述第一接点的位置，和在所述第二互连延伸方向、按至少两列配置连接到所述第二互连的所述第二接点和所述第一接点的位置。
23.按权利要求22的存储器装置的制造方法，其中，
用第一最小工艺尺寸形成所述外围电路部分，和
用比所述第一最小工艺尺寸小的第二最小工艺尺寸形成所述存储器部分。
24.按权利要求22的存储器装置的制造方法，其中，
形成所述存储器部分的步骤包括：形成所述第一互连的步骤，至少在对应单个存储单元的区域中构成要连接到所述第一互连的存储单元的器件的形成步骤，和形成要连接到所述器件的第二互连的步骤。
25.按权利要求24的存储器装置的制造方法，其中形成2-端器件，作为构成所述存储单元的器件。
26.按权利要求25的存储器装置的制造方法，基中形成电阻器层、或电阻器层和开关层的叠层作为2-端器件。
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