KR100988676B1 - 기억 장치와 그 제조 방법 및 사용 방법, 반도체 장치와그 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 166
- 239000004065 semiconductor Substances 0.000 title claims abstract description 128
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 49
- 230000002093 peripheral effect Effects 0.000 claims abstract description 135
- 238000003754 machining Methods 0.000 claims abstract description 96
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 239000010410 layer Substances 0.000 claims description 200
- 239000000463 material Substances 0.000 claims description 126
- 238000003860 storage Methods 0.000 claims description 28
- 239000002356 single layer Substances 0.000 claims description 7
- 230000004888 barrier function Effects 0.000 abstract description 46
- 239000010408 film Substances 0.000 description 113
- 238000012545 processing Methods 0.000 description 45
- 229910052710 silicon Inorganic materials 0.000 description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 28
- 239000010703 silicon Substances 0.000 description 28
- 230000008569 process Effects 0.000 description 26
- 230000008859 change Effects 0.000 description 22
- 239000010409 thin film Substances 0.000 description 18
- 229910021417 amorphous silicon Inorganic materials 0.000 description 17
- 229910052751 metal Inorganic materials 0.000 description 17
- 239000002184 metal Substances 0.000 description 17
- 238000000059 patterning Methods 0.000 description 16
- 238000002174 soft lithography Methods 0.000 description 15
- 229910052804 chromium Inorganic materials 0.000 description 12
- 239000011651 chromium Substances 0.000 description 12
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 11
- 150000004770 chalcogenides Chemical class 0.000 description 11
- 230000007423 decrease Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 11
- 238000005459 micromachining Methods 0.000 description 11
- 229910052721 tungsten Inorganic materials 0.000 description 11
- 238000005530 etching Methods 0.000 description 10
- 239000011810 insulating material Substances 0.000 description 10
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 10
- 239000010937 tungsten Substances 0.000 description 10
- 238000012937 correction Methods 0.000 description 9
- 238000010894 electron beam technology Methods 0.000 description 9
- 238000001459 lithography Methods 0.000 description 9
- 238000001514 detection method Methods 0.000 description 8
- 238000004544 sputter deposition Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 239000013078 crystal Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 7
- 238000012546 transfer Methods 0.000 description 7
- 239000000872 buffer Substances 0.000 description 6
- 238000007689 inspection Methods 0.000 description 6
- 238000009413 insulation Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 239000012782 phase change material Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 238000003491 array Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 5
- 229910052732 germanium Inorganic materials 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000003672 processing method Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 238000002425 crystallisation Methods 0.000 description 4
- 230000008025 crystallization Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052787 antimony Inorganic materials 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 230000018109 developmental process Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 230000005291 magnetic effect Effects 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 239000004033 plastic Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910052718 tin Inorganic materials 0.000 description 3
- 229910052720 vanadium Inorganic materials 0.000 description 3
- 229910000763 AgInSbTe Inorganic materials 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910003321 CoFe Inorganic materials 0.000 description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910020177 SiOF Inorganic materials 0.000 description 2
- 239000000654 additive Substances 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 229910052797 bismuth Inorganic materials 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000000609 electron-beam lithography Methods 0.000 description 2
- 230000005294 ferromagnetic effect Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 230000005415 magnetization Effects 0.000 description 2
- 229910001120 nichrome Inorganic materials 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 230000010287 polarization Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- FGIUAXJPYTZDNR-UHFFFAOYSA-N potassium nitrate Chemical compound [K+].[O-][N+]([O-])=O FGIUAXJPYTZDNR-UHFFFAOYSA-N 0.000 description 2
- 230000008929 regeneration Effects 0.000 description 2
- 238000011069 regeneration method Methods 0.000 description 2
- 229910052711 selenium Inorganic materials 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 229910052714 tellurium Inorganic materials 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- 229910000314 transition metal oxide Inorganic materials 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 101100264195 Caenorhabditis elegans app-1 gene Proteins 0.000 description 1
- 229910000618 GeSbTe Inorganic materials 0.000 description 1
- 229910018321 SbTe Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- WGLPBDUCMAPZCE-UHFFFAOYSA-N Trioxochromium Chemical compound O=[Cr](=O)=O WGLPBDUCMAPZCE-UHFFFAOYSA-N 0.000 description 1
- XHCLAFWTIXFWPH-UHFFFAOYSA-N [O-2].[O-2].[O-2].[O-2].[O-2].[V+5].[V+5] Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[V+5].[V+5] XHCLAFWTIXFWPH-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 229910021486 amorphous silicon dioxide Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000003915 cell function Effects 0.000 description 1
- 229910000423 chromium oxide Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000013075 data extraction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- KWLSQQRRSAWBOQ-UHFFFAOYSA-N dipotassioarsanylpotassium Chemical compound [K][As]([K])[K] KWLSQQRRSAWBOQ-UHFFFAOYSA-N 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- WPBNNNQJVZRUHP-UHFFFAOYSA-L manganese(2+);methyl n-[[2-(methoxycarbonylcarbamothioylamino)phenyl]carbamothioyl]carbamate;n-[2-(sulfidocarbothioylamino)ethyl]carbamodithioate Chemical compound [Mn+2].[S-]C(=S)NCCNC([S-])=S.COC(=O)NC(=S)NC1=CC=CC=C1NC(=S)NC(=O)OC WPBNNNQJVZRUHP-UHFFFAOYSA-L 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000005300 metallic glass Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 235000010333 potassium nitrate Nutrition 0.000 description 1
- 239000004323 potassium nitrate Substances 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000001552 radio frequency sputter deposition Methods 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000007779 soft material Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 229910001930 tungsten oxide Inorganic materials 0.000 description 1
- GPPXJZIENCGNKB-UHFFFAOYSA-N vanadium Chemical compound [V]#[V] GPPXJZIENCGNKB-UHFFFAOYSA-N 0.000 description 1
- 229910001935 vanadium oxide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
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Abstract
본 발명은 고정밀도의 얼라이먼트를 필요로 하지 않고 제조 할 수 있는 기억 장치와 그 제조 방법, 이러한 방식으로 제조된 기억 장치의 사용 방법에 관한 것으로, 제1 최소 가공 치수로 형성된 주변 회로부(제1 반도체부)가 기판에 형성되며, 제1 최소 가공 치수보다도 작은 제2 최소 가공 치수로 형성된 메모리부(제2 반도체부)가 그 상층에 적층되고, 메모리부(제2 반도체부)는 제2 최소 가공 치수보다도 큰 얼라이먼트 정밀도로 주변 회로부(제1 반도체부)에 대하여 적층되어 있거나 혹은, 메모리부에서 워드선 WL과 비트선 BL이 교차하는 영역에 2 단자 디바이스로 이루어지는 메모리 셀이 형성되며, 워드선 및 비트선과 주변 회로부를 접속하는 컨택트부는 각각 워드선과 비트선의 연장되는 방향으로 2열 이상으로 배치된 구성이다.
반도체 기판, 도전층, 제1 배선(워드선), 배리어층, 기록층
Description
도 1은 제1 실시 형태에 따른 기억 장치의 사시도이다.
도 2는 제1 실시 형태에 따른 기억 장치의 메모리부에서의 메모리 셀의 모식적인 사시도이다.
도 3은 제1 실시 형태에 따른 기억 장치의 메모리부에서의 비트선의 연장 방향에 따르는 단면도이다.
도 4a 및 4b은 제1 실시 형태에 따른 기억 장치의 제조 방법의 제조공정을 나타내는 단면도이다.
도 5a 및 5b은 소프트 리소그래피법(임프린트(imprint)법)에 의한 패턴 가공 방법을 도시하는 단면도이다.
도 6a 및 6b은 도 4b의 연속 단계를 나타내는 단면도이다.
도 7a 및 7b은 도 6b의 연속 단계를 나타내는 단면도이다.
도 8a 및 8b은 도 7b의 연속 단계를 나타내는 단면도이다.
도 9는 제1 실시 형태에 따른 기억 장치의 워드선 컨택트 혹은 비트선 컨택트 등의 컨택트부의 확대도이다.
도 10a는 워드선 컨택트 혹은 비트선 컨택트 등의 컨택트부의 레이아웃이 예를 나타내는 평면도이다.
도 10b는 제1 컨택트의 평면도이다.
도 10c는 제2 컨택트의 평면도이다.
도 11a은 워드선 컨택트 혹은 비트선 컨택트 등의 컨택트부의 레이아웃의 다른 예를 나타내는 평면도이다.
도 11b는 제1 컨택트의 평면도이다.
도 11c는 제2 컨택트의 평면도이다.
도 12는 제1 실시 형태에 따른 기억 장치의 회로 구성을 나타내는 블록도이다.
도 13은 제2 실시 형태에 따른 기억 장치의 메모리부에서의 메모리 셀의 모식적인 사시도이다.
도 14는 제3 실시 형태에 따른 기억 장치의 메모리부에서의 메모리 셀의 모식적인 사시도이다.
도 15는 제4 실시 형태에 따른 기억 장치의 메모리부에서의 메모리 셀의 모식적인 사시도이다.
도 16은 제4 실시 형태에 따른 기억 장치의 메모리부에서의 비트선의 연장 방향에 따르는 단면도이다.
도 17은 제4 실시 형태에 따른 기억 장치의 메모리부의 워드선 및 비트선 및 이들과 주변 회로부와의 컨택트의 배치를 도시하는 평면도이다.
도 18a 및 18b은 제4 실시 형태에 따른 기억 장치의 제조 방법의 제조공정을 나타내는 단면도이다.
도 19a 및 19b은 도 18b의 연속 단계를 나타내는 단면도이다.
도 20a 및 20b은 도 19b의 연속 단계를 나타내는 단면도이다.
도 21a 및 21b은 도 20b의 연속 단계를 나타내는 단면도이다.
도 22a∼22c은, 주변 회로부에 설치된 워드선 또는 비트선에 접속하기 위한 제1 컨택트와, 워드선 또는 비트선에 접속하는 제2 컨택트의 배치를 도시하는 평면도이다.
도 23a∼23c은, 주변 회로부에 설치된 워드선 또는 비트선에 접속하기 위한 제1 컨택트와, 워드선 또는 비트선에 접속하는 제2 컨택트의 배치를 도시하는 평면도이다.
도 24은 도 23에 도시되는 패턴이 넓게 되어 있는 스페이스 사이에 또한 컨택트부 및 워드선 또는 비트선을 설치한 레이아웃을 도시한다.
도 25은 도 24에 도시되는 패턴의 워드선을 2층 적층시킨 경우의 레이아웃을 도시한다.
도 26은 크롬막/비정질 실리콘막/텅스텐막에 의해서 구성된 메모리 셀의 크롬막과 텅스텐막에, 펄스 폭 150ns의 전압 펄스를 인가했을 때의 인가 전압에 대한 저항값의 변화를 나타내는 도면이다.
도 27은 펄스 폭 20ns 전압 1V의 펄스를 반복하여 인가한 경우의 펄스 전압 인가 횟수에 대한 저항값의 변화를 나타내는 도면이다.
도 28은 제4 실시 형태에 따른 기억 장치의 메모리부에서의 메모리 셀 어레이의 등가 전기 회로도이다.
도 29은 제4 실시 형태에 따른 기억 장치의 기록 보상 회로의 등가 회로도의 예를 나타낸다.
도 30은 제5 실시 형태에 따른 기억 장치의 메모리부에서의 메모리 셀의 모식적인 사시도이다.
도 31은 제6 실시 형태에 따른 기억 장치의 메모리부에서의 메모리 셀의 모식적인 사시도이다.
<본원의 주요 부분에 대한 간단한 설명>
10, 40(Sub) : 반도체 기판
11, 41 : 도전층
11a, 41a, WL, WLa, WL1∼WL4 : 제1 배선(워드선)
12, 12a, 12b : 배리어층
13, 13a, 13b, 42, 42a, 42b : 기록층
14, 14a, 14b : 배리어층
15, 15a, 44, 44a : 레지스트막
15p : 볼록부
16 : 스탬퍼
16d : 오목부
17, 45 : 층간 절연막
18, 46 : 도전층
18a, 46a, BL, BLa, BL1∼BL4 : 제2 배선(비트선)
19 : 레지스트막
20 : 메모리 셀 어레이
21 : 행 디코더
22 : 셀 입출력 회로
23 : 열 디코더
24 : 어드레스 선택 회로
25 : 어레이 선택 회로
26 : 제어 회로
27 : 판독 회로
28 : 기록 회로
29 : 에러 정정 회로
30 : 버퍼 메모리
31 : 입출력 인터페이스
43, 43a, 43b : 선택 스위치층
A11∼A44 : 메모리 셀
본 발명은 기억 장치와 그 제조 방법 및 사용 방법, 반도체 장치와 그 제조 방법에 관한 것으로, 특히, 미세한 패턴의 메모리 셀 등을 낮은 얼라이먼트 정밀도로 적층하여 형성 할 수 있는 기억 장치와 그 제조 방법 및 사용 방법, 미세한 패턴 등을 낮은 얼라이먼트 정밀도로 적층하여 형성 할 수 있는 반도체 장치와 그 제조 방법에 관한 것이다.
메모리 디바이스로서, 마스크 ROM, PROM, SRAM, DRAM, 플래시 메모리, 강유전체 랜덤 액세스 메모리(FeRAM), 자기 랜덤 액세스 메모리(MRAM), 상 변화 메모리등, 많은 종류의 고체 메모리 디바이스가 개발 및 제조되어 있다.
상기한 각종 고체 메모리 디바이스 중, 그 대부분이 "포토리소그래피"라고 불리는 미세 가공 기술을 이용하여 형성되어 있고, M0S 전계 효과 트랜지스터(Metal-Oxide-Semiconductor Field Effect Transistor, 이하 단순히 "MOS 트랜지스터"라고 한다)를 기본으로 한 메모리 셀 구조를 갖고 있다.
상기한 각종 고체 메모리 디바이스의 어느 타입의 메모리에 있어서나, 고기록 밀도화나 저가격화를 달성하기 위하여, 리소그래피 기술의 최소 가공 선폭을 더욱 작게 하는 미세 가공 기술의 개발이 진행되고 있고, 이것에 따라, 미세 가공 기술에 대응한 M0S 트랜지스터, 또한, 그것에 적응한 메모리 셀 구조나 셀 기록 재료 등의 개발이 행하여지고 있다.
미세 가공에 대해서는, 현재, 최소 가공 선폭 F(디자인 룰 혹은 노드)로서 0.13㎛의 프로세스가 최첨단(cutting edge)의 양산에 사용되고 있고, 차세대는 0.10㎛, 또한, 그 다음 세대에는 0.07㎛, 0.05㎛, 0.035㎛이라는 로드 맵이 설계되고 있다.
이와 같이 최소 가공 선폭이 축소되면, 메모리 셀의 사이즈도 그것에 따라서 축소되기 때문에, 기록 밀도가 향상되어, 메모리의 대용량화가 이루어진다.
현재 행해지고 있는 리소그래피에 있어서는, 노광 광원으로서 "심 자외(deep ultraviolet)"라고 불리는 파장 범위의 광원인 파장 248nm의 KrF 레이저가 이용되고 있고, 또한 선단 프로세스로서는 파장 193nm의 ArF 레이저가 이용되고 있으며, 이들에 의해, O.10㎛까지의 미세 가공이 가능하다.
또한, 그 다음 세대로서는, 파장 13nm의 극 자외광을 이용한 포토리소그래피 (EUV)와, 투영형 전자선 리소그래피(EPL)가 유망시되고 있다.
그러나, 상기한 광원을 이용한 포토리소그래피는, 어느 것이나 종래의 포토리소그래피 설비에 비하여, 광원, 전자선 원(electron beam source), 렌즈계 및 마스크 등이 고가이며, 아울러, 마스크의 정합 정밀도, 즉, 얼라이먼트 정밀도를 보다 높게 할 필요가 있기 때문에 기구계에 초고정밀도가 요구된다. 따라서, 미세 가공 선폭이 작아져, 메모리의 기록 밀도가 향상해도, 설비 비용 혹은 처리량 저하에 따르는 비용 증대의 점에서 큰 문제를 갖는다.
얼라이먼트 정밀도는, 예를 들면, 최소 가공 선폭의 30% 정도이고, 최소 가공 선폭을 0.05㎛으로 하면, 0.015㎛의 정밀도가 필요하게 된다.
상기한 EUV 및 EPL보다도 저비용으로 미세 가공이 가능한 기술로서, 저 에너지 전자 빔 등배 근접 전사 방식(LEEPL : low energy electron projection lithography)이 알려져 있다.
"LEEPL"이란, 피 가공 형상과 등배로 동일 형상의 개구를 갖는 얇은 마스크를 이용하고, 그 개구를 통해 저 에너지 전자를 투과시켜, 피 가공재의 표면에 덮힌 레지스트에 조사함으로써 노광을 행하는 방법이다.
한편, 상기한 포토리소그래피와는 다른 염가의 미세 가공 기술로서, 예를 들면 문헌("Soft Lithography" Y.Xia and G.M.Whitesides, Angew. Chem. Int. Ed. ,37 (1998), pp.550-575)에 "소프트 리소그래피"라고 불리는 기술이 개시되어 있다.
소프트 리소그래피 기술에서는, 그 표면에 미세한 요철 패턴이 미리 형성된 탄성체를 미세 패턴의 피 형성 기판 표면의 레지스트 등에 컨택트시켜, 탄성체의 요철 패턴을 상기 기판 상의 레지스트에 전사시키고, 그 후의 에칭 또는 다른 프로세스에 의해 기판상에 형성함으로써 미세 가공을 행한다.
상기한 탄성체는 플라스틱이나 얇은 무기 재료 등으로 이루어지지만, 부드러운 소재를 사용하고 있기 때문에, 상기한 리소그래피 기술은 "소프트 리소그래피"라고 불리고 있다.
또한, 예를 들면 문헌("Deep-ultraviolet interferometric lithography as a tool for assessment of chemically amplified photoresist performance", W.Hinsberg, F.A. Houle, J. Hoffnagle, M. Sanchez, G. Wallraff, M. Morrison, and S. Frank, J. Vac. Sci. Technol. B, 16, 3689 (1998))에 "간섭 노광법"이라고 불리는 염가의 리소그래피법이 개시되어 있다.
간섭 노광법에서는, 위상이 갖추어진 레이저광을 공간에서 빔분할기에 의해 2 분할하고, 패턴의 피 형성 기판 표면의 레지스트에 각각 다른 방향으로 비스듬히 빛을 조사시켜, 레지스트면에서 2개의 빛을 간섭시킴으로써, 미세한 주기의 라인 패턴을 레지스트면에 형성하는 방법이다.
또한, 종래의 "스텝퍼" 혹은 "스캐너"라고 불리는 축소 투영 노광 방식에 의한 포토리소그래피가 아니고, 직접 마스크를 패턴의 피 형성 기판 표면의 레지스트에 컨택트시킨, 소위, 밀착 노광 방식에 의해서도, 미세 가공 선폭을 용이하게 축소시켜지는 것이 알려져 있다.
이 경우, 소스로서는 자외(UV)광, 혹은, 전자선이 이용된다.
또한, 상기한 미세 가공 기술 이외의 기록 밀도의 향상 및 저비용화에 기여하는 기술로서, 1개의 메모리 셀 내에서의 다치화(multi-value storage)나 다비트화(multi-bit storage) 등의 개발이 행하여지고 있다.
예를 들면 플래시 메모리에서는, M0S 트랜지스터의 게이트 산화막 바로 윗쪽의 부유 게이트에 전하를 축적함으로써 기록을 행한다. 여기서, 기록 밀도의 향상을 위해, 축적 전하량을 종래의 2치 레벨로 설정하는 것은 아니고, 예를 들면 4치 레벨로 설정함으로써 하나의 셀에 2 비트의 정보를 저장하는, 소위 다치화에 의해 기록 밀도를 향상시키는 기술이 알려져 있다.
또한, "MONOS"라고 불리는 메모리에 있어서는, MOS 트랜지스터의 게이트 산화막 바로 윗쪽에 질화 실리콘막을 배치하여, 그 결함 준위로 전하를 축적함으로써 데이터 기록을 행한다. 여기서, M0S 트랜지스터의 소스부에 근접한 부분의 질화막에 전하를 축적하는 비트와, 드레인부에 근접한 부분의 질화막에 전하를 축적하기 위해 비트를 저장하는, 소위 다비트화(multi-bit storage)를 실시함으로써 실효적으로 기록 밀도를 향상시키는 기술이 알려져 있다.
상기한 플래시 메모리나 MONOS 등의 전하 축적형 메모리에 있어서는, 다치화 혹은 다비트화 등의 수법에 의해, 미세 가공 기술 외에 기록 밀도를 향상시키는 것이 가능하지만, 절연막에 의해 격리된 부분에 축적된 전하는, 시간의 경과와 동시에 누설에 의해 감소하는 것이 알려져 있고, 그것에 의한 데이터 유지의 신뢰성에 있어서 문제를 갖는다.
앞으로는, 미세 가공 기술이 진행함에 따라서, 축적되는 전하량은 감소하기 때문에, 이러한 문제점을 회피하는 것이 문제이다.
또한, 기록 밀도의 향상 및 저비용화에 기여하는 기술로서, 셀층을 다층화하는 것 등의 개발이 행하여지고 있다.
상기한 플래시 메모리나 MONOS 등의 전하 축적형 메모리에서는, 전하의 축적량에 따라서 M0S 트랜지스터의 게이트 임계값 전압이 변화하는 것을 재생의 원리로 하고 있기 때문에, 메모리 셀에 M0S 트랜지스터를 필요로 하고 있다. M0S 트랜지스터는 채널부를 형성하는 실리콘 단결정, 및, 게이트부에 고 품위의 얇은 절연막을 필요로 하기 때문에, 실리콘 기판 표면에 형성되어 있고, 이 때문에 마찬가지의 성능을 갖는 M0S 트랜지스터를 적층하는 것은 곤란하다.
따라서, M0S 트랜지스터를 셀에 이용하는 메모리에서는, 메모리 셀을 적층하는, 소위, 다층 메모리 혹은 3차원 메모리의 제조는 곤란하다.
한편, 다층 메모리 혹은 3차원 메모리로서, 예를 들면, 2 방향으로 연장된 2 개의 배선 패턴의 교차 위치에, 교차하는 2개의 배선간에 안티-퓨즈 기록 재료 및 그것과 직렬로 접속된 pn 다이오드, MIM(Metal-Insulator-Metal) 다이오드 및 쇼트키 다이오드 등의 다이오드를 설치하여 구성되는 메모리 셀을 이용한 프로그래머블롬(PROM)이 미국 특허 제6,034,882호에 개시되어 있다.
상기한 PROM에서는, 배선과 셀을 기판상에 교대로 기판에 수직 방향으로 적층함으로써, 다층 메모리 혹은 3차원 메모리를 구축하고 있다. 이 경우, 셀에 M0S 트랜지스터를 이용하기 때문에, 비교적 용이하게 셀을 적층하는 것이 가능하지만, 다이오드의 임계값 전압의 억제, 및 아울러 이들의 변동을 억제하여 특성을 균일화하는 것이 문제가 된다.
예를 들면, 실리콘 pn 접합 다이오드에서는, 그 임계값 전압이 대개 0.6V이기 때문에, 미세 가공의 다음 세대로 진행한 경우, 주변 회로에 이용되는 MOS 트랜지스터의 동작 전압, 혹은, 디바이스 전원 전압에 비하여 다이오드의 임계값 전압이 같은 정도, 혹은, 그 이상이 되는 등의 문제점을 갖고 있다.
또한, MIM 다이오드에 대해서는, 절연막을 통해 전자가 터널링하는 현상, 소위 "터널 효과"를 이용하기 때문에, 저전압 구동하기 위해서 요구되는 막 두께는, 수 nm 정도로 매우 얇게 되어, 그 두께를 매우 높은 정밀도로 제어할 필요가 있으며, 이것은 실용상 문제가 된다.
또한, 쇼트키 다이오드는 금속과 반도체의 표면 사이의 계면 현상을 이용하여, 그 계면 상태를 매우 고품질로 제어할 필요가 있기 때문에, 다층 메모리 등과 같은 적층 구조에는 적당하지 않다.
또한, 상기한 pn 접합 다이오드 혹은 쇼트키 다이오드는 이종 재료 사이에 공핍층을 형성함으로써 다이오드를 구성하지만, 공핍층의 형성을 위해, pn 접합 다이오드로서는 대개 10Onm, 쇼트키 다이오드에 있어서도 수십 nm 이상의 간격이 필요로 된다.
미세 가공의 사이즈가 10Onm 이하가 되는 경우에, 다이오드만의 두께가 수십 nm 이상으로 되면, 이것에 기록 재료가 추가로 직렬로 접속되기 때문에, 가공의 어스펙트비는 1 이상 혹은 2 이상이 되어, 미세 가공의 수율이 저하한다는 문제도 걱정된다.
퓨즈 혹은 안티-퓨즈 등을 기록 재료로 한 PROM은, 반복 기록이 가능한 RAM과 비교하여 구조도 단순하고, 단순한 프로세스로 작성이 가능하기 때문에, 비트 단가의 저감에는 안성마춤인 기록 디바이스이지만, 한번밖에 기록을 행할 수 없기 때문에, 사양 및 용도에 큰 제약이 따른다.
상기한 메모리 디바이스의 비트 당 비용을 저하시키기 위해서 필요로 되는 미세 가공 기술에 대하여, EUV와 EPL의 어느 것이나 장치 비용이 높다고 하는 결점이 있어, 그 밖의 미세 가공 기술인 LEEPL을 포함해서, 어느 미세 가공 방법에 있어서도 그 최소 가공 선폭에 따라서 필요로 되는 얼라이먼트 정밀도를 확보하는 것이 곤란하다고 하는 문제가 있다.
또한, 상술한 염가의 미세 가공 기술로서 알려져 있는 소프트 리소그래피, 간섭 노광법, 접촉 노광 방식 등의 방법은, 미세 선 폭의 가공을 행하는 데에는 적 합하지만, 정밀도가 좋은 얼라이먼트를 행할 수 없다고 하는 문제를 갖고 있다.
본 발명의 제1 목적은, 고정밀도의 얼라이먼트를 필요로 하지 않고서 제조 할 수 있는 기억 장치와 그 제조 방법, 그와 같은 방식으로 제조한 기억 장치의 사용 방법을 제공하는 것이다.
또한, 본 발명의 제2 목적은, 고정밀도의 얼라이먼트를 필요로 하지 않고서 제조 할 수 있는 반도체 장치와 그 제조 방법을 제공하는 것이다.
상기한 제1 목적을 달성하기 위한 본 발명의 제1 양상에 따르면, 본 발명의 기억 장치는, 제1 최소 가공 치수로 형성된 주변 회로부와, 상기 주변 회로부의 상층에 적층되고 상기 제1 최소 가공 치수보다도 작은 제2 최소 가공 치수로 형성된 복수의 메모리 셀을 갖는 메모리부와, 상기 주변 회로부와 상기 메모리부를 접속하는 컨택트부를 포함하고, 상기 메모리부는, 상기 제2 최소 가공 치수보다도 큰 얼라이먼트 정밀도로 상기 주변 회로부에 대하여 적층되어 있다.
즉, 상기한 본 발명의 제1 양상의 기억 장치는, 제1 최소 가공 치수로 형성된 주변 회로부와 제1 최소 가공 치수보다도 작은 제2 최소 가공 치수로 형성된 메모리부가 적층된 구조이고, 메모리부는 제2 최소 가공 치수보다도 큰 얼라이먼트 정밀도로 주변 회로부에 대하여 적층되어 있다.
적합하게는, 상기 메모리부는, 제1 방향으로 연장되는 복수의 제1 배선과, 상기 제1 방향과 다른 방향으로 연장되는 복수의 제2 배선을 포함하고, 상기 제1 배선과 상기 제2 배선이 교차하는 영역이 개개의 메모리 셀에 상당한다.
보다 적합하게는, 상기 제1 배선과 상기 제2 배선이 교차하는 영역에, 상기 제1 배선과 상기 제2 배선에 접속된 2 단자 디바이스가 형성되어 있고, 상기 2 단자 디바이스의 각각이 개개의 메모리 셀에 상당한다.
적합하게는, 상기 주변 회로부는, 상기 메모리부와 배선의 접속 상태를 판별하는 회로를 포함한다.
보다 적합하게는, 상기 컨택트부에서, 상기 주변 회로부에 접속하는 복수개의 제1 컨택트와 상기 메모리부에 접속하는 복수개의 제2 컨택트가 접속되어 있고, 상기 제1 컨택트의 수는 상기 제2 컨택트의 수보다도 많으며, 상기 제2 컨택트는 적어도 1개의 상기 제1 컨택트와 접속하고, 상기 제1 컨택트는 최대 1개의 상기 제2 컨택트와 접속하며, 또한, 1개의 상기 제2 컨택트는 복수의 상기 제1 배선과 복수의 상기 제2 배선 중 어느 1개의 배선에 접속한다.
상기한 제1 목적을 달성하기 위한 본 발명의 제2 양상에 따르면, 본 발명의 기억 장치의 제조 방법은, 반도체 기판에 제1 최소 가공 치수로 주변 회로부를 형성하는 단계와, 상기 주변 회로부에 접속하는 복수개의 제1 컨택트를 형성하는 단계와, 상기 주변 회로부의 상층에 상기 제1 최소 가공 치수보다도 작은 제2 최소 가공 치수로, 또한, 상기 주변 회로부에 대하여 상기 제2 최소 가공 치수보다도 큰 얼라이먼트 정밀도로, 메모리부를 적층하여 형성하는 단계와, 상기 메모리부에 접속하는 복수개의 제2 컨택트를 상기 제1 컨택트에 접속하여 형성하는 단계를 갖는다.
즉, 본 발명의 이러한 양상의 기억 장치의 제조 방법은, 제1 최소 가공 치수로 반도체 기판에 주변 회로부를 형성한 후, 주변 회로부에 접속하는 복수개의 제1 컨택트를 형성한다. 다음에, 주변 회로부의 상층에, 제1 최소 가공 치수보다도 작은 제2 최소 가공 치수로, 또한, 주변 회로부에 대하여 제2 최소 가공 치수보다도 큰 얼라이먼트 정밀도로, 메모리부를 적층한 후, 메모리부에 접속하는 복수개의 제2 컨택트를 제1 컨택트에 접속하여 형성한다.
적합하게는, 상기 메모리부를 형성하는 단계는, 제1 방향으로 연장되는 복수의 제1 배선을 형성하는 단계와, 적어도 개개의 메모리 셀에 상당하는 영역에서, 상기 제1 배선에 접속하도록 메모리 셀을 구성하는 디바이스를 형성하는 단계와, 상기 디바이스에 접속하도록 상기 제1 방향과 다른 방향으로 연장되는 복수의 제2 배선을 형성하는 단계를 포함하고, 상기 제1 배선을 형성하는 단계에서는, 상기 제1 배선과 1개의 상기 제2 컨택트를 접속하여 형성한다. 상기 제2 배선을 형성하는 단계에서는, 상기 제2 배선과 1개의 상기 제2 컨택트를 접속하여 형성한다.
대안적으로, 상기 주변 회로부를 형성하는 단계는, 상기 메모리부와 배선의 접속 상태를 판별하는 회로를 형성하는 단계를 포함한다.
대안적으로, 상기 제1 컨택트의 수를 상기 제2 컨택트의 수보다도 많이 형성하고, 상기 제2 컨택트는 각각 적어도 1개의 상기 제1 컨택트와 접속하고, 상기 제1 컨택트는 각각 최대 1개의 상기 제2 컨택트와 접속하도록 형성한다.
상기 제1 목적 달성을 위한 본 발명의 제3 양상에 따르면, 상기한 본 발명의 기억 장치의 사용 방법은, 제1 최소 가공 치수로 형성된 주변 회로부와, 상기 제1 최소 가공 치수보다도 작은 제2 최소 가공 치수로 형성된 복수의 메모리 셀을 갖는 메모리부와, 상기 주변 회로부와 상기 메모리부를 접속하는 컨택트부를 포함하고, 상기 메모리부는, 상기 제2 최소 가공 치수보다도 큰 얼라이먼트 정밀도로 상기 주변 회로부에 대하여 적층되어 있고, 상기 주변 회로부에 접속하는 복수개의 제1 컨택트와 상기 메모리부에 접속하는 복수개의 제2 컨택트가 상기 컨택트부에 접속되고, 상기 제1 컨택트의 수는 상기 제2 컨택트의 수보다도 많으며, 상기 각각의 제2 컨택트는 적어도 1개의 상기 제1 컨택트와 접속하며, 또한, 상기 각각의 제1 컨택트는 최대 1개의 상기 제2 컨택트와 접속하고 있으며, 상기 기억 장치의 제조 종료 시 혹은 상기 기억 장치의 사용 시에 있어서, 상기 제1 컨택트와 상기 제2 컨택트의 접속 상태를 판별하여, 상기 메모리부를 구성하는 각 메모리 셀에 어드레스를 할당하여 사용한다.
즉, 본 발명의 이러한 양상의 기억 장치의 사용 방법은, 주변 회로부에 접속하는 복수개의 제1 컨택트와 메모리부에 접속하는 복수개의 제2 컨택트가 접속되고, 제1 컨택트의 수는 상기 제2 컨택트의 수보다도 많으며, 제2 컨택트는 적어도 1개의 상기 제1 컨택트와 접속하며, 또한, 상기 제1 컨택트는 최대 1개의 상기 제2 컨택트와 접속하고 있는 기억 장치를 사용하는 데에는, 기억 장치의 제조 종료 시 혹은 기억 장치의 사용 시에 있어서, 제1 컨택트와 제2 컨택트의 접속 상태를 판별하여, 메모리부를 구성하는 각 메모리 셀에 어드레스를 할당하는 기억 장치를 사용한다.
또한, 상기 제2 목적 달성을 위한 본 발명의 제4 양상에 따르면, 본 발명의 반도체 장치는, 제1 최소 가공 치수로 형성된 제1 반도체부와, 상기 제1 반도체부의 상층에 적층되어 상기 제1 최소 가공 치수보다도 작은 제2 최소 가공 치수로 형성된 제2 반도체부와, 상기 제1 반도체부와 상기 제2 반도체부를 접속하는 컨택트부를 포함하고, 상기 제2 반도체부는, 상기 제2 최소 가공 치수보다도 큰 얼라이먼트 정밀도로 상기 제1 반도체부에 대하여 적층되어 있다.
즉, 본 발명의 이러한 양상의 반도체 장치는, 제1 최소 가공 치수로 형성된 제1 반도체부와 제1 최소 가공 치수보다도 작은 제2 최소 가공 치수로 형성된 제2 반도체부가 적층된 구조이고, 제2 반도체부는 제2 최소 가공 치수보다도 큰 얼라이먼트 정밀도로 제1 반도체부에 대하여 적층되어 있다.
상기 제2 목적 달성을 위한 본 발명의 제5 양상에 따르면, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판에 제1 최소 가공 치수로 제1 반도체부를 형성하는 단계와, 상기 제1 반도체부에 접속하는 복수개의 제1 컨택트를 형성하는 단계와, 상기 제1 반도체부의 상층에 상기 제1 최소 가공 치수보다도 작은 제2 최소 가공 치수로, 또한, 상기 제1 반도체부에 대하여 상기 제2 최소 가공 치수보다도 큰 얼라이먼트 정밀도로, 제2 반도체부를 적층하여 형성하는 단계와, 상기 제2 반도체부에 접속하는 복수개의 제2 컨택트를 상기 제1 컨택트에 접속하여 형성하는 단계를 포함한다.
즉, 본 발명의 이러한 양상의 반도체 장치의 제조 방법은, 반도체 기판에 제1 최소 가공 치수로 제1 반도체부를 형성한 후, 제1 반도체부에 접속하는 복수개의 제1 컨택트를 형성한다. 다음에, 제1 반도체부의 상층에, 제1 최소 가공 치수보다도 작은 제2 최소 가공 치수로, 또한, 제1 반도체부에 대하여 제2 최소 가공 치수보다도 큰 얼라이먼트 정밀도로, 제2 반도체부를 적층하여 형성한다. 다음에, 제2 반도체부에 접속하는 복수개의 제2 컨택트를 제1 컨택트에 접속하여 형성한다.
상기한 제1 목적 달성을 위한 본 발명의 제6 양상에 따르면, 본 발명의 기억 장치는, 주변 회로부와, 상기 주변 회로부의 상층에 적층된 복수의 메모리 셀을 갖는 메모리부와, 상기 주변 회로부와 상기 메모리부를 접속하는 컨택트부를 포함하고, 상기 메모리부는, 제1 방향으로 연장되는 복수의 제1 배선과, 상기 제1 방향과 다른 방향으로 연장되는 복수의 제2 배선을 포함하고, 상기 제1 배선과 상기 제2 배선이 교차하는 영역이 개개의 메모리 셀에 상당하는 구성이고, 상기 컨택트부가, 상기 제1 배선과 상기 주변 회로부를 접속하는 컨택트부에서는 상기 제1 배선이 연장되는 방향으로 2열 이상으로 배치되어 있고, 상기 제2 배선과 상기 주변 회로부를 접속하는 컨택트부에서는 상기 제2 배선이 연장되는 방향으로 2열 이상으로 배치되어 있다.
즉, 본 발명의 이러한 양상의 기억 장치는 주변 회로부와 메모리부가 적층된 구조를 포함한다.
메모리부는, 제1 방향으로 연장되는 복수의 제1 배선과, 상기 제1 방향과 다른 방향으로 연장되는 복수의 제2 배선을 포함하고, 상기 제1 배선과 상기 제2 배선이 교차하는 영역은 개개의 메모리 셀에 상당한다.
여기서, 제1 배선과 주변 회로부를 접속하는 컨택트부는 제1 배선이 연장되는 방향으로 2열 이상으로 배치되어 있고, 제2 배선과 주변 회로부를 접속하는 컨 택트부는 제2 배선이 연장되는 방향으로 2열 이상으로 배치되어 있다.
적합하게는, 상기 주변 회로부는 제1 최소 가공 치수로 형성되어 있고, 상기 메모리부는 상기 제1 최소 가공 치수보다도 작은 제2 최소 가공 치수로 형성되어 있다.
보다 적합하게는, 상기 제1 배선과 상기 제2 배선이 교차하는 영역에, 상기 제1 배선과 상기 제2 배선에 접속하여 2 단자 디바이스가 형성되어 있고, 상기 2 단자 디바이스의 각각이 개개의 메모리 셀에 상당한다.
또한 보다 적합하게는, 상기 2 단자 디바이스는 저항층 혹은 저항층과 스위칭층의 적층체이다.
또한, 상기한 제1 목적 달성을 위한 본 발명의 제7 양상에 따르면, 본 발명의 기억 장치는, 주변 회로부와, 상기 주변 회로부의 상층에 적층된 복수의 메모리 셀을 갖는 메모리부와, 상기 주변 회로부와 상기 메모리부를 접속하는 컨택트부를 포함하고, 상기 메모리부는, 제1 방향으로 연장되는 복수의 제1 배선과, 상기 제1 방향과 다른 방향으로 연장되는 복수의 제2 배선을 포함하고, 상기 제1 배선과 상기 제2 배선이 교차하는 영역이 개개의 메모리 셀에 상당하는 구성이고, 상기 제1 배선과 상기 제2 배선이 교차하는 영역에, 상기 제1 배선과 상기 제2 배선에 접속하고 기록에 의해 저항값이 변화하는 재료의 단층, 혹은, 상기 기록에 의해 저항값이 변화하는 재료와 단독의 층에서 동작하는 스위칭층의 적층체가 형성되어 있다.
즉, 본 발명의 이러한 양상의 기억 장치는 주변 회로부와 메모리부가 적층된 구조를 갖는다.
메모리부는, 제1 방향으로 연장되는 복수의 제1 배선과, 상기 제1 방향과 다른 방향으로 연장되는 복수의 제2 배선을 포함하고, 상기 제1 배선과 상기 제2 배선이 교차하는 영역은 개개의 메모리 셀에 상당한다.
여기서, 제1 배선과 제2 배선이 교차하는 영역에, 제1 배선과 제2 배선에 접속하고 기록에 의해 저항값이 변화하는 재료의 단층, 혹은, 기록에 의해 저항값이 변화하는 재료와 단독의 층에서 동작하는 스위칭층의 적층체가 형성되어 있다.
또한, 상기한 제1 목적 달성을 위한 본 발명의 제8 양상에 따르면, 본 발명의 기억 장치의 제조 방법은, 반도체 기판에 주변 회로부를 형성하는 단계와, 상기 주변 회로부에 접속하는 복수개의 제1 컨택트를 형성하는 단계와, 상기 주변 회로부의 상층에 제1 방향으로 연장되는 복수의 제1 배선과, 상기 제1 방향과 다른 방향으로 연장되는 복수의 제2 배선을 포함하고, 상기 제1 배선과 상기 제2 배선이 교차하는 영역이 개개의 메모리 셀에 상당하는 구성인 메모리부를 적층하여 형성하는 단계와, 상기 메모리부의 상기 제1 배선 및 상기 제2 배선에 접속하는 복수개의 제2 컨택트를 상기 제1 컨택트에 접속하여 형성하는 단계를 포함하고, 상기 제1 배선에 접속하는 상기 제2 컨택트와 상기 제1 컨택트와의 위치를 상기 제1 배선이 연장되는 방향으로 2열 이상으로 배치하여, 상기 제2 배선에 접속하는 상기 제2 컨택트와 상기 제1 컨택트부와의 위치를 상기 제2 배선이 연장되는 방향으로 2열 이상으로 배치하는 단계를 더 포함한다.
즉, 본 발명의 이러한 양상의 기억 장치의 제조 방법은, 반도체 기판에 주변 회로부를 형성한 후, 주변 회로부에 접속하는 복수개의 제1 컨택트를 형성한다. 다음에, 주변 회로부의 상층에 제1 방향으로 연장되는 복수의 제1 배선과, 제1 방향과 다른 방향으로 연장되는 복수의 제2 배선을 포함하고, 제1 배선과 상기 제2 배선이 교차하는 영역이 개개의 메모리 셀에 상당하는 구성인 메모리부를 적층하여 형성한다. 다음에, 메모리부의 제1 배선 및 제2 배선에 접속하는 복수개의 제2 컨택트를 제1 컨택트에 접속하여 형성한다.
이 때, 제1 배선에 접속하는 제2 컨택트와 제1 컨택트의 위치를 제1 배선이 연장되는 방향으로 2열 이상으로 배치하여, 제2 배선에 접속하는 제2 컨택트와 제1 컨택트부의 위치를 제2 배선이 연장되는 방향으로 2열 이상으로 배치하여 형성한다.
적합하게는, 상기 주변 회로부를 제1 최소 가공 치수로 형성하고, 상기 메모리부를 상기 제1 최소 가공 치수보다도 작은 제2 최소 가공 치수로 형성한다.
대안적으로, 상기 메모리부를 형성하는 단계는, 상기 제1 배선을 형성하는 단계와, 적어도 개개의 메모리 셀에 상당하는 영역에서, 상기 제1 배선에 접속하도록 메모리 셀을 구성하는 디바이스를 형성하는 단계와, 상기 디바이스에 접속하도록 제2 배선을 형성하는 단계를 포함한다.
보다 적합하게는, 상기 메모리 셀을 구성하는 디바이스로서 2 단자 디바이스를 형성한다.
또한 보다 적합하게는, 상기 2 단자 디바이스로서, 저항층 혹은 저항층과 스위칭층의 적층체를 형성한다.
<발명의 실시 형태>
이하에, 본 발명의 기억 장치 및 그 제조 방법과 사용 방법의 실시 형태에 대하여, 도면을 참조하여 하기에 설명한다.
제1 실시 형태
도 1은 본 실시 형태에 따른 반도체 등을 기억 재료로서 이용한 기억 장치의 사시도이다.
반도체 기판 Sub 상에는 주변 회로부가 형성된다. 예를 들면 절연막 등을 통한 상층에, 워드선 WL 및 비트선 BL을 포함하는 메모리부가 적층된다. 메모리부와 주변 회로부는, 워드선 컨택트 CTWL 및 비트선 컨택트 CTBL 등의 컨택트부에 의해 접속된다.
상기한 주변 회로부는, 예를 들면 실리콘 반도체 기판에 종래에서 알려져 있는 리소그래피 기술을 이용하여, 제1 최소 가공 치수로써 형성된다. 예를 들면, MOS 트랜지스터, 저항 소자, 캐패시터 등의 소자를 포함하여, 기억 장치 중의 메모리부를 제외한 회로, 즉, 어드레스 회로, 신호 검출용 감지 증폭기 회로, 기록· 재생 펄스 제어 회로등으로 이루어지며, 필요에 따라서, 데이터 인코더, 데이터 디코더, 에러 정정, 승압 등의 회로, 및, 버퍼 메모리 등으로 구성된다.
상기한 메모리부는, 복수개의 메모리 셀이 매트릭스 형상으로 배열되고 구성되어 있고, 예를 들면 소프트 리소그래피, 간섭 노광법, 밀착 노광 방식 등의 통상의 반도체 프로세스가 아닌 염가의 미세 가공 기술에 의해, 제1 최소 가공 치수보 다도 작은 제2 최소 가공 치수로써 형성되어 있다.
여기서, 메모리부는, 제2 최소 가공 치수보다도 큰 얼라이먼트 정밀도로 주변 회로부에 대하여 적층되어 있다.
도 2는 상기한 메모리부에서의 메모리 셀의 개략적인 사시도이다. 이 도면에는 4개의 메모리 셀을 나타내고 있다. 상호 교차하도록 연장된 비트선 BL과 워드선 WL의 교차 영역이 각각 메모리 셀이 된다.
각 메모리 셀에서, 워드선 WL과 비트선 BL의 사이에, 기록 재료로 이루어지는 기록층이 제공되고, 필요에 따라서 기록층에 대하여 직렬로 배열되어 다이오드 등으로 하여 기능하는 선택 스위치층, 혹은 배리어 재료로 이루어지는 배리어층 등이 설치되어 있다. 예를 들면, 메모리 셀은 배리어층(12b), 기록층(13b), 배리어층(14b) 등의 적층체로 구성된다.
상기한 기록층이나 선택 스위치는, 어느 것이나 2개의 단자를 갖는 2 단자 디바이스 DE로 이루어진다.
상기한 각 메모리 셀에서 기록층을 구성하는 기록 재료로서는, 자기 저항 재료, 상 변화 재료, 퓨즈 재료, 안티-퓨즈 재료 등의 저항 변화 재료, 강유전체, 유전체 등의 전하 보유, 혹은, 용량 변화 재료 등이 이용된다.
자기 저항 재료로서는, Cu 등의 도체 박막의 양측에 NiFe, Co, CoFe 등의 강자성체 박막을 배치한 구조, 소위 "GMR(giant magnetoresistive)" 구조의 자기 저항 재료, 혹은, Al2O3 등의 절연 박막의 양측에 NiFe, Co, CoFe 등의 강자성체 박막 을 배치한 구조, 소위 "TMR(tunnel magnetoresistive)" 구조의 자기 저항 재료가 이용된다.
데이터 기록은 원하는 셀에 대응한 비트선, 및, 워드선에 전류를 흘려, 전류에 의해 형성되는 자계에 의해 기록 셀의 자화의 방향을 반전시킴으로써 행한다.
데이터 재생은, 소망 셀에 대응하는 비트선과 워드선 사이에 전압을 인가하여, GMR, 혹은, TMR 소자를 통하는 전류의 값, 즉, 저항의 변화에 의해서 데이터를 식별함으로써 행한다.
여기서, GMR 혹은 TMR 소자는, 병렬로 배치된 2 종류의 자성막의 자화 방향이 병렬 또는 안티 병렬의 여부에 의해서 저항의 값에 차가 생기기 때문에, 상기한 방법으로 재생을 행할 수 있다.
상 변화 재료로서는, GeSbTe 혹은 AgInSbTe, 또는 Ge, Si, Ag, In, Sn, Sb, Te, Se, As, Bi 등으로 이루어지는 칼코게나이드(chalcogenide) 반도체가 이용된다.
이들 재료는, 온도 변화에 따라서, 결정과 비정질의 사이에서 용이하게 상전이(phase shift)를 일으키며, 보존 및 재생 상태에서, 결정인 경우에는 저항이 낮게, 비정질인 경우에는 높다고 하는 특성을 갖는다.
기록은 소망 셀에 펄스 전류를 흘려, 기록 재료를 결정화 온도 이상, 또한, 융점 이하의 온도까지 가열시킨다. 이로 인해, 기록 후에 결정화 상태가 얻어진다. 결정화로 인해 전류 펄스에 비해 짧고, 큰 펄스 전류를 흘리고, 융점 이상으로 가열함으로써, 그 후 급속히 냉각되어, 기록 후에 비정질 상태를 얻을 수 있다.
가열에는 저항체를 흐르는 전류에 의한 쥴 열의 효과가 이용된다. 저항체로서는, 칼코게나이드 재료 자체를 이용해도 좋고, 또는 직렬로 배치된, TiN, WN, TaN, MoN, TiO, WO, TaO, MoO 등의 박막 저항 재료를 이용하여도 좋다.
또한, 가열에 의한 메탈 배선 재료와 칼코게나이드 재료 사이의 반응, 양 재료 사이에서의 원자의 이동 등을 방지하기 위해서, 질화 재료 혹은 산화 재료로 이루어진 배리어층을 형성해도 좋다.
한번만 기록이 가능한, 일명 1회 기입형 기록 재료로서는, 퓨즈 재료 및 안티-퓨즈 재료가 있다.
퓨즈 재료로서는, 예를 들면, 다결정 실리콘, 니크롬 등의 박막 저항체로 이루어져 있다. 데이타는 기록 전류의 주울 열에 의해 저항체가 단선함으로써 기록된다.
또한, 안티-퓨즈 재료는, 예를 들면, 비정질 실리콘, 다결정 실리콘, 금속(반도체)/얇은 절연막/금속(반도체), 등의 비정질 재료, 혹은 절연 재료를 통한 금속 박막으로 이루어져 있다. 데이타는 기록 전류를 흘리는 것에 의해, 비정질 재료인 경우에는 결정화를 촉진시켜, 절연 재료인 경우에는 절연 파괴를 생기게함으로써, 저항값을 내리는 것에 의해서 기록된다.
저항 변화 재료 이외에, 가열에 의한 메탈 배선의 손상을 방지하기 위해서, 배선 재료와 저항 변화 재료 사이에 질화 재료, 혹은, 산화 재료에 의한 배리어층을 부가해도 상관없다.
강유전체인 경우에는, 소망 셀에 전압을 인가하여, 분극을 반전시킴에 따라 기록을 행한다.
또한, 유전체 캐패시터에는 전압을 인가함으로써 전하를 축적시킴에 따라 기록을 행한다. 재생에 대해서는, 소망 셀에 전압을 인가하여, 분극의 반전 또는 전하의 이동에 따르는 전류의 유무에 의해 데이터의 식별을 행한다.
강유전체 재료와 배선 재료의 계면에서의 원자의 이동에 따른 반복된 기록 및 재생시에 열화를 방지하기 위해서, 이들의 계면에, RuO, IrO2 등의 배리어층을 부가할 수 있다.
다음으로, 본 실시 형태에 따른 기억 장치의 제조 방법에 대하여 설명한다.
상기한 실리콘 기판 상의 주변 회로부는, 종래부터 알려져 있는 반도체 제조용의 통상의 리소그래피 기술을 이용하여, 제1 최소 가공 치수로써 형성한다.
예를 들면, KrF 레이저를 이용한 최소 가공 선폭 F = 0.18∼0.25㎛의 프로세스, ArF 레이저를 이용한 F = 0.10∼0.15㎛의 프로세스, 혹은 F2 레이저를 이용한 O.10㎛ 정도의 프로세스, 그밖에, 극 자외선 광이라고 불리는 광원, 전자선, X선 등을 이용한 O.10㎛ 이하의 프로세스 등에 의해, 높은 얼라이먼트 정밀도를 갖는 가공 방법에 의해 형성된다.
다음으로, 상기한 주변 회로부가 형성된 실리콘 기판상에, 통상의 반도체 프로세스가 아닌 염가의 미세 가공 기술에 의해, 제1 최소 가공 치수보다도 작은 제2 최소 가공 치수로써 메모리 셀을 형성한다.
여기서, "통상의 반도체 프로세스가 아닌 염가의 미세 가공 기술"은, 소프트 리소그래피, 간섭 노광법, 밀착 노광 방식 등의 방법을 이용하여, 고정밀도의 얼라이먼트를 요하지 않으며, 예를 들면, 얼라이먼트 정밀도가 최소 가공 선폭보다도 큰 가공 방법을 가리킨다.
이하, 상기한 재료 중에서 대표예로서, 안티-퓨즈 재료인 비정질 실리콘을 기록 재료로서 이용한 경우에 대해 설명을 행한다.
도 3은 본 실시 형태에 따른 기억 장치의 메모리부에서의 비트선의 연장 방향에 따르는 단면도이다.
반도체 기판(10)(Sub) 상에 주변 회로부(도시되지 않음)가 설치된다. 절연막 등을 통한 상층에, 워드선 WL을 형성하는 제1 배선(11a)이 형성되어 있다.
각 메모리 셀 영역에서, 제1 배선(11a)의 상층에는, 예를 들면 질화 실리콘으로 이루어지는 배리어층(12b), 비정질 실리콘으로 이루어지며, 2 단자 디바이스 DE를 형성하는 기록층(13b), 및 예를 들어 질화 실리콘 또는 질화 티타늄으로 이루어지는 배리어층(14b)이 적층되어 있다. 메모리 셀 이외의 영역은 층간 절연막(17)으로 매립되어 있다.
또한, 배리어층(14b)의 상층에는, 비트선 BL이 되는 제2 배선(18a)이 형성되어 있다.
배리어층(12b, 14b)은 동일 재료 또는 다른 재료로 형성될 수도 있다.
여기서, 배리어층(12b, 14b)이 되는 질화 실리콘의 박막은 절연성이지만, 예를 들면 약 5∼50nm 정도로 막 두께를 얇게 하여, 질소 함유량을 감소시킴으로써, MIM 다이오드로서 작용시킬 수 있다.
또한, 질화 티타늄 박막은 도체이다. 여기서, 단순한 배리어층으로서 작용한다.
상기한 구조의 메모리 셀의 제조 방법에 대하여 설명한다.
우선, 상기한 바와 같이 통상의 반도체 프로세스에 의해서, 메모리를 동작시키는데 필요한 셀 부분을 제외한 주변 회로, 예를 들면, 어드레스 선택 회로, 신호 검출 회로, 데이터 입력 및 출력 회로, 기록 펄스 제어 회로, 재생 펄스 제어 회로 등이 미리 형성된 실리콘 반도체 기판(10)상에, 도 4a에 도시한 바와 같이, 예를 들면 스퍼터링법 등에 의해, 제1 배선(워드선)이 되는 도전층(11)을 퇴적시킨다.
재료로서는, 저항이 작은 Al, Cu, Au, Ag 등이 있다. 또한, 일렉트로마이그레이션, 혹은, 밀착성 등의 신뢰성의 개선을 위해, 다소의 첨가물이 혼합될 수 있다.
다음에, 예를 들면 CVD(Chemical Vapor Deposition)법 등에 의해, 질화 실리콘을 퇴적시켜 이를 배리어층(12)으로 하고, 비정질 실리콘을 퇴적시켜 이를 기록층(13)으로 하고, 질화 티탄을 퇴적시켜 이를 배리어층(14)으로 한다.
다음에, 배리어층(14)의 상층에, 레지스트막(15)을 도포한다.
다음에, 도 4b에 도시한 바와 같이, 소프트 리소그래피, 간섭 노광법, 밀착 노광 방식 등의 염가의 미세 가공 기술에 의해, 제2 최소 가공 치수로 패턴 가공된 레지스트막(15a)를 얻는다. 레지스트막(15a)은 그 하층의 배리어층(14), 기록층(13), 배리어층(12) 및 도전층(11)을 제1 배선(워드선) 방향으로 패턴 가공하기 위한 마스크가 되는 층이다.
여기서, 소프트 리소그래피, 간섭 노광법, 밀착 노광 방식 등의 미세 가공 기술에 있어서는, 주변 회로부에 대하여, 고정밀도의 얼라이먼트는 불필요하다. 제2 최소 가공 치수보다도 큰 얼라이먼트 정밀도로 패턴 형성한다.
상기한 "고정밀도"란, 미세 가공 최소 사이즈에 비하여 작은, 예를 들면 약 20% 정도의 정밀도를 가리킨다.
상기한 미세 가공 프로세스 방법의 대표적인 방법로서, 소프트 리소그래피법(임프린트(imprint)법)에 의한 레지스트막의 패턴 가공 방법을 도 5a 및 도 5b를 참조하여 설명한다.
도 5a에 도시한 바와 같이, 표면에 미세 가공 패턴이 형성되어 있는 스탬퍼(16)를 레지스트막(15)의 도포된 가공처리된 기판상에 컨택트시킨다.
여기서, 스탬퍼(16)는, 예를 들면 약 0.1∼1mm 정도의 두께의 시트형 플라스틱 혹은 무기 재료 등으로 이루어진다.
그 표면의 미세 가공 패턴은, 전자선 리소그래피 시스템 등을 이용하여 패턴 형성될 수도 있고, 그것에 의하여 형성된 원반(master)으로부터, 도금, 성형 등에 따라서 패턴을 스탬퍼 재료에 패턴을 전사하여 얻을 수도 있다.
상기한 바와 같이하여, 스탬퍼(16)에 설치된 요철 형상 패턴을 레지스트막(15)에 전사한다. 즉, 스탬퍼(16)의 오목부(16d)에는 레지스트막(15)의 볼록부(15p)가 형성된다.
전사시에는, 적당한 온도와 압력이 가해진다.
상기한 바와 같이 레지스트막(15)에 스탬퍼(16)를 누른 상태에서, 레지스트 막(15)이 자외선 경화성인 경우에는, 스탬퍼(16)를 개재하여 자외선을 조사하여, 레지스트막(15)을 경화시킨다. 이 경우에는, 스탬퍼(16)로서는 유리나 플라스틱 등의 광 투과성 재료를 이용한다.
또한, 레지스트막(15)이 열 경화성인 경우에는, 스탬퍼(16)를 개재하여 열을 인가하여, 레지스트막(15)을 경화시킨다.
상기한 바와 같이하여 레지스트막(15)을 경화시킨 후, 스탬퍼(16)를 박리함으로써, 도 5b에 도시한 바와 같이, 레지스트막(15)의 표면에 볼록부(15p)를 포함하는 요철 형상 패턴이 전사된다.
이 상태에서, 예를 들면 RIE(reactive ion etching), 플라즈마 에칭, 웨트 에칭, 이온 밀링 등의 에칭 방법을 실시하는 것으로, 레지스트막의 볼록부(15p)의 사이가 얇은 부분을 완전하게 제거하여, 도 4b의 상태에 이른다.
상기한 미세 가공 프로세스 방법에 의한 레지스트막(15a)의 패턴 형성 방법으로서는, 임프린트법 이외에, 간섭 노광법 혹은 밀착 노광법을 이용하여도 좋다.
또한, 상술한 성막을 행하고 나서 그 위에 레지스트의 가공을 행하는 순서와는 반대로, 레지스트의 패턴 가공을 행한 후에, 성막을 행하여, 그 후에, 레지스트 및 레지스트 상부에 퇴적한 불필요한 막을 제거하는, 소위, 리프트 오프법에 의해서, 막의 패터닝을 행하여도 좋다.
상기한 바와 같이하여 레지스트막(15a)의 패턴 형성을 한 후, 도 6a에 도시한 바와 같이, 레지스트막(15a)과 배리어층(14)간의 에칭 선택비가 높게 얻어지는 에칭 방법, 예를 들면, RIE를 이용하여, 배리어층(14)의 에칭을 행하여, 레지스트 막(15a)의 패턴에 가공된 배리어층(14a)을 얻는다.
다음으로, 도 6b에 도시한 바와 같이, 레지스트막(15a)를 마스크로 하여, 기록층(13), 배리어층(12), 도전층(11)의 에칭을 행하여, 레지스트막(15a)의 패턴에 가공된 기록층(13a), 배리어층(12a) 및 제1 배선(워드선)(11a)을 얻는다. 이 후, 레지스트막(15a)을 제거한다.
기록층(13), 배리어층(12) 및 도전층(11)의 에칭의 선택비는, 각각의 재료와 레지스트막(15a)의 사이에서 충분히 떨어지면 좋지만, 그렇지 않은 경우에는, 각각의 재료와 배리어층(14a)사이에서 확보되어 있으면 프로세스에는 지장이 없다.
계속해서, 도 7a에 도시한 바와 같이, 예를 들면 스핀 코팅법에 의해 유기 절연 재료, 혹은, SOG(spin-on-glass)를 도포하여, 경화시켜, 혹은 CVD법 등에 의해 SiO2 혹은 SiOF 등의 소위 "low-k" 재료를 균일하게 퇴적시키며, 가공된 제1 배선(11a), 배리어층(12a), 기록층(13a), 배리어층(14a)의 사이를 절연 재료로 매립하여, 층간 절연막(17)을 형성한다.
다음에, 도 7b에 도시한 바와 같이, 예를 들면 CMP(Chemical Mechanical Polishing)법에 의해, 배리어층(14a)의 표면이 노출될 때까지 층간 절연막(17)을 제거하여 평탄화한다.
다음에, 도 8a에 도시한 바와 같이, 예를 들면 스퍼터링법은, 제2 배선(비트선)이 되는 도전층(18)을 퇴적시키는데 사용된다. 재료로서는, 제1 배선(워드선)(11a)에 이용한 것으로 동일 재료를 이용할 수 있다.
다음에, 상술한 바와 같은 방식으로, 소프트 리소그래피, 간섭 노광법, 밀착 노광 방식 등의 염가의 미세 가공 기술에 의해, 제2 최소 가공 치수로 패턴 가공된 레지스트막(19)을 얻는다. 레지스트막(19)은 그 하층의 도전층(18), 배리어층(14a), 기록층(13a) 및 배리어층(12a)를 제1 배선(워드선)과 직교하는 제2 배선(비트선) 방향으로 패턴 가공하기 위한 마스크가 되는 층이다.
여기서, 소프트 리소그래피, 간섭 노광법, 밀착 노광 방식 등의 미세 가공 기술에 있어서는, 주변 회로부에 대하여, 고정밀도의 얼라이먼트는 불필요하다. 제2 최소 가공 치수보다도 큰 얼라이먼트 정밀도로 패턴 형성한다.
다음에, 레지스트막(19)을 마스크로 하여, RIE 등의 에칭을 행하여, 도전층(18), 배리어층(14a), 기록층(13a) 및 배리어층(12a) 순차 가공하여, 패턴 가공된 제2 배선(비트선)(18a), 배리어층(14b), 기록층(13b) 및 배리어층(12b)을 얻는다.
이 후, 레지스트막(19)을 제거하여, 패턴 가공에 의해 생긴 메모리 셀 사이의 공극을 절연 재료로 매립함으로써, 도 3에 도시되는 본 실시 형태에 따른 기억 장치의 메모리부를 제조 할 수 있다.
상기한 바와 같이 제조된 메모리 셀에 접속하는 워드선 WL 및 비트선 BL은, 각각 실리콘 기판 상의 주변 회로에 접속된다.
종래에서는, 실리콘 기판상에 노출된, 워드선 혹은 비트선과 접속되는 컨택트 부분에 대하여, 고정밀도로 얼라이먼트를 실시하여, 워드선 혹은 비트선의 미세 가공을 행하는 것이지만, 본 실시 형태에서는,이 고정밀도의 얼라이먼트를 요하지 않는다.
우선, 소프트 리소그래피나 밀착 노광 방식 등의 미세 가공 기술에 의해서 메모리부를 형성하는 경우에 있어서의 주변 회로부와 메모리부의 얼라이먼트에 대하여 설명한다.
도 9는 워드선 WL 혹은 비트선 BL에 접속하는 워드선 컨택트 혹은 비트선 컨택트 등의 컨택트부 CT의 확대도이다.
워드선 컨택트 혹은 비트선 컨택트 등의 컨택트부 CT는, 워드선 WL 혹은 비트선 BL 중 어느 하나 1개의 배선에 접속되어 있다. 이후로는 편의상 "제2 컨택트 CT2"라 칭한다.
도 10a는 워드선 컨택트 혹은 비트선 컨택트 등의 컨택트부의 레이아웃 예를 나타내는 평면도이다.
도 10a에 도시한 바와 같이, 실리콘 기판상에 설치된 주변 회로부에 접속하는 컨택트(이하, 편의상 "제1 컨택트 CT1"라 칭함)와, 워드선 WL 혹은 비트선 BL에 접속하는 제2 컨택트 CT2 사이에서, 컨택트 접속이 이루어진다.
여기서, 제1 컨택트 CT1의 수는 제2 컨택트 CT2의 수보다도 많게 설계되어 있고, 제2 컨택트 CT2는 적어도 1개의 제1 컨택트 CT1와 접속하며, 제1 컨택트 CT1
는 많더라도 1개의 제2 컨택트 CT2와 접속하는 구성으로 되어있다.
도 10b는 제1 컨택트 CT1의 평면도이고, 도 10c는 제2 컨택트 CT2의 평면도이 다.
도 10b에 도시한 바와 같이, 제1 컨택트 CT1는, 각각 직사각형의 형상을 지니고, 1차원 혹은 이차원의 배열 방향으로, 예를 들면, 실리콘 기판상에 형성된 주변 회로부의 설계 룰인 제1 최소 가공 치수와 동등 혹은 그 이상의 주기를 갖아 주기적으로 반복하여 배열되어 있다.
또한, 도 10c에 도시한 바와 같이, 제2 컨택트 CT2는, 각각 직사각형의 형상을 지니고, 제1 컨택트 CT1의 배열 방향과 동일한 배열 방향으로, 예를 들면, 메모리부의 설계 룰인 제2 최소 가공 치수보다 큰 주기를 갖아 주기적으로 반복하여 배열되어 있다.
여기서, 제1 컨택트 CT1와 제2 컨택트 CT2의 각각의 배열 방향에 대한, 제1 컨택트 CT1의 길이 L1과 제1 컨택트 CT1 사이의 간격 S1, 및 제2 컨택트 CT2의 길이 L2과 제2 컨택트 CT2 사이의 간격 S2과 대하여, 하기 수학식(부등식) 1 및 2의 관계가 있다.
상기한 바와 같은 사이즈로 배치된 제1 컨택트 CT1와 제2 컨택트 CT2에서는, 제1 컨택트 CT1와 제2 컨택트 CT2 사이의 얼라이먼트의 정밀도가 제2 최소 가공 치수 이상으로 커져 버리더라도, 제2 컨택트 CT2는 반드시 적어도 1개의 제1 컨택트 CT1와 접속하며, 또한, 제1 컨택트 CT1가 접속하는 제2 컨택트 CT2는 많더라도 1개이고, 복수의 제2 컨택트 CT2에 접속되지 않는다.
한편, 간섭 노광법에 의해 메모리부를 형성하는 경우, 간섭 노광법에 있어서는 동일 주기의 라인 및 스페이스의 패턴밖에 형성할 수 없기 때문에, 이하에 설명하는 방법에 의해 컨택트 접속을 행한다.
도 11a는 워드선 컨택트 혹은 비트선 컨택트 등의 컨택트부의 레이아웃의 다른 예를 나타내는 평면도이다.
도 11a에 도시한 바와 같이, 실리콘 기판상에 설치된 주변 회로부에 접속하는 제1 컨택트 CT1와, 워드선 WL 혹은 비트선 BL의 연장부로 구성된 제2 컨택트 CT2 사이에서, 컨택트 접속이 이루어진다.
도 10의 컨택트와 같이, 제1 컨택트 CT1의 수는 제2 컨택트 CT2의 수보다도 많이 설치되고 있고, 제2 컨택트 CT2는 적어도 1개의 제1 컨택트 CT1와 접속하여, 제1 컨택트 CT1는 많더라도 1개의 제2 컨택트 CT2와 접속하는 구성으로 되어있다.
도 11b는 제1 컨택트 CT1의 평면도이고, 도 11c는 제2 컨택트 CT2의 평면도이다.
도 11c에 도시한 바와 같이, 제2 컨택트 CT2는, 워드선 WL 혹은 비트선 BL의 연장부로 구성되어 있고, 각각 직선의 형상을 지니고, 제2 컨택트의 배열 방향으로, 예를 들면, 메모리부의 설계 룰인 제2 최소 가공 치수로 주기적으로 반복하여 배열되어 있다.
한편, 도 11b에 도시한 바와 같이, 제1 컨택트 CT1는, 각각 직사각형의 형상을 지니고, 제2 컨택트의 배열 방향으로 소정의 거리(D3)만큼 변이(shift)되면서, 제2 컨택트의 배열 방향과 직교하는 배열 방향으로 주기적으로 반복하여 배열되어 있다.
여기서, 제2 컨택트 CT2의 배열 방향과 직교하는 배열 방향으로 인접하여 형성된 2개의 제1 컨택트 CT1의 사이의 제2 컨택트 CT2의 배열 방향에 대한 간격 S3, 제2 컨택트 CT2의 배열 방향에 대한, 제1 컨택트 CT1의 길이 L3, 및 제2 컨택트 CT
2의 길이 L4과 제2 컨택트 CT2 사이의 간격 S4과 대하여, 하기 수학식(부등식) 3 및 4의 관계가 있다.
제2 컨택트 CT2의 배열 방향에 대한 제1 컨택트 CT1의 길이 L3는 제 2컨택트 CT2의 설계 룰인 제2 최소 가공 치수보다 작게 할 필요가 있다. 예를 들어 제2 최소 가공 치수(라인/스페이스)가 0.05㎛ 정도일 때, 제1 컨택트 CT1의 길이 L3은 0.025㎛보다 좁아야 하지만, 제2 컨택트 CT2의 배열 방향과 직교하는 배열 방향에 대해서는 제1 컨택트 CT1의 피치 P3를 제2 최소 가공 치수보다 큰 제1 최소 가공 치수로서 설정 할 수 있기 때문에, 비교적 용이하게 패턴 형성할 수 있다. 이러한 주기는 느슨하지만, 가공 선폭이 좁은 프로세스는 종래의 DRAM 등의 제조 공정에서 이미 이용되고 있는 방법이다.
상기한 바와 같은 사이즈로 배치된 제1 컨택트 CT1와 제2 컨택트 CT2에서는, 제1 컨택트 CT1와 제2 컨택트 CT2 사이의 얼라이먼트의 정밀도가 제2 최소 가공 치수 이상으로 커져 버리더라도, 제2 컨택트 CT2는 반드시 적어도 1개의 제1 컨택트 CT1와 접속하며, 또한, 제1 컨택트 CT1가 접속하는 제2 컨택트 CT2는 많더라도 1개이고, 복수의 제2 컨택트 CT2에 접속되지 않는다.
상기한 도 10a 내지 도 10c 및 도 11a 내지 도 11c에 도시한 바와 같은 컨택트 방법을 이용함으로써, 정밀도가 높은 얼라이먼트를 실시하지 않더라도, 실리콘 기판 상의 주변 회로부의 컨택트부와, 메모리부의 워드선 혹은 비트선과의 컨택트를 접속하는 것이 가능해진다.
단, 종래의 기억 장치와 같이, 미리 컨택트하는 장소가 일대일로 정해져 있 는 것은 아니기 때문에, 기억 장치의 동작에 따라 새로운 제어 알고리즘, 회로가 필요하게 된다.
예를 들면, 기억 장치의 출하 전의 검사 공정에서, 컨택트부의 접속 상황을 조사하여, 실리콘 기판 상의 주변 회로로서 형성된 어드레스 회로에서 메모리부를 구성하는 각 메모리 셀에 어드레스를 변경, 할당하거나, 어떠한 컨택트 상황하에서도 동작할 수 있는 제어 알고리즘을 실리콘 기판 상의 주변 회로에 미리 형성해 두는 등의 방법이 고려될 수 있다.
여기서, 어드레스 회로의 변경에는, 예를 들면, 실리콘 기판상에 형성된 PR0M 등을 이용하여 배선 패턴의 변경을 행한다.
또한, 사용자에 의한 기억 장치 사용 시에 있어서 제1 컨택트 CT1와 제2 컨택트 CT2의 접속 상황을 판별하여, 메모리부를 구성하는 각 메모리 셀에 어드레스를 할당하고나서 사용하는 방법을 사용할 수 있다.
본 실시 형태에 따른 기억 장치에 따르면, 제1 최소 가공 치수로 형성된 주변 회로부와 제1 최소 가공 치수보다도 작은 제2 최소 가공 치수로 형성된 메모리부가 적층된 구조이다. 메모리부는 제2 최소 가공 치수보다도 큰 얼라이먼트 정밀도로 주변 회로부에 대하여 적층되어 있다. 이와 같이 주변 회로부와 메모리부를 다른 층으로서 적층함으로써, 대용량화를 위해 미세화가 필요로 되는 메모리부에서만, 고정밀도의 얼라이먼트를 요하지 않고, 가공 사이즈가 매우 작은 미세 가공 방법을 채용 할 수 있다.
특히, 메모리 셀을 2 단자 디바이스로 구성함으로써, 가공 사이즈가 매우 작은 미세 가공 방법이지만 얼라이먼트 정밀도가 나쁜, 소프트 리소그래피, 간섭 노광법, 밀착 노광 방식 등의 미세 가공 기술에 의해 용이하게 제조 할 수 있다.
또한, 실리콘 기판상에 설치된 주변 회로부에 접속하는 제1 컨택트와 워드선 WL 혹은 비트선 BL에 접속하는 제2 컨택트 CT2와의 접속 방법을 도 10a 내지 도 10c 혹은 도 11a 내지 도 11c에 도시한 바와 같은 구성으로 하는 것으로, 고정밀도의 얼라이먼트를 요하지 않고, 메모리부와 주변 회로부를 접속할 수 있게 된다.
도 12는 본 실시 형태에 따른 기억 장치의 회로 구성을 나타내는 블록도이다.
메모리부(20)를 제외하는 점선으로 둘러싸여 있는 부분이 실리콘 반도체 기판상에 형성되는 주변 회로부가 된다. 이 상층에 메모리 셀 어레이인 메모리부(20)가 형성된다.
도 12에서는 생략하고 있지만, 기억 장치(메모리칩) 1개의 대하여 복수의 메모리 셀 어레이가 설치되어 있다고 가정된다. 메모리 셀 어레이 및 주변 회로인 셀 입출력 회로(22), 판독 회로(27), 기록 회로(28), 행 디코더(21) 및 열 디코더(23), 어드레스 선택 회로(24)가, 하나의 기억 장치(메모리 칩)에 대하여 복수 설치되어 있다.
이들의 복수의 메모리 셀 어레이들 중 하나를 선택하는 단일 어레이 선택 회로(25), 외부와의 데이터의 송수신을 담당하는 입출력 인터페이스(31), 외부로부터 의 입력, 혹은 외부로의 출력 데이터를 일시 저장해 두기 위한 버퍼 메모리(30), 기록 후 혹은 판독 시에 에러 정정을 행하는 에러 정정 회로(29), 및, 어레이 선택(어드레스 선택), 에러 정정, 버퍼 메모리, 입출력 인터페이스 사이의 데이터 혹은 클럭의 송수신을 제어하기 위한 제어 회로(26) 등의 메모리 공통 회로는 기억 장치(메모리칩)에 대하여 1개, 즉, 각 메모리 셀 어레이로 공유 할 수 있다. 또, 이들의 회로가 기억 장치(메모리 칩) 마다 복수 설치되는 구성이 가능하며, 반대로, 메모리 셀 어레이와 주변 회로가 기억 장치(메모리칩) 마다 1개 설치되는 구성도 가능하다.
메모리 셀 어레이와 주변 회로사이의 컨택트가 본 실시 형태에 따른 기억 장치에 있어서 중요한 요소이다. 기억 장치의 출하 전의 검사 공정에서, 사용자에 의한 기억 장치 사용 시에 있어서, 제어 회로에서 발생한 컨택트 검사 신호를 기초로, 특정한 셀 어레이, 또한 특정한 행, 열 디코더의 실리콘 기판 상의 컨택트부와 셀 어레이의 컨택트부와의 컨택트가 검사된다. 게다가, 메모리로서 메모리 셀이 기능하는지의 여부를 검사한다.
검사로서는, 전기적인 도통 이외에, 기록 및 재생에 의해 행할 수 있다. 검사 후, 유효한 메모리 셀의 어드레스 정보, 혹은 어레이 정보에 대하여, 주변 회로 혹은 메모리 공통 회로에 설치된 메모리에 저장된다. 여기서 이용되는 메모리로서는, 본 실시 형태에 따른 2 단자 디바이스로 이루어지는 메모리, 혹은, 종래부터 이용되고 있는 SRAM, DRAM, 플래시 메모리, MRAM, FeRAM, 퓨즈형, 혹은 안티-퓨즈형의 메모리 등의 다른 메모리도 사용할 수 있다.
제2 실시 형태
본 실시 형태에 따른 반도체 등을 기억 재료로서 이용한 기억 장치는, 실질적으로 제1 실시 형태에 따른 기억 장치와 동일하지만, 메모리 셀의 구조면에서 다르다.
도 13은 본 실시 형태에 따른 기억 장치의 메모리부에서의 메모리 셀의 개략적인 사시도이다. 이 도면에서는 4개의 메모리 셀을 나타내고 있다.
도 2에 도시되는 제1 실시 형태에 따른 기억 장치에서는, 메모리 셀을 구성하는 배리어층(12a), 기록층(13a), 배리어층(14a)는 개개의 셀마다 패터닝되어, 인접하는 셀 사이는 완전하게 분리되어 있지만, 반드시 셀 사이에서 분리되어 있을 필요는 없다. 도 13에 도시되는 본 실시 형태에 따른 기억 장치와 같이, 예를 들면 워드선 WL의 연장 방향으로 인접하는 셀과 연속하고 있더라도 상관없다. 이 경우, 상호 교차하도록 연장하는 비트선 BL과 워드선 WL의 교차하는 영역에서의 부분이 각각 메모리 셀을 구성하는 2 단자 디바이스 DE가 된다.
또, 기록시, 혹은, 재생 시에 인접하는 셀의 영향이 나타나지만, 기록 펄스 전류의 최적화, 혹은, 크로스토크 신호의 제거 등의 신호 검출의 연구에 의해서, 이들의 영향을 피할 수 있다.
본 실시 형태에 따른 기억 장치는, 실질적으로 제1 실시 형태와 같이 제조될 수 있다.
즉, 제1 실시 형태에 따른 기억 장치의 제조 방법에 있어서, 비트선 BL을 패턴 형성한 후, 비트선 BL의 패턴에 따라서 하층의 배리어층(14a), 기록층(13a), 배 리어층(12a)를 에칭하지 않고 종료된다.
본 실시 형태에 따른 기억 장치에 있어서도, 제1 실시 형태와 같이, 제1 최소 가공 치수로 형성된 주변 회로부와 제1 최소 가공 치수보다도 작은 제2 최소 가공 치수로 형성된 메모리부가 적층된 구조이고, 메모리부는 제2 최소 가공 치수보다도 큰 얼라이먼트 정밀도로 주변 회로부에 대하여 적층되어 있다. 이와 같이 주변 회로부와 메모리부를 다른 층으로서 적층함으로써, 대용량화를 위해 미세화가 필요로 되는 메모리부에서만, 고정밀도의 얼라이먼트를 요하지 않고, 가공 사이즈가 매우 작은 미세 가공 방법을 채용 할 수 있다.
제3 실시 형태
본 실시 형태에 따른 반도체 등을 기억 재료로서 이용한 기억 장치는, 실질적으로 제1 실시 형태에 따른 기억 장치와 동일하다. 도 14는 본 실시 형태에 따른 기억 장치의 메모리부에서의 메모리 셀의 개략적인 사시도이다.
즉, 메모리 셀을 구성하는 배리어층(12), 기록층(13), 배리어층(14)이 셀 사이에서 전혀 분리되어 있지 않고, 각층이 균일하게 형성되어 있다. 이 경우도, 상호 교차하도록 연장된 비트선 BL과 워드선 WL의 교차하는 영역 부분이 각각 메모리 셀을 구성하는 2 단자 디바이스 DE가 된다.
본 실시 형태에 따른 기억 장치는, 실질적으로 제1 실시 형태와 같은 방식으로 제조될 수 있다.
즉, 제1 실시 형태에 따른 기억 장치의 제조 방법에 있어서, 워드선이 되는 도전층을 퇴적한 후, 먼저 패턴 가공하여 워드선으로 한 후, 배리어층(14), 기록층(13), 배리어층(12)을 순으로 퇴적시켜, 패턴 가공하지 않고, 그 상층에 비트선 BL을 패턴 형성한다.
본 실시 형태에 따른 기억 장치에 있어서도, 제1 실시 형태와 같이, 제1 최소 가공 치수로 형성된 주변 회로부와 제1 최소 가공 치수보다도 작은 제2 최소 가공 치수로 형성된 메모리부를 적층한 구조이고, 메모리부는 제2 최소 가공 치수보다도 큰 얼라이먼트 정밀도로 주변 회로부에 대하여 적층된다. 이와 같이 주변 회로부와 메모리부를 다른 층으로서 적층함으로써, 대용량화를 위해 미세화가 필요한 메모리부에서만, 고정밀도의 얼라이먼트를 요하지 않고, 가공 사이즈가 매우 작은 미세 가공 방법을 채용 할 수 있다.
제4 실시 형태
본 실시 형태에 따른 반도체 등을 기억 재료로서 이용한 기억 장치의 사시도는, 제1 실시 형태에 따른 기억 장치의 사시도인 도 1와 유사하다.
반도체 기판 Sub에 주변 회로부가 형성된다. 예를 들면 절연막 등을 통한 상층에, 워드선 WL 및 비트선 BL을 포함하는 메모리부가 적층되어 있다. 메모리부와 주변 회로부는, 워드선 컨택트 CTWL 및 비트선 컨택트 CTBL 등의 컨택트부에 의해 접속되어 있다.
상기한 주변 회로부는, 예를 들면 실리콘 반도체 기판에 일반의 반도체 프로세스에 이용되는 리소그래피 기술을 이용하여, 그리고 제1 최소 가공 치수를 갖는 미세 가공 기술을 이용하여 형성되어 있다. 예를 들면, M0S 트랜지스터, 저항 소 자, 캐패시터 등의 소자를 포함하며, 반도체 기억 장치 중의 메모리부를 제외한 회로, 즉, 어드레스, 블록, 혹은, 다층인 경우에는 층 선택 회로, 신호 검출용 감지 증폭기 회로, 기록 제어 회로, 다치인 경우에는 다치 데이터 추출 회로, 및, 다치 기록용 클로즈드 루프 기록 제어 회로 등으로 이루어져 있다. 필요에 따라서, 데이터 인코더, 데이터 디코더, 에러 정정, 승압 등의 회로, CPU, 입출력 회로 및 버퍼 메모리 등으로 구성된다.
상기한 메모리부는, 복수개의 메모리 셀이 매트릭스 형상으로 배열되어 구성되고, 예를 들면 제2 최소 가공 치수를 갖는 통상의 반도체 프로세스에 이용되는 미세 가공 기술에 의해 가공되지만, 그 미세 가공의 사이즈로부터 통상 계획되는 얼라이먼트 정밀도보다도 큰 얼라이먼트 정밀도로 주변 회로에 대하여 전기적으로 접속되어 있다.
또, "최소 가공 치수"란, 고립된 패턴의 최소 단위가 아니고, 최소 가공 주기의 1/2, 소위 라인 및 스페이스를 의미한다.
예를 들면, 제2 최소 가공 치수가 50nm인 경우, 통상의 반도체 디바이스 혹은 메모리 디바이스로서는 50nm의 30% 정도 이하의 정밀도, 즉, 15nm 정도 이하의 얼라이먼트 정밀도가 요구된다.
이것에 대하여 본 실시 형태의 기억 장치에서는, 그와 같은 높은 얼라이먼트 정밀도는 필요로 하지 않기 때문에, 매우 미세한 가공 정밀도를 용이하게, 혹은, 얼라이먼트 정밀도의 문제로 사용되지 않은 미세 가공 기술을 이용하는 것이 가능해진다.
도 15는 상기한 메모리부에서의 메모리 셀의 개략적인 사시도이다. 이 도면에서는 4개의 메모리 셀을 나타내고 있다. 상호 교차하도록 연장하는 비트선 BL과 워드선 WL의 교차하는 영역이 각각 메모리 셀이 된다.
각 메모리 셀에서, 워드선 WL과 비트선 BL의 사이에, 기록 재료로 이루어지는 기록층이 설치되어 있다. 또한, 필요에 따라서, 다이오드 혹은 비선형 소자로 이루어지는 선택 스위치층(이하 스위치층 혹은 스위치 소자라고도 함)이 기록층에 대하여 직렬로 배열되어 설치되어 있다. 또한, 필요에 따라서, 불필요한 반응물이 형성되지 않도록 이용되는 배리어층 등이 제공될 수도 있다.
상기한 기록층이나 선택 스위치층은, 어느 것이나 2개의 단자를 갖는 2 단자 디바이스 DE로 이루어진다.
도 16은, 본 실시 형태에 따른 반도체 기억 장치의 메모리부에서의 비트선의 연장 방향에 따르는 단면도이다.
반도체 기판(40)(Sub)에 주변 회로부(도시되지 않음)이 설치되고, 절연막 등을 통한 상층에, 워드선 WL이 되는 제1 배선(41a)이 형성되어 있다.
각 메모리 셀 영역에서, 제1 배선(41a)의 상층에, 예를 들면 비정질 실리콘등으로 이루어지는 저항층 등의 2 단자 디바이스 DE가 되는 기록층(42b)과, 예를 들면 다이오드 혹은 비선형 소자 등으로 이루어지는 선택 스위치층(43b)이 적층하고 있다. 메모리 셀 이외의 영역은, 층간 절연막(45)으로 매립되어 있다.
또한, 선택 스위치층(43b)의 상층에, 비트선 BL이 되는 제2 배선(46a)가 형성되어 있다.
제1 배선(41a)와 제2 배선(46a)의 사이에, 선택 스위치층을 설치하지 않은 기록 재료로 이루어지는 기록층 단층 구성을 채용하는 것이 가능하게 된다. 혹은, 필요에 따라서 배리어층을 설치한 다층 구성으로 하는 것도 가능하게 된다.
상기 각 메모리 셀에서 기록층(42b)을 구성하는 기록 재료로서는, 상 변화 재료, 퓨즈 재료, 혹은, 안티-퓨즈 재료 등과 같이 기록 재료에 전압, 혹은, 전류 펄스를 인가함으로써, 그 저항이 변화하는 저항 변화 재료를 이용한다.
상기 메모리 셀은, 직렬로 결합된 저항과 다이오드, 혹은, 저항으로 이루어지는 2 단자 소자에 의해 구성된다. 전압, 혹은, 전류 펄스의 인가에 의해 저항의 값이 변화함으로써 기록이 이루어져, 그 저항값을 검출함으로써 데이터의 재생을 행한다.
각 메모리 셀에서 저항이 되는 기록층을 구성하는 기록 재료로서는, 상 변화 재료, 퓨즈 재료 혹은 안티-퓨즈 재료 등이 이용된다. 저항은 박막에 의해서, 또한 전압 혹은 전류 펄스의 인가에 의해서 메모리 셀의 박막의 전체 부분 혹은 일부분이 단절되는, 혹은, 상 변화에 의해 저항이 증대하는, 소위 퓨즈라고 불리는 타입, 혹은 그 반대로, 전압 혹은 전류 펄스의 인가에 의해서 메모리 셀의 박막의 전부분 혹은 일부분에 절연 파괴 혹은 상 변화 등에 따라서 전류 패스가 형성됨으로써 저항값이 감소하는 안티-퓨즈 타입의 재료에 의해서 구성된다.
응용상, 메모리는 한번만 데이터의 기록이 가능한 프로그래머블 ROM, 혹은, 전압 혹은 전류 펄스의 인가 방법에 의해서 저항이 가역적으로 변화하는, 반복의 기록 및 소거가 가능한 RAM으로 분류할 수 있다.
상 변화 재료로서는, 예를 들면, Ge, Si, Ag, In, Sn, Sb, Te, Se, As, Bi 등으로 이루어지는 칼코게나이드 반도체가 이용되어, 예를 들면, Ge SbTe 혹은 AgInSbTe 등의 조성을 이용할 수 있다.
이들의 재료는, 재료의 온도 변화에 따라서, 결정과 비정질의 사이에서 용이하게 상전이를 초래하며, 보존, 및, 재생 상태에서 상이 결정인 경우에는 저항이 낮으며, 비정질인 경우에는 높다고 하는 특성을 갖는다.
기록은 소망인 셀에 펄스 전류를 흘려, 재료 자신의 저항에 의한 쥴(joule) 열에 의해서, 혹은, 상 변화 재료와 직렬로 접속된 저항체에 의한 쥴 열에 의해서, 기록 재료를 결정화 온도 이상 또한 융점 이하의 온도에 가열시킴에 따라 기록 후에 결정화 상태를 얻어, 결정화를 초래하는 전류 펄스에 비교하여 짧고 큰 펄스 전류를 흘려 융점 이상으로 가열하여, 그 후 급속히 냉각됨으로써 기록 후에 비정질 상태를 얻을 수 있다.
또한, 기록 조건을 적절하게 선택함으로써, 메모리 셀 중의 막의 일부가 다른 결정, 잔류물이 비정질이라는 것 같은 중간 상태를 형성함으로써, 전면이 다결정, 혹은, 비정질에 의해 형성된 경우의 저항값의 중간값을 취하는 것이 가능하다.
또한, 가열에 의한 메탈 배선 재료와 칼코게나이드 재료 사이의 반응, 양 재료 사이에서의 원자의 이동 등을 방지하기 위해서, 질화 재료 혹은 산화 재료에 의한 배리어층을 형성해도 좋다.
기록층(42b)를 구성하는 기록 재료로서, 한번만 기록이 가능한 1회 기록형(write-once type) 기록 재료, 예를 들면 퓨즈 재료 및 안티-퓨즈 재료 등을 이용하는 것도 가능하다.
기록 시의 전압 혹은 전류 펄스의 인가에 의해서 저항값이 증가하는, 소위 퓨즈 재료로서는, 예를 들면, 다결정 실리콘, 니크롬 등의 박막 저항체로 이루어지며, 기록 전류의 쥴 열에 의해 저항체가 단선함으로써 기록이 행하여진다.
통상의 퓨즈 재료는 기록에 의해서 막이 단선함으로써, 저항이 이상적으로는 무한대가 되지만, 여기서는, 메모리 셀의 막의 매우 좁은 영역에 절연 파괴가 생기거나, 혹은, 상 변화막의 일부가 비정질로부터 다결정으로 변화함으로써 저항이 연속적으로 증가하는 경우도 포함시켜 퓨즈 재료라고 부르고 있다.
또한, 안티-퓨즈 재료는, 예를 들면, 비정질 실리콘, 금속(반도체)/절연 박막/금속(반도체) 등의 비정질 재료, 혹은, 절연 재료를 통한 금속 박막으로 이루어져, 전압 혹은 전류 펄스를 인가함으로써 저항값을 저하시킬 수 있다.
저항 변화 재료 자신 외, 메탈 배선과의 반응 등의 손상을 방지하기 위한 배리어층, 혹은, 기록, 판독에 적합한 저항값을 설정하기 위해서 저항값의 바이어스분으로서 기록에 의해 저항이 변화하지 않은 저항체를, 배선 재료와 저항 변화 재료 사이에 부가해도 상관없다.
문헌 J. Non-Crystalline Solids, 137&138(1991), pp 1257-2562에서는, p+ 비정질 수소화 실리콘을, 예를 들면, 크롬과 각종의 금속, 예를 들면, 바나듐, 텅스텐, 니켈, 코발트, 은, 알루미늄, 크롬, 망간, 철 등에 의해 협지된 구조의 저항 변화 메모리 소자가 개시되어 있다.
다이오드는, 그 임계값 전압이 대개 0.5V 이하이다, 소위 쇼트키 다이오드, 메탈-절연막-메탈로 이루어지는 MIM 다이오드를 이용하는 것도 가능하지만, 이종 재료의 계면 현상을 이용하지 않고, 막 두께가 10nm 이상 50nm 이하의 박막으로 이루어지는 다이오드, 혹은, 전압 전류 특성이 비선형인 재료가 바람직하고, 예를 들면, 온도 상승과 함께 저항이 감소하는 많은 반도체 재료, 예를 들면, 실리콘, 게르마늄과 같은 4족의 반도체 재료, 칼륨 비소와 같은 2-6족, 질소화칼륨과 같은 3-5족, 및, 칼코게나이드 원소를 함유하는 반도체로 이루어지는 박막 소자를 이용할 수 있다.
이들은, 단결정, 다결정 혹은 비정질의 어느 상태에서도 상관없고, 반도체이기 때문에, 온도 상승에 의해서 생성되는 캐리어 수가 증가함으로써 저항은 감소한다. 또한, 온도 상승을 따르지 않더라도, 전압 펄스의 인가 혹은 전류 펄스의 인가에 의해서, 저항이 저하하는 재료이면 어느 재료라도 이용하는 것이 가능하다.
예를 들면, Phys. Rev. Lett.21, (1968), p 1450의 S.R.0Vshinsky에 의해 보고되어 있다. Mo 전극에 끼워진 비정질 TeAsSiGeP 박막 등과 같이, 어느 종류의 칼코게나이드 비정질 반도체로서는 전압 펄스의 인가에 의해서, 어떤, 임계값 전압 이상으로, 급격히 저항이 저하하는 것이 알려져 있고, 이러한 특성을 갖는 재료를 이용하는 것이 가능하다.
상기한 바와 같은 다이오드 혹은 비선형 소자를 이용하지 않고, 저항만으로 구성되는 경우라도, 셀을 어레이 형상으로 복수개 배치한 경우의 각 배선을 소정의 전위로 유지함으로써, 기록 및 판독 시의 셀 사이의 간섭을 저감하는 것이 가능하다.
기록 재료의 저항은, 연속적 혹은 스텝 형상으로 여러 단의 값을 취할 수 있고, 소위, 다치 기록이 가능하다.
기록 시에 기록 재료의 기록 상태, 즉, 저항값을 모니터하여, 기록 회로에 피드백함으로써, 데이터에 따른 소정의 저항값이 되도록 기록함으로써 정밀도가 높은 기록을 실시한다. 또한, 기록과 동시이지 않더라도, 기록을 실시한 후, 일단, 판독을 행하여, 그 신호 레벨에 따라서, 소정의 저항값이 될 때까지, 기록을 반복하여 행하는 방법이라도 상관없다.
기록 재료는 퓨즈, 혹은, 안티-퓨즈와 같이 일회만 기록이 가능하거나, 반복하여 기록이 가능한 것 중 어느 것이라도 상관하지 않고, 통상의 2치 레벨의 기록 혹은 다치 기록이 가능하다.
이들의 중에서, 일회만 기록이 가능하고, 또한, 다치 기록이 가능한 디바이스에 있어서는, 일회의 기록으로 기록, 판독이 가능한 다치 레벨의 모두를 할당하는, 소위 통상의 다치 레벨 기록을 실시하더라도 좋고, 또는, 기록, 판독이 가능한 다치 레벨 중, 일부분의 다치 레벨만을 1회의 기록으로 나누어 제공하여, 사용 가능한 남은 다치 레벨을 2회째 이후의 기록으로 나누어 제공함으로써, 반복하여 기록 횟수는 한정되지만, 등가적으로 재기입 가능한 메모리 디바이스로서 이용하는 것도 가능하다.
도 17은 본 실시 형태에 따른 기억 장치의 메모리부의 워드선 및 비트선 및 이들과 주변 회로부와의 컨택트의 배치를 도시하는 평면도이다.
복수개의 워드선 WL과 비트선 BL이 상호 직행하는 방향으로 연장하고 있어, 그 교차하는 영역에 2 단자 디바이스 DE가 설치되고, 메모리 셀 MC을 구성하고 있다.
주변 회로부에는, 워드선 WL에 접속하기 위한 컨택트(제1 워드선 컨택트 CTWL1)과 비트선 BL에 접속하기 위한 컨택트(제1 비트선 컨택트 CTBL1)가 형성되어 있다.
한편, 워드선 WL에는 컨택트(제2 워드선 컨택트 CTWL2)가 설치되어 있고, 주변 회로부에 설치된 제1 워드선 컨택트 CTWL1와 접속하고 있다.
또한, 비트선 BL에도 컨택트(제2 비트선 컨택트 CTBL2)가 설치되어 있고, 주변 회로부에 설치된 제1 비트선 컨택트 CTBL1와 접속하고 있다.
상기한 구성에 있어서, 워드선 컨택트(제1 워드선 컨택트 CTWL1과 제2 워드선 컨택트 CTWL2와의 컨택트)는, 워드선 WL의 연장하는 방향으로 2 열 이상으로 배치되어 있다.
또한, 비트선 컨택트(제1 비트선 컨택트 CTBL1과 제2 비트선 컨택트 CTBL2와의 컨택트)의 위치는, 비트선 BL의 연장하는 방향으로 2 열 이상으로 배치되어 있다.
이 때문에, 워드선 컨택트 및 비트선 컨택트의 주기를, 각각 워드선 WL과 비트선 BL의 배선 주기보다도 크게 할 수 있다.
제1 워드선 컨택트 CTWL1과 제1 비트선 컨택트 CTBL1(이하, 제1 컨택트 CT1이 라 칭한다)는 1변이 1/2S1의 정방형이고, 제2 워드선 컨택트 CTWL2와 제2 비트선 컨택트 CTBL2(이하, 제2 컨택트 CT2라 칭한다)는 1변이 S1의 정방형의 형상을 하고 있어, 제1 컨택트 CT1 및 제2 컨택트 CT2는, 각각 인접하는 제1 컨택트 CT1 및 제2 컨택트 CT2와의 주기는 최근접 시간에 2S1가 된다.
한편, 메모리부의 워드선 WL 및 비트선 BL의 배선의 폭은 S2이고, 그 주기는 최단인 경우 2S2이다. 특히, 도 17에 있어서는, S1= 2 ×S2인 경우를 예시하고 있다.
메모리부의 각 메모리 셀은 워드선 WL 및 비트선 BL에 대하여 자기 정합적으로 형성할 수 있기 때문에, 패터닝 시에 메모리 셀의 절대 위치를 특정할 필요는 없고, 워드선 WL 혹은 비트선 BL이 교차하는 위치에 메모리 셀은 형성되어 있으면 충분하다. 이 때문에, 본 실시 형태의 기억 장치에 있어서, 메모리부를 주변 회로부상에 적층할 때에는, 워드선 WL 및 비트선 BL의 배선 주기보다도 큰 주기의 워드선 컨택트 및 비트선 컨택트에 대하여 얼라이먼트 정밀도가 확보할 수 있으면 좋다. 메모리부 배선의 주기로부터 통상 상정되는 얼라이먼트 정밀도보다도 큰 얼라이먼트 정밀도에 의해 메모리부를 주변 회로상에 적층 할 수 있다.
다음에, 본 실시 형태에 따른 반도체 기억 장치의 제조 방법에 대하여 설명한다.
우선, CM0S 프로세스 등의 통상의 반도체 프로세스에 의해서, 실리콘 반도체 기판에, 메모리를 동작시키는 데 필요한 셀 부분을 제외하는 주변 회로, 예를 들면, 어드레스 선택 회로, 신호 검출 회로, 데이터 입력, 출력 회로, 기록 펄스 제어 회로, 재생 펄스 제어 회로 등을 형성한다.
여기서는, 예를 들면, KrF 레이저를 이용한 최소 가공 선폭 F= 0.18∼0.25㎛의 프로세스, ArF 레이저를 이용한 F= 0.10∼0.15㎛의 프로세스, 혹은, F2 레이저를 이용한 O.10㎛ 정도의 프로세스, 그 위에, 극 자외광이라고 불리는 광원, 전자선, X 선 등을 이용한 O.10㎛ 이하의 프로세스 등보다, 높은 얼라이먼트 정밀도를 갖는 가공 방법에 의해 형성된다.
다음에, 상기한 주변 회로부가 형성된 실리콘 기판상에, 미세한 메모리 셀을 갖는 메모리부를 형성한다. 메모리부를 형성할 때의 미세 가공에는, 상술 및 후술한 바와 같이, 메모리부의 구성 및 메모리부와 주변 회로부와의 컨택트의 배치 등에 기인하여, 상기 주변 회로부의 형성 시와 같은 높은 얼라이먼트 정밀도가 필요하지 않다.
상기한 메모리부를 형성할 때의 미세 가공 기술로서는, LEEPL을 바람직하게 이용할 수 있다. 이하, LEEPL을 이용한 경우에 대해 설명한다.
LEEPL은, Jpn. J. App1. Phys. Vo1.38(1999) Pt.1, P 7046-7051에 개시되어 있는 바와 같이 피 가공 기판에 근접한 위치에, 패턴에 따라, 전자선이 등가하는 마스크를 설치하여, 그 마스크를 투과하는 저 가속 전압 전자 빔에 의해, 전자선에 대응한 레지스트를 노광하는 미세 가공 방법이다.
문헌에 소개되어 있는 바와 같이, 마스크 위치 등에 배려함으로써 50nm 정도의 라인 및 스페이스의 가공이 행할 수 있고, 그 위에, 30∼40nm 정도의 라인 및 스페이스에도 대응이 가능하다.
LEEPL은, 다른 미세 가공 기술인 EUV 혹은 EPL 등과 비교하고, 장치 구성이 간이한 것부터 장치 비용을 저감할 수 있다. 단, 종래의 포토리소그래피 혹은 EUV 등과의 비교에서는, 처리량이 낮다고 하는 문제가 있었다.
이것은, 얇은 부재에 의해 형성된 마스크가 불필요한 전자선을 흡수함으로써, 발열, 팽창하여, 이것에 의해서 마스크가 왜곡되는 것에 의해 얼라이먼트 정밀도, 패턴 형상 정밀도가 계속 유지될 수 있지 않게 된다는 것에 기인하고 있다.
동 문헌에서는, 1cm×1cm의 노광 면적에 대하여, 10nm의 왜곡을 허용하는 전제로, 12인치 웨이퍼의 처리량을 1 시간 당 60매가 되는 것을 보고하고 있다.
이에 반하여, 본 실시 형태의 메모리부의 미세 가공에서는,비교적 큰 얼라이먼트 오차 혹은 변형 오차를 허용하기 때문에, 전자선의 조사량을 높게함으로써, 용이하게 처리량은 개선될 수 있다.
예를 들면, 전자 빔 조사량, 온도 상승, 변형량 등의 관계가 전부 선형이다고 가정하면, 허용변형량이 20nm 인 경우에는, 처리량을 대개 2배로, 또한, 허용변형량이 30nm 인 경우에는, 3배 정도로 개선하는 것이 가능하다.
또한, 노광 시 뿐만이 아니라, 웨이퍼 전체의 얼라이먼트에 요하는 시간을 단축하는 것이 가능한 것도 처리량 개선에 기여한다.
따라서, 장치 비용이 비교적 염가인 LEEPL을 이용하여, 높은 처리량으로, 고 밀도의 메모리 셀의 가공이 가능해진다.
이러한 장점은 특히, 기록 메모리 셀을 다층에 적층하는 경우에 있어서, 효과가 크다.
메모리부의 형성시, 우선, 상기 주변 회로부 등이 형성된 실리콘 반도체 기판(40)상에, 도 18a에 도시한 바와 같이, 예를 들면 스퍼터링법 등에 의해, 제1 배선(워드선)이 되는 도전층(41)을 퇴적시킨다.
재료로서는, 저항이 작은 A1, Cu, Au, Ag, 혹은, 일렉트로마이그레이션(electro-migration) 내성에 우수한, Mo, W, Ti, Cr, Pt 등의 고융점 금속에 의해서 형성된다. 밀착성 등의 신뢰성의 개선을 위해, 다소의 첨가물이 혼입되어 있더라도 상관없다.
다음에, 예를 들면 CVD(Chemical Vapor Deposition)법 등에 의해, 비정질 실리콘을 퇴적시켜 기록층(42)을 형성한다. 또한, 다이오드 혹은 비선형 소자 등을 구성하는 재료를 퇴적시켜 선택 스위치층(43)을 형성한다.
다음에, 선택 스위치층(43)의 상층에 레지스트막(44)을 도포한다.
본 실시 형태에 있어서는, 기록층에 대하여 선택 스위치층을 적층시키고 있지만, 선택 스위치층은 반드시 필요하지 않고, 형성하지 않더라도 좋다. 또한, 기록층에 대하여 그 상층 및/또는 하층에 배리어층 등을 적층해도 좋다.
다음에, 도 18b에 도시한 바와 같이, 예를 들면, 상기한 LEEPL 등의 미세 가공 기술에 의해 패턴 가공된 레지스트막(44a)를 얻는다. 레지스트막(44a)는, 그 하층의 선택 스위치층(43), 기록층(42) 및 도전층(41)을 제1 배선(워드선) 방향으 로 패턴 가공하기 위한 마스크가 되는 층이다.
여기서, 상기한 미세 가공 기술에 있어서는, 상기한 주변 회로부의 형성 시간과 같은 고정밀도의 얼라이먼트는 불필요하고, 비교적 큰 얼라이먼트 정밀도로 패턴 형성한다. 상기한 고정밀도란, 메모리 셀의 미세 가공 선폭에 비하여 작은, 예를 들면 20∼30% 정도의 정밀도의 것을 가리킨다.
혹은, 상기한 바와 같이 성막을 행하고 나서 그 위에 레지스트의 가공을 행하는 순서와는 반대로, 레지스트의 패턴 가공을 행한 후에, 성막을 행하여, 그 후에, 레지스트, 및, 레지스트 상부에 퇴적한 불필요한 막을 제거하는, 소위, 리프트 오프(lift-off)법에 의해서, 막의 패터닝을 행하여도 좋다.
다음에, 도 19a에 도시한 바와 같이, 레지스트막(44a)을 마스크로 하여, 선택 스위치층(43)의 에칭을 행하여, 레지스트막의 패턴으로 가공된 선택 스위치층(43a)을 형성한다.
다음에, 도 19b에 도시한 바와 같이, 레지스트막(44a)을 마스크로 하여, 기록층(42) 및 도전층(41)의 에칭을 행하여, 레지스트막의 패턴으로 가공된 기록층(42a) 및 제1 배선(41a)(워드선 WL)을 형성한다.
이 후, 레지스트막(44a)를 제거한다.
계속해서, 도 20a에 도시한 바와 같이, 예를 들면 스핀 코팅법에 의해 유기 절연 재료, 혹은, SOG를 도포하여, 경화시켜, 혹은 CVD 법 등에 의해 SiO2 혹은 SiOF 등의 소위 "low-k" 재료를 균일하게 퇴적시켜, 가공된 제1 배선(41a), 기록층(42a) 및 선택 스위치층(43a)의 사이를 절연 재료에 의해 매립하여, 층간 절연막(45)을 형성한다.
다음에, 도 20b에 도시한 바와 같이, 예를 들면 CMP(Chemical Mechanical Polishing)법에 의해, 선택 스위치층(43a)(선택 스위치층을 설치하고 있지 않은 경우에는 기록층(42a))의 표면이 노출할 때까지 층간 절연막(45)을 제거하여 평탄화한다.
다음에, 도 21a에 도시한 바와 같이, 예를 들면 스퍼터링법 등에 의해, 제2 배선(비트선)이 되는 도전층(46)을 퇴적시킨다. 재료로서는, 제1 배선(워드선)에 이용한 것으로 마찬가지로, 각종의 금속 재료를 이용할 수 있다.
다음에, 상기와 같이, LEEPL 등의 미세 가공 기술에 의해 패턴 가공된 레지스트막(47)을 얻는다. 레지스트막(47)은, 그 하층의 도전층(46), 선택 스위치층(43a) 및 기록층(42a)을, 예를 들면, 제1 배선(41a)(워드선 WL)과 직교하는 제2 배선(비트선) 방향으로 패턴 가공하기 위한 마스크가 되는 층이다.
여기서, 상기한 미세 가공 기술에 있어서도 상술한 바와 같이, 상기한 주변 회로부의 형성 시간과 같은 고정밀도의 얼라이먼트는 불필요하고, 비교적 큰 얼라이먼트 정밀도로 패턴 형성한다. 상기한 "고정밀도"란, 메모리 셀의 미세 가공 선폭에 비하여 작은, 예를 들면 20∼30% 정도의 정밀도를 가리킨다.
다음에, 레지스트막을 마스크로 하여, RIE 등의 에칭을 행하여, 도전층(46), 선택 스위치층(43a) 및 기록층(42a)를 순차 가공하여, 패턴 가공된 제2 배선(46a)(비트선 BL), 선택 스위치층(43b) 및 기록층(42a)을 획득한다.
이 후, 레지스트막을 제거하여, 패턴 가공에 의해 생긴 메모리 셀 사이의 공극을 절연재량으로 매립하여, 본 실시 형태에 따른 기억 장치의 메모리부를 제조 할 수 있다.
다음에, 상기한 기억 장치의 제조 방법에 있어서, LEEPL 등에 의해 메모리부의 미세 가공을 행할 때에, 주변 회로부의 형성 시간과 같은 높은 얼라이먼트 정밀도가 불필요하게 되는 이유에 대하여 설명한다.
도 22a∼22c는, 주변 회로부에 설치된 워드선 WL 또는 비트선 BL에 접속하기 위한 제1 컨택트 CT1와, 워드선 WL 또는 비트선 BL에 접속하는 제2 컨택트 CT2의 배치를 도시하는 평면도이다.
도 22a는 제1 컨택트 CT1와 제2 컨택트 CT2에 얼라이먼트 오차가 없는 경우, 도 22b는 미리 형성된 제1 컨택트 CT1에 대하여, 워드선 WL 또는 비트선 BL과 제2 컨택트 CT2의 패턴이 방향 DR(도면에서는 우측상 방향)에 컨택트 한계까지 얼라이먼트가 어긋난 경우, 도 22c는 미리 형성된 제1 컨택트 CT1에 대하여, 워드선 WL 또는 비트선 BL과 제2 컨택트 CT2의 패턴이 방향 DR(도면에서는 좌측밑 방향)에 컨택트 한계까지 얼라이먼트가 어긋난 경우를 도시한다.
실제로는 컨택트 저항의 문제, 가공 정밀도 변동, 혹은, 절연막 내압 등의 문제로, 제1 컨택트 CT1의 최소 사이즈, 인접하는 제1 컨택트 CT와의 거리, 제1 컨택트 CT1와 인접하는 제1 컨택트 CT1에 컨택트되는 메모리부 배선과의 거리 등에, 어느 정도의 여유가 필요하지만, 여기서는, 제1 컨택트 CT1와 제2 컨택트 CT2가 약간이더라도 컨택트하면 좋고, 절연이 필요한 곳에 대해서 O 이상의 거리가 있으면 좋다고 하는 이상적인 경우를 상정한다.
도 22b 및 22c에서는, 상하 좌우, 어느 것이나, 동량 시프트한 경우에 제1 컨택트 CT1와 제2 컨택트 CT2의 컨택트의 한계가 생기고, 그 량은 1.5×S2이다.
따라서, 예를 들면, S1=100nm, S2=50nm인 경우의, 컨택트가 형성되는 최대 얼라이먼트 오차량은 75nm이 된다. 이것은, 예를 들면 50nm의 라인 및 스페이스에서 미세 가공하는 경우에 일반적으로 필요로 되는 얼라이먼트 정밀도(30%로 하면 15nm)보다도 큰 값으로 되어있다.
단, 컨택트부에서의 접촉 저항을 일정하게 해야될 때, 즉, 제 l 컨택트 CT1와 제2 컨택트 CT2의 접촉 면적을 일정하게 하고 싶은 경우에는, 얼라이먼트 오차 허용량은 25nm이 된다. 이 경우에도, 일반적으로 필요로 하는 얼라이먼트 정밀도보다도 큰 값으로 되어있다.
또한, 도 22a에서 워드선 WL 또는 비트선 BL의 주기는 일정하지 않고, 수평 방향으로 다 같이 배치된 3개의 컨택트부의 가장 우측에 위치하는 컨택트부에 접속되는 워드선 WL 또는 비트선 BL과, 상향으로 인접하는 워드 WL 또는 비트선 BL 선 사이의 스페이스는, 다른 스페이스보다도 넓게 되어 있다.
이것에 따라, 기록 밀도는 약간 저하하지만, 수평 방향으로 다 같이 배치되 는 컨택트부의 수를 3개 이상 늘리고, 혹은 도 17에 도시된 바와 같이, 상기 넓게 되어 있는 스페이스 사이에, 또한, 1개의 컨택트부, 및, 워드선 WL 또는 비트선 BL 선을 설치함으로써, 기록 밀도의 저하를 억제 할 수 있다.
도 23a∼23c는, 주변 회로부에 설치된 워드선 WL 또는 비트선 BL에 접속하기 위한 제1 컨택트 CT1와, 워드선 WL 또는 비트선 BL에 접속하는 제2 컨택트 CT2의 배치를 도시하는 평면도이고, 제1 컨택트 CT1 및 제2 컨택트 CT2 모두, 1변이 S1
의 정방형의 형상을 하고 있고, 워드선 WL 또는 비트선 BL의 배선의 폭은 S2이다.
도 23a는 제1 컨택트 CT1와 제2 컨택트 CT2에 얼라이먼트 오차가 없는 경우, 도 23b는 미리 형성된 제1 컨택트 CT1에 대하여, 워드선 WL 또는 비트선 BL과 제2 컨택트 CT2의 패턴이 방향 DR(도면에서는 우측상 방향)에서 컨택트 한계까지 얼라이먼트가 어긋난 경우, 도 23c는 미리 형성된 제1 컨택트 CT1에 대하여, 워드선 WL 또는 비트선 BL과 제2 컨택트 CT2의 패턴이 방향 DR(도면에서는 좌측밑 방향)에서 컨택트 한계까지 얼라이먼트가 어긋난 경우를 도시한다.
도 23b 및 23c에서는, 상하 좌우, 어느 것이나, 동량 시프트한 경우에 제1 컨택트 CT1와 제2 컨택트 CT2의 컨택트의 한계가 생기고, 그 량은 2 ×S2이다.
따라서, 예를 들면, S1=100nm, S2=5Onm 인 경우의, 컨택트가 형성되는 최대얼라이먼트 오차량은 100nm이 된다. 이것은, 예를 들면 50nm의 라인 및 스페이스에 서 미세 가공하는 경우에 일반적으로 필요로 하는 얼라이먼트 정밀도(30%로 하면 15nm)보다도 큰 값으로 되어있다.
또한, 도 23a인 경우도, 수평 방향으로 다 같이 배치된 3개의 컨택트부의 가장 우측에 위치하는 컨택트부에 접속되는 워드선 WL 또는 비트선 BL과, 상향으로 인접하는 워드 WL 또는 비트선 BL 선 사이의 스페이스는, 다른 스페이스보다도 넓게 되어 있다.
도 24는, 상기한 넓게 되어 있는 스페이스 사이에, 또한, 1개의 컨택트부, 및, 워드선 WLa 또는 비트선 BLa를 설치한 레이아웃을 도시한다. 이 패턴을 채용함으로써, 기록 밀도의 저하를 억제 할 수 있다.
도 25는, 도 24에 도시되는 패턴의 워드선 WL을 2층 적층시킨 경우의 레이아웃을 도시한다.
즉, 제1 메모리층 LY1으로서, 워드선 WL1의 상층에 도시되지 않는 비트선이 적층되어, 그 워드선의 비트선의 사이에 기록 재료를 갖는 기록층이 설치되고 메모리 셀이 구성되어 있다. 워드선 WL1은 제2 워드선 컨택트 CTWL2가 접속되어, 주변 회로부에 접속하는 제1 워드선 컨택트 CTWL1에 접속하고 있다.
한편, 제2 메모리층 LY2으로서, 상기한 비트선의 상층에 워드선 WL2이 적층되어, 그 비트선의 워드선의 사이에 기록 재료를 갖는 기록층이 설치되고 메모리 셀이 구성되어 있다. 워드선 WL2은 제2 워드선 컨택트 CTWL2이 접속되어, 주변 회로부에 접속하는 제1 워드선 컨택트 CTWL1에 접속하고 있다.
도 25에 도시되는 구성은, 1조의 비트선을 2조의 워드선이 공유하는 구성으로 되어있다.
2조의 워드선 WLl, WL2은, 각각 주변 회로부에 컨택트할 필요가 있는 것으로, 상기한 바와 같이 적층하는 경우에는 컨택트를 변이되어 이들이 중첩되지 않도록 한다.
상술한 도 17, 도 22a, 도 23a, 도 24, 및 도 25에 도시되는 레이아웃에 있어서는, 메모리부에서의 인접하는 배선에 대응하는 컨택트부가, 배선이 연장하는 방향의 동일한 측의 단부에서 인접하여 배치된 경우의 설명을 행하고 있지만, 컨택트부의 배치는 이것에 한하지 않는다.
예를 들면, 메모리부에서 하나의 방향으로 연장하여 인접하는 2개의 배선에 대한 2개의 컨택트부가, 각각, 배선이 연장하는 방향의 한쪽의 단부와, 배선이 연장하는 방향의 다른 쪽의 단부에 배치됨으로써, 등가인 효과를 얻더라도 상관없다.
본 실시 형태에 따른 기억 장치의 생성 방법에 대한 특정 실시예가 설명된다.
열 산화막이 표면에 형성된 p형 실리콘 웨이퍼상에 스퍼터링법에 의해 두께 10Onm의 크롬 박막을 전면에 형성하였다.
두께 1㎛의 포지티브형 포토레지스트를 도포한 후, 메모리 셀 부분에 상당하는 부분에 마스크를 통해서, 수은 램프의 i 선을 조사하여, 포토레지스트의 현상을 행하였다.
이 상태에서, 270℃의 진공 어닐링 장치는 포토레지스트를 경화하는데 사용 되며, 레지스트 재료는 절연 재료로서 이용되였다.
다음에, RF 스퍼터링법에 의해 두께 100nm의 비정질 실리콘막을 형성하며, 또한, 두께 10Onm의 텅스텐막을 스퍼터링에 의해 연속적으로 형성하여, 그 후, 포토레지스트를 도포, 노광, 현상을 행하여, 비정질 실리콘, 및, 텅스텐의 패터닝 형상을 결정하는 레지스트 패턴을 형성하였다.
그 패턴을 마스크로 하여, RIE에 의해서, 텅스텐, 및, 비정질 실리콘을 에칭하여, 그 후, 불필요한 레지스트를 제거함으로써 측정용의 샘플을 형성하였다.
크롬막과 비정질 실리콘이 컨택트하는 면적이 4×9㎛인 경우, 샘플 형성후 에서의 저항값은 9MΩ이고, 저항율은 5×107Ω·cm 이었다.
비정질 실리콘 중에 소량의 산소, 알루미늄을 첨가함으로써, 저항율은 증대하고, 측정 가능한 범위로서, 5 ×108Ω·cm까지 불순물 첨가량에 따라서 연속적으로 변화시킬 수 있었다. 측정 장치의 제약이 없으면, 비정질 SiO2 정도의 저항율, 즉, 절연체까지 연속적으로 막의 저항율을 제어하는 것이 가능하였다.
또한, 반대로, 소량의 안티몬, 혹은, 알루미늄, 티탄, 크롬, 백금 등의 금속을, 일정 이상량 첨가한 경우에, 저항율은 감소하고, 용이하게, 연속적으로 1 ×10Ω·cm 이하까지 바꿀 수 있었다.
또한, 금속 첨가량을 증대시킴으로써, 비정질 금속의 저항율을, 대개, 1×10-4Ω·cm까지 내리는 것도 가능하였다.
이와 같이, 넓은 범위에서 저항율을 연속적으로 바뀌어지는 것은 비정질 반 도체 특유의 현상이고, 실리콘, 게르마늄, 칼코게나이드 반도체, 더욱이 바나듐 산화물, 텅스텐 산화물, 크롬 산화물, 티탄 산화물과 같은 천이 금속 산화물에 있어서도 마찬가지의 결과가 얻어졌다.
스퍼터링법 외에, CVD법, 도금법, 증착법 등에 따라서 형성된 비정질막이더라도, 제법에는 크게 의존하지 않고, 조성, 재료 및 성막 조건에 의해서, 금속성으로부터 절연성에 걸치는 넓은 범위에서 저항을 제어 할 수 있다.
도 26는 크롬막/비정질 실리콘막/텅스텐막으로 구성된 메모리 셀의 크롬막과 텅스텐막에, 펄스 폭 150ns의 전압 펄스를 인가했을 때의 인가 전압 Vw에 대한 저항값 R가 변화를 나타내는 도면이다.
전압이 2.7V 이하인 경우, 기록 전 후에 아무런 변화는 생기지 않지만, 2.9V 이상으로서는 저항이 급격히 감소하여, 3V일때 5kΩ가 되며, 거기에서, 한층 더 전압을 증가시키면, 조금 느슨히 저항은 감소하여, 30Ω까지 감소한다. 한번밖에 기록을 행하지 않은 PROM을 이용하는 경우에는, 기록 전압에 의해 3MΩ로부터 40Ω 사이의 임의의 저항값이 설정되는 것이 가능하다. 또한, 동 기록 조건으로 저항값이 1kΩ 정도가 된 상태에서, 동일 극성으로 펄스 폭이 좁고 작은 전압을 인가함으로써, 저항값은 증가하였다.
도 27는, 상기한 크롬막/비정질 실리콘막/텅스텐막으로 구성된 메모리 셀에서, 도 26에 도시되는 상기한 전압 인가에 의해 저항값을 1kΩ로 한 후에, 펄스 폭 20ns, 전압 1V의 펄스를 반복하여 인가한 경우의 펄스 전압 인가 횟수에 대한 저항값의 변화를 나타내는 도면이다.
저항값은 초기의 값 1kΩ으로부터, 20회의 펄스 인가에 의한 14kΩ에까지, 연속적으로 변화시킬 수 있었다. 따라서, 펄스의 인가 횟수에 의해서도, 다치 기록이 가능해진다.
도 26 및 도 27에 도시한 바와 같이, 상기 크롬막/비정질 실리콘막/텅스텐막으로 구성된 메모리 셀에서는, 전압 펄스의 인가에 의해 저항값을 가역적으로 변화시킬 수 있었다.
또한, 불순물을 첨가한 비정질 실리콘막이라도, 마찬가지로 저항을 변화시키는 것이 가능하고, 이 경우, 저항의 범위로서는, 알루미늄을 소량 첨가한 경우, 초기치의 30MΩ로부터 40Ω까지, 또한, 알루미늄을 증가시킨 경우에는, 10OkΩ으로부터 10Ω의 범위에서 저항을 바꿀 수 있었다.
다음에, 본 실시 형태에 따른 기억 장치에 있어서의 데이터의 기록 및 재생 방법에 대하여 설명한다.
도 28는, 본 실시 형태에 따른 기억 장치의 메모리부에서의 메모리 셀 어레이의 등가 전기 회로도이다.
여기서는, 어레이는 4×4의 메모리 셀에 의해서 구성되어, 각 메모리 셀은 기록층의 저항 변화 소자 단독에 의해서 구성되는 경우를 도시한다.
종래의 메모리 셀에 M0S 트랜지스터를 이용한 경우와는 달리, 기록, 혹은, 판독 시의 메모리 셀 사이의 간섭을 억제하기 위해서, 기록시, 혹은, 판독 시 예를 들면, 각 메모리 셀, 및 배선의 전위를 제어할 필요가 있다.
도 28에 도시된 바와 같이, 4개의 워드선(WL1∼WL4) 및 4개의 비트선(BL1∼BL4)의 교차하는 영역에, 4 ×4의 매트릭스 형상으로 메모리 셀 Axy(x, y=1, 2,3,4)가 배치되어 있다.
각 메모리 셀의 저항의 초기치를 Ri(Ω), 기록 후의 저항을 데이터에 따라서, Ri(Ω), Rw(Ω)(Ri> Rw )로 한다.
또, 간략화를 위해, Rw는 어느 셀에서도 동일로 한다.
우선, 메모리 셀 A11만 기록을 행하는 경우를 상정한다.
이 경우, 워드선 WL1에 Vw를 인가하여, BL1를 접지 레벨, 즉, 0V에 접지하여, 남은 워드선 및 비트선에 Vw/2를 인가한다.
이러한 전압 설정에 의해서, A11만 Vw가 인가되어, Ax1(x=2, 3, 4), 및, A1y (y=2, 3, 4)의 셀에는 Vw/2의 전압이 인가되어, 남은 다른 셀에는 전압은 인가되지 않는다.
여기서, Vw는 기록에 필요한 전압이고, 또한, Vw/2의 전압의 인가에 의해서, 메모리 셀의 저항은 아무런 변화가 생기지 않은 재료, 예를 들면, 도 26에 도시되는 특성을 갖는 재료를 이용함으로써, 메모리 셀 A11에만 기록이 이루어진다.
이 경우의 소비 전력은, Vw 2 /R11 + ΣVw 2/4Rxy(x=2, 3, 4, y=1) 및 (x=1, y=2, 3, 4)이고, 선택되어 있지 않은 셀에 기록을 위해 불필요하게 소비되는 전력은 제2항으로 표시된다. Rxy는 메모리 셀 Axy의 기록 중의 평균의 저항값을 도시한다.
계속해서, 다른 셀에 기록을 실시하는 경우에도, 마찬가지로, 기록을 행하는 셀 Axy에 대응한 워드선, 및, 비트선에 상기 전위를 제공함으로써 행해진다.
다음에, 복수의 셀에 동시에 기록을 행하는 경우를 상정한다.
예를 들면, 워드선 WL1과 접속된 메모리 셀 A11, A12, A13 및 A14에 기록을 행하는 경우에는, 워드선 WL1에 Vw를 인가하고, 그 밖의 워드선의 전위는 0V로 하여둔다. 메모리 셀 A1y(y=1, 2, 3, 4)에 기록하는 데이터에 따라서, 0V, 혹은, Vw/2을 비트선 BLy(y=1, 2, 3, 4)에 인가한다.
비트선에 0V가 인가된 메모리 셀에서는, 메모리 셀에 Vw가 인가되기 때문에 기록이 행하여진다.
또한, 비트선에 Vw/2가 인가된 메모리 셀에는 Vw/2밖에 전압이 인가되지 않기 때문에, 기록은 행해지지 않는다.
또한, 워드선 WL1 이외의 워드선에 접속된 메모리 셀에는, 최대로 Vw/2밖에 전압이 가해지지 않기 때문에, 마찬가지로 기록은 행해지지 않는다.
이 경우의 소비 전력은, 메모리 셀에 전부 기록을 행하는 경우, 즉, BLy(y=1, 2, 3, 4)의 전위가 전부 0V 인 경우에는, 4Vw
2/R1y(y=1, 2, 3, 4)이고, 비선택 메모리 셀에서의 소비 전력은 0이다.
한편, 모든 비트선 BLy에 Vw/2가 인가된 경우에 소비되는 전력은, ΣVw 2/4Rxy(X=1, 2, 3, 4, y=1, 2, 3, 4) 근처, 비선택 메모리 셀에서의 불필요한 소비 전력은 ΣVw 2/4Rxy(X=2, 3, 4, y=1, 2, 3, 4)이 된다. "0"와 "1"의 2치 기록 데이터가 균일하게 분산되어 있는 경우가 불필요한 메모리 셀에서의 평균 소비 전력은 1/2 ΣVw 2/4Rxy(X=2,3,4, y=1,2,3,4)이 된다. 이 경우에는, 상기한 바와 같이, 단독의 메모리 셀에 대하여 순차 기록을 행한 경우와 동일한 불필요한 메모리 셀에서의 소비 전력이 된다.
Ri=200kΩ, Rw=160kΩ로 가정하여, 기록 시의 저항은 데이터에 관계없이 Rxy=180kΩ로 일정하다고 하여, Vw=1V, 어레이 사이즈를 10×10로 한다. 이 경우, 최대의 소비 전력은, 10×10×1/4/160k=0.15mW, 최소의 소비 전력은 0.06 mW가 된다.
또한, 어레이 사이즈를 100×100로 한 경우에는, 각각, 15 mW, 6 mW가 된다.
또한, 기록 시의 전압 펄스 인가 시간을 150ns로 하면, 어레이 사이즈가 100×100인 경우에는, 100비트/150ns, 즉, 660Mbps의 기록 전송 레이트가 달성된다.
기록 전송 레이트를 느리게 함으로써 소비 전력을 억제 할 수 있다. 예를 들면, 전압 펄스를 150ns의 사이에서 ON한 후에, 150ns의 사이에서 OFF함으로써, 소비 전력 및 전송 레이트가 함께 반감된다. 또한, 동일 워드선에 접속된 전 메모리 셀에 동시에 기록을 행하는 것은 아니고, 반의 메모리 셀만 기록을 행하여, 비선택의 메모리 셀에 대응한 워드선 및 비트선의 전위를 Vw/2로 함으로써, 소비 전력 및 전송 레이트는 감소한다.
전송 레이트를 희생에 하지 않고서 소비 전력을 저감하기 위해서는, 예를 들면, 전압 펄스 인가가 짧더라도 응답하는 기록 재료를 이용하고, 혹은, 전압이나 전류를 작고, 혹은, 저항을 높게하는 것이 효과가 있다.
또한, 또한 셀 사이즈가 크게 1000×1000인 경우에는, 단순한 소비 전력은, 최대로 1.5W, 최소로 600mW가 되기 때문에, 상술한 바와 같은 소비 전력 억제 방법을 이용할 필요가 있다.
그 밖의 소비 전력 억제 방법으로서, 스위치 소자를 이용하는 것이 유효하다. MOS 트랜지스터 혹은 pn 접합 다이오드 등의 전류 ON-OFF비가 매우 높게 떨어지는 소자이면, 상기한 소비 전력은 꽤 낮게 억제하는 것이 가능하지만, 이들의 소자는 용이하게 미세 가공하는 것은 곤란하기 때문에 적용하기 어렵다.
대신에, 칼코게나이드 반도체로 이루어지는 스위치 소자 혹은 반도체의 저항의 온도 특성을 이용한 비선형 소자를 이용하는 것이, 미세 가공이 용이하기 때문에, 안성마춤이다.
전자(former)는, 예를 들면, Phys. Rev. Lett.21, (1968) p.1450에, S.R.0vshinsky에 의해 보고되어 있는, Mo 전극에 끼워진 비정질 TeAsSiGeP 박막 등이다. 상기한 소자에서는, 소자에 인가되는 전압이 있는 임계값보다도 낮은 경우에는 저항이 매우 높으며, 임계값 이상의 전압이 인가된 경우에는 빠르게 저항이 감소한다고 한 특성을 갖고 있고, 전류의 ON-OFF 비는 용이하게 3자릿수 이상으로 할 수 있다. 또한, 전류가 ON한 후에 인가 전압을 절단하면, 다시 원래의 고저항 상태에 되돌아가기 때문에, 반복하여 동작한다.
스위치 소자의 임계값 전압 및 저항값은, 스위치 소자가 비정질막이기 때문에, 넓은 범위에서 조성 혹은 막 두께를 바꿈으로써 적절하게 선택하는 것이 가능하다.
예를 들면, 막 두께로서는 비정질 상태를 나타내는 하한 막 두께는 대개 5nm 이상으로, 그 범위에서의 사용이 가능하다.
이들의 막은 스퍼터링에 의해 용이하게 퇴적 가능하고, 동작 원리가 이종 재료 사이의 계면에 민감한 계면 현상이 아닌 것, 및, 비정질로서는 광범위한 면적에서 균일한 특성이 얻어지기 때문에, 본 발명에는 적합한 소자이다.
또한, 큰 전류의 ON-OFF 비가 얻어지지 않더라도, 예를 들면, 2배이더라도, 소비 전력이 낮아질 수 있기 때문에, 그 효과는 크다.
상기한 기록 동작 시의 전압 설정으로부터 알 수 있는 바와 같이, 비선택의 메모리 셀에는 Vw/2의 전압이 인가되는 한편, 선택된 메모리 셀에는 기록을 행하는 경우에는, Vw의 전압이 인가된다. 이러한 경우, 인가되는 전압에 대하여, 메모리 셀의 저항이 비선형에 응답, 즉, Vw/2의 전압이 인가된 경우에는 저항이 높게, Vw의 전압이 인가된 경우에는 낮게 되어 있는 것에 의해서, 불필요한 비선택 셀에서의 소비 전력을 저감 할 수 있다.
일반적인 반도체 재료는, 온도 상승에 따라, 그 저항이 감소한다고 하는 특성을 갖는다.
따라서, 반도체에 의해서 저항이 형성되어 있는 경우, 거기를 흐르는 전류에 의한 쥴 열에 의해서 온도가 상승하여, 저항이 낮게 된다고 하는 현상이 나타난다.
예를 들면, 비정질 칼코게나이드 반도체의 1종인, TaGeSbS에서는, 0℃에서 28℃로의 온도 상승에 의해서, 저항은 1/10로 저하한다. 선택된 메모리 셀의 일부에 이 재료가 이용된 경우, 그 스위치 소자로서의 저항값을 Rsw, 이 스위치 소자에 적층되어 있는 기록층의 저항값을 RRC로 하면, 합계의 저항값은 Rsw+ RRC로 표시되어, 기록 시에 기록층에 인가되는 전압은 RRCVw/(Rsw+RRC), 비선택 셀에서의 소비 전력은 Vw 2/(Rsw+RRC)에 비례한다. 여기서, 기록을 실시하는 선택 셀에는 전압 Vw가 인가되고, 비선택 셀에는 Vw/2이 인가되기 때문에, 인가 전압 혹은 전류 펄스는 선택 셀 쪽이 크고, 그 때문 Rsw는 선택 셀의 값에 비교하여 비선택 셀에서의 값이 커진다. 따라서, Rsw가 선택 셀과 비선택 셀에 상관없이 일정한 경우와 비교하여, 선택 셀에서 기록에 인가되는 전압은 상대적으로 작고, 비선택 셀에서의 소비 전력은 상대적으로 작게 하는 것이 가능해진다.
매우 짧은 시간의 범위에서 열 확산을 무시할 수 있는 경우에는, 쥴 열과 온도 상승과는 비례하기 때문에, 반대로 선택된 메모리 셀의 온도 상승이 28℃로 되면, 비선택의 메모리 셀에서의 온도 상승은 7℃이 된다. 그 차는 20℃ 정도 이고, 저항의 차로서 수배 이상의 값을 확보 할 수 있기 때문에, 결과로서, 소비 전력을 저감하는 것이 가능해진다.
이러한 것은 모든 반도체 재료에 생기는 현상이고, 예를 들면, 실리콘, 게르 마늄, 실리콘 게르마늄, 3-5족 화합물 반도체, 2-6 화합물족 반도체, 천이 금속 산화물 반도체, 칼코게나이드 반도체 등, 어느 재료도, 그 상이한 결정, 비정질의 여하를 막론하고, 이용하는 것이 가능하다.
저항이 변화하는 기록 재료 자체도 반도체 재료로 구성하는 것이 가능하기 때문에, 상기한 바와 같이 소비 전력을 억제하기 위해서 이용되는 비선형 소자를, 기록 재료 자체으로 구성하는 것도 가능하다.
이 경우에는, 메모리 셀이 1층의 박막으로 구성되기 때문에, 양산에는 안성마춤이다.
한편, 기록 재료로 이루어지는 기록층과는 별도로 비선형 소자를 설치하는 경우에는, 이들은 워드선 및 비트선 사이에 직렬로 접속되어, 메모리 셀을 형성한다. 기록 재료가 절연 파괴를 기록 메카니즘으로 하는 경우, 혹은, 금속의 첨가 농도가 높은 반도체인 경우에는, 이들의 저항의 온도 변화는 비교적 작다.
이러한 경우에는, 상기와 같은 반도체 비선형 소자를 부가함으로써, 소비 전력을 저감하는 것이 가능해진다.
상술한 설명에서는 2치 데이터를 디지털 기록하는 경우의 설명이지만, 기록층을 구성하는 기록 재료를 선택함으로써, 아날로그 기록 혹은 다치의 디지털 기록도 마찬가지로 행하는 것이 가능하다.
전술한 각 기록에 있어서, 선택된 메모리 셀에 인가되는 전압 Vw를, 기록하는 데이터에 따라서 변화시킴으로써, 아날로그, 혹은, 다치의 디지털 기록이 가능해진다.
예를 들면, 도 26에 도시되는 특성을 갖는 재료에 4 레벨의 기록을 행하는 경우에는, 데이터에 따라서, Vw=2.5V, 2.9V, 3.1V 및 3.6V를 나누어 제공함으로써, 4 레벨, 즉, 2비트/셀의 기록이 가능해진다. 여기서, 최대 인가 전압 VWmax의 반의 전압을 인가해도, 비선택 메모리 셀의 저항이 변화하지 않는 것이 중요하다.
소자 사이의 형상의 변동 등에 따라서, 초기의 저항값 혹은 기록 조건이 다른 것에 의한 기록 후의 저항의 변동이 크면, 많은 레벨이 존재하여 다치 기록을 안정적으로 행할 수 없다.
이러한 문제를 해결하기 위해서, 기록 시의 메모리 셀에 관한 전압 혹은 메모리 셀을 통해 흐르는 전류값을 모니터하면서, 그 신호를 기록 제어 회로에 귀환시킨다, 즉, 기록 보상을 실시함으로써 기록을 행하는 방법을 이용할 수 있다.
도 29에 기록 보상 회로의 등가 회로도의 예를 나타낸다.
메모리 셀의 기록층으로 이루어지는 저항층 R1에 대하여, 저항 소자 R2∼R6, 버퍼 BFl, BF2, 차동 증폭기 DA, 비교기 CP, 스위치 SW, 전원 VS 및 전압선 Vcc가 접속되어 있다.
여기서는 메모리 셀의 저항층 R1의 초기치를 100kΩ로서 설정하고, 메모리 셀에 접속된 비트선에 R1보다 저항값이 작은 신호 검출 저항 R2와, MOS 트랜지스터로 이루어지는 스위치 SW가 형성되어 있다. 전압 펄스의 인가 시간을 제어함으로써, 메모리 셀의 저항값을 소망의 값으로 설정하는 회로이다.
메모리 셀의 저항이 높은 경우에는 비트선을 통해 흐르는 전류가 작기 때문에, 저항 R2에서의 전압 강하는 작다. 따라서, 판독 신호 전압 Vr가 기준 전압 Vref를 하회하여, 비교기 CP의 출력이 "High"가 되고, 스위치 SW가 ON이 되어 전류는 계속해서 흐른다.
또한 기록이 진행하여, 메모리 셀의 저항 R1이 떨어지고, Vref=Vr가 된 타이밍에서 스위치 SW가 OFF가 되어, 기록이 종료된다.
또, 동 회로에서는 셀의 저항을 설정하기 위해서 기준 신호가 필요하다. 예를 들면, 공통의 워드선에 접속된 메모리 셀 중의 하나의 셀을 기준 셀로서 이용하여, 그 저항값을 기준으로서 이용하는 방법, 혹은, 선택된 메모리 셀 자체의 기록 전의 저항값을 기준으로서 이용하는 방법이 있다.
또, 도 29의 기록 회로는, 그대로, 판독 회로로서도 이용할 수 있다. 이 경우의 신호 출력은 Vr이고, Vref와의 비교로 2치의 데이터 식별, 혹은, 다치 레벨의 검출을 행할 수 있다.
판독에 있어서도, 기록의 경우와 같이, 선택된 메모리 셀, 및, 비선택의 메모리 셀에 인가되는 전압, 혹은, 거기를 흐르는 전류를 제어할 필요가 있다.
동일한 워드선에 접속된 메모리 셀의 신호를 판독하는 경우를 상정한다.
예를 들면, 워드선 WL1에 접속된 메모리 셀의 데이터를 판독하는 경우에는, 우선, 워드선 WL1의 전위를 판독 전압 VR로 하여, 판독을 행하고자 하는 메모리 셀에 대응한 비트선의 전위를 접지 레벨(OV)로 한다. 모든 비트선을 접지 레벨로 설정해도 상관없다.
예를 들면, 워드선 WL1에 접속된 메모리 셀의 데이터를 판독하는 경우에는, 우선, 워드선 WL1의 전위를 판독 전압 VR로 하여, 판독을 행하고자 하는 메모리 셀에 대응한 비트선의 전위를 접지 레벨(OV)로 한다. 모든 비트선을 접지 레벨로 설정해도 상관없다.
또한, 비선택의 워드선(WL2, WL3, WL4)의 전위를 접지 레벨로 설정한다.
여기서, 물론 VR의 값으로서는, VR를 메모리 셀에 인가해도 기록 재료의 저항이 판독의 전후로 변화하지 않도록 설정되어 있다. 개략으로서는, 0<VR<VW 이다.
선택된 메모리 셀의, 판독 시의 저항값을 RR로 하면, 비트선 BLy에 흐르는 전류는 VR/RR이고, 기록된 데이터에 따라서 RR가 다르기 때문에, 결국, 비트선 BLy를 흐르는 전류값을 검출함으로써 데이터의 판독을 행하는 것이 가능해진다. 예를 들면, VR=0.4V, RR1=20OkΩ, RR2=160kΩ인 경우에는, IR1=2μA, IR2=2.5μA가 된다.
예를 들면, 전류 전압 변환용의 저항이 각 비트선에 접속되어 있고, 그 저항값이, 예를 들면, 20kΩ인 경우에는, 상기한 각각의 신호에 따라서, 40mV 및 50mV의 신호가 발생한다. 이들의 신호 출력 전압은 일반의 DRAM 등의 출력 신호와 비교하여 작지만, 본 발명에서는, 워드선이 공통의 각 비트선의 신호를 일괄해서 읽을 수 있기 때문에, 하나의 셀의 신호 검출 시간을 길게 해도 판독 시의 데이터 재생 속도는 충분히 빠르게 할 수 있게 되며, 또한, 각 셀 어레이의 바로 아래에 전류 판독 회로, 혹은, 증폭기를 설치 할 수 있기 때문에, 셀 어레이의 사이즈가 그만큼 크지 않은 경우에는, 셀의 곧 근처에 판독 회로 혹은 증폭기를 설치하는 것이 가능하게 되고, 따라서, 배선간의 기생 용량 등에 기인하는 잡음이 작아지고, 충분한 데이터의 재생은 가능해진다.
다치 기록되어 있는 경우의 재생에 대해서도 마찬가지로 행하는 것이 가능하다. 단, 신호량이 더욱 작아지기 때문에, 하나의 셀당의 판독 속도는 통상의 2치 디지털 신호의 검출에 비교하면 늦어진다.
통상, PROM에서는 일회밖에 기록을 행할 수 없다.
그러나, 다치 기록이 가능한 기록 재료, 기록 회로, 판독 회로이면, 실효적으로, 한번 기록을 행한 메모리 셀에 대하여 데이터의 추가 기록을 행하는 것이 가능하다.
예를 들면, 4 레벨의 설정이 가능한 경우, 즉, 2비트/메모리 셀의 설정이 가능한 경우, 예를 들면, 기록에 의해서 저항이 순차 작아지는 기록 재료인 경우, 첫회의 기록에서는, 저항이 높은 상위 2 레벨을 이용하여 2치의 디지털 기록을 행하며, 또한 추가 기록을 행하는, 즉, 2회째의 기록에서는, 2번째와 3번째로 저항이 높은 레벨로 기록을 행함으로써, 2치의 디지털 기록이 가능해지고, 또한, 추가 기록, 즉, 3회째의 기록은, 저항이 낮은 2개의 레벨을 이용하여 기록을 행하면 좋다. 따라서, 4 레벨의 다치화가 가능한 PROM에서는, 2치의 디지털 데이터를 기록하는 경우에는, 최대, 3회의 기록이 가능해진다.
마찬가지로, 8 레벨의 다치화가 가능한 PROM에서는, 최대, 7회의 디지털 신호의 기록이 가능하고, 16 레벨에서는, 최대, 15회의 기록이, 즉, N 레벨의 다치화가 가능하고 PROM에서는, 최대, (N-1)회의 디지털 신호의 기록이 가능해진다.
또한, 예를 들면, 16 레벨의 다치화가 가능한, PROM에서는, 첫회의 기록에서, 그 중의 8 레벨을 이용하여, 3비트/메모리 셀의 다치 기록을 행하여, 추가 기록용으로서 남은 8 레벨을 이용함으로써, 3비트/메모리 셀의 다치 기록을, 이전의 기록 데이터에 따르지 않고, 2회 기록하는 것이 가능해진다.
이와 같이, 다치 기록 레벨과 반복 기록 횟수를 할당하는 것이 가능하고, PROM의 응용범위가 넓어지는 것이 가능해진다.
사용한 기록 블록, 어레이, 혹은, 메모리 셀의 어드레스 정보, 및, 이들의, 반복 기록 횟수, 혹은, 사용한 다치 레벨 등의 기록 관리 데이터는 본 발명의 불휘발성 메모리를 이용하여, 기록 보존되어, 주변 회로에 작성된 CPU 등에 따라서 처리된다.
또한, PROM은 검사 공정에서의 기록, 판독의 테스트를 전 셀에 대하여 실시할 수 없기 때문에, 높은 신뢰성을 보증하는 것이 어렵지만, 이러한 다치 기록이 가능한 PROM에서는, 상위의 2 레벨을 이용하여, 검사 공정에서의 기록 및 재생 테스트를 행하는 것이 가능하고, 높은 신뢰성을 보장하는 것이 가능해진다.
본 실시 형태에 따른 기억 장치의 회로 구성을 나타내는 블록도는, 제1 실시 형태에 따른 기억 장치의 회로 구성을 나타내는 블록도인 도 12와 마찬가지이다.
메모리부(20)를 제외하는 점선으로 둘러싸여 있는 부분이 실리콘 반도체 기판상에 형성되는 주변 회로부가 되며, 이 상층에 메모리 셀 어레이인 메모리부(20)가 구성된다.
도 12에서는 생략하고 있지만, 기억 장치(메모리칩) 1개의 대하여 복수의 메모리 셀 어레이가 제공된다. 메모리 셀 어레이 및 주변 회로인 셀인 출력 회로(22), 판독 회로(27), 기록 회로(28), 행 디코더(21) 및 열 디코더(23), 어드레스 선택 회로(24) 및 블록 선택 회로(도시되지 않음)가, 하나의 기억 장치(메모리칩)에 대하여 복수 설치되어 있다.
이들의 복수의 메모리 셀 어레이를 수시 선택하는 어레이 선택 회로(25), 외부와의 데이터의 입/출력을 담당하는 입출력 인터페이스(31), 외부로부터의 입력, 혹은 외부로의 출력 데이터를 일시 저장해 두기 위한 버퍼 메모리(30), 기록 후 혹은 판독 시에 에러 정정을 행하는 에러 정정 회로(29), 및, 어레이 선택(어드레스 선택), 에러 정정, 버퍼 메모리, 입출력 인터페이스 사이의 데이터 혹은 클럭의 수수를 제어하기 위한 제어 회로(26) 등의 메모리 공통 회로는 기억 장치(메모리칩)에 대하여 1개, 즉, 각 메모리 셀 어레이로 공유 할 수 있다. 또, 이들의 회로가 기억 장치(메모리칩)마다 복수 설치되는 구성이라도 좋고, 반대로, 메모리 셀 어레이와 주변 회로가 기억 장치(메모리칩)마다 1개 설치되는 구성이라도 좋다.
제5 실시 형태
본 실시 형태에 따른 반도체 기억 장치는, 실질적으로 제4 실시 형태에 따른 기억 장치와 마찬가지이지만, 메모리 셀의 구조가 다르다.
도 30는 본 실시 형태에 따른 기억 장치의 메모리부에서의 메모리 셀의 모식적인 사시도이고, 도면상, 4개의 메모리 셀을 나타내고 있다.
도 15에 도시되는 제4 실시 형태에 따른 반도체 기억 장치에서는, 메모리 셀을 구성하는 기록층은 개개의 셀마다 패터닝되어, 인접하는 셀 사이는 완전하게 분리되어 있지만, 반드시 셀 사이에서 분리되어 있을 필요는 없고, 도 30에 도시되는 본 실시 형태에 따른 기억 장치와 같이, 예를 들면 워드선 WL의 연장 방향으로 인접하는 셀과 연속하고 있더라도 상관없다. 이 경우, 상호 교차하도록 연장되는 비트선 BL과 워드선 WL의 교차하는 영역에서의 부분이 각각 메모리 셀을 구성하는 2 단자 디바이스가 된다.
또, 기록시, 혹은, 재생 시에 인접하는 셀의 영향이 나타나지만, 기록 펄스 전류의 최적화, 혹은, 크로스토크 신호의 제거 등의 신호 검출의 연구에 의해서, 이들의 영향을 피할 수 있다.
본 실시 형태에 따른 반도체 기억 장치는, 실질적으로 제4 실시 형태와 같이 하여 제조 할 수 있다.
즉, 제4 실시 형태에 따른 반도체 기억 장치의 제조 방법으로 비트선 BL을 패턴 형성한 후, 비트선 BL의 패턴에 따라서 기록층을 에칭하지 않고 종료하면 좋다.
제6 실시 형태
본 실시 형태에 따른 기억 장치는, 실질적으로 제4 실시 형태에 따른 기억 장치와 마찬가지이고, 도 31는 본 실시 형태에 따른 기억 장치의 메모리부에서의 메모리 셀의 모식적인 사시도이다.
즉, 메모리 셀을 구성하는 기록층이 셀 사이에서 전혀 분리되어 있지 않고, 각층이 균일하게 형성되어 있다. 이 경우도, 상호 교차하도록 연장되는 비트선 BL과 워드선 WL의 교차하는 영역에서의 부분이 각각 메모리 셀을 구성하는 2 단자 디바이스가 된다.
본 실시 형태에 따른 기억 장치는, 실질적으로 제4 실시 형태와 같이 하여 제조 할 수 있다.
즉, 제4 실시 형태에 따른 기억 장치의 제조 방법에 있어서, 워드선이 되는 도전층을 퇴적한 후, 상기 층을 먼저 패턴 가공하여 워드선으로 한 후에, 기록층을 퇴적시켜, 패턴 가공하지 않고, 그 상층에 비트선 BL을 패턴 형성하면 좋다.
본 발명은, 상기한 실시 형태에 한정되지 않는다. 예를 들면, 본 실시 형태는 반도체 등을 기억 재료로 이용한 기억 장치(메모리 디바이스)의 메모리 부분에 대하여, 미세 가공 가능하지만 얼라이먼트 정밀도가 낮은 제법을 이용하는 방법에 대하여 설명을 행하였지만, 그것에 한정되는 것이 아니고, 동일 패턴이 반복되고, 또한, 미세 패턴이 필요한 반도체 장치 전반에 대하여 적용되는 것이다.
본 발명의 효과를 요약하면, 본 발명의 기억 장치는 제1 최소 가공 치수로 형성된 주변 회로부와 제1 최소 가공 치수보다도 작은 제2 최소 가공 치수로 형성된 메모리부가 적층된 구조이고, 메모리부는 제2 최소 가공 치수보다도 큰 얼라이먼트 정밀도로 주변 회로부에 대하여 적층되어 있고, 이와 같이 주변 회로부와 메모리부를 다른 층으로서 적층함으로써, 대용량화를 위해 미세화가 필요로 되는 메모리부에서만, 고정밀도의 얼라이먼트를 요하지 않고, 가공 사이즈가 매우 작은 미세 가공 방법을 채용 할 수 있다.
본 발명의 기억 장치의 제조 방법에 따르면, 상기한 본 발명의 기억 장치를 제조할 수가 있으며, 본 발명의 기억 장치의 사용 방법에 따르면, 기억 장치의 출하 전의 검사 공정 혹은 사용자에 의한 기억 장치 사용 시에 있어서 컨택트의 접속 상태를 판별하여, 메모리부를 구성하는 각 메모리 셀에 어드레스를 할당하여 기억 장치를 사용할 수 있다.
본 발명의 반도체 장치에 따르면, 제1 최소 가공 치수로 형성된 제1 반도체부와 제1 최소 가공 치수보다도 작은 제2 최소 가공 치수로 형성된 제2 반도체부와가 적층된 구조이고, 제2 반도체부는 제2 최소 가공 치수보다도 큰 얼라이먼트 정밀도로 제1 반도체부에 대하여 적층되어 있고, 이와 같이 제1 반도체부와 제2 반도체부를 다른 층으로서 적층함으로써, 제2 반도체부에서만, 고정밀도의 얼라이먼트를 요하지 않고, 가공 사이즈가 매우 작은 미세 가공 방법을 채용 할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에 의해, 상기한 본 발명의 반도체 장치를 제조 할 수 있다.
또한, 본 발명의 기억 장치에 따르면, 메모리부는 제1 방향으로 연장되는 복수의 제1 배선과, 제1 방향과 다른 방향으로 연장되는 복수의 제2 배선을 포함하고, 제1 배선과 제2 배선이 교차하는 영역이 개개의 메모리 셀에 상당하는 구성이고, 제1 배선과 주변 회로부를 접속하는 컨택트부가 제1 배선이 연장되는 방향으로 2열 이상으로 배치되어, 제2 배선과 주변 회로부를 접속하는 컨택트부가 제2 배선이 연장되는 방향으로 2열 이상으로 배치됨으로써, 대용량화를 위해 미세화된 메모리부를 형성하는 데 고정밀도의 얼라이먼트를 필요로 하지 않고서 제조 할 수 있다.
또한, 본 발명의 기억 장치의 제조 방법에 따르면, 상기한 본 발명의 기억 장치를 제조 할 수 있다.
본 발명은 설명을 위해 선택된 특정 실시 형태를 참고로 기술되었지만, 본 발명의 기술적 사상 및 권리 범위를 벗어나지 않고 당업자에 의해 다양한 수정이 수행될 수 있다는 것은 자명하다.
Claims (26)
- 기억 장치로서,제1 최소 가공 치수로 형성된 주변 회로부와,상기 주변 회로부의 상층에 적층되며 상기 제1 최소 가공 치수보다도 작은 제2 최소 가공 치수로 형성된 복수의 메모리 셀을 갖는 메모리부와,상기 주변 회로부와 상기 메모리부를 접속하는 컨택트부를 포함하며,상기 메모리부는 상기 제2 최소 가공 치수보다도 큰 얼라이먼트 정밀도로 상기 주변 회로부에 대하여 적층되는, 기억 장치.
- 제1항에 있어서,상기 메모리부는 제1 방향으로 연장되는 복수의 제1 배선과 상기 제1 방향과 다른 방향으로 연장되는 복수의 제2 배선을 포함하고, 상기 제1 배선과 상기 제2 배선이 교차하는 영역은 개개의 메모리 셀에 상당하는, 기억 장치.
- 제2항에 있어서,상기 제1 배선과 상기 제2 배선이 교차하는 영역에서 상기 제1 배선과 상기 제2 배선에 접속하여 2 단자 디바이스가 형성되어 있고, 상기 2 단자 디바이스 각각이 개개의 메모리 셀에 상당하는, 기억 장치.
- 제2항에 있어서,상기 주변 회로부는 상기 메모리부와 상기 제1 배선 및 제2 배선의 접속 상태를 판별하는 회로를 포함하는, 기억 장치.
- 제2항에 있어서,상기 주변 회로부에 접속된 복수개의 제1 컨택트와 상기 메모리부에 접속된 복수개의 제2 컨택트가 상기 컨택트부에 접속되어 있으며,상기 제1 컨택트의 수는 상기 제2 컨택트의 수보다도 많으며,상기 제2 컨택트 각각은 적어도 1개의 제1 컨택트와 접속하며,상기 제1 컨택트 각각은 최대 1개의 제2 컨택트와 접속하며,상기 1개의 제2 컨택트는 복수의 상기 제1 배선과 복수의 상기 제2 배선 중 어느 하나의 배선에 접속되는, 기억 장치.
- 제5항에 있어서,상기 복수개의 제1 컨택트는 직사각형(rectangular)의 형상을 가지고, 1차원 혹은 2차원의 배열 방향으로 주기적으로 반복하여 배열되어 있으며,상기 복수개의 제2 컨택트는 직사각형의 형상을 가지고, 상기 제1 컨택트의 배열 방향과 동일한 배열 방향으로 주기적으로 반복하여 배열되어 있으며,상기 제1 컨택트의 길이 L1과 상기 제1 컨택트 사이의 간격 S1, 및 상기 제2 컨택트의 길이 L2와 상기 제2 컨택트 사이의 간격 S2는 상기 제1 컨택트와 상기 제2 컨택트의 배열 방향에 대하여 하기 수학식(부등식) 1 및 2[수학식 1]
[수학식 2]
의 관계가 있는, 기억 장치. - 제5항에 있어서,상기 복수개의 제2 컨택트는 직선의 형상을 가지고, 상기 제2 컨택트의 배열 방향으로 주기적으로 반복하여 배열되어 있으며,상기 복수개의 제1 컨택트는 직사각형의 형상을 가지고, 상기 제2 컨택트의 배열 방향으로 소정의 거리만큼 증가되어 변이되면서 상기 제2 컨택트의 배열 방향과 직교하는 배열 방향으로 주기적으로 반복하여 배열되어 있으며,상기 제2 컨택트의 배열 방향과 직교하는 상기 배열 방향으로 서로 인접하여 형성된 2개의 상기 제1 컨택트 사이의, 상기 제2 컨택트의 배열 방향에 대한, 간격 S3, 상기 제2 컨택트의 배열 방향에 대한 상기 제1 컨택트의 길이 L3, 상기 제2 컨택트의 길이 L4 및 상기 제2 컨택트 사이의 간격 S4는, 하기 수학식(부등식) 3 및 4[수학식 3]
[수학식 4]
의 관계가 있는, 기억 장치. - 제7항에 있어서,상기 제2 컨택트는 복수의 상기 제1 배선과 복수의 상기 제2 배선의 연장부로 형성되는, 기억 장치.
- 기억 장치의 제조 방법으로서,반도체 기판에 제1 최소 가공 치수로 주변 회로부를 형성하는 단계와,상기 주변 회로부에 접속된 복수개의 제1 컨택트를 형성하는 단계와,상기 주변 회로부의 상층에 상기 제1 최소 가공 치수보다도 작은 제2 최소 가공 치수로, 또한, 상기 주변 회로부에 대하여 상기 제2 최소 가공 치수보다도 큰 얼라이먼트 정밀도로, 메모리부를 적층하여 형성하는 단계와,상기 메모리부에 접속된 복수개의 제2 컨택트를 상기 제1 컨택트에 접속하여 형성하는 단계를 포함하는, 기억 장치의 제조 방법.
- 제9항에 있어서,상기 메모리부를 형성하는 단계는:제1 방향으로 연장되는 복수의 제1 배선을 형성하는 단계와,적어도 개개의 메모리 셀에 상당하는 영역에서 상기 제1 배선에 접속하도록 메모리 셀을 형성하는 디바이스를 형성하는 단계와,상기 디바이스에 접속하도록 상기 제1 방향과 다른 방향으로 연장되는 복수의 제2 배선을 형성하는 단계를 포함하고,상기 제1 배선을 형성하는 단계에서는, 상기 제1 배선과 1개의 제2 컨택트가 접속되어 형성되고,상기 제2 배선을 형성하는 단계에서는, 상기 제2 배선과 1개의 제2 컨택트가 접속되어 형성되는, 기억 장치의 제조 방법.
- 제10항에 있어서,상기 메모리 셀을 구성하는 디바이스로서 2 단자 디바이스를 형성하는 단계를 더 포함하는, 기억 장치의 제조 방법.
- 제10항에 있어서,상기 주변 회로부를 형성하는 단계는 상기 메모리부와 상기 제1 배선 및 제2 배선 사이의 접속 상태를 판별하는 회로를 형성하는 단계를 포함하는 기억 장치의 제조 방법.
- 제9항에 있어서,상기 제1 컨택트의 수를 상기 제2 컨택트의 수보다도 많이 형성하며,상기 제2 컨택트 각각은 적어도 1개의 제1 컨택트와 접속하며,상기 제1 컨택트 각각은 최대 1개의 제2 컨택트와 접속하는, 기억 장치의 제조 방법.
- 제1 최소 가공 치수로 형성된 주변 회로부와, 상기 제1 최소 가공 치수보다도 작은 제2 최소 가공 치수로 형성된 복수의 메모리 셀을 갖는 메모리부와, 상기 주변 회로부와 상기 메모리부를 접속하는 컨택트부를 포함하고, 상기 메모리부는 상기 제2 최소 가공 치수보다도 큰 얼라이먼트 정밀도로 상기 주변 회로부에 대하여 적층되어 있으며,상기 주변 회로부에 접속된 복수개의 제1 컨택트와 상기 메모리부에 접속된 복수개의 제2 컨택트가 상기 컨택트부에서 접속되며, 상기 제1 컨택트의 수는 상기 제2 컨택트의 수보다도 많으며, 상기 제2 컨택트 각각은 적어도 1개의 제1 컨택트와 접속하며, 상기 제1 컨택트 각각은 최대 1개의 제2 컨택트와 접속하는 기억 장치의 사용 방법으로서,상기 기억 장치의 제조 종료 시 혹은 상기 기억 장치의 사용 시, 상기 제1 컨택트와 상기 제2 컨택트의 접속 상태를 판별하여, 상기 메모리부를 구성하는 메모리 셀에 어드레스를 할당하여 사용하는, 기억 장치의 사용 방법.
- 반도체 장치로서,제1 최소 가공 치수로 형성된 제1 반도체부와,상기 제1 반도체부의 상층에 적층되어 상기 제1 최소 가공 치수보다도 작은 제2 최소 가공 치수로 형성된 제2 반도체부와,상기 제1 반도체부와 상기 제2 반도체부를 접속하는 컨택트부를 포함하고,상기 제2 반도체부는 상기 제2 최소 가공 치수보다도 큰 얼라이먼트 정밀도로 상기 제1 반도체부에 대하여 적층되는, 반도체 장치.
- 반도체 장치의 제조 방법으로서,반도체 기판에 제1 최소 가공 치수로 제1 반도체부를 형성하는 단계와,상기 제1 반도체부에 접속된 복수개의 제1 컨택트를 형성하는 단계와,상기 제1 반도체부의 상층에 상기 제1 최소 가공 치수보다도 작은 제2 최소 가공 치수로, 또한, 상기 제1 반도체부에 대하여 상기 제2 최소 가공 치수보다도 큰 얼라이먼트 정밀도로, 제2 반도체부를 적층하여 형성하는 단계와,상기 제2 반도체부에 접속된 복수개의 제2 컨택트를 상기 제1 컨택트에 접속하여 형성하는 단계를 포함하는, 반도체 장치의 제조 방법.
- 기억 장치로서,주변 회로부와,상기 주변 회로부의 상층에 적층된 복수의 메모리 셀을 갖는 메모리부와,상기 주변 회로부와 상기 메모리부를 접속하는 컨택트부를 포함하며,상기 메모리부는 제1 방향으로 연장되는 복수의 제1 배선과, 상기 제1 방향과 다른 방향으로 연장되는 복수의 제2 배선을 포함하고, 상기 제1 배선과 상기 제2 배선이 교차하는 영역이 개개의 메모리 셀에 상당하며,상기 컨택트부는 상기 제1 배선과 상기 주변 회로부를 접속하는 컨택트부에 대해 상기 제1 배선이 연장되는 방향으로 2열 이상으로 배치되어 있고, 상기 제2 배선과 상기 주변 회로부를 접속하는 컨택트부에 대해서는 상기 제2 배선이 연장되는 방향으로 2열 이상으로 배치되어 있는, 기억 장치.
- 제17항에 있어서,상기 주변 회로부는 상기 제1 최소 가공 치수로 형성되며,상기 메모리부는 상기 제1 최소 가공 치수보다도 작은 제2 최소 가공 치수로 형성되는, 기억 장치.
- 제17항에 있어서,상기 제1 배선과 상기 제2 배선이 교차하는 영역에 상기 제1 배선과 상기 제2 배선에 접속하여 2 단자 디바이스가 형성되어 있고, 상기 2 단자 디바이스는 개개의 메모리 셀에 상당하는, 기억 장치.
- 제19항에 있어서,상기 2 단자 디바이스는 저항층 혹은 저항층과 스위칭층의 적층체인, 기억 장치.
- 기억 장치로서,주변 회로부와,상기 주변 회로부의 상층에 적층된 복수의 메모리 셀을 갖는 메모리부와,상기 주변 회로부와 상기 메모리부를 접속하는 컨택트부를 포함하며,상기 메모리부는 제1 방향으로 연장되는 복수의 제1 배선과, 상기 제1 방향과 다른 방향으로 연장되는 복수의 제2 배선을 포함하고, 상기 제1 배선과 상기 제2 배선이 교차하는 영역은 개개의 메모리 셀에 상당하며,기록에 의해 저항값이 변화하는 재료로 구성된 단일층, 혹은, 상기 기록에 의해 저항값이 변화하는 재료와 단일층에서 동작하는 스위칭층의 적층체가 상기 제1 배선과 상기 제2 배선에 접속하여, 상기 제1 배선과 상기 제2 배선이 교차하는 영역에 형성되어 있는, 기억 장치.
- 기억 장치의 제조 방법으로서,반도체 기판에 주변 회로부를 형성하는 단계와,상기 주변 회로부에 접속된 복수개의 제1 컨택트를 형성하는 단계와,제1 방향으로 연장되는 복수의 제1 배선과 상기 제1 방향과 다른 방향으로 연장되는 복수의 제2 배선을 포함하는 메모리부를 형성하는 단계-상기 제1 배선과 상기 제2 배선이 교차하는 영역은 상기 주변 회로부의 상층에 적층된 개개의 메모리 셀에 상당함-와,상기 메모리부의 상기 제1 배선 및 상기 제2 배선에 접속된 복수개의 제2 컨택트를 상기 제1 컨택트에 접속하여 형성하는 단계를 포함하고,상기 방법은:상기 제1 배선에 접속된 상기 제2 컨택트와 상기 제1 컨택트의 위치를 상기 제1 배선이 연장되는 방향으로 2열 이상으로 배치하는 단계와,상기 제2 배선에 접속된 상기 제2 컨택트와 상기 제1 컨택트의 위치를 상기 제2 배선이 연장되는 방향으로 2열 이상으로 배치하는 단계를 더 포함하는, 기억 장치의 제조 방법.
- 제22항에 있어서,상기 주변 회로부를 제1 최소 가공 치수로 형성하며,상기 메모리부를 상기 제1 최소 가공 치수보다도 작은 제2 최소 가공 치수로 형성하는, 기억 장치의 제조 방법.
- 제22항에 있어서,상기 메모리부를 형성하는 단계는:상기 제1 배선을 형성하는 단계와,적어도 개개의 메모리 셀에 상당하는 영역에서 상기 제1 배선에 접속되도록 상기 메모리 셀을 구성하는 디바이스를 형성하는 단계와,상기 디바이스에 접속되도록 제2 배선을 형성하는 단계를 포함하는, 기억 장치의 제조 방법.
- 제24항에 있어서,상기 메모리 셀을 구성하는 디바이스로서 2 단자 디바이스를 형성하는, 기억 장치의 제조 방법.
- 제25항에 있어서,상기 2 단자 디바이스로서 저항층 혹은 저항층과 스위칭층의 적층체를 형성하는, 기억 장치의 제조 방법.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002116562 | 2002-04-18 | ||
| JPJP-P-2002-00116562 | 2002-04-18 | ||
| JPJP-P-2002-00242653 | 2002-08-22 | ||
| JP2002242653A JP4103497B2 (ja) | 2002-04-18 | 2002-08-22 | 記憶装置とその製造方法および使用方法、半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
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| KR20030082925A KR20030082925A (ko) | 2003-10-23 |
| KR100988676B1 true KR100988676B1 (ko) | 2010-10-18 |
Family
ID=28677660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1020030024591A KR100988676B1 (ko) | 2002-04-18 | 2003-04-18 | 기억 장치와 그 제조 방법 및 사용 방법, 반도체 장치와그 제조 방법 |
Country Status (6)
| Country | Link |
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| US (2) | US7009208B2 (ko) |
| EP (1) | EP1355356A3 (ko) |
| JP (1) | JP4103497B2 (ko) |
| KR (1) | KR100988676B1 (ko) |
| CN (1) | CN1264222C (ko) |
| TW (1) | TWI228820B (ko) |
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| US7009208B2 (en) | 2006-03-07 |
| TW200411903A (en) | 2004-07-01 |
| TWI228820B (en) | 2005-03-01 |
| US20030234449A1 (en) | 2003-12-25 |
| EP1355356A3 (en) | 2004-10-27 |
| CN1264222C (zh) | 2006-07-12 |
| KR20030082925A (ko) | 2003-10-23 |
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| US20060043595A1 (en) | 2006-03-02 |
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Legal Events
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