KR101036034B1 - 반도체 장치 - Google Patents

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히데유키 마츠오카
나오히코 이리에
요시타카 사사고
리이치로 다케무라
노리카츠 다카우라
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

[과제]
고체 전해질 중(中)의 이온의 움직임을 높은 정밀도로 제어할 수 있는 디바이스 구조로 함으로써, 기억 또는 스위치의 기능이 가능한 반도체 장치의 성능을 향상시키고, 다층화한 3차원 구조도 저비용으로 고집적화할 수 있는 기술을 제공한다.
[해결 수단]
반도체 소자로서 세로 방향(Z축 방향)으로 떨어져 배치된 전극 사이에 성분이 다른 층을 2개 층 이상 형성하고, 상기 전극 사이에 펄스 전압을 인가하여 도전 패스를 형성하며, 저항치(抵抗値)를 정보 신호에 대응하여 변화시키는 소자로 한다. 또한, 상기 도전 패스의 도중(途中)에 도전율을 올리는 성분이 축적된 영역을 형성하고, 이것에 의해 저항률을 정보 신호에 정확하게 대응시킨다. X축 방향, Y축 방향의 적어도 한 방향에도 전극을 형성하고, 제어 전압을 인가한다면 더욱 바람직하다.
도전 패스, 고체 전해질, 적층막

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것이며, 특히, 메모리 소자를 구비한 반도체 장치에 적용하면 유효한 기술에 관한 것이다.
RRAM, 또는 ReRAM, 또는 고체 전해질 메모리, 또는 극성 메모리(polarized memory)로 불리는 불휘발성 메모리가 알려져 있다(예를 들어, 특허 문헌 1, 비특허문헌 1 및 비특허문헌 2를 참조). 이들 대부분은, 기억 소자에 인가되는 전압의 방향에 따라서, 기억 소자의 저항이 변화함으로써 기억 정보가 기록되는 메모리이다.이 메모리는, 저전압·저전력으로 재기록이 가능하며, 한자리 수 이상 변화하는 저항치를 신호로서 이용하기 위해, 판독 신호가 크고, 센스 동작이 용이하다.
[특허 문헌 1] 특개 2006-173267호 공보
[비특허문헌 1] 티·사카모트(T. Sakamoto), 외 「IEEE International Solid-State Circuits Conference(ISSCC)) 2004」, 다이제스트, (발행국 미국), 2004년, p.16.3
[비특허문헌 2] M.N. Kozicki, 외 「Proc. Non-Volatile Memory Technology Symposium(NVMTS) 2004)」, (발행국 미국), 2004년, p.10~17
본 발명자의 검토에 의하면, 상기 메모리의 대표적인 것에 관하여 다음의 것들을 알 수 있었다.
금속을 전극으로 하고, 칼코게나이드 또는 산화물을 고체 전해질로서 전극 사이에 고체 전해질을 배치한 금속 칼코게나이드 또는 금속-산화물 고체 전해질 메모리는, 이온 이동이 메모리 메커니즘이며, Ag, Cu 등의 플러스 이온의 농도가 높은 저저항(低抵抗)의 도전 패스가 칼코게나이드층 또는 산화물층 중에 형성되며, 불휘발성 메모리성이 있다. 역전압(逆電壓)에 의해서 이온을 원래의 전극 방향으로 되돌림으로써, 고저항(高抵抗) 상태로 되돌려서 재기록을 행할 수 있다.
그렇지만, 메모리의 재기록을 반복하면, 금속의 전극으로부터 금속 이온이 고체 전해질에 불균일하게 확산하여 전극 표면의 원자 레벨 형상이 변화해 버려서, 재기록 특성이 안정되지 않고, 저항이 재기록마다 변동할 가능성이 있다. 또, 재기록을 반복하면, 전극으로부터의 확산으로 고체 전해질 중의 Ag, Cu 등의 농도가 너무 높아져서 ON과 OFF의 중간 저항에서 변화하지 않게 될 가능성이 있다. 저저항화하는 것과 동방향(同方向)의 전압으로도, 열이 발생할 것 같은 높은 전압·전류를 인가하면 고저항(OFF) 상태로 할 수 있는 경우가 있다. 그러나 이 경우, 고체 전해질 중의 금속 이온 농도는, 재기록 반복에 의해 더 빨리 증대하므로, 재기록 가능 회수(endurance)는 한층 더 저하한다. 또, 도전 패스의 저항이 메모리 소자마다 변동하기 쉽다. 따라서, 이들은, 정보의 기억이 가능한 반도체 장치의 성능을 저하시 켜, 다치(多値)·다비트 기억에 의한 고축적 대용량화를 곤란하게 한다.
본 발명의 목적은, 고체 전해질 중의 이온의 움직임을 높은 정밀도로 제어할 수 있는 디바이스 구조로 함으로써, 기억할 수 있는 반도체 장치의 성능을 향상시키고, 다층화한 3차원 구조로서도, 트랜지스터 또는 다이오드는 제1층에만 있으면 되는, 또는 각 층 어레이의 X-Y 교점에는 다이오드가 있으면 되는 것으로 인해, 저비용으로 고집적화할 수 있으며, 로직도 메모리와 소자 레벨로 혼재시킬 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 외의 목적과 신규 특징은, 본 명세서의 기술 및 첨부도면으로부터 밝혀질 것이다.
본원에 있어서 개시되는 발명 가운데, 대표적인 것의 개요를 간단하게 설명 하면, 다음과 같다.
본 발명의 반도체 장치는, 기억층(고체 전해질층) 중으로 확산할 수 있는 원소를 주성분으로 하는(함유량이 50원자%를 넘는, 보다 바람직하게는 60원자%를 넘는다) 상부 전극을 갖고, 하부 전극과의 사이에 배치된 기억층이 2개 층 이상의 구조를 구비하며, 음극(예를 들어) 하부 전극 측의 층이 양극(예를 들어 상부 전극) 측의 층보다 도전 패스 형성에 기여하는 양극(陽極) 전극의 주성분 원소인 모빌리티(반도체 중의 전자 등의 캐리어 모빌리티와 유사한 정의)가 낮아지도록 한다. 이와 같이 함으로써, 이온이 무리하게 채워져 형성된 도전 패스는 양극에서 하방으로 연장되어 상하 방향의 전선(電線) 모양 또는 필라멘트 모양이 되고, 하부 전극과의 접속이 인가 전압의 방향에 의해서, 또는 전압의 거는 방법(펄스폭, 펄스 전압 등)에 따라, 끊어지거나 연결되거나 한다. 대조적으로, 예를 들어 비특허문헌 1에서는, 고체 전해질층은 하나의 층으로, 양극(陽極)을 구성하는 원소의 모빌리티가 높기 때문에, 양극에서 고체 전해질 중으로 금속 이온이 확산하여도, 이온 농도가 높은 도전 패스가 양극(陽極)과의 접속을 유지해 음극으로 향하여 연장되는 일없이, 이동한 이온이 음극 부근에 퇴적하여 농도가 높아지고, 그 도전 영역이 원추형으로 서서히 양극 방향을 향해 높아지며, 양극에 이르면 양(兩)전극 사이가 전기적으로 연결되게 된다. 그 경우 역전압으로 원추형 도전 영역의 꼭대기부로부터 이온이 떨어져서 도전 영역이 낮아지면 접속이 끊어진다. 이 원추형 도전 영역의 저부(底部)는 하부 전극의 가로폭보다도 넓어질 가능성이 있어서, 고집적화의 장해가 될 가능성이 있다.
본 발명의 반도체 장치에서는, 상기의 가는 전선 모양, 또는 필라멘트 모양의 도전 패스를 제어하여 형성할 수 있으므로, 아래와 같은 뛰어난 성능 및 각종 기능을 실현할 수 있다. 단지, 상기 종래 방식과 같이 쌍 전극 또는 대향하는 층(양쪽 모두 양극보다 하방에 있다고 가정)과의 계면에 도전성을 향상시키는 이온이나 원자가 퇴적한 것이 상방으로 연장되어 도전 패스를 형성하는 타입의 재료로 동작 시키는 것도, 성능은 뒤떨어지지만 불가능하지 않다.
이러한 도전 패스 형성에 기여하는 원소의 모빌리티의 차이를 실현하기 위해서, 본원 발명자는, 도전 패스 형성에 기여하는 원소가 통과하는 원자 배열의 틈이나, 도전 패스 형성에 기여하는 원소와 기억층을 구성하는 원소와의 인력이나 결합력에 차이를 내는 것을 생각했다. 고체 전해질층은 6족 원소를 포함하는 경우가 많지만, 주기율표의 위쪽에서부터 산소, 유황, 셀렌, 텔루르와 아래쪽으로 내려갈수록 원자나 이온의 반경이 커지므로, 금속 이온이 통과하기 쉬워진다. 즉 이온전도도가 커진다고 생각할 수 있다. 다만 6족 원소와 결합하는 상대 원소는 동일한 것으로 한다. 5족의 질소를 포함하는 질화물의 경우는, 통과하기 쉬운 정도가 산화물과 동일한 정도라고 생각할 수 있다.
덧붙여 여기서, 고체 전해질 중에 있어서의 금속 이온의 통과 하기 쉬운 정도를 이온전도도라고 칭하고, 금속 이온에 의해 형성된 도전 패스 또는, 고체 전해질층에 있어서의 캐리어의 통과하기 쉬운 정도를 도전율이라고 칭한다.
고체 전해질층의 한쪽이 높은 도전율을 가지는 경우는, 그 면적을 작게 하여, 한쪽의 전극을 겸해도 좋다. 남는 하나의 층의 고체 전해질층은, 도전 패스가 가는 전선 모양 또는 필라멘트 모양이 되는 이온의 모빌리티가 낮은 것이다.
본 발명의 반도체 장치의 예로서 상하의 전극 외에, 전극을 더 설치한 것이 있다. 그 구성은 아래와 같다.
(1) 상기 전극 사이를 연결하는 도전율이 높은 경로의 방향을 Z축 방향으로 하면, 이것에 대체로 직교하는 Y축 방향 전극을 설치하고, 다시금 이것들에 대체로 직교하는 X축 방향에 상기의 도전율이 높은 경로(도전 패스)의 양측을 통과하는 전극을 형성한다.
X-Y면 내에서 행렬 배열된 것 중, 하나의 메모리 셀의 대표적 구조예를 도 1에 나타냈다. 전극의 폭이나 높이, 형상, 간격, 전극에 형성된 구멍의 크기 등은, 도면으로 알기 쉽게 그렸으므로, 도 1과 같은 형상이나 값이 최적이라는 것은 아니다. 예를 들어 플러시 메모리에서는, 판독 전극의 폭이나 높이는, 플러그 전극의 최소 굵기와 동일한 정도이므로, 현재의 디자인룰(design rule)로 90nm 정도이다. 예를 들어 Y축 방향 전극을 추가했을 경우, 셀 사이즈는, 2×4 F2으로 8F2정도가 된다. X축 방향 전극의 추가로는, 도전 패스가 전극의 구멍을 통과하도록 하면, 거의 셀 사이즈는 확대되지 않는다. 따라서, 다비트화, 또는 다치화(多値化)하면 매우 고집적(高集積)으로 할 수 있다. 도 2(a)과 같이 Y축 방향 전극을 도전 패스가 전극의 구멍을 통과하는 타입으로 하면, 8F2보다 면적을 작게 할 수 있을 가능성도 있다. 도 2(b)에서는 양쪽 모두의 전극을, 도전 패스 근방에서만 2개로 나누어져 구멍이 열린 형상의 것으로 했다. 이러한 경우, 전극의 단면적은, 2개로 나누어진 부분의 각각의 합을 포함하여, 거의 동일하게(±30% 이내, 보다 바람직하게는±20% 이내) 하는 것이 바람직하다. 다만, 전극의 기능에 따라서는 상황이 다르며, 예를 들어 발열을 이용하는 경우는, 도전 패스 근방에서 2개로 나누어진 부분의 2개의 단면적의 합을 나뉘지 않은 부분의 단면 보다 작게 하여, 발열하기 쉽게 하는 것이 바람직하다. 완전하게 2개로 나누어진 전극으로 하는 경우도, 2개의 단면적의 합에 대하여 상기와 동일하다.
X축 방향 전극은 도전율이 높은 경로의 서로 다른 한쪽 측을 통과하는 전극 2개로 분리해도 좋다. 분리된 각각의 전극은, 인접하는 다른 Z축 방향 도전 패스의 한쪽 측을 통과하는 전극을 겸해도 좋다. 이 경우, 각 도전 패스의 사이에 적어도 1개씩 X축 방향 전극이 존재하는 것이 된다.
상기의 각 예에서 X축 방향 전극과 Y축 방향 전극의 적어도 한쪽을 생략해도 좋다.
(2) 상기 X축 방향 전극과 Y축 방향 전극의 적어도 한쪽에 전압을 인가하여 상기 도전율이 높은 경로의 각 부분의 저항을 제어하는 수단, 즉 전원 회로나, 펄스 생성 회로나, 펄스 파형이나 전압을 결정하는 논리 회로나, X축 방향 및 Y축 방향 전극 선택 회로를 갖는다.
X-Y-Z축은, 직교하고 있는 것이 바람직하지만, 직교하지 않고 비스듬히 교차하고 있어도 좋다. 도 1의 도전 패스 도중(途中)의, 상기의 2개 층의 계면 부근에 팽이와 같이 불룩한 부분이 형성된다. 팽이와 같이 불룩한 부분(도전율을 올리는 성분이 퇴적한 부분)(4)는, 형성되지 않는 경우도 있다. 형성되는지 형성되지 않는지를 정보 신호에 대응시킬 수도 있다. 팽이 돌리기의 팽이와 같은 형상 부분의 크기는 모두 동일하게 해도, 변경해도 좋다. Z축 방향의 반점(斑點) 모양으로 나타낸 도전 영역과, X 방향, Y 방향의 전극군(電極群)은, 기본적으로는 서로 전기적으로 연결되지 않았다. 즉 이들 사이의 저항이 낮은 상태는 아니다. 다만, 팽이와 같은 퇴적 부분이 Y축 방향 전극에 접촉하는 것을 이용하여 판독을 행하는 경우는, 그 부분에서 Z축 방향의 도전 영역과 Y축 방향 전극과의 사이가 저저항 상태가 된다. Y축 방향의 전극은 이온의 X축 방향으로의 확장을 억제하는 기능을 하도록 할 수도 있다. 개념도이기 때문에, 반드시 X, Y, Z축은 실제 치수에 비례하지는 않는다.
(3) Z축 방향의 상하 전극에는, 통상의 행렬 구동 메모리와 마찬가지로, 상 부 전극보다 위(上)와 하부 전극보다 아래(下)에 배선과 회로도의 X-Y의 교점에 트랜지스터 또는 다이오드를 설치한 배치가 행해지지만, 트랜지스터보다도 형성이 간편하고 점유 면적도 작은 다이오드를 배치한 행렬 구동도 가능하게 하기 위해서, 저저항화와 고저항화(ON과 OFF)를 동방향 전압으로 행하여도 다수회의 기억 재기록을 안정하게 행할 수 있도록 하는 것이 바람직하다. 이를 위한 디바이스 구조와 구동 수단은 아래와 같다. 또한, 동방향 전압으로 OFF로 할 경우, 또는 그 전후에 X축 방향 전극 또는 Y축 방향 전극에 전압을 인가하여 도전 패스가 끊어지는 것을 보조하는 것도 바람직하다. 또한, 이 동방향 전압 구동 안정화의 목적만을 위해서는 Y축 방향 전극을 생략하고, X축 방향 전극만으로도 좋다.
구체적인 예로서는, 도 3에 나타낸 바와 같이, 상기 X축 방향 전극(56)이 상기 도전 패스(52)의 양단(兩端) 전극의 한쪽 도전 패스 측의 구석 부근에서 그 근방을 통과하도록 한다. X축 방향 전극의 Z축 방향 상단으로부터 하단까지의 범위가 상기 도전 패스의 양단 전극 중, 한쪽 도전 패스 측의 단(端)과 Z축 방향으로 거의 동(同) 레벨에 있는(Z축 좌표가 거의 같다) 것이, 특히 바람직하다. 상기 도전 패스의 양단 전극의 도전 패스 측의 구석 부근의 Y축 방향 양측(55)을 통과하도록 하면, 더욱 바람직하다. X축 방향 전극은 상기 도전 패스의 양단 전극의 도전 패스 측의 구석 부근의 양측을 통과 후, 하나로 통합되어도 좋고, 그대로 2개로 나누어져 있어도 좋다.
상기의 도전성 향상 물질의 분포를 정상 상태로 유지하기 위한 X축 방향 전극으로의 전압 인가는, 소정의 Y 좌표의 X축 방향 전극을 선택하여 행해도 좋지만, 기억 기록이나 판독의 사이에 효율적으로 행하기 위해, 많은 X축 방향 전극에 동시에 행하는 것이 바람직하다. 이 경우, 다수 회전 재기록에 의한 도전성 향상 물질(예를 들어 이온)의 치우침을 각 메모리 셀에서 동일한 치우침으로 하기 때문에, 소정의 다수 회(回)를 평균하면 기억 정보 수치의 평균치(예를 들어 디지털 데이터의「1」과「0」의, 예를 들어 X축 방향 전극에 전압을 인가하는 시간 간격의 평균치)가 어느 메모리 셀에서도 거의 일정하게 되도록 하는 부호 변환을 실시하고 나서 기록하는 것이 바람직하다.
축적 정도를 올리기 위해서 다치 및/또는 막두께 방향에 다비트 기억하기 위한 수단은 아래와 같다.
(1) 상기 전극 사이에 도전율이 높은 경로가 도중(途中)의 저항률을 정보 신호에 대응시키고, 변화시켜서 형성 되도록 한다.
(2) 상기 도전율이 높은 경로의 도중에 도전율을 올리는 성분이 퇴적한 영역 (54)가 형성되고, 이에 따라 어느 전극 사이의 저항률을 정보 신호에 대응시켜질 수 있도록 한다. 3차원 구조의 다비트 메모리 구조의 예를 도 19에 나타냈다. 이 도면은 광범위하게 반복되는 3차원 구조의 한 부분이다. 반점 모양으로 나타낸 곳이, 도전성을 향상시키는 성분(이온 또는 원자)가 고농도로 존재하는 영역이다. 팽이 돌리기의 팽이와 같은 형상의 부분이, 데이터에 대응하는 도전율을 향상시키는 성분의 퇴적 부분이다. 팽이의 크기는, 모두 동일하게 해도, 변화시켜도 좋다. Z축 방향의 반점 모양으로 나타낸 도전 영역군(領域群)과 X 방향, Y 방향의 전극군은, 기본적으로는 서로 전기적으로 연결되어 있지 않다. 즉 이들 사이의 저항이, 낮은 상태는 아니다.
다만, 팽이와 같은 퇴적 부분이 Y축 방향 전극에 접촉하는 것을 이용하여 판독을 행하는 경우는, 그 부분에서 Z축 방향의 도전 영역과 Y축 방향 전극과의 사이가 저저항 상태가 된다. X축 방향의 전극의 이온 도전 패스가 관통하는 구멍은 도에 나타나 있는 8개 전부에 존재한다. Y축 방향의 전극은 이온의 X축 방향으로의 확산을 억제하기 위한 것이다. 개념도이므로, 반드시 X, Y, Z축은 실제 치수에 비례하고 있지는 않다. 실제 치수는 이 도면의 Z축 방향을 축소한 것이 된다. 또한, 전극의 폭이나 높이, 형상, 간격, 전극에 형성된 구멍의 크기 등은, 도면으로서 알기 쉽게 그려져 있으므로, 도 19와 같은 형상이나 값(値)이 최적인 것은 아니다.
실제로는, 대부분의 층간의 계면에는 다소의 이온 축적이 일어나지만, 의도적으로 축적한 상기의 고도전율(高導電率) 영역에 비하면 축적량은 작기 때문에, 팽이와 같은 부분과 구별할 수 있다.
고체 전해질층이나, 그 사이의 계면층은 이 도면에는 그리지 않았지만, 도면 범위의 Z축 방향에 3×4 = 12개 층 존재한다. 팽이 모양의 영역을 형성하려면, 이온 도전 패스 상단의 상부 전극, 하단의 하부 전극, 및 그 영역 근방을 지나는 Y 방향 전극, X 방향 전극에 걸리는 전압과, 고체 전해질층의 계면(계면층)에서의 이온의 브레이크 효과가 서로 작용하도록 하여 형성한다. 이때, 이온은 도면의 상방에서부터 하부로 향해 움직인다.
상기와는 다른 데이터 기억 방법의 예는, 하기와 같다.
(4) 도전율을 올리는 성분이 퇴적한 영역 또는 상기 전극 사이를 연결하는 방향과 각도를 가지고 형성되는 부분이 전극 사이에 복수 존재하도록 한다.
(5) 상기의, 전극 사이를 연결하는 방향과 각도를 이루는 방향에 전압을 인가할 수 있는, 도전율이 높은 경로에 나란히 각 층을 관통하는 평행한 전극 2개를 상기 경로 1개마다 가지도록 한다.
(6) 도전율이 높은 경로의, 도전율을 올리는 성분이 퇴적한 영역 또는, 전극 사이를 연결하는 방향과 거기에 각도를 가진 부분과의 경계가 기억 정보에 대응하도록 한다.
이상을 정리하면 다음과 같이 된다.
반도체 소자로서 세로 방향(Z축 방향)으로 떨어져 배치된 전극 사이에 성분이 다른 층을 2개 층 이상 형성하고, 상기 전극 사이에 펄스 전압을 인가하여 도전 패스를 형성하며, 저항치를 기억해야할 정보에 대응하여 변화시키는 소자로 한다. 또한, 상기 도전 패스의 도중(途中)에 도전율을 올리는 성분이 축적한 영역을 형성 하고, 이에 따라 저항률을 정보 신호에 정확하게 대응시킨다. X축 방향, Y축 방향이 적어도 한 방향으로도 전극을 형성하고, 제어 전압을 인가하면 더 바람직하다.이로 인해, 상부 전극으로부터 확산된 이온을 적당한 정도로 되돌리고, Z축 방향의 전압을 역전(逆轉)시키지 않고, 동방향 전압으로 ON·OFF 다수 회 반복을 안정하게 동작시키는 것도 가능하다. 이로 인해, 메모리 어레이의 교점에 트랜지스터가 아닌 다이오드를 형성하여 저비용으로 구동시킬 수 있다. 다치 기억도 정확하게 행할 수 있다. 판독에 Z축 상부의 전극과 X축 방향 전극 사이의 저항이나 전자 유도에 의한 기전력을 이용해도 좋다. 3차원 행렬 구조로 하면, 다비트 기억도 가능하다. 상기 도전 패스가, 그 적어도 일부가 정보 신호에 대응하여 전극 사이를 연결하는 방향과 각도를 가지고 형성 되도록 하고, 그에 더하여 도전 패스가 스위치나 분기나 합류를 하도록 해도 괜찮다.
상기의 각 설명은, 상부 전극과 하부 전극(기판 측의 전극)을 상하 반대로 하고, 상하에 관한 설명을 모두 반대로 해도 성립된다.
본 발명의 반도체 장치의 일부를, 메모리 사이(間)의 논리 회로의 스위치나, 광의(廣義)의 스위치인 분기나 합류 디바이스로서 사용할 수도 있다. 제3 전극의 효과로 전환하는 스위치의 경우, 제어 전압은 주회로(主回路)에는 걸리지 않으므로, 전자 릴레이 스위치와 같이 사용할 수 있다.
본원에 있어서 개시되는 발명에 의하면, 저소비전력·저비용으로, 집적도(기억 밀도)가 높고, 안정된 데이터 재기록 특성이나 스위치 기능을 구비한 반도체 장치를 실현 할 수 있다.
이하의 실시예에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시예로 분할하여 설명 하지만, 특별히 명시했을 경우를 제외하고, 그것들은 서로 무관계 것은 아니며, 한쪽은 다른 쪽의 일부, 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한, 이하의 실시예에 있어서, 요소의 수(數) 등(개수, 수치, 양, 범위 등을 포함한다)을 언급하는 경우, 특별히 명시했을 경우 및 원리적으로 명백하게 특정 수로 한정되는 경우 등을 제외하고, 그 특정 수에 제한되는 것은 아니며, 특정 수 이상이어도 이하여도 좋다.
또한, 이하의 실시예에 있어서, 그 구성 요소(요소 스텝 등도 포함한다)는, 특별히 명시했을 경우 및 원리적으로 명백하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수가 아닌 것은 말할 필요도 없다. 마찬가지로, 이하의 실시예에 있어서, 구성 요소 등의 형상, 위치 관계 등을 언급할 때는, 특별히 명시했을 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 본 발명의 실시예를 도면에 근거해 상세히 설명한다. 또, 실시예를 설명하기 위한 전체 도면에 있어서, 동일한 부재에는 원칙적으로 동일한 부호를 붙이고, 그 반복 설명은 생략한다.
＜실시예 1＞
본 실시예 1의 반도체 장치는, 기억 소자를 구비하고, 그 기억 소자에 이용하는 재료 및 구조가 주요한 특징으로 되어 있다.
(기억 소자의 기본 구조)
도 1에는, 본 실시예의 기억 소자의 기본 구조의 단면도를 나타낸다. 여기에서는, 반도체 기판에 형성된 하부 전극(103)과 반도체 기판 표면 상에 형성된 상부 전극(101)과 상부 및 하부 전극의 사이의 반도체 기판 내에 고체 전해질층(108, 109)의 2개 층으로 이루어진 구조가 도시되어 있다. 또한, 상부 및 하부 전극을 연결하는 경로 상의 고체 전해질층 내에 도전 패스가 형성되고, 또한 2개의 고체 전 해질층의 계면 부근에는, 도전 물질 축적 영역(104)이 형성되어 있다.
본 실시예의 메모리 소자의 조감도를, 도 2에 도시하였다. 여기서, 도 2에 도시된 메모리 소자는, 도 1에 도시된 기본 구조를 가지는 메모리 소자에, X축 방향 전극 및 Y축 방향 전극을 부가하고 있다.
도 2에 있어서, 세로 방향(Z축 방향)으로 떨어져 배치된 전극 사이에 성분이 다른 층을 2개 층 이상 형성하고, 상기 전극 사이(1, 3)에 펄스 전압을 인가하여 도전 패스(2)를 형성하며, 저항치를 기억해야 할 정보에 대응하여 변화시킨다. 또한, 상기 도전율이 높은 경로의 도중(途中)에 도전율을 올리는 성분이 축적한 영역 (4)를 형성하고, 이것으로 인해 저항률을 정보 신호에 정확하게 대응시키는 것이 바람직하다. X축 방향, Y축 방향의 적어도 한 쪽에도 전극을 형성하면 더 바람직하다. 양쪽 모두를 형성하는 경우는, 도전 패스(2)를 형성할 때, 양극(陽極)이 되는 전극에 가까운 쪽을 Y축 방향 전극, 음극이 되는 전극에 가까운 쪽을 X축 방향 전극이라고 부른다.
도 2의 예에서는, 우선 두께 30nm의 Cu-Ta-O층을 형성하고, 그 위에 두께 30nm의 Cu-Ta-S층을 형성했다. Cu-Ta-O층 대신에, Cu-Ta-S층을 형성 후, 자연 산화, 또는 강제 산화한 Cu-Ta-O-S층을 이용해도 좋다. 이들 2개 층의 중간에는, 도 10에 나타낸 바와 같이, 예를 들어 Al2O3와 같이 치밀하고 화학적으로 안정적인 산화물로 이루어진 1nm 이상 10nm 이하의 막두께인 계면층(58)을 형성하는 것이, 더 바람직하다. 도 2의 상부의 전극(1)은 Cu로 이루어지며, 하부(3)의 전극은 W로 이 루어진다. 도면에서는 거의 동일한 크기, 형상으로 그려져 있지만, 크기나 형상이 달라도 괜찮다. 이 경우 트랜지스터를 표면에 형성한 실리콘 기판은 도면의 아래에 있어도, 위에 있어도 좋다. 공지(公知) 문헌에 있어서의 고체 전해질 메모리에서는, Cu전극 측에 정전압(正電壓)을 걸면 Cu의 플러스 이온이 하부로 확산한다. 상기 2개의 층에는 Cu이온 모빌리티의 차이가 있으므로, 계면에서는 Cu이온의 움직임에 일단 브레이크가 걸린다.
도 10에 나타낸 것과 같은 이온 통과의 저항이 되는 계면층(58)이 존재하면, 한층 더 브레이크가 명확하게 걸린다. 이로 인해, 계면, 또는 계면층의 상방에 이온이 축적한 부분이 형성된다. 도면에서 팽이와 같이 보이는 부분이 이온 축적 부분(54)이다. 그러나, 다음의 펄스 전압이 인가되거나, 전압이 더 상승하거나, 또는 전압이 높은 다음의 펄스 전압이 인가되면, 계면을 통과하여 하방으로 도전 패스가 연장해 간다.
또, 도 10에 나타낸 것과 같은 계면층 외에, 도 11에 나타낸 바와 같은 고체 전하질층(59)과 계면층(58)의 사이, 및 고체 전하질층(57)과 계면층(58)의 사이에, 도전 패스(52)에 전압을 인가시키는 전극(55)을 적층한 구조로 할 수 있다.
또한, 도 12에 나타낸 바와 같이, 고체 전계질층(59, 57)의 2개의 적층막과 하부 전극(53)의 사이에 계면층(58)을 설치하는 것도 가능하다.
(동방향 전압으로 세트·리세트)
상기 X축 방향 전극에 전압을 인가하여 상기 도전율이 높은 경로에 의한 저항의 오르내림, 즉 메모리의 세트·리세트를 동방향의 전압으로 반복하여 행했을 경우의 다수 회 재기록의 평균 도전성 향상 물질의 움직임을 없애서, 도전성 향상 물질의 분포를 정상 상태로 유지하도록 하면, Z축 방향 상단의 상부 전극과 하단의 하부 전극을 행렬 상의 어레이로 할 경우, 교점에는 트랜지스터가 아닌 다이오드가 있으면 되므로, 저가격화나, 다층화에 유리하다. 이 목적만을 위해서는 Y축 방향 전극을 생략하고, X축 방향 전극만으로도 좋다.
구체적인 구조예는 도 3에 나타낸 바와 같이, 상기 X축 방향 전극(56)이 상기 도전 패스(52) 양단의 전극의 한쪽, 예를 들어 하부 전극(53)의 도전 패스 측의 단(端) 부근에서 그 근방을 통과하도록 한다. X축 방향 전극의 Z축 방향 상단에서 하단까지의 범위가 상기 도전 패스 양단의 전극 중에서 한쪽 도전 패스 측의 단(端)과 Z축 방향으로 거의 동레벨에 있는(Z축 좌표가 거의 같다) 것이, 특히 바람직하다. 상기 도전 패스 양단의 전극의 도전 패스 측의 구석 부근의 Y축 방향 양측을 통과하도록 하면, 더 바람직하다. X축 방향 전극은 상기 도전 패스 양단의 전극의 도전 패스 측의 단 부근의 양측을 통과 후, 하나로 통합해도 좋고, 그대로 2개로 나누어져 있어도 좋다.
재기록 시에 Cu전극으로부터 Cu이온이 공급되는 Cu이온이 하방으로 움직일 방향의 전압 펄스이어도, 전압 또는 전류가 높고 짧은 펄스를 인가하면, 도전 패스와 그 주변에 열이 발생하여, 열확산에 의해 도전 패스를 끊을 수 있다. 그러나 이 경우, 저항의 오르내림을 다수 회 반복하면, 도전 패스 형성 영역 주변의 Cu의 농도는 서서히 증가하여, 도전 패스를 끊는 것이 곤란해 진다. 그러므로, X축 방향 전극, Y축 방향 전극, 또는 그 양쪽 모두에 적당한 타이밍으로 Cu이온을 Cu전극 방 향으로 되돌리는 전압을 인가하여, 농도를 일정하게 유지한다. 상기의, 축적 부분의 정확한 형성이나 Y축 방향 전극의 구멍을 통과하기 위한 전압 인가로도, Cu전극보다 높은 전위를 주면 이온을 부분적으로 Cu전극으로 되돌리는 효과가 있지만, 1개의 셀로의 기록과 다음 셀로의 기록 사이에 이온이 Cu전극으로 돌아오는 방향의 높은 전압을 가하는 것도 좋다. 소정의 Y 좌표의 X축 방향 전극을 선택하여 행해도 좋지만, 기억 기록이나 판독의 사이에 효율적으로 행하기 위해, 많은 X축 방향 전극에 동시에 행하는 것이 바람직하다.
즉, 1개의 디바이스의 모든 X축 방향 전극, 또는 모든 Y축 방향 전극, 또는 그들 양쪽 모두에 같은 전압을 걸어도 좋다. 따라서, 어드레스 지정이 불필요하다.
다만, X-Y면 내에서 행렬이 된 메모리 소자에 기록하는 데이터의 값이, 긴 기간의 평균으로 치우쳤을 경우, 예를 들어 2치(値) 데이터의 경우에서 특정 소자에서는 「1」이 많고, 다른 특정 소자에서는「0」이 많다고 하면, 그 주변의 도전성 이온(Cu 이온)의 양에 차이가 생긴다. 따라서 그러한 경우, 평균치가 치우치지 않도록 원(元) 데이터를 DC성분이 없는 데이터열로 변환하여 기록하거나, 기록의 어드레스 지정에 배려를 가하는 것이 바람직하다. X축 방향 전극의 가로폭을 넓혀서 이온 도전 패스가 통과하는 부분 이외의 대부분의 영역을 덮도록 하여도, Cu이온의 양을 제어하는 효과가 높아진다. X축 방향 전극의 복수 또는 전부를 1장(枚)의 전극에 한데 모으거나, 또는 Y축 방향 전극의 복수 또는 전부를 1장의 전극에 한데 모아도 좋다. Y축 방향 전극에 개개의 Cu전극을 둘러싸는 입체적인 상방으로의 시작 부분을 설치해도 좋다.
상기와 같이 이온 공급 전극과 쌍 전극과의 사이에 거는 전압 극성을 한 방향으로 구동할 수 있으면, X-Y 행렬 구동으로 X-Y 교점에 트랜지스터를 배치할 필요가 없이, 다이오드로도 충분하기 때문에, 저비용화, 고집적화의 메리트가 크다. 이 경우, X-Y 교점에는 선택 트랜지스터가 아닌, 다이오드가 1 개씩 배치된다. 따라서, 소스선은 사용되지 않는다.
상기와 같은 X축 방향 전극에 의한 이온 분포의 제어는, 서로 역방향의 전압을 인가하여 기억의 재기록을 행하는 경우에도, 다수 회 재기록에 의한 완만한 이온 분포의 변화를 억제하는데 효과가 있다.
도전율을 높이는 성분의 큰 축적 부분이 생기기 쉬운 전압 인가를 행하였을 경우와, 단번에 높은 전압을 인가하는, 축적 부분이 생기기 어려운 전압 인가를 행하였을 경우로 축적 부분이 큰지 작은지, 또는 축적 부분이 있는지 없는지의 차이를 두어, 축적 부분의 크기를 정보에 대응시킬 수 있다. 도 1에서는, 도전 패스는 X축 방향 전극에 뚫린 구멍을 통하여 하방으로 연장된다. 따라서, X축 방향 전극의 근방을 통과하여 이온 도전 패스가 하방으로 연장할 때, X축 방향 전극이 이온 도전 패스보다 조금 플러스 측의 전위가 되도록 전압을 인가하면, 전극을 피하여 도전 패스는 통과하므로, 상기의 축적 부분의 하단으로부터의 도전 패스의 연장을 제어할 수 있다. X축 방향 전극의 전압 제어를 한층 더 정확하게 행하려면, 고체 전해질층이 하나의 층이거나, 2개 층이지만 계면층이 존재하지 않거나 하는 경우에서도 이온의 움직임에 브레이크를 걸어, 상기의 축적 부분을 형성할 수 있다. X축 방향 전극이 작은 간격으로 조밀하게 형성되어 있고, 도전 패스가 통과하는 구멍이 적당한 크기, 즉 하부 전극의 X-Y면 내의 최소 치수의 1/3배 이상, 최대 치수의 1.5배 이하의 범위이면, 확실하게 구멍을 통과하도록 할 수 있다.
도면에서는, 또한 Y축 방향 전극도 존재한다. Y축 방향에도 전극이 존재하면, 한층 더 제어를 정확하게 실시할 수 있어서 바람직하다. Y축 방향 전극은 상기의 축적 부분과 대체로 동레벨의 높이, 또는 거의 동일 평면 상에 있으므로, 축적 부분의 전위와 같거나, 그것보다 1V 이내로 높은 전위가 되도록 제어하면, 축적 부분의 Y축 방향으로의 확장을 제어하여 정확한 크기의 축적 부분을 형성할 수 있다. 고체 전해질층이 하나의 층인 경우, 이온 도전 패스의 하방으로의 연장에 X축 방향 전극으로 브레이크를 걸려고 하면, X축 방향 전극이 Y축 방향의 어느 쪽인가로 피하여 이온 도전 패스가 아래로 연장될 가능성이 있으므로, Y축 방향 전극에도 조금 높은 전위를 주어 그것을 억제하는 것이 바람직하다. 또, X축 방향 전극은, 도면과 같이 구멍이 있어서, 그 속을 이온 도전 패스가 통과하는 방식 이외에, Y축 방향 전극과 같이, 2개의 X축 방향 전극이, 각각 Z축 방향의 이온 도전 패스의 좌우를 통과하는 방식으로 해도 좋다. 이온 도전 패스의 근방 이외에서는 X축 방향 전극과 Y축 방향 전극은 Z축 방향에 거의 동일한 레벨에 있어도 좋다.
또, 본 실시예에서는 Cu의 전극을 이용했지만, Ag, Zn, Cd 및 Al로 이루어진 그룹으로부터 선택된 적어도 하나의 원소로 이루어지고, 고체 전해질 중으로 확산 할 수 있는 금속을 이용해도 좋다. 전극이 Ag인 경우, 고체 전해질층에는 Cu의 칼코게나이드 대신에 Ag의 칼코게나이드를 이용하는 것이 바람직하다. 또한, 전극은 순수한 금속이 아니어도 좋다. 예를 들어 Cu30Ta20O50와 같은 조성의, 산화물이나 칼코게나이드여도 좋다. 이러한 경우는, 그 전극의 고체 전해질층과는 반대 측에 Ta, W 등의 금속 전극이 더 존재하는 것이 바람직하다. 또, 대립 전극에 대해서는, Cu, Ag는 피해야 하고, Au도 가능한 한 피하는 것이 바람직하며, 사용이 바람직한 것은, W, Ta, Mo, Nb, Cr, Ni, Co, Ti 및 Pt족 원소와 같은 칼코게나이드 재료 속(中)을 최대한 확산하기 어려운 금속, 또는 질화Ti와 같은 도전성이 높고, 확산하기 어려운 화합물을 이용할 수 있다.
(X-Y 행렬 구동)
이러한 전압 인가의 경우, 모든 X축 방향 전극, 또는 모든 Y축 방향 전극에 동시에 행하여도 좋지만, 기록을 행하고 있는 메모리 셀의 근방을 지나는 X축 방향 전극, Y축 방향 전극만을 행하는 것이, 보다 효과적이다. 그 경우의 어드레스 지정은, 메모리 셀의 어드레스 지정과 동일한 어드레스 데이터를 이용하고, 동시에 행하는 것이 바람직하다.
도전 패스는, 최종적으로는 W, Pt 등의 안정성이 높은 금속으로 형성된 또 다른 한쪽의 전극에 도달한다. Y축 방향 전극, X축 방향 전극은, 상기의 축적 부분의 유무, 또는 크기를 정보 신호에 대응시키는 것 외에, 도전 패스의 굵기나, 다른 쪽의 전극에 도달할지 어떤지, 또는 다른 쪽의 전극에 어느 거리까지 가까워질지를 정보 신호에 대응시키는 경우에서도, 효과를 발휘한다.
OFF 방향 펄스, 계속해서 ON 방향 펄스의 조합으로 저항을 제어하는 것도 바 람직하다. 역방향 전압으로 재기록하는 경우와, 순방향 전압으로 재기록하는 경우에 이용하는 선택 트랜지스터를 이용한 회로의 예를 정리하여 하기에 기술한다.
(역방향 전압)
본 실시예에서 이용하는 도 4로부터 도 6의 회로 구성과 그 동작의 일례에 대하여 설명한다. 본 실시예에 의한 반도체 장치에 있어서, 도 1의 도전 패스의 상방에 있는 전극과 하방에 있는 전극의 사이에 전압을 인가하는 회로의 구성예를 나타내는 회로도이다. n×m 비트의 메모리 셀을 가지는 메모리 어레이 구성이 도시되어 있다. 메모리 셀을 구성하는 소자도 동일하게, 메모리 셀 트랜지스터(QM)와 메모리 소자(RM)이다. 본 실시예의 특징은, 비트선을 2개로 하여, 비트선 쌍과 워드선과의 각 교점에 메모리 셀을 배치하고, 메모리 소자에 대하여 역방향의 전압을 인가가능하게 한 점에 있다. 이하에서는, 도 4에 나타낸 반도체 장치의 구성에 대하여 설명한다.
도 4에 나타내는 반도체 장치는, 메모리 어레이, 멀티플랙서(MUX), 로우(행) 디코더(XDEC), 칼럼(열) 디코더(YDEC), 판독 회로(RC), 재기록 회로(PRGM)에 더하여, 공통 방전 회로(CDCCKT)로 구성된다. 메모리 어레이는, 워드선(WL1~WLm)과 비트선 쌍(BL1L, BL1R~BLnL, BLnR)과의 각 교점에 메모리 셀(MC11~MCmn)이 배치된 구성이다. 각 메모리 셀은, 직렬연결된 메모리 소자(RM)와 선택 트랜지스터(QM)가, 비트선(BL1L~LBnL)과 비트선(BL1R~BLnR)의 사이에 삽입된 구성이다. 여기서, 메모리 소자(RM)는, 도 4 등에 기술한 것과 같은 구성을 구비하고, 비트선(BL1L~BLnL) 측에 도 4의 상부 전극(53)이 접속되며, 메모리 셀 트랜지스터(QM)의 일단(一端)에 도 4의 하부 전극(TP)이 접속된다.
판독 회로(RC), 재기록 회로(PRGM), 공통 방전 회로(CDCCKT)는, 공통 데이터 선 쌍(CDL, CDR)에 각각 접속된다. 멀티플랙서(MUX) 내의 칼럼 선택 스위치열(CSWA)과 방전 회로(DCCKT)에는, 비트선(BL1R~BLnR)에 대응하는 부분이 추가된다. 즉, 칼럼 선택 스위치열(CSWA)에는, 비트선(BL1R~BLnR)과 공통 데이터선(CDR)과의 사이에 각각 삽입된 CMOS 전달 게이트(칼럼 선택 스위치)(CSW1R~CSWnR)가 추가된다. CMOS 전달 게이트(CSW1~CSWn, CSW1R~CSWnR)의 게이트 전극에는, 칼럼 디코더(YDEC)의 출력 신호인 칼럼 선택선 쌍(YS1T, YS1B~YSnT, YSnB)이 각각 접속된다.칼럼 선택선 쌍(YS1T, YS1B)~(YSnT, YSnB) 중 하나가 활성됨에 따라, 대응하는 하나의 조(組)의 CMOS 전달 게이트가 활성화되어, 비트선 대립(BL1 L, BL1R~BLnL, BLnR) 중 하나의 조(組)가 공통 데이터선 쌍(CDL, CDR)에 접속된다.
방전 회로(DCCKT)는, 비트선(BL1R~BLnR)과 접지 전압(VSS)의 사이에 각각 삽입된 NMOS 트랜지스터(MN1R~MNnR0가 추가된다. NMOS 트랜지터(MN1R~MNnR)의 게이트 전극에는, 칼럼 선택선(YS1B~YSnB)이 각각 접속된다. 대기 시(時)에 있어서, 칼럼 선택선(YS1B~YSnB)이 전원 전압(VDD)에 보관 유지됨으로써, NMOS 트랜지스터 (MN1L~MNnL, MN1R~MNnR)이 도통(導通)하여, 비트선 쌍(BL1L, BL1R~BLnL, BLnR)이 접지 전압(VSS)에 구동된다.
도 5는, 도 4의 공통 방전 회로(CDCCKT), 판독 회로(RC), 재기록 회로(PRGM)의 상세한 구성예를 나타내는 회로도이다. 공통 방전 회로(CDCCKT)는, NMOS 트랜지스터(MN101, MN102), NOR 회로(NR101)로 구성된다. MN101는, 공통 데이터선(CDL)과 접지 전압(VSS)의 사이에 삽입되고, MN102는, 공통 데이터선(CDR)과 접지 전압(VSS)의 사이에 삽입된다. 또, 각각의 게이트 전극에, NOR 회로(NR101)의 출력 단자가 접속된다.
이 NOR 회로 NR101의 입력 단자에는, 후술하는 판독 기동 신호(RD)와 재기록 시동 신호(WT)가 각각 입력된다. 이들 신호는 대기 상태에 있어서, 접지 전압(VSS)에 유지되고 있으므로, 트랜지스터(MN101, MN102)가 도통함으로써, 공통 데이터선 쌍(CDL, CDR)은 접지 전압(VSS)에 구동된다. 한편, 판독 동작 시에는 판독 기동 신호(RD)가 전원 전압(VDD)에 구동되고, 재기록 동작 시에는 재기록 기동 신호(WT)가 전원 전압(VDD)에 구동되므로, 이러한 동작 시에는 트랜지스터(MN101, MN102)가 컷 오프(cut off)된다.
판독 회로(RC)는, NMOS 트랜지스터(MN111, MN112), 프리차지 회로(PC), 센스 앰프(SA)로 구성된다. 프리차지 회로(PC)는, 노드(SND)에서 센스 앰프(SA)와 접속 된다. 프리차지 회로(PC)는, 하이레벨(여기에서는, 전원 전압(VDD))의 프리차지 기동 신호(PCE)에 의해 활성화되고, 노드(SND) 등을 판독 전압(VRD)에 구동한다. 트랜지스터(MN111)는 공통 데이터선(CDL)과 센스 앰프(SA)의 사이에, 트랜지스터 (MN112)는 공통 데이터선(CDR)과 접지 전압(VSS)의 사이에 삽입된다. 이들 트랜지스터의 게이트 전극에는, 판독 기동 신호(RD)가 입력된다.
이 판독 시동 신호(RD)는, 상기한 바와 같이 대기 상태에 있어서 접지 전압 (VSS)에 유지되어 있으므로, 이 경우, 트랜지스터(MN111, MN112)는 컷오프된다. 한편, 판독 동작에 있어서, 접지 전압(VSS)으로 되어 있는 판독 기동 신호(RD)는 전 원 전압(VDD)에 구동되므로, 트랜지스터(MN111, MN112)가 도통함으로써, 공통 데이터선(CDL)이 프리차지 회로(PC) 및 센스 앰프(SA)에 접속되고, 공통 데이터선(CDR)이 접지 전압(VSS)에 접속된다. 이상의 구성에 의해, 판독 동작에서는, 공통 데이터선(CDR)으로부터 비트선(BL1R~BLnR)을 통하여, 선택된 메모리 셀에 있어서의 트랜지스터(QM)의 소스 전극이 접지 전압(VSS)에 구동된다. 또, 비트선(BL1L~BLnL)으로부터 공통 데이터선(CDL)을 통하여, 기억 정보에 따른 판독 신호가 센스 앰프(SA)에 입력됨으로써, 도 8과 동일한 판독 동작이 가능하게 된다.
재기록 회로(PRGM)는, 공통 데이터선 구동 회로(CDDL, CDDR, CMOS) 전달 게이트(CSW151, CSW152), NAND 회로(ND151), 인버터회로(IV151)로 구성된다. CSW151는, 공통 데이터선(CDL)과 공통 데이터선 구동 회로(CDDL)의 사이에 삽입되고, CSW152는, 공통 데이터선(CDR)과 공통 데이터선 구동 회로(CDDR)의 사이에 삽입된다. 이들 게이트 전극에는, 세트 기동 신호(SETB)와 리세트 기동 신호(RSTB)를 NAND 회로(ND151)와 인버터회로(IV151)를 이용하여 AND 연산한 결과 얻어지는 재기록 기동 신호(WT, WTB)가 각각 접속된다.
여기서, 세트(저저항화) 기동 신호(SETB)와 리세트 시동 신호(RSTB)는, 대기 상태에 있어서 전원 전압(VDD)에 유지되므로, 재기록 기동 신호(WT)가 접지 전압 (VSS), 재기록 기동 신호(WTB)가 전원 전압(VDD)에 유지됨으로써, 공통 데이터선(CDL, CDR)과 공통 데이터선 구동 회로(CDDL, CDDR)가 차단된다. 한편, 재기록 동작에 있어서는, 세트 기동 신호(SETB) 또는 리세트 기동 신호(RSTB)가 접지 전압 (VSS)에 구동되므로, WT가 전원 전압(VDD)에, WTB가 접지 전압(VSS)에 구동되고, CSW151, CSW152가 각각 도통함으로써, 공통 데이터선(CDL, CDR)과 공통 데이터선 구동 회로(CDDL, CDDR)가 접속된다.
공통 데이터선 구동 회로(CDDL)는, PMOS 트랜지스터(MP131), NMOS 트랜지스터(MN131, MN132), 인버터회로(IV131)로 구성된다. 세트 전압(VS)과 접지 전압(VSS)의 사이에, 트랜지스터(MP131)와 NMOS 트랜지스터(MN131)를 삽입하여, 그 드레인 전극을 노드(N1)로 한다. 이 노드(N1)와 전달 게이트(CSW151)를 접속함과 동시에, 노드(N1)와 접지 전압(VSS)의 사이에, 트랜지스터(MN132)를 삽입한다.
트랜지스터(MP131)의 게이트 전극에는, 세트 기동 신호(SETB)가 접속된다. 세트 동작에 있어서, 전원 전압(VDD)으로 되어 있는 세트 기동 신호(SETB)가 접지 전압(VSS)에 구동되면, 트랜지스터(MP131)가 도통함으로써, 전달 게이트(CSW151)를 통하여 공통 데이터선(CDL)에 세트 전압(VS)이 인가된다. 트랜지스터(MN131)의 게이트 전극에는, 리세트 기동 신호(RSTB)를 인버터회로(IV131)로 반전(反轉)한 신호가 접속된다. 리세트 동작에 있어서, 전원 전압(VDD)으로 되어 있는 리세트 기동 신호(RSTB)가 접지 전압(VSS)에 구동되면, 트랜지스터(MN131)가 도통함으로써, 전달 게이트(CSW151)를 통하여 공통 데이터선(CDL)에 접지 전압(VSS)이 인가된다. 트랜지스터(MN132)의 게이트 전극에는, 재기록 기동 신호(WTB)가 접속된다. 이 재기록 기동 신호(WTB)는, 대기 상태에 있어서 전원 전압(VDD)에 유지되므로, 트랜지스터(MN132)가 도통함으로써, 노드(N1)에 접지 전압(VSS)이 인가된다.
공통 데이터선 구동 회로(CDDR)는, PMOS 트랜지스터(MP141), NMOS 트랜지스터(MN141, MN142), 인버터회로(IV141)로 구성된다. 리세트 전압(VR)과 접지 전 압(VSS)의 사이에, 트랜지스터(MP141)와 NMOS 트랜지스터(MN141)를 삽입하여, 그 드레인 전극을 노드(N2)로 한다. 이 노드(N2)와 전달 게이트(CSW152)를 접속함과 동시에, 노드(N2)와 접지 전압(VSS)의 사이에, 트랜지스터(MN142)를 삽입한다.
트랜지스터(MP141)의 게이트 전극에는, 리세트 기동 신호(RSTB)가 접속된다.
리세트 동작에 있어서, 전원 전압(VDD)으로 되어 있는 리세트 기동 신호(RSTB)가 접지 전압(VSS)에 구동되면, 트랜지스터(MP141)가 도통함으로써, 전달 게이트(CSW152)를 통하여 공통 데이터선(CDR)에 리세트 전압(VR)이 인가된다. 트랜지스터(MN141)의 게이트 전극에는, 세트 기동 신호(SETB)를 인버터회로(IV141)로 반전한 신호가 접속된다. 세트 동작에 있어서, 전원 전압(VDD)으로 되어 있는 세트 기동 신호(SETB)가 접지 전압(VSS)에 구동되면, 트랜지스터(MN141)가 도통함으로써, 전달 게이트(CSW152)를 통하여 공통 데이터선(CDR)에 접지 전압(VSS)이 인가된다.트랜지스터(MN142)의 게이트 전극에는, 재기록 기동 신호(WTB)가 접속된다. 이 재기록 기동 신호(WTB)는, 대기 상태에 있어서 전원 전압(VDD)에 유지되므로, 트랜지스터(MN142)가 도통함으로써, 노드(N2)에 접지 전압(VSS)이 인가된다.
도 6은, 도 5의 재기록 회로(PRGM)를 이용한 재기록 동작의 일례를 나타내는 파형도이다. 도 6에 나타낸 바와 같이, 재기록 동작에서는, 기억 정보에 따른 방향의 전류를 선택한 메모리 셀로 흘려보낼 수 있다. 즉, 기억 정보 '1'을 기록하는 세트 동작의 경우, 전원 전압(VDD)으로 되어 있는 세트(기억 기록) 기동 신호(SETB)가 접지 전압(VSS)에 구동됨으로써, 트랜지스터(MP131, MN141)가 도통 상태가 되므로, 선택된 메모리 셀에서는 메모리 소자(RM)로부터 트랜지스터(QM)의 방 향으로 전류를 흘려보낼 수 있다. 이것과는 반대로, 기억 정보 '0＇을 기록하는 기억 리세트 동작의 경우, 전원 전압(VDD)으로 되어있는 리세트 기동 신호(RSTB)가 접지 전압(VSS)에 구동됨으로써, 트랜지스터(MP141, MN131)가 도통 상태가 되므로, 선택된 메모리 셀에서는 트랜지스터(QM)로부터 메모리 소자(RM)의 방향으로 전류를 흘려보낼 수 있다.
메모리 소자(RM) 측이 소스 전극이 되므로, 메모리 셀 트랜지스터의 기판 바이어스 강하(降下)를 고려할 필요가 있다. 이 때문에, 리세트 전압(VR)은 전원 전압(VDD)과 같거나 또는 낮지만, 리세트 전류의 절대값이 세트 전류보다 커지도록, 세트 전압(VS)보다도 높게 설계되어 있다. 이러한 리세트 동작에서는, 도 9와 마찬가지로 단기간이지만, 세트 전류(IS)와는 역방향의 리세트 전류(-IR)를 선택 메모리 셀(MC11)로 흘려보낸다. 리세트 전류의 절대값(｜-IR｜)은, 세트 전류(IS)보다 크다.
이상, 본 실시예에서 기술한 것과 같은 메모리 소자(RM)를 이용하여 도 4, 도 5와 같은 반도체 장치를 구성함으로써, 고집적도이고 안정한 데이터 기록 특성을 구비한 반도체 장치를 실현할 수 있다.
즉, 세트 동작에 있어서는, 예를 들어, 비트선(BL1L)을 고전압, 비트선(BL1 R)을 저전압에 인가하므로, 메모리 소자(RM)의 상부 전극(53)으로부터 하부 전극 (TP)의 방향으로 전계가 발생한다. 따라서, 상부 전극의 Cu가 하부 전극 방향으로 방출된다. 이것과는 반대로, 리세트 동작에 있어서는 예를 들어, 비트선(BL1R)을 고전압, 비트선(BL1L)을 저전압에 인가하므로, 하부 전극(TP)으로부터 상부 전극 (53)의 방향으로 전계가 발생한다. 따라서, Cu이온은 상부 전극(53)의 방향으로 끌어당길 수 있다. 이로 인해, 재기록 동작을 행할 수 있다.
또, 지금까지의 설명에서는, 메모리 셀 트랜지스터의 사양에 대하여 특별히 제한하지 않았다. 그러나, 게이트 산화막의 두꺼운 트랜지스터를 메모리 셀 트랜지스터에 이용하여, 게이트 전압을 승압하는 일도 가능하다. 이러한 구성과 동작에 의해, 메모리 소자(RM)에 의해 생기는 기판 바이어스 효과에 의한 메모리 셀 트랜지스터(QM)의 구동능력 저하를 억제하는 것이 가능하게 되고, 종래와는 반대 방향으로도 충분한 크기의 리세트 전류를 흘려보내는 것이 가능하다. 동일한 선택 회로가 Y축 전극용, X축 전극용으로도 준비되고, Y축 전극용은 X, Z축 방향에 두 전극 이상을 하나로 하여 선택하며, X축 전극용은 Y, Z축 방향에 두 전극 이상을 선택 할 수 있다.
(동방향(同方向) 전압)
도 7은, 본 발명의 다른 실시예에 의한 반도체 장치에 있어서, 그 구성예를 나타내는 회로도이다. 본 실시예의 회로 구성은, 이미 기술한 고체 전해질 재료로 이루어진 기억층이나 그 제조 프로세스를 이용한 메모리 어레이 구성의 일례이며, 하부 전극에 대해서 상부 전극 측에 높은 전압을 인가하여 동작시키는 것이 특징으로 되어 있다. 도 6의 반도체 장치는, 메모리 어레이, 멀티플렉서(MUX), 로우(행(行)) 디코더(XDEC), 칼럼(열(列)) 디코더(YDEC), 프리차지 회로(PC), 센스 앰프(SA), 재기록 회로(PRGM)로 구성된다.
메모리 어레이는, 워드선(WL1~WLm)과 비트선(BL1~BLn)의 각 교점에 메모리 셀(MC11~MCmn)이 배치된 구성이다. 각 메모리 셀은, 직렬연결된 메모리 소자(RM)와 메모리 셀 트랜지스터(QM)가, 비트선(BL)과 접지 전압(VSS) 단자의 사이에 삽입되고, 메모리 소자(RM)의 일단(一端)이 비트선(BL)에 접속되는 구성이다. 여기서 메모리 소자(RM)는, 비트선(BL)에 상부 전극이 접속되고, 메모리 셀 트랜지스터(QM)의 일단에 하부 전극(TP)이 접속된다.
로우 디코더(XDEC)의 출력 신호인 워드선(WL)은, 메모리 셀 트랜지스터(QM)의 게이트에 접속된다. 프리차지 회로(PC), 센스 앰프(SA), 재기록 회로(PRGM)는, 공통 데이터선(CD)에 각각 접속된다. 프리차지 회로(PC)는, 하이레벨(여기에서는, 전원 전압(VDD))의 프리차지 기동 신호(PCE)에 의해 활성화되고, 공통 데이터선(CD)을 판독 전압(VRD)(전압 레벨은 후술)에 구동한다.
멀티플랙서(MUX)는, 칼럼 선택 스위치열(CSWA)과 방전 회로(DCCKT)로 이루어진다. 칼럼 선택 스위치열(CSWA)은, 비트선(BL1~BLn)과 공통 데이터선(CD)의 사이에 각각 삽입된 복수의 CMOS 전달 게이트(칼럼 선택 스위치)(CSW1~CSWn)로 구성된다. CMOS 전달 게이트(CSW1~CSWn)의 게이트 전극에는, 칼럼 디코더(YDEC)의 출력 신호인 칼럼 선택선 쌍((YS1T, YS1B)~(YSnT, YSnB))이 각각 접속된다. 칼럼 선택 선 쌍((YS1T, YS1B)~(YSnT, YSnB)) 중 하나가 활성화됨으로써, 대응하는 CMOS 전달 게이트가 활성화되어, 비트선(BL1~BLn) 중 하나가 공통 데이터선(CD)에 접속된다.
방전 회로(DCCKT)는, 비트선(BL1~BLn)과 접지 전압(VSS) 단자의 사이에 삽입 된 NMOS 트랜지스터(MN1~MNn)로 구성된다. NMOS 트랜지스터(MN1~MNn)의 게이트 전극에는, 칼럼 선택선(YS1B~YSnB)이 각각 접속된다. 대기 시(時)에 있어서, 칼럼 선 택선(YS1B~YSnB)이 전원 전압(VDD)에 유지됨으로써, NMOS 트랜지스터(MN1~MNn)가 도통하여, 비트선(BL1~BLn)이 접지 전압(VSS)에 구동된다.
이러한 구성에 의해, 도 8에 나타내는 판독 동작이 행해진다. 이하에서는, 메모리 셀(MC11)이 선택되는 것으로 가정하여 설명한다. 우선, 칼럼 디코더(YDEC)로 선택된 칼럼 선택선 쌍(YS1T, YS1B)에 대응하는 칼럼 선택 스위치(CSW1)가 도통 함으로써, 비트선(BL1)과 공통 데이터선(CD)이 접속된다. 이때, 활성화되어 있는 프리차지 회로(PC)에 의해서, 공통 데이터선(CD)을 통하여 비트선(BL1)이 판독 전압(VRD)에 프리차지 된다. 이 판독 전압(VRD)은 기억 정보의 파괴가 발생하지 않도록, 전원 전압(VDD)과 접지 전압(VSS) 사이의 전압 레벨에 설계된다.
다음으로, 전원 전압(VDD)으로 되어 있는 프리차지 기동 신호(PCE)를 접지 전압(VSS)에 구동하여, 프리차지 회로(PC)를 비활성상태로 한다. 또한, 로우 디코더(XDEC)로 선택된 워드선(WL1) 상의 메모리 셀 트랜지스터(QM)가 도전함으로써, 메모리 셀(MC11) 내에 전류 경로가 형성되어, 비트선(BL1) 및 공통 데이터선(CD)에
판독 신호가 발생한다.
선택 메모리 셀 내의 저항치는, 기억 정보에 따라 차이가 있으므로, 공통 데이터선(CD)에 출력되는 전압은 기억 정보에 따라서 차이가 난다. 여기에서는, 기억 정보가 '1＇인 경우에, 메모리 셀 내의 저항치가 낮고, 비트선(BL1) 및 공통 데이터선(CD)이 접지 전압(VSS)을 향하여 방전되어, 참조 전압(VREF)보다도 낮은 전압으로 되는 것으로 하고 있다. 한편, 기억 정보가 '0＇인 경우에, 메모리 셀 내의 저항치가 높고, 비트선(BL1) 및 공통 데이터선(CD)이 프리차지 상태, 즉 판독 전압 (VRD)에 유지되는 것으로 하고 있다. 이 차이를 센스 앰프(SA)로 판별함으로써, 선택 메모리 셀의 기억 정보가 판독된다. 마지막으로, 칼럼 선택선 쌍(YS1T, YS1B)을 비활성 상태로 하여 트랜지스터(MN1)를 도통시킴으로써, 비트선(BL1)을 접지 전압(VSS)에 구동함과 동시에, 접지 전압(VSS)으로 되어 있는 프리차지 기동 신호(PCE)를 전원 전압(VDD)에 구동하여 프리차지 회로(PC)를 활성화함으로써, 대기 상태로 돌아온다.
도 9는, 도 7에 나타낸 메모리 어레이의 기록 동작을 나타내고 있다. 이하에서도, 도 4와 마찬가지로, 메모리 셀(MC11)이 선택되는 것으로 가정하여 설명한다.우선, 전원 전압(VDD)으로 되어 있는 프리차지 기동 신호(PCE)를 접지 전압(VSS)에 구동하여, 프리차지 회로를 비활성 상태로 한다. 계속하여, 칼럼 디코더(YDEC)로 선택된 칼럼 선택선 쌍(YS1T, YS1B)에 대응하는 칼럼 선택 스위치(CSW1)가 도통함으로써, 공통 데이터선(CD)을 통하여 비트선(BL1)과 기록 회로(PRGM)가 접속된다.다음으로, 로우 디코더(XDEC)로 선택된 워드선(WL1) 상의 메모리 셀 트랜지스터(QM)가 도전함으로써, 메모리 셀(MC11) 내에 전류 경로가 형성되고, 비트선(BL1)에 기록 전류가 흐른다.
기록 회로(PRGM)는, 기록 전류와 그 인가 시간이 기억 정보에 따른 값이 되도록 설계되어 있다. 여기에서는, 기억 정보가 '0＇인 경우에, 큰 리세트(고저항화) 전류(IR)를 단시간 인가하는 것으로 하고 있다. 한편, 기억 정보가'1＇인 경우에, 리세트 전류(IR)보다도 작은 세트 전류(IS)를, 리세트 전류보다도 긴 시간 인가하는 것으로 하고 있다. 마지막으로, 칼럼 선택선 쌍(YS1T, YS1B)을 비활성 상태 로 하여 트랜지스터(MN1)를 도통시킴으로써, 비트선(BL1)을 접지 전압(VSS)에 구동 함과 동시에, 접지 전압(VSS)으로 되어 있는 프리차지 기동 신호(PCE)를 전원 전압(VDD)에 구동하여 프리차지 회로(PC)를 활성화함으로써, 대기 상태로 돌아온다.
(하부 구조 형성 순서)
다음으로, 본 실시예의 반도체 장치 제조 공정의 고체 전해질층 형성의 이전까지에 대하여, 도면을 참조하여 설명한다. 도 13~도 17은, 본 실시예의 반도체 장치 제조 공정 중의 요부(要部) 단면도이다. 우선, 공지의 제조 방법을 이용하여, 도 13에 나타내는 MIS 트랜지스터를 형성한다. 도 13에 있어서는, 예를 들어 p형 단결정 실리콘 등으로 이루어진 반도체 기판(반도체 웨이퍼)(11)의 주면(主面)에, 예를 들어 STI(Shallow Trench Isolation)법 또는 LOCOS(Local Oxidization of Silicon)법 등에 의해, 절연체로 이루어진 소자 분리 영역(12a)이 형성된다. 소자 분리 영역(12a)을 형성함으로써, 반도체 기판(11)의 주면에는, 소자 분리 영역(12a)에 의해서 주위가 규정된 활성 영역이 형성된다.
반도체 기판(11a)의 주면에는, p형 웰(13b, 13c)과 n형 웰(14a)이 형성된다. 이 중, p형 웰(13c)은 메모리 셀 영역(MARE)에 형성되고, p형 웰(13b) 및 n형 웰 (14a)은 논리 회로 영역(LARE)에 형성된다. 또, 예를 들어 열산화법을 이용하여, p형 웰(13b, 13c) 및 n형 웰(14a)의 표면에 얇은 산화실리콘막이나 산질화실리콘막 등으로 이루어진 게이트 절연막용의 절연막(15a)이 형성된다. 절연막(15a)의 막두께는, 예를 들어 1.5~10nm 정도로 할 수 있다. 절연막(15) 상에는, 저저항인 다결정 실리콘막 등으로 이루어진 게이트 전극(16a, 16b, 16c)이 형성된다. 또, 성막 시 또는 성막 후에 불순물을 반도체 도핑함으로써, 게이트 전극(16a, 16b)은 n형 불순물이 도입된 다결정 실리콘막으로 하고, 게이트 전극(16c)은 p형 불순물이 도입된 다결정 실리콘막으로 한다.
또, n형 불순물을 이온 주입하는 것 등에 의해, p형 웰(13b)의 게이트 전극
(16a) 양측의 영역에 n-형 반도체 영역(17a)이 형성되고, p형 웰(13c)의 게이트 전
극(16b) 양측의 영역에 n-형 반도체 영역(17b)이 형성된다. 또, p형의 불순물을 이
온 주입하는 것 등에 의해, n형 웰(14)의 게이트 전극(16c) 양측의 영역에 p-형 반도체 영역(17c)이 형성된다. 게이트 전극(16a, 16b, 16c)의 측벽 상에는, 예를 들어, 반도체 기판(11) 상에 산화실리콘막, 질화실리콘막 또는 이들 적층막으로 이루어진 절연막을 퇴적하고, 이 절연막을 이방성 에칭함으로써 사이드 워크(18a, 18 b, 18c)가 형성된다.
또, n형 불순물을 이온 주입하는 것 등에 의해, p형 웰(13c)의 게이트 전극
(16a) 및 사이드 월(18a) 양측의 영역에 n+형 반도체 영역(19a)이 형성되고, p형 웰(13b)의 게이트 전극(16b) 및 사이드 월(18b) 양측의 영역에 n+형 반도체 영역 (19b)이 형성된다. n형 웰(14)의 게이트 전극(16c) 및 사이드 월(18c) 양측의 영역에는, p형의 불순물을 이온 주입하는 것 등에 의해, p+형 반도체 영역(19c)이 형성된다. 그리고, 게이트 전극(16a, 16b, 16c), n+형 반도체 영역(19a, 19b) 및 p+형 반도체 영역(19c)의 표면을 노출시키고, 예를 들어 코발트(Co)막과 같은 금속막을 퇴적하여 열처리함으로써, 이들 표면에, 각각 금속 실리사이드층(25)이 형성된다.이와 같이 하여, 도 13의 구조가 얻어진다.
다음으로, 도 14에 나타낸 바와 같이, 반도체 기판(11) 상에 게이트 전극(16 a, 16b, 16c)을 덮도록 절연막(층간 절연막)(31a)을 형성한다. 절연막(31a)은, 예를 들어 산화실리콘막 등으로 이루어진다. 절연막(31a)을 복수의 절연막의 적층막에 의해 형성할 수도 있다. 절연막(31a)의 형성 후, 필요에 따라 CMP처리 등을 행하여 절연막(31a)의 상면을 평탄화한다. 다음으로, 포토리소그래피법(photolithography)을 이용하여 절연막(31a) 상에 형성한 포토레지스트 패턴(도시하지 않음)을 에칭 마스크로 하여 절연막(31a)을 드라이 에칭함으로써, 절연막 (31a)에 컨택트 홀을 형성한다. 컨택트 홀의 저부에서는, 반도체 기판(11a) 주면의 일부, 예를 들어 반도체 영역(DN1~DN4, DNC, DP1, DP2)(이들의 금속 실리사이드층 (25a))의 일부나 게이트 전극(16a, 16b, 16c)(이들의 금속 실리사이드층(25a))의 일부 등이 노출된다.
다음으로, 이 컨택트홀 내에, 플러그(33a)를 형성한다. 이때, 예를 들어 컨택트 홀의 내부를 포함하는 절연막(31a) 상에 도전성 배리어막(33a)을 스퍼터링법 등에 의해서 형성 한 후, 텅스텐막(33b)을 CVD법 등에 의해서 도전성 배리어막(33a) 상에 형성하고, 절연막(31a) 상의 불필요한 텅스텐막(33b) 및 도전성 베리어막(33a)을 CMP법 또는 에치백 법 등에 의해서 제거한다. 이로 인해, 컨택트 홀 내에 잔존하여 매립된 텅스텐막(33b) 및 도전성 배리어막(33c)으로 이루어진 플러그(33a)를 형성할 수 있다.
다음으로, 도 15에 도시된 바와 같이, 플러그(33a)가 매립된 절연막(31a) 상에, 절연막(34a)을 형성한다. 그리고, 포토 리소그래피법을 이용하여 절연막(34a) 상에 형성한 포토레지스트 패턴(도시하지 않음)을 에칭 마스크로 하여 절연막(34a)을 드라이 에칭함으로써, 절연막(34)에 배선홈을 형성한다. 이 배선홈의 저부에서는, 플러그(33a)의 상면이 노출된다. 또, 배선홈 중, 메모리 셀 영역(MARE의 QM1,QM2)의 드레인 영역(반도체 영역(DN3, DN4)) 상에 형성된 플러그(33a)를 노출하는 배선홈(35a)은, 홈 모양의 패턴이 아니고, 거기서부터 노출하는 플러그(33a)의 평면 치수보다도 큰 치수의 구멍(접속공(接續孔)) 모양의 패턴으로 하여 형성할 수 있다.
다음으로, 이 배선 홈 내에 배선(M1)을 형성한다. 이때, 예를 들어, 배선홈의 내부(저부 및 측벽 위)를 포함한 절연막(34a) 상에 도전성 배리어막(36a)을 스퍼터링법 등에 의해 형성 후, 그 위에, 텅스텐막 등으로 이루어진 주도체막(主導體膜)(36b)을 CVD법 등에 의해서 형성하고, 절연막(34a) 상의 불필요한 주도체막(36b) 및 도전성 배리어막(36a)을 CMP법 또는 에치백법 등에 의해서 제거한다. 이로 인해, 배선홈(35) 내에 잔존하여 매립된 주도체막(36b) 및 도전성 배리어막 (36c)으로 이루어진 배선(M1)을 형성할 수 있다. 또, 배선(M1)은, 상기와 같은 매립 텅스텐 배선에 한정되지 않고, 여러 가지 변경가능하며, 예를 들어 매립 이외의 텅스텐 배선이나, 알루미늄 배선 등으로 할 수 있다.
다음으로, 도 16에 도시한 바와 같이, 배선(M1)이 매립된 절연막(34a) 상에, 절연막(층간 절연막)(41a)을 형성한다. 계속해서, 포토리소그래피법을 이용하여 절연막(41a) 상에 형성한 포토레지스트 패턴(도시하지 않음)을 에칭 마스크로 하여 절연막(41a)을 드라이 에칭함으로써, 절연막(41a)에 쓰루 홀(through hole)(개구 부, 접속공)을 형성한다. 이 쓰루 홀은, 메모리 셀 영역(MARE)에 형성되고, 쓰루 홀의 저부(底部)에서는, QM1, QM2의 반도체 영역(DN3, DN4)에 대응하는 배선(M1)의 상면이 노출된다.
다음으로, 쓰루 홀 내에, 플러그(43a)를 형성한다. 이때, 예를 들어, 쓰루 홀의 내부를 포함하는 절연막(41a) 상에 도전성 배리어막(43a)을 스퍼터링법 등에 의해 형성 후, 그 위에 텅스텐막(43b)을 CVD법 등에 의해서 형성하고, 절연막(41a) 상의 불필요한 텅스텐막(43b) 및 도전성 배리어막(43c)을 CMP법 또는 에치백법 등에 의해서 제거한다. 이로 의해, 컨택트 홀 내에 잔존하여 매립된 텅스텐막(43b) 및 도전성 배리어막(43c)으로 이루어진 플러그(43a)를 형성할 수 있다. 이와 같이, 플러그(43a)는, 절연막(41)에 형성된 개구부(쓰루 홀)에 도전체 재료를 충전하여 형성된다.
또, 본 실시예에서는, 텅스텐막(43b)을 이용하여 쓰루 홀 내를 매립하여 플러그(43a)를 형성했지만, CMP처리했을 때의 플러그(43a) 상면의 평탄성이 높아지도록 한 금속(CMP 평탄성이 좋은 금속)의 막을 텅스텐막(43b) 대신에 이용하는 일도 가능하다. 예를 들어, 상기 CMP 평탄성이 좋은 금속으로서 결정 입자 지름이 작은 몰리브덴(Mo) 막을 텅스텐막(43b) 대신에 이용할 수 있다. 상기 CMP 평탄성이 좋은
금속에는, 플러그(43a) 상면의 요철(凹凸)에 의해 생기는 전계 집중에 의한 기록 층(52a)의 국소적인 변화를 억제하는 효과가 있다. 그 결과, 메모리 셀 소자의 전기 특성의 균일성, 재기록 회수 신뢰성 및 내고온(耐高溫) 동작 특성을 보다 향상 시킬 수 있다.
다음으로, 도 17에 나타나도록, 플러그(43a)가 매립된 절연막(41) 상에, 산화물 고체 전해질층(51a), 계면층(52a) 및 고체 전해질층(53a)을 순서대로 형성(퇴적)한다. 계면층(51a)의 막두께(퇴적 막두께)는, 예를 들어 0.5~5nm 정도, 계면층 (52a)의 막두께(퇴적막 두께)는, 예를 들어 2~10nm 정도, 고체 전해질층(53a)의 막두께(퇴적 막두께)는, 예를 들어 50~200 nm 정도이다. 전극은 포토레지스트를 이용하여 X축 방향 전극, 또는 Y축 방향 전극으로 가공한다. X축 방향 전극은, 형성 후, 고체 전해질층을 형성하여 하면을 같게 하였다. Y축 방향 전극은, 고체 전해질층을 형성 후, 그 위에 형성했다. X축 방향 전극과 그 아래의 계면층 사이에 또 하나의 층인 고체 전해질층을 설치해도 좋다.
상기 각 층의 고체 전해질의 비금속 성분은, 주기율표의 상하 방향의 순서대로 나열된 원소의 순서로 되어 있다. 셀렌, 유황, 산소의 순서이다. 여기에서는 예로서 유황과 산소를 선택하여, Cu-Ta-O 및 Cu-Ta-S의 조성으로 했다.
또, 고체 전해질층은, Cu, Ag, Zn, Cd 및 Al로 이루어진 그룹으로부터 선택된 적어도 하나의 원소, 및/또는 Ta, Mo, Nb, Cr, Ni, Co, Ti 및 Pt족 원소로 이루어진 그룹으로부터 선택된 적어도 하나의 원소, 및 O(산소)를 구비하여 이루어진 산화물층, 및 Cu, Ag, Zn, Cd 및 Al로 이루어진 그룹으로부터 선택된 적어도 하나의 원소, 및/또는 Ta, Mo, Nb, Cr, Ni, Co, Ti 및 Pt족 원소로 이루어진 그룹으로부터 선택된 적어도 하나의 원소, 및 O, S, Se, Te로 이루어진 그룹으로부터 선택된 적어도 하나의 원소를 구비한 층을 포함하는 서로 다른 조성의 2개 층 이상의 적층막으로 이루어진다.
또한, 고체 전해질층의 다른 예로서 Cu-O 및 Ta-O의 조성으로 하는 것도 가능하다 .
최상부에는 스퍼터링과 포토레지스트를 이용한 에칭에 의해, 각 플러그 모양 하부 전극에 대응하여 바로 위, 또는 소정의 각도 소정의 방향으로 비켜놓아 두께 50nm의 Cu로 이루어진 상부 전극을 형성하였다. 고체 전해질층의 계면에는 두께 1nm의 산화 탄탈층을 형성하였다.
(기록 방법)
기입은, 선택한 상하 전극 쌍의 사이, 또는 그에 더하여 상기 전극 사이의 도전 패스의 근방을 지나는 X축 방향, 또는 Y축 방향의 전극에, 저저항 영역을 형성하는 성분인 Cu의 플러스 이온을 하방으로 이동시키는 전압, 또는 하부로의 이동을 늦추어서 적층막의 면에 평행한 방향으로 확장시키는 전압을 인가하는 것에 의해 행한다. 면에 평행한 방향으로 확장시키려면, 고체 전해질층의 계면, 또는 계면에 형성한 얇은 틈이 적은 계면층을 이용하는 것이 좋다.
기록한 정보를 소거하려면, 면에 평행한 방향으로 확장된 플러스 이온을 상부 전극 방향으로 회수(回收)하는 역전압을 인가한다.
근방을 지나는 Y축 방향 전극 또는 X축 방향 전극이 다르도록 상하 전극의 복수의 쌍을 선택하면, 동시에 복수의 도전 패스의 정보 기록을 행하여, 기록 전송 률를 올릴 수 있다.
본 실시예의 구동회로는, 저저항화, 고저항화의 구동으로 전압의 극성을 반대로 하도록 되어 있으나, 공지의 예를 들어 상변화(相變化) 메모리의 구동 회로에 의해, 동극성(同極性)으로 구동하는 것도 가능하다. 그 경우, 높은 전압의 짧은 펄스로 도전 패스를 발열시켜, 이온을 주변에 흩어지도록 한다. 이 방법에서는, 당연히 재기록 가능 회수가 적어진다.
기록 시에, 기록 장소제 근방의 각 전극에 인가하는 펄스의 수(數) 및 폭에 의해서 상기 쌍이 되는 전극 사이의 도전율을 높이는 성분의 움직임을 제어한다. 구체적인 예에서는, 도전율을 높이는 성분을 축적한 부분을 형성하여 기억하는 경우는, 상하 전극 사이에 3볼트, 펄스폭 100μs의 펄스를 인가, 기록 위치의 바로 아래를 지나는 X축 전극에, 그것에 거의 동기한, 상부 전극보다 0.1볼트에서 2볼트 낮은 전압(예로서 플러스 2볼트)의 동일한 진폭의 펄스, 기록 위치의 바로 위를 지나는 X축 전극에, 거의 동기한 상부 전극보다 0.1볼트에서 1.5볼트 낮은, 바로 아래를 지나는 전극보다 상대적으로 0.1볼트 이상 낮은 전압(예로서 플러스 2.5볼트), 바로 옆 양측을 통과하는 Y축 방향의 전극에 상부 전극보다 0.1볼트에서 2볼트 낮은, 상기의 바로 아래를 지나는 X축 방향의 전극에 대하여 상대적으로 동일하거나 1볼트 이하 낮은 전압(예로서 플러스 1.5볼트)의 펄스 전압을 인가한다. 도전율을 높이는 성분의 축적 부분을 만들지 않는(예를 들어 디지털 데이터의「0」에 대응) 경우는, 기록 위치의 아래를 지나는 X축 방향의 전극의 전압을 내린다. 예를 들어, 플러스 0.5볼트의 전압으로 하여 플러스 이온이 통과하기 쉽게 한다. 이때, 또 하나 아래의 X축 방향 전극의 전압을 한층 더 낮고, 예를 들어 0.2볼트로 하여, 이온을 끌어들이는 것이 바람직하다.
(다가치 다비트 기록)
이들 전극에 인가하는 전압 및/또는 펄스폭을 미세하게 조절하여, 도전율을 높이는 성분이 축적한 부분의 크기를 다치(多値)로 제어해도 좋다. 이 경우는, 예를 들어 1바이트 분의 다치로, 또한 다(多)바이트의 기억이 가능하게 된다.
다만, Y 방향 전극으로의 전압 인가는 필수가 아니고, 전압을 인가하지 않거나, Y 방향 전극 자체를 생략하거나 해도 좋다.
각 층에 포함되는 금속 원소에는, 인접하는 적어도 2개 층에서 공통인 것이 존재한다.
기록을 행할 때, ON 방향 펄스(상부의 Cu전극이 양극(陽極))로 상하 전극 사이의 저항을 제어하는 것을 특징으로 하는 반도체 장치. OFF 방향 펄스, 계속해서 ON 방향 펄스의 조합으로 저항을 제어하는 것을 특징으로 하는 반도체 장치.
(판독 방법)
X, Y, Z의 3축 방향으로 전압 인가가 가능하므로, 판독 방법은 몇 가지 생각할 수 있다.
(저항치 검출)
우선, 가장 종래 방법에 가까운 방법으로서는, 이온 공급 전극과 쌍 전극의 사이에 전압을 인가하여 저항치를 검출하는 방법이다.
(X축 방향 전극과의 저항치 검출)
판독 시에, 대응하는 도전율이 높은 경로의 어느 일단의 전극과 Y축 방향 전극 중, 적어도 대응하는 도전율이 높은 경로 근방을 통과하는 전극 사이에 전압을 인가하고, 그 저항으로부터 기억된 정보를 검지하는 방법이다. 저항률을 저하시키 는 성분의 축적 부분이 Y축 방향 전극에 접촉하고 있는지, 근접하고 있으면, 저항치의 변화로서 검출할 수 있다. 인접하는 2개의 Z축 방향 도전 패스의 사이에 1개의 Y축 방향 전극을 설치한 경우와 2개의 Y축 방향 전극을 설치한 경우가 가능하다. 1개의 경우는 집적도를 올리기 쉽지만, 도전 패스 도중의 팽이 모양의 축적 부분이 양쪽의 X축 전극에 이를 가능성이 있으므로, 판독 시에 X축 방향 전극의 Y축 방향 좌표도 하나하나 지정하여 선택하는지, 1개 간격으로 2개의 그룹으로 나누어 어느 한쪽 그룹을 선택하여 판독할 필요가 있다.
판독 방법의 다른 일례로서는, Z축 방향의 도전 패스에 전압을 걸면서, X축 방향 전극 사이의 전압을 검출하는 방법이 생각될 수 있다. X축 방향의 전극은, 전극의 쌍을 Z축 방향으로 차례차례 선택하여 도전 패스의 Z축 방향의 어느 위치(복수)에 저항을 내리는 성분이 축적되어 있는지를 판독해간다.
(전자 유도 전압 검출)
다른 일례로서는, 판독해야 할 Z축 방향의 도전 패스를 사이에 두고 양측을 통과하는 2개의 X축 방향 전극에 서로 역방향의 펄스 전류를 흘려보내고, X축 방향 전극에 유발되는 기전력을 판독한다. Y축 방향 전극에 판독 전류를 흘려보내면, Ampere(암페어)의 오른 나사 법칙에 의해, 우회전 나사를 전류의 방향으로 틀어넣을 경우, 나사의 회전 하는 방향으로 자장이 생긴다. 자장의 힘은, Biot-Sabart(비오-사바르트)의 법칙에 의해,
dH = (Jsinθds)/4πr2　　
이다.
반대 측의 역방향으로 전류를 흘려보내는 X축 방향 전극에 의해서, 같은 방향의 자장이 생긴다. 이들 자장에 의해서, 이온이 모여 있는 곳에는 소용돌이 전류가 생기고. 이로 인해 이온이 모여 있는 금속 원판(圓板)에 수직 방향으로 자장이 생긴다. 2개의 X축 방향 전극에 약간 타이밍을 늦춘 펄스 전류를 흘려보내면, 소용돌이 전류는 원판 위를 이동한다.
도 18에 나타낸 Y축 방향 전극의 형상에 의해, 소용돌이 전류가 강한 부분은 오른쪽 밑으로부터 왼쪽 위로 비스듬하게 이동한다. 실제로는 Y축 방향에 Z축 방향의 도전 패스는 가까운 거리에 다수 존재 하지만, 이 도면에서는 1개만을 도시하고, 알기 쉽게 하기 위해서 X축 방향 전극의 양단을 상하로 길게 하여 도시했다. Y축 방향 전극은 도면 아래에서 위로 비스듬히 오른쪽 위로 향한 후, 다음의 Z축 방향 전극의 근방을 지나기 전에 비스듬히 왼쪽 위로 돌아와도 좋다. 비스듬히 왼쪽 위로 돌아오는 경우는 Z축 방향 전극은 도면의 바로 위 방향에 나란히 배치되지만, 그렇지 않은 경우는 비스듬히 오른쪽 위 방향으로 차례차례 조금씩 어긋나 배치된다. X축 방향 전극은 상기 이온이 모여 있는 곳의 근방을 지나고 있으므로, 소용돌이 전류가 비스듬하게 이동하면 소용돌이 전류가 만드는 자장의 자력선이 X축 방향 전극을 가로지르게 되어, 발전기의 원리와 마찬가지로 기전력(起電力)이 생긴다. Y축 방향 전극이 X축 방향 전극과 교차하는 부근에서는 직교하고 있으면, X축 방향 전극이 만드는 자장의 자력선은 2개의 Y축 방향 전극에 흐르는 펄스 전류의 시간 어긋남에 의해서 X축 방향으로 움직이는 일은 있어도, 가로지르는 일은 적으며, Y 축 방향 전류에 직접적인 기전력은 생기기 어렵다. 따라서, 이온이 모여 있는 곳의 유무나, 크기를 X축 방향 전극의 기전력에 의해 알 수 있다. 이 도면에 도시된 X-Y 평면을 생각하면, 통상의 행렬 형태 메모리 셀 배치에서는 교점에 트랜지스터 또는 다이오드가 배치되지만, 본 실시예의 경우는 Y축 방향 전극의 전압을 다른 전극으로부터의 영향이 없게 유지하도록 하면, 다른 크로스 포인트를 통과하여 돌아가는 일은 거의 없고, 다이오드나 트랜지스터는 필요 없다.
Y축 방향 전극의 보조에 의해 X축 방향 전극에 근접하는 복수의 도전 패스의 정보를 동시에 판독하면, 판독 전송률을 큰 폭으로 올릴 수 있다. Y축 방향 전극의 펄스를, X축 방향으로 아주 조금씩 어긋나게 인가하면, 각 Y축 좌표의 정보를 분리하여 판독할 수 있다. 전송률을 올리기 위해서는 가까운 X축 좌표로부터의 판독 신호가 오버랩하는 것은 피할 수 없기 때문에, 소정의 짧은 시간폭의 평균 기전력이 거의 일정해지도록 하는 부호화(符號化)를 하여 기록하면, 판독의 오류를 막을 수 있다.
본 실시예는 X-Y 2차원 배치의 경우를 나타냈지만, X-Y 교점에 트랜지스터가 아닌 다이오드를 배치하여 판독이 가능하므로, 이 2차원 배치를 공지 방법으로 그대로 복수층(복수 계층) 겹쳐서 3차원 구조로 하고, 저비용으로 단위 면적 당의 메모리 용량, 즉 축적도를 높이는 것도 본 발명의 실시예에 포함된다. 위의 계층에서는 각 계층마다 실리콘층을 형성하여, 거기에 다이오드, 또는 선택 트랜지스터를 형성하는 것이 바람직하다.
＜실시예 2＞
(3차원 행렬 구조)
본 실시예에서는, 전극 사이에 성분이 다른 층을 다층(多層)으로 형성하고, 전극 사이에 전압에 의해 도전율이 높은 경로가 형성된다. 상기 전극 사이, 또는 그에 직교하는 전극 사이의 저항치를 변화시켜서 기억한다. 본 실시예에서는, 상기 도전율이 높은 경로의 도중(途中)에 도전율을 올리는 성분이 퇴적한 영역이 형성된다.
도전율을 올리는 성분이 퇴적한 영역이 전극 사이에 복수 존재한다.
도전율이 높은 경로의, 도전율을 올리는 성분이 퇴적한 영역이 기억 정보에 대응한다.
상기의 경계 부분에, 기억 정보에 대응하여 도전율이 높은 경로를 형성하는 원소의 작은 덩어리가 형성되어 있다.
상기의 대응 관계를 이용하여, 판독 시에 에러 수집을 행할 수 있다.
도 19는, 본 발명의 실시예 1에 의한 반도체 장치에 있어서, 거기에 포함되는 메모리 셀의 3차원 행렬 구조의 일부분을 나타내는 조감도이다. 고체 전해질층은 이 도면에는 도시되지 않았으나, 도면 범위의 Z축 방향에 3×4=12층 존재한다.상하의 전극 사이에 형성되는 도전 패스(도전율이 높은 영역)는, 층의 계면에서 도전율을 올리는 물질의 움직임에 저항이 있으므로, 축적 부분을 형성하기 쉬운 경향이 있다. 이 도면은 광범위하게 반복하는 3차원 구조의 일부분이다. 반점 모양으로 나타낸 곳이, 도전성 이온이 고농도로 존재하는 영역이다. 팽이 돌리기의 팽이와 같은 형상의 부분이, 데이터에 대응하는 이온의 퇴적 부분이다. 팽이의 크기는, 모 두 같게 해도, 변경해도 좋다.
Z 방향의 도전 영역군(領域群)과 X 방향, Y 방향의 전극군은, 서로 전기적으로 연결되지 않았다. Y축 방향의 전극의 이온 도전 패스가 관통하는 구멍은 8개 전부에 존재한다. X축 방향의 전극은 이온의 Y축 방향으로의 확장을 억제하기 위한 것이다. 개념도이기 때문에, 반드시 X, Y, Z축은 실제 치수에 비례하지는 않고 있다. 실제 치수는 이 도면의 Z축 방향을 축소한 것이다.
팽이 모양의 영역을 형성하려면 , 이온 도전 패스 상단의 상부 전극, 하단의 하부 전극, 및 그 영역 근방을 지나는 X 방향 전극, Y 방향 전극에 걸리는 전압과 고체 전해질층의 계면(계면층)에서의 이온의 브레이크 효과가 서로 작용하도록 형성한다. 이때, 이온은 도면의 상방에서 하방을 향해 움직인다.
상기의 각 층에는 면내(面內) 방향에 구슬로 만든 발(참고:여기서 발이란 줄 따위를 여러 개 나란히 늘어뜨려 만든 물건을 말한다) 모양의, 구슬은 원반에 가까우며, 중앙 부근에 구멍이 뚫린 전극이 존재하고, 기록 시에는, 발의 1개 1개에 양단(兩端)으로부터 전압 인가가 가능하다.
판독 시에는, 상하 전극 쌍을 선택하여 전압을 인가함과 동시에, 대응하는 도전율이 높은 경로를 가로지르는 구슬로 만들 발 모양 전극의 저항치로부터 상기의 도전율이 높은 경로 가운데, 저저항 성분이 한데 모인 부분, 또는 전극 사이를 연결하는 방향과 각도를 이루는 부분의 존재를 검지한다.
상기의 각 층의 계면에, 산화물, 또는 질화물, 또는 이들 중에서 산소 또는 질소 농도가 높은 계면층을 가지는 것도 바람직하다.
도 20은, 본 발명의 실시예 1에 의한 반도체 장치에 있어서, 그것에 포함되는 메모리 셀의 3차원 행렬 구조의 일부분을 나타내는 단면도이다. 도 20에 나타낸 바와 같이, 판독 시에, 대응하는 도전율이 높은 경로의 어느 일단의 전극과, Y축 방향 전극 가운데, 적어도 대응하는 도전율이 높은 경로 근방을 통과하는 전극의 사이에 전압을 인가하고, 그 저항으로부터 기억된 정보를 검지하는 방법이다. 저항률을 저하시키는 성분의 축적 부분이 Y축 방향 전극에 접촉하고 있는지, 근접하고 있으면, 저항치의 변화로서 검출할 수 있다. 인접하는 2개의 Z축 방향 도전 패스의 사이에 1개의 Y축 방향 전극을 설치한 경우 도 20(a)과, 2개의 Y축 방향 전극을 설치한 경우 도 20(b)이 가능하다. 1개의 경우는 집적도를 올리기 쉽지만, 도전 패스 도중(途中)의 팽이 모양 축적 부분이 양쪽 모두의 X축 전극에 이를 가능성이 있으므로, 판독 시에 X축 방향 전극의 Y축 방향 좌표도 각각 지정해 선택하거나, 1개 간격으로 2개의 그룹으로 나누어 어느 한쪽의 그룹을 선택하여 판독할 필요가 있다. 도전 패스 1개에 대하여 1개의 Y축 방향 전극이 있는 경우도, 도전 패스 1개에 대하여 2개의 Y축 방향 전극이 있는 경우도, 도전 패스의 양측을 통과하는 Y축 방향이, 도전 패스 근방 이외에서는 도 1(b)와 같이 1개로 합류하고 있어도 좋고, 도 1(a)과 같이 독립되어도 좋다. 1개로 합류시키는 쪽이 셀 면적을 작게 하여 집적도를 올리기 쉽다. 도 20(a)에서는, X축 방향 전극은 도전 패스 1개에 대하여 1개이며, 도전 패스를 통하는 구멍이 있는 타입이다. 그 길이 방향으로 그은 중심선을 포함한 수직면으로 자른 단면이 보이고 있다. 도 20(b)에서는 X축 방향 전극은 도전 패스 1개에 대해서 2개이며, 도면의 단면보다 앞과 안쪽을 좌우로 통하고 있다. 도전 패스 1개에 대한 X축 방향 전극, Y축 방향 전극의 개수(個數)는, 용도에 따라서 각각 가장 알맞게 선택하는 것이 좋다.
기록 펄스의 수(數)나 폭에 의해서 다치 기억 기록을 제어하는 것이 바람직하다.
상기 각 층의 비금속 성분은, 주기율표의 상하 방향에 순서대로 나열된 원소 순서로 되어 있게 하는 것이 바람직하다. 다만, 같은 원소가 주성분의 층이 복수 층 있어도 좋다.
금속의 칼코게나이드로 이루어진 층과 그것보다 원자 번호가 상대적으로 동일하거나 작은 칼코게나이드 또는 옥사이드로 이루어진 층을 전극으로 끼워넣은 구조를 가지는 것이 바람직하다.
각층에 포함되는 금속 원소는, 인접하는 적어도 2개 층에서 공통인 것이 바람직하다. 구동 회로나, 구동 방법, 디바이스 하부의 형성 과정 등은 실시예 1과 같다.
＜실시예 3＞
본 실시예에서는, 상기 도전율이 높은 경로가, 그 적어도 일부에서 전극 사이를 연결하는 방향과 각도를 가지고 형성된다.
도전율을 올리는 성분이 퇴적한 영역 또는 상기 전극 사이를 연결하는 방향과 각도를 가지고 형성되는 부분이 전극 사이에 복수 존재하도록 한다. 본 실시예의 대표적인 구조에서는, 도 21에 나타낸 바와 같이, 상기의 전극 사이를 연결하는 방향과 각도를 이루는 방향으로 전압을 인가할 수 있는 전극(50, 50')을 갖는다. 즉, 도전율이 높은 경로에 평행하게 각 층을 관통하는 평행한 전극 2개를 상기 경로 1개마다 갖는다. 본 실시예에서는, 도전율이 높은 경로의, 전극 사이를 연결하는 방향과 거기에 각도를 가진 부분과의 경계가 기억 정보에 대응한다.
예를 들어, 디지털 데이터를 기억하는 경우, 0의 경우는 층을 관통하여 곧바로 도전율이 높은 경로를 연장하고, 1의 경우는 면에 평행한, 예를 들어 도면에서 오른쪽 방향으로 도전율이 높은 경로를 연장하며, 그 후 쌍 전극 방향으로 도전율이 높은 영역을 연장한다. 다음에도 1이 계속된 경우는, 이번은 왼쪽 방향으로 도전율이 높은 경로가 연장되도록 옆에 배치한 전극(50, 50') 사이에 전압을 인가한다. 이와 같이, 1의 경우는 교대로 좌우로 방향을 틀어서 지그재그로 도전율이 높은 경로를 연장한다. 반대로, 0의 경우에 좌우 교대로 방향을 틀고, 1의 경우에 곧바로 연장해도 좋다. 디지털 데이터를 변환 규칙에 따라서 변환하고 나서 기억시키면, 더욱 바람직하다. 예를 들어 광디스크로 채용되도록 한 (2, 7)변조, 8-16 변조 등을 이용하면, 2개의 1의 사이에 반드시 0이 존재하도록 할 수 있다.이 경우, 1이 왔을 경우, 계속해서 1이 오는 일은 없으므로, 오른쪽이나 왼쪽으로 경로를 트는 것만으로 좋다.
도전 패스를 좌우로 방향을 트는데, 전극(50, 50')의 대신에, Y축 방향 전극 또는 X축 방향 전극을 이용해도 좋다. 이 경우, 주목하는 도전 패스의 좌우를 통과하는 Y축 방향 또는 X축 방향 전극에 전압을 준다. 상기의 경계 부분에, 기억 정보에 대응하여 도전율이 높은 경로를 형성하는 원소의 작은 덩어리가 형성되어 있도록 하면 동작이 안정된다.
상기의 대응 관계를 이용하여, 판독 시에 예를 들어 광디스크로 행해지고 있도록 에러-수집을 행하는 것이 바람직하다.
판독은, 옆으로 방향이 틀어지는 부분에 이온량이 많은 것을 이용하여, 실시예 1과 동일하게 행할 수 있다. Z축 방향의 비트 수가 적은 경우는, 도전 패스와 Z축 방향의 전극(50, 50') 등과의 사이의, 저항, 전기 용량, 기전력의 크기와 비(比)로 판독해도 좋다. 오류의 검출과 정정을 하기 쉽도록 신호 변환을 행하고 나서 기억 기록하는 것이 바람직하다. 이 경우, 도전 패스가 우측에 있는 부분과 좌측에 있는 부분의 수에 대응 한, 전기 저항, 용량, 또는 기전으로부터, 기억되어 있는 정보를 판독한다.
구동 회로나, 구동 방법, 디바이스 하부의 형성 과정 등은 실시예 1과 동일하다.
(뇌형(腦型) 메모리와 스위치)
본 실시예의 반도체 장치는, 배선이 3차원적으로 연장해 가는 상황과 배선 각 부의 접속의 세기가 정보의 기억으로 되어 있는 점에서 대뇌 신피질의 기억과 유사하고, 한 종류의 뇌형 컴퓨터의 기억 부분에 대응하고 있다. 접속 방향의 선택·전환으로 간단한 논리 처리를 행하는 것도 가능하다. 뇌형 컴퓨터에서는 신경 세포에 대응하는 회로로 스위치를 구동한다. 실제 신경 세포와 같이, 옆에 있는 그리아(glia) 세포로부터의 신경 전달 물질에 대응하는 신호나 상위 계층으로부터의 피드백 신호인, 예를 들어 DC바이어스, 경우에 따라서는 신경 세포 회로 밖으로부터 공급되는 펄스 파형을 입력하는 부분을 신경 세포 대응 회로의 입력, 출력의 중간 에 설치하는 것이 바람직하다. 이 입력 부분을 복수로 하고, 1개를 신경 세포의 문턱치를 주는 컴퍼레이터(comparator)로의 입력으로 하는 것이 더 바람직하다. 문자에 대응하는 신경 세포 회로를 병렬로 나열하고, 이들을 문장에 대응하여 직렬로 나열함으로써, 흐름도의 도면 기호(사각이나 능형(菱形) 등) 내의 문장에 대응시킨다. 이들 신경 세포 회로군으로의 입력과 출력의 관계가 도면 기호로의 처리를 나타내도록 하기 위해, 본 발명의 스위치군에 의해 접속, 비접속으로 처리 내용을 기억한 것을 판독하여 전기신호로서 전송하여 각 신경 세포 대응 회로의 상기 중간에 설치하는 입력에 넣으면 바람직하다.
이러한 경우, 도전 패스의 도중에서의 분기, 합류가 적어도 한쪽도 행할 수 있으므로, 뇌 내(內)의 상황에 더 근접할 수 있다. Y축 방향 전극에 인가하는 전압에 의해 도전 패스의 방향을 제어할 수 있으므로, 스위치, 분기와 합류가 가능하다. 스위치의 예를 도 22(a)에, 분기의 예를 도 22(b)에 나타내었다. 스위치의 예에서 스위치의 기능을 하는 도전 패스가 도달한 앞의 경로에 상부 전극으로부터의 도전 패스가 있으면 합류가 된다. 이러한 경우는, 굴곡 도전 패스가 통과하기 쉽도록, X축 방향 전극도 구멍이 있어서, 구멍으로 도전 패스를 통과시키는 타입이 아닌, 도전 패스의 좌우에 2개로 나누어진 것으로 한 예를 나타냈다. 논리 처리는, 전극의 전압의 피드백 또는 피드포워드에 의해 행한다. 도전 패스의 도중(途中)에 디지탈로직 회로나 아날로그 회로를 설치하여, 보다 고도(高度)인 처리를 행하게 해도 좋다. 이 디바이스에서는 전자석과 접점 등을 이용한 기계 스위치처럼, 스위치되는 회로(Z축 방향의 회로)와 스위치를 전환하기 위한 구동 회로(Y축 방향, 또 는 X축 방향 전극으로의 전압 인가 회로)를 다른 계통으로 할 수 있다는 메리트가 있다.
도 22에서 스위치 동작을 위한 도전 패스를 옆으로 연장하려면, 도전 패스 근방을 지나는 X축 방향 전극, Y축 방향 전극에, 도전성 향상 성분(Cu이온 등)을 옆으로 끌어당기는 가로 방향의 전계, 계속해서 아래로의 전계를 인가한다. 옆으로 끌어당기기 전(前)의 원래의 도전 패스를 아래로 끌어당기는 전계도 인가하면 분기가 된다. 도 22의 예에서 상부 전극과 연결되지 않은 도전 패스를 형성하려면, 일단 상부 전극에서 하부 전극까지 이르는 도전 패스를 형성 후, 상부 전극과 도중의 X축 방향 또는 Y축 방향 전극과의 사이의 전압 펄스 인가로 도전 패스를 자르는 것이 좋다. 스위치나 분기가 일어날 때의 전계에서 자연적으로 끊어지도록 하는 같은 설계로 해도 좋다.
＜실시예 4＞
본 실시예에서는, 도 23에 나타낸 바와 같이 고체 전해질층의 저항치를, 층 마다 변경한다. 예를 들어, 그 저항이 서로 2배 이상 다르도록, 2kΩ, 5kΩ, 25kΩ과 같이 변화시킨다. 다른 부분은 실시예 1 또는 실시예 2와 같다. 이 경우, 도전율을 높이는 성분에 의해 층을 차례차례 단락해 감으로써 저항을 다치로 제어 하여 기억을 행하므로, 도전율을 높이는 성분이 퇴적한 장소를 형성하는 것은 반드시 필요하지는 않다. 구동회로나, 구동 방법, 디바이스의 하부의 형성 순서 등은 실시예 1과 같다.
＜실시예 5＞
본 실시예에서는, 도 23에 나타낸 구조로, 층의 경계 부근에 이온이 모여 있는 곳을 형성하고, 또한 층의 저항을 층마다 변경한다. 층의 양(兩) 계면에 이온 이 모여 있는 곳을 형성하고, 양 계면의 이온이 모여 있는 곳을 이온 도전 패스로 쇼트함으로써, 작은 변동으로 층을 쇼트하는 것이 가능하므로, 각 층의 저항이 같아도, 또, 저항을 변경한다고 해도 큰 폭으로 변경하지 않아도 기억 정보를 정확하게 판독하는 것이 가능하다. 예를 들어, 그 저항이 서로 2배 이상 다르도록, 2kΩ, 5kΩ, 10kΩ과 같이 변화시킨다. 다른 부분은 실시예 1 또는 실시예 4와 같다. 도면과 같이 1개 또는 복수의 계면에 Y축 방향 전극, 필요에 따라서 X축 방향 전극을 더 형성하면, 보다 정확한 제어를 행할 수 있지만, 이들 전극의 형성이 필수는 아니다.
이상, 본 발명자에 의해서 이루어진 발명을 실시예에 근거해 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능하다는 것은 말할 필요도 없다.
본 발명의 반도체 집적 회로 장치는, 저항 변화 재료를 이용한 한 방향의 전압으로 재기록 가능한 메모리 셀을 포함하는 메모리 디바이스, 막두께 방향으로 다비트 기록이 가능한 고밀도 집적 메모리 디바이스, 또는 메모리 회로와 논리 회로가 동일 반도체 기판에 설치된 로직 혼재형 메모리 디바이스 등에 폭넓게 적용 가능하고, 저비용화에도 유리하며, 이러한 제품이 저소비전력으로 이용되는 경우에 더욱 유익한 것이 된다.
도 1은, 본 발명의 반도체 장치에 있어서, 메모리 셀의 기본 구조를 나타내는 단면도이다.
도 2는, 본 발명의 반도체 장치에 있어서, 메모리 셀의 기본 구조를 나타내는 조감도이다.
　 　도 3은, 본 발명의 반도체 장치에 있어서, 동방향 전압으로 ON/OFF 구동할 수 있는 메모리 셀 구성의 예를 나타내는 단면도이다.
　　 도 4는, 본 발명의 실시예의 반도체 장치에 있어서, 메모리 배열 구성의 예를 나타내는 도이다.
　　 도 5는, 도 4의 반도체 장치에 있어서의 일부 회로의 상세 구성예를 나타내는 회로도이다.
　 　도 6은, 도 4의 메모리 배열의 기록 동작에 있어서의 타이밍도의 예를 나타내는 도이다.
도 7은, 본 발명의 실시예 5의 반도체 장치에 있어서, 메모리 배열 구성의 또 다른 예를 나타내는 도이다.
　 　도 8은, 도 7의 메모리 배열의 판독 동작에 있어서의 타이밍도의 예를 나타내는 도이다.
도 9는, 도 7의 메모리 배열의 기록 동작에 있어서의 타이밍도의 예를 나타내는 도이다.
　　 도 10은, 본 발명의 반도체 장치에 있어서, 계면층을 가지는 메모리 셀의 기 본 구조를 나타내는 단면도이다.
　 　도 11은, 본 발명의 반도체 장치에 있어서, 계면층을 가지는 메모리 셀의 다른 기본 구조를 나타내는 단면도이다.
　　 도 12는, 본 발명의 반도체 장치에 있어서, 계면층을 가지는 메모리 셀의 다른 기본 구조를 나타내는 단면도이다.
　　 도 13은, 본 발명의 실시예 1에 의한 반도체 장치에 있어서, 그 제조 공정 중의 요부(要部)의 구성예를 모식적으로 나타내는 단면도이다.
　　 도 14는, 본 발명의 실시예 1에 의한 반도체 장치에 있어서, 그 제조 공정 중의 요부의 구성예를 모식적으로 나타내는 단면도이다.
　　 도 15는, 도 14에 계속되는 제조 공정 중의 반도체 장치를 모식적으로 나타내는 단면도이다.
　　 도 16은, 도 15에 계속되는 제조 공정 중의 반도체 장치를 모식적으로 나타내는 단면도이다.
　　 도 17은, 도 16에 계속되는 제조 공정 중의 반도체 장치를 모식적으로 나타내는 단면도이다.
　　 도 18은, 본 발명의 실시예 1에 의한 반도체 장치에 있어서, X축 방향 전극의 형상의 일례를 나타내는 단면도이다.
　　 도 19는, 본 발명의 실시예 1에 의한 반도체 장치에 있어서, 3차원 행렬 구조를 나타내는 조감도이다.
　　 도 20은, 본 발명의 실시예 1에 의한 반도체 장치에 있어서, 3차원 행렬 구 조의 구조예를 나타내는 단면도이다.
　　 도 21은, 본 발명의 실시예 1에 의한 반도체 장치에 있어서, 도전율이 높은 영역을 옆(Y축 방향)으로 트는 전극이 있는 경우의 조감도이다.
　　 도 22는, 본 발명의 실시예 1에 의한 반도체 장치에 있어서, 도전율이 높은 영역을 옆(Y축 방향)으로 트는 스위치나 분기시키는 예를 나타내는 단면도이다.
　　 도 23은, 본 발명의 다른 실시예의 반도체 장치에 있어서, 층마다 저항이 다른 고체 전해질층을 갖고, 다치(多値) 기록에 대응하는 메모리 소자인 경우의, 단면의 예를 모식적으로 나타내는 설명도이다.
[부호의 설명]
1：상부 전극
2, 12, 22, 32, 42, 52, 62：도전 패스
3, 13, 23, 33, 43, 53, 63, 72：하부 전극
4, 14, 24, 34, 44, 54：도전 물질 축적 영역
5, 15, 25, 35, 45, 55, 65, 75：Y축 방향 전극
6, 16, 26, 36, 46, 56, 66：X축 방향 전극
7, 9, 57, 59, 64~71：고체 전해질층
8, 58：계면층 74：SiO2층
40：X축 방향 전극으로의 급전부(給電部)
50, 51：가로 방향 전압용 전극

Claims (25)

  1. 반도체 기판 상에 설치된 제1 전극과,
    상기 제1 전극에 대향하여 상기 반도체 기판 상에 설치된 제2 전극과,
    상기 제1 전극과 상기 제2 전극과의 사이에 설치되고, 성분이 서로 다른 고체 전해질층이 적어도 2개 층 적층되어 이루어진 적층막을 가지며,
    상기 제1 전극은, 상기 고체 전해질층 내로 확산됨으로써, 저저항(低抵抗)으로 이루어진 도전 패스를 상기 고체 전해질층 내에 형성하는 금속을 포함하고,
    상기 적층막은, 상기 제1 전극에 가까운 쪽에 설치된 고체 전해질 중의 상기 금속의 이온전도도가, 상기 제2 전극에 가까운 쪽에 설치된 고체 전해질 중의 상기 금속의 이온전도도보다 높아지도록 적층되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제 1 및 제2의 전극 사이를 연결하는 상기 고체 전해질층에 형성된 도전율이 높아지는 상기 도전 패스의 방향을 Z축 방향으로 하면,
    상기 Z축 방향에 대체로 직교하는 X축 방향에 도전 패스를 끼워넣도록 상기 도전 패스의 한쪽 또는 양쪽 측에 X축 방향 전극이 설치되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 X축 방향 전극에 전압을 인가하여, 상기 도전 패스의 저항치(抵抗値)를 제어하는 수단을 가지는 것을 특징으로 하는 반도체 장치.
  4. 제2 항에 있어서,
    상기 X축 방향 및 상기 Z축 방향의 각각에 대체로 직교하는 Y축 방향에, 상기 도전 패스의 양측을 끼워넣도록 해당 경로의 양측에 Y축 방향 전극이 설치되어 있는 것을 특징으로 하는 반도체 장치.
  5. 삭제
  6. 제4 항에 있어서,
    상기 X축 방향 전극 또는 상기 Y축 방향 전극이 적어도 한쪽에 전압을 인가하여, 상기 도전 패스의 저항치의 증감을 반복하여 행할 때, 상기 도전 패스 내에 축적되는 도전성 향상 물질의 분포를 정상 상태로 유지하는 수단을 가지고,
    상기 정상 상태로 유지하는 수단이,
    상기 제1 전극 또는 상기 제2 전극의 어느 한쪽의 근방에서, 상기 도전 패스단부의 근방에 배설(配設)된 상기 X축 방향 전극인 것을 특징으로 하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 도전 패스의 도중에, 도전성 향상 물질이 축적된 도전 물질 축적 영역을 갖고,
    상기 도전 물질 축적 영역에 있어서의 저항치와 정보 신호를 대응시킴으로 써, 상기 저항치로부터 상기 정보 신호를 식별하는 수단을 갖는 것을 특징으로 하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 도전 패스에 기억된 정보의 재기록를 다수(多數) 회(回) 행함으로써, 상기 도전성 향상 물질의 축적 치우침을 각 메모리 셀에서 동일한 치우침으로 하기 위해, 상기 재기록 회수를 평균하면, 기억 정보 수치의 평균치가 각 메모리 셀에서, 일정하게 되는 부호 변환을 행하고 나서 기록하는 것을 특징으로 하는 반도체 장치.
  9. 제1 항에 있어서,
    쌍을 이루는 상기 제 1 및 제2 전극을 복수 가지며,
    상기 도전 패스가, 그 적어도 일부에서, 상기 쌍이 되는 제1 및 제2의 전극 사이를 연결하는 방향과 다른 각도를 갖는 것을 특징으로 하는 반도체 장치.
  10. 삭제
  11. 제9 항에 있어서,
    상기 도전 패스를 복수개 가지며,
    상기 도전 패스의 하나를 다른 각도의 경로로 전환하는 또는 분기(分岐)시키는 수단을 가지고,
    상기 도전 패스의 하나를 다른 각도의 경로로 전환하는 또는 분기(分岐)시킨느 수단이, 상기 고체 전해질층의 각 층에 설치되고,
    상기 도전 패스를 끼워넣도록 배치된 한 쌍의 전극을 갖는 것을 특징으로 하는 반도체 장치.
  12. 제11 항에 있어서,
    상기 도전 패스와, 상기 도전 패스에 각도를 갖는 부분과의 경계 부분이 정보 기억 수단인 것을 특징으로 하는 반도체 장치.
  13. 제4 항에 있어서,　
    상기 도전 패스에 기억된 정보의 판독 시에는, 대응하는 도전 패스의 어느 쪽인가 일단(一端)의 전극과 상기 도전 패스 근방에 설치된 Y축 방향 전극과의 사이에 전압을 인가하고,
    상기 전극 사이의 저항으로부터 기억된 정보를 검지하는 것을 특징으로 하는 반도체 장치.
  14. 제4 항에 있어서,
    상기 도전 패스에 기억된 정보의 판독 시에는, 대응하는 도전 패스 근방에 설치된 Y축 방향 전극에 전압을 인가하고, X축 방향 전극에 발생하는 기전력(起電力)으로부터 상기 도전 패스에 기억된 정보를 검지하는 것을 특징으로 하는 반도체 장치.
  15. 제4 항에 있어서,
    상기 도전 패스에 기억된 정보의 판독 시에는, 대응하는 도전 패스에 전압을 인가하고,
    상기 도전 패스 근방에 설치된 X축 방향 전극 또는 Y축 방향 전극에 발생하는 기전력으로부터 상기 도전 패스에 기억된 정보를 검지하는 것을 특징으로 하는 반도체 장치.
  16. 제4 항에 있어서,
    기록 펄스의 수(數) 또는 진폭에 의해서, 쌍이 되는 상기 전극 사이 또는 상기 전극에 근접하여 형성된 전극 사이의 저항을 다치(多値)로 제어하는 수단을 가지는 것을 특징으로 하는 반도체 장치.
  17. 반도체 기판 상에 설치된 제1 도전율을 가지는 제1 전극과,
    상기 제1 전극에 대향하여 상기 반도체 기판 상에 설치된 제2 도전율을 갖는 제2 전극과,
    상기 제1 전극과 상기 제2 전극과의 사이에 설치되고, 적어도 2개 층의 고체 전해질층이 적층 되어 이루어진 적층막을 가지며,
    상기 제1 전극은, 상기 고체 전해질층 내에 확산됨으로써 저저항으로 이루어진 경로를 상기 고체 전해질층 내에 형성하는 금속을 포함하고,
    상기 고체 전해질층 각각의 사이에 설치되며, 상기 제1의 고체 전해질 중의 상기 금속의 이온전도도 및 상기 제2의 고체 전해질 중의 상기 금속의 이온전도도보다, 낮은 이온전도도의 금속을 가지는 계면층을 구비하는 것을 특징으로 하는 반도체 장치.
  18. 제17 항에 있어서,
    상기 계면층의 막두께가, 1nm 이상 10nm이하인 것을 특징으로 하는 반도체 장치.
  19. 제17 항에 있어서,
    상기 고체 전해질층의 각층 계면이 적어도 하나의 층에, 산소 또는 질소가 포함된 계면층을 갖는 것을 특징으로 하는 반도체 장치.
  20. 제17 항에 있어서,
    상기 고체 전해질층의 각 층에 함유되는 비금속 성분은, 주기율표 상의 동일 족(column) 원소로서, 상기 각 층에 함유되는 비금속 성분의 주기(period)가 상기 제1 전극 측의 고체 전해질층으로부터 상기 제2 전극 측의 고체 전해질층의 방향으로 갈수록 커지는 것을 특징으로 하는 반도체 장치.
  21. 반도체 기판 상에 설치된 제1 전극과,
    상기 제1 전극에 대향하여 상기 반도체 기판 상에 설치된 제2 전극과,
    상기 제1 전극과 상기 제2 전극과의 사이에 설치되고, 성분이 서로 다른 고체 전해질층이 적어도 2개 층 적층되어 이루어진 적층막을 가지며,
    상기 제1 전극은, 상기 고체 전해질층 내에 확산됨으로써 저저항으로 이루어진 경로를 상기 고체 전해질층 내에 형성하는 금속을 포함하고,
    상기 제1 전극은, Cu, Ag, Zn, Cd 및 Al로 이루어진 그룹으로부터 선택된 적어도 하나의 원소로 이루어지며,
    상기 제2 전극은 W, Ta, Mo, Nb, Cr, Ni, Co, Ti 및 Pt족 원소, 및 질화Ti로 이루어진 그룹으로부터 선택된 적어도 하나로 이루어지고,
    상기 고체 전해질층은, Cu, Ag, Zn, Cd 및 Al로 이루어진 그룹으로부터 선택된 적어도 하나의 원소, 및 Ta, Mo, Nb, Cr, Ni, Co, Ti 및 Pt족 원소로 이루어진 그룹으로부터 선택된 적어도 하나의 원소, 및 O를 구비해서 이루어진 산화물층, 및, Cu, Ag, Zn, Cd 및 Al으로 이루어진 그룹으로부터 선택된 적어도 하나의 원소, 및 Ta, Mo, Nb, Cr, Ni, Co, Ti 및 Pt족 원소로 이루어진 그룹으로부터 선택된 적어도 하나의 원소, 및 O, S, Se, Te로 이루어진 그룹으로부터 선택된 적어도 하나의 원소를 구비해서 이루어진 층을 포함한 서로 다른 조성의 2개 층 이상의 적층막 인 것을 특징으로 하는 반도체 장치.
  22. 제21 항에 있어서,
    상기 제1 전극은, Cu를 조성에 포함하는 산화물 또는 칼코게나이드(chalcogenide)로 이루어지며,
    상기 제2 전극은, W, Ta, Mo, Nb, Cr, Ni, Co, Ti 및 Pt족 원소, 및 질화Ti로 이루어진 그룹으로부터 선택된 적어도 하나로 이루어진 것을 특징으로 하는 반도체 장치.
  23. 반도체 기판 상에 설치된 제1 이온전도도를 갖는 제1 전극과,
    상기 제1 전극에 대향하여, 상기 반도체 기판 상에 설치된 제2 이온전도도를 갖는 제2 전극과,
    상기 제1 전극과 상기 제2 전극과의 사이에 설치되고, 적어도 2개 층의 고체 전해질층이 적층되어 이루어진 적층막을 가지며,
    상기 제1 전극은, 상기 고체 전해질층 내에 확산됨으로써 저저항으로 이루어진 경로를 상기 고체 전해질층 내에 형성하는 금속을 포함하고,
    상기 제1 전극은 Cu로 이루어지며,
    상기 제2 전극은 W 또는 Pt로 이루어지고,
    상기 고체 전해질층 간에 형성되는 계면층은, Al2O3이며,
    상기 고체 전해질층은, Cu-Ta-O를 구비하여 이루어진 칼코게나이드층 및 Cu-Ta-S를 구비하여 이루어진 칼코게나이드층으로 이루어진 적층막인 것을 특징으로 하는 반도체 장치.
  24. 제23 항에 있어서,
    상기 제1 전극은, Cu를 조성에 포함하는 산화물 또는 칼코게나이드로 이루어지고,
    상기 제2 전극은, W, Ta, Mo, Nb, Cr, Ni, Co, Ti 및 Pt족 원소, 및 질화Ti로 이루어진 그룹으로부터 선택된 적어도 하나로 이루어진 것을 특징으로 하는 반도체 장치.
  25. 반도체 기판 상에 설치된 제1 전극과,
    상기 제1 전극에 대향하여 상기 반도체 기판 상에 설치된 제2 전극과,
    상기 제1 전극과 상기 제2 전극과의 사이에 설치되고, 성분이 서로 다른 고체 전해질층이 적어도 2개 층 적층되어 이루어진 적층막을 가지며,
    상기 제1 전극은, 상기 고체 전해질층 내에 확산됨으로써 저저항으로 이루어진 경로를 상기 고체 전해질층 내에 형성하는 금속을 포함하고,
    상기 제1 전극은, Cu, Ag, Zn, Cd 및 Al로 이루어진 그룹으로부터 선택된 적어도 하나의 원소로 이루어지며,
    상기 제2 전극은, W, Ta, Mo, Nb, Cr, Ni, Co, Ti 및 Pt족 원소, 및 질화Ti 로 이루어진 그룹으로부터 선택된 적어도 하나로 이루어지고,
    상기 고체 전해질층은, Cu, Ag, Zn, Cd 및 Al로 이루어진 그룹으로부터 선택된 적어도 하나의 원소 또는 Ta, Mo, Nb, Cr, Ni, Co, Ti 및 Pt족 원소로 이루어진 그룹으로부터 선택된 적어도 하나의 원소, 및 O를 구비하여 이루어진 산화물층, 및
    Cu, Ag, Zn, Cd 및 Al로 이루어진 그룹으로부터 선택된 적어도 하나의 원소 또는Ta, Mo, Nb, Cr, Ni, Co, Ti 및 Pt족 원소로 이루어진 그룹으로부터 선택된 적어도 하나의 원소, 및 O, S, Se, Te로 이루어진 그룹으로부터 선택된 적어도 하나의 원소를 구비하여 이루어진 층을 포함한 서로 다른 조성의 2개 층 이상의 적층막인 것을 특징으로 하는 반도체 장치.
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