CN101345289B - 半导体器件 - Google Patents

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Abstract

本发明提供一种半导体器件，通过采用可高精度控制固体电解质中的离子运动的器件结构，可以提高具有存储或者开关功能的半导体器件的性能，也能够以低成本对多层化的三维结构进行高集成化。作为半导体元件，是在偏离而配置在纵方向(Z轴方向)上的电极之间形成2层以上成分不同的层，在上述电极之间施加脉冲电压来形成导电通路，使电阻值根据信息信号而发生变化的元件。并且，在上述导电通路的途中形成蓄积了提高导电率的成分的区域，由此使电阻率正确地对应信息信号。更优选在X轴方向、Y轴方向的至少一个方向上，也形成电极并施加控制电压。

Description

半导体器件
技术领域
本发明涉及半导体器件，尤其涉及可有效适用于具备存储单元的半导体器件的技术。
背景技术
已知被称为RRAM、ReRAM、固体电解质存储器、或极性存储器(polarized memory)的非易失性存储器(例如，参考专利文献1、非专利文献1和非专利文献2)。它们大部分是通过根据在存储单元上所加电压的方向，改变存储单元的电阻，从而写入存储信息的存储器。这样的存储器，可以用低电压、低功耗进行重写，将变化1个数量级以上的电阻值用作信号，因此读出信号较大，读出动作容易。
专利文献1：日本特开2006-173267号公报
非专利文献1：T.Sakamoto、“IEEE International Solid-StateCircuits Conference(ISSCC)2004”、Digest、(发行国家美国)、2004年、p.16.3
非专利文献2：M.N.Kozicki、“Proc.Non-Volatile MemoryTechnology Symposium(NVMTS)2004”、(发行国家美国)、2004年、p.10～17
发明内容
根据本发明人的研究，对于上述存储器的代表性产品可知如下。
将金属作为电极、硫族化合物(Chalcogenide)或氧化物作为固体电解质、在电极间配置了固体电解质的金属-硫族化合物或者金属-氧化物固体电解质存储器，其离子迁移为存储器机构，Ag、Cu等正离子浓度高的低电阻的导电通路形成在硫族化合物层或氧化物层中、具有非易失存储性。通过由反向电压使离子返回原来的电极方向，由此可以返回高电阻状态，进行重写。
但是，当反复进行存储器的重写时，金属离子从金属电极向固体电解质不均匀地扩散，电极表面的原子水平(level)的形状发生变化，重写特性不稳定，存在电阻在每次重写发生变动的可能。另外，反复进行重写时，由于来自电极的扩散，固体电解质中的Ag、Cu等的浓度变的过高，ON和OFF中间的电阻有可能不发生变化。即使是与进行低电阻化同方向的电压，若施加产生热度的高电压或电流，则存在可以成为高电阻(OFF)状态的情况。但是这种情况，由于重复进行重写，固体电解质中的金属离子浓度增大加快，可重写次数(endurance)进一步下降。另外，导电通路的电阻在每个存储元件中容易出现偏差。因此，这些使得可存储信息的半导体器件的性能下降，基于多值、多位(bit)存储的高集成大容量化变得困难。
本发明的目的在于提供一种技术，通过采用可高精度控制固体电解质中的离子运动的器件结构，可以使可存储的半导体器件的性能提高，即使作为多层化的三维结构，只要在第一层中有晶体管或二极管即可，或者在各层的阵列(array)的X-Y交点处有二极管即可，由此能够以低成本进行高集成化，并能够以元件水平(level)混装逻辑器件与存储器。
通过本说明书的记述和附图来明确本发明的上述以及其他目的和新特征。
简单说明本申请所被公开的发明中的代表性技术方案的概要如下。
本发明的半导体器件，具有以在存储层(固体电解质层)中扩散得到的元素为主要成分(含有量超过50原子％，更优选的是超过60原子％)的上部电极，在其与下部电极之间配置的存储层为2层以上的结构，阴极(例如)下部电极一侧的层相对于阳极(例如上部电极)一侧的层，其有助于形成导电通路的阳极电极的主要成分元素的迁移率(与半导体中的电子等载流子的迁移率类似的定义)较低。通过这样的结构，离子强行进入而形成的导电通路，从阳极向下方延伸而成为上下方向的电线状或者是细丝(filament)状，与下部电极的连接根据施加电压的方向、或者利用电压的施加形式(脉冲宽度、脉冲电压等)来进行切断或连接。相对照地，例如在非专利文献1中，固体电解质层为1层，构成阳极的元素的迁移率较高，因此即使金属离子从阳极向固体电解质层扩散，离子浓度高的导电通路保持与阳极的连接而也不会向阴极延伸，移动的离子在阴极附近堆积，浓度提高，其导电区域呈富士山状慢慢地向阳极方向变高，当到达阴极时，则两电极之间形成电连接。在那情况下，以反向逆电压从富士山的上部吸取离子，当富士山变低时，连接被切断。该富士山状的导电区域的倾斜面有可能比下部电极的横向宽度宽，存在妨碍高集成化的可能性。
在本发明的半导体器件中，因为可以控制形成上述较细的电线状、或者细丝状的导电通路，因此可实现如下所述那样的优良的性能和各种机能。但是，如上述现有方式那样，以在与对电极或相对的层(假设相对于阳极都位于下方)的界面上堆积了提高导电性的离子或原子的区域向上方延伸而形成导电通路的类型的材料使其动作，也有可能使性能劣化。
为了实现有助于形成这种导电通路的元素的迁移率的差异，本申请发明人考虑使有助于形成导电通路的元素所通过的原子排列的间隙、有助于形成导电通路的元素和构成记忆层的元素的引力、结合力产生差异。固体电解质层含有6族元素的情况居多，从周期表的上方开始，氧、硫、硒和碲越往下去原子和离子的半径变得越大，所以金属离子的通过变得容易。即可以认为迁移率(mobility)变大。其中，与6族元素相结合的对方元素相同。在含有5族的氮的氮化物的情况下，认为通过的容易度与氧化物的程度相同。
此处，将固体电解质层中的金属离子的通过容易度称为迁移率，将由金属离子形成的导电通路或者固体电解质层中的载流子的通过容易度称为电导率。
当固体电解质层的一方具有高电导率时，可以缩小其面积来兼作一方的电极。余下的一层固体电解质层的导电通路呈细电线状或细丝状的离子的迁移率较低。
作为本发明的半导体器件的例子，除了上下电极之外，还设置有电极。其构成如下：
(1)设连结上述电极之间的电导率高的路径方向为Z轴方向，设置与其大致正交的Y轴方向电极，另外在与它们大致正交的X轴方向上形成通过上述电导率高的路径(导电通路)两侧的电极。
图1示出X-Y平面内矩阵排列中的一个存储单元的代表性结构。电极的宽度、高度、形状、间隔、在电极上形成的孔的大小等，作为示描述为便于理解的状态，所以如图1所述的形状和值并非是最恰当的。例如在闪烁存储器(flash memory)中，读出电极的宽度和高度，与插塞(plug)电极的最小粗细程度相同，因此根据现在的设计规则为90nm左右。例如在添加了Y轴方向电极的情况下，单元尺寸为2×4F2即8F2左右。添加X轴方向电极，只要导电通路能通过电极的孔，则基本上不增大单元尺寸。因此，实施多位化、或者多值化，则可以进行集成度非常高的集成。如图1(b)所示，当使Y轴方向电极为导电通路通过电极的孔的类型时，还具有可以使面积小于8F2的可能性。在图1(b)中，只在导电通路附近使两方的电极为分成2个而开孔的形状。在这种情况下，最优选的是使电极的剖面面积包含分为2个部分的各个部分而大致相同(±30％以内、更优选的是在±20％以内)。其中，根据电极的功能，情况有所不同，例如在利用发热的情况下，优选的是使在导电通路附近分成2个部分的2个剖面面积的和比没有分开的部分的剖面面积小，使之发热容易。在完全分为2个电极的情况下，关于2个剖面面积的和也是与上述相同的。
X轴方向电极可以分离为2根通过电导率高的路径的彼此不同的一侧的电极。分离后的各个电极也可以兼作通过相邻的其他的Z轴方向导电通路一侧的电极。在这种情况下，在各导电通路之间至少存在一条X轴方向电极。
在上述各个例子中，可以省略X轴方向电极和Y轴方向电极的至少一方。
(2)具有在上述X轴方向电极与Y轴方向电极的至少一方施加电压来控制上述电导率高的路径的各部分的电阻的装置，即具有电源电路、脉冲生成电路、确定脉冲波形和电压的逻辑电路、X轴方向和Y轴方向电极选择电路。
X-Y-Z轴优选的是彼此正交，但也可以不正交而斜交。图1的在导电通路的途中的上述2层的界面附近形成有如彗发那样的膨胀部分。也具有不形成彗发那样的膨胀部分(堆积提高电导率的成分的部分)4的情况。也可以使形成或不形成与信息信号相对应。彗发旋转的彗发那样的形状的部分的大小可以全部一样，也可以不同。Z轴方向的以斑点图案表示的导电区域和X方向、Y方向的电极组，基本上没有相互电连接。即它们之间的电阻不是低的状态。其中，利用彗发那样的堆积部分接触Y轴方向电极来进行读的情况下，在该部分上，Z轴方向的导电区域与Y轴方向电极之间呈低电阻状态。Y轴方向的电极也可以起到抑制离子向X轴方向扩散的作用。因为是概念图，所以X、Y、Z轴并不与实际尺寸成比例。
(3)对于Z轴方向的上下电极，与通常的矩阵驱动存储器一样，在上部电极的上方和下部电极的下方进行布线，在电路图的X-Y的交点处设置晶体管或二极管，但为了实现配置了相对于晶体管的形成简便且占有面积小的二极管的矩阵驱动，优选即使以同向电压进行低电阻化和高电阻化(ON和OFF)，也可以稳定的进行多次的存储重写。为此的器件结构与驱动装置如下所述。当以同向电压而变成OFF时，或者在其前后优选向X轴方向电极或Y轴方向电极施加电压来辅助切断导电通路。
若只是为了该同向电压驱动稳定化的目的，则可以省略Y轴方向电极，只要X轴方向电极。
作为具体例子，如图3所示那样，上述X轴方向电极56在上述导电通路52两端的电极的一方的导电通路一侧的端附近通过其附近。尤其优选：X轴方向电极的Z轴方向上端到下端的范围，与上述导电通路的两端的电极中的一方的导电通路一侧的端在Z轴方向上大致在同一水平上(Z轴坐标大致相同)。进一步优选：通过上述导电通路两端的电极的导电通路一侧的端附近的Y轴方向两侧55。X轴方向电极在通过上述导电通路的两端的电极的导电通路一侧的端附近的两侧后，可以合为一条，也可以就那样分为2条。
用于将上述提高导电性的物质的分布保持为稳定状态的对X轴方向电极的电压施加，也可以选择在预定的Y坐标的X轴方向电极来进行，但为了在存储写入和读出的间歇有效进行，优选是在多个X轴方向电极上同时进行。在这种情况下，为了使由多次重写导致的的提高导电性物质(例如离子)的偏差在各存储单元中为相同的偏差，优选：进行如下符号变换后进行记录，即该符号变换为当对预定的多次次数进行平均时，则存储信息的数值的平均值(例如数字数据的“1”和“0”的、例如在X轴方向电极上施加电压的时间间隔平均值)在任意一个存储单元中大致为固定这样的符号变换。
为了提高集成度，用于多值以及/或者在膜厚方向多位地进行存储的方法如下所述。
(1)在上述电极之间，电导率高的路径使途中的电阻率与信息信号相对应来发生变化而形成。
(2)在上述电导率高的路径的途中，形成堆积了提高电导率的成分的区域54，由此可以使某电极之间的电阻率与信息信号相对应。三维结构的多位存储器的结构的示例如图19所示。该图表示的是在较宽范围内重复的三维结构的一部分。以斑点图案表示的部分是提高导电性的成分(离子或者原子)高浓度存在的区域。彗发旋转的彗发那样的形状的部分，是与数据相对应的提高电导率的成分的堆积部分。彗发的大小可以完全一样，也可以不同。Z轴方向的以斑点图案表示的导电区域组和X方向、Y方向的电极组基本上没有相互电连接。即它们之间电阻并不是低状态。
其中，当利用彗发那样的堆积部分与Y轴方向电极接触来进行读出时，由该部分而Z轴方向的导电区域与Y轴方向电极之间变成低电阻状态。X轴方向的电极的离子导电通路贯穿的孔存在于如图所示的全部8条电极中。Y轴方向的电极是用于抑制离子向Z轴方向扩散的电极。因为是概念图，所以X、Y、Z轴不一定与实际尺寸成比例。实际尺寸为缩小该图的Z轴方向的尺寸。另外，电极的宽度、高度、形状、间隔、在电极上形成的孔的大小等描绘为作为示图而便于理解的形态，所以如图19那样的形状和数值并非是最恰当的。
实际上，在大部分的层间的界面上产生或多或少的离子蓄积，但是与有目的地蓄积的上述高电导率区域相比，蓄积量较小，因此可以与彗发那样的部分进行区分。
虽然在该图中没有对固体电解质层、以及其间的界面层进行描述，但在附图范围的Z轴方向上存在3×4＝12层。对于形成彗发状的区域，是由在离子导电通路上端的上部电极、下端的下部电极、及通过其区域附近的Y方向电极、X方向电极上施加的电压与固体电解质层的界面(界面层)上的离子减缓效果相互作用而形成的。此时，离子从图的上方向下方移动。
除上述以外的其他的数据存储方法的例子，如下所述。
(4)使电极之间具有多个堆积了提高电导率的成分的区域或者与连结上述电极之间的方向具有角度而形成的部分。
(5)使每一条上述路径具有2条上述的可以在与连结电极之间的方向成角度的方向上施加电压的、与电导率高的路径并行地贯穿各层的平行的电极。
(6)使电导率高的路径的、与堆积了提高电导率的成分的区域或者与连结电极之间的方向具有角度的部分的边界对应于存储信息。
对上述进行总结如下。
作为半导体元件，是在偏离纵方向(Z轴方向)而配置的电极之间形成2层以上成分彼此不同的层，在上述电极之间施加脉冲电压来形成导电通路，使电阻值对应要存储的信息来发生变化的元件。并且，在上述导电通路的途中形成蓄积了提高电导率的成分的区域，由此使电阻率正确对应信息信号。更为优选在X轴方向、Y轴方向的至少一个方向上也形成电极并施加控制电压。由此可以使从上部电极扩散的离子适度返回，不用逆转Z轴方向的电压而用同向电压来使ON、OFF的多次重复稳定的工作。由此，可以在存储阵列的交点上不形成晶体管而是形成二极管来进行低成本的驱动。多值存储也可以正确进行。对于读出，可以利用由Z轴上部的电极和X轴方向电极之间的电阻或电磁感应产生的电动势。如果采用三维矩阵结构也可以进行多位存储。上述导电通路，其至少一部分与信息信号相对应并连结电极之间的方向具有角度而形成，进而也可以使导电通路进行开关、分支或合流。
上述的各个说明，使上部电极和下部电极(衬底一侧的电极)上下取反、关于上下的说明全部取反也成立。
也可以使用本发明的半导体器件的一部分作为存储器之间的逻辑电路的开关、广义的开关的分支、合流器件。在利用第三电极的效果进行切换的开关的情况下，控制电压没有施加在主电路上，所以可以如电磁继电器那样进行使用。
根据本申请所公开的发明，能够以低功耗消、低成本实现集成度(存储密度)高、且具备稳定的数据重写特性和开关功能的半导体器件。
附图说明
图1是在本发明的半导体器件中，表示存储单元的基本结构的剖视图。
图2是在本发明的半导体器件中，表示存储器单元的基本结构的概观图。
图3是在本发明的半导体器件中，表示可以利用同向电压进行ON/OFF驱动的存储器单元的结构例的剖视图。
图4是在本发明的实施例的半导体器件中，表示存储阵列的结构例的图。
图5是表示图4的半导体器件中的一部分电路的详细结构例的电路图。
图6是表示图4的存储阵列的写入动作中的时序图的例子的图。
图7是在本发明的实施例5的半导体器件中，表示存储阵列的结构的其他的例子的图。
图8是表示图7的存储阵列的读出动作中的时序图的例子的图。
图9是表示图7的存储阵列的写入动作中的时序图的例子的图。
图10是在本发明的半导体器件中，表示具有界面层的存储单元的基本结构的剖视图。
图11是在本发明的半导体器件中，表示具有界面层的存储单元的其他基本结构的剖视图。
图12是在本发明的半导体器件中，表示具有界面层的存储单元的其他基本结构的剖视图。
图13是在基于本发明实施例1的半导体器件中，示意表示其制造工序中的主要部分的结构例的剖视图。
图14是在基于本发明实施例1的半导体器件中，示意表示其制造工序中的主要部分的结构例的剖视图。
图15是示意表示接着图14的制造工序中的半导体器件的剖视图。
图16是示意表示接着图15的制造工序中的半导体器件的剖视图。
图17是示意表示接着图16的制造工序中的半导体器件的剖视图。
图18是在基于本发明实施例1的半导体器件中，表示X轴方向电极的形状的一个例子的剖视图。
图19是在基于本发明实施例1的半导体器件中，表示三维矩阵结构的概观图。
图20是在基于本发明实施例1的半导体器件中，表示三维矩阵结构的结构例的剖视图。
图21是在基于本发明实施例1的半导体器件中，当具有用于横向(Y轴方向)摆动电导率高的区域的电极时的概观图。
图22是在基于本发明实施例1的半导体器件中，表示横向(Y轴方向)摆动电导率高的区域来使其开关或分支的例子的剖视图
图23是在本发明其他实施例的半导体器件中，示意表示在具有每层电阻不同的固体电解质层的、与多值存储相对应的存储元件的情况下的剖面的例子的说明图。
具体实施方式
在以下的实施例中为了方便起见，分割成多个部分或实施例进行说明，但除了特别明示的情况以外，它们彼此并不是没有关系，而是一方是另一方的一部分或者是全部的变形例、细节、补充说明等的关系。另外，在以下的实施例中，当提及要素的数等(包含个数、数值、量、范围等)时，除了特别明示的情况和原理上明显被限定为特定的数的情况等以外，并不限定于其特定的数，既可以为特定的数以上，也可以为特定的数以下。
另外，在以下的实施例中，其构成要素(包含要素步骤等)，除了特别明示的情况和原理上明显被认为必须的情况以外，当然不一定是必须。同样，在以下的实施例中，在提及构成要素等的形状、位置关系等时，除了特别明示的情况和原理上明显被认为不是那样的情况以外，实际上包括近似或类似于其形状等的情况。这对于上述数值和范围也是同样的。
以下，根据附图详细说明本发明的实施例。在用于说明实施例的全部附图中，原则上同样的部件标记相同的符号，省略其重复说明。
<实施例1>
本实施例1的半导体器件具备存储单元，用于该存储单元的材料和结构为其主要特征。
(存储单元的基本结构)
图1示出本实施例的存储单元基本结构的剖视图。在此，示出在半导体衬底上形成的下部电极103、在半导体衬底表面上形成的上部电极101、以及在上部电极和下部电极之间的半导体衬底内由固体电解质层108和109这两层构成的结构。另外，在连接上部电极和下部电极的路径上的固体电荷质层内形成导电通路，而且在2层固体电解质层的界面附近形成导电物质蓄积区域104。
图2示出了本实施例的存储单元的概观图。在此，图2中示出的存储单元，在具有图1中示出的基本结构的存储器单元上，添加X轴方向电极和Y轴方向电极。
在图2中，优选的是在偏离纵向(Z轴方向)而配置的电极之间形成2层以上的成分不同的层，在上述电极1和电极3之间施加脉冲电压来形成导电通路2，使电阻值对应要存储的信息来发生变化。另外，在上述电导率高的路径的途中形成蓄积了提高电导率的成分的区域4，由此使电阻率正确对应信息信号。更优选的是在X轴方向、Y轴方向的至少一个方向上也形成电极。在形成两方的情况下，当导电通路2形成时，将靠近阳电极的电极称为Y轴方向电极，将靠近阴电极的电极称为X轴方向电极。
在图2的例中，首先形成厚度为30nm的Cu-Ta-O层，在其上形成厚度为30nm的Cu-Ta-S层。也可以用形成Cu-Ta-S层后经过自然氧化、或强制氧化形成的Cu-Ta-O-S层来代替Cu-Ta-O层。优选的是：在这两个层的中间，如图10所示，形成例如由Al2O3那样的致密且化学性稳定的氧化物构成的膜厚为1nm以上、10nm以下的界面层58。图2的上部电极1由Cu构成，下部电极3由W构成。在图中虽然大小、形状大致相同，但大小和形状也可以不同。在这种情况下，在表面上形成了晶体管等的硅衬底既可以在图的下面也可以在上面。在公开的文献中的固体电解质存储器中，当在Cu电极一侧施加正电压，则Cu的正离子向下方扩散。在上述的两个层内具有Cu离子迁移率的差异，所以可以在界面上暂且减缓(brake)Cu离子的运动。
当存在如图10所示那样的成为离子通过的电阻的界面层58时，则减缓更加明显。由此，在界面或者界面层的上方形成蓄积了离子的部分。在图中看起来像彗发(coma)的部分为离子蓄积部分54。但是，当施加下一个脉冲电压、或者电压进一步增加、或者施加电压高的下一个脉冲电压时，则通过界面导电通路向下方延伸。
除了如图10所示的界面层，可以在如图11所示的固体电解质层59和界面层58之间、以及固体电荷质层57和界面层58之间，层叠对导电通路52施加电压的电极55。
另外，如图12所示，也可以在固体电解质层59和固体电解质层57的两个层叠膜和下部电极53之间设置界面层58。
(用同向电压置位、复位)
当对上述X轴方向电极施加电压，抵消上述电导率高的路径的电阻的增减、即用同向电压来重复进行存储器的置位、复位时的多次重写的平均的提高导电性的物质的运动，来将提高导电性的物质的分布保持为稳定状态时，则当使Z轴方向的上端的上部电极和下端的下部电极为矩阵上的阵列时，在交点处具有二极管而不是晶体管即可，有利于低价格化、多层化。仅为了这个目的，可以省略Y轴方向电极、只要X轴方向电极。
具体的结构例如图3所示，上述X轴方向电极56在上述导电通路52的两端的电极的一方，例如在下部电极53的导电通路一侧的端附近，通过其附近。尤其优选：X轴方向电极的从Z轴方向上端到下端的范围位于与上述导电通路两端的电极中的一方的导电通路一侧的端在Z轴方向上大致相同的水平上(Z轴坐标大致相同)。更加优选通过上述导电通路两端的电极的导电通路一侧的端附近的Y轴方向两侧。X轴方向电极可以在通过上述导电通路两端的电极的导电通路一侧的端附近的两侧之后合为一条，也可以就那样分为2条。
当重写时，即使是由Cu电极供给Cu离子的Cu离子向下方运动的方向的电压脉冲，当施加电压或者电流高且短的脉冲时，则可以在导电通路及其周围产生热量，通过热扩散来切断导电通路。但是在这种情况下，若多次重复电阻的增减，则导电通路形成区域周围的Cu的浓度慢慢增加，切断导电通路变的困难。因此以适当的定时对X轴方向电极、Y轴方向电极、或者这两个电极施加使Cu离子返回Cu电极方向的电压，使浓度保持为常数。即使是上述的用于蓄积部分的正确形成和通过Y轴方向电极的孔的电压施加，若提供比Cu电极高的电位，虽然具有使离子部分地返回Cu电极的效果，但也可以在向一个单元的写入和向下一个单元的写入之间给与使离子返回Cu电极的方向的较高的电压。虽然可以选择预定的Y坐标的X轴方向电极来进行，但为了在存储写入和读出的间歇有效的进行，优选在多个X轴方向电极上同时进行。
即，可以对一个器件的全部的X轴方向电极、或者全部的Y轴方向电极、或者是它们两方施加同样的电压。由此，不需要指定地址。其中，向在X-Y面内构成矩阵的存储元件写入的数据的值，在较长的期间的平均中产生偏差时，例如在2值数据的情况下，当特定的元件“1”多，其他特定的元件“0”多时，则在其周围的电导性离子(Cu离子)的数量上产生差异。因此，那样的情况下，为使平均值不产生偏差而优选将原始数据变换成DC成分自由的数据列来进行写入、或对写入的地址指定加以考虑。扩大X轴方向电极的宽度，覆盖离子导电通路所通过的部分以外的大部分区域，控制Cu离子数量的效果提高。既可以将X轴方向电极的多个或者全部集中为一个电极上，也可以将Y轴方向电极的多个或全部集中为一个电极上。也可以在Y轴方向电极上设置包围各个Cu电极那样的立体的向上方突起的部分。
如上述那样，当能够以一个方向驱动施加在离子供给电极和对置电极之间的电压极性时，则因为不需要在X-Y矩阵驱动中在X-Y交点处配置晶体管，而用二极管即可，所以低成本化、高集成化的价值较大。这时，在X-Y交点处不是选择晶体管，而是各配置一个二极管。因而，不使用源极线。
利用上述那样的X轴方向电极的离子分布的控制，即使在施加彼此反向的电压来进行存储的重写的情况下，对抑制由于多次重写而产生的缓慢的离子分布变化也具有效果。
当进行易于形成提高电导率的成分较大的蓄积部分的电压施加时、和一下子施加高电压并进行难以形成蓄积部分的电压施加时，对蓄积部分是大还是小，或者蓄积部分的有还是无的差异进行区分，可以使蓄积部分的大小与信息信号相对应。在图1中，导电通路通过开在X轴方向电极上的孔之后向下方延伸。因此，当通过X轴方向电极的附近之后向下方延伸时，若施加电压使X轴方向电极变成比离子导电通路稍微高的正侧电位，则因为导电通路避开电极进行通过，所以可以控制从上述的蓄积部分的下端开始的导电通路的延伸。若更加准确地进行X轴方向电极的电压控制，则即使在虽然固体电解质层为1层、或为2层，但界面层不存在的情况下，也可以减缓离子的运动，形成上述蓄积部分。X轴方向电极以较小的间隔被紧密地形成，若导电通路所通过的孔为适当的大小，即若在下部电极的X-Y面内的最小尺寸的1/3倍以上、最大尺寸的1.5倍以下的范围内，则可以使之准确地通过孔。
在图中，还存在Y轴方向电极。优选在Y轴方向也存在电极，更加准确地实施控制。因为Y轴方向电极与上述的蓄积部分为大致相同水平的高度，或者，大致在同一平面上，因此当控制为与蓄积部分的电位相同，或变成比蓄积部分的电位高出1V以内的电位时，则可以控制蓄积部分的向Y轴方向的扩展来形成准确的大小的蓄积部分。在固体电解质层为1层的情况下，当以X轴方向电极减缓离子导电通路的向下方的延伸时，则存在离子导电通路在Y轴方向的某处避开X轴方向电极而向下延伸的可能性，所以优选在Y轴方向电极上也提给稍高的电位来对其进行抑制。X轴方向电极除了如图所示具有孔且导电通路通过其中的方式之外，也可以如Y轴方向电极那样，采用2条X轴方向电极分别通过Z轴方向的离子导电通路的左右的方式。在离子导电通路的附近以外，X轴方向电极和Y轴方向电极在Z轴方向上也可以在相同水平上。
在本实施例中，虽然采用了Cu电极，但是也可以采用由从Ag、Zn、Cd和Al组成的组中选出的至少一种元素构成、向固体电解质中扩散而得到的金属。当电极为Ag时，优选在固体电解质层内用Ag的硫族化合物来代替Cu的硫族化合物的方法。另外，电极可以不是纯粹的金属。也可以是例如Cu30Ta20O50那样组成的氧化物或硫族化合物。这时，更优选在与其电极的固体电解质层相反的一侧存在Ta、W等的金属电极。
另外，关于对置电极，应该避免使用Cu、Ag，优选也尽量避使用Au，使用优选的是：可使用尽量难以在像W、Ta、Mo、Nb、Cr、Ni、Co、Ti和Pt族元素那样的硫族化合物材料中扩散的金属，或者也采用氮化钛那样的导电性高、难以扩散的化合物。
(X-Y矩阵驱动)
当进行这样的电压施加时，虽然可以在全部的X轴方向电极、或者全部的Y轴方向电极上同时进行，但是只在通过正在进行写入的存储单元的附近的X轴方向电极、Y轴方向电极上进行，则更具有效果。那时的地址指定，优选采用与存储单元的地址指定相同的地址数据，且同时进行。
导电通路最终到达由W、Pt等的稳定性高的金属形成的另一方的电极。Y轴方向电极、X轴方向电极，除了使上述的蓄积部分的有无、或者大小与信息信号相对应之外，在使导电通路的粗细、是否到达另一方的电极、或者到另一方的电极有多少距离与信息信号相对应时，也能够发挥效果。优选利用OFF方向脉冲、接着ON方向脉冲的组合来控制电阻。总结采用了当用反向电压来重写时和用正向电压来重写时所使用的选择晶体管的电路的例子在下面进行记述。
(反向电压)
对在本实施例中所采用的从图4到图6的电路结构及其动作的一个例子进行说明。在基于本实施例的半导体器件中，是表示对在图1的导电通路的上方的电极和在下方的电极之间施加电压的电路的结构例的电路图。示出具有n×m位的存储单元的存储阵列结构。构成存储单元的元件也是同样的，为存储单元晶体管QM和存储元件RM。本实施例的特征在于：设置有2条位线，在位线对和字线的各个交点上设置有存储单元，可以对存储元件施加反向电压。以下，对图4示出的半导体器件的结构进行说明。
在图4中示出的半导体器件，在存储器阵列、多路器(multiplexer)MUX、行(row)译码器XDEC、列(Column)译码器YDEC、读出电路RC、重写电路PRGM的基础上，由公共放电电路CDCCKT构成。存储器阵列为在字线WL1～WLm和位线对(BL1L、BL1R)～(BLnL、BLnR)的各个交点上配置有存储单元MC11～MCmn的结构。各个存储单元是在位线BL1L～BLnL和位线BL1R～BLnR之间插入被串联连接的存储元件RM和选择晶体管QM的结构。在此，存储元件RM具有如在图4等中所述的结构，在位线BL1L～BLnL一侧连接有图4的上部电极53，在存储单元晶体管QM的一端连接有图4的下部电极TP。
读出电路RC、重写电路PRGM、公共放电电路CDCCKT，被分别连接到公共数据线对(CDL、CDR)。在多路器MUX内的列选择开关列CSWA和放电电路DCCKT中，添加与位线BL1R～BLnR相对应的部分。即，在列选择开关列CSWA中，添加被分别插入在位线BL1R～BLnR和公共数据线CDR之间的CMOS传输门(列选择开关)CSW1R～CSWnR。在CMOS传输门CSW1～CSWn、CSW1R～CSWnR的选通电极上，分别连接有作为列译码器YDEC的输出信号的列选择线对(YS1T、YS1B)～(YSnT、YSnB)。通过激活列选择线对(YS1T、YS1B)～(YSnT、YSnB)中的一对激活对应的一组的CMOS传输门，使位线对(BL1L、BL1R)～(BLnL、BLnR)的中的一组连接到公共数据线对(CDL、CDR)上。
放电电路DCCKT添加了被分别插入在位线BL1R～BLnR和接地电压VSS之间的NMOS晶体管MN1R～MNnR。NMOS晶体管MN1R～MNnR的栅电极上，分别连接有列选择线YS1B～YSnB。当待机时，通过使列选择线YS1B～YSnB保持为电源电压VDD，来导通NMOS晶体管MN1L～MNnL、MN1R～MNnR，使位线对(BL1L、BL1R)～(BLnL、BLnR)被驱动为接地电压VSS。
图5是表示图4的公共放电电路CDCCKT、读出电路RC、重写电路PRGM的详细的结构例的电路图。公共放电电路CDCCKT由NMOS晶体管MN101、MN102和NOR电路NR101构成。MN101被插入在公共数据线CDL和接地电压VSS之间，MN102被插入在公共数据线CDR和接地电压VSS之间。另外，在各自的栅电极上，连接有NOR电路NR101的输出端子。
在该NOR电路NR101的输入端子上分别输入后述的读出启动信号RD和重写启动信号WT。这些信号在待机状态时保持为接地电压VSS，因此通过晶体管MN101、MN102导通，来使公共数据线对(CDL、CDR)被驱动为接地电压VSS。另一方面，当读出动作时，读出启动信号RD被驱动为电源电压VDD，当重写动作时，重写启动信号WT被驱动为电源电压VDD，因此当这些动作时，晶体管MN101、MN102被切断。
读出电路RC由NMOS晶体管MN111、MN112、预充电(precharge)电路PC、读出放大器SA构成。预充电电路PC在节点SND处与读出放大器SA相连接。预充电电路PC由高电平(此处为电源电压VDD)的预充电启动信号PCE来激活，将节点SND等驱动为读出电压VRD。分别将晶体管MN111插入到公共数据线CDL和读出放大器SA之间，将晶体管MN112插入到公共数据线CDR和接地电压VSS之间。在这些晶体管的栅电极上，输入读出启动信号RD。
该读出启动信号RD如上所述，在待机状态时保持为接地电压VSS，所以此时晶体管MN111、MN112被切断。另一方面，在读出动作时，成为接地电压VSS的读出启动信号RD被驱动为电源电压VDD，因此通过晶体管MN111、MN112导通，来使公共数据线CDL连接到预充电电路PC和读出放大器SA，使公共数据CDR连接到接地电压VSS。通过以上的结构，在读出动作时，从公共数据线CDR经由位线BL1R～BLnR，被选择的存储单元中的晶体管QM的源电极被驱动为接地电压VSS。另外，从位线BL1L～BLnL经由公共数据线CDL，将与存储信息相对应的读出信号输入到读出放大器SA，由此可以进行与图8相同的读出动作。
重写电路PRGM由公共数据线驱动电路CDDL、CDDR，CMOS传输门CSW151、CSW152、NAND电路ND151、反相电路IV151构成。CSW151被插入到公共数据线CDL和公共数据线驱动电路CDDL之间，CSW152被插入到公共数据线CDR和公共数据线驱动电路CDDR之间。在它们的选通电极上分别连接有得到利用NAND电路ND151、反相电路IV151来对置位启动信号SETB、复位启动信号RSTB进行AND演算后的结果的重写启动信号WT和WTB。
在此，置位(低电阻化)启动信号SETB和复位启动信号RSTB，在待机状态时保持为电源电压VDD，所以可以通过使重写启动信号WT保持为接地电压VSS、使重写启动信号WTB保持为电源电压VDD，来切断公共数据线CDL、CDR和公共数据线驱动电路CDDL、CDDR。另一方面，当重写动作时，置位启动信号SETB或者复位启动信号RSTB被驱动为接地电压VSS，因此通过WT被驱动为电源电压VDD，WTB被驱动为接地电压VSS，CSW151、CSW152各自导通，来使公共数据线CDL、CDR和公共数据线电路CDDL、CDDR相连接。
公共数据线驱动电路CDDL由PMOS晶体管MP131、NMOS晶体管MN131、MN132、反相电路IV131构成。在置位电压VS和接地电压VSS之间，插入晶体管MP131和NMOS晶体管MN131，且将其漏电极作为节点N1。连接该节点N1和传输门CSW151，并且在节点N1和接地电压VSS之间插入晶体管MN132。
在晶体管MP131的栅电极上连接有置位启动信号SETB。在置位动作中，当成为电源电压VDD的置位启动信号SETB被驱动为接地电压VSS时，则通过晶体管MP131导通来经由传输门CSW151在公共数据线CDL上施加置位电压VS。在晶体管MN131的栅电极上连接有用反相电路IV131来使复位启动信号RSTB反相后的信号。当复位动作时，若成为电源电压VDD的复位启动信号RSTB被驱动为接地电压VSS，则通过晶体管MN131导通，来经由传输门CSW151对公共数据线CDL施加接地电压VSS。在晶体管MN132的栅电极上连接有重写启动信号WTB。该重写启动信号WTB在待机状态时保持为电源电压VDD，因此通过晶体管MN132导通，来在节点N1上施加接地电压VSS。
公共数据线驱动电路CDDR由PMOS晶体管MP141、NMOS晶体管MN141、MN142、反相电路IV141构成。在复位电压VR和接地电压VSS之间插入晶体管MP141和NMOS晶体管MN141，且将其漏电极作为节点N2。连接该节点N2和传输门CSW152，并且在节点N2和接地电压VSS之间插入晶体管MN142。
在晶体管MP141的栅电极上连接有复位启动信号RSTB。当复位动作时，若成为电源电压VDD的复位启动信号RSTB被驱动为接地电压VSS，则通过晶体管MP141导通，来经由传输门CSW152对公共数据线CDR施加复位电压VR。在晶体管MN141的栅电极上连接有用反相电路IV141来使复位启动信号SETB反相后的信号。当置位动作时，若成为电源电压VDD的置位启动信号SETB被驱动为接地电压VSS，则通过晶体管MN141导通，来经由传输门CSW152对公共数据线CDR施加接地电压VSS。在晶体管MN142的栅电极上连接有重写启动信号WTB。该重写启动信号WTB在待机状态时保持为电源电压VDD，因此通过晶体管MN142导通，来在节点N2上施加接地电压VSS。
图6是表示采用了图5的重写电路PRGM的重写动作的一个例子的波形图。如图6所示，在重写动作中，可以使与存储信息相对应的方向的电流流过选择的存储单元。即，当写入存储信息“1”的置位动作时，通过成为电源电压VDD的置位(存储写入)启动信号SETB被驱动为接地电压VSS，来使晶体管MP131、MN141变成导通状态，因此在被选择的存储单元中，可以使电流从存储元件RM流向晶体管QM。与此相反，当写入存储信息“0”的存储复位动作时，通过成为电源电压VDD的复位启动信号RSTB被驱动为接地电压VSS，来使晶体管MP141、MN131变成导通状态，因此在被选择的存储单元中，可以使电流从晶体管QM流向存储元件RM。
存储器元件RM一侧为源电极，因此有必要考虑存储单元晶体管的衬底偏压下降。为此，复位电压VR虽然与电源电压VDD相同或低于电源电压，但为了使复位电流的绝对值比置位电流大，要将复位电压VR设计得高于置位电压VS。在这样的复位动作中，与图9相同为短期间，但使与置位电流(IS)反向的复位电流(-IR)流过选择存储单元MC11。复位电流的绝对值(|-IR|)大于置位电流(IS)。
以上，通过利用在本实施例中所述的存储元件RM来构成图4、图5那样的半导体器件，可以实现集成度高且具有稳定的数据记录特性的半导体器件。
即，在置位动作中，例如，将位线BL1L施加为高电压、将位线BL1R施加为低电压，因此在从存储元件RM的上部电极53到下部电极TP的方向上产生电场。因此，上部电极的Cu被向下部电极方向放出。与此相反，在复位动作中，例如将位线BL1R施加为高电压、将位线BL1L施加为低电压，因此在从下部电极TP到上部电极53的方向上产生电场。因此，Cu离子被向上部电极53的方向吸引。由此，可进行重写动作。
在至此为止的说明中，关于存储单元晶体管的形式没做特别的限定。但是，将栅极氧化膜较厚的晶体管用于存储单元晶体管，也可以提高栅极电压。通过这样的结构和动作，可以抑制由存储元件RM产生的衬底偏压效果导致的存储单元晶体管QM的驱动能力下降，且在与现有相反的方向上也流过足够大小的复位电流。
同样的选择电路也可以被准备用于Y轴电极、X轴电极，Y轴电极用选择电路可在X、Z轴方向上集合2个电极以上进行选择，X轴电极用选择电路可在Y、Z轴方向上对2个电极以上进行选择。
(同向电压)
图7是在本发明的其他实施例的半导体器件中，表示其结构例的电路图。本实施例的电路结构是采用了由已经叙述过的固体电解质材料构成的存储层和使用其制造工序的存储阵列结构的一个例子，其特征是：相对于下部电极，在上部电极一侧施加高电压来使其动作。图6的半导体器件由存储阵列、多路器MUX、行译码器XDEC、列译码器YDEC、预充电电路PC、读出放大器SA、重写电路PRGM构成。
存储阵列是在字线WL1～WLm和位线BL1～BLn的各个交点上配置存储单元MC11～MCmn的结构。各存储单元是在位线BL和接地电压VSS端子之间插入被串联连接的存储元件RM和存储单元晶体管QM，且存储元件RM的一端被连接到位线BL上的结构。在此，存储元件RM在位线(BL)上连接有上部电极，在存储单元晶体管QM的一端上连接有下部电极TP。
作为行译码器XDEC的输出信号的字线WL被连接在存储单元晶体管QM的栅极上。预充电电路PC、读出放大器SA、重写电路PRGM被分别连接在公共数据线CD上。预充电电路PC由高电平(在此为电源电压VDD)的预充电启动信号PCE激活，读出公共数据线CD并驱动为电压VRD(电压电平下文记述)。
多路器MUX由列选择开关列CSWA和放电电路DCCKT构成。列选择开关列CSWA由被分别插入在位线BL1～BLn和公共数据线CD之间的多个的CMOS传输门(列选择开关)CSW1～CSWn构成。在CMOS传输门CSW1～CSWn的选通电极上，分别连接有作为列译码器YDEC的输出信号的列选择线对(YS1T、YS1B)～(YSnT、YSnB)。通过激活列选择线对(YS1T、YS1B)～(YSnT、YSnB)中的一个，来激活对应的CMOS传输门，使位线BL1～BLn中的一个被连接到公共数据线CD上。
放电电路DCCKT由分别被插入在位线BL1～BLn和接地电压VSS端子之间的NMOS晶体管MN1～MNn构成。在NMOS晶体管MN1～MNn的栅电极上分别连接有列选择线YS1B～YSnB。在待机时，通过列选择线YS1B～YSnB保持为电源电压VDD，来使NMOS晶体管MN1～MNn导通，位线BL1～BLn被驱动为接地电压VSS。
通过这样的结构，进行如图8所示的读出动作。下面，假设存储单元MC11被选择来进行说明。首先，通过使与由列译码器YDEC所选择的列选择线对(YS1T、YS1B)相对应的列选择开关CSW1导通，来使位线BL1和公共数据线CD相连接。此时，通过被激活的预充电电路PC，来经由公共数据线CD使位线BL1被预充电为读出电压VRD。该读出电压VRD被设计为电源电压VDD和接地电压VSS之间的电压电平，使得不发生存储信息的破坏。
接着，将成为电源电压VDD的预充电启动信号PCE驱动为接地电压VSS，使预充电电路PC成为非激活状态。并且，通过使由行译码器XDEC所选择的字线(WL1)上的存储单元晶体管QM导通，来在存储单元MC11内形成电流通路，在位线BL1和公共数据线CD上产生读出信号。
选择存储单元内的电阻值根据存储信息而存在差异，因此，在公共数据线CD上输出的电压根据存储信息而产生差异。在此，当存储信息为“1”时，存储器单元内的电阻值较低，位线BL1和公共数据线CD向接地电压VSS进行放电，变成小于参考电压VREF的电压。另一方面，当存储信息为“0”时，存储单元内的电阻值较高，位线BL1和公共数据线CD成为预充电状态，即被保持为读出电压VRD。通过以读出放大器SA对该差异进行判别，来读出选择存储单元的存储信息。最后，通过使列选择线对(YS1T、YS1B)为非激活状态，使晶体管MN1导通，来将位线BL1驱动为接地电压VSS，并且将成为接地电压VSS的预充电启动信号PCE驱动为电源电压VDD，激活预充电电路PC，由此返回待机状态。
图9表示如图7所示的存储阵列的写入动作。下面也与图4一样假设为存储单元MC11被选择来进行说明。首先，将成为电源电压VDD的预启动信号PCE驱动为接地电压VSS，使预充电电路成为非激活状态。接着，通过使与由列译码器YDEC所选择的列选择线对(YS1T、YS1B)相对应的列选择开关CSW1导通，来经由公共数据线CD使位线BL1和写入电路PRGM相连接。接着，通过使由行译码器XDEC所选择的字线(WL1)上的存储单元晶体管QM导通，来在存储单元MC11内形成电流通路，使写入电流流入位线BL1内。
写入电路PRGM是为了使写入电流和其施加时间成为与存储信息相对应的值而设计的。在此，当存储信息为“0”时，短时间施加较大的复位(高电阻化)电流IR。另一方面，当存储信息为“1”时，比复位电流的时间长地施加小于复位电流IR的置位电流IS。最后，通过使列选择线对(YS1T、YS1B)为非激活状态，使晶体管MN1导通，来将位线BL1驱动为接地电压VSS，并且将成为接地电压VSS的预充电启动信号PCE驱动为电源电压VDD，激活预充电电路PC，由此返回待机状态。
(下部结构形成工序)
接着，参照附图说明本实施例的半导体器件的固体电解质层形成前的制造工序。图13～图17是本事实例的半导体器件的制造工序中的主要部分剖视图。首先，利用众所周知的制造方法，形成如图13所示的MIS晶体管。在图13中，在例如由p型单晶硅等构成的半导体衬底(半导体晶片)11的主面上，例如通过STI(Shallow TrenchIsolation：浅槽隔离)法或者LOCOS(Local Oxidization of Silicon：区域硅氧化)法等，形成由绝缘体构成的元件分离区域12a。通过形成元件分离区域12a，在半导体衬底11的主面上形成由元件分离区域12a规定了范围的有源区域。
在半导体衬底11a的主面上，形成p型阱(well)13b、13c和n型阱14a。其中，p型阱13c形成在存储单元区域MARE内，p型阱13b和n型阱14a形成在逻辑电路区域LARE内。另外，例如利用热氧化法等，在p型阱13b、13c和n型阱14a的表面上形成由薄的氧化硅膜和氮氧化硅膜等构成的栅极绝缘膜用绝缘膜15a。绝缘膜15a的膜厚例如可以为1.5nm～10nm左右。在绝缘膜15上形成由低电阻的多晶硅膜等构成的栅电极16a、16b、16c。在成膜时或成膜后通过掺入杂质，来使栅电极16a、16b成为掺有n型杂质的多晶硅膜，使栅电极16c成为掺有p型杂质的多晶硅膜。
另外，通过离子注入(Ion Implantation)n型杂质等，在p型阱13b的栅电极16a的两侧的区域内形成n-型半导体区域17a，在p型阱13c的栅电极16b的两侧的区域内形成n-型半导体区域17b。另外，通过离子注入p型杂质等，在n型阱14的栅电极16c的两侧的区域内形成p-型半导体区域17c。在栅电极16c、16b、16c的一侧壁上，例如，在半导体衬底11上堆积由氧化硅膜、氮化硅膜或者它们的层叠膜构成的绝缘膜，对该绝缘膜进行各向异性蚀刻，由此形成侧壁(side wall)18a、18b、18c。
另外，通过离子注入n型杂质，在p型阱13c的栅电极16a和侧壁18a的两侧的区域内形成n+型半导体区域19a，在p型阱13b的栅电极16b和侧壁18b的两侧的区域内形成n+型半导体区域19b。在n型阱14的栅电极16c和侧壁18c的两侧的区域内，通过离子注入p型杂质等，来形成p+型半导体区域19c。而且，使栅电极16a、16b、16c、n+型半导体区域19a、19b、和p+型半导体区域19c的表面漏出，例如，堆积如钴(Co)膜的金属膜并进行热处理，由此在这些表面上形成各个金属硅化物层25。这样，得到图13的结构。
接着，如图14所示，在半导体衬底11上形成绝缘膜(层间绝缘膜)31a，以覆盖栅电极16a、16b、16c。绝缘膜31a例如由氧化硅膜等构成。也可以通过多个的绝缘膜的层叠膜来形成绝缘膜31a。绝缘膜31a形成后，根据需要进行CMP处理等使绝缘膜31a的上面平坦化。接着，将利用光刻(photo lithography)法在绝缘膜31a上形成的光致抗蚀剂图形(photo resist pattern)(未图示)作为蚀刻掩模，通过对绝缘膜31a进行干法蚀刻(dry etching)，来在绝缘膜31a上形成接触孔(contact hole)。在接触孔的底部，露出有半导体衬底11a的主面的一部分，例如半导体区域DN1～DN4、DNC、DP1、DP2(那些的金属硅化物层25a)的一部分、栅电极16a、16b、16c(那些的金属硅化物层25a)的一部分等。
接着，在该接触孔内形成插塞(plug)33a。此时，例如在含有接触孔的内部的绝缘膜31a上，通过溅射(sputtering)法等形成导电性势垒(barrier)膜33a之后，在导电性势垒膜33a上通过CVD法等形成钨(tungsten)膜33b，且通过CMP法或者蚀刻法等除去绝缘膜31a上的不要的钨膜33b和导电性势垒膜33a。由此，可以形成由残存在接触孔内而埋入的钨膜33b和导电性势垒膜33c所构成的插塞33a。
接着，如图15所示，在埋入有插塞33a的绝缘膜31a上形成绝缘膜34a。然后，将利用光刻法在绝缘膜34a上形成的光致抗蚀剂图形(未图示)作为蚀刻掩模，通过对绝缘膜34a进行干法蚀刻，来在绝缘膜34上形成布线沟。在该布线沟的底部，漏出有插塞33a的上表面。在布线沟中的露出在存储单元区域MARE的QM1、QM2的漏极区域(半导体区域DN3、DN4)上形成的插塞33a的布线沟35a，可以不是沟状的图形，而是尺寸大于从那露出的插塞33a的平面尺寸的孔(连接孔)状的图形。
接着，在该布线沟内形成布线M1。此时，例如在含有布线沟的内部(底部和侧壁上)的绝缘膜34a上，通过溅射法等形成导电性势垒膜36a后，通过CVD法等形成由钨膜等构成的主导体膜36b，通过CMP法或蚀刻法等除去在绝缘膜34a上的不要的主导体膜36b和导电性势垒膜36a。由此，可以形成残存在布线沟35内而埋入的由主导体膜36b和导电性势垒膜36c构成的布线M1。布线M1并没有限定为如上所述的埋入式钨布线，可以有各种变更，例如也可以采用埋入以外的钨布线或铝布线等。
接着，如图16所述，在埋入有布线M1的绝缘膜34a上形成绝缘膜(层间绝缘膜)41a。接着，将利用光刻法在绝缘膜41a上形成的光致抗蚀剂图形(未图示)作为蚀刻掩模，通过对绝缘膜41a进行干法蚀刻，来在绝缘膜41a上形成导通孔(through hole)(开口部、连接孔)。该导通孔形成于存储单元区域MARE内，在导通孔的底部，露出与QM1、QM2的半导体区域DN3、DN4相对应的布线M1的上表面。
接着，在导通孔内形成插塞43a。此时，例如在含有导通孔的内部的绝缘膜41a上，通过溅射法等形成导电性势垒膜43a之后，在其上通过CVD法等形成钨膜43b，通过CMP法或蚀刻法等除去在绝缘膜41a上的不要的钨膜43b和导电性势垒膜43c。由此，可以形成由残存在导通孔内而埋入的钨膜43b和导电性势垒膜43c构成的插塞43a。这样，在形成于绝缘膜41上的开口部(导通孔)内填充导电体材料来形成插塞43a。
在本实施例中，利用钨膜43b埋入导通孔内来形成插塞43a，但是也可以利用进行CMP处理时的插塞43a的上表面的平坦性变高的金属(CMP平坦性良好的金属)膜来代替钨膜43b。例如，作为上述CMP平坦性良好的金属，可以使用结晶粒径较小的钼(Mo)膜来代替钨膜43b。上述CMP平坦性良好的金属具有可以抑制由于插塞43a上表面的凹凸产生电场集中所导致的记录层52a的局部性变化的效果。其结果，可以更加提高存储单元元件的电气特性的均一性、重写次数可靠性和耐高温动作特性。
接着，如图17所示，在埋入有插塞43a的绝缘膜41上依次形成(堆积)氧化物固体电解质层51a、界面层52a和固体电解质层53a。界面层51a的膜厚(堆积膜厚)为例如0.5nm～5nm左右，界面层52a的膜厚(堆积膜厚)为例如2nm～10nm左右，固体电解质层53a的膜厚(堆积膜厚)为例如50nm～200nm左右。电极是使用光致抗蚀剂加工成X轴方向电极或者Y轴方向电极。在X轴方向电极形成之后形成固体电解质层且使下表面一致。Y轴方向电极在形成固体电解质层之后形成在其上。可以在X轴方向电极和其下方的界面层之间再设置一层固体电解质层。
上述各层固体电解质的非金属元素成分是元素周期表的上下方向上依次排列的元素的顺序。为硒、硫、氧的顺序。在此，选择硫和氧作为例子，采用Cu-Ta-O和Cu-Ta-S的组成。
固体电解质层是由组成彼此不同的2层以上的层叠膜构成的，该层叠膜包括：
具备从Cu、Ag、Zn、Cd和Al组成的组中选出的至少一种元素、和/或从Ta、Mo、Nb、Cr、Ni、Co、Ti和Pt族元素组成的组中选出的至少一种元素、以及O而构成的氧化物层；和
具备从Cu、Ag、Zn、Cd和Al组成的组中选出的至少一种元素、和/或从Ta、Mo、Nb、Cr、Ni、Co、Ti和Pt族元素组成的组中选出的至少一种元素、以及从O、S、Se、Te组成的组中选出的至少一种元素而构成的层。
另外，作为固体电解质层的其他例子，也可以采用Cu-O和Ta-O的组成。
在最上部通过溅射和采用了光致抗蚀剂的蚀刻，与各插塞状下部电极相对应，在正上方或与预定的角度、预定的方向错开来形成由厚度50nm的Cu构成的上部电极。在固体电解质层的界面上形成厚度为1nm的氧化钽层。
(写入方法)
写入是通过在所选择的上下电极对之间、或者外加的通过上述电极之间的导电通路的附近的X轴方向电极、或Y轴方向的电极上，施加使作为形成低电阻区域的成分的Cu正离子向下方移动的电压，或者是施加使之延迟向下方的移动而在与层叠膜的面平行的方向上扩散的电压来进行的。对于在与面平行的方向上扩散，可以利用固体电解质层的界面、或者在界面上形成的较薄的间隙少的界面层。
通过施加使与面平行的方向上扩散的正离子返回上部电极的逆电压来消除写入的信息。
若选择多对上下电极，以使通过附近的Y轴方向电极或X轴方向电极不同，则可以同时进行多个导电通路的信息写入，提高写入传送效率。
本实施例的驱动电路在低电阻化、高电阻化的驱动下使电压的极性反向，但是也可以通过众所周知的例如相变存储器的驱动电路，以同极性来进行驱动。此时，高电压的短脉冲使导电通路发热，使离子向周边扩散。在这种方法中，可以重写的次数变少。
当写入时，利用在写入位置附近的各电极上施加的脉冲的数量和宽度来控制上述成对的电极之间的提高电导率成分的运动。在具体的例子中，当形成蓄积提高电导率的成分的部分来进行存储时，在上下电极之间施加3伏、脉冲宽度100μs的脉冲，在通过写入位置的正下方的X轴电极上施加比与其大致同步的上部电极低0.1伏到2伏的电压(以+2伏为例)的相同宽度的脉冲，在通过写入位置的正上方的X轴电极上施加比大致同步的上部电极低0.1伏到1.5伏、比通过正下方的电极相对的低0.1伏以上的电压(以+2.5伏为例)，在通过横向两侧的Y轴方向的电极上施加比上部电极低0.1伏到2伏、相对于上述通过正下方的X轴方向的电极相同或低1伏以下的电压(以+1.5伏为例)的脉冲电压。当不形成提高电导率的成分的蓄积部分(例如与数字数据的“0”相对应)时，降低通过写入位置的下方的X轴方向的电极的电压。例如，作为+0.5伏的电压，使正离子容易通过。此时，优选使另一个下方的X轴方向电极的电压变的更低，例如使用0.2伏来吸引离子。
(多值多位记录)
也可以对施加在这些电极上的电压和/或脉冲宽度进行细微调节，来将提高电导率的成分蓄积的部分的大小控制为多值。此时，可实现例如1字节的多值且多字节的存储。
其中，对Y方向电极的电压施加不是必须的，可以不施加电压、省略Y方向电极本身。
在各层包含的金属元素中，存在相邻的至少2层内公共的金属元素。
一种半导体器件，其特征在于：当进行写入时，以ON方向脉冲(上部的Cu电极为阳极)控制上下的电极之间的电阻。
一种半导体器件，其优点在于：以OFF方向脉冲、接着为ON方向脉冲的组合来控制电阻。
(读出方法)
因为可以在X、Y、Z的3轴方向上施加电压，所以可以考虑若干种读出方法。
(电阻值检测)
首先，作为最接近现有方法的方法，是在离子供给电极和对置电极之间施加电压来检测电阻值的方法。
(与X轴方向电极的电阻值检测)
是当读出时，在对应的电导率高的路径的任何一端的电极、和Y轴方向电极中的至少通过对应的电导率高的路径附近的电极之间施加电压，并根据其电阻检测所存储的信息的方法。若使电阻率下降的成分的蓄积部分与Y轴方向电极相接触或接近，则可以作为电阻值的变化进行检测。可以在相邻的两个Z轴方向导电通路之间设置了一条Y轴方向电极或设置2条Y轴方向电极。1条的情况下，容易提高集成度，但存在导电通路的途中的彗发状的蓄积部分到达两方的X轴电极的可能性，因此当读出时有需要也分别指定选择X轴方向电极的Y轴方向坐标，或每隔一个分为两组并选择某一组来进行读出。
作为读出方法的另外的一个例子，可以考虑如下方法：对Z轴方向的导电通路施加电压的同时，检测X轴方向的电极之间的电压。X轴方向的电极，在Z方向上依次选择电极对，来读取在导电通路的Z轴方向的哪个位置上蓄积有降低电阻的成分。
(电磁感应电压检测)
作为其他的一个例子，在隔着要读出的Z轴方向的导电通路且通过两侧的2条X轴方向电极上流过彼此反向的脉冲电流，读出在X轴方向电极上引起的电动势。当在Y轴方向电极上流过读出电流时，则根据安培(Ampere)的右手螺旋定律，当在电流的方向上旋入右旋转螺旋时，在螺旋的旋转方向上产生磁场。根据毕奥-萨伐尔(Biot-Sabart)定律，磁场的强度为：dH＝(J sinθ ds)/4πr2。
由另一侧的相反方向地流过电流的X轴方向电极，也产生同方向的磁场。通过这些磁场，离子聚集产生涡电流，由此在离子聚集的金属圆板上在垂直方向上产生磁场。当在2条X轴方向电极上流过稍微错开了定时的脉冲电流时，则涡电流在圆板上移动。
利用图18所示的Y轴方向电极的形状，涡电流较强的部分从右下向左上斜着移动。实际上，在Y轴方向上近距离地存在有多个Z轴方向的导电通路，但在该图中只示出了一个，为了使容易理解，上下延伸X轴方向电极的两端来进行图示。Y轴方向电极可以在从图的下方向上倾斜、朝向右上方之后，在通过下一个Z轴方向电极的附近之前倾斜、回到左上方。在倾斜回到左上方的情况下，Z轴方向电极排列而配置在图的正上方向上，当不是该情况时，在倾斜的右上方向上依次错开少许而配置。X轴方向电极通过上述离子聚集的附近，因此当涡电流斜着移动时，则涡电流产生的磁场的磁力线横穿X轴方向电极，与发动机的原理相同地产生电动势。若Y轴方向电极和X轴方向电极在交叉处正交，则X轴方向电极产生的磁场的磁力线，由于流过2条Y轴方向电极的脉冲电流的时序偏差，即使向X轴方向移动，横穿也较少，难以产生基于Y轴方向电流的直接电动势。因此，可以根据X轴方向电极的电动势来检测离子聚集的有无和大小。当考虑在该图中所示的X-Y平面时，则在通常的矩阵状存储单元配置中，在交点上配置晶体管或二极管，但本实施例的情况下，若维持Y轴方向电极的电压以不受来自其他电极的影响，则几乎没有通过其他的交叉点的环绕，不需要晶体管或二极管。
若通过Y轴方向电极的辅助来同时读出接近X轴方向电极的多个导电通路的信息，则可以大幅度地提高读出传送率。当在X轴方向上稍微偏移地施加Y轴方向电极的脉冲时，则可以分离各Y轴坐标的信息来进行读出。为了提高传送率，不可避免要交迭(overlap)来自附近的X轴坐标的读出信号，因此当进行预定的较短时间宽度的平均的电动势大致变为常数这样的编码之后进行记录时，可以防止读出的错误。
本实施例示出了X-Y二维配置的情况，但本发明的实施例还包括：可以在X-Y交点上不配置晶体管而是配置二极管来进行读出，因此用众所周知的方法照原样地重叠多层(多个阶层)该二维配置来作为三维结构，以低成本提高每单位面积的存储容量、即提高集成度。在上面的阶层中，优选每个阶层地都形成硅层，在其上形成二极管或选择晶体管。
<实施例2>
(三维矩阵结构)
本实施例中，在电极之间多层地形成成分不同的层，利用电压来在电极之间形成电导率高的路径。使上述电极之间、或者与其正交的电极之间的电阻值发生变化来进行存储。
在本实施例中，在上述电导率高的路径的途中形成堆积了提高电导率的成分的区域。
在电极之间存在多个堆积了提高电导率的成分的区域。
电导率高的路径的、堆积了提高电导率的成分的区域与存储信息相对应。
在上述的分界部分上，与存储信息相对应而形成有形成电导率高的路径的元素小块。
可以利用上述的对应关系，在读出时进行错误搜集。
图19是在本发明实施例1的半导体器件中，表示包含在其中的存储单元的三维矩阵结构的一部分的概观图。固体电解质层虽然在该图中没作描述，但在图的范围的Z轴方向上存在3×4＝12层。在上下的电极之间形成的导电通路(电导率高的区域)，在层的界面上对提高电导率物质的运动有阻碍，因此有容易形成蓄积部分的倾向。
该图是在较广范围内重复的三维结构的一部分。以斑点图案表示的部分是导电性离子高浓度地存在的区域。彗发旋转的彗发那样的形状的部分，是与数据相对应的离子的堆积部分。彗发的大小可以全部相同，也可以不同。
Z方向的导电区域组和X方向、Y方向的电极组，没有彼此电连接。Y轴方向的电极的离子导电通路贯穿的孔存在于全部的8条电极中。X轴方向的电极用于抑制离子向Y轴方向的扩散。因为是概念图，所以X、Y、Z轴不一定与实际尺寸成比例。实际尺寸是缩小该图的Z轴方向的尺寸。
对于形成彗发状的区域是，在离子导电通路的上端的上部电极、下端的下部电极、和通过其区域附近的X方向电极、Y方向电极上施加的电压时，在固体电解质层的界面(界面层)上的离子的减缓效果相互作用来进行形成的。此时，离子由图的上方向下方移动。
在上述各层上，在面内方向上存在玉石编带状的、且玉石位置与圆盘接近并在中央附近开有孔的电极。当写入时，可以在一根根的编带上从两端施加电压。
当读出时，在选择上下的电极对来施加电压的同时，根据横穿对应的电导率高的路径的玉石编带状电极的电阻值，检测在上述电导率高的路径中的低电阻成分凝结的部分、或与连接电极之间的方向成角度的部分的存在。
优选在上述各层的界面上，具有氧化物、氮化物或其中的氧或氮浓度高的界面层。
图20是在本发明实施例1的半导体器件中，表示其中含有存储单元的三维矩阵结构的一部分的剖视图。
如图20所示，是当读出时，在对应的电导率高的路径的某一端的电极、和在Y轴方向电极中的至少通过对应的电导率高的路径附近的电极之间施加电压，根据其电阻检测被存储的信息的方法。若使电阻率下降的成分的蓄积部分与Y轴方向电极接触或者接近，则可以作为电阻值的变化进行检测。可以在相邻的2个Z轴方向导电通路之间设置1条Y轴方向电极(图20(a))、或设置2条Y轴方向电极(图20(b))。1条的情况下，容易提高集成度，但存在导电通路的途中的彗发状的蓄积部分到达两方的X轴电极的可能性，因此当读出时需要分别指定选择X轴方向电极的Y轴方向坐标，或每隔一个分为两组并选择某一组来进行读出。在相对于1条导电通路具有1条Y轴方向电极的情况下，以及在相对与1条导电通路具有2条Y轴方向电极的情况下，通过导电通路的两侧的Y轴方向在导电通路的附近之外，可以如图1(b)所示那样合为1条，也可以如图1(a)所示那样独立。合流为1条时容易减小单元面积、提高集成度。在图20(a)中，X轴方向电极是相对于1条导电通路为1条、且为具有通过导电通路的孔的类型。观察在含有从其长度方向上引出中心线的垂直面上切开的剖面。在图20(b)中，X轴方向电极相对于1条导电通路为2条，根据图的剖面，左右通过前面与里侧。相对于1条导电通路的X轴方向电极、Y轴方向电极的条数，优选根据用途来分别最适当地进行选择。
优选根据写入脉冲的数量或者宽度来控制多值存储写入。
上述各层的非金属元素成分，优选成为在元素周期表的上下方向上依次排列的元素的顺序。其中，可以具有多层相同元素为主成分的层。
优选具有用电极隔着由金属的硫族化合物构成的层和由与其相比、原子序号相对地相同或较小的硫族化合物或者氧化物构成的层的结构。
在各层中包含的金属元素，优选在相邻的至少2层上是公共的。驱动电路、驱动方法、器件的下部的形成工序等和实施例1相同。
<实施例3>
在本实施例中，上述电导率高的路径在其至少一部分中与连接电极之间的方向具有角度而形成。
在电极之间存在多个堆积了提高电导率的成分的区域、或者与连结上述电极之间行的方向具有角度而形成的部分。
在本实施例的代表性的结构中，如图21所示，具有可以在与连接上述电极之间的方向成角度的方向上施加电压的电极50、50’。即，每一条上述路径具有2条在电导率高的路径上并行贯穿各层的平行的电极。在本实施例中，电导率高的路径的连接电极之间的方向和与其具有角度的部分的边界对应于存储信息。
例如，当存储数字数据时，在0的情况下，贯穿层后笔直地延伸电导率高的路径，在1的情况下，与面平行的、例如图中在右方向上延伸电导率高的路径，之后在对置电极方向上延伸电导率高的区域。在接着继续为1的情况下，这次在横向配置的电极50、50’之间施加电压来使电导率高的路径在左方向上延伸。这样，在1的情况下，交替左右摇摆、锯齿形(zigzag)地延伸电导率高的路径。相反，也可以在0的情况下左右交替摇摆，在1的情况下笔直延伸。更优选在根据变换规则变换数字数据之后进行存储。例如，当使用例如在光盘中所采用那样的(2、7)调制、8-16调制等时，则可以使2个1之间必然存在0。此时，当1出现时，不会接着出现1，所以可以只在右或左方向上摇摆路径。
对于左右摇摆导电通路，可以使用Y轴方向电极或X轴方向电极来替代电极50、50’。此时，在通过所着眼的导电通路的左右的Y轴方向或者X轴方向电极上施加电位差。
在上述的边界部分上，与存储信息相对应而形成有形成电导率高的路径的元素小块，则动作稳定。
优选利用上述的对应关系，当读出时像例如在光盘中所进行那样来进行错误搜集。
对于读出，可以利用在横向摆动的部分中离子量较多，来与实施例1同样地进行。在Z轴方向的位数较少的情况下，可以通过比较导电通路和Z轴方向的电极50、50’等之间的电阻、电容、电动势的大小来进行读出。优选在进行了容易检测和订正错误那样的信号变换之后进行存储写入。此时，根据与导电通路在右侧的部分和在左侧的部分的数量相对应的电阻、电容、或电动势来读取所存储的信息。
驱动电路、驱动方法、器件的下部的形成工序等与实施例1相同。
(智能型的存储器和开关)
本实施例的半导体器件，当布线三维地延伸出去时，则布线的各部分的连接强度成为信息的存储，在这一点上与大脑新皮质的记忆类似，对应一种智能型计算机的存储部分。也可以通过连接方向的选择、切换来进行简单的逻辑处理。在智能型计算机中，使用与神经细胞相对应的电路来驱动开关。优选如实际的神经细胞那样，在神经细胞对应电路的输入、输出之间，设置输入与来自位于横向的神经胶质细胞的神经传输物质相对应的信号、作为来自上位阶层的反馈信号的例如DC偏压、根据情况从神经细胞电路外供给的脉冲波形的部分。更为优选的是将该输入部分取为多个，将一个作为提供神经细胞阈值的对比较器的输入。将与文字相对应的神经细胞电路并列排列，使其与句子相对应来串联排列，由此使之对应流程图的图形记号(四方形或菱形等)内的句子。由于要使那些向神经细胞电路组的输入和输出的关系表示图形记号中的处理，因此优选读出利用本发明的开关组以连接、非连接来存储处理内容的信息，作为电信号进行传送，输入到设置在各神经细胞对应电路的上述中间的输入上。
这样的情况下，也可以进行导电通路的途中的分支、合流的至少一方，因此可以更加接近大脑内的状况。可以利用施加在Y轴方向电极上的电压来控制导电通路的方向，因此可以进行开关、分支和合流。在图22(a)中示出开关的例子，在图22(b)中示出分支的例子。在开关的例子中，在进行开关工作的导电通路到达的前方的路径上，若具有来自上部电极的导电通路，则成为合流。在该情况下，示出下例：为了使被弯曲了的导电通路容易通过，X轴方向电极也不是具有孔且使导电通路通过孔的类型，而是在导电通路的左右被分成了2条的类型。逻辑处理通过电极的电压的反馈或前馈来进行。在导电通路的途中设置数字逻辑电路和模拟电路，可以进行更高级的处理。在该器件中，像采用了电磁铁和接点等的机械开关那样，具有可以将进行开关的电路(Z轴方向的电路)和用于切换开关的驱动电路(对Y轴方向、或者X轴方向电极的电压施加电路)取为其他系统这样的优点。
在图22中，对于为了进行开关动作而使导电通路横向延伸，在通过导电通路附近的X轴方向电极、Y轴方向电极上，施加横向牵引导电性提高成分(Cu离子等)的横向电场，接着施加向下的电压。若还施加将横向牵引之前的原来的导电通路向下牵引的电场，则成为分支。在图22的例子中，对于形成与上部电极没有相连的导电通路，在暂时形成由上部电极到达下部电极的导电通路之后，可以利用上部电极和途中的X轴方向或者Y轴方向电极之间的电压脉冲施加来切断导电通路。也可以设计成利用开关和分支发生时的电场来进行自然切断。
<实施例4>
在本实施例中，如图23所示，逐层地改变固体电解质层的电阻值。例如，变化为2kΩ、5kΩ、25kΩ，以使其电阻为彼此2倍以上的不同。其他部分和实施例1或实施例2相同。此时，利用提高电导率的成分来使层依次短路，由此将电阻控制为多值并进行存储，因此不一定需要形成堆积了提高电导率的成分的区域。
驱动电路、驱动方法、器件的下部的形成工序等和实施例1相同。
<实施例5>
在本实施例中，在如图23所示的结构中，在层的边界附近形成离子聚集，并且逐层地改变层的电阻。在层的两界面上形成离子聚集，以导电通路使两界面的离子聚集短路，由此能够以较小的偏差对层进行短路，因此，即使各层的电阻相同，另外，即使作为改变电阻也为大幅度地改变，也可以准确读出存储信息。例如，使之变化为2kΩ、5kΩ、10kΩ那样，以使其电阻为彼此2倍以上的不同。其他部分和实施例1或实施例4相同。如图那样，若在一个或多个的界面上形成Y轴方向电极、进一步根据需要形成X轴方向电极，则可以进行更准确的控制，但这些电极的形成不是必须的。
以上，根据实施例具体说明了由本发明人完成的发明，但本发明并不限于上述实施例，而是在不脱离其主旨的范围内可以进行各种变更。
[工业上的利用可能性]
本发明的半导体集成电路器件可以广泛应用于含有采用了电阻变化材料的能够以一个方向的电压进行重写的存储单元的存储器件、可以在膜厚方向上进行多位存储的高密度集成存储器件、或者存储电路和逻辑电路被设计在同一半导体衬底上的逻辑混载型存储器件等，且有利于低成本化，在以低功耗使用这种产品的情况下更为有效。

Claims (25)

1.一种半导体器件，其特征在于，
包括：
设置在半导体衬底上的第一电极；
与上述第一电极相对而设置在上述半导体衬底上的第二电极；以及
设置在上述第一电极和上述第二电极之间且至少层叠2层成分彼此不同的固体电解质层而构成的层叠膜，
其中，上述第一电极包含：通过被扩散到上述固体电解质层内而在上述固体电解质层内形成由低电阻构成的导电通路的金属，
上述层叠膜被层叠为：使设置在靠近上述第一电极一侧的固体电解质层的对上述金属的迁移率比设置在靠近上述第二电极一侧的固体电解质层的对上述金属的迁移率高。
2.根据权利要求1所述的半导体器件，其特征在于，
若将形成在连结上述第一电极与第二电极的上述固体电解质层内的电导率高的导电通路的方向设为Z轴方向，则
在与上述Z轴方向大致正交的X轴方向上，隔着上述导电通路而在该导电通路的一边侧或两边侧设置有X轴方向电极。
3.根据权利要求2所述的半导体器件，其特征在于，
还包括：对上述X轴方向电极施加电压来控制上述导电通路的电阻值的单元。
4.根据权利要求2所述的半导体器件，其特征在于，
在与上述X轴方向和上述Z轴方向分别正交的Y轴方向上，隔着上述导电通路而在该通路的两侧设置有Y轴方向电极。
5.根据权利要求4所述的半导体器件，其特征在于，
包括：当对上述X轴方向电极或上述Y轴方向电极的至少一方施加电压来反复进行上述导电通路的电阻值增减时，使蓄积在上述导电通路内的提高导电性物质的分布保持为稳定状态的单元。
6.根据权利要求5所述的半导体器件，其特征在于，
上述保持为稳定状态的单元是在上述第一电极或上述第二电极的任意一方的附近、设置在上述导电通路的端部附近的上述X轴方向电极。
7.根据权利要求1所述的半导体器件，其特征在于，
在上述导电通路的途中具有蓄积了提高导电性物质的导电物质蓄积区域，
上述半导体器件包括：通过使上述导电物质蓄积区域的电阻值与信息信号相对应来根据上述电阻值识别上述信息信号的单元。
8.根据权利要求7所述的半导体器件，其特征在于：
为了通过多次进行存储在上述导电通路中的信息的重写来使上述提高导电性物质的蓄积的偏差在各存储单元中为相同的偏差，若对上述重写次数进行平均，则在进行了使存储信息的数值的平均值在各存储单元中为固定这样的符号变换之后进行记录。
9.根据权利要求1所述的半导体器件，其特征在于：
具有多个成对的上述第一电极和第二电极，
上述导电通路在其至少一部分中具有与连结上述成对的第一电极和第二电极的方向不同的角度。
10.根据权利要求9所述的半导体器件，其特征在于：
具有多个上述导电通路，
具有将上述导电通路之一切换为不同角度的通路或者使其分支的切换单元。
11.根据权利要求10所述的半导体器件，其特征在于：
上述切换单元包括：被设置在上述固体电解质层的各层并隔着上述导电通路而配置的一对电极。
12.根据权利要求10所述的半导体器件，其特征在于：
上述导电通路与在上述导电通路上具有角度的部分的边界部分是信息存储单元。
13.根据权利要求4所述的半导体器件，其特征在于：
当读出存储在上述导电通路中的信息时，在对应的导电通路的某一端的电极与设置在上述导电通路附近的Y轴方向电极之间施加电压，并根据上述电极间的电阻检测所存储的信息。
14.根据权利要求4所述的半导体器件，其特征在于：
当读出存储在上述导电通路中的信息时，对设置在对应的导电通路附近的Y轴方向电极施加电压，并根据在X轴方向电极上产生的电动势检测存储在上述导电通路中的信息。
15.根据权利要求4所述的半导体器件，其特征在于：
当读出存储在上述导电通路中的信息时，在对应的导电通路上施加电压，并根据设置在上述导电通路附近的X轴方向电极或Y轴方向电极上产生的电动势检测存储在上述导电通路中的信息。
16.根据权利要求4所述的半导体器件，其特征在于：
还包括：利用写入脉冲的数量或宽度将成对的上述电极之间或接近它们而形成的电极之间的电阻控制为多值的单元。
17.一种半导体器件，其特征在于，
包括：
设置在半导体衬底上的具有第一电导率的第一电极；
与上述第一电极相对而设置在上述半导体衬底上的具有第二电导率的第二电极；以及
设置在上述第一电极和上述第二电极之间且层叠至少2层的固体电解质层而构成的层叠膜，
其中，上述第一电极包含：通过被扩散到上述固体电解质层内而在上述固体电解质层内形成由低电阻构成的导电通路的金属，
上述半导体器件具有：设置在上述固体电解质层的各个层之间且迁移率比上述第一固体电解质层和第二固体电解质层的迁移率低的界面层。
18.根据权利要求17所述的半导体器件，其特征在于：
上述界面层的膜厚为1nm以上10nm以下。
19.根据权利要求17所述的半导体器件，其特征在于：
在上述固体电解质层的各层界面的至少一层具有氧或氮浓度高的界面层。
20.根据权利要求17所述的半导体器件，其特征在于：
上述固体电解质层的各层中所包含的非金属元素成分从上述第一电极一侧开始依次为在元素周期表的同族元素内从上至下排列的元素。
21.一种半导体器件，其特征在于，
包括：
设置在半导体衬底上的第一电极；
与上述第一电极相对而设置在上述半导体衬底上的第二电极；以及
设置在上述第一电极和上述第二电极之间且至少层叠2层成分彼此不同的固体电解质层而构成的层叠膜，
其中，上述第一电极包含：通过被扩散到上述固体电解质层内而在上述固体电解质层内形成由低电阻构成的导电通路的金属，
上述第一电极由从Cu、Ag、Zn、Cd和Al组成的组中选出的至少一种元素构成，上述第二电极由从W、Ta、Mo、Nb、Cr、Ni、Co、Ti和Pt族元素、以及氮化钛组成的组中选出的至少一种构成，
上述固体电解质层是组成彼此不同的2层以上的层叠膜，该层叠膜包括：
具备从Cu、Ag、Zn、Cd和Al组成的组中选出的至少一种元素、从Ta、Mo、Nb、Cr、Ni、Co、Ti和Pt族元素组成的组中选出的至少一种元素、以及O而构成的氧化物层；和
具备从Cu、Ag、Zn、Cd和Al组成的组中选出的至少一种元素、从Ta、Mo、Nb、Cr、Ni、Co、Ti和Pt族元素组成的组中选出的至少一种元素、以及从O、S、Se、Te组成的组中选出的至少一种元素而构成的层。
22.根据权利要求21所述的半导体器件，其特征在于：
上述第一电极由组成中包含Cu的氧化物或者硫族化合物构成，
上述第二电极由从W、Ta、Mo、Nb、Cr、Ni、Co、Ti和Pt族元素、以及氮化钛组成的组中选出的至少一种构成。
23.一种半导体器件，其特征在于，
包括：
设置在半导体衬底上的具有第一迁移率的第一电极；
与上述第一电极相对而设置在上述半导体衬底上的具有第二迁移率的第二电极；以及
设置在上述第一电极和上述第二电极之间且层叠至少2层的固体电解质层而构成的层叠膜，
其中，上述第一电极包含：通过被扩散到上述固体电解质层内而在上述固体电解质层内形成由低电阻构成的导电通路的金属，
上述第一电极由Cu构成，上述第二电极由W或Pt构成，
上述界面层为Al2O3，
上述固体电解质层是层叠膜，该层叠膜由
具备Cu-Ta-O而构成的硫族化合物层；和
具备Cu-Ta-S而构成的硫族化合物层
构成。
24.根据权利要求23所述的半导体器件，其特征在于：
上述第一电极由组成中包含Cu的氧化物或者硫族化合物构成，
上述第二电极由从W、Ta、Mo、Nb、Cr、Ni、Co、Ti和Pt族元素、以及氮化钛组成的组中选出的至少一种构成。
25.一种半导体器件，其特征在于，
包括：
设置在半导体衬底上的第一电极；
与上述第一电极相对而设置在上述半导体衬底上的第二电极；以及
设置在上述第一电极和上述第二电极之间且至少层叠2层成分彼此不同的固体电解质层而构成的层叠膜，
其中，上述第一电极包含：通过被扩散到上述固体电解质层内而在上述固体电解质层内形成由低电阻构成的导电通路的金属，
上述第一电极由从Cu、Ag、Zn、Cd和Al组成的组中选出的至少一种元素构成，上述第二电极由从W、Ta、Mo、Nb、Cr、Ni、Co、Ti和Pt族元素、以及氮化钛组成的组中选出的至少一种构成，
上述固体电解质层是组成彼此不同的2层以上的层叠膜，该层叠膜包括：
具备从Cu、Ag、Zn、Cd和Al组成的组中选出的至少一种元素或者从Ta、Mo、Nb、Cr、Ni、Co、Ti和Pt族元素组成的组中选出的至少一种元素、以及O而构成的氧化物层；和
具备从Cu、Ag、Zn、Cd和Al组成的组中选出的至少一种元素或者从Ta、Mo、Nb、Cr、Ni、Co、Ti和Pt族元素组成的组中选出的至少一种元素、以及从O、S、Se、Te组成的组中选出的至少一种元素而构成的层。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008059053A1 (en) * 2006-11-17 2008-05-22 Basf Se Method for increasing the dry biomass of plants
JP2009246085A (ja) * 2008-03-31 2009-10-22 Hitachi Ltd 半導体装置およびその製造方法
US8586958B2 (en) 2009-01-09 2013-11-19 Nec Corporation Switching element and manufacturing method thereof
JP2010199235A (ja) * 2009-02-24 2010-09-09 Toshiba Corp 不揮発性半導体記憶装置
US8766233B2 (en) * 2009-10-09 2014-07-01 Nec Corporation Semiconductor device with variable resistance element and method for manufacturing the same
JP5621784B2 (ja) * 2009-12-08 2014-11-12 日本電気株式会社 電気化学反応を利用した抵抗変化素子の製造方法
US8624217B2 (en) 2010-06-25 2014-01-07 International Business Machines Corporation Planar phase-change memory cell with parallel electrical paths
CN101916590B (zh) * 2010-08-19 2013-01-09 中国科学院上海微系统与信息技术研究所 相变存储器的数据读出方法及读出电路
US8575008B2 (en) * 2010-08-31 2013-11-05 International Business Machines Corporation Post-fabrication self-aligned initialization of integrated devices
US8872153B2 (en) 2010-09-27 2014-10-28 Hewlett-Packard Development Company, L.P. Device structure for long endurance memristors
JP5480233B2 (ja) * 2011-12-20 2014-04-23 株式会社東芝 不揮発性記憶装置、及びその製造方法
JP2013201271A (ja) 2012-03-23 2013-10-03 Toshiba Corp 不揮発性半導体記憶装置
US9070860B2 (en) * 2012-06-25 2015-06-30 Macronix International Co. Ltd. Resistance memory cell and operation method thereof
US9196828B2 (en) * 2012-06-25 2015-11-24 Macronix International Co., Ltd. Resistive memory and fabricating method thereof
FR2993388B1 (fr) * 2012-07-11 2015-04-03 Altis Semiconductor Snc Dispositif microelectronique a memoire programmable
US8860182B1 (en) 2013-03-22 2014-10-14 Kabushiki Kaisha Toshiba Resistance random access memory device
US9548449B2 (en) * 2013-06-25 2017-01-17 Intel Corporation Conductive oxide random access memory (CORAM) cell and method of fabricating same
US9425237B2 (en) 2014-03-11 2016-08-23 Crossbar, Inc. Selector device for two-terminal memory
JP6169023B2 (ja) * 2014-03-13 2017-07-26 株式会社東芝 不揮発性メモリ
JP5755782B2 (ja) * 2014-05-26 2015-07-29 株式会社東芝 不揮発性抵抗変化素子
US20170309817A1 (en) * 2014-11-25 2017-10-26 Nec Corporation Variable-resistance element and method of manufacturing variable-resistance element and semiconductor device
JP2016181312A (ja) * 2015-03-23 2016-10-13 ルネサスエレクトロニクス株式会社 半導体装置およびその動作方法
US10096362B1 (en) 2017-03-24 2018-10-09 Crossbar, Inc. Switching block configuration bit comprising a non-volatile memory cell
CN109256157B (zh) * 2017-07-12 2022-04-01 格科微电子（上海）有限公司 多值存储器的实现方法
CN110085737B (zh) 2018-01-26 2022-11-08 联华电子股份有限公司 磁阻式随机存取存储器及其制作方法
WO2019187032A1 (ja) * 2018-03-30 2019-10-03 富士通株式会社 抵抗変化素子及びその製造方法、記憶装置
CN112002801B (zh) 2020-07-20 2021-09-07 厦门半导体工业技术研发有限公司 半导体器件和半导体器件的制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5789758A (en) * 1995-06-07 1998-08-04 Micron Technology, Inc. Chalcogenide memory cell with a plurality of chalcogenide electrodes
US5825046A (en) * 1996-10-28 1998-10-20 Energy Conversion Devices, Inc. Composite memory material comprising a mixture of phase-change memory material and dielectric material
JP2005500682A (ja) * 2001-08-13 2005-01-06 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド メモリセル
JP4079068B2 (ja) 2003-10-17 2008-04-23 株式会社日立製作所 情報記録媒体および情報記録方法
JP2005326311A (ja) 2004-05-14 2005-11-24 Espec Corp イオン伝導度測定方法
JP4848633B2 (ja) 2004-12-14 2011-12-28 ソニー株式会社 記憶素子及び記憶装置
US8203133B2 (en) * 2004-12-28 2012-06-19 Nec Corporation Switching element, reconfigurable logic integrated circuit and memory element
DE102005012047A1 (de) 2005-03-16 2006-09-28 Infineon Technologies Ag Festkörperelektrolyt-Speicherelement und Verfahren zur Herstellung eines solchen Speicherlements
JP2006286397A (ja) 2005-03-31 2006-10-19 Espec Corp 固体電解質膜構造体とその製造方法、イオン伝導度測定装置
US7426128B2 (en) * 2005-07-11 2008-09-16 Sandisk 3D Llc Switchable resistive memory with opposite polarity write pulses

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JP5227544B2 (ja) 2013-07-03
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