JP2016181312A - 半導体装置およびその動作方法 - Google Patents

Abstract

【課題】情報保持耐性を向上し、高い情報保持耐性を有する抵抗変化メモリを提供する。【解決手段】特殊データ記憶用メモリと汎用データ記憶用メモリとに区別することを前提として、特殊データ記憶用メモリの情報書き込み動作には、抵抗上昇率の小さなフォーミング動作を使用し、汎用データ記憶用メモリの情報書き込みには、スイッチング動作を使用する。特殊データ記憶用メモリでは、抵抗変化素子ＲＣＤ１の初期抵抗状態に「０」を対応付ける一方、抵抗変化素子ＲＣＤ１の低抵抗状態に「１」を対応付ける。汎用データ記憶用メモリでは、高抵抗状態を「０」に対応付ける一方、低抵抗状態を「１」に対応付けて情報を記憶するように構成される。【選択図】図５

Description

本発明は、半導体装置およびその動作方法に関し、例えば、抵抗変化メモリ（ＲｅＲＡＭ：Resistive Random Access Memory）を含む半導体装置およびその動作方法に適用して有効な技術に関する。

特開２００８−２２７２６７号公報（特許文献１）には、抵抗変化メモリに関する技術が記載されており、特に、抵抗変化メモリのフォーミング動作に必要な電圧を低減する技術が記載されている。具体的には、抵抗変化メモリのフォーミング動作を加熱状態で実施することが記載されている。

特開２００６−１００５３１号公報（特許文献２）には、第１のＭＯＮＯＳ型不揮発性記憶素子と、第１のＭＯＮＯＳ型不揮発性記憶素子よりもゲート幅の大きい第２のＭＯＮＯＳ型不揮発性記憶素子とを同一基板に混載することが記載されている。このとき、特許文献１では、第１のＭＯＮＯＳ型不揮発性記憶素子を書き換え回数の少ないプログラムのデータ記憶用として使用する一方、第２のＭＯＮＯＳ型不揮発性記憶素子を書き換え回数の多い処理データ記憶用として使用することが記載されている。

特開２００８−２２７２６７号公報 特開２００６−１００５３１号公報

新規な不揮発性メモリである抵抗変化メモリは、従来から使用されているフラッシュメモリに比べて低電圧動作が可能となるため、例えば、低電力で駆動するマイクロコンピュータ（ＭＣＵ）に使用することが期待されている。このような抵抗変化メモリを含む半導体装置では、組立工程前あるいは実装工程前にブートプログラムやテスト選別情報の書き込みを実施することがある。ところが、この場合、抵抗変化メモリへの情報の書き込み後に、加熱工程を含む組立工程や実装工程が実施されるため、条件によっては、抵抗変化メモリに記憶されている情報が損なわれるおそれがある。したがって、加熱工程を含む組立工程前あるいは実装工程前に書き込まれる情報を記憶する抵抗変化メモリでは、製品完成後に書き込まれる情報を記憶する抵抗変化メモリに比べて、大きな熱履歴が加わっても、情報の消失が生じないような高い情報保持耐性（リテンション耐性）が要求される。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態における半導体装置は、互いに区別される初期抵抗状態と低抵抗状態とに基づいて情報を記憶する第１抵抗変化メモリと、互いに区別される高抵抗状態と低抵抗状態に基づいて情報を記憶する第２抵抗変化メモリを備える。ここで、初期抵抗状態の抵抗値は、高抵抗状態の抵抗値よりも高く、高抵抗状態の抵抗値は、低抵抗状態の抵抗値よりも高くなっている。

また、一実施の形態における半導体装置の動作方法において、第１抵抗変化メモリの第１メモリセルと第２抵抗変化メモリの第２メモリセルとは同一構造でありながらも、第１メモリセルの書き込み動作と第２メモリセルの書き込み動作とは異なる動作である。

さらに、一実施の形態における半導体装置は、第１抵抗変化メモリと第２抵抗変化メモリとを備える。このとき、第１抵抗変化メモリの第１メモリセルは、セルを選択する第１半導体素子を含み、この第１半導体素子は、第１許容電流まで駆動可能な高電流駆動素子から構成されている。一方、第２抵抗変化メモリの第２メモリセルは、セルを選択する第２半導体素子を含み、この第２半導体素子は、第１許容電流よりも低い第２許容電流まで駆動可能な低電流駆動素子から構成される。

一実施の形態によれば、複数の抵抗変化メモリを含む半導体装置において、複数の抵抗変化メモリのうち、高い情報保持耐性が要求される抵抗変化メモリの情報保持耐性を向上することができる。

抵抗変化メモリを構成するメモリセルの回路構成を示す回路図である。 抵抗変化素子において、高抵抗状態と低抵抗状態とを実現するメカニズムを説明する図である。 抵抗変化メモリを含む半導体装置の製造工程の流れを示すフローチャートである。 抵抗変化素子の低抵抗状態において、抵抗変化素子を２５０℃の温度に維持した時間と抵抗上昇率との関係を示すグラフである。 実施の形態１における特殊データ記憶用メモリへの情報書き込み動作について説明する模式図である。 実施の形態１における汎用データ記憶用メモリへの情報書き込み動作について説明する模式図である。 （ａ）は、汎用データ記憶用メモリにおけるフォーミング動作の具体的条件を示す図である。（ｂ）は、汎用データ記憶用メモリにおけるオフ動作の具体的条件を示す図である。（ｃ）は、汎用データ記憶用メモリにおけるオン動作の具体的条件を示す図である。 抵抗変化素子を２５０℃の温度に維持した状態での低抵抗状態の抵抗上昇率と、オン動作時における書き込み電流（制限電流）との関係を示すグラフである。 実施の形態２における特殊データ記憶用メモリの平面レイアウト構成を示す図である。 実施の形態２における汎用データ記憶用メモリの平面レイアウト構成を示す図である。 図９のＡ−Ａ線で切断した断面図である。 実施の形態３における半導体チップのレイアウト構成例を示す図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

（実施の形態１）
＜メモリセルの構成＞
図１は、抵抗変化メモリを構成するメモリセルＭＣの回路構成を示す回路図である。図１において、メモリセルＭＣは、メモリセルＭＣを選択する選択部として機能を有するセルトランジスタＣＴと、情報を記憶する記憶部として機能する抵抗変化素子ＲＣＤとを有し、セルトランジスタＣＴと抵抗変化素子ＲＣＤとは、直列接続されている。そして、セルトランジスタＣＴのゲート電極は、ワード線ＷＬと電気的に接続されている。また、セルトランジスタＣＴとビット線ＢＬとが電気的に接続され、抵抗変化素子ＲＣＤとプレート線ＰＬとが電気的に接続されている。

＜メモリセルの動作＞
次に、メモリセルの動作について説明する。抵抗変化メモリでは、抵抗変化素子ＲＣＤの抵抗状態に基づいて情報を記憶する。具体的に、抵抗変化素子ＲＣＤには、高抵抗状態と低抵抗状態とが存在し、例えば、高抵抗状態を「０」に対応させ、低抵抗状態を「１」に対応させることにより、抵抗変化素子ＲＣＤに情報を記憶させることができる。したがって、抵抗変化素子ＲＣＤに情報を記憶させるためには、高抵抗状態と低抵抗状態とを実現するための動作が必要となる。

図２は、抵抗変化素子ＲＣＤにおいて、高抵抗状態と低抵抗状態とを実現するメカニズムを説明する図である。図２において、抵抗変化素子ＲＣＤは、上部電極ＵＥと下部電極ＢＥと抵抗変化層ＲＣＬとを有し、上部電極ＵＥと下部電極ＢＥによって、抵抗変化層ＲＣＬを挟んだ構造をしている。このとき、抵抗変化素子ＲＣＤの初期状態は、高抵抗状態でもなく、かつ、低抵抗状態でもない絶縁状態である初期抵抗状態となっている。この初期抵抗状態の抵抗値は、非常に高く、高抵抗状態よりも抵抗値が高い状態となっている。このため、抵抗変化素子ＲＣＤでは、まず、初期抵抗状態から抵抗値を低下させる必要があり、この動作を実現するために、初期化動作であるフォーミング動作が実施される。

具体的には、図２において、上部電極ＵＥと下部電極ＢＥとの間に高電圧を印加することにより、金属酸化物膜からなる抵抗変化層ＲＣＬに酸素欠損のチェーンからなるフィラメント呼ばれる導電パスＦＬＭを形成する。これにより、抵抗変化層ＲＣＬでは、導電パスＦＬＭを介して電流を流すことが可能となり、低抵抗状態が実現される。すなわち、フォーミング動作を実施することにより、抵抗変化素子ＲＣＤは、初期抵抗状態から低抵抗状態に変化することになる。このように、抵抗変化素子ＲＣＤの初期抵抗状態とは、抵抗変化層ＲＣＬに導電パスＦＬＭが形成されていない状態として定義される一方、抵抗変化素子ＲＣＤの低抵抗状態とは、抵抗変化層ＲＣＬに上部電極ＵＥと下部電極ＢＥとを繋ぐ導電パスＦＬＭが形成された状態として定義される。したがって、フォーミング動作とは、抵抗変化層ＲＣＬに導電パスＦＬＭを形成するための動作ということができる。

その後、上部電極ＵＥと下部電極ＢＥとの間に、フォーミング動作とは逆極性の電圧を印加する。この場合、図２に示すように、抵抗変化層ＲＣＬを構成する金属酸化膜では、酸素欠損のチェーンからなる導電パスＦＬＭの一部に酸素が充填される。このことは、酸素欠損のチェーンからなる導電パスＦＬＭの一部が消失することを意味し、これによって、抵抗変化層ＲＣＬの抵抗値が上昇する。この状態が、抵抗変化素子ＲＣＤの高抵抗状態である。すなわち、抵抗変化素子ＲＣＤの高抵抗状態とは、基本的に抵抗変化層ＲＣＬに導電パスＦＬＭが形成されているが、この導電パスＦＬＭの一部が消失している状態として定義することができる。本明細書では、このように抵抗変化素子ＲＣＤの低抵抗状態から高抵抗状態に遷移させる動作を「オフ動作（オフ書き込み）」と呼ぶことにする。

続いて、上部電極ＵＥと下部電極ＢＥとの間に、フォーミング動作と順極性の電圧を印加する。この場合、図２に示すように、抵抗変化層ＲＣＬを構成する金属酸化膜では、導電パスＦＬＭの消失部分に再び酸素欠損が形成される。この結果、上部電極ＵＥと下部電極ＢＥとの間に酸素欠損のチェーンからなる導電パスＦＬＭが再び形成されることになり、これによって、抵抗変化層ＲＣＬの抵抗値が小さくなる。このようにして、再び、抵抗変化素子ＲＣＤの低抵抗状態が実現されることになる。本明細書では、このように抵抗変化素子ＲＣＤの高抵抗状態から低抵抗状態に遷移させる動作を「オン動作（オン書き込み）」と呼ぶことにする。以上のようにして、フォーミング動作を実施した後、オフ動作とオン動作とを繰り返すことにより、抵抗変化素子ＲＣＤに情報を書き込むことができることがわかる。つまり、オフ動作とオン動作を繰り返すことにより、抵抗変化素子ＲＣＤに何度でも情報を書き換えることができることがわかる。ここで、本明細書では、オフ動作とオン動作を組み合わせてスイッチング動作と呼ぶことにすると、このスイッチング動作を実施することにより、抵抗変化素子ＲＣＤに情報を書き込むことができることになる。

＜改善の検討＞
次に、抵抗変化メモリについての改善の検討を行なう。図３は、抵抗変化メモリを含む半導体装置の製造工程の流れを示すフローチャートである。図３において、まず、ウェハプロセス工程により、半導体ウェハに抵抗変化メモリを含むデバイス構造を形成する（Ｓ１０１）。そして、ウェハテスト工程に進み、半導体ウェハに形成されたデバイス構造の電気的特性検査や外観検査が実施される（Ｓ１０２）。このウェハテスト工程を実施した後、例えば、ブートプログラムやチップＩＤやテスト選別情報が、半導体ウェハに形成されている抵抗変化メモリに書き込まれる。

続いて、ダイシング技術を使用することにより、半導体ウェハを複数の半導体チップに個片化した後、半導体チップに対して組立工程を実施する（Ｓ１０３）。具体的に、例えば、組立工程には、半導体チップをチップ搭載部上に搭載するダイボンディング工程、半導体チップと外部端子とをワイヤで接続するワイヤボンディング工程、半導体チップを樹脂で封止する封止工程などが含まれる。

その後、組立後テスト工程に進み、組立工程を経ることにより製造された半導体装置に対して電気的特性検査や外観検査が実施される（Ｓ１０４）。この組立後テスト工程を実施した後、例えば、テスト選別情報が、半導体装置に形成されている抵抗変化メモリに書き込まれる。

次に、初期不良を取り除くため、バーンイン工程に進み、半導体装置に対してバーンイン試験（加速試験）を実施する（Ｓ１０５）。このバーンイン工程を実施した後、例えば、テスト選別情報が、半導体装置に形成されている抵抗変化メモリに書き込まれる。

以上のようにして、抵抗変化メモリを含む半導体装置を製造することができる。そして、製造された半導体装置は、出荷され、出荷先において、半導体装置は、例えば、半田材を使用することにより、プリント基板（実装基板）に実装される（Ｓ１０６）。このプリント基板実装工程においては、半田材を溶融させる必要があるため、例えば、２５０℃程度の加熱工程が含まれることになる。その後、完成した製品において、半導体装置に含まれる抵抗変化メモリを使用することにより情報の書き込みが行なわれることになる。すなわち、完成した製品の通常の使用用途で、抵抗変化メモリでの情報の書き込みが実施される。

ここで、上述したように、半導体装置の製造工程において、ブートプログラムやチップＩＤやテスト選別情報などの特殊データが抵抗変化メモリに書き込まれる。そして、特殊データが書き込まれた抵抗変化メモリに対して、組立工程やバーンイン工程やプリント基板実装工程などに含まれる加熱工程が実施されることになる。この場合、加熱工程によって、抵抗変化メモリの情報保持耐性（リテンション耐性）が劣化することが懸念される。すなわち、抵抗変化メモリの情報保持耐性（リテンション耐性）は、高温において劣化することが考えられるため、製造工程中に抵抗変化メモリへ書き込まれた特殊データが、その後の加熱工程を経ることにより、消失する可能性がある。

そこで、本実施の形態１では、製造工程中に抵抗変化メモリへ書き込まれた特殊データが、その後の加熱工程を経ることによって消失することを抑制するために、抵抗変化メモリの情報保持耐性を向上する工夫を施している。以下に、この工夫を施した本実施の形態１における技術的思想について説明することにする。

＜本発明者が見出した新たな知見＞
図４は、抵抗変化素子の低抵抗状態において、抵抗変化素子を２５０℃の温度に維持した時間と抵抗上昇率との関係を示すグラフである。図４において、横軸は、２５０℃の温度に維持している時間を示しており、縦軸は、抵抗上昇率を示している。さらに、実線は、フォーミング動作後の低抵抗状態を示しており、点線は、スイッチング動作後の低抵抗状態を示している。図４に示すように、フォーミング動作後の低抵抗状態における抵抗上昇率は、スイッチング動作後の低抵抗状態における低抵抗上昇率に比べて、非常に小さいことがわかる。言い換えれば、スイッチング動作後の低抵抗状態における低抵抗上昇率は、フォーミング動作後の低抵抗状態における抵抗上昇率よりも、かなり大きくなることがわかる。つまり、スイッチング動作後の抵抗変化素子の低抵抗状態は、高温の状態に長い間維持されると、抵抗値の上昇が大きくなるのである。このことは、低抵抗状態の抵抗値が高抵抗状態の抵抗値に近づくことを意味しており、「１」が「０」に反転するリテンション不良が生じやすくなることを意味している。これは、スイッチング動作後の低抵抗状態は、高温時の情報保持耐性が劣化していることを示している。

これに対し、フォーミング動作後の抵抗変化素子の低抵抗状態は、高温の状態に長い間維持されても、抵抗値の上昇がほとんど生じない。このことは、低抵抗状態の抵抗値が高抵抗状態の抵抗値に近づきにくいことを意味しており、「１」が「０」に反転するリテンション不良が生じにくいことを意味している。これは、フォーミング動作後の低抵抗状態は、スイッチング動作時の低抵抗状態よりも、高温時の情報保持耐性を向上できることを意味している。以上のように、本発明者が見出した新たな知見は、フォーミング動作後の低抵抗状態が、スイッチング動作後の低抵抗状態よりも、高温時の抵抗上昇率が小さく、したがって、情報保持耐性が高くなるということである。

この点に関し、本発明者は、上述した知見のメカニズムについて考察したので、以下に説明する。例えば、スイッチング動作後の低抵抗状態というのは、図２の動作メカニズムに示すように、まず、初期抵抗状態からフォーミング動作によって低抵抗状態に変化させた後、オフ動作によって、低抵抗状態から高抵抗状態に変化させる。その後、オン動作によって、高抵抗状態から低抵抗状態に再び変化させる。この状態が、スイッチング動作後の低抵抗状態である。このスイッチング動作後の低抵抗状態に至る過程で高抵抗状態が存在することになる。この高抵抗状態というのは、酸素欠損のチェーンからなる導電パスの一部に酸素が充填されて、導電パスの一部が消失した状態であり、このオフ動作に寄与する酸素が電極界面に蓄積することによって、導電パスが形成される低抵抗状態に変化させた状態においても、抵抗値が不安定化すると考えられている。すなわち、スイッチング動作後の低抵抗状態というのは、その過程において高抵抗状態が介在することが、高温時における低抵抗状態の抵抗上昇率を上昇させる原因となり、これによって、情報保持耐性が劣化すると考えられる。

一方、フォーミング動作後の低抵抗状態というのは、図２の動作メカニズムに示すように、初期抵抗状態からフォーミング動作によって低抵抗状態に変化している状態であり、スイッチング動作後の低抵抗状態と異なり、高抵抗状態は介在しない。このことは、オフ動作に寄与する酸素が電極界面に蓄積することはないことを意味する。したがって、フォーミング動作後の低抵抗状態の酸素欠損のチェーンからなる導電パスに対して、酸素が与える影響は少ないと考えられる。この結果、フォーミング動作後の低抵抗状態では、抵抗値の上昇が抑制される結果、高温時における情報保持耐性が向上すると考えられる。すなわち、フォーミング動作後の低抵抗状態というのは、その過程において、高抵抗状態が存在しないという点に起因して、情報保持耐性が向上すると考えられるのである。

以上のことは、本発明者が新規に獲得した知見である。そこで、本発明者は、この新規な知見に基づいて、以下に示す本実施の形態１における基本思想を想到しているので、以下では、この基本思想について説明する。

＜実施の形態１における基本思想＞
本実施の形態１における基本思想は、まず、半導体装置の製造工程において、ブートプログラムやチップＩＤやテスト選別情報などの特殊データが書き込まれる抵抗変化メモリと、製品の完成後にユーザの通常用途で使用される汎用データが書き込まれる抵抗変化メモリとを区別する点にある。すなわち、特殊データが書き込まれる抵抗変化メモリを特殊データ記憶用メモリと呼び、汎用データが書き込まれる抵抗変化メモリを汎用データ記憶用メモリと呼ぶことにすると、本実施の形態１における基本思想は、同一構造の抵抗変化メモリを特殊データ記憶用メモリと汎用データ記憶用メモリとに分ける点にある。つまり、本実施の形態１では、同一のメモセル構造を有する抵抗変化メモリを特殊データ記憶用メモリと汎用データ記憶用メモリとに区別している。この場合、特殊データ記憶用メモリと汎用データ記憶用メモリとは、加わる熱負荷に相違点がある。すなわち、特殊データ記憶用メモリは、半導体装置の製造工程中で特殊データが書き込まれ、その後に加熱工程が加わるため、大きな熱負荷が加わることになり、高い情報保持耐性が要求される。一方、汎用データ記憶用メモリは、製品の完成後にユーザが使用する際において、汎用データの書き込みが行なわれるため、熱負荷を考慮する必要がなく、特殊データ記憶用メモリほど高い情報保持耐性は要求されないことになる。

そこで、本実施の形態１における基本思想は、特殊データ記憶用メモリと汎用データ記憶用メモリとに区別することを前提として、上述した新規な知見に基づき、特殊データ記憶用メモリの情報書き込み動作には、抵抗上昇率の小さなフォーミング動作を使用し、汎用データ記憶用メモリの情報書き込みには、スイッチング動作を使用するものである。言い換えれば、特殊データ記憶用メモリでは、初期抵抗状態を「０」に対応付ける一方、低抵抗状態を「１」に対応付けて情報を記憶するように構成されるのに対し、汎用データ記憶用メモリでは、高抵抗状態を「０」に対応付ける一方、低抵抗状態を「１」に対応付けて情報を記憶するように構成される。すなわち、本実施の形態１における基本思想の特徴点は、高抵抗状態は存在せずに、通常は使用されない初期抵抗状態に「０」を対応付けて情報を記憶する点にある。これにより、特殊データ記憶用メモリでは、フォーミング動作における情報書き込み過程において、高抵抗状態が存在しないことから、情報保持耐性を向上することができる。

ここで、特殊データ記憶用メモリでは、初期抵抗状態を「０」に対応付ける一方、低抵抗状態を「１」に対応付けて情報を記憶する場合、「１」を記憶するメモリセルに対してだけ、フォーミング動作を実施する。この場合、フォーミング動作を実施しないメモリセルにおいては、「０」に対応づけられた初期抵抗状態が維持されている。これにより、任意の情報を特殊データ記憶用メモリに記憶することができる。ただし、特殊データ記憶用メモリでは、一度、フォーミング動作を実施して低抵抗状態になったメモリセルに対して、再び、「０」に対応づけられた初期抵抗状態に変化させることはできない。なぜなら、一端形成された導電パスをすべて消失させることはできないからである。したがって、特殊データ記憶用メモリは、単数回書き込み用メモリとして使用することが望ましい。この点に関し、通常、ブートプログラムやチップＩＤやテスト選別情報などの特殊データは、単数回書き込みで行なわれるため、これらの特殊データを記憶する抵抗変化メモリとして、特殊データ記憶用メモリを使用することができる。

ただし、ブートプログラムやチップＩＤやテスト選別情報などの特殊データも更新する場合がある。この場合であっても、特殊データ記憶用メモリを使用することができる。例えば、初回の情報書き込みにおいては、初期抵抗状態を「０」に対応付ける一方、低抵抗状態を「１」に対応付けて特殊データ記憶用メモリに情報を記憶することができる。この場合、特殊データ記憶用メモリには、情報書き込み過程において高抵抗状態が存在しないため、情報保持耐性を向上することができる。

一方、２回目の情報書き込みにおいては、「１」から「０」に変化させる動作として、低抵抗状態から高抵抗状態に変化させるオフ動作を使用することができるとともに、「０」から「１」に変化させる動作として、初期抵抗状態から低抵抗状態に変化させるフォーミング動作を使用することができる。この場合であっても、特殊データ記憶用メモリの情報書き込み動作において、高抵抗状態を介して変化した低抵抗状態は存在しないため、情報保持耐性の向上を図ることができる。つまり、情報保持耐性を向上しながら、本来は単数回書き込みで使用される特殊データの更新にも対応できる特殊データ記憶用メモリを提供することができる。ここでの特殊データ記憶用メモリの特徴点としては、「０」に対応づけた状態が初期抵抗状態の場合と高抵抗状態の場合とが混在している点にある。

さらに、３回目以降の情報書き込みにおいては、「１」から「０」に変化させる動作として、低抵抗状態から高抵抗状態に変化させるオフ動作を使用することができるとともに、「０」から「１」に変化させる動作として、初期抵抗状態から低抵抗状態に変化させるフォーミング動作と高抵抗状態から低抵抗状態に変化させるオン動作とを混用することになる。この場合は、特殊データ記憶用メモリの情報書き込み動作において、高抵抗状態を介して変化した低抵抗状態が存在するため、情報保持耐性の向上を図ることは困難になる。ただし、単数回書き込みと１回の更新だけでの情報書き込みにおいては情報保持耐性の向上を図りながら、本来は単数回書き込みで使用される特殊データの２回以上の更新にも対応できる特殊データ記憶用メモリを提供することができる。

＜基本思想を具体化した特徴＞
以上のように、本実施の形態１における特殊データ記憶用メモリは、単数回書き込み用メモリだけでなく、２回以上の複数回書き込み用メモリとしても使用できるが、情報保持耐性の向上を図る観点からは、単数回書き込み用メモリとして使用することが望ましい。そこで、以下では、特殊データ記憶用メモリを単数回書き込み用メモリとして使用することを前提とした情報書き込み動作について説明する。

図５は、本実施の形態１における特殊データ記憶用メモリへの情報書き込み動作について説明する模式図である。図５においては、本実施の形態１における特殊データ記憶用メモリのメモリセルの記憶部を構成する抵抗変化素子ＲＣＤ１の模式的な構成が示されている。図５の左側図に示す状態は、抵抗変化素子ＲＣＤ１の初期抵抗状態を示している。この初期抵抗状態では、上部電極ＵＥと下部電極ＢＥで挟まれた抵抗変化層ＲＣＬに導電パスＦＬＭは形成されていない。本実施の形態１では、この初期抵抗状態から低抵抗状態に遷移させる動作としてフォーミング動作が使用される。具体的には、図５の中央図に示すように、セルトランジスタＣＴ１のゲート電極にしきい値電圧以上のゲート電圧（例えば、Ｖｗｌ＝１．２Ｖ）を印加することによって、メモリセルを選択した状態で、プレート線にＶｐｌ＝３Ｖ（第１高電位）を印加し、かつ、ビット線にＶｂｌ＝０Ｖ（第１低電位）を印加する。これにより、図５の右側図に示すように、上部電極ＵＥと下部電極ＢＥとに挟まれた抵抗変化層ＲＣＬに酸素欠損のチェーンからなる導電パスＦＬＭが形成される。これにより、抵抗変化素子ＲＣＤ１の低抵抗状態が実現される。

なお、本実施の形態１における特殊データ記憶用メモリの読み出し動作としては、例えば、セルトランジスタＣＴ１のゲート電極にしきい値電圧以上のゲート電圧（例えば、Ｖｗｌ＝１．２Ｖ）を印加することによって、メモリセルを選択した状態で、プレート線にＶｐｌ＝０．４Ｖを印加し、かつ、ビット線にＶｂｌ＝０Ｖを印加する。そして、この状態で流れる電流の大小を検出することにより、読み出し動作を行なうことができる。

このように、本実施の形態１では、特殊データ記憶用メモリへの情報書き込み動作として、フォーミング動作を使用する。つまり、本実施の形態１における特殊データ記憶用メモリでは、例えば、図５に示すように、抵抗変化素子ＲＣＤ１の初期抵抗状態に「０」を対応付ける一方、抵抗変化素子ＲＣＤ１の低抵抗状態に「１」を対応付ける。これにより、本実施の形態１における特殊データ記憶用メモリでは、「０」と「１」からなる情報を記憶できる。

特に、本実施の形態１における特殊データ記憶用メモリでは、フォーミング動作における情報書き込み過程において、初期抵抗状態からの低抵抗状態への遷移を使用しており、高抵抗状態からの低抵抗状態への遷移が存在しないことから、情報保持耐性を向上することができる。すなわち、本実施の形態１では、まず、情報保持耐性を劣化させる高抵抗状態からの低抵抗状態への遷移を使用しないという要因（第１要因）によって、情報保持耐性を向上することができる。さらには、本実施の形態１では、「０」に対応付けられた抵抗変化素子ＲＣＤ１の状態が初期抵抗状態である要因（第２要因）によっても、情報保持耐性を向上することができる。なぜなら、初期抵抗状態は、高抵抗状態よりも非常に抵抗値が高く、高抵抗状態に「０」を対応付け、かつ、低抵抗状態に「１」を対応付ける場合に比べて、初期抵抗状態に「０」を対応付け、かつ、低抵抗状態に「１」を対応付ける場合の方が、「０」と「１」のレベル差（抵抗値の差）が大きくなるからである。つまり、たとえ、熱負荷が加わることにより、多少、低抵抗状態の抵抗値が上昇したとしても、本実施の形態１における特殊データ記憶用メモリでは、「０」と「１」の抵抗値の差が大きいため、「１」が「０」に反転するリテンションが生じにくくなるのである。この結果、本実施の形態１における特殊データ記憶用メモリでは、上述した第１要因と第２要因の相乗効果によって、非常に高い情報保持耐性を得ることができるのである。

さらに、本実施の形態１における特殊データ記憶用メモリでは、上述した第２要因によって、以下に示す利点も得ることができる。すなわち、「０」と「１」の抵抗値の差が大きくなるということは、特殊データ記憶用メモリの多値化が容易になるということを意味する。したがって、本実施の形態１における特殊データ記憶用メモリでは、上述した第２要因からもたらされる副次的な効果として、同一の記憶容量を確保する場合、多値化による特殊データ記憶用メモリの占有面積の低減という効果を得ることができる。言い換えれば、同一の占有面積を前提とすると、多値化による特殊データ記憶用メモリの記憶容量の増大を図ることができる。

また、本実施の形態１によれば、以下に示す利点の得ることができる。すなわち、上述した特殊データ記憶用メモリは、通常、単数回書き込み用メモリとして使用されるため、書き込み回数を考慮せずに、情報書き込み条件を決定することができる。このことから、情報書き込み動作であるフォーミング動作を強い条件（電流量が大きい）で実施することができる。この場合、通常よりもさらに低い低抵抗状態を実現することができるため、読み出し速度を向上することができる。

さらには、本実施の形態１における特殊データ記憶用メモリでは、スイッチング動作を使用しないため、オフ動作とオン動作との切り換え回路が不要となる。この結果、本実施の形態１によれば、抵抗変化メモリの占有面積を低減することができる、特に、本実施の形態１では、上述した多値化による抵抗変化メモリの占有面積の削減効果と、上述した周辺回路の簡素化に伴う抵抗変化メモリの占有面積の削減効果との相乗効果を得ることができる、この結果、本実施の形態１における抵抗変化メモリの小型化を実現することができる。そして、抵抗変化メモリの小型化は、半導体ウェハからの半導体チップの取得数の向上に寄与することから、本実施の形態１によれば、抵抗変化メモリの製造コストの削減効果も得ることができる。

続いて、汎用データ記憶用メモリの情報書き込み動作について説明する。この汎用データ記憶用メモリは、特殊データ記憶用メモリとは異なり、複数回書き込み用メモリとして使用される。このため、以下では、汎用データ記憶用メモリを複数回書き込み用メモリとして使用することを前提とした情報書き込み動作について説明する。

図６は、本実施の形態１における汎用データ記憶用メモリへの情報書き込み動作について説明する模式図である。図６においては、本実施の形態１における汎用データ記憶用メモリのメモリセルの記憶部を構成する抵抗変化素子ＲＣＤ２の模式的な構成が示されている。図６の上側図に示す状態は、抵抗変化素子ＲＣＤ２の初期抵抗状態を示している。この初期抵抗状態では、上部電極ＵＥと下部電極ＢＥで挟まれた抵抗変化層ＲＣＬに導電パスＦＬＭは形成されていない。本実施の形態１では、この初期抵抗状態から低抵抗状態に遷移させる動作としてフォーミング動作が使用される。これにより、図６の中央図に示すように、上部電極ＵＥと下部電極ＢＥとに挟まれた抵抗変化層ＲＣＬに酸素欠損のチェーンからなる導電パスＦＬＭが形成される。この結果、低抵抗変化素子ＲＣＤ１の低抵抗状態が実現される。

本実施の形態１における汎用データ記憶メモリでは、上述したフォーミング動作を実施した後、情報書き込み動作として、フォーミング動作よりも絶対値が低い電位を使用するスイッチング動作を使用する。以下に、このスイッチング動作について説明する。

図６において、図６の中央図に示す抵抗変化素子ＲＣＤ２の低抵抗状態から、図６の下側図に示す抵抗変化素子ＲＣＤ２の高抵抗状態に遷移させる。つまり、低抵抗状態に存在する導電パスＦＬＭの一部を消失させることにより、高抵抗状態を実現する。この低抵抗状態から高抵抗状態に遷移させる動作がオフ動作である。

続いて、図６において、図６の下側図に示す抵抗変化素子ＲＣＤ２の高抵抗状態から、図６の中央図に示す抵抗変化素子ＲＣＤ２の低抵抗状態に遷移させる。つまり、高抵抗状態で消失している導電パスＦＬＭの一部を回復させることにより、低抵抗状態を実現する。この高抵抗状態から低抵抗状態に遷移させる動作がオン動作である。そして、オフ動作とオン動作を交互に実施することにより、汎用データ記憶メモリへの情報書き込みを実現することができる。すなわち、本実施の形態１では、まず、汎用データ記憶用メモリへの情報書き込み動作を実施する前に、汎用データ記憶用メモリに対するフォーミング動作を実施し、その後、汎用データ記憶用メモリへの情報書き込み動作であるスイッチング動作を実施する。このとき、スイッチング動作は、抵抗変化素子ＲＣＤ２を低抵抗状態から高抵抗状態に遷移させるオフ動作と、抵抗変化素子ＲＣＤ２を高抵抗状態から低抵抗状態に遷移させるオン動作からなる。

このように、本実施の形態１では、汎用データ記憶用メモリへの情報書き込み動作として、スイッチング動作を使用する。そして、本実施の形態１における汎用データ記憶用メモリでは、例えば、図６に示すように、抵抗変化素子ＲＣＤ２の初期抵抗状態は、情報に対応付けられておらず、「不使用」となっている。一方、本実施の形態１における汎用データ記憶用メモリでは、例えば、図６に示すように、抵抗変化素子ＲＣＤ１の高抵抗状態に「０」を対応付ける一方、抵抗変化素子ＲＣＤ１の低抵抗状態に「１」を対応付ける。これにより、本実施の形態１における汎用データ記憶用メモリでは、「０」と「１」からなる情報を記憶できる。

次に、本実施の形態１における汎用データ記憶用メモリへの情報書き込み動作であるスイッチング動作を含む具体的な動作条件について説明する。図７は、汎用データ記憶用メモリの具体的な動作条件を示す図である。特に、図７（ａ）は、汎用データ記憶用メモリにおけるフォーミング動作の具体的条件を示す図であり、図７（ｂ）は、汎用データ記憶用メモリにおけるオフ動作の具体的条件を示す図であり、図７（ｃ）は、汎用データ記憶用メモリにおけるオン動作の具体的条件を示す図である。

図７（ａ）において、汎用データ記憶用メモリにおけるフォーミング動作では、セルトランジスタＣＴ２のゲート電極にしきい値電圧以上のゲート電圧（例えば、Ｖｗｌ＝１．２Ｖ）を印加することによって、メモリセルを選択した状態で、プレート線にＶｐｌ＝３Ｖ（第１高電位）を印加し、かつ、ビット線にＶｂｌ＝０Ｖ（第１低電位）を印加する。これにより、図６に示すように、上部電極ＵＥと下部電極ＢＥとに挟まれた抵抗変化層ＲＣＬに酸素欠損のチェーンからなる導電パスＦＬＭが形成される。これにより、低抵抗変化素子ＲＣＤ１の低抵抗状態が実現される。

続いて、図７（ｂ）において、汎用データ記憶用メモリにおけるオフ動作では、セルトランジスタＣＴ２のゲート電極にしきい値電圧以上のゲート電圧（例えば、Ｖｗｌ＝３．０Ｖ）を印加することによって、メモリセルを選択した状態で、プレート線にＶｐｌ＝０Ｖ（第１低電位）を印加し、かつ、ビット線にＶｂｌ＝２Ｖ（第２高電位）を印加する。これにより、図６に示すように、上部電極ＵＥと下部電極ＢＥとに挟まれた抵抗変化層ＲＣＬに形成されている導電パスＦＬＭの一部分が消失する。この結果、抵抗変化素子ＲＣＤ２の高抵抗状態が実現される。

次に、図７（ｃ）において、汎用データ記憶用メモリにおけるオン動作では、セルトランジスタＣＴ２のゲート電極にしきい値電圧以上のゲート電圧（例えば、Ｖｗｌ＝１．２Ｖ）を印加することによって、メモリセルを選択した状態で、プレート線にＶｐｌ＝２Ｖ（第２高電位）を印加し、かつ、ビット線にＶｂｌ＝０Ｖ（第１低電位）を印加する。これにより、図６に示すように、上部電極ＵＥと下部電極ＢＥとに挟まれた抵抗変化層ＲＣＬに形成されている導電パスＦＬＭが回復する。この結果、抵抗変化素子ＲＣＤ２の低抵抗状態が実現される。

なお、本実施の形態１における汎用データ記憶用メモリの読み出し動作としては、例えば、セルトランジスタＣＴ１のゲート電極にしきい値電圧以上のゲート電圧（例えば、Ｖｗｌ＝１．２Ｖ）を印加することによって、メモリセルを選択した状態で、プレート線にＶｐｌ＝０．４Ｖを印加し、かつ、ビット線にＶｂｌ＝０Ｖを印加する。そして、この状態で流れる電流の大小を検出することにより、読み出し動作を行なうことができる。

以上のようにして、本実施の形態１における汎用データ記憶用メモリにおいて、フォーミング動作を実施した後、オフ動作とオン動作からなるスイッチング動作を繰り返すことにより、抵抗変化素子ＲＣＤに情報を書き込むことができることがわかる。つまり、スイッチング動作を繰り返すことにより、抵抗変化素子ＲＣＤに何度でも情報を書き換えることができることがわかる。この汎用データ記憶用メモリでは、オフ動作とオン動作からなるスイッチング動作だけで複数回の情報書き込みができる利点を得ることができる。

＜実施の形態１における抵抗変化メモリの用途＞
本実施の形態１では、同一構造の抵抗変化メモリに対して、異なる用途に使用することを前提として、特殊データ記憶用メモリと汎用データ記憶用メモリと分けている。例えば、本実施の形態１では、半導体装置の製造工程において、ブートプログラムやチップＩＤやテスト選別情報などの特殊データが書き込まれる抵抗変化メモリとして、特殊データ記憶用メモリを使用する一方、製品の完成後にユーザの通常用途で使用される汎用データが書き込まれる抵抗変化メモリとして、汎用データ記憶用メモリを使用することができる。

なぜなら、半導体装置の製造工程中でデータが書き込まれる抵抗変化メモリでは、その後加熱工程による大きな熱負荷が加わるため、大きな熱負荷がかかっても、リテンション不良（反転）による情報の消失を抑制する必要があるからである。したがって、半導体装置の製造工程中でデータが書き込まれる抵抗変化メモリに対しては、汎用データ記憶用メモリよりも情報保持耐性の高い特殊データ記憶用メモリを使用することにより、半導体装置の信頼性を向上することができる。一方、製品の完成後にユーザの通常用途で使用される汎用データが書き込まれる抵抗変化メモリでは、データの書き込み後に大きな熱負荷は存在しないことから、汎用データ記憶用メモリを使用することができる。このように、本実施の形態１では、高い情報保持耐性が要求される抵抗変化メモリに対しては、特殊データ記憶用メモリを使用し、かつ、通常の情報保持耐性で充分である抵抗変化メモリに対しては、スイッチング動作で動作する汎用データ記憶用メモリを使用する。これにより、高い情報保持耐性が要求される抵抗変化メモリに対して、情報保持耐性の向上を図ることができるとともに、複数回書き込みを前提とする抵抗変化メモリに対しては、複数回書き込みに適した抵抗変化メモリを使用することができる。これにより、抵抗変化メモリを含む半導体装置の最適化を図りながら、信頼性を向上することができる。

ただし、本実施の形態１における技術的思想は、これに限定されず、例えば、半導体装置の製造工程のうちの第１工程で情報を書き込む抵抗変化メモリとして、特殊データ記憶用メモリを使用し、半導体装置の製造工程のうち、第１工程よりも後の第２工程で情報を書き込む抵抗変化メモリとして、汎用データ記憶用メモリを使用することもできる。なぜなら、例えば、第１工程と第２工程の間に加熱工程が存在する場合には、第１工程で情報を書き込む抵抗変化メモリは、第２工程で情報を書き込む抵抗変化メモリよりも高い情報保持耐性が要求されるからである。例えば、図３においては、第１工程として、ウェハテスト工程を挙げることができ、かつ、第２工程として、組立後テスト工程を挙げることができる。この場合、第１工程と第２工程との間には、加熱工程を含む組立工程が実施されることになる。したがって、第２工程は、第１工程よりも熱履歴が大きくなることになる。

（実施の形態２）
＜本発明者が見出した新たな知見＞
図８は、抵抗変化素子を２５０℃の温度に維持した状態での低抵抗状態の抵抗上昇率と、オン動作時における書き込み電流（制限電流）との関係を示すグラフである。図８において、横軸は、制限電流の大きさを示しており、縦軸は、低抵抗状態の抵抗上昇率を示している。図８に示すように、制限電流の大きさと抵抗上昇率の間には相関関係があり、具体的に、オン動作時の制限電流が大きいほど、抵抗変化素子を２５０℃の温度に維持した状態での抵抗上昇率が小さくなることがわかる。このことから、本発明者が見出した新たな知見は、オン動作時の制限電流を大きくすると、オン動作時の制限電流が小さな場合に比べて、高温時の低抵抗状態の抵抗上昇率が小さく、したがって、情報保持耐性が高くなるということである。

そこで、本発明者は、この新規な知見に基づいて、以下に示す本実施の形態２における基本思想を想到しているので、以下では、この基本思想について説明する。

＜実施の形態２における基本思想＞
本実施の形態２における基本思想は、上述した新規な知見に基づき、通常の情報保持耐性が要求される抵抗変化メモリよりも高い情報保持耐性が要求される抵抗変化メモリに対しては、電流駆動力の大きな抵抗変化メモリを使用するという思想である。すなわち、本実施の形態２における基本思想では、特殊データ記憶用メモリと汎用データ記憶用メモリとを備えることを前提とする。そして、特殊データ記憶用メモリのメモリセルは、メモリセルを選択する第１半導体素子と第１半導体素子と直列接続された第１抵抗変化素子とを有し、かつ、汎用データ記憶用メモリのメモリセルは、メモリセルを選択する第２半導体素子と第２半導体素子と直列接続された第２抵抗変化素子とを有する。このとき、第１半導体素子は、第１許容電流まで駆動可能な高電流駆動素子から構成され、第２半導体素子は、第１許容電流よりも低い第２許容電流まで駆動可能な低電流駆動素子から構成される。これにより、高い情報保持耐性が要求される特殊データ記憶用メモリにおいては、オン動作時の制限電流を大きくすることができる。この結果、高い情報保持耐性が要求される特殊データ記憶用メモリにおいて、高温時の低抵抗状態の抵抗上昇率を抑制することができ、これによって、情報保持耐性の向上を図ることができる。

＜基本思想を具体化した特徴＞
上述した基本思想を具現化した構成として、例えば、特殊データ記憶用メモリのメモリセルを構成する第１半導体素子は、第１ゲート電極を有する第１セルトランジスタから構成され、汎用データ記憶用メモリのメモリセルを構成する第２半導体素子は、第２ゲート電極を有する第２セルトランジスタから構成される。そして、本実施の形態２における特徴点は、第２ゲート電極の第２ゲート幅よりも第１ゲート電極の第１ゲート幅を大きくする点にある。これにより、特殊データ記憶用メモリの電流駆動力を向上することができる。この結果、高い情報保持耐性が要求される特殊データ記憶用メモリにおいて、オン動作時の制限電流を大きくすることができるため、高温時の低抵抗状態の抵抗上昇率を抑制することができ、これによって、情報保持耐性の向上を図ることができる。

図９は、本実施の形態２における特殊データ記憶用メモリＲｅＲＡＭ１の平面レイアウト構成を示す図である。図９において、本実施の形態２における特殊データ記憶用メモリＲｅＲＡＭ１は、ｘ方向に延在するプレート線ＰＬと、ｘ方向に延在するワード線ＷＬと、ｙ方向に延在するビット線ＢＬとを有し、行列状に配置された複数のユニットセルＵＣＬを備える。そして、複数のユニットセルＵＣＬのそれぞれは、抵抗変化素子ＲＣＤ１とセルトランジスタＣＴ１とを有し、平面視において、プレート線ＰＬとビット線ＢＬとの交差領域に上部電極ＵＥと下部電極ＢＥと抵抗変化層（図示せず）を含む抵抗変化素子ＲＣＤ１が形成されている。また、ワード線ＷＬは、セルトランジスタＣＴ１のゲート電極として機能し、図９では、このゲート電極のゲート幅Ｗ１が示されている。

図１０は、本実施の形態２における汎用データ記憶用メモリＲｅＲＡＭ２の平面レイアウト構成を示す図である。図１０において、本実施の形態２における汎用データ記憶用メモリＲｅＲＡＭ２は、ｘ方向に延在するプレート線ＰＬと、ｘ方向に延在するワード線ＷＬと、ｙ方向に延在するビット線ＢＬとを有し、行列状に配置された複数のユニットセルＵＣＬを備える。そして、複数のユニットセルＵＣＬのそれぞれは、抵抗変化素子ＲＣＤ２とセルトランジスタＣＴ２とを有し、平面視において、プレート線ＰＬとビット線ＢＬとの交差領域に上部電極ＵＥと下部電極ＢＥと抵抗変化層（図示せず）を含む抵抗変化素子ＲＣＤ２が形成されている。また、ワード線ＷＬは、セルトランジスタＣＴ１のゲート電極として機能し、図９では、このゲート電極のゲート幅Ｗ２が示されている。

ここで、図９および図１０を対比するとわかるように、セルトランジスタＣＴ１のゲート幅Ｗ１は、セルトランジスタＣＴ２のゲート幅Ｗ２よりも大きくなっている。これにより、図９に示す特殊データ記憶用メモリＲｅＲＡＭ１のメモリセルでは、図１０に示す汎用データ記憶用メモリＲｅＲＡＭ２のメモリセルに比べて、オン動作時の書き込み電流である制限電流を大きく設定することが可能となる。これにより、高い情報保持耐性が要求される特殊データ記憶用メモリにおいて、オン動作時の制限電流を大きくすることができるため、高温時の低抵抗状態の抵抗上昇率を抑制することができ、これによって、情報保持耐性の向上を図ることができる。

＜実施の形態２における抵抗変化メモリの用途＞
例えば、本実施の形態２では、半導体装置の製造工程において、ブートプログラムやチップＩＤやテスト選別情報などの特殊データが書き込まれる抵抗変化メモリとして、特殊データ記憶用メモリＲｅＲＡＭ１を使用する一方、製品の完成後にユーザの通常用途で使用される汎用データが書き込まれる抵抗変化メモリとして、汎用データ記憶用メモリＲｅＲＡＭ２を使用することができる。なぜなら、半導体装置の製造工程中でデータが書き込まれる抵抗変化メモリでは、その後加熱工程による大きな熱負荷が加わるため、大きな熱負荷がかかっても、リテンション不良（反転）による情報の消失を抑制する必要があるからである。したがって、半導体装置の製造工程中でデータが書き込まれる抵抗変化メモリに対しては、ゲート幅の大きなメモリセルを有する特殊データ記憶用メモリＲｅＲＡＭ１が使用され、これによって、オン動作時の書き込み電流である制限電流を大きくすることができる。この結果、情報保持耐性の向上を図ることができるため、大きな熱負荷がかかっても、情報の消失を抑制することができる。

一方、製品の完成後にユーザの通常用途で使用される汎用データが書き込まれる抵抗変化メモリでは、データの書き込み後に大きな熱負荷は存在しないことから、ゲート幅の小さなメモリセルを有する汎用データ記憶用メモリＲｅＲＡＭ２を使用することができる。これにより、汎用データ記憶用メモリＲｅＲＡＭ２の占有面積を低減できる。なお、特殊データ記憶用メモリＲｅＲＡＭ１は、ゲート幅の大きなメモリセルを有することから、セル面積が増大するが、上述した特殊データ記憶用メモリのメモリ容量は、数十バイト〜数百バイトと小容量であることから、半導体チップの面積全体に対する影響は小さい。

ここで、特殊データ記憶用メモリには、半導体装置の製造工程中でデータが書き込まれる一方、汎用データ記憶用メモリには、半導体装置の完成後にユーザによってデータが書き込まれる。したがって、半導体装置の完成段階（出荷段階）を考えると、特殊データ記憶用メモリは、情報の書き込み状態にあり、汎用データ記憶用メモリは、情報の未書き込み状態にあるということができる。

＜デバイス構造＞
次に、本実施の形態２における抵抗変化メモリ（特殊データ記憶用メモリＲｅＲＡＭ１および汎用データ記憶用メモリＲｅＲＡＭ２に共通）のデバイス構造について説明する。

図１１は、図９のＡ−Ａ線で切断した断面図である。図１１において、本実施の形態２における抵抗変化メモリは、半導体基板１Ｓ上にセルトランジスタＣＴ１を有し、このセルトランジスタＣＴ１を覆うように、例えば、酸化シリコン膜からなるコンタクト層間絶縁膜ＣＩＬが形成されている。そして、コンタクト層間絶縁膜ＣＩＬ上には、第１配線層Ｍ１が形成されており、第１配線層を構成する配線Ｌ１ＡとセルトランジスタＣＴ１とは、コンタクト層間絶縁膜ＣＩＬを貫通するプラグＰＬＧ１Ａで電気的に接続されている。また、第１配線層を構成する配線Ｌ１ＢとセルトランジスタＣＴ１とは、コンタクト層間絶縁膜ＣＩＬを貫通するプラグＰＬＧ１Ｂで電気的に接続されている。

続いて、第１配線層上には、抵抗変化素子ＲＣＤ１が形成されており、この抵抗変化素子ＲＣＤ１を覆うように層間絶縁膜ＩＬ１が形成されている。抵抗変化素子ＲＣＤ１は、下部電極ＢＥと、この下部電極ＢＥ上に形成された抵抗変化層ＲＣＬと、抵抗変化層ＲＣＬ上に形成された上部電極ＵＥから構成されている。このとき、下部電極ＢＥは、例えば、ルテニウム膜（Ｒｕ膜）から形成され、抵抗変化層ＲＣＬは、例えば、金属酸化物膜である酸化タンタル膜（Ｔａ_２Ｏ_５膜）から形成されている。また、上部電極ＵＥは、例えば、タングステン膜（Ｗ膜）から形成されている。そして、下部電極ＢＥは、配線Ｌ１Ａ上に形成されており、抵抗変化素子ＲＣＤ１とセルトランジスタＣＴ１とは、配線Ｌ１ＡおよびプラグＰＬＧ１Ａを介して電気的に接続されている。

次に、層間絶縁膜ＩＬ１上には、第２配線層Ｍ２が形成されており、第２配線層Ｍ２を構成するプレート線ＰＬと抵抗変化素子ＲＣＤ１の上部電極ＵＥとは、層間絶縁膜ＩＬ１に形成されたプラグＰＬＧ２Ａを介して電気的に接続されている。また、層間絶縁膜ＩＬ１には、プラグＰＬＧ２Ｂが形成されており、第１配線層Ｍ１を構成する配線Ｌ１Ｂと第２配線層Ｍ２を構成する配線Ｌ２Ｂとは、プラグＰＬＧ２Ｂを介して電気的に接続されている。

そして、第２配線層Ｍ２上には、層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２上に第３配線層Ｍ３を構成するビット線ＢＬが形成されている。このビット線ＢＬは、層間絶縁膜ＩＬ２に形成されたプラグＰＬＧ３を介して、第２配線層Ｍ２を構成する配線Ｌ２Ｂと電気的に接続されている。したがって、ビット線ＢＬとセルトランジスタＣＴ１とは、電気的に接続されていることになる。以上のようにして、本実施の形態２における抵抗変化メモリのデバイス構造が形成されている。

＜デバイス構造上の特徴＞
続いて、本実施の形態２におけるデバイス構造上の特徴点について説明する。図１１において、本実施の形態２におけるデバイス構造上の特徴点は、断面視において、抵抗変化素子ＲＣＤ１が第１配線層Ｍ１と第２配線層Ｍ２との間に配置されている点にある。

例えば、断面視において、抵抗変化素子ＲＣＤ１を半導体基板１Ｓと第１配線層Ｍ１との間に配置することが考えられる、ところが、半導体チップには、図１１に示す抵抗変化メモリの他に、ロジック回路を構成するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が形成されている場合がある。このロジック回路と抵抗変化メモリが混載されている場合、抵抗変化素子ＲＣＤ１を半導体基板１Ｓと第１配線層Ｍ１との間に配置すると、図１１に示すコンタクト層間絶縁膜ＣＩＬの厚さが変化することになる。このコンタクト層間絶縁膜ＣＩＬの厚さが変化するということは、ロジック回路を構成するＭＯＳＦＥＴが形成されているコンタクト層間絶縁膜ＣＩＬの厚さも変化することを意味する。この場合、ロジック回路の電気的特性が変化してしまうのである。すなわち、抵抗変化素子ＲＣＤ１を半導体基板１Ｓと第１配線層Ｍ１との間に配置すると、コンタクト層間絶縁膜ＣＩＬの膜厚が変化する結果、ロジック回路の電気的特性が変化してしまうため望ましいとは言えないのである。

一方、断面視において、抵抗変化素子ＲＣＤ１を、より上層の多層配線層間、或いは配線層最上層（図示せず）等に配置する場合が考えられる。ところが、この場合、配線サイズが大きくなるため、抵抗変化素子ＲＣＤ１のサイズも大きくなる。このことから、抵抗変化素子ＲＣＤ１を上層の多層配線層間や配線層最上層に配置すると、抵抗変化素子ＲＣＤ１のサイズが増大することになり、抵抗変化メモリの小型化を図る観点から望ましいとは言えないのである。

そこで、本実施の形態２では、例えば、図１１に示すように、断面視において、第１配線層Ｍ１と第２配線層Ｍ２との間に抵抗変化素子ＲＣＤ１を配置している。これにより、まず、第１利点としては、コンタクト層間絶縁膜ＣＩＬの膜厚を変更する必要がなくなるため、ロジック回路の電気的特性の変化を抑制することができる。続いて、第２利点としては、第１配線層Ｍ１は配線サイズが最も小さくなることから、第１配線層Ｍ１と第２配線層Ｍ２との間に配置される抵抗変化素子ＲＣＤ１のサイズも小さくすることができる、このため、本実施の形態２によれば、抵抗変化メモリの小型化を図ることができる。

以上のことから、本実施の形態２によれば、断面視において、第１配線層Ｍ１と第２配線層Ｍ２との間に抵抗変化素子ＲＣＤ１を配置するという特徴点によって、抵抗変化メモリと混載されるその他の回路の電気的特性に影響を与えることなく、かつ、抵抗変化メモリの小型化を図ることができるという顕著な効果を得ることができる。

（実施の形態３）
＜本発明者が見出した新たな知見＞
抵抗変化メモリの低抵抗状態の情報保持耐性は、スイッチング動作を繰り返す回数が多くなるほど低下することを本発明者は新たに見出した。これは、スイッチング動作の回数が増加するにしたがって、オフ動作時に電極近傍に蓄積した酸素の量が増加し、この増加した酸素が導電パス（フィラメント）中の酸素欠損と反応して、酸素欠損を低減する方向（抵抗上昇傾向）に働くためと考えられる。したがって、スイッチング動作の回数が多い抵抗変化メモリでは、オン動作時の低抵抗状態の情報保持耐性が相対的に低下するため、オン動作時の書き込み電流（制限電流）を大きくして、低抵抗状態の情報保持耐性を向上する必要がある。言い換えれば、スイッチング動作の回数が少ない抵抗変化メモリでは、オン動作時の低抵抗状態の情報保持耐性が相対的に高くなるため、オン動作時の書き込み電流（制限電流）を小さくしても、低抵抗状態の情報保持耐性を確保することができる。

＜実施の形態３における特徴＞
そこで、本実施の形態３における特徴点は、スイッチング動作の回数が多い抵抗変化メモリに対しては、電流駆動力の大きな抵抗変化メモリを使用し、スイッチング動作の回数が少ない抵抗変化メモリに対しては。電流駆動力の小さな抵抗変化メモリを使用する点にある。具体的には、スイッチング動作の回数が多い抵抗変化メモリのメモリセルに対しては、ゲート幅の大きなセルトランジスタを含むメモリセルを使用し、スイッチング動作の回数が少ない抵抗変化メモリのメモリセルに対しては、ゲート幅の小さなセルトランジスタを含むメモリセルを使用する。これにより、スイッチング動作の回数が少ない抵抗変化メモリのメモリセルに対して、スイッチング動作の回数が多い抵抗変化メモリのメモリセルを構成するセルトランジスタと同様のゲート幅を有するセルトランジスタを採用する場合よりも、セル面積を縮小することができる。極端に言えば、複数回書き込み用メモリのメモリセルに対しては、ゲート幅の大きなセルトランジスタを含むメモリセルを使用し、単数回書き込み用メモリのメモリセルに対しては、ゲート幅の小さなセルトランジスタを含むメモリセルを使用することができる。

例えば、図１２は、本実施の形態３における半導体チップＣＨＰのレイアウト構成例を示す図である。図１２に示すように、本実施の形態３における半導体チップＣＨＰは、マイクロコンピュータが形成されたＭＣＵチップを想定しており、この半導体チップＣＨＰには、ＣＰＵ１とＳＲＡＭ２と周辺回路３と抵抗変化メモリ４とが搭載されている。そして、抵抗変化メモリ４には、ＣＰＵ１での論理演算を実行するためのプログラムコードを記憶するコード用メモリ（プログラム記憶用メモリ）４ａと、プログラムの実行により処理されたデータを記憶するデータ用メモリ（データ記憶用メモリ）４ｂが存在する。

ここで、コード用メモリ４ａは、情報書き込み回数は少なく、メモリ容量は、最大数百キロバイト程度である。一方、データ用メモリ４ｂは、情報書き込み回数は多いが、メモリ容量は、数十キロバイト程度である。したがって、例えば、情報書き込み回数の少ないコード用メモリ４ａを構成するメモリセルのセルトランジスタでは、ゲート幅を狭くしても、情報保持耐性を確保することができる。このことから、情報書き込み回数の少ないコード用メモリ４ａを構成するメモリセルのセルトランジスタのゲート幅を、情報書き込み回数の多いデータ用メモリ４ｂを構成するメモリセルのセルトランジスタのゲート幅よりも狭くすることができる。これにより、本実施の形態３によれば、メモリ容量の大きなコード用メモリ４ａのメモリセルに対して、セル面積を縮小することができる。この結果、本実施の形態３における半導体チップＣＨＰの全体面積を縮小することができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

前記実施の形態は、以下の形態を含む。

（付記１）
抵抗変化メモリである不揮発性メモリを備え、
前記不揮発性メモリの第１メモリセルは、
前記第１メモリセルを選択する第１半導体素子と、
前記第１半導体素子と直列接続された第１抵抗変化素子と、
を有する、半導体装置であって、
前記第１半導体素子の上方に配置された第１配線層と、
前記第１配線層の上方に配置された第２配線層と、
を有し、
前記第１抵抗変化素子は、断面視において、前記第１配線層と前記第２配線層との間に配置されている、半導体装置。

（付記２）
付記１に記載の半導体装置において、
前記第１抵抗変化素子は、
第１下部電極と、
前記第１下部電極上に形成された第１抵抗変化層と、
前記第１抵抗変化層上に形成された第１上部電極と、
を有し、
前記第１抵抗変化層は、金属酸化物膜から形成されている、半導体装置。

（付記３）
付記２に記載の半導体装置において、
前記第１下部電極は、ルテニウム膜から形成され、
前記第１上部電極は、タングステン膜から形成され、
前記第１抵抗変化層は、酸化タンタル膜から形成されている、半導体装置。

（付記４）
抵抗変化メモリである不揮発性メモリを備え、
前記不揮発性メモリの第１メモリセルは、
前記第１メモリセルを選択する第１半導体素子と、
前記第１半導体素子と直列接続された第１抵抗変化素子と、
を有する、半導体装置であって、
前記第１抵抗変化素子は、互いに区別される、導電パスの存在しない初期抵抗状態と低抵抗状態とに基づいて、情報を記憶し、
前記初期抵抗状態の抵抗値は、前記低抵抗状態の抵抗値よりも高い、半導体装置。

（付記５）
抵抗変化メモリである不揮発性メモリを備え、
前記不揮発性メモリの第１メモリセルは、
前記第１メモリセルを選択する第１半導体素子と、
前記第１半導体素子と直列接続された第１抵抗変化素子と、
を有する、半導体装置であって、
前記第１抵抗変化素子は、互いに区別される初期抵抗状態と高抵抗状態と低抵抗状態とに基づいて、情報を記憶し、
前記初期抵抗状態の抵抗値は、前記高抵抗状態の抵抗値よりも高く、
前記高抵抗状態の抵抗値は、前記低抵抗状態の抵抗値よりも高い、半導体装置。

ＢＥ 下部電極
ＣＴ１ セルトランジスタ
ＣＴ２ セルトランジスタ
ＦＬＭ 導電パス
ＲＣＤ１ 抵抗変化素子
ＲＣＤ２ 抵抗変化素子
ＲＣＬ 抵抗変化層
ＵＥ 上部電極

Claims (15)

1. 抵抗変化メモリである第１不揮発性メモリと、
   抵抗変化メモリである第２不揮発性メモリと、
   を備え、
   前記第１不揮発性メモリの第１メモリセルは、
   前記第１メモリセルを選択する第１半導体素子と、
   前記第１半導体素子と直列接続された第１抵抗変化素子と、
   を有し、
   前記第２不揮発性メモリの第２メモリセルは、
   前記第２メモリセルを選択する第２半導体素子と、
   前記第２半導体素子と直列接続された第２抵抗変化素子と、
   を有する、半導体装置であって、
   前記第１抵抗変化素子は、互いに区別される初期抵抗状態と低抵抗状態とに基づいて、情報を記憶し、
   前記第２抵抗変化素子は、互いに区別される高抵抗状態と低抵抗状態とに基づいて、情報を記憶し、
   前記初期抵抗状態の抵抗値は、前記高抵抗状態の抵抗値よりも高く、
   前記高抵抗状態の抵抗値は、前記低抵抗状態の抵抗値よりも高い、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１不揮発性メモリは、単数回書き込み用メモリであり、
   前記第２不揮発性メモリは、複数回書き込み用メモリである、半導体装置。
3. 抵抗変化メモリである第１不揮発性メモリと、
   抵抗変化メモリである第２不揮発性メモリと、
   を備え、
   前記第１不揮発性メモリの第１メモリセルと、前記第２不揮発性メモリの第２メモリセルとは、同一構造をしている、半導体装置の動作方法であって、
   前記第１メモリセルの情報書き込み動作と、前記第２メモリセルの情報書き込み動作とは、異なる動作である、半導体装置の動作方法。
4. 請求項３に記載の半導体装置の動作方法において、
   前記第１メモリセルは、情報を記憶する第１抵抗変化素子を含み、
   前記第２メモリセルは、情報を記憶する第２抵抗変化素子を含み、
   前記第１メモリセルの情報書き込み動作は、前記第１抵抗変化素子に導電パスを生成するフォーミング動作であり、
   前記第２メモリセルの情報書き込み動作は、前記フォーミング動作よりも絶対値が低い電位を使用するスイッチング動作である、半導体装置の動作方法。
5. 請求項４に記載の半導体装置の動作方法において、
   前記第２メモリセルでは、前記第２メモリセルの情報書き込み動作を実施する前に、前記第２メモリセルに対する前記フォーミング動作が実施され、
   前記スイッチング動作は、
   前記第２抵抗変化素子を高抵抗状態にするオフ動作と、
   前記第２抵抗変化素子を低抵抗状態にするオン動作と、
   を含む、半導体装置の動作方法。
6. 請求項５に記載の半導体装置の動作方法において、
   前記第１メモリセルは、
   前記第１メモリセルを選択する第１半導体素子と、
   前記第１半導体素子と直列接続された前記第１抵抗変化素子と、
   を有し、
   前記第１半導体素子と第１ビット線とが電気的に接続され、
   前記第１抵抗変化素子と第１プレート線とが電気的に接続され、
   前記第２メモリセルは、
   前記第２メモリセルを選択する第２半導体素子と、
   前記第２半導体素子と直列接続された前記第２抵抗変化素子と、
   を有し、
   前記第２半導体素子と第２ビット線とが電気的に接続され、
   前記第２抵抗変化素子と第２プレート線とが電気的に接続され、
   前記第１メモリセルに対する前記フォーミング動作は、前記第１半導体素子によって、前記第１メモリセルを選択した状態で、前記第１プレート線に第１高電位を印加し、かつ、前記第１ビット線に第１低電位を印加する動作であり、
   前記第２メモリセルに対する前記フォーミング動作は、前記第２半導体素子によって、前記第２メモリセルを選択した状態で、前記第２プレート線に前記第１高電位を印加し、かつ、前記第２ビット線に前記第１低電位を印加する動作であり、
   前記オフ動作は、前記第２半導体素子によって、前記第２メモリセルを選択した状態で、前記第２プレート線に前記第１低電位を印加し、かつ、前記第２ビット線に前記第１高電位よりも絶対値の小さい第２高電位を印加する動作であり、
   前記オン動作は、前記第２半導体素子によって、前記第２メモリセルを選択した状態で、前記第２プレート線に前記第２高電位を印加し、かつ、前記第２ビット線に前記第１低電位を印加する動作である、半導体装置の動作方法。
7. 請求項３に記載の半導体装置の動作方法において、
   前記第１メモリセルの情報書き込み動作は、半導体装置の製造工程で実施され、
   前記第２メモリセルの情報書き込み動作は、前記半導体装置の製造後に実施される、半導体装置の動作方法。
8. 請求項３に記載の半導体装置の動作方法において、
   前記第１メモリセルの情報書き込み動作は、半導体装置の製造工程のうちの第１工程で実施され、
   前記第２メモリセルの情報書き込み動作は、前記半導体装置の製造工程のうち、前記第１工程よりも後の第２工程で実施される、半導体装置の動作方法。
9. 請求項８に記載の半導体装置の動作方法において、
   前記第２工程は、前記第１工程よりも熱履歴が大きい、半導体装置の動作方法。
10. 抵抗変化メモリである第１不揮発性メモリと、
    抵抗変化メモリである第２不揮発性メモリと、
    を備え、
    前記第１不揮発性メモリの第１メモリセルは、
    前記第１メモリセルを選択する第１半導体素子と、
    前記第１半導体素子と直列接続された第１抵抗変化素子と、
    を有し、
    前記第２不揮発性メモリの第２メモリセルは、
    前記第２メモリセルを選択する第２半導体素子と、
    前記第２半導体素子と直列接続された第２抵抗変化素子と、
    を有する、半導体装置であって、
    前記第１半導体素子は、第１許容電流まで駆動可能な高電流駆動素子であり、
    前記第２半導体素子は、前記第１許容電流よりも低い第２許容電流まで駆動可能な低電流駆動素子である、半導体装置。
11. 請求項１０に記載の半導体装置において、
    前記第１半導体素子は、第１ゲート電極を有する第１セルトランジスタから構成され、
    前記第２半導体素子は、第２ゲート電極を有する第２セルトランジスタから構成され、
    前記第１ゲート電極の第１ゲート幅は、前記第２ゲート電極の第２ゲート幅よりも大きい、半導体装置。
12. 請求項１０に記載の半導体装置において、
    前記第１不揮発性メモリは、情報の書き込み状態にあり、
    前記第２不揮発性メモリは、情報の未書き込み状態にある、半導体装置。
13. 請求項１０に記載の半導体装置において、
    前記第１不揮発性メモリは、書き込み回数の多いメモリであり、
    前記第２不揮発性メモリは、前記第１不揮発性メモリよりも、書き込み回数の少ないメモリである、半導体装置。
14. 請求項１３に記載の半導体装置において、
    前記第１不揮発性メモリは、複数回書き込み用メモリであり、
    前記第２不揮発性メモリは、単数回書き込み用メモリである、半導体装置。
15. 請求項１０に記載の半導体装置において、
    前記第１不揮発性メモリは、データ記憶用メモリであり、
    前記第２不揮発性メモリは、プログラム記憶用メモリである、半導体装置。

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