WO2022201744A1 - 不揮発性記憶装置 - Google Patents

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WO2022201744A1
WO2022201744A1 PCT/JP2022/000526 JP2022000526W WO2022201744A1 WO 2022201744 A1 WO2022201744 A1 WO 2022201744A1 JP 2022000526 W JP2022000526 W JP 2022000526W WO 2022201744 A1 WO2022201744 A1 WO 2022201744A1
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WO
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switch layer
memory device
nonvolatile memory
electrode
atomic
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PCT/JP2022/000526
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English (en)
French (fr)
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誠二 野々口
恒則 椎本
宏彰 清
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
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Publication date
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    • G11C—STATIC STORES
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N99/00—Subject matter not provided for in other groups of this subclass

Definitions

  • the present disclosure relates to nonvolatile storage devices.
  • Patent Document 1 discloses a circuit element.
  • a circuit element comprises a switch layer between a pair of inactive electrodes.
  • the switch layer serves as both a selection element and a storage element.
  • the switch layer is formed of a single layer. Therefore, it is possible to reduce the thickness of the circuit element, and to realize high integration of the memory device.
  • Storage devices tend to stabilize the information read operation of circuit elements and increase the storage capacity. Therefore, it is desired to reduce the leakage current flowing through the switch layer in the half-selected operation state of the circuit element.
  • the present disclosure provides a nonvolatile memory device capable of reducing leakage current flowing in the switch layer, stabilizing the information reading operation, and increasing the storage capacity.
  • a nonvolatile memory device includes a first electrode, a second electrode arranged to face the first electrode, and a germanium , and a switch layer based on arsenic and selenium.
  • FIG. 1 is a perspective view including a main part of a memory cell array area of a nonvolatile memory device according to a first embodiment of the present disclosure
  • FIG. 2 is a diagram showing current-voltage characteristics of memory cells (switch layers) arranged in the memory cell array region shown in FIG. 1
  • FIG. 2 is a diagram showing the relationship between the thickness of the memory cell (switch layer) shown in FIG. 1 and the read margin
  • FIG. 2 is a diagram showing the relationship between heat resistance and current-voltage characteristics of the memory cell shown in FIG. 1
  • FIG. 2 is a diagram showing the relationship between heat resistance, thickness and read margin of the memory cell shown in FIG. 1
  • FIG. 2 is a perspective view corresponding to FIG.
  • FIG. 1 of a nonvolatile memory device according to a modification of the first embodiment
  • FIG. 2 is a perspective view corresponding to FIG. 1 of a nonvolatile memory device according to a second embodiment of the present disclosure
  • FIG. 8 is a diagram showing current-voltage characteristics of memory cells (switch layer and storage layer) arranged in the memory cell array region shown in FIG. 7;
  • FIG. 1 of a nonvolatile memory device according to a modification of the first embodiment
  • FIG. 2 is a perspective view corresponding to FIG. 1 of a nonvolatile memory device according to a second embodiment of the present disclosure
  • FIG. 8 is a diagram showing current-voltage characteristics of memory cells (switch layer and storage layer) arranged in the memory cell array region shown in FIG. 7;
  • FIG. 1 of a nonvolatile memory device according to a modification of the first embodiment
  • FIG. 2 is a perspective view corresponding to FIG. 1 of a nonvolatile memory device according to a second embodiment of the present disclosure
  • First Embodiment In a first embodiment, an example in which the present technology is applied to a cross-point memory in which memory cells are constructed using a switch layer as a nonvolatile memory device will be described. 2. Second Embodiment In a second embodiment, an example in which the present technology is applied to a cross-point memory in which memory cells are constructed by a switch layer and a memory layer as a nonvolatile memory device will be described.
  • the arrow X direction indicated as appropriate indicates one direction on the plane
  • the arrow Y direction indicates another direction on the plane perpendicular to the arrow X direction
  • the arrow Z direction is orthogonal to the arrow X direction and the arrow Y direction, and indicates the direction from the bottom to the top of the paper surface. That is, the arrow X direction, the arrow Y direction, and the arrow Z direction match the X-axis direction, the Y-axis direction, and the Z-axis direction of the three-dimensional coordinate system. It should be noted that these arrow directions help understanding of the description and do not limit the direction of the present disclosure.
  • FIG. 1 shows a schematic configuration example of a memory cell array region of a nonvolatile memory device 1 according to the first embodiment of the present disclosure.
  • the memory cell array area of the non-volatile memory device 1 is constructed with first wirings 2, memory cells 3, and second wirings 7 on a substrate (not shown).
  • Each of the first wiring 2 and the second wiring 7 is connected to a circuit (not shown) formed on the substrate.
  • the circuit comprises semiconductor elements such as, for example, Complementary type Insulated Gate Field Effect Transistors (IGFETs).
  • IGFETs Complementary type Insulated Gate Field Effect Transistor
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the first wiring 2 has a predetermined wiring width and extends in the arrow X direction.
  • a plurality of first wirings 2 are arranged in the arrow Y direction with a predetermined distance.
  • two first wirings 2 are shown to simplify the explanation.
  • the first wiring 2 on the right side is given the reference numeral (21)
  • the first wiring 2 on the left side is given the reference numeral (22).
  • the first wiring 2 is made of a wiring material used in semiconductor manufacturing processes, such as tungsten (W), tungsten nitride (WN), copper (Cu), aluminum (Al), molybdenum (Mo), or tantalum (Ta).
  • the first wiring 2 may be made of silicide, which is a compound of silicon (Si) and a refractory metal such as tungsten, molybdenum, or tantalum.
  • the second wiring 7 has a predetermined wiring width and extends in the arrow Y direction crossing the extending direction of the first wiring 2 .
  • the extending direction of the second wiring 7 is orthogonal to the extending direction of the first wiring 2 .
  • a plurality of the second wirings 7 are arranged in the arrow X direction with a predetermined spacing dimension.
  • two second wires 7 are shown.
  • the second wiring 7 on the near side is also denoted by reference numeral (71), and the second wiring 7 on the depth side is also denoted by reference numeral (72).
  • the second wiring 7 is made of the same wiring material as the first wiring 2, for example. Also, the wiring material of the second wiring 7 may be different from the wiring material of the first wiring 2 .
  • the memory cell 3 includes a first electrode 4 , a switch layer 5 and a second electrode 6 .
  • the memory cell 3 arranged at the intersection of the first wiring 2 (21) and the second wiring 7 (71) is also denoted by reference numeral (31).
  • the memory cell 3 arranged at the intersection of the first wiring 2 (22) and the second wiring 7 (71) is denoted by reference numeral (32).
  • the memory cell 3 arranged at the intersection of the first wiring 2 (21) and the second wiring 7 (72) is denoted by reference numeral (33).
  • the memory cell 3 arranged at the intersection of the first wiring 2 (22) and the second wiring 7 (72) is denoted by reference numeral (34).
  • the first electrode 4 is formed on the first wiring 2 and is in contact with and electrically connected to the first wiring 2 .
  • the first electrode 4 is formed to have the same width dimension as the width dimension of the first wiring 2 and the same length dimension as the width dimension of the second wiring 7 .
  • the first electrode 4 is arranged in the overlapping region between the first wiring 2 and the second wiring 7 at the intersection of the first wiring 2 and the second wiring 7 .
  • the first electrode 4 is formed in a rectangular shape when viewed in the direction of arrow Z (hereinafter simply referred to as “plan view”).
  • the first electrode 4 is made of an electrode material that is used in the semiconductor manufacturing process and that is difficult to conduct ions and diffuse heat at the interface with the switch layer 5 .
  • Electrode materials include, for example, tungsten, tungsten nitride, copper, aluminum, molybdenum, tantalum, titanium (Ti), titanium nitride (TiN), tantalum nitride (TaN), carbon (C), or carbon nitride (CN).
  • the first electrode 4 may be formed of silicide.
  • the second electrode 6 is formed on the first electrode 4 so as to face the first electrode 4 and is in contact with and electrically connected to the second wiring 7 .
  • the second electrode 6 is formed to have the same width dimension as the width dimension of the second wiring 7 and the same length dimension as the width dimension of the first wiring 2 .
  • the second electrode 6 is arranged in the overlapping region between the first wiring 2 and the second wiring 7 at the intersection of the first wiring 2 and the second wiring 7 .
  • the second electrode 6 is formed in a rectangular shape in plan view.
  • the second electrode 6 is made of an electrode material that is the same as or different from the electrode material of the first electrode 4 .
  • the switch layer 5 is arranged between the first electrode 4 and the second electrode 6 .
  • the switch layer 5 is formed on the first electrode 4 and electrically connected to the first electrode 4 .
  • a second electrode 6 is formed on the switch layer 5 and the switch layer 5 is electrically connected to the second electrode 6 .
  • the contour shape of the switch layer 5 is formed to be the same as the contour shape of the first electrode 4 and the contour shape of the second electrode 6 .
  • the first electrode 4, the switch layer 5, and the second electrode 6 are arranged at the same position in the vertical direction, and are formed in a prism shape with the direction of arrow Z as the height direction.
  • the memory cell 3 when the voltage applied between the first electrode 4 and the second electrode 6 is below the threshold voltage of the switch layer 5, the electrical resistance of the switch layer 5 becomes very high. On the other hand, when a voltage exceeding the threshold voltage of the switch layer 5 is applied between the first electrode 4 and the second electrode 6, the electrical resistance of the switch layer 5 drops sharply. Therefore, a large current flows through the memory cell 3 . That is, the memory cell 3 has nonlinear electrical resistance characteristics.
  • the state in which the electrical resistance of the switch layer 5 is high is defined as the "off state.”
  • the state in which the electrical resistance of the switch layer 5 is low is defined as the "on state.”
  • Ovonic Threshold Switch As a switch layer having such electrical resistance characteristics, there is an Ovonic Threshold Switch (OTS).
  • the Ovonic threshold switch is made of a material containing at least one chalcogen element selected from the group consisting of tellurium (Te), selenium (Se) and sulfur (S). Further, the Ovonic threshold switch is a material further containing at least one additional element selected from the group consisting of boron (B), aluminum, indium (In), gallium (Ga), carbon, germanium (Ge) and silicon. formed by When the additive element is contained, the amorphous structure can be stabilized. Further, the Ovonic threshold switch may be formed including at least one of oxygen (O) and nitrogen (N) additive elements.
  • the switch layer 5 is mainly composed of germanium, arsenic (As) and selenium.
  • the switch layer 5 contains only selenium as a chalcogenide element.
  • arsenic and selenium contained in the switch layer 5 are set to 60 atomic % or more and 80 atomic % or less. More specifically, the arsenic contained in the switch layer 5 is set at 20 atomic % or more and 40 atomic % or less, and the selenium is set at 30 atomic % or more and 50 atomic % or less.
  • the switch layer 5 contains at least germanium in the remaining 20 atomic % or more and 40 atomic % or less.
  • the switch layer 5 in addition to germanium, at least one element selected from silicon, boron, carbon, gallium, indium, and aluminum may be added. good.
  • the composition ratio of each element described above is the ratio in a state excluding nitrogen or oxygen.
  • the switch layer 5 may contain nitrogen or oxygen (O), or both nitrogen and oxygen in the range of 30 atomic % or less with respect to all composition elements.
  • the constituent elements of the switch layer 5, including the main components, will be described in detail below. If the main component selenium is 20 atomic % or less, the chalcogen element for switching operation becomes insufficient. When the chalcogen element is insufficient, the switching operation becomes difficult. Moreover, when the selenium content is 70 atomic % or more, the film quality of the switch layer 5 deteriorates. When the film quality deteriorates, film peeling of the switch layer 5 from the first electrode 4 and film peeling of the second electrode 6 from the switch layer 5 tend to occur in the manufacturing process of the nonvolatile memory device 1 . Therefore, selenium is set to the above composition ratio including a margin.
  • Arsenic forms a chalcogenide glass with selenium.
  • arsenic forms diarsenic triselenide (As2Se3) compounds with selenium.
  • the melting point of the arsenic triselenide compound is higher than that of the chalcogen element.
  • the arsenic content is 20 atomic % or more, it forms a strong bond between atoms with the chalcogen element to stabilize the chalcogen element, and as a result reduces the change in threshold voltage over time.
  • the arsenic content exceeds 40 atomic %, the stability of the amorphous structure of the switch layer 5 is lowered, and the heat resistance is lowered. Therefore, arsenic is set to the above composition ratio.
  • Germanium forms a stable amorphous structure in ternary systems containing both selenium and arsenic. Therefore, by setting germanium to the above composition ratio, the heat resistance of the switch layer 5 can be improved, and a stable switching operation can be realized in the switch layer 5 . Further, compared to the case where only arsenic and selenium are the main components, the switch layer 5 mainly containing germanium, arsenic and selenium is less likely to be formed after the film forming process and the annealing process in the manufacturing process of the nonvolatile memory device 1. Film floating and peeling can be effectively suppressed.
  • silicon is an element of the same group as germanium. Therefore, when silicon is added to the switch layer 5, the same effect as that obtained by germanium contained in the switch layer 5 as a main component can be obtained.
  • Boron has a relatively small atomic radius. When boron is added to the switch layer 5, elements with different atomic radii are present in the switch layer 5, so that the amorphous structure of the switch layer 5 can be stabilized. In addition, boron has a low electrical conductivity as a simple substance among semimetals. Therefore, when the switch layer 5 contains boron, the resistance value of the switch layer 5 increases, so that the leakage current of the switch layer 5 can be reduced.
  • Carbon contributes to increasing the resistance of the switch layer 5 except for the sp2 orbital structure seen in graphite and the like. Also, since the ionic radius of carbon is smaller than that of chalcogen elements, carbon stabilizes the amorphous structure of the switch layer 5 .
  • Gallium easily forms bonds with selenium and arsenic. For example, gallium combines with selenium to form gallium selenide (Ga2Se3). Gallium also combines with arsenic to form gallium arsenide (GaAs). These compounds are stable. In addition, gallium bonds strongly with selenium and arsenic to stabilize the amorphous structure.
  • Aluminum and indium belong to Group 13 of the periodic table, which is the same as gallium, and therefore have properties similar to those of gallium. Note that the atomic radii (ionic radii) of aluminum and indium differ from the atomic radii (ionic radii) of gallium. Also, by adjusting the content of two or more elements selected from gallium, aluminum, and indium, the amorphous structure of the switch layer 5 can be stabilized.
  • Nitrogen combines with each of germanium, aluminum and gallium to form compounds with high resistance. Nitrogen easily bonds with boron, carbon, silicon, or the like to form a bond. Once the binder is dispersed in the switch layer 5, the amorphous structure can be stabilized. On the other hand, if nitrogen is added to the switch layer 5 in an amount exceeding 30 atomic % with respect to all composition elements, switching operation failure, switching operation characteristic failure, or film peeling is likely to occur.
  • germanium, arsenic and selenium are formed as main compositions.
  • Various additive elements are added to the switch layer 5 . Therefore, in the switch layer 5, leakage current can be reduced, and the amorphous structure can be stabilized.
  • FIG. 2 shows current-voltage characteristics of the switch layer 5 according to the first embodiment.
  • the horizontal axis is voltage [V]
  • the vertical axis is current [A].
  • a current of 10 -8 [A] flows when a voltage of about 3 [V] is applied
  • a current of 5 ⁇ 10 -5 [A] flows when a voltage of about 3.8 [V] is applied.
  • the characteristics shown in FIG. 2 show an example in which the current is limited to 5 ⁇ 10 ⁇ 5 [A] by an external transistor element (not shown).
  • FIG. 2 also shows the current-voltage characteristics of the switch layer according to the comparative example.
  • the switch layer is mainly composed of germanium, arsenic and tellurium, and is doped with nitrogen. Tellurium is used as the chalcogen element.
  • a current of 10 -8 [A] flows when a voltage of about 1.5 [V] is applied, and a current of 5 ⁇ 10 -5 flows when a voltage of about 2.4 [V] is applied.
  • the switch layer 5 according to the first embodiment has a higher resistance and a lower leakage current than the switch layer according to the comparative example. Therefore, the switch layer 5 is suitable as the memory cell 3 of the nonvolatile memory device 1 that employs the crosspoint structure.
  • FIG. 3 shows the relationship between the thickness of the switch layer 5 and the lead margin according to the first embodiment.
  • the horizontal axis is the thickness [nm] of the switch layer 5, and the vertical axis is the read margin [V].
  • the read margin is shown without performing an accelerated test involving heat.
  • increasing the thickness of the switch layer 5 increases the lead margin.
  • the read margin is set to 0.3 [V] or more. Therefore, the thickness of the switch layer 5 is set to 10 [nm] or more.
  • film peeling is likely to occur.
  • the thickness of the switch layer 5 is set to 40 [nm] or less.
  • FIG. 4 shows current-voltage characteristics in three states of the switch layer 5 according to the first embodiment.
  • the horizontal axis is voltage [V]
  • the vertical axis is current [A].
  • the thickness of the switch layer 5 is set to 30 [nm].
  • the three states are the initial state indicated by letter A in FIG. 4, the first processing state indicated by letter B, and the second processing state indicated by letter C.
  • FIG. The initial state is a state in which the switch layer 5 has never been operated.
  • the first processing state is a state in which an accelerated test was performed at a temperature of 180° C. for 1 hour after operating the switch layer 5 once.
  • the second processing state is a state in which an accelerated test is performed at a temperature of 260° C. for 10 minutes after operating the switch layer 5 once.
  • the threshold voltage of the switch layer 5 in the first processing state is lower than the applied voltage, so that the switch layer 5 is turned on and a large current flows.
  • the switch layer 5 in the initial state remains off even if a voltage of 6 [V] is applied, and no current flows. Since the switch layer 5 configured in this manner can change the threshold voltage according to a plurality of states, the switch layer 5 can function as the memory cell 3 of the nonvolatile memory device 1 .
  • the lead voltage is about 2 [V] between the initial state and the first processing state, and about 1 [V] between the initial state and the second processing state.
  • Margin can be secured.
  • the switch layer 5 in the second processing state can be constructed as a memory cell 3 of a non-volatile memory device 1 that requires reflow resistance.
  • the nonvolatile memory device 1 according to the first embodiment is effective as a nonvolatile memory device that requires reflow resistance or a nonvolatile memory device that is used for in-vehicle applications.
  • the read margin changes depending on the thickness of the switch layer 5. That is, when the thickness of the switch layer 5 increases, the read margin increases.
  • Both the switching layer 5 in the first processing state and the switching layer 5 in the second processing state shown in FIG. 4 show current-voltage characteristics when formed to a thickness of 30 [nm].
  • FIG. 5 shows the relationship between the thickness of the switch layer 5 and the read margin in each of the first processing state and the second processing state.
  • the horizontal axis is the thickness [nm] of the switch layer 5, and the vertical axis is the read margin [V].
  • the thickness of the switch layer 5 in the second processing state after undergoing an accelerated test at 260° C. for 10 minutes is set to 25 [nm] or more. ing. As shown in FIG. 3 described above, when the thickness of the switch layer 5 exceeds 40 [nm], film peeling and the like are likely to occur. Therefore, the thickness of the switch layer 5 in the second processing state is set to 25 [nm] or more and 40 [nm] or less.
  • a read margin of 0.3 [V] or more can be easily ensured in the switch layer 5 in the first processing state that has undergone the accelerated test at 180° C. for 1 hour. Therefore, a sufficient read margin can be obtained by setting the thickness of the switch layer 5 to 25 [nm] or less.
  • the thickness of the switch layer 5 is set to 10 [nm] or more and 25 [nm] or less.
  • the nonvolatile memory device 1 performs an information read operation as follows. For example, when the memory cell (32) shown in FIG. 1 is the selected memory cell, a reference voltage of 0 [V] is applied to the first wiring (22) connected to the memory cell (32), and similarly the memory cell (32) is applied. A selection voltage V is applied to the second wiring (71) connected to the cell (32). At this time, the half-selection voltage V/2 is applied to the first wiring (21) connected to each of the memory cell (31) and the memory cell (33) which are unselected memory cells. Similarly, the half-select voltage V/2 is applied to the second wiring (72) connected to each of the memory cells (33) and (34) which are unselected memory cells.
  • a voltage V/2 is applied to the switch layer 5 of the memory cell (31), and the memory cell (31) is brought into a non-selected state.
  • a voltage of 0 [V] is applied to the switch layer 5 of the memory cell (33), and the memory cell (33) is brought into a non-selected state.
  • a voltage V/2 is applied to the switch layer 5 of the memory cell (34), and the memory cell (34) is brought into a non-selected state.
  • a selection voltage V is applied to the switch layer 5 of the memory cell (32) to set it in a selected state. In the selected state, the switch layer 5 is turned on, and current flows from the second wiring (71) to the first wiring 22. FIG. When current is detected, it is determined that the memory cell (32) stores, for example, information "1".
  • the switch layer 5 is in the OFF state, no current flows from the second wiring (71) to the first wiring (22). Since no current is detected, it is determined that the memory cell (32) stores, for example, information "0". Note that the voltage application conditions in the read operation are not limited to the V/2 method described above.
  • the nonvolatile memory device 1 includes a switch layer 5 as shown in FIG.
  • the switch layer 5 is mainly composed of germanium, arsenic and selenium.
  • the switch layer 5 contains germanium, the switching operation of the switch layer 5 can be stabilized.
  • the switch layer 5 contains arsenic, the information retention performance of the memory cell 3 can be improved.
  • the switch layer 5 contains selenium, leakage current can be reduced as shown in FIG. Therefore, in the nonvolatile memory device 1, the leak current can be reduced in the memory cells 3, which are non-selected memory cells, so that the degree of integration can be increased and the capacity can be increased. In other words, since the leak current is reduced, it is possible to reduce malfunctions in the information reading operation and improve the operational reliability.
  • the switch layer 5 contains only selenium as a chalcogenide element.
  • the resistance of the switch layer 5 containing selenium can be increased compared to the case where a chalcogenide element other than selenium, such as tellurium, is contained. Therefore, the leakage current of the switch layer 5 can be reduced, so that the capacity of the nonvolatile memory device 1 can be increased. Alternatively, the operational reliability of the nonvolatile memory device 1 can be improved.
  • the composition ratio of arsenic and selenium contained in the switch layer 5 is set to 60 atomic % or more and 80 atomic % or less. Since the composition ratio of arsenic and selenium is set to 60 atomic % or more, the change over time of the threshold voltage of the switch layer 5 can be reduced, and the switching operation can be easily performed. On the other hand, since the composition ratio of arsenic and selenium is set to 80 atomic % or less, it is possible to improve heat resistance and effectively suppress or prevent film peeling.
  • the composition ratio of arsenic contained in the switch layer 5 is set to 20 atomic % or more and 40 atomic % or less.
  • the arsenic content is set to 20 atomic % or more, it is possible to form a strong bond between atoms with the chalcogen element and stabilize the chalcogen element. Therefore, the change in the threshold voltage of the switch layer 5 over time can be reduced.
  • the arsenic content is set to 40 atomic % or less, the amorphous structure of the switch layer 5 can be stabilized, and the heat resistance can be improved.
  • the composition ratio of selenium contained in the switch layer 5 is set to 30 atomic % or more and 50 atomic % or less.
  • the selenium content is set to 30 atomic % or more, the chalcogen element that performs the switching operation is sufficiently supplemented, and the switching operation can be easily performed.
  • the film quality of the switch layer 5 can be improved, and film peeling can be effectively suppressed or prevented.
  • the composition ratio of germanium in the switch layer 5 is set to 40 atomic % or less.
  • Germanium forms a stable amorphous structure in ternary systems containing both selenium and arsenic. Therefore, the heat resistance of the switch layer 5 can be improved, and stable switching operation can be obtained in the switch layer 5 .
  • the germanium content is set to 40 atomic % or less, film floating and peeling of the switch layer 5 can be effectively prevented in the manufacturing process of the nonvolatile memory device 1 compared to the case where only arsenic and selenium are the main components. can be suppressed to
  • the switch layer 5 contains one or more elements selected from silicon, boron, carbon, gallium, indium and aluminum. Since silicon is an element of the same family as germanium, when silicon is added to the switch layer 5, the same effects as those obtained by germanium contained in the switch layer 5 as a main component can be obtained. When the switch layer 5 is doped with boron, the amorphous structure of the switch layer 5 can be stabilized. In addition, the addition of boron can reduce the leakage current of the switch layer 5 . When the switch layer 5 is doped with carbon, gallium, indium or aluminum, the amorphous structure of the switch layer 5 can be stabilized.
  • the switch layer 5 contains 30 atomic % or less of nitrogen, oxygen, or nitrogen and oxygen with respect to all composition elements. Since the switch layer 5 contains 30 atomic % or less of nitrogen, oxygen, or both nitrogen and oxygen with respect to all composition elements, the resistance of the switch layer 5 can be increased. Therefore, leakage current in the switch layer 5 can be reduced. In addition, the amorphous structure of the switch layer 5 can be stabilized because the bonding material such as nitrogen can be dispersed in the switch layer 5 .
  • the composition ratio of each element described above is the ratio in a state excluding nitrogen or oxygen.
  • the switch layer 5 is formed to have a thickness of 10 [nm] or more and 40 [nm] or less. As shown in FIG. 3, since the thickness of the switch layer 5 is set to 10 [nm] or more, the read margin can be increased. On the other hand, since the thickness of the switch layer is set to 40 [nm] or less, film peeling is less likely to occur. In addition, in the manufacturing process of the nonvolatile memory device 1, workability of the switch layer 5 can be improved.
  • the thickness of the switch layer 5 is formed to be 10 [nm] or more and 25 [nm] or less. Therefore, as shown in FIGS. 3 and 5, the switch layer 5 in the first processing state after the accelerated test at 180° C. for 1 hour can easily ensure a read margin.
  • the thickness of the switch layer 5 is formed to be 25 [nm] or more and 40 [nm] or less. For this reason, as shown in FIGS. 3 and 5, the switch layer 5 in the second treatment state, which has undergone the accelerated test at 260° C. for 10 minutes, effectively suppresses film peeling while ensuring a sufficient read margin. can do.
  • the switch layer 5 is formed between the first wiring 2 and the second wiring 7 as shown in FIG.
  • the switch layer 5 constitutes the memory cell 3 .
  • the switch layer 5 is formed on the first wiring 2 and directly connected to the first wiring 2 .
  • the first electrode 4 is not formed, and part of the first wiring 2 is used as the first electrode 4 .
  • the switch layer 5 is formed under the second wiring 7 and directly connected to the second wiring 7 .
  • a part of the second wiring 7 is used as the second electrode 6 without forming the second electrode 6 .
  • the same operational effects as those obtained by the non-volatile memory device 1 according to the first embodiment can be obtained.
  • part or all of the memory cell array region can be operated as one time programmable (OTP) cells.
  • OTP time programmable
  • the switch layer 5 can be set to an initial state with a high threshold voltage, as indicated by reference symbol A in FIG. By using the initial state as one information logic value, the switch layer 5 can store information with a large read margin.
  • a one-time programmable cell can be constructed if the switch layer 5 can be set to a plurality of states (a plurality of threshold voltages).
  • a one-time programmable cell can be constructed by controlling the threshold voltage of the switch layer 5 according to the magnitude of the operating current or the regulation of the number of operations.
  • the switch layer 5 constitutes a one-time programmable cell. As shown in FIG. 4, the switch layer 5 in the initial state has a high resistance in the OFF state. Therefore, the leak current of the switch layer 5 can be reduced in the non-selected state. In addition, since the leakage current of the switch layer 5 can be reduced, it is possible to effectively suppress or prevent malfunction in the information reading operation. Therefore, the nonvolatile memory device 1 with high operational reliability can be provided.
  • a nonvolatile memory device 1 according to the second embodiment of the present disclosure includes a memory layer 8 as shown in FIG. More specifically, as in the memory cell 3 of the nonvolatile memory device 1 according to the first embodiment, the switch layer 5 is arranged on the first electrode 4, and the lower end of the switch layer 5 is the first electrode 4. It is electrically connected to the upper end.
  • a memory layer 8 is disposed on the switch layer 5 , and the upper end of the switch layer 5 is electrically connected to the lower end of the memory layer 8 .
  • a second electrode 6 is provided on the memory layer 8 , and the lower end of the second electrode 6 is electrically connected to the upper end of the memory layer 8 .
  • the memory layer 8 is made of, for example, a resistance-change memory material such as oxide-based RAM (OxRAM), conductive bridge RAM (CBRAM), or a phase-change memory material.
  • a resistance-change memory material such as oxide-based RAM (OxRAM), conductive bridge RAM (CBRAM), or a phase-change memory material.
  • OxRAM oxide-based RAM
  • CBRAM conductive bridge RAM
  • phase-change memory material e.g., phase-change memory material.
  • memory materials to which an initialization voltage is applied during operation are suitable.
  • the memory layer 8 is electrically connected directly in series to the switch layer 5 .
  • the memory layer 8 is formed of a material that reacts at the interface between the memory layer 8 and the switch layer 5
  • an intermediate electrode layer or a barrier layer may be provided between the memory layer 8 and the switch layer 5 as appropriate. good.
  • FIG. 8 shows current-voltage characteristics of the memory cell 3 of the nonvolatile memory device 1 according to the second embodiment.
  • the horizontal axis is voltage [V]
  • the vertical axis is current [A].
  • the thickness of the switch layer 5 is set to 20 [nm].
  • the memory layer 8 is made of a resistive memory material, and the thickness of the memory layer 8 is set to 25 [nm].
  • the memory layer 8 in the memory cell 3 By providing the memory layer 8 in the memory cell 3 , a partial voltage is generated between the switch layer 5 and the memory layer 8 . As shown in FIG. 8, the memory cell 3 in the initial state with a higher threshold voltage and a stable threshold voltage can be formed. Therefore, a large read margin can be secured between the memory cells 3 in the initial state and the memory cells 3 in the second processing state.
  • the nonvolatile memory device 1 also includes memory cells 3 having a switch layer 5 and a memory layer 8 . As shown in FIG. 8, the read margin of memory cell 3 is larger than the read margin of memory cell 3 shown in FIG. Therefore, the information reading operation of the nonvolatile memory device 1 can be stabilized, and the memory capacity can be increased.
  • part or all of the memory cell array region can be used as one-time programmable cells. .
  • the memory cell 3 in the initial state is operated, it can be operated as a normal memory cell 3 . Therefore, depending on the resistance state of the memory layer 8, it is possible to easily form a plurality of threshold voltage states.
  • memory layer 8 When memory layer 8 is formed of a phase change memory material, memory layer 8 is generally in a low resistance initial state immediately after the completion of the manufacturing process. Therefore, a stable initial state with a high threshold voltage cannot be formed by voltage division. However, it is possible to create multiple threshold voltage states in the memory cell 3 . Also, one-time programmable cells can be formed using the same manufacturing process as multiple time programmable (MTP) memories. In this case, the multi-time programmable memory and the one-time programmable memory can be used properly depending on the application. Furthermore, in the nonvolatile memory device 1, the memory layer 8 may be made of a resistive memory material instead of the phase change memory material.
  • the nonvolatile memory device 1 includes germanium, arsenic, and selenium between the first electrode 4 (or the first wiring 2) and the second electrode 6 (or the second wiring 7). is provided as a main component of the switch layer 5. Therefore, it is possible to provide the nonvolatile memory device 1 capable of reducing the leakage current flowing through the switch layer 5, stabilizing the information reading operation, and achieving a large memory capacity.
  • the present technology has the following configuration. (1) a first electrode; a second electrode arranged to face the first electrode; a switch layer disposed between the first electrode and the second electrode and containing germanium, arsenic and selenium as main components; A non-volatile storage device with (2) The nonvolatile memory device according to (1), wherein the switch layer contains only the selenium as a chalcogenide element. (3) The nonvolatile memory device according to (1) or (2), wherein the composition ratio of the arsenic and the selenium is 60 atomic % or more and 80 atomic % or less.
  • the nonvolatile memory device according to any one of (1) to (3), wherein the composition ratio of arsenic is 20 atomic % or more and 40 atomic % or less.
  • the nonvolatile memory device according to any one of (1) to (4), wherein the composition ratio of selenium is 30 atomic % or more and 50 atomic % or less.
  • the nonvolatile memory device according to any one of (1) to (5), wherein the germanium composition ratio is 40 atomic % or less.
  • the switch layer contains one or more elements selected from silicon, boron, carbon, gallium, indium and aluminum. Device.
  • the first electrode is connected to one terminal of the switch layer;
  • the switch layer and the memory layer constitute a memory cell;
  • the memory cell includes a first wiring connected to the first electrode and extending in a first direction, and a first wiring connected to the second electrode and extending in a second direction crossing the first direction.
  • the nonvolatile memory device according to (12) above which is arranged at an intersection with the existing second wiring.
  • a plurality of the memory cells are arranged in a first direction and a second direction to form a memory cell array;

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Abstract

不揮発性記憶装置は、第１電極と、スイッチ層と、第２電極とを備えている。第２電極は第１電極に対向して配設されている。スイッチ層は第１電極と第２電極との間に配設されている。スイッチ層はゲルマニウム、砒素及びセレンを主成分としている。

Description

不揮発性記憶装置
　本開示は、不揮発性記憶装置に関する。
　特許文献１には、回路素子が開示されている。回路素子は一対の不活性電極の間にスイッチ層を備えている。スイッチ層は選択素子及び記憶素子を兼ねている。
　このように構成される回路素子では、スイッチ層が単層により形成されている。このため、回路素子の薄型化が可能となり、記憶装置の高集積化を実現することができる。
特開２０１７－２２４６８８号公報
　記憶装置は、回路素子の情報読出し動作を安定化し、記憶容量の大容量化を図る傾向にある。このため、回路素子の半選択動作状態において、スイッチ層に流れるリーク電流を小さくすることが望まれている。
　本開示は、スイッチ層に流れるリーク電流を小さくし、情報読出し動作を安定化させ、記憶容量の大容量化を実現することができる不揮発性記憶装置を提供する。
　本開示の実施形態に係る不揮発性記憶装置は、第１電極と、第１電極に対向して配設された第２電極と、第１電極と第２電極との間に配設され、ゲルマニウム、砒素及びセレンを主成分とするスイッチ層と、を備えている。
本開示の第１実施の形態に係る不揮発性記憶装置のメモリセルアレイ領域の要部を含む斜視図である。 図１に示されるメモリセルアレイ領域に配列されたメモリセル（スイッチ層）の電流電圧特性を示す図である。 図１に示されるメモリセル（スイッチ層）の厚さとリードマージンとの関係を示す図である。 図１に示されるメモリセルの耐熱性と電流電圧特性との関係を示す図である。 図１に示されるメモリセルの耐熱性と厚さとリードマージンとの関係を示す図である。 第１実施の形態の変形例に係る不揮発性記憶装置の図１に対応する斜視図である。 本開示の第２実施の形態に係る不揮発性記憶装置の図１に対応する斜視図である。 図７に示されるメモリセルアレイ領域に配列されたメモリセル（スイッチ層及び記憶層）の電流電圧特性を示す図である。
　以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１実施の形態
　第１実施の形態は、不揮発性記憶装置として、スイッチ層によりメモリセルを構築したクロスポイント型メモリに、本技術を適用した例を説明する。
２．第２実施の形態
　第２実施の形態は、不揮発性記憶装置として、スイッチ層及び記憶層によりメモリセルを構築したクロスポイント型メモリに、本技術を適用した例を説明する。
　ここで、図中、適宜示されている矢印Ｘ方向は平面上の一方向を示し、矢印Ｙ方向は矢印Ｘ方向に対して直交する平面上の他の一方向を示している。また、矢印Ｚ方向は、矢印Ｘ方向及び矢印Ｙ方向に対して直交し、紙面下方から上方へ向かう方向を示している。つまり、矢印Ｘ方向、矢印Ｙ方向及び矢印Ｚ方向は、三次元座標系のＸ軸方向、Ｙ軸方向及びＺ軸方向に一致している。
　なお、これらの矢印方向は、説明の理解を助けるものであって、本開示の方向を限定するものではない。
＜１．第１実施の形態＞
［不揮発性記憶装置１の構成］
（１）不揮発性記憶装置１の概略構成
　図１は、本開示の第１実施の形態に係る不揮発性記憶装置１のメモリセルアレイ領域の概略構成例を表している。
　図１に示されるように、不揮発性記憶装置１のメモリセルアレイ領域は、図示省略の基板上に、第１配線２と、メモリセル３と、第２配線７とを備えて構築されている。第１配線２、第２配線７のそれぞれは基板に形成された図示省略の回路に接続されている。回路は例えば相補型（Complementary type）絶縁ゲート電界効果トランジスタ（IGFET：Insulated Gate Field Effect Transistor）等の半導体素子を含んで構成されている。絶縁ゲート電界効果トランジスタは、金属／絶縁体／半導体構造を有する電界効果トランジスタ（MISFET：Metal Insulator Semiconductor Field Effect Transistor）及び金属／酸化膜／半導体構造を有する電界効果トランジスタ（MOSFET：Metal Oxide Semiconductor Field Effect Transistor）の双方を少なくとも含んでいる。
　第１配線２は、所定の配線幅を有し、矢印Ｘ方向に延在している。第１配線２は、所定の離間寸法を持って矢印Ｙ方向に複数本配列されている。ここでは、説明を簡単にするために、２本の第１配線２が示されている。２本の第１配線２のうち、右側の第１配線２は符号（２１）を併せて付し、左側の第１配線２は符号（２２）を併せて付している。
　第１配線２は、半導体製造プロセスに使用される配線材料、例えばタングステン（Ｗ）、窒化タングステン（ＷＮ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）若しくはタンタル（Ｔａ）により形成されている。また、第１配線２は、タングステン、モリブデン、タンタル等の高融点金属と珪素（Ｓｉ）との化合物であるシリサイドにより形成されてもよい。
　第２配線７は、所定の配線幅を有し、第１配線２の延在方向に対して交差する矢印Ｙ方向に延在している。ここでは、第２配線７の延在方向は、第１配線２の延在方向に対して直交している。第２配線７は、所定の離間寸法を持って矢印Ｘ方向に複数本配列されている。第１配線２と同様に、２本の第２配線７が示されている。２本の第２配線７のうち、手前側の第２配線７は符号（７１）を併せて付し、奥行き側の第２配線７は符号（７２）を併せて付している。
　第２配線７は、例えば第１配線２と同様の配線材料により形成されている。また、第２配線７の配線材料は第１配線２の配線材料に対して異なっていてもよい。
（２）メモリセル３の構成
　メモリセル３は、第１電極４と、スイッチ層５と、第２電極６とを備えている。ここで、第１配線２（２１）と第２配線７（７１）との交差部に配置されたメモリセル３は符号（３１）を併せて付している。同様に、第１配線２（２２）と第２配線７（７１）との交差部に配置されたメモリセル３は符号（３２）を付している。第１配線２（２１）と第２配線７（７２）との交差部に配置されたメモリセル３は符号（３３）を付している。そして、第１配線２（２２）と第２配線７（７２）との交差部に配置されたメモリセル３は符号（３４）を付している。
　第１電極４は、第１配線２上に形成され、第１配線２に接触し、かつ、電気的に接続されている。第１電極４は、第１配線２の幅寸法と同一の幅寸法に形成され、かつ、第２配線７の幅寸法と同一の長さ寸法に形成されている。表現を代えると、第１電極４は、第１配線２と第２配線７との交差部において、第１配線２と第２配線７との重複領域に配設されている。第１電極４は、矢印Ｚ方向から見て（以下、単に「平面視」という。）、矩形状に形成されている。
　第１電極４は、半導体製造プロセスに使用され、更にスイッチ層５との界面においてイオン伝導や熱拡散がし難い電極材料により形成されている。電極材料には、例えばタングステン、窒化タングステン、銅、アルミニウム、モリブデン、タンタル、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、炭素（Ｃ）若しくは窒化炭素（ＣＮ）が使用されている。また、第１電極４はシリサイドにより形成してもよい。
　第２電極６は、第１電極４に対向して第１電極４上に形成され、第２配線７に接触し、かつ、電気的に接続されている。第２電極６は、第２配線７の幅寸法と同一の幅寸法に形成され、かつ、第１配線２の幅寸法と同一の長さ寸法に形成されている。第２電極６は、第１電極４と同様に、第１配線２と第２配線７との交差部において、第１配線２と第２配線７との重複領域に配設されている。第２電極６は、第１電極４と同様に、平面視において矩形状に形成されている。
　第２電極６は、第１電極４の電極材料と同一又は異なる電極材料により形成されている。
（３）スイッチ層５の構成
　スイッチ層５は第１電極４と第２電極６との間に配設されている。スイッチ層５は、第１電極４上に形成され、第１電極４に電気的に接続されている。スイッチ層５上には第２電極６が形成され、スイッチ層５は第２電極６に電気的に接続されている。平面視において、スイッチ層５の輪郭形状は、第１電極４の輪郭形状、第２電極６の輪郭形状のそれぞれと同一に形成されている。そして、第１電極４、スイッチ層５及び第２電極６は、上下方向において同一位置に配置され、矢印Ｚ方向を高さ方向とする角柱形状に形成されている。
　メモリセル３では、第１電極４と第２電極６との間に印加される電圧がスイッチ層５の閾値電圧以下のとき、スイッチ層５の電気抵抗が非常に高くなる。一方、スイッチ層５の閾値電圧を超えた電圧が第１電極４と第２電極６との間に印加されると、スイッチ層５の電気抵抗が急激に低くなる。このため、メモリセル３に大電流が流れる。つまり、メモリセル３は非線形の電気抵抗特性を備えている。ここで、メモリセル３では、スイッチ層５の電気抵抗の高い状態が「オフ状態」とされる。また、メモリセル３では、スイッチ層５の電気抵抗の低い状態が「オン状態」とされる。
　このような電気抵抗特性を持つスイッチ層として、オボニック閾値スイッチ（ＯＴＳ：Ovonic Threshold Switch）がある。オボニック閾値スイッチは、テルル（Ｔｅ）、セレン（Ｓｅ）及び硫黄（Ｓ）からなる群より選択された少なくとも１種以上のカルコゲン（chalcogen）元素を含む材料により形成されている。
　また、オボニック閾値スイッチは、硼素（Ｂ）、アルミニウム、インジウム（Ｉｎ）、ガリウム（Ｇａ）、炭素、ゲルマニウム（Ｇｅ）及び珪素からなる群より選択された少なくとも１種以上の添加元素を更に含む材料により形成されている。添加元素が含まれると、アモルファス構造を安定化させることができる。
　さらに、オボニック閾値スイッチには、酸素（Ｏ）及び窒素（Ｎ）の少なくとも一方の添加元素を含んで形成されることがある。
　第１実施の形態に係る不揮発性記憶装置１のメモリセル３では、スイッチ層５はゲルマニウム、砒素（Ａｓ）及びセレンを主成分として形成されている。スイッチ層５はカルコゲナイド元素としてセレンのみ含まれている。
　例えば、スイッチ層５に含まれる砒素及びセレンは６０原子％以上８０原子％以下に設定されている。詳しく説明すると、スイッチ層５に含まれる砒素は２０原子％以上４０原子％以下に設定され、セレンは３０原子％以上５０原子％以下に設定されている。そして、スイッチ層５には、残りの２０原子％以上４０原子％以下において、少なくともゲルマニウムが含まれている。
　さらに、スイッチ層５には、残りの２０原子％以上４０原子％以下において、ゲルマニウムに加えて、珪素、硼素、炭素、ガリウム、インジウム及びアルミニウムから選ばれる少なくとも１種以上の元素が添加されてもよい。
　上述の各元素の組成比は窒素又は酸素を除いた状態での比率である。スイッチ層５は、すべての組成元素に対して３０原子％以下の範囲において、窒素若しくは酸素（Ｏ）、又は窒素及び酸素の両方を添加してもよい。
　さらに、主成分を含めてスイッチ層５の組成元素について、以下に詳細に説明する。
　主成分のセレンが２０原子％以下になると、スイッチング動作を行うカルコゲン元素が不足する。カルコゲン元素が不足すると、スイッチング動作が難しくなる。また、セレンが７０原子％以上になると、スイッチ層５の膜質が劣化する。膜質が劣化すると、不揮発性記憶装置１の製造プロセスにおいて、第１電極４からスイッチ層５の膜剥がれ、スイッチ層５から第２電極６の膜剥がれが発生し易くなる。従って、マージンを含めて、セレンは上記組成比に設定されている。
　砒素はセレンとカルコゲナイドガラスを形成する。例えば、砒素はセレンと三セレン化二砒素（Ａｓ２Ｓｅ３）化合物を形成する。三セレン化二砒素化合物の融点はカルコゲン元素の融点よりも高い。砒素は、２０原子％以上になると、カルコゲン元素との原子間に強い結合を形成してカルコゲン元素を安定化させ、結果として閾値電圧の経時変化を減少させる。
　一方、砒素が４０原子％を超えると、スイッチ層５において、アモルファス構造の安定性が低下し、耐熱性が低下する。従って、砒素は上記組成比に設定されている。
　ゲルマニウムはセレン及び砒素を共に含む三元系において安定なアモルファス構造を形成する。従って、ゲルマニウムが上記組成比に設定されることにより、スイッチ層５の耐熱性を向上させることができ、スイッチ層５において安定したスイッチング動作を実現することができる。
　また、砒素及びセレンのみを主成分とする場合に比べて、ゲルマニウム、砒素及びセレンを主成分とするスイッチ層５は、不揮発性記憶装置１の製造プロセスにおいて、成膜工程及びアニール工程の後の膜浮きや剥がれを効果的に抑制可能である。
　スイッチ層５に添加される元素として、珪素はゲルマニウムと同族元素である。このため、スイッチ層５に珪素が添加されると、スイッチ層５に主成分として含まれるゲルマニウムにより得られる効果と同様の効果を得ることができる。
　硼素は比較的小さい原子半径を有する。硼素がスイッチ層５に添加されると、スイッチ層５内に原子半径が異なる元素が存在するので、スイッチ層５のアモルファス構造を安定化させることができる。
　また、硼素は、半金属のなかでも、単体において低い導電性を有する。このため、スイッチ層５に硼素が含まれると、スイッチ層５の抵抗値は高くなるので、スイッチ層５のリーク電流を低減することができる。
　炭素は、グラファイト等において見られるｓｐ２軌道をとる構造以外では、スイッチ層５の高抵抗化に寄与する。また、炭素のイオン半径はカルコゲン元素のイオン半径に比べて小さいので、炭素はスイッチ層５のアモルファス構造を安定化させる。
　ガリウムはセレン、砒素のそれぞれとの結合を形成し易い。例えば、ガリウムは、セレンと結合して、セレン化ガリウム（Ｇａ２Ｓｅ３）を形成する。また、ガリウムは、砒素と結合して、砒化ガリウム（ＧａＡｓ）を形成する。これらの化合物は安定である。さらに、ガリウムは、セレン及び砒素と強固に結合して、アモルファス構造を安定化させる。
　アルミニウム、インジウムのそれぞれは、ガリウムと同じ周期律表第１３族に属しているので、ガリウムと同様な性質を有する。なお、アルミニウム、インジウムのそれぞれの原子半径（イオン半径）はガリウムの原子半径（イオン半径）に対して異なる。
　また、ガリウム、アルミニウム、インジウムから選ばれる２つ以上の元素の含有量を調整することにより、スイッチ層５のアモルファス構造を安定化させることができる。
　窒素は、ゲルマニウム、アルミニウム、ガリウムのそれぞれと結合し、高抵抗を有する化合物を形成する。また、窒素は硼素、炭素又は珪素等と結合して結合物を形成し易い。結合物がスイッチ層５内に分散されると、アモルファス構造を安定化させることができる。
　一方、スイッチ層５において、窒素がすべての組成元素に対して３０原子％を超えて添加されると、スイッチング動作不良、スイッチング動作特性不良、又は膜剥れが生じ易い。
　窒素と同様に、酸素がすべての組成元素に対して３０原子％を超えて添加されると、スイッチング動作不良、スイッチング動作特性不良、又は膜剥れが生じ易い。
　窒素及び酸素の合計の添加量がすべての組成元素に対して３０原子％を超えて添加されたときも、窒素又は酸素の添加のときと同様の不具合が生じ易い。
　スイッチ層５では、上記の通り、ゲルマニウム、砒素及びセレンが主組成として形成されている。そして、スイッチ層５には各種添加元素が添加されている。このため、スイッチ層５では、リーク電流を減少することができ、アモルファス構造を安定化させることができる。
　図２は第１実施の形態に係るスイッチ層５の電流電圧特性を表している。横軸は電圧［Ｖ］、縦軸は電流［Ａ］である。スイッチ層５では、約３［Ｖ］の電圧が印加されたとき１０-8［Ａ］の電流が流れ、約３．８［Ｖ］の電圧が印加されたとき５×１０-5［Ａ］以上の電流が流れる。ここで、図２に示される特性は、図示省略の外部のトランジスタ素子により、５×１０-5［Ａ］に電流が制限された例を示している。
　また、図２には、第１実施の形態に係るスイッチ層５の電流電圧特性に加えて、比較例に係るスイッチ層の電流電圧特性が示されている。スイッチ層は、ゲルマニウム、砒素及びテルルを主成分として形成され、窒素を添加している。カルコゲン元素として、テルルが使用されている。スイッチ層では、約１．５［Ｖ］の電圧が印加されたとき１０-8［Ａ］の電流が流れ、約２．４［Ｖ］の電圧が印加されたとき同様に５×１０-5［Ａ］以上の電流が流れる。
　比較例に係るスイッチ層に比べて、第１実施の形態に係るスイッチ層５では、抵抗が高く、リーク電流が低い。このため、スイッチ層５は、クロスポイント構造を採用する不揮発性記憶装置１のメモリセル３として好適である。
　図３は第１実施の形態に係るスイッチ層５の厚さとリードマージンとの関係を表している。横軸はスイッチ層５の厚さ［ｎｍ］、縦軸はリードマージン［Ｖ］である。ここでは、熱を伴う加速試験を実施していない状態でのリードマージンが示されている。
　図３に示されるように、スイッチ層５の厚さが増加すると、リードマージンが増加する。メモリセルアレイ領域の規模、回路の規模に依存するが、第１実施の形態に係る不揮発性記憶装置１では、リードマージンとして０．３［Ｖ］以上に設定される。このため、スイッチ層５の厚さは１０［ｎｍ］以上に設定される。
　一方、スイッチ層５の厚さが厚くなると、膜剥がれが生じ易くなる。また、クロスポイント構造が採用されると、不揮発性記憶装置１の製造プロセスにおいて、メモリセル３の領域での段差形状が大きくなる。つまり、アスペクト比が大きくなるので、メモリセル３のパターンニング加工が難しくなる。このため、許容される初期化電圧を考慮すると、スイッチ層５の厚さは４０［ｎｍ］以下に設定される。
　図４は第１実施の形態に係るスイッチ層５の３つの状態における電流電圧特性を表している。横軸は電圧［Ｖ］、縦軸は電流［Ａ］である。ここでは、スイッチ層５の厚さは３０［ｎｍ］に設定されている。３つの状態とは、図４に符号Ａを付けて示す初期状態、符号Ｂを付けて示す第１処理状態及び符号Ｃを付けて示す第２処理状態である。
　初期状態は、スイッチ層５を一度も動作させていない状態である。第１処理状態は、スイッチ層５を一度動作させた後に、１８０℃の温度において１時間の加速試験を実施した状態である。第２処理状態は、スイッチ層５を一度動作させた後に、２６０℃の温度において１０分の加速試験を実施した状態である。
　例えば６［Ｖ］の電圧が印加されると、第１処理状態のスイッチ層５では、スイッチ層５の閾値電圧が印加電圧よりも低いので、オン状態となり、大電流が流れる。一方、初期状態のスイッチ層５では、６［Ｖ］の電圧が印加されてもオフ状態のままであり、電流が流れない。
　このように構成されるスイッチ層５では、複数の状態により閾値電圧を変更することができるので、不揮発性記憶装置１のメモリセル３として機能させることができる。そして、メモリセル３の情報読出し動作においても、非選択状態にあるメモリセル３のスイッチ層５に半選択電圧として例えば３［Ｖ］の電圧が印加されたとき、スイッチ層５に流れるリーク電流を十分に減少させることができる。
　また、図４に示されるように、スイッチ層５では、初期状態と第１処理状態との間において約２［Ｖ］、初期状態と第２処理状態との間において約１［Ｖ］のリードマージンを確保することができる。
　特に、第２処理状態にあるスイッチ層５は、リフロー耐性を要求される不揮発性記憶装置１のメモリセル３として構築可能である。例えば、リフロー耐性が要求される不揮発性記憶装置、又は車載用途に使用される不揮発性記憶装置として、第１実施の形態に係る不揮発性記憶装置１は有効である。
　前述の図３からも明らかなように、リードマージンはスイッチ層５の厚さに依存して変化する。つまり、スイッチ層５の厚さが増加すると、リードマージンが増加する。図４に示される第１処理状態のスイッチ層５、第２処理状態のスイッチ層５は、いずれも３０［ｎｍ］の厚さに形成されたときの電流電圧特性を示している。
　図５は第１処理状態、第２処理状態のそれぞれのスイッチ層５における厚さとリードマージンとの関係を表している。横軸はスイッチ層５の厚さ［ｎｍ］、縦軸はリードマージン［Ｖ］である。
　情報読出し動作において、０．３［Ｖ］以上のリードマージンを確保するため、２６０℃、１０分の加速試験を経た第２処理状態のスイッチ層５の厚さは２５［ｎｍ］以上に設定されている。前述の図３に示されるように、スイッチ層５の厚さが４０［ｎｍ］を超えると、膜剥がれ等が生じ易くなる。従って、第２処理状態のスイッチ層５の厚さは２５［ｎｍ］以上４０［ｎｍ］以下に設定されている。
　一方、１８０℃、１時間の加速試験を経た第１処理状態のスイッチ層５では、０．３［Ｖ］以上のリードマージンを容易に確保することができる。このため、スイッチ層５の厚さは２５［ｎｍ］以下に設定すれば、十分なリードマージンを得ることができる。スイッチ層５の厚さを薄くすれば、不揮発性記憶装置１の製造プロセスにおいてスイッチ層５の加工精度を向上させることができる。図３に示される結果も考慮して、スイッチ層５の厚さは１０［ｎｍ］以上２５［ｎｍ］以下に設定されている。
［不揮発性記憶装置１の情報読出し動作］
　不揮発性記憶装置１は以下の通り情報読出し動作を行う。
　例えば、図１に示されるメモリセル（３２）が選択メモリセルとされるとき、メモリセル（３２）に接続される第１配線（２２）に基準電圧０［Ｖ］が印加され、同様にメモリセル（３２）に接続される第２配線（７１）に選択電圧Ｖが印加される。
　このとき、非選択メモリセルとされるメモリセル（３１）、メモリセル（３３）のそれぞれに接続される第１配線（２１）には半選択電圧Ｖ／２が印加される。また、非選択メモリセルとされるメモリセル（３３）、メモリセル（３４）のそれぞれに接続される第２配線（７２）には、同様に、半選択電圧Ｖ／２が印加される。
　メモリセル（３１）のスイッチ層５には電圧Ｖ／２が印加され、メモリセル（３１）は非選択状態とされる。同様に、メモリセル（３３）のスイッチ層５には電圧０［Ｖ］が印加され、メモリセル（３３）は非選択状態とされる。メモリセル（３４）のスイッチ層５には電圧Ｖ／２が印加され、メモリセル（３４）は非選択状態とされる。
　メモリセル（３２）のスイッチ層５には選択電圧Ｖが印加され選択状態とされる。選択状態において、スイッチ層５がオン状態となり、第２配線（７１）から第１配線２２へ電流が流れる。電流が検出されると、メモリセル（３２）に例えば情報「１」が記憶されていると判定される。
　一方、選択状態にあっても、スイッチ層５がオフ状態であれば、第２配線（７１）から第１配線（２２）へ電流が流れない。電流が検出されないので、メモリセル（３２）に例えば情報「０」が記憶されていると判定される。
　なお、読出し動作における電圧印加条件は、上記のＶ／２方式に限定されない。
［作用効果］
　第１実施の形態に係る不揮発性記憶装置１は、図１に示されるように、スイッチ層５を備える。スイッチ層５はゲルマニウム、砒素及びセレンを主成分として構成される。スイッチ層５にゲルマニウムが含まれると、スイッチ層５のスイッチング動作を安定化させることができる。スイッチ層５に砒素が含まれると、メモリセル３としての情報保持性能を向上させることができる。そして、スイッチ層５にセレンが含まれると、図２に示されるように、リーク電流を小さくすることができる。
　このため、不揮発性記憶装置１では、非選択メモリセルとされるメモリセル３において、リーク電流を小さくすることができるので、集積度を高めて大容量化を実現することができる。表現を代えれば、リーク電流が小さくなるので、情報読出し動作において誤動作を減少させることができ、動作信頼性を向上させることができる。
　また、不揮発性記憶装置１では、スイッチ層５は、カルコゲナイド元素として、セレンのみ含まれる。図２に示されるように、セレン以外のカルコゲナイド元素、例えばテルルが含まれる場合に比べて、セレンが含まれるスイッチ層５の抵抗を高くすることができる。
　このため、スイッチ層５のリーク電流を小さくすることができるので、不揮発性記憶装置１の大容量化を実現することができる。あるいは、不揮発性記憶装置１の動作信頼性を向上させることができる。
　さらに、不揮発性記憶装置１では、スイッチ層５に含まれる砒素及びセレンの組成比は、６０原子％以上８０原子％以下に設定される。
　砒素及びセレンの組成比が６０原子％以上に設定されるので、スイッチ層５の閾値電圧の経時変化を減少させ、スイッチング動作を容易に行うことができる。
　一方、砒素及びセレンの組成比が８０原子％以下に設定されるので、耐熱性を向上させ、膜剥がれを効果的に抑制又は防止することができる。
　また、不揮発性記憶装置１では、スイッチ層５に含まれる砒素の組成比は、２０原子％以上４０原子％以下に設定される。
　砒素が２０原子％以上に設定されることにより、カルコゲン元素との原子間に強い結合を形成してカルコゲン元素を安定化させることができる。このため、スイッチ層５の閾値電圧の経時変化を減少させることがでる。
　一方、砒素が４０原子％以下に設定されるので、スイッチ層５において、アモルファス構造を安定化させることができ、耐熱性を向上させることができる。
　さらに、不揮発性記憶装置１では、スイッチ層５に含まれるセレンの組成比は、３０原子％以上５０原子％以下に設定される。
　セレンが３０原子％以上に設定されることにより、スイッチング動作を行うカルコゲン元素を十分に補い、スイッチング動作を容易に行うことができる。
　一方、セレンが５０原子％以下に設定されることにより、スイッチ層５の膜質を向上することができ、膜剥がれを効果的に抑制又は防止することができる。
　また、不揮発性記憶装置１では、スイッチ層５のゲルマニウムの組成比は、４０原子％以下に設定される。ゲルマニウムはセレン及び砒素を共に含む三元系において安定なアモルファス構造を形成する。このため、スイッチ層５の耐熱性を向上させることができ、スイッチ層５において安定したスイッチング動作を得ることができる。
　一方、ゲルマニウムが４０原子％以下に設定されることにより、砒素及びセレンのみを主成分とする場合に比べて、不揮発性記憶装置１の製造プロセスにおいて、スイッチ層５の膜浮きや剥がれを効果的に抑制することができる。
　さらに、不揮発性記憶装置１では、スイッチ層５は、珪素、硼素、炭素、ガリウム、インジウム及びアルミニウムから選択された１以上の元素を含む。
　珪素はゲルマニウムと同族元素であるので、スイッチ層５に珪素が添加されると、スイッチ層５に主成分として含まれるゲルマニウムにより得られる作用効果と同様の作用効果を得ることができる。
　スイッチ層５に硼素が添加されると、スイッチ層５のアモルファス構造を安定化させることができる。加えて、硼素が添加されると、スイッチ層５のリーク電流を低減させることができる。
　スイッチ層５に炭素、ガリウム、インジウム又はアルミニウムが添加されると、スイッチ層５のアモルファス構造を安定化させることができる。
　また、不揮発性記憶装置１では、スイッチ層５は、すべての組成元素に対して、３０原子％以下の窒素、酸素、又は窒素及び酸素を含む。スイッチ層５にすべての組成元素に対して３０原子％以下の窒素、酸素、又は窒素及び酸素の双方が含まれているので、スイッチ層５の抵抗を高めることができる。このため、スイッチ層５のリーク電流を低減させることができる。加えて、スイッチ層５内に窒素等の結合物を分散させることができるので、スイッチ層５のアモルファス構造を安定化させることができる。上述の各元素の組成比は窒素又は酸素を除いた状態での比率である。
　さらに、不揮発性記憶装置１では、スイッチ層５の厚さが１０［ｎｍ］以上４０［ｎｍ］以下に形成される。図３に示されるように、スイッチ層５の厚さが１０［ｎｍ］以上に設定されるので、リードマージンを増加させることができる。一方、スイッチ層の厚さが４０［ｎｍ］以下に設定されるので、膜剥がれが生じ難くなる。加えて、不揮発性記憶装置１の製造プロセスにおいて、スイッチ層５の加工性を向上させることができる。
　また、不揮発性記憶装置１では、スイッチ層５の厚さが１０［ｎｍ］以上２５［ｎｍ］以下に形成される。このため、図３及び図５に示されるように、１８０℃、１時間の加速試験を経た第１処理状態のスイッチ層５では、リードマージンを容易に確保することができる。
　さらに、不揮発性記憶装置１では、スイッチ層５の厚さが２５［ｎｍ］以上４０［ｎｍ］以下に形成される。このため、図３及び図５に示されるように、２６０℃、１０分の加速試験を経た第２処理状態のスイッチ層５では、リードマージンを十分に確保しつつ、膜剥がれを効果的に抑制することができる。
［変形例］
　第１実施の形態の変形例に係る不揮発性記憶装置１では、図６に示されるように、第１配線２と第２配線７との間にスイッチ層５が形成されている。スイッチ層５はメモリセル３を構成している。
　スイッチ層５は、第１配線２上に形成され、第１配線２に直接接続されている。つまり、第１電極４は形成されておらず、第１配線２の一部が第１電極４として使用されている。同様に、スイッチ層５は、第２配線７下に形成され、第２配線７に直接接続されている。第２電極６は形成されておらず、第２配線７の一部が第２電極６として使用されている。
　このとき、第１配線２，第２配線７の配線材料は第１電極４や第２電極６で選ばれる、スイッチ層５との界面においてイオン伝導や熱拡散がし難い電極材料であってもよい。
　このように構成される不揮発性記憶装置１では、前述の第１実施の形態に係る不揮発性記憶装置１により得られる作用効果と同様の作用効果を得ることができる。
［応用例］
　前述の第１実施の形態に係る不揮発性記憶装置１においては、メモリセルアレイ領域の一部又は全部をワンタイムプログラマブル（ＯＴＰ：One Time Programmable）セルとして動作させることができる。
　スイッチ層５は、前述の図４に符号Ａを付して示されるように、閾値電圧の高い初期状態に設定可能である。初期状態を１つの情報論理値として使用することにより、スイッチ層５にリードマージンが大きな情報を記憶させることができる。
　なお、初期状態を使用しなくても、スイッチ層５が複数の状態（複数の閾値電圧）に設定することができれば、ワンタイムプログラマブルセルを構築することができる。例えば、動作電流の大小、又は動作回数の規定により、スイッチ層５の閾値電圧を制御すれば、ワンタイムプログラマブルセルを構築することができる。
　応用例に係る不揮発性記憶装置１では、スイッチ層５がワンタイムプログラマブルセルを構成する。図４に示されるように、初期状態のスイッチ層５では、オフ状態の抵抗が高い。このため、非選択状態においてスイッチ層５のリーク電流を低減することができる。
　加えて、スイッチ層５のリーク電流を低減することができるので、情報読出し動作において誤動作を効果的に抑制又は防止することができる。このため、動作信頼性の高い不揮発性記憶装置１を提供することができる。
＜２．第２実施の形態＞
［不揮発性記憶装置１の構成］
　本開示の第２実施の形態に係る不揮発性記憶装置１は、図７に示されるように、記憶層８を備えている。詳しく説明すると、第１実施の形態に係る不揮発性記憶装置１のメモリセル３と同様に、第１電極４上にはスイッチ層５が配設され、スイッチ層５の下端は第１電極４の上端に電気的に接続されている。スイッチ層５上には記憶層８が配設され、スイッチ層５の上端は記憶層８の下端に電気的に接続されている。そして、記憶層８上には第２電極６が配設され、第２電極６の下端は記憶層８の上端に電気的に接続されている。
　記憶層８は、例えば、オキサイドベースラム（OxRAM：Oxide-based RAM）、コンダクティブブリッジラム（CBRAM：Conductive Bridge RAM）等の抵抗変化型メモリ材料、又は相変化メモリ材料により形成されている。特に、動作時に初期化電圧を印加するメモリ材料が好適である。
　また、ここでは、記憶層８はスイッチ層５に電気的に直列に、かつ、直接接続されている。記憶層８とスイッチ層５との界面において反応が生じる材料により記憶層８が形成されるときには、記憶層８とスイッチ層５との間に、中間電極層若しくはバリア層が適宜配設されてもよい。
　図８は第２実施の形態に係る不揮発性記憶装置１のメモリセル３の電流電圧特性を表している。横軸は電圧［Ｖ］、縦軸は電流［Ａ］である。ここで、スイッチ層５の厚さは２０［ｎｍ］に設定されている。記憶層８は抵抗変化型メモリ材料により形成され、記憶層８の厚さは２５［ｎｍ］に設定されている。
　メモリセル３では、記憶層８を備えることにより、スイッチ層５と記憶層８との間に分圧が発生する。図８に示されるように、閾値電圧がより高く、かつ、閾値電圧が安定な初期状態のメモリセル３を形成することができる。このため、初期状態のメモリセル３と第２処理状態のメモリセル３との間において、大きなリードマージンを確保することができる。
［作用効果］
　第２実施の形態に係る不揮発性記憶装置１によれば、第１実施の形態に係る不揮発性記憶装置１により得られる作用効果と同様の作用効果を得ることができる。
　また、不揮発性記憶装置１は、スイッチ層５と記憶層８とを有するメモリセル３を備える。図８に示されるように、メモリセル３のリードマージンは、前述の図４に示されるメモリセル３のリードマージンよりも大きい。このため、不揮発性記憶装置１の情報読出し動作を安定化させ、記憶容量の大容量化を実現することができる。
［応用例］
　第２実施の形態に係る不揮発性記憶装置１では、前述の第１実施の形態に係る不揮発性記憶装置１と同様に、メモリセルアレイ領域の一部又は全部がワンタイムプログラマブルセルとして使用可能である。
　また、初期状態のメモリセル３を一度動作させると、通常のメモリセル３として動作させることができる。このため、記憶層８の抵抗状態に依存して複数の閾値電圧となる状態を容易に形成することができる。
　記憶層８が相変化メモリ材料により形成されると、製造プロセスの完了直後では一般に記憶層８は低抵抗な初期状態になる。このため、分圧による閾値電圧が高い安定な初期状態を形成することができない。しかしながら、メモリセル３において複数の閾値電圧の状態を形成することができる。
　また、マルチタイムプログラマブル（ＭＴＰ:Multiple Time Programmable）メモリと同一の製造プロセスを利用してワンタイムプログラマブルセルを形成することができる。この場合、用途に応じて、マルチタイムプログラマブルメモリと、ワンタイムプログラマブルメモリとを使い分けることができる。
　さらに、不揮発性記憶装置１は、記憶層８を相変化メモリ材料に限らずに抵抗変化メモリ材料により形成してもよい。
＜その他の実施の形態＞
　本技術は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲内において、種々変更可能である。
　以上説明したように、本開示では、不揮発性記憶装置１は、第１電極４（又は第１配線２）と第２電極６（又は第２配線７）との間に、ゲルマニウム、砒素及びセレンを主成分とするスイッチ層５を備える。このため、スイッチ層５に流れるリーク電流を小さくし、情報読出し動作を安定化させ、記憶容量の大容量化を実現することができる不揮発性記憶装置１を提供することができる。
＜本技術の構成＞
　本技術は、以下の構成を備えている。
（１）第１電極と、
　前記第１電極に対向して配設された第２電極と、
　前記第１電極と前記第２電極との間に配設され、ゲルマニウム、砒素及びセレンを主成分とするスイッチ層と、
　を備えている不揮発性記憶装置。
（２）前記スイッチ層は、カルコゲナイド元素として、前記セレンのみ含まれている
　前記（１）に記載の不揮発性記憶装置。
（３）前記砒素及び前記セレンの組成比は、６０原子％以上８０原子％以下である
　前記（１）又は（２）に記載の不揮発性記憶装置。
（４）前記砒素の組成比は、２０原子％以上４０原子％以下である
　前記（１）から（３）のいずれか１つに記載の不揮発性記憶装置。
（５）前記セレンの組成比は、３０原子％以上５０原子％以下である
　前記（１）から（４）のいずれか１つに記載の不揮発性記憶装置。
（６）前記ゲルマニウムの組成比は、４０原子％以下である
　前記（１）から（５）のいずれか１つに記載の不揮発性記憶装置。
（７）前記スイッチ層は、珪素、硼素、炭素、ガリウム、インジウム及びアルミニウムから選択された１以上の元素を含んでいる
　前記（１）から（６）のいずれか１つに記載の不揮発性記憶装置。
（８）前記スイッチ層は、すべての組成元素に対して、３０原子％以下の窒素、酸素、又は窒素及び酸素を含んでいる
　前記（１）から（７）のいずれか１つに記載の不揮発性記憶装置。
（９）前記スイッチ層の厚さは、１０［ｎｍ］以上４０［ｎｍ］以下である
　前記（１）から（８）のいずれか１つに記載の不揮発性記憶装置。
（１０）前記スイッチ層の厚さは、１０［ｎｍ］以上２５［ｎｍ］以下である
　前記（１）から（９）のいずれか１つに記載の不揮発性記憶装置。
（１１）前記スイッチ層の厚さは、２５［ｎｍ］以上４０［ｎｍ］以下である
　前記（１）から（１０）のいずれか１つに記載の不揮発性記憶装置。
（１２）前記スイッチ層の一方の端子に前記第１電極が接続され、
　前記スイッチ層の他方の端子に記憶層を介在させて前記第２電極が接続されている
　前記（１）から（１１）のいずれか１つに記載の不揮発性記憶装置。
（１３）前記スイッチ層及び前記記憶層は、メモリセルを構成し、
　前記メモリセルは、前記第１電極に接続され、かつ、第１方向に延在する第１配線と、前記第２電極に接続され、かつ、第１方向に対して交差する第２方向に延在する第２配線との交差部に配置されている
　前記（１２）に記載の不揮発性記憶装置。
（１４）前記スイッチ層は、ワンタイムプログラマブルセルである
　前記（１）から（１２）のいずれか１つに記載の不揮発性記憶装置。
（１５）前記メモリセルは、第１方向及び第２方向に複数配列されてメモリセルアレイを構築し、
　前記メモリセルアレイの一部又は全部は、ワンタイムプログラマブルセルとして構成されている
　前記（１３）に記載不揮発性記憶装置。
　本出願は、日本国特許庁において２０２１年３月２３日に出願された日本特許出願番号 ２０２１－０４８２３５号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (15)

  1. 　第１電極と、
    　前記第１電極に対向して配設された第２電極と、
    　前記第１電極と前記第２電極との間に配設され、ゲルマニウム、砒素及びセレンを主成分とするスイッチ層と、
    　を備えている不揮発性記憶装置。
  2. 　前記スイッチ層は、カルコゲナイド元素として、前記セレンのみ含まれている
    　請求項１に記載の不揮発性記憶装置。
  3. 　前記砒素及び前記セレンの組成比は、６０原子％以上８０原子％以下である
    　請求項１に記載の不揮発性記憶装置。
  4. 　前記砒素の組成比は、２０原子％以上４０原子％以下である
    　請求項１に記載の不揮発性記憶装置。
  5. 　前記セレンの組成比は、３０原子％以上５０原子％以下である
    　請求項１に記載の不揮発性記憶装置。
  6. 　前記ゲルマニウムの組成比は、４０原子％以下である
    　請求項１に記載の不揮発性記憶装置。
  7. 　前記スイッチ層は、珪素、硼素、炭素、ガリウム、インジウム及びアルミニウムから選択された１以上の元素を含んでいる
    　請求項１に記載の不揮発性記憶装置。
  8. 　前記スイッチ層は、すべての組成元素に対して、３０原子％以下の窒素、酸素、又は窒素及び酸素を含んでいる
    　請求項１に記載の不揮発性記憶装置。
  9. 　前記スイッチ層の厚さは、１０［ｎｍ］以上４０［ｎｍ］以下である
    　請求項１に記載の不揮発性記憶装置。
  10. 　前記スイッチ層の厚さは、１０［ｎｍ］以上２５［ｎｍ］以下である
    　請求項１に記載の不揮発性記憶装置。
  11. 　前記スイッチ層の厚さは、２５［ｎｍ］以上４０［ｎｍ］以下である
    　請求項１に記載の不揮発性記憶装置。
  12. 　前記スイッチ層の一方の端子に前記第１電極が接続され、
    　前記スイッチ層の他方の端子に記憶層を介在させて前記第２電極が接続されている
    　請求項１に記載の不揮発性記憶装置。
  13. 　前記スイッチ層及び前記記憶層は、メモリセルを構成し、
    　前記メモリセルは、前記第１電極に接続され、かつ、第１方向に延在する第１配線と、前記第２電極に接続され、かつ、第１方向に対して交差する第２方向に延在する第２配線との交差部に配置されている
    　請求項１２に記載の不揮発性記憶装置。
  14. 　前記スイッチ層は、ワンタイムプログラマブルセルである
    　請求項１に記載の不揮発性記憶装置。
  15. 　前記メモリセルは、第１方向及び第２方向に複数配列されてメモリセルアレイを構築し、
    　前記メモリセルアレイの一部又は全部は、ワンタイムプログラマブルセルとして構成されている
    　請求項１３に記載の不揮発性記憶装置。
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