TWI442518B - 自動對準式柱狀記憶胞裝置及其製造方法 - Google Patents

自動對準式柱狀記憶胞裝置及其製造方法 Download PDF

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Description

自動對準式柱狀記憶胞裝置及其製造方法 【聯合研究合約之當事人】
國際商業機械公司(IBM)，紐約公司、旺宏國際股份有限公司，台灣公司及奇夢達公司(Qimonda AG)，德國公司係一共同研發契約之締約人。
本發明關於以相變化記憶材料為基礎之高密度記憶裝置，例如：電阻隨機存取記憶體(RRAM)裝置，及其製造方法。當施加能量時，該記憶材料可在電性狀態間轉換。該記憶材料可為相變化為基礎之記憶材料，包含以硫屬化物為基礎之材料及其他材料。
以相變化為基礎之記憶材料係被廣泛地運用於讀寫光碟片中。而這些材料包括有至少兩種固態相，包括如一大部分為非晶態之固態相，以及一大體上為結晶態之固態相。雷射脈衝係用於讀寫光碟片中，以在二種相中切換，並讀取此種材料於相變化之後的光學性質。
以相變化材料為基礎的記憶體材料，如硫屬化物材料及其類似材料，亦可以藉由施加合適於積體電路操作之電流而改變狀態。此通常為非晶狀態具有較通常為結晶狀態為高的電阻特性，其可以被快速感應資料之用。此等性質有利於作為非揮發性記憶體電路的可程式電阻材料，其可以用隨機方式進行資料的讀取與寫入。
自非晶狀態改變為結晶狀態的相變化通常是一較低電流的操作。而自結晶狀態改變為非結晶狀態的相變化，在此稱為重置，一般係為一高電流操作，其包括一短暫的高電流密度脈衝以熔化或破壞結晶結構，其後此相變化材料會快速冷卻，抑制相變化的過程，使得至少部份相變化結構得以維持在非晶態。在理想狀態下，致使相變化材料從結晶態轉變至非晶態之重置電流強度應越低越好。欲降低重置所需的重置電流強度，可藉由減低在記憶體中的相變化材料元件的尺寸、以及減少電極與此相變化材料之接觸面積，從而對此相變化材料元件施加較小的絕對電流值，便可達成較高的電流密度。
此領域發展的一種方法係致力於在一積體電路結構上形成微小孔洞，並使用微量可程式化之電阻材料填充這些微小孔洞。致力於此等微小孔洞的專利包括：於1997年11月11日公告之美國專利第5,687,112號”Multibit Single Cell Memory Element Having Tapered Contact”、發明人為Ovshinky；於1998年8月4日公告之美國專利第5,789,277號”Method of Making Chalogenide[sic]Memory Device”、發明人為Zahorik等；於2000年11月21日公告之美國專利第6,150,253號”Controllable Ovonic PhaseChange Semiconductor Memory Device and Methods of Fabricating the Same”、發明人為Doan等。
在先前技術中所遇到的一個特定問題為操作電流的控制以及該電流所產生的熱。藉由相變化材料的焦耳加熱讓相變化程序進行，也因而衍生出兩個問題。首先是一個記憶單位可能有十億個記憶胞(例如：一個記憶單位提供記憶容量在十億位元組的範圍)，如何產生足以程式化或抹除一個記憶單位的電流是一個問題。第二個問題是加熱該相變化材料會產生極高的熱量，即使沒有將整個相變化材料燒毀，至少會大幅降低其功效。相似地，加熱該相變化材料可能會導致相變化之區域大於要產生邏輯狀態變化所需之區域，而這樣的狀況也會使用額外的電流並因而產生額外的熱量。
一種用以在相變化細胞中控制主動區域尺寸的方式，係設計非常小的電極以將電流傳送至一相變化材料體中。此微小電極結構將在相變化材料之類似蕈狀小區域中誘發相變化，亦即接觸部位。請參照2002/8/22發證給Wicker之美國專利6,429,064號“Reduced Contact Areas of Sidewall Conductor”、2002/10/8發證給Gilgen之美國專利6,462,353“Method for Fabricating a small Area of Contact Between Electrodes”、2002/12/31發證給Lowrey之美國專利6,501,111號“Three－Dimensional(3D)Programmable Device”、以及2003/7/1發證給Harshfield之美國專利6,503,156號“Memory Elements and Methods for Makingsame”。
因此，需要一種記憶胞之製造方法與結構，使記憶胞之結構可具有微小的可程式化電阻材料主動區域，使用可靠且可重複之製程技術製造。
一種用來製造記憶胞組合之方法的實施例如下。在一基板上形成一記憶胞存取層以產生包含一底電極之一存取裝置。形成一第一記憶次組合，而其在一第一方向延伸於該記憶胞存取層上。該第一記憶次組合包含一第一電性導電材料和一記憶材料。該記憶材料與該底電極電性接觸。該第一記憶次組合在該記憶胞存取層上具有一第一高度。該記憶胞存取層上形成一第一填充層以產生一第二記憶次組合。該第一填充層在該記憶胞存取層上具有一第二高度。該第一高度及第二高度一般係相等。在該第二記憶次組合上形成一頂電極，該頂電極在與該第一方向垂直之一第二方向上延伸並相交，以及與該第一電性導電材料電性接觸。在一些實施例中形成該第一記憶次組合的步驟如下。在該記憶胞存取層上形成一記憶材料層，而該記憶材料層係與該底電極電性接觸。在該記憶材料層上形成一第一電性導電層。在該第一電性導電層上形成第一光罩，而該第一光罩在該第一方向上延伸。在沿著該第一光罩之至少一第一部位上裁剪該第一光罩。移除該第一電性導電層之該部位以及未被該第一光罩所覆蓋之該記憶材料層。在一些實施例中，該第一光罩的形成及第一光罩的裁剪步驟係使用一選擇光罩形成製程及一選擇光罩裁剪製程。該選擇光罩形成製程具有一最小特徵尺寸，使得該記憶元件具有一第二記憶元件尺寸在該第二方向上。該第二記憶元件尺寸係小於該選擇光罩形成製程之該最小特徵尺寸。
含有一記憶胞存取層、一頂接觸層及一記憶胞層之一記憶胞組合的一個實施例中。該記憶胞存取層包含一底接點。該頂接觸層包含一頂接點。該記憶胞層在該記憶胞存取層及該頂接觸層之間，該記憶胞層包含具有一橫切面區域之一柱狀記憶元件，以及在第一及第二橫向方向上量測的第一及第二尺寸。該記憶元件與該底接點和該頂接點電性接觸。該第一及第二尺寸係小於用來形成該記憶元件製程之一最小特徵尺寸。
本發明其他的特徵、目的、優點可以參照下述相關圖式、詳盡的說明書內容及申請專利範圍。
以下之發明說明將參照至特定結構實施例與方法。可以理解的是，本發明之範疇並非限制於特定所揭露之實施例，且本發明可利用其他特徵、元件、方法與實施例進行實施。較佳實施例係被描述以瞭解本發明，而非用以限制本發明之範疇，本發明之範疇係以申請專利範圍定義之。熟習該項技藝者可以根據後續之敘述而瞭解本發明之均等變化。在各實施例中的類似元件將以類似標號指定之。
在此所使用的方位描述，以「上」、「下」、「左」、「右」描述並以各圖式中個別的結構作為參照。相似地，「厚度」係指垂直尺寸，而「寬度」係指水平尺寸。而這些方向在電路操作或其他相關之方位上並無限制，如同熟習本項技藝之人士所知曉。
本說明書之說明依照一積體電路和記憶陣列之實施例、一常見的記憶胞之實施例，和本發明之相變化元件和記憶胞之實施例，再介紹上述之製造方法。
請參照第1圖，其係顯示一積體電路10的簡化方塊圖，而本發明可能使用此積體電路。積體電路10包括一記憶陣列12，其係使用了相變化記憶胞(圖上未顯示)，於一半導體基板上，如下所詳述。一字元線解碼器與驅動器14係與複數條字元線16形成電連接。一位元線解碼器18係與複數條位元線20電連接，以從記憶陣列12中的相變化記憶胞(圖上未顯示)讀取資料並寫入資料。位址係從匯流排22供應至字元線解碼器與驅動器14以及位元線解碼器18。方塊24中的檢測放大器以及資料輸入結構，係經由資料匯流排26而耦接至位元線解碼器18。資料係從積體電路10的輸入/輸入埠、或其他積體電路10內部或外部的來源，經由資料輸入線28，而傳送至方塊24中的資料輸入結構。積體電路10可包含其他電路30，例如一通用目的處理器或特殊目的應用電路、或模組的組合而提供一系統單晶片功能，並由記憶陣列12所支援。資料係從方塊24的檢測放大器、經由一資料輸出線32，而輸出至積體電路10的輸入/輸出埠，或輸出至其他位於積體電路10的內部或外部的資料目的。
在本實施例中所使用的控制器34，使用了偏壓安排狀態機器，並控制了偏壓安排供應電壓36的應用，例如讀取、程式化、抹除、抹除確認與程式化確認電壓。控制器34可利用特殊目的邏輯電路而應用，如熟習該項技藝者所熟知。在替代實施例中，控制器34包括了通用目的處理器，其可使於同一積體電路，以執行一電腦程式而控制裝置的操作。在又一實施例中，控制器34係由特殊目的邏輯電路與通用目的處理器組合而成。
如第2圖所示，記憶陣列12的每個記憶胞包括了一個存取電晶體(或其他存取裝置，例如二極體)、以及相變化元件，其中四個存取電晶體在第2圖上係以標號38、40、42、44顯示之，而四個相變化元件在第2圖上係以標號46、48、50、52顯示之。每個存取電晶體38、40、42、44的源極係共同連接至一源極線54，源極線54係在一源極線終端55結束。在另一實施例中，這些選擇元件的源極線並未電連接，而是可獨立控制的。複數條字元線16(包括字元線56與58)係沿著第一方向平行地延伸。字元線56、58係與字元線解碼器14進行電性切換信息。存取電晶體38、42的閘極係連接至一共同字元線(例如字元線56)，而存取電晶體40、44的閘極係共同連接至字元線58。複數條位元線20(包括位元線60、62)中，位元線60係連接到相變化元件46、48之一端。特別地，相變化元件46係連接於存取電晶體38的汲極與位元線60之間，而相變化元件48係連接於存取電晶體48的汲極與位元線60之間。相似地，相變化元件50係連接於存取電晶體42的汲極與位元線62之間，而相變化元件52係連接於存取電晶體44與位元線62之間。需要注意的是，在圖中為了方便起見，僅繪示四個記憶胞，在實務中，陣列12可包括上千個至上百萬個此種記憶胞。同時，亦可使用其他陣列結構，例如將相變化記憶元件連接到源極。
第3圖繪示一記憶胞裝置66之一實施例。記憶胞裝置66大致上包含一記憶胞存取層68在一基板70上。記憶胞存取層68包含在底電極72內形成之一介電層71及形成一共同源極線74。一般來說，當底電極72及共同源極線74為鎢金屬時(亦或可以使用其他合適材料)，介電層71係二氧化矽或氮化矽。一第一填充材料層76係形成於記憶胞存取層68之上並包含一記憶組合78覆蓋底電極72，以及與底電極72接觸。記憶組合78包含一底電極接觸加強元件80並接觸底電極72，一第一電極接觸元件82及一記憶元件84並接觸在第一電極接觸元件82及底電極接觸加強元件80之間。記憶元件84係由可藉由施加能量而改變狀態之一可程式化記憶材料所製造。此等可程式化記憶材料之一實例係一相變化材料，像是GST，更詳盡的描述在下。底電極接觸加強元件80及第一電極接觸元件82係較佳為電性導電材料，並提供與記憶元件之加強接觸。當記憶元件84係由GST所製造時，第一電極接觸元件82及記憶元件84可由像是氮化鈦所製造。一第二填充材料層86一般係一介電質，像是二氧化矽、或氮化矽、或二氧化矽層、或氮化矽層，並形成於第一材料層之上。第二填充材料層86包含一頂電極88，並接觸第一電極接觸元件82及一引洞90。頂電極88一般為一電性導電材料像是氮化鈦，當引洞一般為一電性導電材料像是鎢金屬，一位元線92係形成於第二填充材料層86之上級與引洞90電性接觸。
記憶胞裝置66亦包含在介電層71內之多晶矽字元線94、在基板70內且在底電極72下方的汲極區域98、以及在基板70內且在共同源極線74下方的源極區域100。一閘極氧化區域(未示)係一般形成在基板70內並鄰近於記憶胞存取層68。在本實施例中以電晶體做為該存取裝置102。亦可使用其他存取裝置，像是二極體。
介電層71、第一填充材料層76、第二填充材料層86的介電材料可可組成一電絕緣體，包括選自下列群組之一個以上元素：矽、鈦、鋁、鉭、氮、氧、與碳。在較佳裝置中，介電材料具有低導熱性，小於0.014J/cm*K*sec。在一較佳實施例中，當記憶元件84係由一相變化材料所構成時，此第一填充材料層76之導熱性係低於相變化材料之非晶態的導熱性，或者對於一包含有GST之相變化材料而言、低於約0.003J/cm*K*sec。代表性的絕熱材料包括由矽、碳、氧、氟、與氫所組成之複合材料。可使用於第一填充材料層76之熱絕緣材料的範例，包括二氧化矽、SiCOH、聚亞醯胺、聚醯胺、以及氟碳聚合物。其他可用於熱絕緣介電材料38中的材料範例，包括氟化之二氧化矽、矽氧烷(silsesquioxane)、聚亞芳香醚(polyarylene ether)、聚對二甲苯(parylene)、含氟聚合物、含氟非晶碳、鑽石類碳、多孔性二氧化矽、中孔性二氧化矽、多孔性矽氧烷、多孔性聚亞醯胺、以及多孔性聚亞芳香醚。在其他實施例中，此熱絕緣結構包括了一氣體填充之空洞，以達成熱絕緣。單層或複合層的介電材料均可提供熱絕緣與電絕緣效果。
可程式化電阻型記憶材料(例如一相變化材料)的有利特徵，包括此材料的電阻值係為可程式化的，且較佳係為可逆的，例如具有至少二固態相其可藉由施加電流而可逆地誘發。然而，在操作中，可程式化電阻材料並不需要完全轉變至非晶相或結晶相。中間相或二相之混合可能具有可偵測的材料特徵差異。此二固態性可大致為雙穩態，並具有不同的電氣特性。可程式化電阻材料可為一硫屬化物材料。一硫屬化物材料可包括鍺銻碲(GST)。在本發明的後續討論中，相變化或其他記憶材料，係通常稱為GST，且可以瞭解的是，其他類型的相變化材料亦可使用。可以使用於本發明記憶胞中的材料之一，係為Ge2 Sb2 Te5 。
本發明之一記憶胞裝置66係以標準微影製程與薄膜沈積技術而製造，且不需要額外的步驟以生成次微影圖案，並能使細胞中在程式化時實際上改變電阻率的區域尺寸相當微小。在本發明的實施例中，此記憶材料可為一可程式化電阻材料，典型地係為一相變化材料，例如Ge2 Sb2 Te5 或其他後述之材料。記憶材料元件中進行相變化的區域相當微小；因此，相變化所需要的重置電流幅度也相當小。
記憶胞裝置66對於記憶元件84之實施例包含相變化為基礎記憶材料，包含硫屬化物為基礎材料及其他材料。硫屬化物包括具有較多正電元素或根基的化合物，硫屬元素與下列四元素之任一者：氧(O)、硫(S)、硒(Se)、以及碲(Te)，形成元素週期表上第VI族的部分。硫屬化合物合金包括將硫屬化合物與其他材料如過渡金屬等結合。一硫屬化合物合金通常包括一個以上選自元素週期表第六欄的元素，例如鍺(Ge)以及錫(Sn)。通常，硫屬化合物合金包括下列元素中一個以上的複合物：銻(Sb)、鎵(Ga)、銦(In)、以及銀(Ag)。許多以相變化為基礎之記憶材料已經被描述於技術文件中，包括下列合金：鎵/銻、鍺/銻、銦/銻、銦/硒、銻/碲、鍺/碲、鍺/銻/碲、銦/銻/碲、鎵/硒/碲、錫/銻/碲、銦/銻/鍺、銀/銦/銻/碲、鍺/錫/銻/碲、鍺/銻/硒/碲、以及碲/鍺/銻/硫。在鍺/銻/碲合金家族中，可以嘗試大範圍的合金成分。此成分可以下列特徵式表示：TeaGebSb100(a＋b) 。一位研究員描述了最有用的合金係為，在沈積材料中所包含之平均碲濃度係遠低於70%，典型地係低於60%，並在一般型態合金中的碲含量範圍從最低23%至最高58%，且最佳係介於48%至58%之碲含量。鍺的濃度係高於約5%，且其在材料中的平均範圍係從最低8%至最高30%，一般係低於50%。最佳地，鍺的濃度範圍係介於8%至40%。在此成分中所剩下的主要成分則為銻。(Ovshinky‘112專利，欄10~11)由另一研究者所評估的特殊合金包括Ge2 Sb2 Te5 、GeSb2 Te4 、以及GeSb4 Te7 。(Noboru Yamada，”Potential of GeSbTe Phasechange Optical Disks for HighDataRate Recording”,SPIE v.3109,pp.2837(1997))更一般地，過渡金屬如鉻(Cr)、鐵(Fe)、鎳(Ni)、鈮(Nb)、鈀(Pd)、鉑(Pt)、以及上述之混合物或合金，可與鍺/銻/碲結合以形成一相變化合金其包括有可程式化的電阻性質。可使用的記憶材料的特殊範例，係如Ovshinsky‘112專利中欄11－13所述，其範例在此係列入參考。
相變化材料能在此細胞主動通道區域內依其位置順序於材料為一般非晶狀態之第一結構狀態與為一般結晶固體狀態之第二結構狀態之間切換。這些材料至少為雙穩定態。此詞彙「非晶」係用以指稱一相對較無次序之結構，其較之一單晶更無次序性，而帶有可偵測之特徵如較之結晶態更高之電阻值。此詞彙「結晶態」係用以指稱一相對較有次序之結構，其較之非晶態更有次序，因此包括有可偵測的特徵例如比非晶態更低的電阻值。典型地，相變化材料可電切換至完全結晶態與完全非晶態之間所有可偵測的不同狀態。其他受到非晶態與結晶態之改變而影響之材料特中包括，原子次序、自由電子密度、以及活化能。此材料可切換成為不同的固態、或可切換成為由兩種以上固態所形成之混合物，提供從非晶態至結晶態之間的灰階部分。此材料中的電性質亦可能隨之改變。
相變化合金可藉由施加一電脈衝而從一種相態切換至另一相態。先前觀察指出，一較短、較大幅度的脈衝傾向於將相變化材料的相態改變成大體為非晶態。一較長、較低幅度的脈衝傾向於將相變化材料的相態改變成大體為結晶態。在較短、較大幅度脈衝中的能量夠大，因此足以破壞結晶結構的鍵結，同時夠短因此可以防止原子再次排列成結晶態。在沒有不適當實驗的情形下，可以利用實驗方法決定特別適用於一特定相變化合金的適當脈衝量變曲線。
接著係簡單描述四種電阻記憶材料。
1.硫屬化物材料GexSbyTez x：y：z＝2：2：5或其他成分為x：0~5；y：0~5；z：0~10
以氮、矽、鈦或其他元素摻雜之GeSbTe亦可被使用。
形成方法：利用PVD濺鍍或磁控(Magnetron)濺鍍方式，其反應氣體為氬氣、氮氣、及/或氦氣、壓力為1 mTorr至100 mTorr。此沈積步驟一般係於室溫下進行。一長寬比為1~5之準直器(collimater)可用以改良其填入表現。為了改善其填入表現，亦可使用數十至數百伏特之直流偏壓。另一方面，同時合併使用直流偏壓以及準直器亦是可行的。
有時需要在真空中或氮氣環境中進行一沈積後退火處理，以改良硫屬化物材料之結晶態。此退火處理的溫度典型地係介於100℃至400℃，而退火時間則少於30分鐘。
硫屬化物材料之厚度係隨著細胞結構的設計而定。一般而言，硫屬化物之厚度大於8奈米者可以具有相變化特性，使得此材料展現至少雙穩定的電阻態。
2.超巨磁阻(CMR)材料PrxCayMnO3 x：y＝0.5：0.5或其他成分為x：0~1；y：0~1。
包括有錳氧化物之超巨磁阻材料亦可被使用。
形成方法：利用PVD濺鍍或磁控濺鍍方式，其反應氣體為氬氣、氮氣、氧氣及/或氦氣、壓力為1 mTorr至100 mTorr。此沈積步驟的溫度可介於室溫至600℃，視後處理條件而定。一長寬比為1~5之準直器(collimater)可用以改良其填入表現。為了改善其填入表現，亦可使用數十至數百伏特之直流偏壓。另一方面，同時合併使用直流偏壓以及準直器亦是可行的。可施加數十高斯(Gauss)至10,000之間的磁場，以改良其磁結晶態。
可能需要在真空中或氮氣環境中或氧氣/氮氣混合環境中進行一沈積後退火處理，以改良超巨磁阻材料之結晶態。此退火處理的溫度典型地係介於400℃至600℃，而退火時間則少於2小時。
超巨磁阻材料之厚度係隨著記憶胞結構的設計而定。厚度介於10奈米至200奈米的超巨磁阻材料，可被用作為核心材料。
一YBCO(YBaCuO3，一種高溫超導體材料)緩衝層係通常被用以改良超巨磁阻材料的結晶態。此YBCO的沈積係在沈積超巨磁阻材料之前進行。YBCO的厚度係介於30奈米至200奈米。
3.雙元素化合物NixOy、TixOy、AlxOy、WxOy、ZnxOy、ZrxOy、CuxOy等x：y＝0.5：0.5或其他成分為x：0~1；y：0~1
形成方法：利用PVD濺鍍或磁控濺鍍方式，其反應氣體為氬氣、氮氣、氧氣、及/或氦氣、壓力為1 mTorr至100 mTorr，其標靶金屬氧化物係為如NixOy、TixOy、AlxOy、WxOy、ZnxOy、ZrxOy、CuxOy等。此沈積步驟一般係於室溫下進行。一長寬比為1~5之準直器可用以改良其填入表現。為了改善其填入表現，亦可使用數十至數百伏特之直流偏壓。若有需要時，同時合併使用直流偏壓以及準直器亦是可行的。
有時需要在真空中或氮氣環境或氧氣/氮氣混合環境中進行一沈積後退火處理，以改良金屬氧化物內的氧原子分佈。此退火處理的溫度典型地係介於400℃至600℃，而退火時間則少於2小時。
2.反應性沈積：利用PVD濺鍍或磁電管濺鍍方式，其反應氣體為氬氣/氧氣、氬氣/氮氣/氧氣、純氧、氦氣/氧氣、氦氣/氮氣/氧氣等，壓力為1 mTorr至100 mTorr，其標靶金屬氧化物係為如Ni、Ti、Al、W、Zn、Zr、Cu等。此沈積步驟一般係於室溫下進行。一長寬比為1~5之準直器可用以改良其填入表現。為了改善其填入表現，亦可使用數十至數百伏特之直流偏壓。若有需要時，同時合併使用直流偏壓以及準直器亦是可行的。
有時需要在真空中或氮氣環境或氧氣/氮氣混合環境中進行一沈積後退火處理，以改良金屬氧化物內的氧原子分佈。此退火處理的溫度典型地係介於400℃至600℃，而退火時間則少於2小時。
3.氧化：使用一高溫氧化系統(例如一高溫爐管或一快速熱處理(RTP))進行氧化。此溫度係介於200℃至700℃、以純氧或氮氣/氧氣混合氣體，在壓力為數mTorr至一大氣壓下進行。進行時間可從數分鐘至數小時。另一氧化方法係為電漿氧化。一無線射頻或直流電壓源電漿與純氧或氬氣/氧氣混合氣體、或氬氣/氮氣/氧氣混合氣體，在壓力為1 mTorr至100 mTorr下進行金屬表面的氧化，例如Ni、Ti、Al、W、Zn、Zr、Cu等。此氧化時間係從數秒鐘至數分鐘。氧化溫度係從室溫至約300℃，視電漿氧化的程度而定。
4.聚合物材料摻雜有銅、碳六十、銀等的TCNQ PCBM－TCNQ混合聚合物
形成方法：利用熱蒸發、電子束蒸發、或原子束磊晶系統(MBE)進行蒸發。一固態TCNQ以及摻雜物丸係在一單獨室內進行共蒸發。此固態TCNQ以及摻雜物丸係置於一鎢船或一鉭船或一陶瓷船中。接著施加一大電流或電子束，以熔化反應物，使得這些材料混合並沈積於晶圓之上。此處並未使用反應性化學物質或氣體。此沈積作用係於壓力為10－4 Torr至10－10 Torr下進行。晶圓溫度係介於室溫至200℃。
有時需要在真空中或氮氣環境中進行一沈積後退火處理，以改良聚合物材料的成分分佈。此退火處理的溫度典型地係介於室溫至300℃，而退火時間則少於1小時。
2.旋轉塗佈：使用一旋轉塗佈機與經摻雜之TCNQ溶液，轉速低於1000 rpm。在旋轉塗佈之後，此晶圓係靜置(典型地係在室溫下，或低於200℃之溫度)一足夠時間以利固態的形成。此靜置時間可介於數分鐘至數天，視溫度以及形成條件而定。
用來形成硫屬化物材料的示範方法，係利用PVD濺鍍或磁電管(magnetron)濺鍍方式，其反應氣體為氬氣、氮氣、及/或氦氣等以及硫屬化物，在壓力為1 mTorr至100 mTorr。此沈積步驟一般係於室溫下進行。一長寬比為1~5之準直器(collimater)可用以改良其填入表現。為了改善其填入表現，亦可使用數十至數百伏特之直流偏壓。另一方面，同時合併使用直流偏壓以及準直器亦是可行的。
有時需要在真空中或氮氣環境中進行一沈積後退火處理，以改良硫屬化物材料之結晶態。此退火處理的溫度典型地係介於100℃至400℃，而退火時間則少於30分鐘。
與相變化隨機存取記憶裝置之製造、元件材料、使用、與操作方式相關的額外資訊，請參見美國專利申請案號第11/155,067號“Thin Film Fuse Phase Change Ram And Manufacturing Method”，申請日為2005/6/17，律師檔案文件號碼MXIC 1621－1。
較佳地，底電極接觸加強元件80及第一電極接觸元件82的全部或部分接觸至記憶元件84包含一電極材料，如氮化鈦或其他選自可與記憶材料元件之相變化記憶元件84材料相容之電極材料。其他電性接觸加強材料亦可使用像是氮化鋁鉭、氮化鋁鎢或氮化鋁鈦。在第三圖中的實施例，頂電極88以及底電極接觸加強元件80及第一電極接觸元件82係全由氮化鈦製造，當底電極72包含鎢金屬其他類型的導體可用於栓塞結構、以及頂與底電極結構中，包括例如鋁及鋁合金、氮化鈦、氮化鉭、氮化鋁鈦、或氮化鋁鉭。其他可以使用的導體材料，包括一個以上選自下列群組之元素：鈦、鎢、鉬、鋁、鉭、銅、鉑、銥、鑭、鎳、釕、與氧。氮化鈦係為較佳的，因為其與記憶材料元件之GST有良好的接觸(如上所述)，其係為半導體製程中常用的材料，且在GST轉換的高溫(典型地介於600至700℃)下可提供良好的擴散障礙。
第4圖至第19圖係繪示一種用來製造第3圖中記憶胞裝置66之方法的實施例。在基板70上形成一記憶胞存取層68已製造電晶體型存取裝置102，如第四圖所示。第5圖繪示沈積一電極接觸加強層104之結果，而底電極接觸加強元件80係由本層形成並在記憶胞存取層68之上。接著沈積一記憶體材料層106，而記憶元件84係由本層形成並在電極接觸加強層104之上。一第一電性導電層108沈積在記憶體材料層106之上，而第一電極接觸元件82係由本層形成。
第6圖及第7圖繪示在該第一電性導電層108上形成一第一光罩110之微影結果。第一光罩110係一般位於底電極中央及向一第一方向112延伸。裁剪第一光罩110之該中央部位111以得到垂直於第一方向112之一次微影側向尺寸。因此，如第8圖及第9圖所示，使用一蝕刻步驟來移除第一電性導電層108、記憶體材料層106、及電極接觸加強層104未被第一光罩110所覆蓋的部位，在移除第一光罩後留下一第一次組合113，而其在每一底電極72上包含一記憶組合114。每一記憶組合114包含由第一電性導電層108所形成之一第一電性導電材料部位116，由記憶體材料層106所形成之一記憶材料部位118，以及由電極接觸加強層104所形成之一電極接觸加強部位120。
第10圖及第11圖係繪示在第8圖及第9圖的結構上沈積一介電材料，接著藉由化學機械研磨步驟以產生包含第一填充材料層76之一第二記憶次組合122。在第二記憶次組合122上形成一頂電極材料層以形成第12圖之結構。第13圖及第14圖顯示第12圖結構中該頂電極材料層124上形成一第二光罩之結果。然而，在第14圖中更清楚的繪示，移除頂電極材料層124未被一第二光罩126所覆蓋之部位。裁剪第二光罩126之末端部位以得到垂直於第二方向128之一次微影側向尺寸。第二光罩向一第二方向128延伸使得第二光罩在每一底電極上跨越記憶組合114。該跨越區域129在第一方向112及第二方向128上具有次微影尺寸。
第15圖及第16圖係繪示在隔離蝕刻步驟中，移除未被第二光罩126覆蓋之頂電極材料層124及記憶材料部位118。接著移除該第二光罩126以產生一第三次組合129。這樣的步驟中產生包含頂電極88、第一電極接觸元件82、記憶元件84及電極接觸加強元件80之一記憶胞組合130。第17圖繪示在第15圖及第16圖之結構上沈積第二填充材料層86。第18圖及第19圖繪示在第二填充材料層86內形成引洞90，接著例如使用化學機械研磨法來產生一上表面132，並於其上表面132上形成一電性導電位元線，如第3圖所示。
本發明與習之技藝的優點之一辨識不需要打開一介層孔來連結至一柱型記憶體，或嘗試去連結一柱型記憶元件至一金屬導線。使用交錯導線配置、裁剪至次微影尺寸、並產生一柱型記憶體。而該柱型記憶體具有通常為兩個垂直方向之次微影尺寸。在使用傳統微影技術上，導線寬度之控制通常較空洞直徑為佳。這樣的結果也較佳於製程上記憶元件大小的控制。同時也有助於防止該記憶元件潛在的毀損。也就是說，用來產生這樣柱狀記憶元件的導線配置技術較一般傳統技術來的更容易生產及控制，並具有更佳的尺寸控制效果。
在上述說明中所使用的詞彙像是「上」、「下」、「頂」、「底」、「上方」、「下方」等。這些詞彙係在於幫助對本發明之了解，並非做為限制之用。
本發明上述所揭露之較佳實施例及實例，係用來更了解本發明之實例與更佳闡明本發明而並不限制本發明。熟習本項技藝之人士依照本發明在此揭露之精神。將知曉相關替代可能以及更新實施例。然而本發明本身係定義於專利申請範圍中。
10‧‧‧積體電路
12‧‧‧記憶陣列
14‧‧‧字元線解碼器與驅動器
16‧‧‧字元線
18‧‧‧位元線解碼器
20‧‧‧位元線
22‧‧‧匯流排
24‧‧‧檢測放大器以及資料輸入結構
26‧‧‧資料匯流排
28‧‧‧資料輸入線
30‧‧‧電路
32‧‧‧資料輸出線
34‧‧‧控制器
36‧‧‧偏壓安排供應電壓
38、40、42、44‧‧‧存取電晶體
46、48、50、52．．．相變化元件
54．．．源線
56、58．．．字元線
60、62．．．位元線
66．．．記憶胞裝置
68．．．記憶胞存取層
70．．．基板
71．．．介電層
72．．．底電極
74．．．共同源極線
78、114．．．記憶組合
80．．．底電極接觸加強元件
82．．．第一電極接觸元件
84．．．記憶元件
86．．．第二填充材料層
88．．．頂電極
90．．．介層孔
92．．．位元線
94．．．多矽字元線
100．．．源極區域
102．．．存取裝置
104．．．電極接觸加強層
106．．．記憶體材料層
108．．．第一電性導電層
110．．．第一光罩
112．．．第一方向
120．．．電極接觸加強部位
122．．．第二記憶次組合
124．．．頂電極材料層
126．．．第二光罩
128．．．第二方向
129．．．跨越區域
132．．．上表面
第1圖係繪示依據本發明揭露一實施例的積體電路裝置之方塊圖。
第2圖係繪示本發明之第1圖中一部分概要代表的記憶陣列。
第3圖繪示依據本發明一記憶胞裝置實施力之一簡明剖視圖。
第4圖至第19圖係繪示製造第3圖之記憶胞裝置步驟之一實施例。
66‧‧‧記憶胞裝置
68‧‧‧記憶胞存取層
70‧‧‧基板
71‧‧‧介電層
72‧‧‧底電極
74‧‧‧共同源極線
78‧‧‧記憶組合
80‧‧‧底電極接觸加強元件
82‧‧‧第一電極接觸元件
84‧‧‧記憶元件
86‧‧‧第二填充材料層
88‧‧‧頂電極
90‧‧‧引洞
92‧‧‧位元線
94‧‧‧多矽字元線

Claims (24)

  1. 一種製造一記憶胞組合之方法，包含：在一基板上形成一記憶胞存取層以產生包含第一與第二底電極之一存取裝置，該第一與第二底電極在沿著定義一第二方向的一直線上分隔，該第二方向與一第一方向互相垂直；形成包含一柱狀的第一記憶元件的一第一記憶組合，及包含一柱狀的第二記憶元件的一第二記憶組合，於該記憶胞存取層上，每一個記憶元件具有在該第一方向與該第二方向所量測的第一尺寸與第二尺寸之端點，該第一與第二記憶元件分別與該第一與第二底電極電性接觸，該第一記憶組合的形成步驟係使用一選擇光罩形成製程具有一最小特徵尺寸，使得該第二尺寸係小於該選擇光罩形成製程之該最小特徵尺寸；在該記憶胞存取層上形成一第一填充層以至少部分圍繞該第一與第二記憶組合；在該第一填充層上形成一頂電極，該頂電極在該第二方向延伸且具有一介層孔連接區域，及第一與第二頂電極區域於該介層孔連接區域的兩側，該第一與第二頂電極區域與該第一與第二記憶元件交會且電性接觸；在該頂電極與該第一填充層上形成一第二填充層；在該第二填充層內形成一電性導電介層孔，而該電性導電介層孔具有一介層孔表面與該頂電極的介層孔連接區域電性接觸；以及調整該介層孔表面與該介層孔連接區域的表面面積，使得(1)該介層孔連接區域的表面面積大於該介層孔表面的表面面積，及(2)在該第一方向與該第二方向所量測的該介層孔連接區域的尺寸均遠大於該第一或第二頂電極區域 在該第二方向所量測的尺寸。
  2. 如申請專利範圍第1項所述之方法，其中形成該第一記憶組合的步驟包含：在該記憶胞存取層上形成一記憶材料層；在該記憶材料層上形成一第一電性導電層；在該第一電性導電層上使用該選擇光罩形成製程對每一個該第一與第二記憶元件形成第一光罩，而每一個該第一光罩在該第一方向上延伸；在沿著每一個該第一光罩之至少一第一部位上裁剪該第一光罩；以及移除未被該第一光罩所覆蓋之該第一電性導電層以及該記憶材料層的該等部位以產生第一與第二電性導電材料元件及該第一與第二記憶元件。
  3. 如申請專利範圍第2項所述之方法，其中形成該頂電極的步驟包含：在該第一填充層上沈積一頂電極材料層，該頂電極材料層係與該第一與第二電性導電材料層電性接觸；在該頂電極材料層上形成一第二光罩，而該第二光罩在該第二方向上延伸；在沿著該第二光罩之至少一第二部位上裁剪該第二光罩，而該第二部位覆蓋該第一部位；以及移除未被該第二光罩所覆蓋之該頂電極材料層之一部位。
  4. 如申請專利範圍第1項所述之方法，其中形成該頂電極的步驟更包含在該頂電極及該第一與第二記憶元件之間 形成一電極接觸加強層。
  5. 如申請專利範圍第1項所述之方法，其中形成該第一與第二記憶組合的步驟更包含在該第一與第二底電極及該第一與第二記憶元件之間形成一電極接觸加強層。
  6. 如申請專利範圍第3項所述之方法，其中使用該頂電極材料層移除步驟以移除未被該第二光罩覆蓋之該第一填充層。
  7. 如申請專利範圍第1項所述之方法，更包含：在該第二填充層上形成一電性導線，該電性導線係與該電性導電介層孔電性連結。
  8. 如申請專利範圍第1項所述之方法，其中該記憶胞存取層形成步驟包含形成一電晶體型存取裝置。
  9. 如申請專利範圍第1項所述之方法，更包含在該第一填充層沈積步驟之後使用一化學機械研磨步驟。
  10. 如申請專利範圍第3項所述之方法，其中該第一及第二光罩的形成和光罩裁剪步驟係使用該選擇光罩形成製程及一選擇光罩裁剪製程，每一該第一及第二記憶元件的該第一尺寸係小於該選擇光罩形成製程之該最小特徵尺寸。
  11. 一記憶胞組合，包含：一記憶胞存取層，包含一第一與第二底接點，每一個底接點包含第一與第二端； 一頂接觸點包含在相對側的第一與第二表面；第一與第二記憶組合，每一個記憶組合包含具有一橫截面面積之一柱狀的記憶元件，以及在第一及第二橫向方向上量測的第一及第二尺寸；該第一與第二記憶元件分別位於該第一與第二底接點的該第一與第二端之間且與和該第一與第二頂接點電性接觸，及與該頂接觸點的該第二表面電性接觸；該頂接觸點具有一第一端點區域，於該第一記憶組合之上，及一連接區域；一電性導電介層孔，具有第一與第二端，該電性導電介層孔的該第二端位於該頂接觸點的該第一表面之上且與其在該連接區域連接；該連接區域具有一連接區域表面面積且該電性導電介層孔的該第二端具有一介層孔表面面積，該連接區域表面面積係大於該介層孔表面面積；該頂接觸點在介於該第一端連接區域間的一第一方向上延伸；該頂接觸點在與該第一方向垂直之一第二方向上延伸；在該第二方向所量測的該連接區域的尺寸遠大於在該第二方向所量測的該第一端點區域的尺寸；以及該第一及第二尺寸係小於用來形成該記憶元件製程之一最小特徵尺寸。
  12. 如申請專利範圍第11項所述之組合，更包含一底接觸加強元件接觸該記憶元件及該第一與第二底接點。
  13. 如申請專利範圍第12項所述之組合，其中該底接觸加 強元件具有一橫截面面積大致上與該記憶元件之該橫截面面積相同。
  14. 如申請專利範圍第11項所述之組合，更包含一頂接觸加強元件接觸該記憶元件及該頂接觸點。
  15. 如申請專利範圍第14項所述之組合，其中該頂接觸加強元件具有一橫截面面積大致上與該記憶元件之該橫截面面積相同。
  16. 如申請專利範圍第11項所述之組合，其中該電性導電介層孔係與一電性導線電性接觸以產生一記憶裝置。
  17. 如申請專利範圍第16項所述之組合，其中該電性導線是一位元線。
  18. 如申請專利範圍第11項所述之組合，其中該頂接觸點具有第一與第二端點區域，分別於該第一與第二記憶組合之上，且具有該連接區域於其間。
  19. 如申請專利範圍第18項所述之組合，其中在該第二方向所量測的該連接區域的尺寸遠大於該第一或第二端點區域在該第二方向所量測的尺寸。
  20. 如申請專利範圍第19項所述之組合，其中在該第二尺寸係在該第二方向上量測，且該第一或第二端點區域在該第二方向所量測的尺寸之至少一者大致上與其下方的該柱狀記憶元件的該第二尺寸相當。
  21. 如申請專利範圍第19項所述之組合，其中在該第二方向所量測的該連接區域的尺寸大於該介層孔表面面積在該第二方向所量測的尺寸。
  22. 如申請專利範圍第19項所述之組合，其中在該第一與第二方向所量測的該連接區域的尺寸分別大於該介層孔表面面積在該第一與第二方向所量測的尺寸。
  23. 如申請專利範圍第11項所述之組合，其中該頂接觸點於該第一與第二記憶組合之上，且與其電性連接。
  24. 一記憶胞組合，包含：一記憶胞存取層，包含一第一與第二底接點，每一個底接點包含第一與第二端；一頂接觸點包含在相對側的第一與第二表面；第一與第二記憶組合，每一個記憶組合包含具有一橫截面面積之一柱狀記憶元件，以及在第一及第二橫向方向上量測的第一及第二尺寸；該第一與第二記憶元件分別位於該第一與第二底接點的該第一與第二端之間且與和該第一與第二底接點電性接觸，及與該頂接觸點的該第二表面電性接觸；該頂接觸點具有第一與第二端點區域，於該第一與第二記憶組合之上，及一連接區域；一電性導電介層孔，具有第一與第二端，該電性導電介層孔的該第二端位於該頂接觸點的該第一表面之上且與其在該連接區域連接；該連接區域具有一連接區域表面面積且該介層孔的該 第二端具有一介層孔表面面積，該連接區域表面面積係大於該介層孔表面面積；該頂接觸點在介於該第一與第二端點區域間的一第一方向上延伸；該頂接觸點在與該第一方向垂直之一第二方向上延伸；在該第二方向所量測的該連接區域的尺寸遠大於在該第二方向所量測的該第一端點區域的尺寸；在該第二尺寸係在該第二方向上量測，且該第一與第二端點區域在該第二方向所量測的尺寸之每一者大致上與其下方的該柱狀記憶元件的該第二尺寸相當；在該第一與第二方向所量測的該連接區域的尺寸分別大於該介層孔表面面積在該第一與第二方向所量測的尺寸；以及該第一及第二尺寸係小於用來形成該記憶元件製程之一最小特徵尺寸。
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