JP4928045B2 - 相変化型メモリ素子およびその製造方法 - Google Patents

相変化型メモリ素子およびその製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は消去可能型不揮発性メモリ素子、特に相変化型メモリ素子と、その製造方法に関する。
【０００２】
【従来の技術】
【特許文献１】
特開平５−２１７４０号公報
【特許文献２】
特開平４−４５５８３号公報
【特許文献３】
特開平４−４５５８５号公報
電気的に書き換え可能であり、かつ、消去可能である相変化する材料、例えば、ほぼ非晶質（アモルファス）状態とほぼ結晶質状態との間、または、結晶質状態に維持されながら異なる抵抗状態の間で電気的にスイッチングできる材料を記録材料として使用した相変化型メモリ素子が特許文献１に開示されている。
【０００３】
特許文献１に開示されている相変化型メモリ素子では、電極間に記録材料（相変化材料）が配設され、電極と記録材料の間に所定の大きさの開口を有する絶縁層が介在した構造となっている。そして、電極間にセットパルスを印加してオン状態とし、リセットパルスの印加によりオフ状態に戻される。しかし、電圧印加により記録材料に生じる電流パスの直径は２〜３μｍに達するため相変化領域の体積が大きく、オン状態からオフ状態に戻すリセットパルスとして大きな電流パルスが必要であるという問題があった。また、記録材料の相変化領域を除く部分は非晶質状態となっていることが必要であり、このため、相変化型メモリ素子を記録材料の結晶化温度以下で製造する必要があり、例えば、駆動回路を構成するトランジスタやダイオードの製造時の温度が制約を受けるという問題があった。
一方、特許文献２には、内径０．１〜１．５μｍのコンタクトホールを設けた絶縁層の一方の面に、コンタクトホール内を充填するように記録材料層を設け、この記録材料層と絶縁層を下部電極と上部電極で挟持した構造の相変化型メモリ素子が開示されている。また、特許文献３には、上下の電極間に記録材料を直径０．１〜１．５μｍの柱状に形成し、この記録材料の周囲に絶縁層を形成した構造の相変化型メモリ素子が開示されている。
【０００４】
【発明が解決しようとする課題】
しかし、特許文献２、３に開示の相変化型メモリ素子では、オン状態からオフ状態に戻すためのリセットパルスの電流は比較的小さくなり、また、プロセス温度の制約もなくなるものの、内径０．１〜１．５μｍのコンタクトホールの形成や、直径０．１〜１．５μｍの柱状に記録材料を形成することは、高度な技術を要するため、歩留りが低いという問題があった。また、記録材料を充填するためのコンタクトホールの内径を小さくすること、あるいは、記録材料の直径を小さくすることは、製造技術上の限界があり、特許文献２、３に開示されるような構造の相変化型メモリ素子において集積度を向上させるには限界があった。
本発明は、このような実情に鑑みてなされたものであり、オン状態からオフ状態に戻すためのリセットパルスの電流値が小さく、集積度の向上が可能であり、また、製造時のプロセス温度の制約がなく、製造が簡便な相変化型メモリ素子と、その製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
このような目的を達成するために、本発明の相変化型メモリ素子は、絶縁層を介して２以上の電極が対向し、かつ、該電極の対向面の全域が前記絶縁層で被覆されてなるように前記電極の対向面の全域が前記絶縁層に当接するように積層された積層体と、該積層体を構成する前記絶縁層と前記電極が伸長する方向の端面の少なくとも一部が露出するように形成された表出面と、少なくとも２つの前記電極の端面に接触するように前記積層体の前記表出面上に設けられた相変化記録材料層と、を備え、１個のメモリ領域を構成する一対の前記電極間の前記絶縁層の厚みが１０〜１０００ｎｍの範囲であり、前記絶縁層の厚みと同一方向における前記電極の厚みが１０〜１０００ｎｍの範囲であり、前記相変化記録材料層の厚みが１〜１０００ｎｍの範囲であるような構成とした。
本発明の他の態様として、前記表出面は平面、前記各電極の端面がなす平面と前記絶縁層の端面がなす平面とが所定の角度で連続する多平面および曲面の少なくとも１つで構成されているような構成とした。
【０００６】
本発明の他の態様として、前記相変化記録材料層はカルゴゲナイドの少なくとも１種を含有するような構成、あるいは、前記相変化記録材料層は有機材料からなるような構成とした。
本発明の他の態様として、前記表出面と前記相変化記録材料層との間にバリア層および／または熱制御層が存在するような構成とした。
また、本発明の相変化型メモリ素子の製造方法は、厚みが１０〜１０００ｎｍの範囲にある２以上の電極を厚みが１０〜１０００ｎｍの範囲である絶縁層を介し、前記電極の対向面の全域が前記絶縁層に当接するように積層する工程と、前記絶縁層と前記電極の伸長方向の端面の少なくとも一部が露出する表出面を形成する工程と、その後、該表出面上に少なくとも２つの前記電極の端面に接触するように厚みが１〜１０００ｎｍの範囲である相変化記録材料層を形成する工程と、を有しており、一対の前記電極間に１個のメモリ領域を構成するような構成とした。
【０００７】
【発明の実施の形態】
以下、本発明について図面を参照しながら説明する。
［相変化型メモリ素子］
図１は、本発明の相変化型メモリ素子の基本的構成を示す一例の平面図であり、図２は図１に示される相変化型メモリ素子のII−II線における縦断面図である。図１および図２において、相変化型メモリ素子１は、基板２とこの基板２の一方の面に配設された電極４、この電極４に絶縁層３を介して配設された電極５、この電極４と絶縁層３と電極５の積層体を覆うように形成されている絶縁層３′を備え、さらに、上記の電極４の端面４ａと、絶縁層３の端面３ａと、電極５の端面５ａとが露出している平面である表出面７に相変化記録材料層８を備えている。表出面７に設けられた相変化記録材料層８は、絶縁層３の端面３ａによって離間されている電極４の端面４ａと電極５の端面５ａに接触するものである。
【０００８】
この相変化型メモリ素子１では、一対の電極４、５と相変化記録材料層８が１個のメモリ領域を構成する。そして、一対の電極４と電極５の間にセットパルスを印加すると、表出面７に沿った電流パスが相変化記録材料層８中に生じて相変化領域８ａとなる。この相変化領域８ａでは、ジュール熱が発生して非晶質状態から結晶質状態に相変化し、抵抗値が低下して相変化型メモリ素子１がオン状態となる。また、電極４と電極５の間にリセットパルスを印加すると、上記の相変化領域８ａにジュール熱が発生し、その熱が周囲の相変化記録材料層８に奪われて急冷されて結晶質状態から非晶質状態に相変化して戻り、抵抗値が高くなって相変化型メモリ素子１がオフ状態となる。このような相変化型メモリ素子１の読み取りは、例えば、電極４にリードパルスを印加し、相変化領域８ａのオン状態、オフ状態に対応して変化する電極５の出力を読み取ることで行うことができる。
【０００９】
このように、本発明の相変化型メモリ素子１は、相変化記録材料層８中に生じる電流パスが表出面７に沿ったものとなり、オン状態とオフ状態との間を可逆的に変化する相変化領域８ａの体積は小さいものである。したがって、オン状態からオフ状態に戻すためのリセットパルスの電流値は小さいものとなる。また、相変化記録材料層８の形成は、相変化型メモリ素子１の製造の最終工程となるため、それ以前のプロセス温度の制約はないものとなる。
【００１０】
本発明の相変化型メモリ素子１を構成する基板２は、単結晶半導体基板、ガラス基板、シリコンウエハ、ポリカーボネート基板、アクリル基板、ポリエチレンテレフタレート基板、ポリプロピレン基板、フィルム等とすることができる。また、絶縁層３、３′は、酸化珪素（ＳｉＯｘ）、アルミナ、ステアタイト、ポリイミド、ポリエチレン、ポリプロピレン、四フッ化エチレン、ポリ塩化ビニル、ガラス等の従来公知の絶縁材料を使用することができる。電極４と電極５を離間させるための絶縁層３の厚みＴ１は、１０〜１０００ｎｍ、好ましくは１０〜３００ｎｍの範囲で設定することができる。絶縁層３の厚みが１０ｎｍ未満であると、電極間の絶縁が不充分となったり、製造歩留りが低下し、また、絶縁層３の厚みが１０００ｎｍを超えると集積度の向上に支障を来すので好ましくない。
【００１１】
また、相変化型メモリ素子１を構成する電極４、５は、Ｎｉ、Ａｌ、Ａｕ、Ｃｕ、Ａｇ、Ｍｏ、Ｔｉ、Ｗ、Ｔａ、Ｃｒおよびこれらの合金、あるいは、酸化インジウムスズ（ＩＴＯ）、インジウムチタン（ＩＴ）、酸化亜鉛（ＺｎＯ）等の透明導電材料等の従来公知の導電材料を使用することができる。このような電極４、５の厚みＴ２は、１０〜１０００ｎｍ、好ましくは１０〜３００ｎｍの範囲で設定することができる。また、電極４、５の幅Ｗは、０．０５〜１５μｍ、好ましくは０．０５〜１．０μｍの範囲で設定することができる。
【００１２】
相変化型メモリ素子１を構成する相変化記録材料層８は、カルゴゲナイド、Ｔｅ、Ｓ、Ｓｅ、Ｇｅ、Ｓｂ、Ｉｎ、Ｇａ、Ｂｉ、Ａｇ、Ｐｂ、Ｓｎ、Ａｓ、Ｓｉ、Ｐ、Ｏから選択された合金および混合物等の無機材料、２−アミノ−４，５−イミダゾールジカーボニトリル（ＡＩＤＣＮ）、Ｎ−（３−ニトロベンジリデン）−Ｐ−フェニレンジアミン（ＮＢＰＤＡ）等の有機材料を使用することができる。図示例では、相変化記録材料層８が表出面７の全面に形成されているが、本発明はこれに限定されず、電極４の端面４ａと電極５の端面５ａに接触するものであれば制限はない。また、相変化記録材料層８の厚みは１〜１０００ｎｍ、好ましくは１〜５００ｎｍの範囲で設定することができる。
【００１３】
上述の例では、電極４の端面４ａと、絶縁層３の端面３ａと、電極５の端面５ａとが露出している表出面７が平面であるが、本発明はこれに限定されるものではなく、例えば、各端面４ａ、端面３ａ、端面５ａがそれぞれ平面であり、かつ、これらが所定の角度で連続するような多平面形状、あるいは、表出面７が曲面であるような形状であってもよい。
また、図示例では、電極４、５が伸長する方向（図２に矢印ａで示される方向）と表出面７とがなす角度が９０°であるが、本発明はこれに限定されるものではない。例えば、図３に示されるように、電極４、５が伸長する方向（図３に矢印ａで示される方向）と表出面７とがなす角度θが９０°未満であってもよい。
【００１４】
また、本発明では、上記の相変化型メモリ素子１において、バリア層および熱制御層の少なくとも一方を介して相変化記録材料層８を表出面７上に配設してもよい。バリア層と熱制御層の両層を形成する場合、表出面７側に熱制御層が位置するように積層することが好ましい。バリア層は相変化記録材料層８と電極４、５との導通を保つとともに、相変化記録材料層８への異物の拡散、もしくは、相変化記録材料の他層への拡散を防止する作用をなすものであり、例えば、Ｔｉ、Ｖ、Ｃｒ、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｗ、Ｂ、Ｃ、Ｎ、Ｏ、Ａｌ、Ｓｉ、Ｐ、Ｓ、Ｎｉおよびこれらの合金、あるいは、これらの組み合わせからなる材料で形成することができる。また、熱制御層は発生した熱の放冷を制御する作用をなすものであり、Ｃ、Ｆ、Ｏ、Ｎ、Ｓｉ、Ｈｆ、Ａｌ2Ｏ3およびこれらの合金、あるいは、これらの組み合わせからなる材料で形成することができる。
【００１５】
本発明の相変化型メモリ素子は、基板を備えないものであってもよい。図４は、このような相変化型メモリ素子の一例を示す斜視図である。図４において、相変化型メモリ素子１１は、絶縁層１３を介して対向するように配設された１組の電極１４、１５と、この絶縁層１３と電極１４、１５との積層体を封止するように形成されている絶縁体１６を備え、さらに、上記の絶縁層１３の端面１３ａと、電極１４の端面１４ａと、電極１５の端面１５ａとが露出している平面である表出面１７に相変化記録材料層１８を備えている。尚、図示例では、相変化記録材料層１８は仮想線（２点鎖線）で示されており、表出面１７の全面に設けられているが、この相変化記録材料層１８は、絶縁層１３の端面１３ａによって離間されている電極１４、１５の端面１４ａ、１５ａに接触するものであればよく、配設位置、大きさ等には特に制限はない。
【００１６】
上述の例では説明を容易とするために１組の電極と１つの相変化記録材料層で構成される１個のメモリ領域を示しているが、本発明の相変化型メモリ素子は複数のメモリ領域を備えてもよいことは勿論である。図５は、本発明の相変化型メモリ素子の他の例を示す斜視図であり、相変化型メモリ素子２１は、絶縁層２３と、この絶縁層２３のほぼ中央に形成された凹部２６とを備え、凹部２６の各側壁面は複数の電極２４、２５の端面が露出した表出面２７を構成している。各電極２４と電極２５と間には絶縁層２３が介在しており、表出面２７上には、図示されていない相変化記録材料層を備えている。これにより、相変化型メモリ素子２１では、凹部２６内に複数のメモリ領域が形成されている。また、図６は、本発明の相変化型メモリ素子の他の例を示す斜視図であり、相変化型メモリ素子３１は、絶縁層３３と、この絶縁層３３の各側壁面に端部が露出している複数の電極３４、３５を備えている。各電極３４と電極３５と間には絶縁層３３が介在しており、この絶縁層３３の各側壁面が表出面３７を構成し、図示されていない相変化記録材料層が表出面３７上に形成されている。これにより、相変化型メモリ素子３１では、絶縁層３３の側壁面に複数のメモリ領域が形成されている。
【００１７】
上述のように絶縁層によって離間された電極が複数組存在する場合、電極を所定の規則性をもって配置することができる。図７および図８はこのような電極の配置例を示すものであり、図７では、絶縁層４３に電極４４、４５がそれぞれ格子型となるように配置されている表出面４７が示されている。また、図８では、絶縁層４３に電極４４、４５がそれぞれ市松型となるように配置されている表出面４７が示されている。図８に示される例では、１組の電極を構成する電極４４と電極４５（図中に鎖線で囲んだ１組の電極）の距離が、各電極のコーナー部４４′と４５′との間で著しく小さいものとなり、電界強度を大きくすることができ、リセットパルスの電流をより少ないものとすることができる。
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
また、本発明の相変化型メモリ素子は、絶縁層で離間された一対の電極と相変化記録材料層からなる個々のメモリ領域を電気的に分離する集積回路手段を備えるものであってもよい。このような集積回路手段は、例えば、トランジスタ、ダイオード等の公知の素子を備えるものとすることができる。図９は、ダイオードを備えた集積回路手段に９個のメモリ領域を接続するための各メモリ領域から伸長する電極の構成例を示す斜視図である。図９に示されるように、相変化型メモリ素子７１は、基板７２と、この基板７２上に配設された第１層目の３本の電極７４ａと、第２層目の３本の電極７５ａと、第３層目の３本の電極７４ｂと、第４層目の３本の電極７５ｂと、第５層目の３本の電極７４ｃと、第６層目の３本の電極７５ｃと、各電極間に介在する絶縁層７３とを備えている。そして、上記の６層、計１８本の電極の端面と絶縁層の端面が露出している表出面７７に相変化記録材料層（図示せず）が形成されている。
【００２３】
上記の相変化型メモリ素子７１では、第１層目の３本の電極７４ａは基板７２に形成された電極７２ａの所定位置に配設された３個のダイオード（図示せず）に接続され、第３層目の３本の電極７４ｂは基板７２に形成された電極７２ｂの所定位置に配設された３個のダイオード（図示せず）に接続され、第５層目の３本の電極７４ｃは基板７２に形成された電極７２ｃの所定位置に配設された３個のダイオード（図示せず）に接続されている。
また、相変化型メモリ素子７１では、第２層目の３本の電極７５ａと第６層目の３本の電極７５ｃは絶縁層７３内を絶縁層側壁面７３ａまで引き出され、基板７２上の端子部７５′に接続されている。また、第４層目の３本の電極７５ｂも絶縁層７３内を絶縁層側壁面７３ａまで引き出され、基板７２上の端子部７５″に接続されている。
【００２４】
上述の６層の電極を、図１０〜１２を参照して更に詳しく説明する。
図１０は第１層目の３本の電極７４ａと第２層目の３本の電極７５ａの配設状態を示す斜視図である。図１０において、第１層目の３本の電極７４ａは基板７２に形成された電極７２ａの所定位置に配設された３個のダイオード７６ａに接続するように伸長されている。また、絶縁層７３（一点鎖線で示されている）を介して第１層目の３本の電極７４ａ上に配設されている第２層目の３本の電極７５ａは、絶縁層側壁面７３ａ方向に引き出され、絶縁層側壁面７３ａを、基板７２上の端子部７５′に接続するように伸長されている。
【００２５】
また、図１１は第３層目の３本の電極７４ｂと第４層目の３本の電極７５ｂの配設状態を示す斜視図である。図１１において、第３層目の３本の電極７４ｂは、第２層目の３本の電極７５ａを覆うように形成された絶縁層７３上を絶縁層後壁面７３ｂ方向に伸長され、絶縁層後壁面７３ｂを、基板７２に形成された電極７２ｂの所定位置に配設された３個のダイオード７６ｂに接続するように伸長されている。また、絶縁層７３（一点鎖線で示されている）を介して第３層目の３本の電極７４ｂ上に配設されている第４層目の３本の電極７５ｂは、絶縁層側壁面７３ａ方向に引き出され、絶縁層側壁面７３ａを、基板７２上の端子部７５″に接続するように伸長されている。尚、３個の端子部７５″は上記の３個の端子部７５′と共通としてもよい。
【００２６】
また、図１２は第５層目の３本の電極７４ｃと第６層目の３本の電極７５ｃの配設状態を示す斜視図である。図１２において、第５層目の３本の電極７４ｃは、第４層目の３本の電極７５ｂを覆うように形成された絶縁層７３上を絶縁層後壁面７３ｂ方向に伸長され、絶縁層後壁面７３ｂを、基板７２に形成された電極７２ｃの所定位置に配設された３個のダイオード７６ｃに接続するように伸長されている。また、絶縁層７３（一点鎖線で示されている）を介して第５層目の３本の電極７４ｃ上に配設されている第６層目の３本の電極７５ｃは、絶縁層側壁面７３ａ方向に引き出され、絶縁層側壁面７３ａを、第２層目の３本の電極７５ａとともに基板７２上の端子部７５′に接続するように伸長されている。
これにより、第１層目の３本の電極７４ａの各端面と第２層目の３本の電極７５ａの各端面から３個のメモリ領域Ａ１，Ａ２，Ａ３（図中に鎖線で囲まれる領域）が構成される。同様に、第３層目の３本の電極７４ｂの各端面と第４層目の３本の電極７５ｂの各端面から３個のメモリ領域Ｂ１，Ｂ２，Ｂ３（図中に鎖線で囲まれる領域）が構成され、第５層目の３本の電極７４ｃの各端面と第６層目の３本の電極７５ｃの各端面から３個のメモリ領域Ｃ１，Ｃ２，Ｃ３（図中に鎖線で囲まれる領域）が構成される。
【００２７】
また、上述の例では、第２層目の３本の電極７５ａと第６層目の３本の電極７５ｃが接続されている基板７２上の端子部７５′と、第４層目の３本の電極７５ｂが接続されている基板７２上の端子部７５″とが電気的に独立しているので、メモリ領域の変更が可能である。すなわち、第２層目の３本の電極７５ａの各端面と第３層目の３本の電極７４ｂの各端面から３個のメモリ領域を構成することができ、第４層目の３本の電極７５ｂの各端面と第５層目の３本の電極７４ｃの各端面から３個のメモリ領域を構成することができる。
本発明の相変化型メモリ素子は、外部環境の影響が及ぶのを防止するために、相変化記録材料層や露出している電極等を覆うように封止してもよい。封止部材としては、エポキシ系、シリコン系等の封止部材を使用することができる。
【００２８】
［相変化型メモリ素子の製造方法］
次に、本発明の相変化型メモリ素子の製造方法について、上述の図１および図に示される相変化型メモリ素子を例として説明する。
図１３および図１４は、本発明の相変化型メモリ素子の製造方法を説明するための工程図である。本発明では、まず、単結晶半導体基板、ガラス基板等の基板２上にＮｉ、Ａｌ、Ａｕ等の導電材料を使用して導電層を形成し、この導電層をフォトグラフィー法等によりパターニングして電極層４を形成する（図１３（Ａ））。
【００２９】
次いで、電極層４を覆うように基板２上に酸化珪素（ＳｉＯｘ）、アルミナ、ポリイミド等の絶縁層３を積層する（図１３（Ｂ））。絶縁層３の形成は、気相成長法、液相成長法等の化学的方法や、コーティング法、真空蒸着法、スパッタリング法等の物理的方法等により行うことができる。さらに、上記の絶縁層３上にＮｉ、Ａｌ、Ａｕ等の導電材料を使用して導電層を形成し、この導電層をフォトグラフィー法等によりパターニングして電極層５を形成する（図１３（Ｃ））。これにより、電極４と電極５が絶縁層３により離間されて配設される。
次に、電極層５を覆うように絶縁層３上に酸化珪素（ＳｉＯｘ）、アルミナ、ポリイミド等の絶縁層３′を積層する（図１４（Ａ））。その後、電極４，５の伸長方向（図１４（Ａ）に矢印ａで示される方向）に対して垂直に絶縁層３の端面３ａ、電極４の端面４ａ、および、電極５の端面５ａが露出する表出面を形成する（図１４（Ｂ））。この表出面７の形成は、エッチング、ワイヤーカッター等の機械的な切断や破断、マスキングイオンビームによる削り出し等により行うことができる。
【００３０】
次いで、表出面７に相変化記録材料層８を形成する（図１４（Ｃ））。相変化記録材料層８の形成は、コーティング法、真空蒸着法、スパッタリング法、プラズマＣＶＤ法、イオンプレーティング法等により行うことができる。形成する相変化記録材料層８の厚みは１〜１０００ｎｍ、好ましくは１〜５００ｎｍの範囲とすることができ、本発明では、相変化記録材料層８の薄膜化、および、厚み制御が容易である。
上述のような本発明の製造方法は、電極４、５間の距離を決定する絶縁層３の厚みをナノオーダーで制御できる。このため、従来の相変化型メモリ素子に比べてメモリ領域の集積度を高くすることができる。また、コンタクトホールの形成工程や柱状の相変化記録材料の形成工程が不要であり、製造が簡便である。
【００３１】
【実施例】
次に、実施例を示して本発明を更に詳細に説明する。
［実施例１］
ガラス基板上にスパッタリング法によりＮｉの導電層を形成し、この導電層をフォトグラフィー法によりパターニングして厚み２００ｎｍ、幅１．０μｍのストライプ状の電極層を形成した。次に、この電極層を覆うようにガラス基板上にＳｉＯ2からなる絶縁層（電極層上の厚み２００ｎｍ）をプラズマＣＶＤ法により形成した。その後、この絶縁層３上にスパッタリング法によりＮｉの導電層を形成し、この導電層をフォトグラフィー法によりパターニングして厚み２００ｎｍ、幅１．０μｍのストライプ状の電極層を上記の電極層に対して絶縁層を介して対向するように形成した。これにより、厚み２００ｎｍの２つのストライプ状の電極層が厚み２００ｎｍの絶縁層により離間された積層構造を形成した。
【００３２】
次に、電極層を覆うように絶縁層上にＳｉＯ2からなる絶縁層（厚み０．２μｍ）をプラズマＣＶＤ法により形成した。
次いで、上記のストライプ状の電極の伸長方向に対し垂直な面でワイヤーカッターによりガラス基板、電極層、絶縁層を切断し、断面を研磨して電極の端面が露出する表出面を形成した。
次に、この表出面上にスパッタリング法によりカルコゲナイド（ＴｅＳｂ）合金の薄膜を成膜して、相変化記録材料層（厚み２００ｎｍ）を形成し、相変化型メモリ素子を作製した。
【００３３】
上述のように作製した相変化型メモリ素子について、書き込み、読み取り、消去、読み取りを行った。すなわち、電極間にセットパルス電流（１．０ｍＡ）を印加してオン状態とした後にリードパルス電流（０．０１ｍＡ）を印加して読み取りを行い、次いで、電極間にリセットパルス電流（５．０ｍＡ）を印加してオン状態とした後にリードパルス電流（０．０１ｍＡ）を印加して読み取りを行うことを１回の記録とし、この記録を３０回繰り返し行った。その結果、オン状態での読み取り時の抵抗値の平均は約４５０Ωであり、オフ状態での読み取り時の抵抗値の平均は約１８００Ωであった。このことから、本発明の相変化型メモリ素子は、低いリセットパルス電流であっても確実に機能することが確認された。
【００３４】
［実施例２］
２つのストライプ状の電極層の厚みを５０ｎｍ、幅を０．５μｍとし、カルコゲナイド（ＴｅＳｂ）合金の薄膜からなる相変化記録材料層の厚みを１０ｎｍとした他は実施例１と同様にして相変化型メモリ素子を作製した。
上述のように作製した相変化型メモリ素子について、実施例１と同様に書き込み、読み取り、消去、読み取りを行った結果、オン状態での読み取り時の抵抗値の平均は約２００Ωであり、オフ状態での読み取り時の抵抗値の平均は約８００Ωであった。このことから、本発明の相変化型メモリ素子は、低いリセットパルス電流であっても確実に機能することが確認された。
【００３５】
【発明の効果】
以上詳述したように、本発明によれば絶縁層と電極が露出している表出面に少なくとも２つの電極に接触するように相変化記録材料層が設けられているので、相変化記録材料層中の電流パスは上記表出面に沿ったものとなり、オン状態とオフ状態との間を可逆的に変化する相変化領域の体積は小さく、したがって、オン状態からオフ状態に戻すためのリセットパルスの電流値が小さいものとなり、かつ、相変化記録材料層の上記の相変化領域を除く部分は、非晶状態と結晶状態のいずれでもよいので、製造時のプロセス温度の制約がなく、また、電極間距離を決定する絶縁層の厚みはナノオーダーで制御できるため、従来の相変化型メモリ素子に比べて集積度が大幅に向上し、さらに、コンタクトホールや柱状の相変化記録材料を用いないので、製造が簡便であるという効果が奏される。
【図面の簡単な説明】
【図１】 本発明の相変化型メモリ素子の基本的構成を示す一例の平面図である。
【図２】 図１に示される相変化型メモリ素子のII−II線における縦断面図である。
【図３】 本発明の相変化型メモリ素子の他の例を示す斜視図である。
【図４】 本発明の相変化型メモリ素子の他の例を示す斜視図である。
【図５】 本発明の相変化型メモリ素子の他の例を示す斜視図である。
【図６】 本発明の相変化型メモリ素子の他の例を示す斜視図である。
【図７】 本発明の相変化型メモリ素子の表出面における電極の配置を示す図である。
【図８】 本発明の相変化型メモリ素子の表出面における電極の配置を示す図である。
【図９】 本発明の相変化型メモリ素子においてダイオードを備えた集積回路手段に９個のメモリ領域を接続するための各メモリ領域から伸長する電極の構成例を示す斜視図である。
【図１０】 図９に示される相変化型メモリ素子の第１層目の３本の電極と第２層目の３本の電極の配設状態を示す斜視図である。
【図１１】 図９に示される相変化型メモリ素子の第３層目の３本の電極と第４層目の３本の電極の配設状態を示す斜視図である。
【図１２】 図９に示される相変化型メモリ素子の第５層目の３本の電極と第６層目の３本の電極の配設状態を示す斜視図である。
【図１３】 本発明の相変化型メモリ素子の製造方法を説明するための工程図である。
【図１４】 本発明の相変化型メモリ素子の製造方法を説明するための工程図である。
【符号の説明】
１，１１，２１，３１，７１…相変化型メモリ素子
２…基板
３，１３，２３，３３，４３，７３…絶縁層
４，５，１４，１５，２４，２５，３４，３５，４４，４５，７４ａ，７５ａ，７４ｂ，７５ｂ，７４ｃ，７５ｃ…電極
７，１７，２７，３７，４７，７７…表出面
８，１８…相変化記録材料層
７２ａ，７２ｂ，７２ｃ…電極
７５′，７５″…端子部
７６ａ，７６ｂ，７６ｃ…ダイオード

Claims (6)

  1. 絶縁層を介して２以上の電極が対向し、かつ、該電極の対向面の全域が前記絶縁層で被覆されてなるように前記電極の対向面の全域が前記絶縁層に当接するように積層された積層体と、該積層体を構成する前記絶縁層と前記電極が伸長する方向の端面の少なくとも一部が露出するように形成された表出面と、少なくとも２つの前記電極の端面に接触するように前記積層体の前記表出面上に設けられた相変化記録材料層と、を備え、１個のメモリ領域を構成する一対の前記電極間の前記絶縁層の厚みが１０〜１０００ｎｍの範囲であり、前記絶縁層の厚みと同一方向における前記電極の厚みが１０〜１０００ｎｍの範囲であり、前記相変化記録材料層の厚みが１〜１０００ｎｍの範囲であることを特徴とする相変化型メモリ素子。
  2. 前記表出面は平面、前記各電極の端面がなす平面と前記絶縁層の端面がなす平面とが所定の角度で連続する多平面および曲面の少なくとも１つで構成されていることを特徴とする請求項１に記載の相変化型メモリ素子。
  3. 前記相変化記録材料層はカルゴゲナイドの少なくとも１種を含有することを特徴とする請求項１または請求項２のいずれかに記載の相変化型メモリ素子。
  4. 前記相変化記録材料層は有機材料からなることを特徴とする請求項１または請求項２のいずれかに記載の相変化型メモリ素子。
  5. 前記表出面と前記相変化記録材料層との間にバリア層および／または熱制御層が存在することを特徴とする請求項１乃至請求項４のいずれかに記載の相変化型メモリ素子。
  6. 厚みが１０〜１０００ｎｍの範囲にある２以上の電極を厚みが１０〜１０００ｎｍの範囲である絶縁層を介し、前記電極の対向面の全域が前記絶縁層に当接するように積層する工程と、前記絶縁層と前記電極の伸長方向の端面の少なくとも一部が露出する表出面を形成する工程と、その後、該表出面上に少なくとも２つの前記電極の端面に接触するように厚みが１〜１０００ｎｍの範囲である相変化記録材料層を形成する工程と、を有することを特徴とする一対の前記電極間に１個のメモリ領域を構成する相変化型メモリ素子の製造方法。
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