JP2003229537A5 - - Google Patents

Claims (30)

1. 複数のワード線と、絶縁層を介して前記ワード線と少なくとも一方が交差する第１及び第２の複数の配線と、前記ワード線と前記配線の交点に設けられた複数のメモリセルを有する半導体記憶装置において、前記メモリセルは、ソース、ドレイン、チャネル部が該メモリセルの深さ方向に形成され、前記ワード線の一つに接続するゲート電極からなる縦型トランジスタと、その上方に配置された少なくともTe（テルル）を含有する材料、からなることを特徴とする半導体記憶装置。
2. 前記縦型トランジスタは、半導体基板上に形成された多結晶シリコンからなることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記縦型トランジスタは、半導体基板内に形成された単結晶シリコンからなることを特徴とする請求項１に記載の半導体記憶装置。
4. 前記縦型トランジスタのゲートはワード線の一部を構成し、該トランジスタのドレインあるいはソースの一方は該第１の配線に接続され、該トランジスタのドレインあるいはソースの他方は、少なくとも該Teを含有する材料を間にはさんで、第２の配線に接続されたことを特徴とする請求項２から請求項３のいずれ１項に記載の半導体記憶装置。
5. 前記ワード線は前記第１及び第２の複数の配線の上方に延在して存在することを特徴とする請求項２から請求項３のいずれか１項に記載の半導体記憶装置。
6. 前記Te（テルル）を含有する材料は、前記ワード線の下方に存在することを特徴とする請求項２から請求項３のいずれか１項に記載の半導体記憶装置。
7. 前記Te（テルル）を含有する材料は、前記ワード線の上方に位置することを特徴とする請求項２から請求項３のいずれか１項に記載の半導体記憶装置。
8. 前記第１及び第２の複数の配線のうち少なくとも１つは、共通電極となっていることを特徴とする請求項１に記載の半導体記憶装置。
9. 複数のワード線と、絶縁層を介して前記ワード線と交差する複数の配線と、前記ワード線と前記配線の交点に設けられた複数のメモリセルを有する半導体記憶装置において、前記メモリセルは、ソース、ドレイン、チャネル部が該メモリセルの深さ方向に形成され、前記ワード線の一つに接続するゲート電極からなる縦型トランジスタと、その上方に配置された少なくともTe（テルル）を含有する材料、からなることを特徴とする半導体記憶装置。
10. 複数のワード線と、絶縁層を介して前記ワード線と少なくとも一方が交差する第一及び第二の複数の配線と、前記ワード線と前記配線の交点に設けられた複数のメモリセルを有する半導体記憶装置において、前記メモリセルは、ソース、ドレイン、チャネル部が該メモリセルの深さ方向に形成され、前記ワード線の一つに接続するゲート電極からなる縦型トランジスタと、その上方に配置された、結晶状態と非晶質状態に切り替わることで抵抗値が電気的に可変な材料、からなることを特徴とする、半導体記憶装置。
11. 複数のワード線と、絶縁層を介して前記ワード線と交差する複数の配線と、前記ワード線と前記配線の交点に設けられた複数のメモリセルを有する半導体記憶装置において、前記メモリセルは、ソース、ドレイン、チャネル部が該メモリセルの深さ方向に形成され、前記ワード線の一つに接続するゲート電極からなる縦型トランジスタと、その上方に配置された、結晶状態と非晶質状態に切り替わることで抵抗値が電気的に可変な材料、からなることを特徴とする、半導体記憶装置。
12. 第１の配線ピッチで第１方向に延在する複数の第１配線と、
    ソース領域、ドレイン領域、チャネル領域、チャネル領域上に形成されたゲート絶縁膜、ゲート絶縁膜上に形成され、前記第１方向においては互いに分離されており、前記第１方向に交差する第２方向においては互いに接続されているゲート電極とからなり、前記第１配線上に形成された複数の縦型トランジスタと、
    前記ドレイン領域上に形成され複数のカルコゲナイド材料と、
    前記カルコゲナイドに接続し、第２の配線ピッチで前記第１方向に延在する複数の第２配線とを含むことを特徴とする半導体記憶装置。
13. 請求項１２においてプラグが第１配線とソース領域の間に形成されていることを特徴とする半導体記憶装置。
14. 請求項１２においてバリア層がカルコゲナイド材料とドレイン領域の間に形成されていることを特徴とする半導体記憶装置。
15. 請求項１２においてカルコゲナイド材料の面積はドレイン領域の面積より小さいことを特徴とする半導体記憶装置。
16. 請求項１２において第１配線ピッチは第２配線ピッチより小さいことを特徴とする半導体記憶装置。
17. 第１方向に第１の配線を形成する工程、
    第１配線上に第１絶縁膜を形成する工程、
    第１絶縁膜内に第１配線に接続するプラグを形成する工程、
    第１方向に第１導電型の第１層と第２導電型の第２層と第１導電型の第３層と第２絶縁膜からなる第１積層膜のストライプを形成する工程、
    第１積層膜のストライプ上に第３絶縁膜を形成し平坦化する工程、
    第１方向に交差する第２方向にカルコゲナイド膜と金属膜と第４絶縁膜からなる第２積層膜のストライプを形成する工程、
    第２積層膜のストライプの側壁に側壁膜を形成する工程、
    第１方向にワード線を形成する工程、
    とを含むことを特徴とする半導体記憶装置の製造方法。
18. 請求項１７において側壁膜を形成後でワード線形成前にさらに第１積層膜を分離することを特徴とする半導体記憶装置の製造方法。
19. 請求項１７において第１積層膜を形成後第２積層膜を形成前にバリア膜をさらに形成することを特徴とする半導体記憶装置の製造方法。
20. 請求項１７において第３絶縁膜を平坦化する時に第２絶縁膜が除去されることを特徴とする半導体記憶装置の製造方法。
21. 第１方向に第１の配線を形成する工程、
    第１配線上に第１絶縁膜を形成する工程、
    第１絶縁膜内に第１配線に接続するプラグを形成する工程、
    第１方向に第１導電型の第１層と第２導電型の第２層と第１導電型の第３層と第２絶縁膜からなる第１積層膜のストライプを形成する工程、
    第１積層膜のストライプ上に第３絶縁膜を形成し平坦化する工程、
    第１方向にカルコゲナイド膜と金属膜と第４絶縁膜からなる第２積層膜のストライプを形成する工程、
    第２積層膜のストライプの側壁に側壁膜を形成する工程、
    第１方向にワード線を形成する工程、
    とを含むことを特徴とする半導体記憶装置の製造方法。
22. 請求項２１において側壁膜を形成後でワード線形成前にさらに第１積層膜を分離することを特徴とする半導体記憶装置の製造方法。
23. 請求項２１において第１積層膜を形成後第２積層膜を形成前にバリア膜をさらに形成することを特徴とする半導体記憶装置の製造方法。
24. 請求項２１において第３絶縁膜を平坦化する時に第２絶縁膜が除去されることを特徴とする半導体記憶装置の製造方法。
25. 第１方向に第１配線ピッチで第１の配線を形成する工程、
    第１配線上に第１絶縁膜を形成する工程、
    第１絶縁膜内に第１配線に接続するプラグを形成する工程、
    第１導電型の第１層と第２導電型の第２層と第１導電型の第３層と膜からなる互いに分離された第１積層膜の島を形成する工程、
    第１積層膜の島の側壁にゲート絶縁膜を形成する工程、
    第１方向に交差する第２方向においてゲート絶縁膜上にゲート電極を形成する工程、
    第１積層膜の島上に第３絶縁膜を形成し平坦化する工程、
    第３絶縁膜にビアを形成して第３領域を露出する工程、
    第１方向にカルコゲナイド膜と金属膜と第４絶縁膜からなり第２配線ピッチの第２積層膜のストライプを形成する工程、
    とを含むことを特徴とする半導体記憶装置の製造方法。
26. 請求項２５においてビアを形成後第２積層膜を形成前にバリア膜をさらに形成することを特徴とする半導体記憶装置の製造方法。
27. 請求項２５においてビアを形成後第２積層膜を形成前にビアの側面に側壁膜をさらに形成することを特徴とする半導体記憶装置の製造方法。
28. 第１方向に第１配線ピッチで第１の配線を形成する工程、
    第１配線に接続するプラグを形成する工程、
    第１導電型の第１層と第２導電型の第２層と第１導電型の第３層と膜からなる互いに分離された第１積層膜の島を形成する工程、
    第１方向に交差する第２方向において第１積層膜の島の側壁にゲート電極を形成する工程、
    第１積層膜の島上に第１絶縁膜を形成し平坦化する工程、
    第１絶縁膜にビアを形成して第３領域を露出する工程、
    第１絶縁膜上に第２絶縁膜を形成し、第２絶縁膜をエッチバックすることによりビアに側壁膜を形成する工程、
    第１方向にカルコゲナイド膜と金属膜と第２絶縁膜からなり第２配線ピッチの第２積層膜のストライプを形成する工程、
    とを含むことを特徴とする半導体記憶装置の製造方法。
29. 請求項２８において第１配線ピッチは第２配線ピッチより小さいことを特徴とする半導 体記憶装置の製造方法。
30. 請求項２８においてビアの側壁膜を形成後第２積層膜を形成前にバリア膜をさらに形成することを特徴とする半導体記憶装置の製造方法。