KR20240049225A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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김유림
고지현
김태원
이승희
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장승우
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Abstract

본 발명에 따른 반도체 소자 제조 방법은 기판 상에 제1 방향으로 연장되는 비트라인을 형성하는 것; 상기 비트 라인 상에 제2 방향으로 연장되는 제1 절연 패턴을 형성하는 것, 상기 제1 방향과 상기 제2 방향은 서로 교차하는 방향인 것; 상기 제1 절연 패턴 및 상기 비트라인을 덮는 반도체막을 형성하는 것; 상기 반도체 막 상에 열처리 공정을 수행하는 것; 상기 반도체 막 상에 플라즈마 처리 공정을 수행하는 것; 및 상기 반도체 막을 패터닝하여 반도체 패턴을 형성하는 것을 포함하되, 상기 반도체 패턴은 상기 제1 방향으로 서로 대향하는 제1 수직부, 제2 수직부 및 상기 제1 수직부와 상기 제2 수직부를 연결하는 수평부를 포함하며, 상기 열처리 공정은 제1 가스 분위기에서 진행되고, 상기 플라즈마 처리 공정은 제2 가스를 플라즈마 가스로 사용하고, 상기 제1 가스 및 상기 제2 가스의 각각은 일산화질소, 산소, 오존 및 이산화질소 중 어느 하나이다.

Description

반도체 소자의 제조 방법{Method of fabricating a semiconductor device}
본 발명은 반도체 소자 및 그 제조 방법에 대한 것으로, 보다 상세하게는 3차원 반도체 소자 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 동작 특성 및 신뢰성이 개선된 반도체 소자 및 그 제조방법을 제공하는 데 있다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 기판 상에 제1 방향으로 연장되는 비트라인을 형성하는 것; 상기 비트 라인 상에 제2 방향으로 연장되는 제1 절연 패턴을 형성하는 것, 상기 제1 방향과 상기 제2 방향은 서로 교차하는 방향인 것; 상기 제1 절연 패턴 및 상기 비트라인을 덮는 반도체막을 형성하는 것; 상기 반도체 막 상에 열처리 공정을 수행하는 것; 상기 반도체 막 상에 플라즈마 처리 공정을 수행하는 것; 및 상기 반도체 막을 패터닝하여 반도체 패턴을 형성하는 것을 포함하되, 상기 반도체 패턴은 상기 제1 방향으로 서로 대향하는 제1 수직부, 제2 수직부 및 상기 제1 수직부와 상기 제2 수직부를 연결하는 수평부를 포함하며, 상기 열처리 공정은 제1 가스 분위기에서 진행되고, 상기 플라즈마 처리 공정은 제2 가스를 플라즈마 가스로 사용하고, 상기 제1 가스 및 상기 제2 가스의 각각은 일산화질소, 산소, 오존 및 이산화질소 중 어느 하나일 수 있다.
본 발명의 개념에 따르면, 반도체 막을 기판 상에 형성한 후, 반도체 막 상에 열처리 공정 및 플라즈마 처리 공정이 수행될 수 있다. 상기 열처리 공정으로 인하여 반도체 막 내의 캐리어(carrier)의 농도가 증가할 수 있고, 상기 플라즈마 처리 공정으로 인하여 반도체 막 내의 산소 빈자리(Oxygen Vacancy)가 채워질 수 있다. 캐리어 농도의 증가로 반도체 소자의 전기적 특성이 개선될 수 있으며, 산소 빈자리의 채워짐으로 반도체 소자의 누설전류가 감소할 수 있다. 이로 인하여 반도체 소자의 전기적 성능이 개선될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 2 내지 도 9는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 도면들로, 도 1의 A-A'에 대응되는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1 은 본 발명의 실시예에 따른 반도체 소자의 평면도를 나타낸 도면이다. 도 2 내지 도 9 는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타내는 도면들로, 도 1 의 A-A'에 대응되는 단면도들이다.
도 1 및 도 2를 참조하면, 기판(100) 상에 제1 층간 절연막(101)이 형성될 수 있다. 상기 제1 층간 절연막(101)은 상기 기판(100) 상에 형성된 주변 회로 구조체를 덮을 수 있다. 상기 주변 회로 구조체는 상기 기판(100) 상에 집적되는 주변 게이트 구조체, 주변 컨택 패드들, 주변 컨택 플러그들을 포함할 수 있다. 상기 기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
상기 제1 층간 절연막(101) 상에 상에 비트라인(BL)이 형성될 수 있다. 상기 비트라인(BL)은 복수 개로 형성될 수 있다. 상기 비트라인들(BL)은 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)으로 서로 이격되도록 형성될 수 있다. 상기 비트라인(BL)은, 일 예로, 도핑된 폴리실리콘, 금속(예를 들어, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co), 도전성 금속 질화물(일 예로, TiN, TaN, WN, NbN, TiAlN, TiSiN, TaSiN, RuTiN), 도전성 금속 실리사이드 또는 도전성 금속 산화물(일 예로, PtO, RuO2, IrO2, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 상기 비트라인(BL)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 일부 실시예들에서, 상기 비트라인(BL)은 2차원 반도체 물질을 포함할 수 있고, 일 예로, 상기 2차원 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다. 상기 비트라인(BL)은 하부의 배선들과 전기적으로 연결되도록 형성될 수 있다. 상기 비트라인(BL)을 형성하는 것은, 상기 기판(100) 상에 비트라인막(미도시)을 증착하는 것, 및 상기 비트라인막을 패터닝하여 상기 비트라인(BL)을 형성하는 것을 포함할 수 있다.
제1 절연막(120P) 및 마스크 패턴들(MP)이 상기 비트라인(BL) 상에 차례로 형성될 수 있다. 상기 제1 절연막(120P)은 상기 비트라인들(BL) 및 상기 비트 라인들(BL) 사이의 상기 제1 층간 절연막의 상면을 덮을 수 있다. 상기 제1 절연막(120P)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전물질 중 적어도 하나를 포함할 수 있다.
상기 마스크 패턴들(MP)은 상기 제2 방향(D2)으로 연장되고 상기 제1 방향(D1)으로 서로 이격되는 라인 패턴들일 수 있다. 상기 마스크 패턴들(MP)은 이들 사이에서 상기 제1 절연막(120P)의 상면을 노출하는 마스크 트렌치(MTR)를 가질 수 있다. 상기 마스크 트렌치(MTR)는 복수 개로 제공될 수 있다. 상기 마스크 트렌치들(MTR)은 상기 제1 방향(D1)으로 서로 이격될 수 있고, 상기 제2 방향(D2)으로 연장될 수 있다. 상기 마스크 패턴들(MP)을 형성하는 것은, 상기 제1 절연막(120P) 상에 마스크막(미도시)을 형성하는 것, 및 상기 마스크막을 패터닝하여 상기 마스크 패턴들(MP)을 형성하는 것을 포함할 수 있다.
도 1 및 도 3을 참조하면, 제1 절연 패턴(120)이 상기 비트라인(BL) 상에 형성될 수 있다. 상기 제1 절연 패턴(120)은 복수 개로 형성될 수 있다. 상기 제1 절연 패턴(120)을 형성하는 것은, 도 2의 마스크 패턴들(MP)을 식각 마스크로 하여 상기 제1 절연막((120P)을 식각하는 것을 포함할 수 있다. 이에 따라, 상기 제1 절연 패턴(120)은 도 2의 마스크 패턴들(MP)과 수직적으로 중첩될 수 있다. 상기 제1 절연 패턴(120)은 상기 제2 방향(D2)으로 연장될 수 있다. 상기 식각 공정을 통해, 상기 비트라인(BL)의 상부 중 일부가 리세스될 수 있다. 이에 따라, 상기 비트라인(BL)의 상면은 요철을 가질 수 있다.
상기 제1 절연 패턴(120) 및 상기 비트라인(BL)은 트렌치 영역(TR)을 가질 수 있고, 상기 트렌치 영역(TR)은 도 2의 마스크 트렌치(MTR)와 수직적으로 중첩될 수 있다. 상기 트렌치 영역(TR)은 복수 개로 제공될 수 있고, 상기 제2 방향(D2)으로 연장될 수 있다. 상기 트렌치 영역(TR)에 의해 상기 제1 절연 패턴(120)의 측면들 및 상기 비트라인(BL)의 일부가 외부로 노출될 수 있다.
도 1 및 도 4를 참조하면, 반도체막(SL)이 상기 비트라인(BL) 및 상기 제1 절연 패턴(120)을 덮도록 형성될 수 있다. 상기 반도체막(SL)을 형성하는 것은, 물리적 기상 증착(PVD), 열적 화학기상증착(thermal CVD), 저압 화학기상증착(LP-CVD), 플라즈마 강화 화학기상증착(PE-CVD) 및 원자층증착(ALD) 기술들 중 적어도 하나를 이용하여 상기 반도체막(SL)을 증착시키는 것을 포함할 수 있다. 상기 반도체막(SL)은 상기 제1 절연 패턴(120)의 노출된 측면들, 및 상기 트렌치 영역(TR)에 의해 노출된 상기 비트라인(BL)의 상기 일부를 컨포멀하게 덮을 수 있다. 상기 반도체막(SL)은 상기 트렌치 영역(TR)의 일부를 채울 수 있다. 상기 반도체 막은 일 예로, 산화물 반도체를 포함할 수 있으며, 일 예로, Zinc Oxide, Tin Oxide, Ga-In-Zn Oxide, In-Zn Oxide 및 In-Sn Oxide 중 어느 하나를 포함할 수 있다. 산화물 반도체는 일 예로, InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO 및 InxGayO 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 일 예로, 상기 반도체 패턴(SP)은 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다.
도 1 및 도 5를 참조하면, 상기 반도체 막(SL) 상에 열처리 공정이 수행될 수 있다. 상기 열처리 공정은 제1 가스(G1) 분위기에서 진행될 수 있으며, 상기 제1 가스(G1)는 일 예로, 일산화질소, 산소, 오존 및 이산화질소 중 어느 하나일 수 있다. 상기 열처리 공정은 일 예로, 200°C 내지 500°C의 온도에서 진행될 수 있으며, 일 예로 10분 내지 50분동안 진행될 수 있다. 상기 열처리 공정으로 인하여 상기 반도체 막(SL) 내의 캐리어(carrier) 농도가 증가할 수 있으며, 이를 통하여 반도체 소자의 동작 특성이 개선될 수 있다.
도 1 및 도 6을 참조하면, 상기 반도체 막(SL) 상에 플라즈마 처리 공정이 수행될 수 있다. 상기 플라즈마 처리 공정은 제2 가스(G2)를 플라즈마 가스로 사용할 수 있으며, 상기 제2 가스(G2)는 일 예로, 일산화질소, 산소, 오존 및 이산화질소 중 어느 하나일 수 있다. 상기 제2 가스(G2)와 상기 제1 가스(G1)는 동일할 수 있다. 상기 플라즈마 처리 공정은 일 예로, 일 예로, 200°C 내지 500°C의 온도에서 진행될 수 있으며, 일 예로, 30분 내지 90분 동안 진행될 수 있다. 본 발명의 일부 실시예들에 따르면, 상기 플라즈마 처리 공정은 상기 열처리 공정이 진행된 후에 진행될 수 있다. 다만, 이에 한정되지 않으며, 본 발명의 다른 실시예들에 따르면, 상기 플라즈마 처리 공정이 진행된 후 상기 열처리 공정이 진행될 수 있다. 상기 플라즈마 처리 공정으로 인하여, 상기 반도체 막(SL) 내에 있던 산소 빈자리(Oxygen Vacancy)가 채워질 수 있으며, 반도체 소자의 문턱 전압이 증가(positive shift)할 수 있다. 산소 빈자리가 채워짐에 따라 반도체 소자의 누설 전류가 감소할 수 있으며, 반도체 소자의 전기적 특성이 개선될 수 있다.
도 1 및 도 7를 참조하면, 상기 반도체막(SL)의 일부가 제거될 수 있다. 상기 반도체막(SL)의 일부를 제거하는 것은, 상기 제2 방향(D2)으로 서로 이웃하는 비트라인들 사이에 제공되고 상기 제1 방향(D1)으로 연장되는 영역들 상의 상기 반도체막(SL)을 제거하는 것, 및 상기 제1 절연 패턴(120)의 상면 상의 상기 반도체막(SL)을 제거하는 것을 포함할 수 있다. 상기 반도체막(SL)은 상기 제거를 통해 복수 개의 반도체 패턴들(SP)로 분리될 수 있다. 상기 반도체 패턴들(SP) 각각은 서로 대향하는 제1 수직부(V1), 제2 수직부(V2) 및 상기 제1 및 제2 수직부들(V1, V2)을 연결하는 수평부(H)를 포함할 수 있다. 상기 제1 및 제2 수직부들(V1, V2)의 하부들 및 상기 수평부(H)의 적어도 일부는 상기 트렌치 영역(TR) 내 상기 비트라인(BL)의 상부에 매립될 수 있다.
도 1 및 도 8을 참조하면, 게이트 절연막(GIL), 도전막(CL) 및 보호막(112)이 상기 반도체 패턴들(SP) 및 상기 제1 절연 패턴(120)을 덮도록 형성될 수 있다. 상기 게이트 절연막(GIL), 상기 도전막(CL) 및 상기 보호막(112)은 상기 제1 및 제2 수직부들(V1, V2)의 내측면, 상기 수평부(H)의 상면 및 상기 제1 절연 패턴(120)의 상면을 컨포멀하게 덮을 수 있고, 상기 트렌치 영역(TR)의 일부를 채울 수 있다. 상기 게이트 절연막(GIL), 상기 도전막(CL) 및 상기 보호막(112)을 형성하는 것은, 상기 게이트 절연막(GIL), 상기 도전막(CL) 및 상기 보호막(112)을 물리적 기상 증착(PVD), 열적 화학기상증착(thermal CVD), 저압 화학기상증착(LP-CVD), 플라즈마 강화 화학기상증착(PE-CVD) 및 원자층증착(ALD) 기술들 중 적어도 하나를 이용하여 차례로 증착하는 것을 포함할 수 있다.
도 1 및 도 9를 참조하면, 워드라인(WL) 및 게이트 절연 패턴(Gox)이 형성될 수 있다. 상기 워드라인(WL)은 상기 제1 수직부(V1) 상의 제1 워드라인(WL1) 및 상기 제2 수직부(V2) 상의 제2 워드라인(WL2)을 포함하도록 형성될 수 있다. 상기 워드라인(WL)을 형성하는 것은, 일 예로, 상기 제1 절연 패턴(120) 상 및 상기 수평부(H) 상의 상기 도전막(CL)을 제거하여 복수의 워드라인들(WL)로 분리하는 것을 포함할 수 있다. 상기 워드라인(WL)은 예를 들어, 도핑된 폴리실리콘, 금속(예를 들어, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co), 도전성 금속 질화물(예를 들어, TiN, TaN, WN, NbN, TiAlN, TiSiN, TaSiN, RuTiN), 도전성 금속 실리사이드 또는 도전성 금속 산화물(예를 들어, PtO, RuO2, IrO2, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 상기 워드라인(WL)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 일부 실시예들에서, 상기 워드라인(WL)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다. 일 예로, 상기 워드라인(WL)의 형성 시, 상기 제1 절연 패턴(120) 상 및 상기 수평부(H) 상의 상기 게이트 절연막(GIL)이 제거되어 복수의 게이트 절연 패턴들(Gox)로 분리될 수 있다. 다른 예로, 도시되지 않았지만, 상기 워드라인(WL)의 형성 시, 상기 제1 절연 패턴(120) 상의 상기 게이트 절연막(GIL)이 제거되어 복수의 게이트 절연 패턴들(Gox)로 분리될 수 있고, 상기 수평부(H) 상의 상기 게이트 절연막(GIL)은 제거되지 않고 남아 상기 게이트 절연 패턴(Gox)의 일부를 구성할 수 있다. 이 경우, 상기 게이트 절연 패턴(GIL)은 상기 수평부(H) 상에서 연결된 U자 형태를 가질 수 있다.
일 예로, 도시되지 않았지만, 상기 워드라인(WL) 및 상기 게이트 절연 패턴(Gox)의 형성 시, 상기 반도체 패턴(SP)의 수평부(H) 일부가 더 제거될 수 있다. 이 경우, 상기 수평부(H)는 상기 제1 및 제2 수직부들(V1, V2)에 각각 연결되는 제1 및 제2 서브 수평부(미도시)로 분리될 수 있으며, 상기 제1 및 제2 서브 수평부는 서로 이격될 수 있다. 상기 제1 수직부(V1)와 상기 제1 서브 수평부가 서로 연결되어 L자 형태를 가질 수 있고, 상기 제2 수직부(V2)와 상기 제2 서브 수평부가 서로 연결되어 L자 형태를 가질 수 있다.
일 예로, 상기 워드라인(WL)의 최상면은 상기 게이트 절연 패턴(Gox)의 최상면 및 상기 제1 절연 패턴(120)의 최상면보다 낮은 높이에 위치하도록 형성될 수 있다.
상기 보호막(112)의 일부가 상기 제거 공정에서 제거될 수 있다. 상기 제거 공정 이후, 상기 보호막(112)의 잔부 상에 추가 보호막(미도시)이 형성될 수 있으며, 상기 보호막(112)의 잔부 및 상기 추가 보호막은 보호 패턴(110)을 형성할 수 있다.
이후, 제2 절연 패턴(130)이 상기 제1 워드라인(WL1)과 상기 제2 워드라인(WL2)의 사이에 형성될 수 있다. 상기 제2 절연 패턴(130)은 상기 트렌치 영역(TR)의 잔부를 채울 수 있다. 상기 제2 절연 패턴(130)을 형성하는 것은, 상기 트렌치 영역(TR)을 채우고 상기 반도체 패턴(SP), 상기 게이트 절연 패턴(Gox) 및 상기 워드라인(WL)을 덮는 제2 절연막(미도시)을 형성하는 것, 및 상기 제2 절연막의 상부를 제거하여 복수의 제2 절연 패턴(130)으로 분리하는 것을 포함할 수 있다. 상기 제2 절연 패턴(130)의 최상면은 상기 게이트` 절연 패턴(Gox)의 최상면 및 상기 제1 절연 패턴(120)의 최상면보다 낮은 높이에 위치하고, 상기 워드라인(WL)의 최상면과 인접한 높이에 위치하도록 형성될 수 있다. 이로 인해, 제1 리세스 영역이 상기 제2 절연 패턴(120)의 상기 최상면 및 상기 워드라인(WL)의 상기 최상면을 노출시키도록 형성될 수 있다. 상기 제1 리세스 영역은 상기 제2 방향(D2)을 따라 연장될 수 있다.
캐핑 패턴(220)이 상기 제1 리세스 영역을 채우도록 형성될 수 있다. 상기 캐핑 패턴(220)을 형성하는 것은 상기 제1 리세스 영역을 채우고 상기 제1 절연 패턴(120)의 상면을 덮는 캐핑막(미도시)을 형성하는 것, 및 상기 캐핑막의 상부를 제거하여 복수의 캐핑 패턴들(220)로 분리시키는 것을 포함할 수 있다. 상기 캐핑 패턴(220)의 형성 시, 상기 제1 절연 패턴(120)의 상기 상면 및 상기 제1 및 제2 수직부들(V1, V2)의 상면들이 외부로 노출될 수 있다.
랜딩 패드들(LP)이 상기 반도체 패턴(SP)의 상기 제1 및 제2 수직부들(V1, V2) 상에 각각 형성될 수 있다. 평면적 관점에서, 상기 랜딩 패드들(LP)은 상기 제1 및 제2 방향들(D1, D2)로 서로 이격될 수 있고, 매트릭스 형태, 지그재그 형태, 허니콤(honeycomb) 형태 등 다양한 형태로 배열될 수 있다. 평면적 관점에서, 상기 랜딩 패드들(LP) 각각은 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등 다양한 형태를 가질 수 있다. 상기 랜딩 패드들(LP)은, 일 예로, 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 랜딩 패드들(LP)을 형성하는 것은, 상기 제1 및 제2 수직부들(V1, V2)의 상부들을 제거하여 제2 리세스 영역을 형성하는 것, 상기 제2 리세스 영역을 채우고 상기 캐핑 패턴(220)을 덮는 랜딩 패드막(미도시)을 형성하는 것, 및 상기 랜딩 패드들의 일부를 제거하여 복수의 랜딩 패드들로 분리하는 것을 포함할 수 있다.
제2 층간 절연막(240)이 상기 제1 및 제2 절연 패턴들(120, 130) 상에서 상기 랜딩 패드들(LP)의 사이를 채우도록 형성될 수 있다. 상기 제2 층간 절연막(240) 일 예로, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있고, 단일층 또는 다중층을 포함할 수 있다.
데이터 저장 패턴들(DSP)이 상기 랜딩 패드들(LP) 상에 각각 형성될 수 있다. 상기 데이터 저장 패턴들(DSP)은 상기 랜딩 패드들(LP)을 통해 상기 반도체 패턴(SP)의 상기 제1 및 제2 수직부들(V1, V2)에 각각 전기적으로 연결될 수 있다. 일 예에 따르면, 상기 데이터 저장 패턴들(DSP)은 캐패시터일 수 있으며, 하부 및 상부 전극들, 및 이들 사이에 개재되는 캐패시터 유전막을 포함할 수 있다. 이러한 경우, 상기 하부 전극이 랜딩 패드(LP)와 접촉할 수 있으며, 하부 전극은, 평면적 관점에서, 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등 다양한 형태를 가질 수 있다.
이와 달리, 데이터 저장 패턴들(DSP)은 메모리 요소에 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 패턴일 수 있다. 예를 들어, 데이터 저장 패턴들(DSP)은 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material), 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수 있다.
다시 도 1 및 도 9 를 참조하여, 본 발명의 실시예에 따른 반도체 소자를 설명하겠다. 설명의 간소화를 위해, 도 1 내지 도 9를 참조하여 설명한 반도체 소자 제조 방법과 중복되는 설명은 생략한다.
기판(100) 상에 제1 층간 절연막(101)이 배치될 수 있으며, 비트라인(BL)이 상기 제1 층간 절연막(101) 상에 배치될 수 있고, 상기 제1 방향(D1)을 따라 연장될 수 있다. 상기 비트라인(BL)은 복수 개로 제공될 수 있고, 상기 복수의 비트라인들은 상기 제2 방향(D2)으로 서로 이격될 수 있다.
반도체 패턴(SP)이 상기 비트라인(BL) 상에 배치될 수 있다. 상기 반도체 패턴(SP)은 복수 개로 제공될 수 있다. 상기 반도체 패턴들(SP)은 상기 제1 및 제2 방향들(D1, D2)로 서로 이격될 수 있다.
상기 반도체 패턴(SP)은 서로 대향하는 제1 수직부(V1), 제2 수직부(V2) 및 상기 제1 및 제2 수직부들(V1, V2)을 연결하는 수평부(H)를 포함할 수 있다. 상기 상기 수평부(H)는 상기 제1 및 제2 수직부들(V1, V2)의 하부에 인접하여 상기 제1 및 제2 수직부들(V1, V2)을 연결할 수 있다.
상기 비트라인(BL)의 상면은 요철 구조를 가질 수 있다. 상기 반도체 패턴(SP) 아래의 상기 비트라인(BL)의 상면은, 상기 비트라인(BL)의 최상면(BLa)보다 낮은 높이에 위치할 수 있다. 상기 비트라인(BL)의 상기 최상면(BLa)은 상기 비트라인(BL)의 상기 상면 중 가장 높은 높이에 위치한 상면일 수 있고, 상기 반도체 패턴(SP)과 수직적으로 중첩하지 않는 영역 상에 제공될 수 있다.
상기 반도체 패턴(SP)의 상기 수평부(H)의 하면(Hb)은 상기 비트라인(BL)의 상기 최상면(BLa)보다 낮은 높이에 위치할 수 있다. 일 예로, 상기 수평부(H)의 상기 하면(Hb)은, 상기 수평부(H)의 하면 중 가장 낮은 높이에 위치한 부분일 수 있으나, 이에 제한되는 것은 아니다. 상기 수평부(H)의 적어도 일부는 상기 비트라인(BL)의 상부에 매립될 수 있다.
상기 제1 및 제2 수직부들(V1, V2)의 하부들이 상기 비트라인(BL)의 상기 상부에 매립될 수 있다. 상기 제1 및 제2 수직부들(V1, V2)의 하면들(Vb)은 상기 수평부(H)의 상기 하면(Hb)과 실질적으로 공면을 이룰 수 있고, 상기 비트라인(BL)의 상기 최상면(BLa)보다 낮은 높이에 위치할 수 있다. 일 예로, 상기 제1 및 제2 수직부들(V1, V2)의 상기 하면들(Vb) 각각은, 제1 및 제2 수직부들(V1, V2)의 하면들(Vb) 각각 중 가장 낮은 높이에 위치한 부분일 수 있으나, 이에 제한되는 것은 아니다. 상기 제1 및 제2 수직부들(V1, V2)의 하부들의 외측면들이 상기 비트라인(BL)에 의해 둘러싸일 수 있다.
상기 반도체 패턴(SP)의 상기 수평부(H)는 공통 소스/드레인 영역을 포함할 수 있고, 상기 제1 및 제2 수직부들(V1, V2)의 상부들은 각각 제1 및 제2 소스/드레인 영역을 포함할 수 있다. 상기 제1 수직부(V1)는 상기 공통 소스/드레인 영역과 상기 제1 소스/드레인 영역 사이의 제1 채널 영역을 포함할 수 있고, 상기 제2 수직부(V2)는 상기 공통 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이의 제2 채널 영역을 포함할 수 있다. 상기 제1 및 제2 수직부들(V1, V2) 각각은 상기 비트라인(BL)에 전기적으로 연결될 수 있다. 즉, 본 발명에 따른 반도체 소자는 한 쌍의 수직 채널 트랜지스터들이 하나의 비트라인(BL)을 공유하는 구조를 가질 수 있다.
상기 반도체 패턴(SP)은 상기 산화물 반도체의 단일층 또는 다중층을 포함할 수 있다. 상기 반도체 패턴(SP)은 비정질, 결정질, 또는 다결정의 산화물 반도체를 포함할 수 있다. 일부 실시예들에서, 상기 반도체 패턴(SP)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 상기 반도체 패턴(SP)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 상기 반도체 패턴(SP)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다. 예를 들어, 상기 반도체 패턴(SP)은 다결정 또는 비정질일 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 상기 반도체 패턴(SP)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
워드라인(WL)이 상기 제1 수직부(V1) 및 상기 제2 수직부(V2)의 사이에 배치될 수 있다. 상기 워드라인(WL)은 복수 개로 제공될 수 있다. 상기 워드라인들(WL)은 상기 제2 방향(D2)으로 연장될 수 있고, 상기 제1 방향(D1)으로 서로 이격될 수 있다.
상기 워드라인들(WL) 각각은 제1 워드라인(WL1) 및 제2 워드라인(WL2)을 포함할 수 있고, 상기 제1 워드라인(WL1) 및 상기 제2 워드라인(WL2)은 상기 제1 방향(D1)으로 서로 대향할 수 있다. 상기 제1 워드라인(WL1)은 상기 제1 수직부(V1)의 내측면을 덮을 수 있고, 상기 제1 수직부(V1)의 상기 내측면은 상기 제2 수직부(V2)를 바라보는 상기 제1 수직부(V1)의 일 측면일 수 있다.
상기 제1 워드라인(WL1)은 상기 제1 수직부(V1)의 상기 제1 채널 영역에 인접할 수 있고, 상기 제1 채널 영역을 제어할 수 있다. 상기 제2 워드라인(WL2)은 상기 제2 수직부(V2)의 내측면(V2)을 덮을 수 있고, 상기 제2 수직부(V2)의 상기 내측면은 상기 제1 수직부(V1)를 바라보는 상기 제2 수직부(V2)의 일 측면일 수 있다. 상기 제2 워드라인(WL2)은 상기 제2 수직부(V2)의 상기 제2 채널 영역에 인접할 수 있고, 상기 제2 채널 영역을 제어할 수 있다.
상기 워드라인(WL)은 예를 들어, 도핑된 폴리실리콘, 금속(예를 들어, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co), 도전성 금속 질화물(예를 들어, TiN, TaN, WN, NbN, TiAlN, TiSiN, TaSiN, RuTiN), 도전성 금속 실리사이드 또는 도전성 금속 산화물(예를 들어, PtO, RuO2, IrO2, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 상기 워드라인(WL)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 일부 실시예들에서, 상기 워드라인(WL)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
게이트 절연 패턴(Gox)이 상기 반도체 패턴(SP)과 상기 워드라인(WL)의 사이에 개재될 수 있다. 상세하게는, 상기 게이트 절연 패턴(Gox)은 상기 제1 수직부(V1)의 상기 내측면과 상기 제1 워드라인(WL1)의 사이, 및 상기 제2 수직부(V2)의 상기 내측면과 상기 제2 워드라인(WL2)의 사이에 개재될 수 있다. 상기 게이트 절연 패턴(Gox)은 상기 수평부(H)와 상기 워드라인(WL2)의 사이로 더 연장될 수 있다. 상기 워드라인(WL)은 상기 게이트 절연 패턴(Gox)에 의해 상기 반도체 패턴(SP)으로부터 이격될 수 있다. 상기 게이트 절연 패턴(Gox)은 상기 반도체 패턴(SP)을 균일한 두께로 덮을 수 있다. 상기 게이트 절연 패턴(Gox)의 하면(Goxb)은 제1 및 제2 수직부들(V1, V2)의 하면들(Vb)과 실질적으로 동일한 높이에 위치할 수 있다. 일 예로, 상기 게이트 절연 패턴(Gox)의 상기 하면(Goxb)은, 상기 게이트 절연 패턴(Gox)의 하면 중 가장 낮은 높이에 위치한 부분일 수 있으나, 이에 제한되는 것은 아니다.
제2 절연 패턴(130)이 상기 워드라인(WL)의 제1 워드라인(WL2)과 제2 워드라인(WL2)의 사이에 배치될 수 있다. 상기 제2 절연 패턴(130)은 복수 개로 제공될 수 있다. 상기 제2 절연 패턴들(130)은 상기 비트라인(BL)을 가로질러 상기 제2 방향(D2)으로 연장될 수 있고, 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제1 및 제2 절연 패턴(120, 130)은 상기 제1 방향(D1)에 대해 교대로 배열될 수 있다. 상기 제2 절연 패턴(130)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전물질 중 적어도 하나를 포함할 수 있다.
보호 패턴(110)이 상기 워드라인(WL)과 상기 제2 절연 패턴(130)의 사이에 개재될 수 있다. 상기 보호 패턴(110)은 상기 워드라인(WL)의 내측면을 덮을 수 있다. 상기 보호 패턴(110)은, 일 예로, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
캐핑 패턴(220)이 상기 워드라인(WL)의 상면 상에 제공될 수 있다. 캐핑 패턴(220)은 상기 보호 패턴(110) 및 상기 제2 절연 패턴(130)의 상면들을 덮을 수 있다. 상기 캐핑 패턴(220)은 상기 제2 방향(D2)을 따라 연장될 수 있다. 상기 캐핑 패턴(220)은, 일 예로, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
랜딩 패드들(LP)이 상기 반도체 패턴(SP)의 상기 제1 및 제2 수직부들(V1, V2) 상에 각각 제공될 수 있다. 상기 랜딩 패드들(LP)은 상기 제1 및 제2 수직부들(V1, V2)과 직접 접촉할 수 있고, 전기적으로 연결될 수 있다.
제2 층간 절연막(240)이 상기 제1 및 제2 절연 패턴들(120, 130) 상에서 상기 랜딩 패드들(LP)의 사이를 채울 수 있다. 데이터 저장 패턴들(DSP)이 상기 랜딩 패드들(LP) 상에 각각 제공될 수 있다. 상기 데이터 저장 패턴들(DSP)은 상기 랜딩 패드들(LP)을 통해 상기 반도체 패턴(SP)의 상기 제1 및 제2 수직부들(V1, V2)에 각각 전기적으로 연결될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
기판: 100
BL: 비트라인
제1 절연패턴: 120
반도체 패턴: SP
제1 가스: G1
제2 가스: G2

Claims (10)

  1. 기판 상에 제1 방향으로 연장되는 비트라인을 형성하는 것;
    상기 비트 라인 상에 제2 방향으로 연장되는 제1 절연 패턴을 형성하는 것, 상기 제1 방향과 상기 제2 방향은 서로 교차하는 방향인 것;
    상기 제1 절연 패턴 및 상기 비트라인을 덮는 반도체막을 형성하는 것;
    상기 반도체 막 상에 열처리 공정을 수행하는 것;
    상기 반도체 막 상에 플라즈마 처리 공정을 수행하는 것; 및
    상기 반도체 막을 패터닝하여 반도체 패턴을 형성하는 것을 포함하되,
    상기 반도체 패턴은 상기 제1 방향으로 서로 대향하는 제1 수직부, 제2 수직부 및 상기 제1 수직부와 상기 제2 수직부를 연결하는 수평부를 포함하며,
    상기 열처리 공정은 제1 가스 분위기에서 진행되고,
    상기 플라즈마 처리 공정은 제2 가스를 플라즈마 가스로 사용하고,
    상기 제1 가스 및 상기 제2 가스의 각각은 일산화질소, 산소, 오존 및 이산화질소 중 어느 하나인 반도체 소자 제조 방법.
  2. 청구항 1에 있어서,
    상기 반도체 패턴은 산화물 반도체를 포함하는 반도체 소자 제조 방법.
  3. 청구항 1에 있어서,
    상기 반도체 패턴은 Zinc Oxide, Tin Oxide, Ga-In-Zn Oxide, In-Zn Oxide 및 In-Sn Oxide 중 어느 하나를 포함하는 반도체 소자 제조 방법.
  4. 청구항 1에 있어서,
    상기 열처리 공정은 200°C 내지 500°C의 온도에서 진행되는 반도체 소자 제조 방법.
  5. 청구항 1에 있어서,
    상기 플라즈마 처리 공정은 200°C 내지 500°C의 온도에서 진행되는 반도체 소자 제조 방법.
  6. 청구항 1에 있어서,
    상기 제1 가스와 상기 제2 가스는 서로 동일한 반도체 소자 제조 방법.
  7. 청구항 1에 있어서,
    상기 제1 수직부 및 상기 제2 수직부 사이에 워드 라인을 형성하는 것을 더 포함하며,
    상기 워드 라인은 서로 대향하는 제1 워드 라인 및 제2 워드 라인을 포함하며,
    상기 제1 워드 라인은 상기 제1 수직부의 내측면을 덮고,
    상기 제2 워드 라인은 상기 제2 수직부의 내측면을 덮으며,
    상기 제1 워드 라인 및 상기 제2 워드 라인은 상기 제2 방향으로 연장되는 반도체 소자 제조 방법.
  8. 청구항 7에 있어서,
    상기 워드 라인과 상기 반도체 패턴 사이에 개재되는 게이트 절연 패턴을 형성하는 것을 더 포함하며,
    상기 게이트 절연 패턴은 상기 제1 워드 라인과 상기 제1 수직부 사이 및 상기 제2 워드 라인과 상기 제2 수직부 사이에 개재되는 반도체 소자 제조 방법.
  9. 청구항 1에 있어서,
    상기 반도체 패턴 상에 랜딩 패드를 형성하는 것을 더 포함하며,
    상기 랜딩 패드는 상기 반도체 패턴과 전기적으로 연결되는 반도체 소자 제조 방법.
  10. 청구항 1에 있어서,
    상기 플라즈마 처리 공정은 상기 열처리 공정 후에 진행되는 반도체 소자 제조 방법.

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KR1020240042209A KR20240049225A (ko) 2024-03-28 2024-03-28 반도체 소자의 제조 방법

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