CN112335047A - 凹入存取装置阵列以及个别地包括电容器和晶体管的存储器单元阵列 - Google Patents

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Abstract

一种凹入存取装置阵列包括岛，所述岛包括被绝缘材料环绕的半导电材料。所述绝缘材料具有邻近于个别所述岛的底部。晶体管栅极线的行个别地与所述半导电材料内的多个所述岛交叉，且在所述绝缘材料内在所述个别岛之间交叉。个别所述栅极线操作性地邻近于所述个别岛内的个别所述晶体管的沟道区，且互连所述行中的所述晶体管。所述个别晶体管包括在所述个别岛中的所述个别栅极线的相对侧上的一对源极/漏极区。在所述绝缘材料的个别所述底部附近的所述个别岛的下部部分具有比所述个别岛的最上部分小的水平区域。公开了额外实施例。

Description

凹入存取装置阵列以及个别地包括电容器和晶体管的存储器 单元阵列
技术领域
本文中所公开的实施例涉及凹入存取装置阵列，且涉及个别地包括电容器和晶体管的存储器单元阵列。
背景技术
存储器是一种集成电路且在计算机系统中用于存储数据。存储器可制造于个别存储器单元的一或多个阵列中。可使用数字线(其也可称作位线、数据线或感测线)和存取线(其也可称作字线)对存储器单元进行写入或从存储器单元进行读取。数字线可使存储器单元沿着阵列的列以导电方式互连，并且存取线可使存储器单元沿着阵列的行以导电方式互连。可通过数字线和存取线的组合对每个存储器单元进行唯一地寻址。
存储器单元可以是易失性的、半易失性的或非易失性的。非易失性存储器单元可在不通电的情况下将数据存储很长一段时间。通常将非易失性存储器指定为具有至少约10年保持时间的存储器。易失性存储器会耗散，且因此被刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更短的保持时间。无论如何，存储器单元被配置成在至少两个不同的可选状态下保持或存储存储内容。在二进制系统中，状态被视为“0”或“1”。在其它系统中，至少一些个别存储器单元可被配置成存储多于两个层级或状态的信息。
电容器是可用于存储器单元中的一种类型的电子组件。电容器具有由电绝缘材料分离的两个电导体。能量作为电场可以静电方式存储在此类材料内。取决于绝缘体材料的组成，所述存储的场将是易失性的或非易失性的。举例来说，仅包含SiO2的电容器绝缘体材料将是易失性的。一种类型的非易失性电容器是铁电电容器，所述铁电电容器具有铁电材料作为绝缘材料的至少一部分。铁电材料的特征在于具有两个稳定极化状态且由此可包括电容器和/或存储器单元的可编程材料。铁电材料的极化状态可通过施加合适的编程电压来改变，且在移除编程电压之后保持(至少持续一定时间)。每一极化状态具有彼此不同的电荷储存电容，所述电荷储存电容理想地可用于写入(即，存储)和读取存储器状态，而不逆转极化状态，直到期望进行此逆转为止。不太期望的是，在具有铁电电容器的某一存储器中，读取存储器状态的动作可能逆转极化。因此，在确定极化状态后，进行对存储器单元的重写以紧接在其确定之后将存储器单元置于预读取状态中。无论如何，由于形成电容器的部分的铁电材料的双稳态特性，并入有铁电电容器的存储器单元理想地是非易失性的。其它可编程材料可用作电容器绝缘体以使电容器为非易失性的。
场效应晶体管是可用于存储器单元中的另一类型的电子组件。这些晶体管包括一对导电源极/漏极区，所述一对导电源极/漏极区在其间具有半导电沟道区。导电栅极邻近于沟道区且通过薄的栅极绝缘体与沟道区分离。向栅极施加合适的电压允许电流经由沟道区从源极/漏极区中的一个区流动到另一个区。当从栅极移除电压时，大大地防止了电流流动穿过沟道区。场效应晶体管还可包含额外结构，例如，作为栅极绝缘体与导电栅极之间的栅极构造的部分的可以可逆方式编程的电荷储存区。无论如何，栅极绝缘体都可以是可编程的，例如是铁电的。
凹入存取装置是具有掩埋在形成于半导电材料中的沟槽内的栅极构造的一种类型的场效应晶体管。栅极构造包含栅极绝缘体，其从栅极绝缘体横向向内为沟槽和沟槽内的导电栅极材料加衬。源极/漏极区形成于半导电材料的最外区中在沟槽的相对侧中的每一个上。当两个源极/漏极区处于不同电压且合适的电压施加到导电栅极材料时，电流(Ion)通常沿着沟槽侧壁且通常在沟槽的基底周围流经源极/漏极区之间的半导电材料(即，在两个源极/漏极区之间形成电流借以通过的导电沟道区)。凹入存取装置可设置于包括存储器电路的阵列中以及不必包括存储器电路的阵列中。
无论如何，存储器和其它电路的制造的持续目标是，制造越来越小且间隔越来越紧密的组件。当然，这会减小那些组件的零件的尺寸。此外，随着组件更接近地放置在一起，可能发生紧邻组件之间的非所要寄生电容和/或串扰。
虽然本发明的动机是克服上文指出的一些问题，但本发明绝不限于此，也不限于存储器电路的制造。
附图说明
图1是根据本发明的实施例的集成电路构造的一部分的图解透视图。
图2是穿过图1中的线2-2截取的视图。
图3是穿过图1中的线3-3截取的视图。
图4是穿过图3和5中的线4-4截取的放大视图。
图5是穿过图1中的线5-5截取的视图。
图5A是穿过图1中的线5-5截取的视图，其相比于图5中展示的特征突出和淡化了某些特征。
图6是穿过图1中的线6-6截取的视图。
图7是根据本发明的实施例的集成电路构造的一部分的图解透视图。
图8是图7的一部分的图解俯视图。
图9是根据本发明的实施例的集成电路构造的一部分的图解透视图。
图10是图9的图解俯视图。
图11是在形成如图1中所展示的构造的实例方法中图1的构造的前体构造的视图。
图12是在图11所展示的步骤之后的处理步骤处图11构造的视图。
图13是在图12所展示的步骤之后的处理步骤处图12构造的视图。
图14是在图13所展示的步骤之后的处理步骤处图13构造的视图。
图15是穿过图14中的线15-15截取的视图。
图16是穿过图14中的线16-16截取的视图。
图17是在图14所展示的步骤之后的处理步骤处图14构造的视图。
图18是图17构造的一部分的放大截面视图。
图19是在图18所展示的步骤之后的处理步骤处图18构造的视图。
图20是在图19所展示的步骤之后的处理步骤处图19构造的视图。
图21是在图17所展示的步骤之后的处理步骤处图17构造的视图。
图22是在图21所展示的步骤之后的处理步骤处图21构造的视图。
图23是在图22所展示的步骤之后的处理步骤处图22构造的视图。
图24是在图23所展示的步骤之后的处理步骤处图23构造的视图。
图25是在图24所展示的步骤之后的处理步骤处图24构造的视图。
具体实施方式
本发明的实施例涵盖举例来说如可在任何现有或将来开发的存储器或其它电路中的凹入存取装置阵列。本发明的实施例还涵盖如可在任何现有或将来开发的存储器电路中的存储器单元阵列。在图1-6中展示且参考图1-6描述第一实例实施例。此第一实例实施例包含衬底结构或构造8，其包括相对于基底衬底11(图1、2和4)设置的存储器单元90的阵列10(图1和4)。存储器单元90个别地包括存储元件85(例如，电容器)(图1和4)和晶体管25(图3和5)。存储器单元90可为DRAM存储器单元，其在实例实施例中为1T-1C。或者，存储器单元可个别地为2T-1C、2T-1C、3T-1C等DRAM或其它存储器单元，且不论是现有还是将来开发的。基底衬底11可包括导电/导体/传导(即，本文中，电学上)、半导电/半导体/半传导，以及绝缘/绝缘体/隔绝(即，本文中，电学上)材料中的任何一或多种。各种材料竖向地位于基底衬底11上方。材料可在图1-6所描绘的材料旁边、从图1-6所描绘的材料竖向向内，或从图1-6所描绘的材料竖向向外。举例来说，集成电路的其它部分或完全制造的组件可设置在基底衬底11上方某处、围绕基底衬底11设置或设置在基底衬底11内。还可设置用于操作存储器阵列内的组件的控制和/或其它外围电路，且所述控制和/或其它外围电路可或可不完全或部分地在存储器阵列或子阵列内。此外，也可相对彼此独立地、串联地或以其它方式制造和操作多个子阵列。如此文件中所使用，“子阵列”也可被视为阵列。
基底衬底11包括半导电材料12(例如，恰当地且不同地掺杂的单晶和/或多晶硅、Ge、SiGe、GaAs和/或其它现有或将来开发的半导电材料)、沟槽隔离区14(即，包括绝缘材料15；例如实例氮化硅和/或二氧化硅)，以及包括合适地且不同地掺杂的半导电材料12的有源区域区16。为了如下文所描述的实例操作组件的清晰起见，未在图1中展示绝缘材料15。有源区域区是岛16，其包括半导电材料12且个别地被绝缘材料15环绕。图5A与图5相同，其中在图5A中为了强调而用较宽黑线展示岛16，且其中为了清晰起见除去了几乎所有其它标号。实例岛16展示为在水平横截面中个别地为倾斜平行四边形，但可使用任何现有或将来开发的替代形状。绝缘材料15可被视为具有邻近于个别岛16的底部20(图2和4)(例如，在竖直横截面中相对于个别岛16的两个底部20[图4]，或在水平横截面中包围个别岛16的一个底部20[图2，其中在图2中为了清晰起见仅一个此底部20如此用四个标号20表示])。实例构造8展示为包括在基底材料13(例如，单晶硅)顶上的绝缘材料51(例如，二氧化硅和/或氮化硅)。
阵列10包括字线22的行21和数字线24的列23。本文中使用“行”和“列”是为了方便地区分一系列的线与另一系列的线。相应地，“行”和“列”希望与任何系列的线是同义的，而与功能无关。无论如何，行可相对于彼此为直的和/或弯曲和/或平行和/或不平行，列可同样如此。此外，行和列可相对于彼此以90°或以一或多个其它角度相交。在所描绘的实例中，行线和列线中的每一个展示为个别地为直的，且相对于彼此成90°角。字线和数字线可包括任何合适的金属材料和/或导电掺杂半导电材料。
个别行21包括与半导电材料12内的多个岛16交叉的个别字线22。绝缘材料41(图4和5，例如二氧化硅和/或氮化硅)在字线22的顶上。个别字线22操作性地邻近于个别岛16内的个别晶体管25的沟道区30(图3和4)，且使所述行21中的晶体管25互连。栅极绝缘体32(例如，二氧化硅和/或氮化硅)在字线22和沟道区30之间。个别晶体管25中的半导电材料12包括个别岛16中的个别字线22的相对侧上的一对源极/漏极区34、36。源极/漏极区34、36中的每一个的至少一部分中具有电导率增加掺杂剂，其具有相应源极/漏极区34、36内的此电导率增加掺杂剂的最大浓度，例如以使此部分导电(例如，具有至少1019个原子/立方厘米的最大掺杂剂浓度)。因此，每一源极/漏极区34、36的全部或仅一部分可具有电导率增加掺杂剂的此最大浓度。源极/漏极区34和/或36可包含其它掺杂区(未示出)，例如，卤素区、LDD区等。
在一个实施例中，源极/漏极区34、36对是单晶的，且在一个实施例中沟道区30是单晶的。在一个实施例中，所述对的源极/漏极区中的一个(例如，36)全部沿着个别岛16中的个别字线22的相对侧中的一侧(图4)。在一个实施例中，沟道区30全部沿着个别岛16中的个别字线22的相对侧中的一侧(在一个此类实施例中，全部沿着所述相对侧的另一侧)。
在一个实施例中，半导电材料12互连绝缘材料15的底部20下方的岛16。在一个此类实施例中，半导电材料12包括互连绝缘材料15的底部20下方的岛16的多晶区40，且在一个此类实施例中多晶半导电材料40是经导电掺杂的。此区/材料40可在操作期间保持在任何合适的电位，以阻止半导电材料12中的沟道区30的电压浮动以及半导电材料12中在材料/区40上方的沟道区30下方的电压浮动。
个别列23包括字线22上方的个别数字线24。数字线24电耦合(例如，经由导电通孔37直接)到个别晶体管25的源极/漏极区中的一个(例如，34)，且互连所述列23中的晶体管25。
阵列10内的个别存储器单元90的个别电容器85(图1和4)个别地包括电耦合(例如，经由导电通孔39直接)到个别晶体管25的另一源极/漏极区(例如，36)的下部电极44、上部电极46，以及在下部电极44和上部电极46之间的电容器绝缘体48(图1和4中示意性地展示44、46和48)。绝缘材料43(图4和6；例如二氧化硅和/或氮化硅)在组件37、39和24周围。
在一个实施例中，在绝缘材料15的个别底部20附近的个别岛16的下部部分50(例如，在图2的2-2切割的区段内的所述部分50)具有比个别岛16的最上部分52(例如，在图5和5A的5-5切割的区段内的所述部分52)小的水平区域。图5A和2中分别展示虚线轮廓50和52，以便于比较部分50和52的水平区域。最上部分52中的水平区域的此实例增加可增加针对到源极/漏极区36的导电通孔39的接触面积，且借此减小其间的接触电阻。在一个实施例中，个别字线22具有岛16内的最大竖直厚度T1(图1)，其大于岛16之间的绝缘材料15内的最大竖直厚度T2(图1)。相比于T1减小的此厚度T2可减少横向邻近的操作组件之间的噪声、串扰和/或寄生电容。在一个实施例中且如所展示，阵列10包括部分50和52的所述水平区域关系以及T1和T2的最大竖直厚度关系两者。
包括个别地包括电容器85和晶体管25的存储器单元90a的阵列10a的替代实例实施例构造8a在图7和8中展示。已经在适当时使用来自上文描述的实施例的类似标号，其中一些构造差异用后缀“a”指示。借助于实例，此展示相比于首先描述的实施例不同且可能稍微更致密的布局，且该布局包括岛16a的稍微不同形状的水平轮廓。可使用如本文中相对于其它实施例所展示和/或描述的任何其它属性或方面。
上文相对于图1-8描述的实施例个别地展示另外两个实例，其中每岛16/16a设置一个且仅一个存储器单元90/90a，且与此存储器单元是否包括仅一个晶体管和仅一个电容器无关。阵列10b的替代实例实施例构造8b在图9和10中展示，且包括每岛16b两个且仅两个存储器单元90b。已经在适当时使用来自上文所描述实施例的类似标号，其中一些构造差异用后缀“b”指示。岛16b个别地包括两个晶体管25，且在一个实施例中所述两个晶体管共享一个源极/漏极区(例如，34)。可使用如本文中相对于其它实施例所展示和/或描述的任何其它属性或方面。
本发明的一实施例包括凹入存取装置(例如，25)的阵列(例如，10、10a、10b)，而与是否为现有或将来开发的存储器或其它电路的一部分无关。此阵列包括岛(例如，16、16a、16b)，所述岛包括被绝缘材料(例如，15)环绕的半导电材料(例如，12)。绝缘材料具有邻近于个别岛的底部(例如，20)。晶体管栅极线(例如，22)的行(例如，21)个别地与半导电材料内的多个岛交叉，且在绝缘材料内在个别岛之间交叉。个别栅极线操作性地邻近于个别岛内的个别晶体管的沟道区(例如，30)，且互连所述行中的晶体管。个别晶体管包括在个别岛中的个别栅极线的相对侧上的一对源极/漏极区(例如，34、36)。在绝缘材料的个别底部附近的个别岛的下部部分(例如，50)具有比个别岛的最上部分(例如，52)小的水平区域。可使用如本文中相对于其它实施例所展示和/或描述的任何其它属性或方面。
本发明的一实施例包括凹入存取装置(例如，25)的阵列(例如，10、10a、10b)，而与是否包括现有或将来开发的存储器或其它电路的一部分无关。此阵列包括岛(例如，16、16a、16b)，所述岛包括被绝缘材料(例如，15，且不管在一些实施例中此绝缘材料是否具有邻近于个别岛的底部)环绕的半导电材料(例如，12)。晶体管栅极线(例如，22)的行(例如，21)个别地与半导电材料内的多个岛交叉，且在绝缘材料内在个别岛之间交叉。个别栅极线操作性地邻近于个别岛内的个别晶体管的沟道区(例如，30)，且互连所述行中的晶体管。个别晶体管包括在个别岛中的个别栅极线的相对侧上的一对源极/漏极区(例如，34、36)。个别栅极线具有岛内的最大竖直厚度(例如，T1)，其大于岛之间的绝缘材料内的最大竖直厚度(例如，T2)。可使用如本文中相对于其它实施例所展示和/或描述的任何其它属性或方面。
可使用任何现有和/或将来开发的技术制造上文所描述的实施例的结构。接下来主要参考图11-25相对于前体构造8描述相对于图1-6的结构这样做的一个实例方法。已经如上文所描述和/或图1-6中所展示针对前体构造和材料使用类似标号。
参看图11，掩蔽层47(例如，50纳米厚度的Si3N4)已形成于半导体衬底材料12(例如，p型硅)的一个主表面7上方，且已例如使用光刻在具有或不具有间距倍增的情况下形成(例如，以40纳米间距)线和空间图案。接着已经进行半导体材料12的各向异性蚀刻以在半导体材料12中形成所描绘的沟槽(例如，具有250纳米深度)。此些实例沟槽在其相应基底/底部处比其顶部处(在半导体材料12的所述一个主表面附近)窄。同样，被沟槽环绕的半导体材料12在沟槽的基底/底部附近比其顶部处(在材料12的所述一个主表面附近)更宽更深。
参看图12，沟槽已经填充有绝缘体材料15，随后移除掩蔽层47(未图示)，借此展示有源区域岛16的有效形成。
参看图13，半导电材料40(例如，掺杂磷的多晶硅)已如图12中所展示沉积在衬底构造8的顶上，随后沉积绝缘体材料51(例如，SiO2)。此衬底构造8接着已经翻转/反转且使用与本公开没有特别密切关系的任何现有或将来开发的技术结合到另一衬底13(材料40、51和13，借此有效地变成上文提及的基底衬底11)。
参看图14-16，已从构造8的相对主表面9移除材料，例如以提供具有250纳米厚度的构造8，因此暴露绝缘体材料15。因此，如所展示得到上文提及的部分50和52的形状和水平区域关系。可进行离子植入或扩散掺杂以例如将构造8的表面部分从p型转换为n型，例如以形成正形成的存储器单元晶体管的LDD区。
参看图17，已使用适当掩蔽材料59进行各向异性蚀刻以形成所描绘的实例字线沟槽。可选择常规蚀刻条件，其以比绝缘体材料15(例如，二氧化硅)的速率高的速率蚀刻半导体材料12(例如，硅)，借此，举例来说，半导体材料12被移除到约200纳米的深度，且绝缘体材料15被移除到约150纳米的深度。随后可执行退火以形成栅极绝缘体32。在此退火之前，可如图18所示进行成角度植入以形成源极/漏极区36，随后是如图19所示的替代的成角度植入以形成沟道区30。
参看图20，字线22的导电材料已沉积以填充沟槽，且随后蚀刻回去，如所展示。接着可实行成角度植入以形成源极/漏极区34。
参看图21，已移除掩蔽材料59(未图示)。
参看图22，已用绝缘材料41覆盖字线22，然后往回使其平坦化，如所展示。夹层绝缘材料61已被沉积且经受线和空间图案化以形成位接触沟槽65。
参看图23，已经沉积导电材料37和24，然后在上方沉积绝缘体材料67。
参看图24，已进行线和空间图案化，借此已经有效地形成数字线24和导电通孔37。
图25展示实例后续处理，其中用绝缘材料43填充邻近数字线24之间的空间。形成穿过其中的开口，且用导电材料39填充开口，所述导电材料往回平坦化以形成导电通孔39，所述导电通孔是随后形成的电容器85的一部分或与所述随后形成的电容器连接。
在本文中，除非另外指明，否则“竖向”、“更高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“在…下方”、“在…之下”、“向上”和“向下”大体上参照竖直方向。“水平”指代大体沿着主衬底表面的方向(即，10度内)，且可在制造期间相对于其处理衬底，且竖直是与其大体正交的方向。提及“恰好水平”是沿着主衬底表面的方向(即，相对于主衬底表面无角度)，且可在制造期间相对于其处理衬底。此外，如本文中所使用的“竖直”和“水平”是相对于彼此大体上垂直的方向，且与三维空间中衬底的定向无关。另外，“竖向延伸”和“竖向地延伸”是指从恰好水平偏离至少45°的方向。此外，相对于场效应晶体管“竖向地延伸”、“竖向延伸”、水平地延伸、水平延伸是参考电流在操作中在源极/漏极区之间流动所沿的晶体管的沟道长度的定向。对于双极结晶体管，“竖向地延伸”、“竖向延伸的”、“水平地延伸”和“水平延伸”是参考电流在操作中在射极和集极之间流动所沿的基极长度的定向。
此外，“正上方”和“正下方”要求两个所陈述区/材料/组件相对于彼此存在至少一些橫向重叠(即，水平地)。并且，使用前面没有“正”的“上方”仅要求在另一所陈述区/材料/组件上方的所陈述区/材料/组件的某一部分从另一所陈述区/材料/组件竖向向外(即，与两个所陈述区/材料/组件是否存在任何橫向重叠无关)。类似地，使用前面没有“正”的“下方”仅要求在另一所陈述区/材料/组件下方的所陈述区/材料/组件的某一部分从另一所陈述区/材料/组件竖向向内(即，与两个所陈述区/材料/组件是否存在任何橫向重叠无关)。
本文中所描述的材料、区和结构中的任一个可以是均质的或非均质的，且无论如何在其上覆的任何材料上方可以是连续的或不连续的。当针对任何材料提供一或多种实例组合物时，所述材料可包括此一或多种组合物、主要由此一或多种组合物组成或由此一或多种组合物组成。另外，除非另行说明，否则可使用任何合适的或尚待开发的技术来形成每种材料，所述技术的实例为原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂和离子植入。
另外，单独使用的“厚度”(前面无方向性形容词)被定义为从具有不同组成的紧邻材料或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区可具有大体上恒定的厚度或具有可变的厚度。如果具有可变厚度，则除非另有指示，否则厚度是指平均厚度，且此类材料或区域将因厚度可变而具有某一最小厚度和某一最大厚度。如本文中所使用，“不同组成”仅要求两个所论述材料或区的可直接抵靠彼此的那些部分在化学上和/或在物理上不同，例如在此些材料或区并非均质的情况下。如果两个所陈述材料或区彼此并未直接抵靠，那么在此些材料或区并非均质的情况下，“不同组成”仅要求两个所陈述材料或区的彼此最接近的那些部分在化学上和/或在物理上不同。在本文中，当材料、区或结构相对于彼此存在至少一些物理接触时，所陈述材料、区或结构彼此“直接抵靠”。相比而言，前面没有“直接”的“上方”“之上”、“接近”、“沿着”和“抵靠”涵盖“直接抵靠”以及如下构造：中间材料、区或结构不导致所陈述材料、区或结构相对于彼此的物理接触。
本文中，如果在正常操作中，电流能够从一个区-材料-组件连续流动到另一区-材料-组件，且在充足地产生亚原子正和/或负电荷时主要通过所述亚原子正和/或负电荷的移动来进行所述流动，则所述区-材料-组件相对于彼此“电耦合”。另一电子组件可在所述区-材料-组件之间且电耦合到所述区-材料-组件。相比而言，当区-材料-组件被称作“直接电耦合”时，没有中间电子组件(例如，没有二极管、晶体管、电阻器、变换器、开关、熔丝等)在所述直接电耦合的区-材料-组件之间。
另外，“金属材料”是元素金属、两种或两种以上元素金属的混合物或合金以及任何导电金属化合物中的任一个或组合。
总结
在一些实施例中，凹入存取装置阵列包括岛，所述岛包括被绝缘材料环绕的半导电材料。绝缘材料具有邻近于个别岛的底部。晶体管栅极线的行个别地与半导电材料内的多个岛交叉，且在绝缘材料内在个别岛之间交叉。个别栅极线操作性地邻近于个别岛内的个别晶体管的沟道区，且互连所述行中的晶体管。个别晶体管包括在个别岛中的个别栅极线的相对侧上的一对源极/漏极区。在绝缘材料的个别底部附近的个别岛的下部部分具有比个别岛的最上部分小的水平区域。
在一些实施例中，凹入存取装置阵列包括岛，所述岛包括被绝缘材料环绕的半导电材料。晶体管栅极线的行个别地与半导电材料内的多个岛交叉，且在绝缘材料内在个别岛之间交叉。个别栅极线操作性地邻近于个别岛内的个别晶体管的沟道区，且互连所述行中的晶体管。个别晶体管包括在个别岛中的个别栅极线的相对侧上的一对源极/漏极区。个别晶体管栅极线具有岛内的最大竖直厚度，其大于岛之间的绝缘材料内的最大竖直厚度。
在一些实施例中，存储器单元阵列个别地包括电容器和晶体管。所述阵列包括字线的行和数字线的列。所述阵列包括岛，所述岛包括被绝缘材料环绕的半导电材料。绝缘材料具有邻近于个别岛的底部。个别行包括字线，所述字线与半导电材料内的多个岛交叉且在绝缘材料内在个别岛之间交叉。个别字线操作性地邻近于个别岛内的个别晶体管的沟道区，且互连所述行中的晶体管。个别列包括字线上方的数字线。数字线电耦合到个别晶体管的一个源极/漏极区，且互连所述列中的晶体管。个别存储器单元的电容器个别地包括电耦合到个别晶体管的另一源极/漏极区的下部电极、上部电极，以及在下部电极和上部电极之间的电容器绝缘体。所述阵列包括(a)和(b)中的至少一个，其中：(a)：在绝缘材料的个别底部附近的个别岛的下部部分具有比个别岛的最上部分小的水平区域，以及(b)：个别字线具有岛内的最大竖直厚度，该最大竖直厚度大于岛之间的绝缘材料内的最大竖直厚度。

Claims (27)

1.一种凹入存取装置阵列，其包括：
岛，其包括被绝缘材料环绕的半导电材料，所述绝缘材料具有邻近于个别所述岛的底部；
晶体管栅极线的行，其个别地与所述半导电材料内的多个所述岛交叉，且在所述绝缘材料内在所述个别岛之间交叉，个别所述栅极线操作性地邻近于所述个别岛内的个别所述晶体管的沟道区，且互连所述行中的所述晶体管，所述个别晶体管包括在所述个别岛中的所述个别栅极线的相对侧上的一对源极/漏极区；以及
在所述绝缘材料的个别所述底部附近的所述个别岛的下部部分，其具有比所述个别岛的最上部分小的水平区域。
2.根据权利要求1所述的阵列，其中所述个别晶体管栅极线具有所述岛内的最大竖直厚度，所述最大竖直厚度大于所述岛之间的所述绝缘材料内的最大竖直厚度。
3.根据权利要求1所述的阵列，其中所述对源极/漏极区和所述沟道区为单晶的。
4.根据权利要求1所述的阵列，其中所述半导电材料在所述绝缘材料的所述底部下方互连所述岛。
5.根据权利要求4所述的阵列，其中在所述绝缘材料的所述底部下方互连所述岛的所述半导电材料为多晶的。
6.根据权利要求5所述的阵列，其中在所述绝缘材料的所述底部下方互连所述岛的所述多晶半导电材料是经导电掺杂的。
7.根据权利要求1所述的阵列，其中，
所述对源极/漏极区和所述沟道区为单晶的；且
所述半导电材料在所述绝缘材料的所述底部下方互连所述岛，在所述绝缘材料的所述底部下方互连所述岛的所述半导电材料为多晶的。
8.根据权利要求7所述的阵列，其中在所述绝缘材料的所述底部下方互连所述岛的所述多晶半导电材料是经导电掺杂的。
9.根据权利要求1所述的阵列，其中所述对的所述源极/漏极区中的一个全部沿着所述个别岛中的所述个别栅极线的所述相对侧中的一侧。
10.根据权利要求1所述的阵列，其中所述沟道区全部沿着所述个别岛中的所述个别栅极线的所述相对侧中的一侧。
11.根据权利要求1所述的阵列，其中，
所述对的所述源极/漏极区中的一个全部沿着所述个别岛中的所述个别栅极线的所述相对侧中的一侧；且
所述沟道区全部沿着所述个别岛中的所述个别栅极线的所述相对侧中的另一侧。
12.一种凹入存取装置阵列，其包括：
岛，其包括被绝缘材料环绕的半导电材料；
晶体管栅极线的行，其个别地与所述半导电材料内的多个所述岛交叉，且在所述绝缘材料内在个别所述岛之间交叉，个别所述栅极线操作性地邻近于所述个别岛内的个别所述晶体管的沟道区，且互连所述行中的所述晶体管，所述个别晶体管包括在所述个别岛中的所述个别栅极线的相对侧上的一对源极/漏极区；以及
所述个别晶体管栅极线，其具有所述岛内的最大竖直厚度，所述最大竖直厚度大于所述岛之间的所述绝缘材料内的最大竖直厚度。
13.根据权利要求12所述的阵列，其中所述绝缘材料具有邻近于个别所述岛的底部，所述半导电材料在所述绝缘材料的所述底部下方互连所述岛。
14.根据权利要求12所述的阵列，其中所述对的所述源极/漏极区中的一个全部沿着所述个别岛中的所述个别栅极线的所述相对侧中的一侧。
15.根据权利要求12所述的阵列，其中所述沟道区全部沿着所述个别岛中的所述个别栅极线的所述相对侧中的一侧。
16.一种存储器单元阵列，其个别地包括电容器和晶体管，所述阵列包括字线的行和数字线的列，所述存储器单元阵列包括：
岛，其包括被绝缘材料环绕的半导电材料，所述绝缘材料具有邻近于个别所述岛的底部；
个别所述行，其包括字线，所述字线与所述半导电材料内的多个所述岛交叉且在所述绝缘材料内在所述个别岛之间交叉，个别所述字线操作性地邻近于所述个别岛内的个别所述晶体管的沟道区且互连所述行中的晶体管；
个别所述列，其包括在所述字线上方的数字线，所述数字线电耦合到所述个别晶体管的一个源极/漏极区且互连所述列中的所述晶体管；
所述个别存储器单元的电容器，其个别地包括电耦合到所述个别晶体管的另一源极/漏极区的下部电极、上部电极，以及在所述下部电极和上部电极之间的电容器绝缘体；以及
(a)和(b)中的至少一个，其中：
(a)：在所述绝缘材料的个别所述底部附近的所述个别岛的下部部分具有比所述个别岛的最上部分小的水平区域；以及
(b)：所述个别字线具有所述岛内的最大竖直厚度，所述最大竖直厚度大于所述岛之间的所述绝缘材料内的最大竖直厚度。
17.根据权利要求16所述的阵列，其包括每岛一个且仅一个存储器单元。
18.根据权利要求16所述的阵列，其包括每岛两个且仅两个存储器单元。
19.根据权利要求18所述的阵列，其中所述个别岛中的所述两个存储器单元共享所述一个源极/漏极区。
20.根据权利要求16所述的阵列，其包括(a)。
21.根据权利要求16所述的阵列，其包括(b)。
22.根据权利要求16所述的阵列，其包括(a)和(b)。
23.根据权利要求16所述的阵列，其中所述存储器单元是DRAM单元。
24.根据权利要求23所述的阵列，其中所述DRAM单元为1T-1C。
25.一种存储器装置，其包括：
半导电衬底；
半导电有源区，其被隔离材料环绕以包含上部部分、下部部分以及合并所述上部部分和所述下部部分的侧表面，所述侧表面从所述上部部分向所述下部部分渐细使得所述上部部分具有比所述下部部分大的水平区域；
结合材料，其在所述下部部分和所述半导电衬底之间以将所述有源区结合在所述半导电衬底上方；
沟槽，其与所述上部部分交叉以将所述上部部分划分为第一和第二部分；
字线，其在所述沟槽内；
数字线，其在所述沟槽上方通过，且与所述第一部分电耦合；以及
存储元件，其与所述第二部分电耦合。
26.根据权利要求25所述的存储器装置，其进一步包括在所述下部部分和所述结合材料之间的与所述下部部分电耦合的导电材料。
27.根据权利要求26所述的存储器装置，其中所述半导电有源区包括单晶半导电材料，且所述导电材料包括多晶半导电材料。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10910379B2 (en) 2019-03-15 2021-02-02 Micron Technology, Inc. Integrated assemblies comprising memory cells and shielding material between the memory cells, and methods of forming integrated assemblies
KR20220033850A (ko) 2020-09-10 2022-03-17 삼성전자주식회사 집적회로 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101506966A (zh) * 2006-08-21 2009-08-12 美光科技公司 具有凹陷式栅极的动态随机存取存储器晶体管及其制作方法
CN102160158A (zh) * 2008-09-15 2011-08-17 美光科技公司 具有无源栅极的晶体管及其制造方法
US20110220994A1 (en) * 2010-03-10 2011-09-15 Micron Technology, Inc. Method of Forming a DRAM Array of Devices with Vertically Integrated Recessed Access Device and Digitline
WO2018132257A1 (en) * 2017-01-12 2018-07-19 Micron Technology, Inc. A memory cell, an array of memory cells individually comprising a capacitor and a transistor with the array comprising rows of access lines and columns of digit lines, a 2t-1c memory cell, and methods of forming an array of capacitors and access transistors there-above

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6844591B1 (en) 2003-09-17 2005-01-18 Micron Technology, Inc. Method of forming DRAM access transistors
US7355230B2 (en) 2004-11-30 2008-04-08 Infineon Technologies Ag Transistor array for semiconductor memory devices and method for fabricating a vertical channel transistor array
US7384849B2 (en) 2005-03-25 2008-06-10 Micron Technology, Inc. Methods of forming recessed access devices associated with semiconductor constructions
US7947543B2 (en) * 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US9263455B2 (en) * 2013-07-23 2016-02-16 Micron Technology, Inc. Methods of forming an array of conductive lines and methods of forming an array of recessed access gate lines
KR102232766B1 (ko) * 2015-01-05 2021-03-26 삼성전자주식회사 반도체 소자 및 이의 제조방법
US10103053B1 (en) 2017-07-14 2018-10-16 Micron Technology, Inc. Methods of forming integrated circuitry

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101506966A (zh) * 2006-08-21 2009-08-12 美光科技公司 具有凹陷式栅极的动态随机存取存储器晶体管及其制作方法
CN102160158A (zh) * 2008-09-15 2011-08-17 美光科技公司 具有无源栅极的晶体管及其制造方法
US20110220994A1 (en) * 2010-03-10 2011-09-15 Micron Technology, Inc. Method of Forming a DRAM Array of Devices with Vertically Integrated Recessed Access Device and Digitline
WO2018132257A1 (en) * 2017-01-12 2018-07-19 Micron Technology, Inc. A memory cell, an array of memory cells individually comprising a capacitor and a transistor with the array comprising rows of access lines and columns of digit lines, a 2t-1c memory cell, and methods of forming an array of capacitors and access transistors there-above

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