CN112106197A - 集成电路系统构造、dram构造以及用于形成集成电路系统构造的方法 - Google Patents

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CN112106197A CN201980028837.8A CN201980028837A CN112106197A CN 112106197 A CN112106197 A CN 112106197A CN 201980028837 A CN201980028837 A CN 201980028837A CN 112106197 A CN112106197 A CN 112106197A
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Abstract

一种集成电路系统构造包括：包括集成电路系统的导电节点的衬底。导线结构在所述导电节点上方。竖向延伸的导电通路沿所述导线结构纵向间隔。所述导电通路将所述导线结构个别地直接电耦合到所述导电节点中的个别者。所述导线结构包括导电材料，其直接电耦合到所述导电通路并在纵向紧邻的所述导电通路之间延伸。上绝缘材料在所述纵向紧邻的导电通路之间的所述导电材料正下方。掺杂或未掺杂半导体材料在所述纵向紧邻的导电通路之间的所述上绝缘材料正下方。下绝缘材料在所述纵向紧邻的导电通路之间的所述半导体材料正下方。揭示包含方法的其它方面。

Description

集成电路系统构造、DRAM构造以及用于形成集成电路系统构 造的方法
技术领域
本文揭示的实施例涉及集成电路系统构造、动态随机存取存储器(DRAM)构造以及用于形成集成电路系统构造的方法。
背景技术
存储器是一种类型的集成电路，并且在计算机系统中用于存储数据。存储器可制造成个别存储器单元的一或多个阵列。可使用数字线(也可称为位线、数据线或感测线)及存取线(也可称为字线)来写入或读取存储器单元。数字线可沿阵列的列导电地互连存储器单元，并且存取线可沿阵列的行导电地互连存储器单元。可通过数字线及存取线的组合来唯一地寻址每一存储器单元。
存储器单元可为易失性的、半易失性的或非易失性的。非易失性存储器单元可在没有电力的情况下长时间存储数据。常规地将非易失性存储器指定为具有至少约10年的保留时间的存储器。易失性存储器会耗散，因此经刷新/重写以维护数据存储。易失性存储器可具有几毫秒或更少的保持时间。无论如何，存储器单元经配置以按至少两个不同的可选状态来保持或存储存储器。在二进制系统中，状态被视为“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储两个以上电平或状态的信息。
电容器是可用在存储器单元中的一种类型的电子组件。电容器具有由电绝缘材料分离的两个电导体。能量可作为电场静电地存储在此材料内。取决于绝缘体材料的组成，所存储的场将是易失性的或非易失性的。举例来说，仅包含SiO2的电容器绝缘体材料将是易失性的。一种类型的非易失性电容器是铁电电容器，其具有铁电材料作为绝缘材料的至少部分。铁电材料的特征在于具有两个稳定极化状态，且因此可包括电容器及/或存储器单元的可编程材料。铁电材料的极化状态可通过施加合适编程电压来改变，并且在去除编程电压之后保持(至少一段时间)。每一极化状态具有彼此不同的电荷存储电容，并且理想地，其可用以写入(即，存储)及读取存储器状态，而无需反转极化状态，直到期望将此反转为止。不太合意的是，在具有铁电电容器的一些存储器中，读取存储器状态的动作可使极化反转。因此，在确定极化状态之后，在其确定之后立即进行存储器单元的重写以将存储器单元置于读取之前的状态中。无论如何，由于形成电容器的一部分的铁电材料的双稳态特性，理想地，并入有铁电电容器的存储器单元是非易失性的。其它可编程材料可用作电容器绝缘体，以使电容器为非易失性的。
场效应晶体管是可用在存储器单元中的另一类型的电子组件。这些晶体管包括一对导电源极/漏极区，其间具有半导体沟道区。导电栅极邻近沟道区并通过薄栅极绝缘体与其分离。向栅极施加合适电压允许电流通过沟道区从源极/漏极区中的一者流到另一者。当从栅极去除电压时，在很大程度上防止电流流过沟道区。场效应晶体管还可包含额外结构，例如能够可逆地编程的电荷存储区，作为栅极绝缘体与导电栅极之间的栅极构造的部分。无论如何，栅极绝缘体可为可编程的，例如是铁电的。
制造存储器及其它电路系统的一个持续目标是制作越来越小且间隔越来越近的的组件。不幸的是，非所要寄生电容出现并且增加将更接近的导体彼此相邻放置，并且可能对电路系统的设计及操作造成不利影响。
附图说明
图1是根据本发明的一些实施例DRAM构造的一部分的示意性混合示意及横截面视图并且是沿着图1到8中的线1-1截取。
图2是沿着图1、7及8中的线2-2截取的视图。
图3是沿着图1、7及8中的线3-3截取的视图。
图4是沿着图1、7及8中的线4-4截取的视图。
图5是沿着图1、7及8中的线5-5截取的视图。
图6是沿着图1、7及8中的线6-6截取的视图。
图7是沿着图1到6中的线7-7截取的视图。
图8是沿着图2到6中的线8-8截取的视图。
图9是根据本发明的实施例在工艺中的图1的衬底构造的前导衬底构造的一部分的示意性横截面视图并且是沿着图10中的线9-9截取。
图10是沿着图9中的线10-10截取的视图。
图11是在由图9展示的处理步骤之后的处理步骤处的图9衬底的视图并且是沿着图12及13中的线11-11截取。
图12是沿着图11及13中的线12-12截取的视图。
图13是沿着图11及12中的线13-13截取的视图。
图14是在由图11展示的处理步骤之后的处理步骤处的图11衬底的视图并且是沿着图15及16中的线14-14截取。
图15是沿着图14及16中的线15-15截取的视图。
图16是沿着图14及15中的线16-16截取的视图。
图17是在由图14展示的处理步骤之后的处理步骤处的图14衬底的视图并且是沿着图18及19中的线17-17截取。
图18是沿着图17及19中的线18-18截取的视图。
图19是沿着图17及18中的线19-19截取的视图。
图20是在由图17展示的处理步骤之后的处理步骤处的图17衬底的视图并且是沿着图21中的线20-20截取。
图21是沿着图20中的线21-21截取的视图。
图22是在由图20展示的处理步骤之后的处理步骤处的图20衬底的视图并且是沿着图23中的线22-22截取。
图23是沿着图22中的线23-23截取的视图。
图24是在由图22展示的处理步骤之后的处理步骤处的图22衬底的视图并且是沿着图25中的线24-24截取。
图25是沿着图24中的线25-25截取的视图。
图26是在由图22展示的处理步骤之后的处理步骤处并且相对于图6的横截面展示的图24衬底的视图。
具体实施方式
本发明的实施例涵盖例如DRAM构造的集成电路系统构造，以及用于形成例如DRAM构造的集成电路系统构造的方法。参考图1到8描述包括DRAM构造的第一实例实施例，其展示包括已相对于基底衬底11制造的阵列或阵列区域10的衬底构造8的实例片段。衬底11可包括导电/导体/导电的(即，本文中电性地)、半导电/半导体/半导电的，及绝缘/绝缘体/绝缘的(即，本文中电性地)材料中的任一或多者。各种材料在基底衬底11上方。材料可在图1到8描绘的材料的一边、竖向内部或竖向外部。举例来说，可在基础衬底11上方、周围或内部的某处提供集成电路系统的其它部分或全部制造组件。用于操作存储器阵列内的组件的控制及/或其它外围电路系统也可被制造及可或不可全部或部分在存储器阵列或子阵列内。此外，还可独立地、协同地或以其它方式相对于彼此制造及操作多个子阵列。如在此文献中使用，“子阵列”也可被视为阵列。
基础衬底11包括半导体材料12(例如，适当地及以各种方式掺杂的单晶硅及/或多晶硅、Ge、SiGe、GaAs及/或其它现有或将来开发的半导电材料)、沟槽隔离区14(例如，氮化硅及/或二氧化硅)，及包括合适及以各种方式掺杂的半导电材料12的作用区域区16。在一个实施例中，构造8包括存储器单元75(图8，为在此类图式中清楚起见，在图4及5中仅展示四个轮廓75)，例如个别地包括场效应晶体管装置25(图2)及电荷存储装置85(例如，电容器，图1及8)的DRAM存储器单元。然而，本发明的实施例涵盖其它存储器单元及其它集成电路系统构造，而与是否含有存储器单元无关。
场效应晶体管25呈凹入存取装置的形式(一种类型的场效应晶体管构造)，其中实例构造8展示分组在此类装置的个别对中的此类凹入存取装置。个别凹入存取装置25包含掩埋存取线构造18，例如其在半导电材料12中的沟槽19内。构造18包括充当个别装置25的导电栅极的导电栅极材料22(例如，导电掺杂的半导体材料及/或金属材料)。栅极绝缘体20(例如，二氧化硅及/或氮化硅)是沿导电栅极材料22与半导体材料12之间的个别沟槽19的侧壁21及基底23。绝缘体材料37(例如，二氧化硅及/或氮化硅)在沟槽19内位于材料20及22上方。个别装置25包括在个别沟槽19的相对侧上的半导体材料12的上部分中的一对源极/漏极区24、26(例如，区24、26在存取线构造18的横向外部且高于存取线构造18)。源极/漏极区24、26中的每一者的至少一部分在其中具有导电性增加掺杂剂，其在相应源极/漏极区24、26内具有最大浓度的此导电性增加掺杂剂，例如以使此部分成为导电的(例如，最大掺杂剂浓度为至少1019原子/cm3)。因此，每一源极/漏极区24、26的全部或仅一部分可具有此最大浓度的导电性增加掺杂剂。源极/漏极区24及/或26可包含其它掺杂区(未展示)，例如晕区、LDD区等。
所述对凹入存取装置25中的个别者中的所述对源极/漏极区的源极/漏极区(例如，区26)中的一者横向介于导电栅极材料22之间并由所述对装置25共享。所述对源极/漏极区中的源极/漏极区(例如，区24)中的其它者未由所述对装置25共享。因此，在实例实施例中，每一作用区域区16包括两个装置25(例如，一对装置25)，其中每一者共享中央源极/漏极区26。数字线结构30直接电耦合到个别对装置25中的多者的一个共享源极/漏极区26。一对电容器85(图1及8)个别地直接电耦合到个别对装置25中的其它源极/漏极区24中的一者。竖向延伸的导电通路34(例如，金属材料及/或导电掺杂的半导体材料)沿数字线结构30纵向间隔。导电通路34将数字线结构30个别地直接电耦合到个别对装置25的共享源极/漏极区26中的个别者。展示竖向延伸的导电通路36(其组成与通路34的组成相同或不同)将非共享源极/漏极区24与个别电容器85互连。实例绝缘体材料38、39及/或40(例如，氮化硅及/或二氧化硅)环绕通路34、36。
沟道区27沿沟槽侧壁21及围绕沟槽基底23在半导体材料12中位于一对源极/漏极区24、26下方。沟道区27可合适地掺杂有可能具有源极/漏极区24、26中的掺杂剂的相反导电性类型的导电性增加掺杂剂，且例如其在沟道中处于不大于1×1017原子/cm3的最大浓度。当合适电压被施加到存取线构造18的栅极材料22时，导电沟道在靠近栅极绝缘体20的沟道区27内形成(例如，沿沟道电流流动线/路径29[图8])，使得电流能够在在个别作用区域区16内的存取线构造18下方的一对源极/漏极区24及26之间流动。示意性地展示点画以指示主要导电性修改掺杂剂浓度(与类型无关)，其中较密集点画指示较高掺杂剂浓度，且较轻点画指示较低掺杂剂浓度。导电性修改掺杂剂可且将可能在材料12的其它部分中，如所展示。为方便起见，在材料12中仅示出两种不同点画密度，并且可使用额外掺杂剂浓度，并且在任何区中都不需要恒定掺杂剂浓度。
数字线结构30包括导电材料42(其组成与导电通路34及/或36的组成相同或不同)，其直接电耦合到导电通路34并在纵向紧邻的导电通路34之间延伸。数字线结构30包括在导电材料42上方的上绝缘体材料50(例如，氮化硅及/或二氧化硅)及绝缘体材料38。数字线结构30还包括在纵向紧邻的导电通路34之间的导电材料42正下方的上绝缘材料44(例如，实例厚度为10到100埃的二氧化硅、氮化硅、氧化铝、二氧化铪等中的一或多者)。数字线结构30还包括介于纵向紧邻的导电通路34之间的掺杂或未掺杂半导体材料46(实例厚度为25到250埃)。在此文献中，“掺杂”及“未掺杂”是参考实例半导体材料46内存在的导电性修改杂质，其中“未掺杂半导体材料”定义其中具有从0原子百分比到小于4.0原子百分比的导电性修改杂质，且“掺杂半导体”表示其中具有至少4.0原子百分比的导电性修改杂质一直到并且包含其中具有57.7原子百分比的导电性修改杂质。数字线结构30还包括在纵向紧邻的导电通路34之间的在半导体材料46下方的下绝缘材料48(例如，实例厚度为10到200埃的二氧化硅、氮化硅、氧化铝、二氧化铪等中的一或多者)。
在一个理想实施例中，半导体材料46在任何地方都没有直接抵靠导电材料42，且在任何地方都没有直接抵靠导电通路34中的任一者。在一个实施例中，半导体材料46在任何地方都没有直接抵靠任何导电的材料，例如借此在操作中其电压或其中的任何电场被允许浮动。在一个实施例中，半导体材料46是未掺杂的，并且在一个此实施例中，没有导电性修改杂质(即，在材料46中检测不到此杂质)。在一个实施例中，半导体材料46被掺杂。在一个此实施例中，半导体材料46是半导电掺杂的(即，从1×1015原子/cm3到小于1×1019原子/cm3)，并且在另一此实施例中是导电掺杂的(即，至少1×1019原子/cm3，并且例如小于1×1022原子/cm3)。在一个实施例中，半导体材料46包括掺杂及未掺杂部分两者。
在一个实施例中，导电材料42主要包括(即，表示按体积计大于50％一直到且包含按体积计100％)金属材料，且半导体材料46主要包括多晶硅及导电性修改掺杂剂的组合。在一个实施例中，导电通路34主要包括导电掺杂多晶硅。
在一个实施例中，导电材料42直接抵靠上绝缘材料44的顶表面。在一个实施例中，上绝缘材料44直接抵靠半导体材料46的顶表面。在一个实施例中，半导体材料46直接抵靠下绝缘材料48的顶表面。在一个实施例中，导电通路34及上绝缘材料44具有相应平坦顶表面，在一个实施例中，所述平坦顶表面是共面的。在一个实施例中，上绝缘材料44及下绝缘材料48分别具有相对于彼此的相同组成。在一个此实施例中，绝缘体材料38具有与上绝缘材料44及下绝缘材料48不同的组成，其中绝缘体材料38沿数字线结构30纵向地位于(a)与(b)之间，其中(a)是上绝缘材料44、半导体材料46及下绝缘材料48，并且(b)是导电通路34(图4及7)。
可使用如本文关于其它实施例展示及/或描述的任何其它属性或方面。
本发明的实施例涵盖与是否包括DRAM或其它存储器电路系统无关的集成电路系统构造(例如，8)。此构造包括包含集成电路系统的导电节点(例如，24、26)的衬底(例如，11)。导线结构(例如，30，并且与是否包括数字线无关)在导电节点上方。竖向延伸的导电通路(例如，34)沿导线结构纵向间隔。导电通路将导线结构个别地直接电耦合到导电节点中的个别者。导线结构包括导电材料(例如，42)，其直接电耦合到所述导电通路并在纵向紧邻的所述导电通路之间延伸。导线结构包含在纵向邻近的导电通路之间的导电材料正下方的绝缘材料(例如，44)。导线结构包括在纵向紧邻的导电通路之间的绝缘材料正下方的掺杂或未掺杂半导体材料(例如，46)。导线结构包括在纵向邻近的导电通路之间的半导体材料正下方的下绝缘材料(例如，48)。在一个实施例中，导线结构包括存储器电路系统的数字线，并且在一个此实施例中，存储器电路系统包括DRAM(例如，不管是否包括上文关于图1到8描述的任何特定实例构造)。可使用如本文关于其它实施例展示及/或描述的任何其它属性或方面。
本发明的实施例涵盖一种用于形成集成电路系统构造(例如包括DRAM、其它存储器及/或非存储器电路系统)的方法。无论如何，本发明的方法方面可使用或具有上文描述的结构方面中的任一者。
参考图9及10，此方法包括提供衬底(例如，8)，其包括导电节点(例如，26)、在导电节点正上方的下绝缘材料(例如，48)、在下绝缘材料正上方的掺杂或未掺杂半导体材料(例如，46)，及在半导体材料正上方的上绝缘材料(例如，44)。在一个实施例中，导电节点是在一个实施例中包括DRAM的凹入存取装置(例如，图2中的25)的源极/漏极区。
参考图11到13，已通过上绝缘材料、半导体材料及下绝缘材料形成接触开口(例如，56)。接触开口个别地延伸到导电节点中的个别者。
参考图14到16，并且在一个实施例中，已用绝缘体材料(例如，39)给接触开口56的侧壁加衬里。通过实例的方式，此可通过将绝缘体材料沉积到实例性所描绘厚度，随后对其进行无掩模各向异性回蚀，以从上水平表面基本上去除此来形成。可借此减少上绝缘材料的厚度(未展示)。
参考图17到19，导体材料(例如，35)已形成在直接抵靠个别导电节点的接触开口56中。此可通过将导体材料沉积在接触开口56内及在上绝缘材料顶部上，随后将此导体材料去除至少到上绝缘材料的顶表面来发生。可借此减少上绝缘材料的厚度(未展示)。
参考图20及21，导电材料(例如，42)已形成在上绝缘材料及导体材料正上方，其中导电材料直接抵靠导体材料。还将上绝缘体材料50展示为已沉积在导电材料上方。
参考图22及23，导电材料、上绝缘材料(例如，44)及半导体材料已经图案化以在导电节点上方形成导线结构(例如，30)。可借此减少上绝缘体材料39的厚度(未展示)。在一个实施例中并且如所展示，导体材料(例如，35)已经图案化以减少其在接触开口中的个别者内的宽度，并且在一个实施例中，上绝缘体材料50也已经图案化。在一个实施例中，此图案化已经在单个遮蔽步骤中共同进行(例如，使用具有或不具有硬遮蔽材料及/或具有或不具有间距倍增的光刻及蚀刻)。
已形成竖向延伸的导电通路34，并且其沿导线结构纵向间隔。导电通路包括导体材料并将导线结构个别地直接电耦合到个别导电节点。导线结构经形成以包括直接电耦合到导电通路的导电材料并在纵向紧邻的导电通路之间延伸。上绝缘材料(例如，44)在纵向紧邻导电通路之间的上导电材料正下方。半导体材料在纵向紧邻导电通路之间的上绝缘材料(例如，44)正下方。下绝缘材料在纵向紧邻导电通路之间的半导体材料正下方。在一个实施例中，半导体材料在任何地方都没有直接抵靠导电材料并且在任何地方都没有直接抵靠导电通路中的任一者。
参考图24及25，并且在一个实施例中，已形成绝缘体材料38。通过实例的方式，此可通过以实例展示厚度将其沉积，随后进行无掩模各向异性蚀刻以从上水平表面将此基本上去除来形成。
参考图26，已如所展示那样沉积及图案化绝缘体材料(例如，40)以形成接触开口45。随后可用导电材料对此进行填充以用于形成导电通路36(图6)。
可使用如本文关于其它实施例展示及/或描述的任何其它属性或方面。
在此文献中，除非另有指示，否则“竖向”、“较高”、“上”、“下”、“顶部”、“在...顶部”、“底部”、“上方”、“下方”、“之下”、“下面”、“向上”及“向下”通常是参照垂直方向。“水平”是指沿主衬底表面的大体方向(即，在10度内)，并且可为相对于制造期间处理衬底的方向，且垂直是大体上正交于水平的方向。所谓“完全水平”是指沿主衬底表面的方向(即，与主衬底表面无角度)，并且可为相对于制造期处理衬底的方向。此外，本文所使用的“垂直”及“水平”通常是相对于彼此垂直的方向，并且独立于衬底在三维空间中的定向。另外，“竖向延伸”及“竖向地延伸”是指与完全水平在角度上至少相隔45°的方向。此外，关于场效应晶体管的“竖向地延伸”、“竖向延伸”、水平地延伸及水平延伸是参考电流在操作中在源极/漏极区之间沿其流动的晶体管的沟道长度的定向。对于双极结型晶体管，“竖向地延伸”、“竖向延伸”、水平地延伸及水平延伸是参考电流在操作中在发射极与集电极之间沿其流动的基极长度的定向。
此外，“在正上方”及“在正下方”要求两个所陈述区/材料/组件相对于彼此至少有一些横向重叠(即，水平)。此外，使用前面不加“正”的“上方”仅要求所陈述区/材料/组件的在其另一部分上方的某一部分在竖向上位于另一部分外部(即，独立于两个所陈述区/材料/组件是否存在任何横向重叠)。类似地，使用前面不加“直接”的“下方”仅要求所陈述区/材料/组件的在其另一部分下方的某一部分在竖向上位于另一部分内部(即，独立于两个所陈述区/材料/组件是否存在任何横向重叠)。
本文所描述的材料、区及结构中的任一者可为均质的或非均质的，并且无论如何在所述材料、区及结构中的任一者覆叠的任何材料上方可为连续或不连续的。在一或多个实例组成经提供用于任何材料的情况下，所述材料可包括、基本上由或由此一或多个组成组成。此外，除非另有说明，否则可使用任何合适的或尚待开发的技术来形成每一材料，以原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂及离子植入为实例。
另外，“厚度”本身(没有前置方向形容词)经定义为从具有不同成分的紧邻材料或紧邻区的最接近表面垂直地穿过给定材料或区的平均直线距离。另外，本文所描述的各种材料或区可具有大体上恒定厚度或可变厚度。如果具有可变厚度，那么除非另有指示，否则厚度是指平均厚度，并且由于厚度可变，此材料或区将具有某个最小厚度及某个最大厚度。如本文所使用，“不同成分”仅要求两个所陈述材料或区的可能彼此直接抵靠的那些部分在化学及/或物理上是不同的，例如如果此类材料或区不是均质的。如果两个所陈述材料或区不是彼此直接抵靠，那么“不同成分”仅要求两个所陈述材料或区中彼此最接近的那些部分在化学及/或物理上是不同的，如果此材料或区不是均质的。在此文献中，当材料、区或结构相对于彼此至少存在某种物理触摸接触时，所陈述材料、区或结构“直接抵靠”彼此。相比之下，前面未加“直接”的“上方”、“上”、“邻近”、“沿”及“抵靠”涵盖“直接抵靠”以及其中中间材料、区或结构导致所陈述材料、区或结构不相对于彼此物理触摸接触的构造。
在此，如果在正常操作中电流能够从一个区-材料-组件到另一区-材料-组件连续地流动并且当产生足够亚原子正及/或负电荷时主要通过亚原子正及/或负电荷的移动来实现所述流动，那么区-材料-组件相对于彼此“电耦合”。另一电子组件可在区-材料-组件之间并且电耦合到区-材料-组件。相比之下，当区-材料-组件被称为“直接电耦合”时，在直接电耦合的区-材料-组件之间无中间电子组件(例如，无二极管、晶体管、电阻器、换能器、开关、熔丝等)。
另外，“金属材料”是元素金属、两种或更多种元素金属的混合物或合金以及任何导电金属化合物中的任一者或组合。
结论
在一些实施例中，一种集成电路系统构造包括包括集成电路系统的导电节点的衬底。导线结构在所述导电节点上方。竖向延伸的导电通路沿所述导线结构纵向间隔。所述导电通路将所述导线结构个别地直接电耦合到所述导电节点中的个别者。所述导线结构包括导电材料，其直接电耦合到所述导电通路并在纵向紧邻的所述导电通路之间延伸。上绝缘材料在所述纵向紧邻导电通路之间的所述导电材料正下方。掺杂或未掺杂半导体材料在所述纵向紧邻导电通路之间的所述上绝缘材料正下方。下绝缘材料在所述纵向紧邻导电通路之间的所述半导体材料正下方。
在一些实施例中，一种DRAM构造包括凹入存取装置对。所述凹入存取装置对个别地包括在半导电材料中的沟槽中的导电栅极。栅极绝缘体沿介于所述导电栅极与所述半导体材料之间的所述沟槽的侧壁及基底。一对源极/漏极区在所述沟槽的相对侧上的所述半导电材料的上部分中。沟道区沿所述沟槽侧壁及围绕所述沟槽基底在所述半导体材料中位于所述对源极/漏极区下方。所述凹入存取装置对中的个别者中的所述对源极/漏极区中的所述源极/漏极区中的一者横向介于所述个别凹入存取装置对中的导电栅极之间并由所述个别凹入存取装置对共享。所述对源极/漏极区中的所述源极/漏极区中的其它者未在所述个别凹入存取装置对中共享。数字线结构直接电耦合到所述个别凹入存取装置对中的多者的所述一个共享源极/漏极区。一对电容器个别地直接电耦合到所述个别凹入存取装置对中的所述其它源极/漏极区中的一者。竖向延伸的导电通路沿所述数字线结构纵向间隔。所述导电通路将所述数字线线结构个别地直接电耦合到所述个别凹入存取装置对的所述共享源极/漏极区中的个别者。所述导线结构包括导电材料，其直接电耦合到所述导电通路并在纵向紧邻的所述导电通路之间延伸。上绝缘材料在所述纵向紧邻导电通路之间的所述导电材料正下方。掺杂或未掺杂半导体材料所述纵向紧邻导电通路之间的所述上绝缘材料正下方。下绝缘材料在所述纵向紧邻导电通路之间的所述半导体材料正下方。
在一些实施例中，一种用于形成集成电路系统构造的方法包括提供衬底，其包括导电节点、在所述导电节点正上方的下绝缘材料、在所述下绝缘材料正上方的掺杂或未掺杂半导体材料，及在所述半导体材料正上方的上绝缘材料。通过所述上绝缘材料、所述半导体材料及所述下绝缘材料形成接触开口。所述接触开口个别地延伸到所述导电节点中的个别者。导体材料形成在直接抵靠所述个别导电节点的所述接触开口中。导电材料形成在所述上绝缘材料及所述导体材料正上方。所述导电材料直接抵靠所述导体材料。所述导电材料、所述上绝缘材料、所述半导体材料及所述下绝缘材料经图案化以在所述导电节点上方形成导线结构。竖向延伸的导电通路沿所述导线结构纵向间隔，并且包括所述导体材料并将所述导线结构个别地直接电耦合到所述个别导电节点。所述导线结构经形成以包括直接电耦合到所述导电通路的导电材料并在纵向紧邻的所述导电通路之间延伸。所述上绝缘材料在所述纵向紧邻导电通路之间的所述上导电材料正下方。所述半导体材料在所述纵向邻近导电通路之间的所述上绝缘材料正下方。所述下绝缘材料在所述纵向紧邻导电通路之间的所述半导体材料正下方。

Claims (25)

1.一种集成电路系统构造，其包括：
衬底，其包括集成电路系统的导电节点；
导线结构，其在所述导电节点上方；及
竖向延伸的导电通路，其沿所述导线结构纵向间隔，所述导电通路将所述导线结构个别地直接电耦合到所述导电节点中的个别者，所述导线结构包括：
导电材料，其直接电耦合到所述导电通路并在纵向紧邻的所述导电通路之间延伸；
上绝缘材料，其在所述纵向紧邻的导电通路之间的所述导电材料正下方；
掺杂或未掺杂半导体材料，其在所述纵向紧邻的导电通路之间的所述上绝缘材料正下方；及
下绝缘材料，其在所述纵向紧邻的导电通路之间的所述半导体材料正下方。
2.根据权利要求1所述的构造，其中所述半导体材料在任何地方都没有直接抵靠所述导电材料并且在任何地方都没有直接抵靠所述导电通路中的任一者。
3.根据权利要求1所述的构造，其中所述半导体材料在任何地方都不直接抵靠任何导电的材料。
4.根据权利要求1所述的构造，其中所述半导体材料是未掺杂的。
5.根据权利要求4所述的构造，其中所述半导体材料没有导电性修改杂质。
6.根据权利要求1所述的构造，其中所述半导体材料是掺杂的。
7.根据权利要求6所述的构造，其中所述半导体材料是半导电掺杂的。
8.根据权利要求6所述的构造，其中所述半导体材料是导电掺杂的。
9.根据权利要求1所述的构造，其中所述半导体材料包括掺杂部分及未掺杂部分两者。
10.根据权利要求1所述的构造，其中所述导电材料主要包括金属材料，并且所述半导体材料主要包括多晶硅及导电性修改掺杂剂的组合。
11.根据权利要求10所述的构造，其中所述导电通路主要包括导电掺杂的多晶硅。
12.根据权利要求1所述的构造，其中所述导电材料直接抵靠所述上绝缘材料的顶表面，所述上绝缘材料直接抵靠所述半导体材料的顶表面，并且所述半导体材料直接抵靠所述下绝缘材料的顶表面。
13.根据权利要求1所述的构造，其中所述导电通路及所述上绝缘材料具有共面的相应平面顶表面。
14.根据权利要求1所述的构造，其中所述上绝缘材料及所述下绝缘材料相对于彼此具有相同组成。
15.根据权利要求14所述的构造，其包括具有与所述绝缘材料的组成不同的组成的绝缘体材料，所述绝缘体材料沿所述导线结构纵向地位于(a)与(b)之间，其中：
(a)：所述上绝缘材料、所述半导体材料及所述下绝缘材料；及
(b)：所述导电通路。
16.根据权利要求1所述的构造，其中所述导线结构包括存储器电路系统的数字线。
17.根据权利要求16所述的构造，其中所述存储器电路系统包括DRAM。
18.一种DRAM构造，其包括：
凹入存取装置对，所述凹入存取装置个别地包括：
导电栅极，其在半导体材料中的沟槽中；
栅极绝缘体，其沿介于所述导电栅极与所述半导体材料之间的所述沟槽的侧壁及基底；
一对源极/漏极区，其在所述沟槽的相对侧上的所述半导体材料的上部分中；
沟道区，其沿所述沟槽侧壁及围绕所述沟槽基底在所述半导体材料中位于所述对源极/漏极区下方；及
所述凹入存取装置对中的个别者中的所述对源极/漏极区中的所述源极/漏极区中的一者横向介于所述个别凹入存取装置对中的所述导电栅极之间并由所述个别凹入存取装置对共享，所述对源极/漏极区中的所述源极/漏极区中的其它者未在所述个别凹入存取装置对中共享；
数字线结构，其直接电耦合到所述个别凹入存取装置对中的多者的所述一个共享源极/漏极区；
一对电容器，其个别地直接电耦合到所述个别凹入存取装置对中的所述其它源极/漏极区中的一者；及
竖向延伸的导电通路，其沿所述数字线结构纵向间隔，所述导电通路将所述数字线线结构个别地直接电耦合到所述个别凹入存取装置对的所述共享源极/漏极区中的个别者，所述导线结构包括：
导电材料，其直接电耦合到所述导电通路并在纵向紧邻的所述导电通路之间延伸；
上绝缘材料，其在所述纵向紧邻的导电通路之间的所述导电材料正下方；
掺杂或未掺杂半导体材料，其在所述纵向紧邻的导电通路之间的所述上绝缘材料正下方；及
下绝缘材料，其在所述纵向紧邻的导电通路之间的所述半导体材料正下方。
19.一种用于形成集成电路系统构造的方法，其包括：
提供衬底，其包括导电节点、在所述导电节点正上方的下绝缘材料、在所述下绝缘材料正上方的掺杂或未掺杂半导体材料，及在所述半导体材料正上方的上绝缘材料；
通过所述上绝缘材料、所述半导体材料及所述下绝缘材料形成接触开口；所述接触开口个别地延伸到所述导电节点中的个别者；
在所述接触开口中形成直接抵靠所述个别导电节点的导体材料；
形成在所述上绝缘材料及所述导体材料正上方的导电材料，所述导电材料直接抵靠所述导体材料；
图案化所述导电材料、所述上绝缘材料、所述半导体材料及所述下绝缘材料以在所述导电节点上方形成导线结构；
竖向延伸的导电通路沿所述导线结构纵向间隔，所述导电通路包括所述导体材料并将所述导线结构个别地直接电耦合到所述个别导电节点，所述导线结构经形成以包括：
所述导电材料，其直接电耦合到所述导电通路并在纵向紧邻的所述导电通路之间延伸；
所述上绝缘材料，其在所述纵向紧邻的导电通路之间的所述上导电材料正下方；
所述半导体材料，其在所述纵向紧邻的导电通路之间的所述上绝缘材料正下方；及
所述下绝缘材料，其在所述纵向紧邻的导电通路之间的所述半导体材料正下方。
20.根据权利要求19所述的方法，其包括在在所述接触开口中形成所述导体材料之前用绝缘体材料给所述接触开口的侧壁加衬里。
21.根据权利要求19所述的方法，其中所述半导体材料在任何地方都没有直接抵靠所述导电材料并且在任何地方都没有直接抵靠所述导电通路中的任一者。
22.根据权利要求19所述的方法，其包括在在所述接触开口中形成所述导体材料之后，图案化所述导体材料以减少其在所述接触开口中的个别者内的宽度。
23.根据权利要求22所述的方法，其中所述导体材料的所述图案化及所述导电材料、所述上绝缘材料、所述半导体材料及所述下绝缘材料的所述图案化在单个遮蔽步骤中共同进行。
24.根据权利要求19所述的方法，其中所述集成电路系统包括DRAM，所述导电节点是所述DRAM的凹入存取装置的源极/漏极区，且所述导线结构包括在所述凹入存取装置上方的数字线结构。
25.根据权利要求24所述的方法，其中，
所述凹入存取装置经形成以包括所述凹入存取装置对，所述凹入存取装置个别地包括：
导电栅极，其在半导体材料中的沟槽中；
栅极绝缘体，其沿介于所述导电栅极与所述半导体材料之间的所述沟槽的侧壁及基底；
一对源极/漏极区，其在所述沟槽的相对侧上的所述半导体材料的上部分中；
沟道区，其沿所述沟槽侧壁及围绕所述沟槽基底在所述半导体材料中位于所述对源极/漏极区下方；及
所述凹入存取装置对中的个别者中的所述对源极/漏极区中的所述源极/漏极区中的一者横向介于在所述个别凹入存取装置对中的所述导电栅极之间并由所述个别凹入存取装置对共享，所述对源极/漏极区中的所述源极/漏极区中的其它者未在所述个别凹入存取装置对中共享；且
在形成所述数字线结构之前在所述半导材料中的所述沟槽中形成所述导电栅极。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101410907A (zh) * 2006-01-10 2009-04-15 国际商业机器公司 在一个单元中具有多个并联的沟槽电容器的多端口存储器
US20160300842A1 (en) * 2015-04-08 2016-10-13 Micron Technology, Inc. Methods of forming contacts for a semiconductor device structure, related methods of forming a semiconductor structure, and related semiconductor structures

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100782488B1 (ko) * 2006-08-24 2007-12-05 삼성전자주식회사 매립 배선들을 갖는 반도체소자 및 그 제조방법
US9859284B2 (en) * 2016-01-21 2018-01-02 Micron Technology, Inc. Semiconductor memory device having enlarged cell contact area and method of fabricating the same
US9646963B1 (en) * 2016-06-14 2017-05-09 Globalfoundries Singapore Pte. Ltd. Integrated circuits with capacitors and methods for producing the same
US9754946B1 (en) * 2016-07-14 2017-09-05 Micron Technology, Inc. Methods of forming an elevationally extending conductor laterally between a pair of conductive lines

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101410907A (zh) * 2006-01-10 2009-04-15 国际商业机器公司 在一个单元中具有多个并联的沟槽电容器的多端口存储器
US20160300842A1 (en) * 2015-04-08 2016-10-13 Micron Technology, Inc. Methods of forming contacts for a semiconductor device structure, related methods of forming a semiconductor structure, and related semiconductor structures

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