CN101410907A - 在一个单元中具有多个并联的沟槽电容器的多端口存储器 - Google Patents
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Abstract
提供一种包括存储器的集成电路，该存储器在每个存储器单元中具有多个端口，用于在多个存储器单元中的每一个内存取数据位。这样的存储器包括存储器单元阵列，其中每个存储器单元包括连接在一起作为单一电容源的多个电容器(102)。第一存取晶体管(104)耦合在多个电容器中的第一个与第一位线之间，并且第二存取晶体管(106)耦合在多个电容器中的第二个与第二位线之间。在每个存储器单元中，第一存取晶体管的栅极连接至第一字线，并且第二存取晶体管的栅极连接至第二字线。
Description
技术领域
本发明涉及半导体集成电路，更具体地涉及包括动态随机存取存储器(“DRAM”)的集成电路，该动态随机存取存储器具有多个端口并且包括沟槽存储器。
背景技术
在诸如静态随机存取存储器(“SRAM”)和DRAM的集成电路存储器中，传统上，每个存储单元或“存储器单元”具有仅仅一个用于对存储于其中的数据位提供读和写存取(access)的端口。然而，有些类型的SRAM和DRAM具有这样的存储器单元，其中每个存储器单元包括多个端口，用于同时提供读和/或写存取。例如，在双端口DRAM中，可以同时将数据位从两个单独的存储器单元中读出或写入两个单独的存储器单元，这些存储器单元属于DRAM中的存储器单元的同列。另外，数据位可以同时从列的一个存储器单元中读出以及写入同列的单独的存储器单元中。
在具体实例中，共同受让给Hsu等的美国专利No.6,504,204描述了一种双端口DRAM。通过两条位线中的每一条以及通过两条字线中的每一条，可同时存取双端口DRAM的每个存储器单元。因为可以同时从沿着存储器单元的同列的不同存储器单元中读出数据位，所以双端口DRAM能够获得优于具有传统单端口存储器单元的DRAM的性能收益。这样，DRAM可以通过第一位线从列的一个存储器单元中读取，同时通过第二位线写入同列的另一存储器单元。另外，当列的两条位线都用于存取同一存储器单元时，由于由两条位线运送的电流比由一条位线运送的电流大，所以可执行更快的读或写。
然而，可以对双端口DRAM的结构和性能进行进一步的改进。
发明内容
提供一种集成电路，其包括动态随机存取存储器(“DRAM”)，该动态随机存取存储器在每个存储器单元中具有多个端口，用于存取在DRAM的多个存储器单元中的每一个内的数据位。这样的DRAM包括存储器单元阵列，其中每个存储器单元包括连接在一起作为单一电容源的多个电容器。第一存取晶体管耦合在多个电容器中的第一个与第一位线之间，以及第二存取晶体管耦合在多个电容器中的第二个与第二位线之间。在每个存储器单元中，第一存取晶体管的栅极连接至第一字线，并且第二存取晶体管的栅极连接至第二字线。
根据本发明另一方面，提供一种用于制造存储器单元的方法，该存储器单元具有多个端口，以允许对存储在存储器单元中的数据位进行同时读和写存取。这样的方法包括在包括单晶半导体材料的衬底中刻蚀多个沟槽。在衬底中形成多个沟槽电容器，所述多个沟槽电容器具有沿着所述多个沟槽的壁延伸的电容器电介质层，所述多个沟槽电容器具有第一电容器极板和相对所述电容器电介质层与所述第一电容器极板对立的第二电容器极板，分别地，所述第一电容器极板连接在一起，所述第二电容器极板连接在一起，以便所述第一电容器极板适于接收同一可变电压并且所述第二电容器极板适于接收同一固定电压。形成多个存取晶体管，每个存取晶体管具有导电连接至所述多个沟槽电容器中的一个的漏极区域。形成多个导体，该多个导体可用于运送多个控制信号，以使多个存取晶体管工作并且运送多个数据位信号，每个数据位信号代表数据位的用于当在存储器单元中存储数据位时读取该数据位或者当数据位将要存储到存储器单元时写入该数据位的至少一个的目的状态。
附图说明
图1是示例根据本发明实施例的DRAM的双端口存储器单元的示意图。
图2是示例根据本发明实施例的双端口存储器单元的结构的截面图。
图3是存储器阵列的包括多个根据图2中示例的本发明实施例的多个存储器单元的部分的对应的自上而下平面图。
图4和5是示例在制造根据本发明实施例的双端口存储器单元的方法中各个阶段的截面图。
图6是示例根据图2中所示实施例的变型的双端口存储器单元的截面图。
图7是示例根据图2中所示实施例的另一变型的双端口存储器单元的截面图。
图8是存储器阵列的包括多个根据图7中示例的本发明实施例的存储器单元的部分的对应的自上而下平面图。
具体实施方式
因此，在于此表述的实施例中，提供了一种新颖的多端口DRAM，其能够在DRAM的每个单元中实现增加的容量。另外，提供一种新颖的制造方法，借助于该方法，通过故意使用会破坏传统单端口DRAM的存储器单元的技术，获得更大的容量。
图1是示意性示例根据本发明实施例的双端口DRAM的一个存储器单元100的图。如在该图中所示，双端口DRAM的存储器单元包括在存储节点S和地之间并联的一对并联存储电容器102。在节点S处，存储器单元以可变电压在电容器102上存储电荷。通过两条位线即读位线(“RBL”)和写位线(“WBL”)中的一条或者两条，代表数据位的值的信号可以转移到存储器单元100或从存储器单元100转移。优选地，在用于将代表数据位的值的信号从存储器单元100传输至DRAM的数据输入输出(“I/O”)电路例如读出放大器(未示出)的读取操作期间，使用读位线RBL。优选地，在用于通过该数据输入输出(“I/O”)(未示出)从存储器单元100传输代表数据位的值的信号的写入操作期间，使用写位线WBL。存储器单元100包括第一存取晶体管104或“读取晶体管”，其优选在读取操作期间用于读取存储在电容器102上存储的数据位的值。存储器单元100还包括第二存取晶体管106或“写入晶体管”，其优选在写入操作期间用于向电容器102写入数据位的值。通过连接到读取晶体管的栅极的读字线(“RWL”)使读取晶体管104工作，因此当RWL有效时，数据位信号可以在存储电容器102的可变电压节点S与RBL之间流动。通过连接到写入晶体管的栅极的写字线(“WWL”)使写入晶体管106工作，因此当WWL有效时，数据位信号可以在WBL与存储电容器102的可变电压节点S之间流动。虽然读取晶体管、RBL和RWL优选用于在读取操作期间读取存储器单元，而写入晶体管、WBL和WWL优选用于在写入操作期间写入存储器单元，但不需要固定这些惯例。通过适当地控制以及使数据I/O电路耦合到存储器单元，读取晶体管、RBL和RWL可用于向存储器单元写入数据位值，并且，写入晶体管、WBL和WWL可用于从存储器单元读取数据位值。另外，通过适当的控制和数据I/O电路，读取和写入晶体管的组、RBL和WBL位线的组以及RWL和WWL字线的组都可用于在写入操作期间写入存储器单元，并且，晶体管、位线以及字线的这两种组都可用于在读取操作期间读取存储器单元。
图2是示例根据本发明实施例的双端口存储器单元结构的截面图。如图2中所示，存储器单元包括两个沟槽存储电容器202，这两个沟槽存储电容器202中的每一个都设置于掩埋在衬底的单晶半导体区200内的深沟槽204内。优选地，每个深沟槽是长而窄的结构，具有距离衬底的半导体区域的主(外)表面205延伸约2微米(μm)和约10微米之间的深度。优选地，每个深沟槽在第一横向方向上具有宽度207，该宽度207等于最小特征尺寸F或者比最小特征尺寸F稍大(大10至20％)，其中该最小特征尺寸F是通过标准光刻工艺可构图的，即，不需要使用交替式相移掩模技术。在第一横向方向上相邻深沟槽的外壁或边缘之间的距离214实质上比通常设置在根据现有技术的DRAM中的小。现有技术DRAM趋向于以大于最小光刻特征尺寸F，即，典型地，以至少2F并且往往3F或更大的距离分开设置相邻深沟槽的边缘。这里，约1F或更小的横向距离使得相邻深沟槽202的外壁彼此分隔。
在图2中所示的具体实施例中，在垂直晶体管206(场效应晶体管或“FET”)下方，沿深沟槽204的下部的壁和底部设置存储电容器202，其中垂直晶体管206具有沿深沟槽204的上部的壁垂直取向的沟道区域。作为实例，FET是具有n型源和漏区域并且沟道区域主要为p型掺杂的n型FET或“NFET”。在下面的表述中，参考其中设置NFET的实施例，尽管在其它实施例中，FET可以是p型FET或“PFET”。
存储电容器202包括典型地为金属(一种或多种金属或导电的金属化合物)或掺杂半导体材料(典型地以多晶的形式)的存储节点212，这些节点212设置在深沟槽的下部里面。存储节点212共同用作存储器单元的单个导电节点S(图1)，其上存储可变电压。在存储节点212和围绕深沟槽的衬底的半导体材料之间设置电容器电介质层216。优选地，在半导体材料的紧接围绕深沟槽的下部的区域中设置掩埋的极板区域218，该掩埋的极板区域典型地通过掺杂剂从深沟槽里面向外的扩散而形成。然后，通过通常被称为“n带”的半导体材料的掺杂区域，掩埋的极板区域优选地以单一电势例如地电势电连接在一起，在衬底的其中设置DRAM阵列的整个区域中以基本上相同的深度设置该n带。
然而，在该实施例的变型中，通过为深沟槽内壁和底部加衬里的金属材料(一种或多种金属或导电的金属化合物)，设置第二电容器极板。在另一变型中，半导体材料的紧接围绕深沟槽的区域不需要与衬底的半导体材料不同地掺杂。相反地，通常，这样的区域可以具有与衬底相同的主导掺杂剂类型，例如p型。在这种情况下，由于通常衬底的半导体材料用作电容器的维持在某电势例如地电势的第二极板，因此不需要设置n带。由于典型地被设置在DRAM中，隔离圈222在存储电容器202上方隔离深沟槽，以改善存储电容器的保持周期(retention period)。隔离圈222被典型地设置为沿着深沟槽的壁的相对厚的电介质层，以沿着这些壁降低或者防止寄生传导。为了进一步在存储节点212上方与垂直FET隔离，在每个沟槽中设置沟槽顶部氧化物的层228。
如图1中进一步所示，垂直NFET 206具有源区域，该源区域通过掩埋带外扩散(“BSOD”)区域210导电连接至存储电容器202。具体地，BSOD 210从在深沟槽204内的导电(金属或者半导体)材料的掩埋带225向外延伸以形成NFET的源区域。这些BSOD还将源区域导电连接至存储节点212，其中存储节点212被设置作为沿着深沟槽的壁形成的存储电容器的内极板。由于其特定的制造工艺，BSOD被覆盖并且合并在一起以提供连续的导电区域，其中该导电区域具有相同的主导掺杂剂类型，即，作为NFET的n型掺杂剂。这样，合并的BSOD与电容器202的存储节点212导电连接在一起，因此它们作为单一节点S(图1)进行操作，其中节点S同时将一个可变电压存储在两个存储电容器202上。
图2中所示的附加结构包括作为垂直FET的栅极电介质层而设置的电介质层224、以及金属(包括一种或多种金属或金属的化合物)和/或掺杂的半导体材料的栅极导体226。在沟槽的顶部，相对厚(50至100nm)的电介质层覆盖在半导体衬底的主表面205上，作为“阵列顶部氧化物”或(“ATO”)235。优选地，沿沟槽的内壁和在ATO 235中对应的开口设置电介质隔离物230。
就在半导体衬底的主表面205之下，n型掺杂区域232横向延伸，作为FET的漏极区域。通过从读位线(图1)向下延伸以导电接触掺杂区域232的导电过孔，提供连接到FET 206的导电互连，这样的过孔称为读位线接触(RBL)过孔234。另外，相似的导电过孔从写位线(图1)向下延伸以导电接触掺杂区域232，作为写位线接触(WBL)过孔236。另外，在存储器单元的深沟槽中的一个内，金属(包括一种或多种金属或导电金属化合物)和/或掺杂半导体材料的读字线(RWL)238覆盖并接触栅极导体226。在另一个深沟槽内，相似导电材料的写字线(WWL)240覆盖并接触栅极导体226。优选地，在字线的壁上设置电介质隔离物242，作为附加电隔离。在每个字线238、240和位线接触过孔234、236之间设置电介质间隙填充材料，作为ATO 235之上的中间级电介质层(“ILD”)244或ILD的部分。
图3是进一步示例根据图2的上述本发明实施例的自上而下平面图。如所示例的，字线(RWL和WWL)在半导体区域的表面之上沿垂直方向延伸。位线(RBL和WBL)在半导体区域的表面之上沿水平方向延伸。就在半导体衬底主表面下面的n型掺杂的有源半导体区域232沿与RWL、WWL导体延伸的方向(垂直方向)成一角度的横向方向302延伸。有源半导体区域232还以与RBL、WBL导体延伸(水平)方向成不同角度对准。在图3中的由大“X”标记的位置处，字线RWL和WWL与每个垂直晶体管的栅极导体导电接触。在所示的位置304处，BSOD在有源半导体区域的中间被覆盖。导电过孔234、236接触有源半导体区域232的在其端部附近的位置。
现在将参考图4说明包括在图2和图3中示例的存储器单元100的DRAM的制造方法。如其中所示例的，通过在掩膜层402中的开口，借助于反应离子刻蚀(“RIE”)工艺，在半导体衬底200中刻蚀深沟槽204。掩膜层优选包括衬垫层，该衬垫层具有相对厚的衬垫氮化物层，该衬垫氮化物层覆盖在稍微较薄的衬垫氧化物层上，该衬垫氧化物层接触半导体衬底的主表面205。掩膜层可另外包括覆盖衬垫层的硬掩膜层，该硬掩膜层包含例如氧化物，如硼磷硅酸盐玻璃(borophosphosilicate glass)、旋涂玻璃(spin-on-glass)等。将沟槽刻蚀到衬底200中，这些沟槽在每个沟槽的最接近的两个壁404之间具有边缘到边缘间距214，该边缘到边缘间距214优选为或稍微小于用于在衬底中光刻构图特征的最小光刻尺寸F。如上所述，最小光刻特征尺寸是这样的最小尺寸，在该最小尺寸下可以对于给定的半导体技术代通过光刻来构图特征，而不需要借助于特别的技术例如交替式相移掩膜等。
可以获得该间距的一种方法是，对于掩膜层中的开口，以最小光刻特征尺寸F标称地设定。通过使用在光掩膜上的特征之间的最小间距的光刻处理产生这样的尺寸，其中该光掩膜被用于在光致抗蚀剂中构图特征。如果需要比F更近的间距，可调整RIE工艺参数以增大在从沟槽中心横向向外方向上发生的刻蚀量。可选地，在用于在垂直方向上刻蚀深沟槽的标准RIE处理之后，通过定时各向同性刻蚀进行横向刻蚀，以加宽深沟槽。在任一情况下，由于较宽深沟槽的壁和底部的增大了的表面积，所产生的深沟槽不仅仅变得比标准RIE工艺更近地被分隔，而且变得稍微更大些并且能够支持更高的电容。
在将深沟槽204刻蚀到衬底200之后，在衬底200内形成掩埋极板区域218，其后，沉积也称为“节点电介质”216的电容器电介质层，以给每个深沟槽的壁和底部加衬里。示例性地，节点电介质可以包括介电的硅化合物，例如氧化硅、氮化硅、硅氧化物(“O-N-O”)电介质结构。可选地，节点电介质可包括任何一种或多种已知的高K(高介电常数)电介质材料，其中有钡、锶、铪、锆的氧化物和钛酸盐、钙钛矿材料、铁电介电材料等。
在每个沟槽内形成节点电介质后，沉积第一导电材料406例如掺杂的多晶硅(“多晶硅”)、一种或多种金属或金属化合物，以填充沟槽。其后，通过随后的刻蚀，例如定时刻蚀，使每个沟槽内的导电材料凹进，以限定深度410，随后在沟槽中在该深度410形成隔离圈。随后，通过包括沉积圈电介质材料例如氧化物、氮化物或其组合物以形成每个沟槽中的隔离圈407，以在第一导电材料406上方给沟槽的壁加衬里。然后沉积第二导电材料408以再次填充沟槽，第二导电材料优选具有与第一导电材料同样的成分。其后，使得第二导电材料408与圈电介质材料一起在每个沟槽内凹陷至深度412。
在使圈电介质材料407凹陷后，然后对圈电介质材料进行定时各向同性刻蚀，以在隔离圈中形成小断片(divot)414，这样的刻蚀是以对衬底的半导体材料和第二导电材料有选择性的方式执行的。在一个实例中，衬底的半导体材料是硅，第二导电材料是多晶硅，并且圈电介质是二氧化硅。在这种情况下，可以以对硅和多晶硅有选择性的方式进行定时各向同性刻蚀，以刻蚀二氧化硅圈。
其后，如图5中示例的，将第三导电材料，例如掺杂的半导体诸如掺杂的多晶硅，一种或多种金属和/或一种或多种导电的金属化合物沉积到深沟槽中，以填充小断块，作为将每个深沟槽内的第二导电材料408连接到衬底200的单晶硅材料的掩埋带225。其后，使用例如RIE工艺，使该第三导电材料凹陷至第二导电材料的顶部的深度。然后在第二导电材料的顶面处形成沟槽顶部氧化物(TTO)228，以将第二导电材料408与覆盖的导电结构即栅极导体隔离，其中该栅极导体是随后在深沟槽的上部中形成的。
参考图2，其后，进行进一步加工以形成垂直FET，以限定有源半导体区域，形成BSOD 210，形成位线、字线238，240，位线接触234，236以及图2中所示的其它结构。如上所述，对根据本发明实施例的存储器单元100的处理与传统DRAM的不同。这里，从每个存储器单元100的相邻的一对深沟槽向外延伸的BSOD 210是故意重叠的，以便它们提供存储器单元的单一导电节点。这与传统DRAM单元不同，在传统DRAM单元中，用在相邻深沟槽的BSOD之间不发生导通的特殊要求来控制工艺。
除了上述其中相邻深沟槽的边缘被设置为比传统DRAM存储器单元更彼此靠近的处理之外，或是作为上述处理的替代，需要的是，希望BSOD从节点电极212向外扩散到比在传统DRAM中的BSOD更大的范围。为了实现这样的目标，在形成掩埋带225后，可增加热预算(高温处理的温度和/或持续时间)。增加热预算使得BSOD向外扩散到衬底200中的范围增大。可选地，可以增大在掩埋带的导电材料中的掺杂剂的浓度，其对BSOD的范围有相似的影响。
在另一可选工艺中或者除了增加热预算或掩埋带中的掺杂剂浓度外，掩埋带可包括具有相对低的原子重量的掺杂剂。与在传统DRAM制造中使用的掺杂剂相比，低原子重量的掺杂剂更快地从沟槽向外扩散。例如，掩埋带可包括磷，作为n型掺杂剂，替代具有比磷高的原子重量的砷。这样，较轻的磷掺杂剂从掩埋带225向外扩散得更快。因此，与其中使用砷作为掺杂剂的传统DRAM处理相比，BSOD向外延伸到更大的范围。
图6是示例根据图2中所示的上述实施例的变型的存储器单元600的截面图。这里，在绝缘体上半导体衬底例如绝缘体上硅(“SOI”)衬底601中制造存储器单元600。如图6中所示，在SOI层602中设置垂直FET，其中该SOI层602覆盖在衬底601的体部分上并且通过掩埋电介质层与其分隔。掩埋电介质层优选地基本上由二氧化硅层构成，通常称为“BOX”层606。深沟槽604从SOI层602的上(主)表面延伸穿过BOX层606并且进入BOX层之下的衬底601的体区域。
如图6中进一步所示，对于每个深沟槽，在从深沟槽604向外并且从SOI层602向下延伸的凹口(notch)614内设置掩埋带610。掩埋带外扩散(“BSOD”)616从掩埋带610向外延伸至与掩埋带相邻的SOI层602中。可选地，在掩埋氧化物606上方设置掩埋带610。在第三实施例中，在凹口614内设置部分掩埋带610，并且在掩埋氧化物606上方设置掩埋带610的其它部分。在其它方面，存储器单元600与参考图2在上面示出和描述的存储器单元相似。如在上述实施例中，BSOD 616重叠并且在相邻深沟槽604的边缘620之间的位置618处彼此导电连接。这里再次地，作为故意使用一种或多种上述技术的结果，出现重叠的BSOD，其中该技术用于以近间距设置深沟槽和/或有意使掺杂剂从掩埋带向外扩散到比传统DRAM中的更大的范围。
图7示例了参考图2的上述实施例的另一变型的存储器单元700。在该实施例中，相邻深沟槽704的下部702具有“瓶子”形状。在这样的实施例中，深沟槽的壁看起来从直的，并且优选地，在下部702上方延伸的沟槽的上部706的垂直壁向外凸出。这里，形成存储器单元700的处理与参考图2在上面示出和描述的存储器单元相似。然而，在该实施例中，使用特别的处理以加宽，即扩张深沟槽704的下部，使得相邻深沟槽的下部702在位置710处合并在一起，以形成一个大的连接的下部712。这样，一个大的连接的下部包含一个导电材料的结合区域，作为用于两个深沟槽的单个存储节点712。
用于加宽深沟槽的下部的处理是公知的。然而，在传统的包括DRAM的存储器中，对于相邻深沟槽的加宽了的下部而言，不将它们连接在一起是有必要的。否则，这样的属于不同存储器单元的相邻深沟槽将不能作为分离的存储器单元的沟槽电容器而工作。比较而言，本实施例中，要求相邻沟槽的加宽了的下部合并在一起，以形成单个导电接合的存储节点。参考图7，用于形成沟槽的单个接合的加宽了的下部的处理可包括氧化物的掩蔽步骤，以对于深沟槽的设置在下部之上的上部分有选择性地氧化每个深沟槽的壁和底部。所产生的氧化物从深沟槽的壁和底部向外延伸至半导体衬底701中。其后，可通过对衬底的半导体材料有选择性的各向同性刻蚀从深沟槽的内部去除氧化物，以便将沟槽加宽至使得氧化物延伸到衬底中的程度。如果需要，为了进一步增大深沟槽下部的宽度，可重复一次或多次该氧化工艺和通过各向同性刻蚀对其氧化物的选择性去除。
可选地，加宽每个深沟槽的下部的另一方法是在通过掩膜层保护沟槽上部的同时驱使掺杂剂进入沟槽的壁和底部至希望的深度。其后，通过刻蚀，去除所产生的从沟槽的壁和底部延伸的掺杂的半导体材料，同时仍然保护上部免受这样的刻蚀步骤的影响。
在加宽沟槽下部后，形成单个掩埋的极板区域，其从深沟槽的下部的壁和底部向外延伸。其后，沉积电介质层，以给深沟槽的下部702的壁加衬里，作为节点电介质层720。其后，以例如参考图2在上面描述的方式进行进一步处理，以完成图7中示例的存储器单元700。
图8是示例包括多个存储器单元700(图7)的存储器的自上而下平面图的另一个图。与参考图3在上面示出的存储器类似地，大“X”表示字线(RWL和WWL)与在深沟槽上部中的垂直FET的栅极导体接触的位置。矩形元件802表示深沟槽的轮廓，其中深沟槽是通过光掩膜标称地设置的，该光掩膜是用在光刻工艺中以构图深沟槽。围绕矩形元件802的点圆特征804表示在被加宽以提供上述瓶子形状后的深沟槽下部的轮廓。在其它方面，该存储器具有与参考图1-2在上面描述的存储器相同或类似的结构。
在本发明的另一实施例中，参考图7中上面描述的用于接合相邻深沟槽的技术与参考图2描述的那些一起使用。在这种情况下，形成存储器单元，在该存储器单元中，深沟槽合并，并且掩埋带外扩散(BSOD)作为重叠区域导电接合在一起。
在另一变型中，参考图7描述的实施例与参考图6在上面示出和描述的实施例相结合。在这种情况下，提供这样的存储器单元，其中在深沟槽的设置在半导体衬底的BOX层之下的下部设置单个接合的存储节点。
虽然根据本发明的特定优选实施例描述了本发明，只要不脱离仅由下面所附的权利要求所限定的本发明的真实范围和精神，可以进行许多修改和改进。
工业适应性
本结构及其制造方法在集成电路的制造中是有用的，并且对于包括具有多个端口并且包含沟槽电容器的动态随机存取存储器的集成电路是特别有用的。
Claims (20)
1.一种包括存储器的集成电路，所述存储器包括：
存储器单元阵列，每个存储器单元包括：
多个电容器(102)，连接在一起作为单一电容源；
第一存取晶体管(104)，耦合在所述多个电容器(102)中的第一个与第一位线之间；
第二存取晶体管(106)，耦合在所述多个电容器(102)中的第二个与第二位线之间；
其中所述第一存取晶体管(104)的栅极连接至第一字线，并且所述第二存取晶体管(106)的栅极连接至第二字线。
2.根据权利要求1的包括存储器的集成电路，其中所述第一位线是读位线，并且所述第二位线是写位线。
3.根据权利要求1的包括存储器的集成电路，其中所述第一字线是读字线，并且所述第二字线是写字线。
4.根据权利要求1的包括存储器的集成电路，其中所述多个电容器(102)包括多个沟槽(204，604，704)，所述多个沟槽(204，604，704)包括在所述多个沟槽(204，604，704)中的每一个的下部中的存储节点(212)。
5.根据权利要求4的包括存储器的集成电路，其中所述多个沟槽电容器(202)包括两个沟槽电容器。
6.根据权利要求4的包括存储器的集成电路，其中所述存储节点(212)通过使得从所述沟槽(204，604，704)向外延伸的掩埋带外扩散区域(210，616)重叠而电连接在一起，从而所述存储节点(212)作为单个存储节点(S)而导电工作。
7.根据权利要求6的包括存储器的集成电路，其中，在自上而下平面图中，所述第一和第二字线被设置为在所述衬底(200)中沿第一方向延伸，并且所述第一和第二位线被设置为在所述衬底(200)中沿与所述第一方向不同的第二方向延伸，并且所述多个沟槽(204，604，704)被设置为在所述衬底(200)中沿与所述第一方向和所述第二方向不同的第三方向延伸。
8.根据权利要求7的包括存储器的集成电路，其中所述第一方向和所述第二方向基本上相互垂直。
9.根据权利要求1的包括存储器的集成电路，其中所述多个电容器(102)被设置在衬底(200)中的多个相邻沟槽(204，604，704)中，所述相邻沟槽(204，604，704)均具有在第一横向方向上的宽度，所述宽度等于最小光刻特征尺寸F或者比所述最小光刻特征尺寸F大出约20％，所述最小光刻特征尺寸F限定通过光刻构图所述衬底(200)可实现的特征的最小尺寸。
10.根据权利要求1的包括存储器的集成电路，其中所述多个电容器(102)被设置在衬底(200)中的多个相邻沟槽(204，604，704)中，所述相邻沟槽(204，604，704)以小于或约等于最小光刻特征尺寸F左右的距离被分隔，所述最小光刻特征尺寸F限定通过光刻构图所述衬底(200)可实现的特征的最小尺寸。
11.根据权利要求4的包括存储器的集成电路，其中所述多个沟槽(204，604，704)具有壁，所述多个沟槽(204，604，704)的所述壁包括基本上垂直部分和设置在所述基本上垂直部分之下的扩展部分，所述扩展部分从所述基本上垂直部分向外延伸，所述扩展部分重叠以形成连接的下部(712)。
12.根据权利要求4的包括存储器的集成电路，其中所述衬底(200)包括绝缘体上半导体(SOI)衬底。
13.根据权利要求11的包括存储器的集成电路，其中所述衬底(200)包括位于所述衬底(200)的主表面(205)下面且基本上与所述衬底(200)的主表面(205)平行的掩埋电介质区域(606)，以及在所述掩埋电介质区域(606)之上设置的有源半导体区域(602)，其中所述连接的下部(712)设置在所述掩埋电介质区域(606)之下。
14.一种制造存储器单元的方法，所述存储器单元具有用于允许对数据位进行读和写存取的多个端口，所述方法包括以下步骤：
在衬底(200)中形成多个沟槽(204，604，704)；
在所述多个沟槽(204，604，704)中的每一个的下部中形成存储节点(212)；以及
形成从所述多个沟槽(204，604，704)中的每一个向外延伸的掩埋带外扩散区域(210，616)，以便所述掩埋带外扩散区域(210，616)重叠以导电连接所述存储节点(212)，从而所述存储节点(212)作为单个节点(S)而工作。
15.根据权利要求14的制造存储器单元的方法，其中所述多个沟槽(204，604，704)中相邻的沟槽的外壁之间的横向距离小于或约等于最小光刻特征尺寸F。
16.根据权利要求15的制造存储器单元的方法，其中所述形成所述多个沟槽(204，604，704)的步骤还包括以所述最小光刻特征尺寸F标称地构图所述多个沟槽(204，604，704)，然后使用修正的反应离子刻蚀对所述多个沟槽(204，604，704)进行刻蚀，以增加从所述多个沟槽(204，604，704)中的每一个的中心向外在横向方向上的刻蚀量，以便所述多个沟槽(204，604，704)中相邻的沟槽的外壁之间的所述横向距离小于所述最小光刻特征尺寸F。
17.根据权利要求15的制造存储器单元的方法，其中所述形成所述多个沟槽(204，604，704)的步骤还包括以所述最小光刻特征尺寸F标称地构图所述多个沟槽(204，604，704)，然后使用各向异性刻蚀对所述多个沟槽(204，604，704)进行刻蚀，随后进行定时各向同性刻蚀，以便所述多个沟槽(204，604，704)中相邻的沟槽的外壁之间的所述横向距离小于所述最小光刻特征尺寸F。
18.根据权利要求14的制造存储器单元的方法，其中所述衬底(200)是单晶半导体或绝缘体上半导体衬底中的一种。
19.根据权利要求14的制造存储器单元的方法，其中所述形成多个沟槽(204，604，704)的步骤包括加宽所述多个沟槽(204，604，704)的下部(702)，以便所述下部(702)合并在一起以形成连接的下部(712)。
20.根据权利要求14的制造存储器单元的方法，还包括以下步骤：
在所述多个沟槽(204，604，704)中的每一个的上部中形成垂直晶体管(206)，其中所述垂直晶体管(206)通过所述掩埋带外扩散区域(210，616)电连接至所述存储节点(212)；以及
形成多个导体，所述多个导体电连接至所述垂直晶体管(206)，并且可用于运送多个控制信号以使所述垂直晶体管(206)工作，并且其中，在自上而下的平面图中，所述多个沟槽(204，604，704)沿与所述多个导体的取向方向不同的方向排列。
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