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Die
Erfindung betrifft eine Teststruktur zum Bestimmen der elektrischen
Eigenschaften einer Speicherzelle und insbesondere der elektrischen
Eigenschaften eines Auswahltransistors einer Speicherzelle in einem
Single-sided Buried Strap-DRAM-Speicherzellenfeld.
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Dynamische
Halbleiterspeicher mit wahlfreiem Zugriff (DRAM) enthalten eine
Matrix von Speicherzellen, welche in Form von Zeilen über Wortleitungen
und Spalten über
Bitleitungen verschaltet sind. Das Auslesen von Daten aus den Speicherzellen
oder das Schreiben von Daten in die Speicherzellen wird durch Aktivierung
geeigneter Wort- und Bitleitungen bewerkstelligt. Eine dynamische
Speicherzelle besteht im Allgemeinen aus einem Auswahltransistor
und einem Speicherkondensator, wobei der Auswahltransistor üblicherweise
als horizontal ausgelegter Feldeffekttransistor ausgestaltet ist
und zwei Diffusionsbereiche umfasst, welche durch einen Kanal getrennt
sind, oberhalb dessen ein Gate angeordnet ist, das mit einer Wortleitung
verbunden ist. Einer der Diffusionsbereiche des Auswahltransistors
ist mit einer Bitleitung und der andere Diffusionsbereich mit dem
Speicherkondensator verbunden. Durch Anlegen einer geeigneten Spannung über die
Wortleitung an das Gate schaltet der Auswahltransistor durch und
ermöglicht
einen Stromfluss zwischen den Diffusionsgebieten, um den Speicherkondensator über die
Bitleitung zu laden.
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Das
fortlaufende Bestreben, DRAM-Speicherchips zu verkleinern, hat zum
Entwurf von DRAM-Speicherzellen geführt, bei denen insbesondere
der Speicherkondensator die dritte Dimension nutzt. Als wesentliche
Ausführungsformen
von dreidimensionalen Speicherkondensatoren wurden Grabenkondensatoren
und Stapelkondensatoren entwickelt, wobei bei DRAM-Speicherzellen meist
der Grabenkondensatortyp verwendet wird. Der Grabenkondensator besteht
aus einem in das Halbleitersubstrat geätzten Graben, der mit einem
hochleitfähigen
Material gefüllt
ist, welches als eine innere Kondensatorelektrode dient. Die äußere Kondensatorelektrode
ist dagegen im Substrat vergraben und durch eine Dielektrikumsschicht
von der inneren Kondensatorelektrode getrennt. Die elektrische Verbindung
zwischen dem Diffusionsgebiet des Auswahltransistors und der ersten
inneren Kondensatorelektrode erfolgt im Allgemeinen im oberen Grabenbereich
durch einen üblicherweise
als Diffusionsgebiet ausgebildeten Kondensatoranschluss, den Buried
Strap.
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Zum
Herstellen von DRAM-Speicherzellenfeldern mit einer aus einem planaren
Auswahltransistor und einem Grabenkondensator bestehenden Speicherzelle
werden üblicherweise
Prozesstechnologien eingesetzt, bei denen der elektrische Übergang
unabhängig
von der Orientierung der Diffusionsgebiete der Auswahltransistoren
und der Grabenkondensatoren zueinander ist. Bei diesem Herstellungsverfahren
sind die aktiven Gebiete, d.h. die Diffusionsbereiche des Auswahltransistors,
in Reihen in eine erste Richtung und die Grabenkondensatoren in Reihen
in eine zweite Richtung, die quer zur ersten Richtung verläuft, angeordnet,
wobei die leitenden Übergänge zwischen
den aktiven Gebieten der Auswahltransistoren und den Grabenkondensatoren
an den sich überlappenden
Flächen
der senkrecht zueinander verlaufenden Reihen jeweils in beiden Kantenbereichen
der sich überlappenden
Fläche
in die erste Richtung ausgeführt
sind.
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Dieses
Double-sided Buried-Strap-Zellenfeldkonzept wird jedoch zunehmend
durch das Single-sided Buried-Strap-Konzept ersetzt, mit dem sich lithografisch
einfacher abzubildende Zellenfeldgeometrien herstellen lassen. Bei
dieser Zellenfeldtechnik werden die leitenden Übergänge zwischen den aktiven Gebieten
der Auswahltransistoren und den Grabenkondensatoren an den sich überlappenden Flächen der
senkrecht zueinander verlaufenden Reihen von aktiven Gebieten der
Auswahl transistoren in eine erste Richtung und Grabenkondensatoren
in eine zweite Richtung jeweils nur in einem einzigen Kantenbereich
in die erste Richtung der sich überlappenden
Fläche
in die erste Richtung ausgeführt.
Im gegenüberliegenden
Kantenbereich ist dagegen das aktive Gebiet des Auswahltransistors
vom darunterliegenden Grabenkondensator isoliert. Mit diesem Single-sided
Buried Strap-Zellenfeldkonzept ist insbesondere die Ausbildung einer
Checkerboard-Zellengeometrie möglich,
bei dem die Speicherzellen an den Kreuzungspunkten zwischen den
aktiven Gebieten der Auswahltransistoren und der Grabenkondensatoren
in benachbarten Reihen gegeneinander versetzt angeordnet sind.
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DRAMs
werden üblicherweise
in großer
Anzahl gleichzeitig auf einer Halbleiterscheibe, dem Wafer, hergestellt.
Nach Fertigstellen der DRAM-Speicher werden diese durch Ritzen und
Brechen bzw. Sägen
an dafür
vorgesehenen Zwischenräumen,
Kerfs, zerteilt. Die Halbleiterstücke mit den einzelnen DRAM-Speichern, die DRAM-Chips,
werden anschließend
in einem Gehäuse
eingebaut und mit Kontaktfahnen elektrisch leitend verbunden.
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Vor
dem Aufteilen der Wafer in die einzelnen Chips werden im Allgemeinen
Funktionstests der einzelnen DRAM-Speicherzellen auf Wafer-Ebene durchgeführt. Diese
Funktionstests sollen Aufschluss über die generelle Funktion
der Speicherzellen geben. Weiterhin lassen sich so die elektrischen
Eigenschaften der DRAM-Speicherzellen und dabei insbesondere der
Auswahltransistoren charakterisieren. Gleichzeitig werden Funktionstests
auch an Speicherzellen durchgeführt,
bei denen wichtige Parameter, insbesondere der Auswahltransistoren,
variiert werden können,
um mögliche
Toleranzen in der Speicherzelle festzustellen. Die erforderlichen
Messungen für
die Funktionstests werden dabei in der Regel nicht an den Speicherzellen
selbst durchgeführt,
sondern an speziellen Teststrukturen, die gemeinsam mit den DRAM-Speicherzellen
auf dem Wafer hergestellt werden, um zu gewährleisten, dass die Teststruk turen
Aufschluss über
die Funktionsfähigkeit
bzw. die elektrischen Eigenschaften der eigentlichen DRAM-Speicherzellen
geben. Die Teststrukturen werden in der Regel platzsparend zwischen
den DRAM-Speichern in den Kerfs, also den Bereichen, die später zum
Zerlegen des Wafers auf den einzelnen Chips dienen, ausgeführt.
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Zur
Messung der Teststrukturen werden im Allgemeinen automatische Tester
eingesetzt. Diese Tester weisen in der Regel eine Testnadelanordnung mit
25 in Reihe angeordneten Messspitze auf, die zur gleichzeitigen
Kontaktierung einer entsprechenden Anzahl von Kontaktflächen der
Teststrukturen dienen. Mithilfe der automatischen Tester werden
Ströme
und Spannungen an die Teststruktur angelegt und die elektrischen
Eigenschaften der zwischen den Kontaktflächen angeordneten Testbauteile
gemessen und ausgewertet, um Aussagen über die Güte des Herstellungsprozesses
der DRAM-Speicherzellen auf dem Wafer zu erhalten.
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Für das Double-sided
Buried Strap-DRAM-Speicherzellenkonzept sind bereits Teststrukturen
zur Messung der elektrischen Eigenschaften der einzelnen DRAM-Speicherzellen
und dabei insbesondere der Parameter der Auswahltransistoren bekannt.
Für die
Single-sided Buried Strap-Zellenkonzepte dagegen wurden im Stand
der Technik noch keine Teststrukturen für die einzelnen DRAM-Speicherzellen,
insbesondere die Auswahltransistoren, entwickelt, mit denen sich
auf einfache Weise und genau die elektrischen Eigenschaften der DRAM-Einheitszellen
ermitteln lassen.
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Aus
der
US 6,339,228 D1 sind
Teststrukturen für
ein Singlesided Buried-Strap-DRAM-Speicherzellenfeld bekannt.
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Aufgabe
der Erfindung ist es, eine Teststruktur zum Bestimmen der elektrischen
Parameter der DRAM-Speicherzelle und dabei insbesondere des Auswahltransistors
in einem matrixförmigen
Speicherzellenfeld nach dem Single-sided Buried Strap-Konzept bereitzustellen.
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Diese
Aufgabe wird durch eine Teststruktur gemäß Anspruch 1 und eine Teststruktur
gemäß Anspruch
3 gelöst.
Bevorzugte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.
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Eine
erfindungsgemäße Teststruktur
zum Bestimmen der elektrischen Eigenschaften von einen Auswahltransistor
und einen Speicherkondensator umfassenden Speicherzellen in einem
matrixförmigen
Zellenfeld, das nach dem Single-sided Buried Strap-Konzept aufgebaut
ist, bei dem die leitenden Übergänge zwischen
den aktiven Gebieten der Auswahltransistoren und der Speicherkondensatoren
an sich überlappenden
Flächen
der quer zueinander verlaufenden Reihen von aktiven Gebieten der
Auswahltransistoren und Speicherkondensatoren jeweils in einem einzigen
Kantenbereich der überlappenden Fläche ausgeführt sind,
weist eine Verbindung von Innenelektroden der Speicherkondensatoren
zweier benachbarter Speicherzellen auf, um eine Reihenschaltung
aus einem ersten Auswahltransistor und einem ersten Speicherkondensator
einer ersten Speicherzelle und einem zweiten Auswahltransistor und
einem zweiten Speicherkondensator einer zweiten Speicherzelle herzustellen,
wobei keine Verbindung der aktiven Gebiete des ersten und des zweiten Auswahltransistors
zwischen den ersten und den zweiten Auswahltransistor über eine
ankontaktierende Bitleitung erfolgt.
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Durch
diese erfindungsgemäße Auslegung der
Teststruktur wird gewährleistet,
dass die Geometrie der Teststruktur im Wesentlichen dem des regulären Single-sided
Buried Strap-DRAM-Speicherzellenfeldes
nachgebildet ist. Durch die elektrische Verbindung der Innenelektroden
der beiden benachbarten Speicherzellen wird die Single-sided Buried Strap-DRAM-Zellenfeldgeometrie
nur minimal verändert,
so dass die Testmessungen eine realistische Aussage über die
elektrischen Eigenschaften der Speicherzelle ermöglichen. Hierdurch lassen sich insbesondere
auch zusätzliche
Einflüsse
auf die elektrischen Eigenschaften, wie z.B. Zuleitungswiderstände oder
der Einfluss des Schaltens benachbarter Wortleitungen untersuchen.
Darüber
hinaus besteht die Möglichkeit,
bei der Messung die Potenziale der Gate-Elektroden der Auswahltransistoren bzw.
der benachbarten Wortleitungen und Speicherkondensatoren als zusätzliche
Parameter zu variieren, um die elektrischen Parameter der DRAM-Speicherzelle
möglichst
genau bestimmen zu können.
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Gemäß einer
bevorzugten Ausführungsform sind
die Speicherkondensatoren Grabenkondensatoren, wobei die Innenelektroden
der Grabenkondensatoren über
eine Tunnelstruktur miteinander verbunden sind. Diese Auslegung,
bei der vorzugsweise die Innenelektroden der beiden benachbarten
Grabenkondensatoren zusammen ausgeführt sind, führt nur zu einer minimalen
Abänderung
der regulären DRAM-Zellenfeldgeometrie
der Grabenkondensatoren.
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Eine
erfindungsgemäße Teststruktur
zum Bestimmen der elektrischen Eigenschaften von einen Auswahltransistor
und einen Speicherkondensator umfassenden Speicherzellen in einem
matrixförmigen
Zellenfeld, das nach dem Single-sided Buried Strap-Konzept aufgebaut
ist, bei dem die leitenden Übergänge zwischen
den aktiven Gebieten der Auswahltransistoren und der Speicherkondensatoren
an sich überlappenden
Flächen
der quer zueinander verlaufenden Reihen von aktiven Gebieten der
Auswahltransistoren und Speicherkondensatoren jeweils in einem einzigen
Kantenbereich der überlappenden Fläche ausgeführt sind,
weist eine weitere leitende Verbindung der Innenelektrode eines
Speicherkondensators einer Speicherzelle an dem Kantenbereich der
sich überlappenden
Fläche
in die erste Richtung, an den die leitende Verbindung zwischen dem
aktiven Gebiet des zugehörigen
Auswahltransistors und der Innenelektrode des Speicherkondensators
aufgeführt
ist, mit einer zur das aktive Gebiet des Auswahltransistors ankontaktierenden
Bitleitungen benachbarten Bitleitung auf.
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Durch
diese erfindungsgemäße Ausführung der
Teststruktur wird gewährleistet,
dass der Eingriff in die reguläre
DRAM-Speicherzellengeometrie
des Single-sided Buried Strap- Konzepts
minimal bleibt und gleichzeitig die elektrischen Eigenschaften eines einzelnen
Auswahltransistors mit zugehörigem
Speicherkondensator einer Speicherzelle bestimmt werden können. Beim
erfindungsgemäßen Teststrukturkonzept
wird weiterhin gewährleistet,
dass die Zuleitungseffekte bei der elektrischen Messung minimiert werden.
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Gemäß einer
bevorzugten Ausführungsform sind
die Innenelektroden der Speicherkondensatoren bei einer Vielzahl
von Speicherzellen als leitende Verbindungen an dem Kantenbereich
der sich überlappenden
Flächen,
an dem die leitende Verbindung zwischen dem aktiven Gebiet des zugehörigen Auswahltransistors
und der Innenelektrode des Speicherkondensators ausgeführt ist,
mit einer zur das aktive Gebiet des Auswahltransistors ankontaktierenden
benachbarten Bitleitung ausgeführt,
wobei die Länge
der zugehörigen
aktiven Gebiete der Auswahltransistoren und/oder die Breite der
zugehörigen Gate-Elektrode mit der
Wortleitung variiert. Mit diesem Teststrukturkonzept lassen sich
die elektrischen Eigenschaften vom Auswahltransistor verschiedener Auswahltransistorauslegung,
insbesondere solche, die sich im Rahmen der Toleranzen bei der Herstellung
ergeben, testen.
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Gemäß einer
weiteren bevorzugten Ausführungsform
sind die Speicherkondensatoren dabei als Grabenkondensatoren ausgeführt, die
in der Aufsicht einen im Wesentlichen rechteckigen Querschnitt besitzen,
wobei die leitende Verbindung zwischen dem aktiven Gebiet des Auswahltransistors
und der Innenelektrode des Grabenkondensators und der mit der zur
das aktive Gebiet des Auswahltransistors ankontaktierenden Bitleitung
benachbarten Bitleitung an einer Längsseite des rechteckigen Querschnitts des
Grabenkondensators ausgeführt
ist. Diese Auslegung ermöglicht
eine einfache Herstellung der Teststruktur mit hoher Toleranz, da
gewährleistet
ist, dass für
die Ausbildung der beiden leitenden Verbindungen ausreichend Platz
an der Kante des Speicherkondensators vorgegeben ist.
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Die
Erfindung wird anhand der beigefügten Zeichnungen
näher erläutert. Es
zeigen
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1 ein Single-sided Buried Strap-DRAM-Zellenfeld
mit Checker board-Geometrie, wobei 1A schematisch
das Zellenfeld in der Aufsicht, 1B das
Zellenfeld mit der Ebene der Buried Strap-Übergänge, 1C den
Schaltplan einer DRAM-Einheitszelle und 1D einen
Schnitt entlang der X-Linie
im Bereich des markierten Rechtecks in 1A darstellen;
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2 zeigt eine erste erfindungsgemäße Teststruktur,
wobei 2A einen Schaltplan, 2B eine
Aufsicht, 2C eine Schnittansicht entlang des
Pfeils in 2B und 2D eine
Aufsicht mit Grabenkondensator und der ersten Metallisierungsebene
zeigen; und
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3 eine zweite Ausführungsform einer erfindungsgemäßen Teststruktur,
wobei 3A schematisch eine Aufsicht
und 3B schematisch eine Schnittdarstellung zeigen.
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Die
Erfindung wird für
ein Single-side Buried-Strap-DRAM-Zellenfeldkonzept am Beispiel einer
Checker board-Geometrie erläutert.
Die Ausbildung der einzelnen Strukturen der dynamischen Speicherzelle
im Chip erfolgt vorzugsweise mithilfe der Siliciumplanartechnik,
die aus einer Abfolge von jeweils ganzflächig an der Oberfläche einer
Siliciumhalbleiterscheibe wirkenden Einzelprozessen besteht, wobei über geeignete
Maskierungsschritte gezielt eine lokale Veränderung des Siliciumsubstrats durchgeführt wird.
Bei der DRAM-Speicherherstellung
wird gleichzeitig eine Vielzahl von dynamischen Speicherzellen ausgebildet.
Im Folgenden wird kurz der Aufbau einer einzelnen DRAM-Speicherzelle
anhand 1C und D erläutert.
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In
DRAM-Speichern werden vorwiegend Ein-Transistorzellen eingesetzt,
deren Schaltbild in 1C gezeigt ist. Diese Ein- Transistorzellen
bestehen aus einem Speicherkondensator 1 und einem Auswahltransistor 2.
Der Auswahltransistor 2 ist dabei vorzugsweise als planarer
Feldeffekttransistor ausgelegt und weist eine Strom liefernde Source-Elektrode 21 und
eine Strom aufnehmende Drain-Elektrode 23 auf, zwischen
denen ein aktiver Bereich 22 angeordnet ist, in dem sich
ein stromleitender Kanal zwischen der Source-Elektrode 21 und der
Drain-Elektrode 23 ausbilden
kann. Über
dem aktiven Bereich 22 ist eine Isolatorschicht 24 und
eine Gate-Elektrode 25 angeordnet, die wie ein Plattenkondensator
wirken, mit dem die Ladungsdichte im aktiven Bereich 22 beeinflusst
werden kann.
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Die
Drain-Elektrode 23 des Feldeffekttransistors 2 ist über einen
Anschluss des Buried Strap 4 mit einer ersten Elektrode 11 des
Speicherkondensators 1 verbunden. Eine zweite Elektrode 12 des
Speicherkondensators 1 ist wiederum an eine Kondensatorplatte 5 angeschlossen,
die vorzugsweise allen Speicherkondensatoren der DRAM-Zellenanordnung gemeinsam
ist. Die Source-Elektrode 21 des Feldeffekttransistors 2 ist
mit einer Bitleitung 6 verbunden, um die im Speicherkondensator 1 in
Form von Ladungen gespeicherte Information ein- und auslesen zu
können.
Ein Ein- und Auslesevorgang wird dabei über eine Wortleitung 7 gesteuert,
die an die Gate-Elektrode 25 des Feldeffekttransistors 2 angeschlossen
ist, um durch Anlegen einer Spannung einen stromleitenden Kanal
im aktiven Bereich 22 zwischen der Source-Elektrode 21 und
der Drain-Elektrode 23 herzustellen.
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Als
Kondensatoren werden bei DRAMs in vielen Fällen Grabenkondensatoren eingesetzt,
um durch die dreidimensionale Struktur eine wesentliche Verkleinerung
der Speicherzellenfläche
zu erreichen. Ein Schnitt durch eine Speicherzelle mit einem Grabenkondensator
ist in 1D dargestellt. Der Grabenkondensator 1 weist
in einem tiefen Graben eine hochdotierte Schicht auf, die als Innenelektrode 11 dient.
Die Außenelektrode 12 wird
durch einen hochdotierten Bereich im unteren Grabenbereich um die Innenelektrode 11 herum
ausgebil det, wobei die Innenelektrode 11 und die Außenelektrode 12 durch eine
Dielektrikumschicht 13 getrennt sind. Der Auswahltransistor 2 ist
an den oberen Bereich des Grabenkondensators 1 angrenzend
ausgebildet und weist einen aktiven Bereich 20 auf, der
als hochdotierte Diffusionsgebiete die Source-Elektrode 21 und die Drain-Elektrode 22 umfasst,
wobei der dazwischenliegende Bereich den stromleitenden Kanalbereich 23 bildet. Über dem
Kanal 23 ist durch die Isolatorschicht 24 getrennt
die Gate-Elektrode 25 angeordnet. Die Gate-Elektrode 25 ist
dabei mit der Wortleitung (nicht gezeigt) verbunden. Die Source-Elektrode 21 ist
weiterhin über
einen Bitleitungskontakt 26 an die Bitleitung 6 angeschlossen.
Im oberen Grabenbereich ist die Drain-Elektrode 23 des
Auswahltransistors 2 mit der Innenelektrode 11 des
Grabenkondensators über
den Buried Strap-Anschluss 4 verbunden. Alternativ zu einem
Grabenkondensator 1 besteht auch die Möglichkeit, einen dreidimensionalen
Speicherkondensator mit einem Stapelkondensator, der über dem
Auswahltransistor 2 angeordnet ist, auszubilden.
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Ein
vorteilhaftes DRAM-Speicherkonzept ist das Single-sided Buried Strap-Konzept,
das in 1A schematisch für eine Checker
board-Geometrie dargestellt ist. Das Zellenfeld setzt sich dabei
aus in vertikalen Reihen verlaufenden Bitleitungen 6 und aus
in horizontalen Reihen verlaufenden Wortleitungen 7 zusammen.
Unter den vertikal verlaufenden Reihen von Bitleitungen 6 sind
die aktiven Gebiete 20 der Anschlusstransistoren 2 angeordnet,
die durch die Bitleitungskontakte 26 ankontaktiert werden.
Die Bitleitungskontakte 26 der einzelnen Reihen sind, wie
die Aufsicht in 1A zeigt, dabei in gegeneinander
versetzt angeordnet, um eine Checker board-Geometrie zu bilden. Die Speicherkondensatoren 1 sind
entlang der Wortleitungen 7 angeordnet und bilden ebenfalls
eine Checker board-Geometrie aus. In 1A ist
in der Aufsicht als Rechteck eine DRAM-Speicherzelle abgegrenzt,
deren Schnittansicht entlang der X-Linie in 1D dargestellt
ist.
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Der
Anschluss 4 der aktiven Gebiete 20 der Auswahltransistoren 1 an
die Speicherkondensatoren 2 ist im Bereich der sich überlappenden
Flächen ausgebildet,
wobei nach dem Singlesided Buried Strap-Konzept die Auswahltransistoren
mit den Speicherkondensatoren jeweils in einem einzigen Kantenbereich
der sich überlappenden
Fläche
in Richtung des aktiven Gebietes miteinander verbunden sind. Die
Buried Strap-Übergänge 4 zwischen
den Auswahltransistoren 2 und den Speicherkondensatoren 1 sind
in der Aufsicht in 1B, die die Buried Strap-Ebene
des Zellenfeldes darstellt, mit Kreisen markiert. Im Bereich der
Buried Straps weist der elektrische Übergang zwischen dem aktiven
Gebiet und der Innenelektrode des Speicherkondensators einen endlichen
Widerstand von ca. 15 kOhm auf. Im Bereich der Kreuze dagegen sind
die aktiven Gebiete 20 der Auswahltransistoren und die
Innenelektroden der Speicherkondensatoren 1 elektrisch
voneinander getrennt, d.h. es besteht keine elektrische Verbindung.
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2 zeigt eine erste erfindungsgemäße Teststruktur
zum Bestimmen der elektrischen Eigenschaften der Speicherzellen
im Single-sided Buried Strap-DRAM-Zellenkonzept. Die Teststruktur
ist vorzugsweise im Kerf-Bereich, d.h. im Bereich auf einem Wafer
zwischen zwei DRAM-Speicherchips ausgebildet. Zielsetzung ist dabei
ein möglichst
einfacher Testaufbau, der im Vergleich zu der herkömmlichen Speicherzellenausbildung
im Wesentlichen keine zusätzlichen
Prozessschritte benötigt.
Gleichzeitig soll die Teststruktur der Checker board-Geometrie möglichst
nahe kommen, um die elektrischen Parameter der DRAM-Speicherzelle
möglichst
genau nachzubilden.
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Erfindungsgemäß wird dies
dadurch erreicht, dass die Innenelektroden der Speicherkondensatoren
zweier benachbarter Speicherzellen in Richtung der Bitleitungen,
d.h. der aktiven Gebiete, miteinander verbunden sind, um eine Reihenschaltung
der zwei benachbarten Speicherzellen aus dem ersten Auswahltransistor,
dem ersten Speicherkondensator, dem zweiten Auswahltransistor und
dem zweiten Speicherkondensator herzustel len. Gleichzeitig ist die
Bitleitung zwischen dem ersten und zweiten Auswahltransistor unterbrochen.
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2A zeigt
die erfindungsgemäße Back-to-Back-Schaltung
der beiden Speicherzellen als Schaltbild. Eine Speicherzelle A und
eine Speicherzelle B weisen jeweils einen Auswahltransistor 2A, 2B auf,
der analog dem in 1C gezeigten Auswahltransistor
ausgebildet ist. Die beiden Auswahltransistoren 2A, 2B sind
jedoch über
einen gemeinsamen Speicherkondensator 1AB verbunden, der
eine einzelne Innenelektrode 11AB aufweist. Auch die Außenelektrode 12AB ist
einteilig ausgeführt,
wie in 2A gezeigt ist. Alternativ können jedoch
auch getrennte Außenelektroden
verwendet werden.
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Die
gemeinsame Innenelektrode 11AB ist jeweils über einen
Single-sided Buried Strap-Kontakt 4A, 4B mit dem
zugehörigen
Auswahltransistor 2A, 2B verbunden. Die beiden
Auswahltransistoren 2A, 2B wiederum sind jeweils
an Wortleitungen 7A, 7B und Bitleitungen 6A, 6B angeschlossen. 1B zeigt
eine Aufsicht auf die erfindungsgemäße Teststruktur mit einem Checker
board-Muster der Test-DRAM-Speicherzellen, die zu dem regulären Single-sided
Buried Strap-Speicherzellenkonzept in Checker board-Geometrie, wie
es in 1A dargestellt ist, im Wesentlichen
identisch ist. Im Bereich der Teststruktur sind jedoch, wie in 2D deutlich
zu erkennen, die von der Teststruktur nur die Ebenen der Speicherkondensatoren
und der Bitleitungen zeigt, zwei benachbarte Speicherkondensatoren 1A, 1B über ihre
Innenelektroden miteinander verbunden sind. Weiterhin ist die Bitleitung 6 zwischen
den beiden zugehörigen
Auswahltransistoren unterbrochen, so dass die beiden Auswahltransistoren 2A, 2B über getrennte
Bitleitungen 6A, 6B ankontaktiert sind. 2C zeigt
zur Verdeutlichung die erfindungsgemäße Teststruktur in Schnittdarstellung
entlang der Pfeillinie in 2B.
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Mit
der erfindungsgemäßen Teststruktur kann
eine Strom-Spannungskennlinie über den
Pfad Bitleitungsabschnitt 6A, Bitleitungskontakt 26A,
aktiver Bereich 20A des Auswahltransistors 2A,
Buried Strap 7A, überbrückte Innenelektrode 11AB der
beiden benachbarten Speicherkondensatoren 1A, 1B, Buried
Strap-Kontakt 7B, aktiver Bereich 20B des Auswahltransistors 2B,
Bitleitungskontakt 26B und Bitleitungsabschnitt 6B gemessen
werden. Weiterhin können
die elektrischen Potenziale VG1, VG2 an den Gate-Elektroden der
beiden Auswahltransistoren 2A, 2B bei dieser Messung
variiert werden. Zusätzlich besteht
die Möglichkeit,
die elektrischen Potenziale der benachbarten Wortleitungen und Speicherkondensatoren
zu modifizieren. Mit der erfindungsgemäßen Teststruktur, bei der die
Innenelektroden zweier benachbarter Speicherkondensatoren gemeinsam ausgebildet
oder über
eine Brücke
leitend miteinander verbunden sind und die Bitleitung zwischen den beiden
zugehörigen
Auswahltransistoren unterbrochen ist, wird die reguläre DRAM-Zellenfeldgeometrie
nach dem Single-sided Buried Strap-Konzept nur minimal verändert, so
dass eine Strom-Spannungskennlinie
der beiden Back-to-Back gekoppelten Elementarzellen genaue Aussagen über die
elektrischen Eigenschaften der DRAM-Elementarzellen einschließlich der
Zuleitungswiderstände
und des Einflusses des Schaltens benachbarter Wortleitungen ermöglicht.
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Eine
zweite erfindungsgemäße Ausführungsform
einer Teststruktur zum Bestimmen der elektrischen Eigenschaften
einer Speicherzelle im Single-sided Buried Strap-DRAM-Speicherzellenkonzept
ist in 3B dargestellt. Zielsetzung
dieser Teststruktur ist es, vor allem die Eigenschaften einer einzelnen
DRAM-Speicherzelle mit Auswahltransistor mit zugehörigem Speicherkondensator
bestimmen zu können
und dabei gleichzeitig die Möglichkeit zu
eröffnen,
die Kanallänge
im aktiven Bereich der Auswahltransistoren zu variieren und die
Zuleitungseffekte zu minimieren. Dies wird dadurch erreicht, dass
die Innenelektrode eines Speicherkondensators einer Test-DRAM-Speicherzelle
neben dem Buried Strap-Kontakt zum Auswahltransistor eine weitere leitende
Verbindung am selben Kantenbereich, an dem der Buried Strap-Kontakt
zwischen dem Auswahltransistor und der Innenelektrode des Speicherkondensators
ausgeführt
ist, mit einer zur das aktiven Gebiet des Auswahltransistors ankontaktierenden Bitleitung
benachbarten Bitleitung hat.
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3A zeigt
eine Aufsicht auf die erfindungsgemäße Teststruktur und 3B eine
schematische Schnittdarstellung. Der Auswahltransistor 2 wird
mit seinem aktiven Gebiet 20 über die zugehörige Bitleitung 61 und
den Bitleitungskontakt 26 angeschlossen, wobei das aktive
Gebiet 20 über
dem Buried Strap-Kontakt 7 mit der Innenelektrode 11 des Speicherkondensators 1 verbunden
ist. Der Speicherkondensator 1 ist über eine zusätzliche
leitende Verbindung 71, die vom Buried Strap-Kontakt 7,
der die Verbindung zum aktiven Gebiet 20 des Auswahltransistors 2 zur
Innenelektrode 11 des Speicherkondensators 1 herstellt,
elektrisch getrennt ist, über
ein weiteres aktives Gebiet 120 und einen weiteren Bitleitungskontakt 126 an
eine benachbarte Bitleitung 62 angeschlossen. Mit dieser
Auslegung ist es möglich,
eine Strom-Spannungskennlinie über den
Pfad Bitleitung 61, Bitleitungskontakt 26 des
Auswahltransistors 2, Buried Strap 7, Innenelektrode 11 des
Speicherkondensators 1, elektrische Verbindung 71,
aktives Gebiet 120, Bitleitungskontakt 126 und
Bitleitung 62 zu messen. Aus der Strom-Spannungskennlinie lässt sich
dann auf die elektrischen Eigenschaften des Auswahltransistors schließen.
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Weiterhin
besteht die Möglichkeit,
in einem Kerf-Bereich in Checker board-Geometrie eine Vielzahl von
Teststrukturen mit einer zusätzlichen
leitenden Verbindung am Kantenbereich der sich überlappenden Fläche, an
dem der Buried Strap-Kontakt zwischen dem aktiven Gebiet des Auswahltransistors und
der Innenelektrode des Speicherkondensators ausgeführt ist,
mit einer zur das aktive Gebiet des Auswahltransistors ankontaktierenden
Bitleitung benachbarten Bitleitung auszubilden, wobei die Länge der
zugehörigen
aktiven Gebiete der einzelnen Auswahltransistoren und/oder die Breite
der zugehörigen Gate-Elektrode mit der
Wortleitung variiert werden kann.
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Mit
der erfindungsgemäßen Teststruktur
ist es so möglich,
die Geometrie der Teststruktur im Wesentlichen dem entsprechenden
Single-sided Buried Strap-Speicherzellenfeldkonzept nachzubilden
und gleichzeitig die Zuleitungen zur Teststruktur möglichst
niederohmig zu halten, so dass das Messergebnis zur Bestimmung der
elektrischen Eigenschaften der Einheitszelle kaum beeinträchtigt wird. Gleichzeitig
können
durch Variation der Länge
der aktiven Gebiete und damit des stromleitenden Kanals der Auswahltransistoren
Toleranzen bei den Auswahltransistoren, die sich bei der Herstellung
des Speicherzellenfeldes ergeben, getestet werden.