CN100449650C - 单边埋入带式dram存储单元数组测试装置 - Google Patents

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Abstract

一种决定以单边埋入带式概念为基础而形成结构之矩阵式单元数组之存储单元电子特性之测试结构，具有一连接位于主动区域列方向之二相邻存储单元内部电极间，以便产生一串联电路，该电路包括第一存储单元中一第一选择晶体管及一第一储存电容以及第二存储单元中一第二储存电容以及一第二选择晶体管，第一及第二选择晶体管之主动区域藉由一形成接触位线而不在第一及第二选择晶体管间连接。或是，测试结构中一存储单元中一储存电容内部电极具有一另一导电连接位于该第一方向该重迭区域之边缘区域，于边缘区域，该导电连接被产生于选择晶体管主动区域与该储存电容内部电极之间，并抵达与接触该选择晶体管主动区域接触之位线相邻之一位线。

Description

单边埋入带式DRAM存储单元数组测试装置
技术领域
本发明系关于决定存储单元电子特性之测试结构，尤其是单边埋入带式(single-sides buried strap)DRAM存储单元数组之存储单元中之选择晶体管之电子特性。
背景技术
动态随机存取内存(DRAM)包括一存储单元数组，其经由字符线(word line)被连接成列的形式且经由位线(bit line)连接成行的形式。由于适合的字符线及位线的驱动使数据从存储单元被读出或数据被写入存储单元。动态存储单元通常包括一选择晶体管以及一储存电容，该选择晶体管一般是水平设计之场效晶体管(field effecttransistor)且包括由一通道隔离之二个扩散区域，于其上具有一闸极连接至一字符线。选择晶体管之其中一扩散区域连接至一位线，而另一扩散区域连接至储存电容。经由字将线施加适当的电压至闸极使选择晶体管导通并允许扩散区域之间的电流流动，以便经由位线对储存电容充电。
持续努力降低DRAM芯片尺寸已经造成DRAM存储单元的设计，尤其是其中的储存电容，使用第三维。已经发展出来的三维储存电容的基本实施例是沟槽电容(trench capacitors)以及堆栈电容(stackcapacitors)，沟槽电容型态一般被使用在DRAM存储单元中。沟槽电容包括被蚀刻至基板内且被填充用以做为内部电容电极之高导电性材料的沟槽。相反地，外部电容电极被埋在基板内且藉由一介电层与内部电容电极隔离。选择晶体管之扩散区域与第一内部电容电极之间的连接通常藉由被形成于一上部沟槽区域中之一电容连接，该连接通常是扩散区域的形式且被称为埋入带。
为产生具有包含一个平面选择晶体管及一个沟槽电容之存储单元的DRAM存储单元数组，通常使用以下的制程技术，亦即电性接面(junction)独立于选择晶体管之扩散区域与沟槽电容相对于对方的方向。在此制造方法中，此主动区域，亦即选择晶体管的扩散区域，位在被设置为第一方向的列，而沟槽电容被设置为第二方向的列，其相对于第一方向横向排列，选择晶体管之主动区域与互成直角之列的重迭区域上之沟槽电容之间的导电接面分别被产生在第一方向之重迭区域之二边缘区域。
此双边埋入带式单元数组的概念逐渐被单边埋入带式概念所取代，然而，其可被用以制造较容易被光刻(lithographically)对应之单元数组几何。在此种单元数组技术的情况中，位于第一方向之选择晶体管之主动区域及第二方向沟槽电容之列(互为直角)的重迭区域上之选择晶体管之主动区域与沟槽电容之间的导电接面分别仅在第一方向之重迭区域之第一方向的一个单一边缘区域被形成。相反地，在相对的边缘区域中，选择晶体管的主动区域与下方的沟槽电容隔离。此单边埋入带式单元数组的概念允许产生棋盘式的单元几何，尤其是，相邻列中之选择晶体管之主动区域与沟槽电容之间的交叉点的存储单元相互间被设置一偏移(offset)。
DRAMs通常在相同时间被大量产生于一半导体板，晶片上。当DRAM内存被完成时，它们在以分离为目的而被设置之彼此的空间，切口上，藉由断裂，切断或切割而被分离。具有个别DRAM内存，DRAM芯片之半导体片随后被并入一封装内并且被导电地连接至接触架。
在晶片被分离为个别的芯片之前，个别存储单元所用之功能测试通常在晶片阶段进行。这些测试功能意于指出存储单元一般的运作。这也允许DRAM存储单元之电子特性以及，因此尤其是选择晶体管之电子特性，被凸显出来。同时。功能测试也在可能改变重要参数之存储单元，尤其是选择晶体管，上来执行，以便建立存储单元中可能的公差。在此情况中，功能测试所需的测量一般不在存储单元本身执行，而是与DRAM存储单元一起在晶片上被形成之测试结构，以便确保此测试结构指示真实DRAM存储单元之操作性及电子特性。此测试结构一般以节省空间的方式被形成于DRAM内存之间的切口内，也就是后续被用以将晶片分离为个别芯片的区域。
为测试此测试结构，通常使用自动测试器。这些测试器一般具有测试针的设置，其具有设置成列且同时用以和测试结构上之对应的数个接触区域接触之25测量尖端。使用自动测试器，供应电流及电压给测试器，而设置在接触区域之间的测试组件的电子特性被测量及评估以便获得与晶片上DRAM存储单元之制程品质相关之描述。
对于双边埋入带式DRAM存储单元概念而言，测量个别DRAM存储单元之电子特性，以及同时，尤其是选择晶体管之参数，用之测试结构系为已知。另一方面，对于单边埋入带式单元概念而言，习知技术未曾发展任何个别DRAM存储单元，尤其是选择晶体管，之测试结构，其可被用以轻易地及正确地确认DRAM基本单元之电子特性。
US 6,339,228 D1已经揭露单边埋入带式DRAM存储单元数组用之测试结构(说明：此项目被记录在此决定之第2页第1段)。
发明内容
本发明之目的在提供一种以单边埋入带式概念为基础之测试结构，用以决定DRAM存储单元，且同时，尤其是在矩阵式之存储单元数组中之选择晶体管之电子特性。
为了实现上述目的，本发明提供了一种决定存储单元电子特性之测试装置，包括一选择晶体管以及一储存电容，于一单元数组之形式中，其中该选择晶体管具有包含一闸极电极之一主动区域，其中该主动区域电连接至一位线以及该储存电容中之一内部电极，而该闸极电极电连接至一字符线，其中该选择晶体管之该主动区域被设置在一第一方向的列，而该存储电容被设置在相对该第一方向横向地行走之一第二方向的列，其中在该主动区域与该储存电容之交叉列的重迭区域上，位于该选择晶体管之该主动区域与该存储单元中该储存电容之该内部电极之间的该导电连接分别被产生于该重迭区域之一单一边缘区域，其中该位线于该第一方向行进以便于该第一方向与该选择晶体管之主动区域连接，且该字符在该第二方向行进以便于该第二方向与该选择晶体管之该闸极电极接触，其中，二相邻存储单元之存储电容之内部电极互相连接，以便产生一串联电路，该串联电路包括第一选择晶体管，第一储存电容，第二储存电容以及该二相邻存储单元中之第二选择晶体管，该第一及第二选择晶体管之主动区域通过与该第一及第二选择晶体管形成接触之位线而不相连。
为了实现上述目的，本发明还提供了一种决定存储单元电子特性之测试装置，包括一选择晶体管以及一储存电容，于一单元数组之形式中，其中该选择晶体管具有包含一闸极电极之一主动区域，其中该主动区域电连接至一位线以及该储存电容中之一内部电极，而该闸极电极电连接至一字符线，其中该选择晶体管之该主动区域被设置在一第一方向的列，而该储存电容被设置在相对该第一方向横向地行走之一第二方向的列，其中在该主动区域与该储存电容之交叉列的重迭区域上，位于该选择晶体管之该主动区域与该存储单元中该储存电容之该内部电极之间的该导电连接分别被产生于该重迭区域之一单一边缘区域，其中该位线于该第一方向行进以便于该第一方向与该选择晶体管之主动区域连接，且该字符在该第二方向行进以便于该第二方向与该选择晶体管之该闸极电极接触，其中，一存储单元内之一储存电容之内部电极具有另一导电连接位于该第一方向之该重迭区域之该边缘区域上，于该边缘区域上该导电连接被产生于该选择晶体管之该主动区域与该储存电容之该内部电极之间，而抵达与该选择晶体管之该主动区域接触之该位线相邻之一位线。
基于本发明决定存储单元之电子特性之测试结构，包括，在以单边埋入带式形式为基础之一矩阵式单元数组内之一选择晶体管以及一储存电容，其中在选择晶体管及储存电容之主动区域之列(彼此互为直角)的重迭区域上之选择晶体管之间的导电接面以及储存电容之间的导电接面分别被形成于该重迭区域之一单一边缘区域，具有二相邻存储单元中之储存电容内之内部电极之间之一连接，以便产生一串联电路，包括一第一存储单元中之一第一选择晶体管以及一第一储存电容以及一第二存储单元中之一第二选择晶体管及一第二储存电容，第一及第二选择晶体管之主动区域经由一形成接触之位线被连接于第一与第二选择晶体管之间。
本发明测试结构的设计确保测试结构的几何实质上仿真一般单边埋入带式DRAM存储单元数组之几何。二相邻存储单元中之内部电极之间的电性连接仅些最小程度地改变单边埋入带式DRAM存储单元几何，这表示测试测量允许有关存储单元之电子特性之真实的描述。因此，尤其是，也可能检查电子特性上额外的干扰，例如电源线电阻或相邻字符线之切换影响。也可以在测量期间改变选择晶体管中闸极电极或是相邻字符线及储存电容上之电位做为额外的参数，以便能够尽可能正确地决定DRAM存储单元之电子参数。
依据较佳实施例，储存电容是沟槽电容，具有沟槽电容中之内部电极经由一隧道结构互相连接。此产生二相邻沟槽电容中之内部电极以便接在一起设计仅造成一般沟槽电容之DRAM单元数组几何之微小的修改。
基于本发明决定存储单元之电子特性之测试结构，包括，在以单边埋入带式形式为基础之一矩阵式单元数组内之一选择晶体管以及一储存电容，其中在选择晶体管及储存电容之主动区域之列(彼此互为直角)的重迭区域上之选择晶体管之间的导电接面以及储存电容之间的导电接面分别被形成于该重迭区域之一单一边缘区域，具有另一导电连接位于第一方向之重迭区域之边缘区域上，于该边缘区域上该导点连接被产生于相关晶体管与储存电容之内部电极之间，之存储单元中之储存电容内之内部电极与一位线之间，该位线和与该选择晶体管之主动区域连接之位线相邻。
本发明测试结构之形式确保对一般单边埋入带式DRAM存储单元几何之干预维持在最小程度且同时可以决定存储单元中具有相关储存电容之一单一选择晶体管之电子特性。此外，本发明测试结构确保电源线的影响在电子测量期间被降到最小。
依据一较佳实施例，多个存储单元之储存电容之内部电极是位于重迭区域之边缘区域上并连接和与选择晶体管之主动区域连接之位线相邻之位线之导电连接的形式，该导电连接在该导电区域被产生于该相关选择晶体管之主动区域与储存电容之内部电极之间，选择晶体管之相关主动区域之长度及/或与字符线相关之相关闸极电极之宽度可改变。此测试结构可被用以测试不同选择晶体管设计中的电子特性，尤其是从制造期间的公差所产生者。
依据另一较佳实施例，储存电容是沟槽电容的形式，其具有平面视图中之实指的矩形剖面，选择晶体管之主动区域与沟槽电容之内部电极之间的导电连接以及与和选择晶体管之主动区域接触之位线相邻之位线被产生在沟槽电容之矩形剖面之一长边上。此设计允许具有高准位公差之测试结构的简易产生，因为确保预先规定在储存电容的边缘产生足够的空间以便产生二导电连接。
附图说明
本发明将参照附图被更详细说明，其中：
第1图是具有棋盘几何之单边埋入带式DRAM单元数组，其中第1A图表示单元数组之平面图，第1B图表示具有埋入带式接面之阶层的单元数组，第1C图表示DRAM基本单元之电路图，而第1D图表示在第1A图以矩形标示之区域中沿X线之剖面；
第2图是本发明之第一测试结构，其中第2A图表示一电路图，第2B图表示一平面图，第2C图表示沿第2B图箭号之剖面图，而第2D图表示具有一沟槽电容及第一金属化平面之平面图；以及
第3图是基于本发明之第二实施例，其中第3A图表示平面图而第3B图表示剖面图。
具体实施方式
本发明系为使用棋盘几何之例之单边埋入带式DRAM单元数组而解释。芯片中动态随机存取存储单元的个别结构，较佳者，是使用硅(silicon)平面技术而产生，其包括在硅半导体晶片整个表面上一连串的个别动作，以及直接使用适当的罩幕步骤以对硅基板形成区域的改变。在DRAM内存制造中同时形成多个动态存储单元。以下参照第1C及1D图简要说明一单一DRAM以存储单元之设计。
DRAM内存显著地使用单一晶体管单元，其电路图表示在第1C图。这些单一晶体管单元包括储存电容1以及一选择晶体管2。在此情况中，选择晶体管2较佳者是平面场效晶体管的形式且具有传递电流之源极电极21以及接收电流之汲极电极23，在选择晶体管与电容之间有一主动区域22，于其中形成一电流导通通道于源极电极21与汲极电极23之间。于主动区域22之上有一隔离层24以及一闸极电极25，其如同一平板电容般动作，可被用以影响主动区域22中的电荷密度。
场效晶体管2之汲极电极23藉由埋入带4上之一连接被连接至储存电容1之上的第一电极11。储存电容1之上的第二电极12接着连接至电容板5，其对DRAM单元装置中之所有储存电容而言是共享的。场效晶体管2之源极电极21连接至位线6以便允许储存在电容中之电荷形式的信息被读出。在此情况中，读入及读出运作经由字符线7控制，其连接至场效晶体管2之闸极电极25以便经由电压的施加在源极电极21与汲极电极23之间的主动区域22中产生电流导通通道。
DRAMs中所使用的电容在许多情况中是沟槽电容，以便达成由三维结构所造成之存储单元区域中相当的降低。第1D图表示具有沟槽电容之存储单元之剖面图。沟槽电容1在一深的沟槽中具有高度掺杂(doped)层，该层被用以当成内部电极11。外部电极12由包围内部电极11之较低的沟槽中之一高度掺杂区域所形成，且内部电极11与外部电极12由一介电层13隔离。选择晶体管2被形成于接近沟槽电容1之上部区域且具有一主动区域20，其包括做为高度掺杂扩散区域之源极电极21及汲极电极22，位于其间的区域形成电流导通通道23。在通道23之上是闸极电极25，由隔离层24隔离。在此设置中，闸极电极25连接至字符线(未示出)。源极电极21也经由位线接触26连接至位线6。在较高的沟槽区域中，选择晶体管23之汲极电极23经由埋入的带式连接4而被连接至沟槽电容中之内部电极11。沟槽电容1的另一个选择也可产生具有堆栈电容之三维储存电容，其被设置在选择晶体管2之上。
DRAM内存的一个优点在于单边埋入带式的概念，其被表示为图一之棋盘几何。在此例中，单元数组是由垂直列中之位线6及水平列中的字符线7所组成。在位线6之垂直方向列下方的是连接晶体管2之主动区域20，其藉由位线接触26形成接触。个别列中的位线26在此例中互相具有一位移，如第1A图所示，以便形成棋盘几何。储存电容1沿字符线7设置且同样产生一棋盘几何。在第1A图中，DRAM存储单元被决定为平面视图中之矩形，且其沿X线之剖面图表示在第1D图。
选择晶体管1之主动区域20与储存电容2之间的连接4被产生在重迭区域中，包含选择晶体管之单边埋入带式概念具有在主动区域方向于重迭区域之单一边缘区域中个别相互连接之储存电容。选择晶体管2与储存电容1之问的埋入带式接面4在第1B图的平面图中系以圆圈标示，其表示单元数组之埋入带式阶层。在埋入带的区域中，主动区域与储存电容之内部电极之间的电性接面具有一个有限的电阻值，约15K奥姆(Ohm)。然而，在交叉区域，选择晶体管之主动区域20与储存电容1之内部电极互相电性隔离，亦即没有电性连接。
第2图表示本发明决定单边埋入带式DRAM单元形式之存储单元之电子特性之第一测试结构。此测试结构较佳者是产生在切口区域，亦即在晶片上二DRAM存储芯片之间。在此情况中，目标是测试设计尽量简单，且与习知存储单元设计相较之下，实质上不需要额外的处理步骤。同时，测试结构需要尽可能接近棋盘几何，以便尽可能正确地仿真DRAM单元内存之电子参数。
本发明藉由二相邻存储单元中之储存电容内的内部电极在位线的方向，亦即该主动区域，相互连接，以便产生二相邻存储单元之串联电路而达成，该串联电路包括第一选择晶体管，第一储存电容，第二选择晶体管以及第二储存电容。同时，位线在第一与第二选择晶体管之间被打断。
第2A图表示本发明二存储单元之背对背连接之电路图。存储单元A与存储单元B每一者具有一选择晶体管2A，2B，其为类似第1C图所示之选择晶体管设计。然而，二选择晶体管2A，2B经由具有一单一内部电极11AB之一共享储存电容1AB连接在一起。外部电极12AB也是集成设计，如第2A图所示。或者是，也可使用分离的外部电极。
共享内部电极11AB藉由个别的单边埋入带式接触4A，4B而连接至相关的选择晶体管2A，2B。二选择晶体管2A，2B依序分别连接至字符线7A，7B以及位线6A，6B。第1B图表示具有测试DRAM存储单元之棋盘图案之本发明测试结构之平面图，该棋盘图案实质上和第1A图所示之一般棋盘几何之单边埋入带式存储单元相同。然而，在测试结构的区域中，如从第2D图可清楚看见，其仅表示测试结构之储存电容及位线阶层，二相邻储存电容1A，1B经由其内部电极互相连接。此外，位线6在二相关选择晶体管之间被打断，因此二选择晶体管2A，2B经由分离的位线6A，6B而具有与它们的接触。为清楚之目的，第2C图表示沿第2B图箭号系本发明测试结构之剖面图。
本发明测试结构可经由包含位线区段6A，位线接触26A，选择晶体管2A之主动区域20A，埋入带7A，二相邻储存电容1A，1B之间的桥接内部电极11AB，埋入带1A，1B，埋入带接触7B，选择晶体管2B之主动区域20B，位线接触26B以及位线区段6B之路径被用以测量电流-电压特性。此外，二选择晶体管2A，2B之闸极电极上之电压VG1，VG2可为此测量而被改变。因此可以修改相邻字符线及储存电容之电位。本发明测试结构，其中二相邻储存电容中之内部电极被制造在一起或藉由一桥相互导电地连接且位线在二相关选择晶体管之间被中断，仅改变以单边埋入带式概念为基础之一般DRAM单元数组至最小的程度，这表示二区块对区块耦合之基础单元允许关于包括电源线电阻及切换相邻字符线之影响之DRAM基础单元之电子特性的正确描述。
本发明决定单边埋入带式DRAM存储单元之存储单元之电子特性之测试结构的另一实施例表示在第3B图。此测试结构可以决定，尤其是具有一选择晶体管及具有一相关的储存电容之一单一DRAM存储单元之特性，且同时，提供改变选择晶体管之主动区域内之信道长度以及使电源线影响为最小的选择。这是可达成的，在于邻近埋入带式接触之选择晶体管用之一测试DRAM存储单元中之储存电容内之内部电极在相同的边缘区域具有连接至另一位线之另一导电连接，其与选择晶体管之主动区域接触之该位线相邻。
第3A图表示本发明测试结构之平面图而第3B图表示剖面图。选择晶体管2之主动区域20经由相关的位线61及位线接触26而被连接，主动区域20经由埋入带式接触7连接至储存电容中的内部电极11。储存电容1经由额外的导电连接71连接至相邻的位线62，导电连接71与埋入带式接触7电性隔离，其经由另一主动区域120以及另一位线接触126产生从选择晶体管2之主动区域20至储存电容1之内部电极11之连接。此设计使得经由包括位线61，选择晶体管2之位线接触26，埋入带7，储存电容1之内部电极11，电性连接71，主动区域120，位线接触126以及位线62之路径的电流-电压特性的测量是可以的。此电流-电压特性随后可被用以推论选择晶体管的电子特性。
也可能在棋盘几何的切口区域中产生具有位于该重迭区域之边缘区域上，于该区域上该埋入带式接触被产生在该选择晶体管与该储存电容之内部接触之间，之一额外导电连接之连接至位线之多个测试结构，该位线与和选择晶体管之主动区域连接之位线相邻，个别选择晶体管之相关主动区域之长度及/或与字符线相关之相关闸极电极之宽度可被改变。
本发明测试结构因此可以使测试结构之棋盘几何仿真对应的单边埋入带式存储单元数组的概念，且同时维持电源线对测试结构之尽可能低的电阻值，因此决定基础单元之电子特性用之测试结果很难被损坏。同时，藉由改变主动区域的长度且因此改变选择晶体管之电流导通通道之长度，可以测试在制造存储单元数组时升高之选择晶体管之测试公差。

Claims (5)

1.一种决定存储单元电子特性之测试装置，包括一选择晶体管(2)以及一储存电容(1)，于一单元数组之形式中，其中该选择晶体管具有包含一闸极电极(25)之一主动区域(20)，其中该主动区域电连接至一位线(6)以及该储存电容中之一内部电极(11)，而该闸极电极电连接至一字符线(7)，其中该选择晶体管之该主动区域被设置在一第一方向的列，而该存储电容被设置在相对该第一方向横向地行走之一第二方向的列，其中在该主动区域与该储存电容之交叉列的重迭区域上，位于该选择晶体管之该主动区域与该存储单元中该储存电容之该内部电极之间的导电连接(4)分别被产生于该重迭区域之一单一边缘区域，其中该位线于该第一方向行进以便于该第一方向与该选择晶体管之主动区域连接，且该字符线在该第二方向行进以便于该第二方向与该选择晶体管之该闸极电极接触，
其中
二相邻存储单元之存储电容(1A，1B)之内部电极(11AB)互相连接，以便产生一串联电路，该串联电路包括第一选择晶体管(2A)，第一储存电容(1A)，第二储存电容(1B)以及该二相邻存储单元中之第二选择晶体管(1A)，该第一及第二选择晶体管之主动区域由于与该第一及第二选择晶体管形成接触之位线(6A，6B)而不相连。
2.如权利要求项第1项之测试装置，其中该储存电容是沟槽电容，而第一方向之二相邻存储单元之该沟槽电容之内部电极经由一隧道结构互相连接。
3.一种决定存储单元电子特性之测试装置，包括一选择晶体管(2)以及一储存电容(1)，于一单元数组之形式中，其中该选择晶体管具有包含一闸极电极(25)之一主动区域(20)，其中该主动区域电连接至一位线(6)以及该储存电容中之一内部电极(11)，而该闸极电极电连接至一字符线(7)，其中该选择晶体管之该主动区域被设置在一第一方向的列，而该储存电容被设置在相对该第一方向横向地行走之一第二方向的列，其中在该主动区域与该储存电容之交叉列的重迭区域上，位于该选择晶体管之该主动区域与该存储单元中该储存电容之该内部电极之间的导电连接(4)分别被产生于该重迭区域之一单一边缘区域，其中该位线于该第一方向行进以便于该第一方向与该选择晶体管之主动区域连接，且该字符线在该第二方向行进以便于该第二方向与该选择晶体管之该闸极电极接触，
其中
一存储单元内之一储存电容(1)之内部电极具有另一导电连接(71)位于该第一方向之该重迭区域之该边缘区域上，于该边缘区域上该导电连接被产生于该选择晶体管之该主动区域(20)与该储存电容之该内部电极之间，而抵达与该选择晶体管之该主动区域接触之该位线(61)相邻之一位线(62)。
4.如权利要求项第3项之测试装置，其中多个存储单元之该等储存电容之内部电极具有一另一导电连接位于第一方向上重迭区域之边缘区域上，于该边缘区域，该导电连接被产生于该选择晶体管之主动区域与储存电容之内部电极之间，而抵达与选择晶体管之主动区域连接之位线相邻之一位线，该选择晶体管之相关主动区域之长度及/或与字符线相关闸极电极之宽度可改变。
5.如权利要求项第3或4项之测试装置，其中该储存电容是沟槽电容，其具有平面视图中之实质的矩形剖面，该选择晶体管之主动区域与沟槽电容之内部电极之间的导电连接以及在该沟槽电容中该内部电极与一位线之间的导电连接被产生在该沟槽电容之该矩形剖面之一长边上，该位线相邻于与选择晶体管的主动区域接触的位线。
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