-
Die
Erfindung betrifft eine integrierte Schaltungsanordnung mit einem
Transistorarray aus vertikalen Auswahltransistoren, die in die Tiefe
eines Substrats hinein in Form paralleler und in Lateralrichtung
der Schaltungsanordnung laufender aktiver Stege aus Halbleitermaterial
gebildet sind und deren Drainanschlüsse durch unter den aktiven
Stegen vergrabene leitende Streifen und deren Gates durch einen
an der Seite der aktiven Stege vertikal geätzten Spacer gebildet sind,
wobei die vergrabenen Streifen jeweils Kontakt zu einer Elektrode
eines Speicherkondensators eines dem Transistorarray zugeordneten
Speicherzellenarrays herstellen und der vertikal geätzte Spacer
gleichzeitig eine Wortleitung für
die Speicherzellen des Speicherzellenarrays bildet und wobei jeder
Speicherkondensator in einem tiefen Graben gebildet ist, der jeweils
einen den vertikalen Auswahltransistor enthaltenden Abschnitt des
aktiven Stegs stirnseitig begrenzt und der mit leitendem Elektrodenmaterial
gefüllt
ist.
-
Eine
integrierte Schaltungsanordnung mit den oben genannten Merkmalen
ist aus
US 5 519 236 bekannt.
-
Die
andauernde Tendenz, Halbleiterspeicheranordnungen, wie DRAMs immer
weiter zu verkleinern, hat dazu geführt, dass man die Speicherkondensatoren
der Speicherzellen und die zugehörigen
Transistoren als vertikale Elemente in die Tiefe des Halbleitersubstrats
hineinbaut. Auf diese Weise tragen die vertikalen Auswahltransistoren,
die zugeordnet zu dem Speicherzellenarray als Transistorarray implementiert
sind, dazu bei, dass Halbleiterspeicheranordnungen mit einer Geometrie
der Speicherzelle von annähernd
F = 70 nm und kleiner realisiert und gleichzeitig die Leistungsfähigkeit
der Auswahltransistoren beibehalten werden konnten.
-
Die
beiliegende 1 zeigt
schematisch einen Querschnitt durch einen Abschnitt der bekannten integrierten
Schaltungsanordnung und zwar durch einen der die aktiven Halbleiterbereiche
bildenden aktiven Stege. In einem entsprechenden Prozess werden
in den mit Silizium ausgefüllten
aktiven Stegen Bulk-, Source- und Drainelektroden der FET-Auswahltransistoren
gebildet. In 1 sind
zwei benachbarte Transistorabschnitte der FET-Auswahltransistoren
ersichtlich, die in den aktiven Stegabschnitten einen n+-Sourcebereich 1,
einen Kanal bildenden p-Bereich 2 und eine mittels eines
vergrabenen Streifens gebildete n+-Drainelektrode 3 aufweisen.
In 1 sind weiterhin
zwei in einem tiefen Graben gebildete Speicherkondensatoren gezeigt,
die jeweils durch eine Kondensatorelektrode 6 (zum Beispiel aus
Polysilizium) und ein isolierendes Dielektrikum 9 dargestellt
sind. Die Kondensatorelektrode 6 der Speicherkondensatoren
steht über
einen leitenden Abschnitt 7 mit der Drainelektrode 3 (vergrabener Streifen)
des zugeordneten Auswahltransistors in Kontakt. 1 zeigt ferner Isolierschichten 8, 8a, 8b jeweils
zur Isolation der stirnseitigen Abschnitte 5a von umlaufenden
Gateelektrodenstreifen gegen die den Kanal bildenden p-Bereiche 2 und
die Drainelektrode 3 einerseits und gegen den leitenden
Kondensatorelektrodenabschnitt 6 andererseits. Der Gateelektrodenstreifen,
der sich an den Seiten des aktiven Stegs befindet und von dem in 1 lediglich der quer laufende
Abschnitt 5a ersichtlich ist, dient gleichzeitig als Wortleitung
für das
dem Transistorarray zugeordnete Speicherzellenarray. Ferner dient die
in 1 als Deckschicht
dargestellte Sourceelektrode 1 zur Herstellung eines Sourceanschlusses
der vertikalen FET-Transistoren mit einer zugeordneten (nicht gezeigten)
Bitleitung.
-
Da
der Prozess der Herstellung einer derartigen integrierten Schaltungsanordnung
mit einem Transistorarray aus vertikalen FET-Transistoren und vertikal
in tiefen Gräben
realisierten Speicherkondensatoren neu ist, müssen bei der Waferprozessie rung und
auch generell eine Aussage über
die bzw. eine Bewertung der Eigenschaften und Kennwerte der Auswahltransistoren
insbesondere hinsichtlich Leckströmen an verschiedenen Halbleiterübergängen, Kapazitäten/Überlappkapazitäten zwischen
verschiedenen Schaltungsabschnitten getroffen und außerdem Stresstests
zur Bewertung der Zuverlässigkeit
durchgeführt
werden. Außer
den Leckströmen müssen auch
andere Parameter charakterisiert werden können.
-
US 5,764,569 beschreibt
eine auf einem Speicherbaustein vorhandene Teststruktur, in der mehrere
Speicherzellen zu Testzwecken verbunden werden. Bei dieser Teststruktur
werden zur Charakterisierung des Ladungsgewinns nichtflüchtiger
Speicherzellen mehrere derartige Speicherzellen arrayartig miteinander
verbunden, wobei jedoch die Steuergates einiger oder aller Speicherzellen
des Arrays miteinander verbunden sind und ein gemeinsames Floatinggate
bilden.
-
Es
ist somit Aufgabe dieser Erfindung, eine Teststruktur für eine gattungsgemäße integrierte Schaltungsanordnung
zu ermöglichen,
die eine Aussage über
die bzw. eine Erfassung verschiedener Kennwerte der vertikalen FET-Transistoren
insbesondere eine Messung von Leckströmen und Kapazitäten an Übergängen der
Source- und Drainelektroden und an anderen Schnittstellen gestattet.
Eine derartige Teststruktur muss, um die vergrabenen Strukturen
messen zu können, über separate
Zuleitungen einen Zugang zur Unterseite der Auswahltransistoren
schaffen. Stromloser und stromtragender Zugang müssen separat vorhanden sein.
Die besonderen Anforderungen des neuen Prozesses hinsichtlich des
Wortleitungskonzepts, der Bildung vergrabener Streifen und der aktiven
Stege müssen
erfüllt
werden.
-
Die
obige Aufgabe wird durch den Gegenstand des Patentanspruches 1 gelöst.
-
Gemäß einem
wesentlichen Aspekt der Erfindung ist in die integrierte Schaltungsanordnung eine
Teststruktur integriert, die zur gemeinsamen Verbindung der Drainanschlüsse einer
Mehrzahl solcher vertikaler Auswahltransistoren als erste Verbindungsmittel
jeweils zwischen zwei benachbarten seitlich versetzten Auswahltransistoren
diagonal ausgedehnte und mit dem leitenden Elektrodenmaterial gefüllte tiefe
Gräben
aufweist, wobei der dort vorhandene vergrabene Streifen die Drainelektroden
der benachbarten vertikalen Auswahltransisto ren an der Überschneidung
der BS-Streifenform mit dem ausgedehnten tiefen Graben bildet.
-
Bevorzugt
weist die Teststruktur zweite Verbindungsmittel zur gemeinsamen
Verbindung der Sourceelektroden der durch die Teststruktur umfassten
Auswahltransistoren auf, und die zweiten Verbindungsmittel enthalten
bevorzugt Bitleitungskontakte und Bitleitungen der von der Teststruktur
umfassten vertikalen Auswahltransistoren.
-
Bei
einer Ausführungsform
der erfindungsgemäßen Teststruktur
sind zwei benachbarte Auswahltransistoren um jeweils eine Zelleneinheit
oder um mehrere Zelleneinheiten seitlich versetzt, und jeweils ein
tiefer Graben ist diagonal zwischen jeweils zwei seitlich versetzten
vertikalen Auswahltransistoren ausgedehnt.
-
Bei
einer anderen Ausführungsform
der erfindungsgemäßen Teststruktur
sind eine Vielzahl von vertikalen, jeweils seitlich versetzten Auswahltransistoren
durch die diagonal ausgedehnten tiefen Gräben kettenförmig miteinander verbunden
und es können
mehrere solche Ketten vorhanden sein. Dabei ist es zu bevorzugen,
dass die jeweilige Anzahl der miteinander verbundenen Auswahltransistoren
der einzelnen Ketten deutlich unterschiedlich ist. Die jeweils am
weitesten außen
links und rechts jeder Kette liegenden Transistoren ermöglichen über die
ersten und zweiten Verbindungsmittel den Zugang zu den zu testenden
dazwischen liegenden Auswahltransistoren.
-
Die
eine derartige Teststruktur aufweisende erfindungsgemäße integrierte
Schaltungsanordnung kann auf einem Wafer separat zwischen den eigentlichen
Chips (zwischen den herzustellenden Produkten) mit demselben Prozess
gebaut werden.
-
Die
obigen und weitere vorteilhafte Merkmale werden in der nachfolgenden,
sich auf die beiliegenden Zeichnungsfiguren beziehenden Beschreibung
näher erläutert. Die
Zeichnungsfiguren zeigen im Einzelnen:
-
1 den bereits erläuterten
schematischen Querschnitt durch einen Abschnitt einer vertikale FET-Transistoren
und in tiefen Gräben
gebildete Speicherkondensatoren aufweisenden integrierten Schaltungsanordnung;
-
2A eine schematische Aufsicht
eines Abschnitts eines ersten Ausführungsbeispiels einer erfindungsgemäßen Teststruktur,
die jeweils zwei seitlich versetzte vertikale Auswahltransistoren
durch einen diagonal zwischen ihnen ausgedehnten tiefen Graben verbindet;
-
2B eine Querschnittsansicht
längs der durch
Pfeile angedeuteten Schnittlinie E-A der 2A, wobei zwei vertikale Auswahltransistoren
ersichtlich sind, die Rücken
an Rücken
durch einen dazwischen ausgebildeten diagonal ausgedehnten tiefen
Graben verbunden sind;
-
2C schematisch ein Ersatzschaltbild
mit diskreten Elementen des in den 2A und 2B dargestellten Abschnitts
der Teststruktur, wobei Verbindungsmöglichkeiten der durch den diagonal
ausgedehnten tiefen Graben miteinander verbundenen vertikalen Auswahltransistoren
veranschaulicht sind;
-
3A eine schematische Aufsicht
einer Teststruktur gemäß einem
zweiten Ausführungsbeispiel,
die beispielhaft zehn Transistoren als Testobjekte (DUT) miteinander
verbindet, und
-
3B ein Ersatzschaltbild
mit diskreten Elementen des in 3A gezeigten
zweiten Ausführungsbeispiels
der erfindungsgemäßen Teststruktur.
-
In
der in 2A gezeigten
schematischen Aufsicht verbindet eine erfindungsgemäße Teststruktur
jeweils zwei benachbarte und seitlich versetzte vertikale FET-Auswahltransistoren.
Gezeigt sind von links nach rechts mehrere vertikale aktive Stege
AT, die zu beiden Seiten jeweils Wortleitungen WL aufweisen, horizontal
parallel laufende Bitleitungen BL und vergrabene leitende Streifen
BS, die dort gebildet sind, wo die BS-Maske einen tiefen Graben
DT (2B) schneidet. Bezogen
auf 1 wurde bereits
ausgeführt,
dass kein direkter Zugang von außen zu den Drainelektroden
der vertikalen Transistoren bzw. zu den vergrabenen Drainkontakten
möglich ist.
-
Um
eine Aussage über
die bzw. eine Erfassung der Kennwerte der vertikalen FET-Transistoren zu
ermöglichen,
bildet das in den 2A–2C veranschaulichte erste
Ausführungsbeispiel
der integrierten Teststruktur eine "Rücken
an Rücken"-Verbindung zwischen
jeweils zwei benachbarten, seitlich versetzten vertikalen Auswahltransistoren,
da bei einem solchen vertikalen Transistor die vergrabenen Drainelektroden
(gebildet bei der Überschneidung der
BS-shape mit dem tiefen Graben DT und dem aktiven Steg AT) nicht
zugänglich
sind. Insgesamt zeigt 2A vier
Paare von durch die diagonalen DT-Abschnitte miteinander verbundenen
FET-Auswahltransistoren. Um diese Verbindung herzustellen, weist die
integrierte Teststruktur als erste Verbindungsmittel zwischen je
zwei gepaarten seitlich versetzten FET-Auswahltransistoren die diagonal
ausgedehnten und mit dem leitenden Elektrodenmaterial verfüllten tiefen
Gräben
DT auf. Zweite Verbindungsmittel, nämlich Sourcekontakte CB verbinden
die so gebildete Teststruktur mit separaten Bitleitungen BL an Punkten,
die in den 2A und 2B jeweils mit E und A kenntlich
gemacht sind.
-
2B zeigt eine schematische
Querschnittsansicht durch einen Abschnitt der 2A mit zwei auf diese Weise Rücken an
Rücken
verbundenen vertikalen Auswahltransistoren. In 2A ist die zwischen E und A verlaufende
Schnittlinie durch Pfeile angedeutet. 2B zeigt
deutlich, dass die beiden FET-Auswahltransistoren (1. Transistor
(links), 2. Transistor (rechts)) Rücken an Rücken über ihre Drainelektroden durch
einen ausgedehnten tiefen Graben DT miteinander verbunden sind.
Dieser tiefe Graben DT ist wie die Speicherkondensatoren, die zuvor
anhand der 1 beschrieben
worden sind, mit leitendem Elektrodenmaterial, zum Beispiel mit Polysilizium
gefüllt.
Der Strompfad geht von dem mit E bezeichneten CB-Kontakt durch den ersten Transistor
(links) in das Polysilizium des tiefen ausgedehnten Grabens DT und
dann durch den zweiten Transistor (rechts) zu dessen mit A angedeutetem CB-Kontakt. Wie erwähnt, sind
die CB-Kontakte E und A des ersten und zweiten Auswahltransistors
jeweils mit einer eigenen Bitleitung BL verbunden.
-
Weiterhin
ist zu bemerken, dass die durch die erfindungsgemäße Teststruktur
miteinander verbundenen beiden Auswahltransistoren separate Wortleitungen
WL haben, die eine unabhängige Steuerung
der Gates der beiden Auswahltransistoren ermöglichen.
-
2C zeigt ein Ersatzschaltbild
der in den 2A und 2B dargestellten Teststruktur
mit diskreten Elementen. Von dem an einer Bitleitung BL-i angeschlossenen
Eingang E geht der Strompfad durch einen CB-Kontakt CBlinks,
einen linken vertikalen Auswahltransistor T1, einen linken vergrabenen
Streifen RBS, den diagonal ausgedehnten tiefen Graben DT, einen
rechten vergrabenen Streifen RBS, einen rechten vertikalen Auswahltransistor
T2, einen rechten CB-Kontakt CBrechts zum
Ausgang A, der mit einer zweiten parallelen Bitleitung BL-o verbunden
ist. Ein zweites Paar derartig miteinander verbundener vertikaler
Auswahltransistoren T1 und T2 ist mit den selben Bitleitungen BL-i,
BL-o verbunden. Wie zuvor erwähnt,
sind prinzipiell die Gates der drainseitig durch den tiefen Graben
DT miteinander verbundenen Transistoren T1, T2 unabhängig voneinander
durch die in 2C beispielhaft
mit WL10 und WL11 angedeuteten separaten Wortleitungen steuerbar.
Dasselbe gilt für
das rechts gezeigte miteinander verbundene Paar von Auswahltransistoren
T1 und T2, deren Gates prinzipiell unabhängig voneinander durch die mit
ihnen verbundenen separaten Wortleitungen, hier durch die Wortleitungen
WL12 und WL13 angedeutet steuerbar sind.
-
2C zeigt durch gestrichelte
Linien eine Möglichkeit
auf, die Wortleitungen WL10 und WL12 der jeweils linken vertikalen
Auswahltransistoren T1 miteinander und die Wortleitungen WL11 und
WL13 der beiden rechten vertikalen Auswahltransistoren T2 miteinander
zu verbinden. Das heißt,
dass zum Beispiel jeweils alle geraden oder alle ungeraden Wortleitungen
miteinander verbunden sind, um dadurch eine parallele Ansteuerung
der Gates einer Reihe von Teststrukturen zu ermöglichen. Das in 2C gezeigte Ersatzschaltbild
macht deutlich, dass beide gepaarte Transistoren T1, T2 immer seriell
betrieben werden.
-
Während in
der zuvor beschriebenen, in den 2A–2C dargestellten Schaltungsanordnung
beispielhaft jeweils zwei seitlich versetzte vertikale Auswahltransistoren
durch die erfindungsgemäße Teststruktur
Rücken
an Rücken
miteinander verbunden sind, wird nun anhand der 3A und 3B ein
Ausführungsbeispiel
einer Teststruktur beschrieben, die eine größere Anzahl vertikaler Auswahltransistoren kettenförmig verbindet.
-
3A zeigt ähnlich wie 2A einen Abschnitt eines
Transistorarrays mit vertikal angeordneten aktiven Stegen AT und
einer horizontal angedeuteten, eine Bitleitung realisierende, Metallebene
M0. Ebenfalls zeigt 3A die
Layoutrepräsenta tion
eines vergrabenen Streifens BS, der die Drainelektroden der vertikalen
Auswahltransistoren an der Überschneidung
BS-shape mit dem
tiefen Graben DT und aktivem Steg AT bildet. Der tiefe Graben DT
hat, wie 3A zeigt, die
Form eines Zickzackstreifens. Die von der erfindungsgemäßen integrierten
Teststruktur gebildete Kette verbindet zehn Transistoren DUT miteinander,
und zwei äußerste zusätzliche
vertikale Auswahltransistoren dienen jeweils als linker und rechter
komplexer Drainanschluss E, A. Die in den 3A und 3B dargestellte
integrierte Teststruktur ermöglicht
somit den zu Messzwecken nötigen
Zugang zu den vergrabenen Strukturen (etwa an den Drains) der vertikalen
Auswahltransistoren, wobei stromloser und stromtragender Zugang
separat vorhanden sind. Zur besseren Übersicht sind die Wortleitungen
in 3A weggelassen, obwohl
sie in Wirklichkeit parallel zu den aktiven Stegen AT liegen. Der zickzackförmig verlaufende
tiefe Graben DT setzt sich aus diagonalen DT-Abschnitten zusammen,
die prinzipiell in derselben Weise gebildet sind, wie zuvor anhand
der 2A und 2B beschrieben worden ist. In 3B zeigt das Ersatzschaltbild
der in 3A schematisch
als Layout dargestellten Teststruktur. Der lange zickzackförmige DT
besteht aus den Abschnitten DT0 bis DT11 und verbindet zwölf vertikale Auswahltransistoren
T0 bis T11, von denen die zehn inneren das Testobjekt DUT bilden.
Der vertikale Auswahltransistor T0 links außen bildet den linken Anschluss
E. Der vertikale Auswahltransistor T11 rechts außen bildet den Anschluss A.
Sämtliche Sourceanschlüsse sind
durch CB (Sourcekontakte zur Bitleitung) nach außen geführt. Die durch die Metallebene
M0 gebildete Bitleitung ist allen Sourceanschlüssen der zehn durch die erfindungsgemäße Teststruktur
zu testenden Auswahltransistoren DUT1–DUT10 gemeinsam, während die
CB-Anschlüsse für die FET-Auswahltransistoren
T0 und T11 links und rechts separat ausgeführt sind.
-
In
einer Ausführungsform,
die nicht gesondert dargestellt ist, weist die erfindungsgemäße Teststruktur
mehrere Ketten mit jeweils unterschiedlicher Anzahl von miteinander
verbundenen Auswahltransistoren auf, wobei die jeweilige Anzahl
der durch die Testketten miteinander verbundenen FET-Auswahltransistoren
deutlich unterschiedlich ist. So können beispielsweise jeweils
2, 10, 80 usw. vertikale Auswahltransistoren miteinander verbunden
sein.
-
Wie
bereits anhand der 3A und 3B ausgeführt, können die durch die erfindungsgemäße Teststruktur
miteinander verbundenen Auswahltransistoren entweder in Reihe oder
durch Verbindung entsprechender Wortleitungen und Bitleitungen miteinander
parallel geschaltet sein. Die in den 3A und 3B dargestellte Transistortestkette
gestattet auch die Eigenschaften der links- und rechts außen als
komplexe Drainteile wirkenden vertikalen FET-Transistoren T0 und
T11 zu evaluieren, da diese einen Einfluss auf die Messwerte der
eigentlich zu messenden miteinander verbundenen vertikalen FET-Transistoren
ausüben
können.
Insbesondere durch die Messung der Eigenschaften von Testketten mit
jeweils unterschiedlicher Anzahl der verbundenen vertikalen FET-Transistoren
kann ein auf diese Anschlusstransistoren zurückzuführender Offset erkenntlich
werden.
-
Durch
Hochlegen der Wortleitungen WLinks und WLrechts des Transistors T0 und des Transistors T11
werden diese geöffnet
und erlauben damit eine Erfassung von Leckströmen in die vergrabenen Streifen
BS hinein sowie in diverse Halbleiterübergänge in der Nähe der vergrabenen
Streifen BS.
-
Insgesamt
ermöglicht
eine mit einer derartigen Teststruktur ausgestattete integrierte
Schaltungsanordnung die Messung und die Auswertung von Leckströmen an unterschiedlichen
Halbleiterübergängen, eine
Messung und Auswertung von Kapazitäten und Überlappkapazitäten zwischen
unterschiedlichen Abschnitten der integrierten Schaltungsanordnung
sowie einen Stresstest zur Ermittlung der Zuverlässigkeit der gesamten integrierten Schaltungsanordnung.
-
- 1
- Sourceelektrode
(aktiver Steg)
- 2
- Kanal
bildender P-Bereich
- 3
- Drainelektrode
(vergrabener Streifen DS)
- 5a
- Abschnitt
der Gateelektrode (Wortleitung WL)
- 6
- Kondensatorelektrode
- 8,
8a, 8b
- Isolierschichten
- 9
- Dielektrikum
- 10
- Substrat
- AT
- aktiver
Steg
- BL
- Bitleitung
- CB
- Kontakt
zur Bitleitung (Sourcekontakt)
- BS
- vergrabener
leitender Streifen
- DT
- ausgedehnter
tiefer Graben bzw. zickzackförmiger
-
- tiefer
Graben
- A
- Ausgang
durch CB von der Bitleitung BL
- E
- Eingang
durch CB zur Bitleitung BL
- T0,
T1, T2, ..., T11
- vertikale
FET-Transistoren
- DUT
- Device
under Test
- M0
- Metallebene
0