CN1519945A - 集成电路装置 - Google Patents

Abstract

关于具有铅直FET选择晶体管与储存电容器之集成电路装置，在晶体管数组与指派的记忆胞元数组的每一情况中，该储存电容器系被铅直地形成至深沟渠(DT)基板的深度，一测试结构被集成，其可藉由导电电极材料而使复数彼此互相铅直FET选择晶体管(T1、T2)嵌入至延伸的深沟渠(DT)中。由于此种形式的测试结构，因而其可能用来评估在不同半导体连接以及在集成电路装置不同区段间之漏电流与电容的特性值，同时也可执行可靠度应力测试。

Description

集成电路装置

技术领域

本案系有关一种具有晶体管数组的集成电路装置，该晶体管数组包含铅直FET选择晶体管，其系被形成至由半导体材料所制成平行主动网络(AT)形式的一基板深度，而在该电路装置的侧向方向运行，其汲极端系藉由埋入在该主动网络(AT)下的导电带(BS)而形成，其闸极则藉由在该主动网络端铅直地蚀刻的间隙壁(spacer)而形成，在每一情况中该埋入带(BS)系与被指派给该晶体管数组的一记忆胞元数组的储存电容器电极接触，该铅直地蚀刻的间隙壁同时形成为了该记忆胞元数组的记忆胞元的一字符线，每一储存电容器系在一深沟渠(DT)中形成，其系将包含该选择晶体管的该主动网络(AT)之一区段限定在末端，且其系以导电电极材料填充。

背景技术

具有以上所述特性的集成电路装置系可由美国专利US 5 519 236得知。

在目前朝向更进一步缩小半导体内存装置(例如，DRAMs)的潮流趋势下，已经导致记忆胞元的储存晶体管与相关的晶体管系以做为进入至内存基板的铅直组件而被建立。在此种方式下，以做为被指派至给记忆胞元数组的晶体管数组而完成的铅直选择晶体管，其所促成的事实是已经可能了解具有近乎F等于70nm及以下且同时可维持选择晶体管性能的记忆胞元几何。所附的第1图系概略显示通过已知的集成电路装置一区段的剖面图，而更精确的说是通过形成主动半导体区域的其中一个主动网络。在相对应的制程中，FET选择晶体管的大量、源极、汲极系在硅填充的主动网络中形成。第1图显示FET选择晶体管两邻接的晶体管区段，在主动网络区段中，其具有一n⁺-形式源极区域1(n⁺-type source region 1)，一信道形成p-形式区域2(channel-forming p-type region 2)以及一藉由埋入带所形成的n⁺-形式汲极区域3(n⁺-type drain region 3)。此外，第1图亦显示两储存电容器，其系在深沟槽中形成，而在每一情况中系由电容器电极6(例如由多晶硅所制成)以及隔离介电层9所代表。储存电容器的电容器电极6系藉由导电区段7而与指派的选择晶体管的汲极3(埋入带)接触。而且，第1图亦显示隔离层8、8a、8b，其在每一情况中，一方面系为了周边的闸电极带的末端5a与信道形成p-形式区域2以及汲极3隔离，另一方面也与导电电容器电极区段6隔离。而闸极带，其系位于主动网络的侧边，但是在第1图中仅显示其侧向运转区段5a，而区段5a同时系做为指派给晶体管数组的记忆胞元数组之一字符线。再者，在第1图中系以覆盖层表示之源极1，其系用以产生具有指派位线的铅直FET晶体管之源极端(未显示)。

由于为了产生此类具有晶体管数组的集成电路装置之制程步骤是非常新的，其中晶体管数组系包含在深沟渠中为铅直的铅直FET晶体管与储存电容器，在晶圆制程期间且其亦为普遍的是必须做出关于选择晶体管的特性与特性值之叙述或是估计，而特别是关于在不同半导体连接的漏电流、在不同电路区段间的电容/重叠电容以及进行应力测试以评估可靠度。除了漏电流之外，其它的参数也必须能够被特性化。

发明内容

因此，本案的一个目的在于使一般类型的集成电路装置之测试结构其能容许铅直FET晶体管不同的特性值的叙述或是侦测，而特别是在源极与汲极的接面以及在其它的接口上漏电流与电容的量测。为了能够量测埋入的结构，此类的测试结构必须藉由单独的引线而提供到选择晶体管底面的存取，无电流(currentless)与载流(current-carrying)存取必须分别的提出。而关于字符线概念的新制程步骤之特殊要求，则必须符合埋入带与主动网络的形成。

上述的目的可依据权利要求而达成。

根据本案一个基本的观点，一测试结构系被集成至集成电路装置中，其中，测试结构系被集成至该集成电路装置中，该测试结构具有，为了复数此类的铅直选择晶体管汲极端的共同连接、做为第一连接装置而在每一情况中系位于两邻接的侧向地偏移的铅直FET晶体管间之深沟渠，其系以斜向地延伸并且以导电电极材料填充，而在此处所呈现的埋入带，其系在具有斜向地延伸的该深沟渠之BS带形式与该主动网络之交叉点上形成该铅直选择晶体管之汲极。

较佳地，该测试结构具有第二连接装置，用以做为被该测试结构包围的选择晶体管源极之共同连接，并且第二连接装置较佳是包含被测试结构包围的铅直选择晶体管之位线与位线接触。

在根据本案测试结构的一个实施例中，两邻接的选择晶体管系被在每一情况中一胞元单元或是复数胞元单元而侧向地偏移，以及在每一情况中深沟渠系在两侧向偏移的铅直选择晶体管间以斜向地方式而延伸。

在根据本案测试结构另一个实施例中，多重的铅直(在每一情况中系为侧向地偏移)选择晶体管系藉由斜向地延伸的深沟渠以链状形式而彼此互相连接，并且可呈现出复数此类的链状结构。在此种状况中，对于彼此互相连接的个别链接之各自的选择晶体管数量，其较佳系为显著地不同。分别位于每一链接外面最左边与最右边的晶体管能藉由第一与第二连接装置而存取介于中间而将被测试的选择晶体管。

根据本案之具有此类测试结构的集成电路，其可用相同的制程而被分别建立在实际芯片间的晶圆上(在将被生产的产品间)。

附图说明

以上所述与进一步有利的特性将由以下说明与所附图标而得以更详细的阐明，其中，具体地：

第1图系显示业已说明的通过具有形成于深沟渠中的铅直FET晶体管与储存电容器之集成电路装置一区段的概略剖面图；

第2A图系显示根据本案测试结构第一个示范性实施例的一区段之概略平面图，其显示在每一实施例中，两侧向地偏移的铅直选择晶体管藉由在晶体管间斜向地延伸的深沟渠之连接；

第2B图为沿着第2A图箭头所指示的线E-A区段之剖视图，显示两铅直选择晶体管，其系藉由在晶体管间所形成的斜向地延伸的深沟渠而背对背连接；

第2C图系概略显示具有第2A图与第2B图中所阐明之测试结构区段分离组件的等效电路图，图标系显示藉由斜向地延伸的深沟渠而彼此互相连接的铅直选择晶体管连接的可能性；

第3A图系显示根据第二个示范性实施例的测试结构之概略平面图，其藉由实施例连接10个晶体管而做为一测试对象(DUT)；以及

第3B图系显示具有第3A图中所示根据本案测试结构第二个示范性实施例的分离组件之等效电路图。

具体实施方式

第2A图所示的概略平面图中，根据本案的测试结构其在每一情况中系连接两邻近的且侧向地偏移的铅直FET选择晶体管。图中显示了由左到右的复数铅直主动网络AT，于每一情况中在其两边皆具有字符线WL、水平地串联运行的位线BL以及在BS屏蔽与深沟渠DT交叉处形成之埋入的导电带BS(第2图B)。而在参考第1图时已经说明的铅直晶体管的汲极或者是埋入的汲极接触并不能直接从外面而被存取。

为了能够叙述或是侦测有关铅直FET晶体管的特性值，因为该植入的汲极(在带有深沟渠DT的BS形态与主动网络AT之交叉处形成)在此类铅直晶体管中并不是可进入的(not accessible)，于第2A图到第2C图中所示集成测试结构的第一个示范性实施例中，其形成了一种在每一情况中两邻近的、侧向地偏移的铅直选择晶体管间“背对背”的连接。第2A图中共显示了四对藉由斜的DT区段而彼此互相连接的FET选择晶体管。为了产生此连接，于每一情况中其在两配对的侧向地偏移的FET选择晶体管间，集成测试装置具有做为第一连接装置而以导电电极材料填充的斜向地延伸的深沟渠DT。第二连接装置，也就是源极接触CB，其连接该测试结构，从而形成将位线以点来隔开，此点在每一情况中系以第2A图与第2B图中的E与A来识别。

第2B图系显示通过第2A图中带有以此方式而背对背连接的两铅直选择晶体管区段之概略剖视图。在E与A间运行的区段线在第2A图中系以箭头来指示。第2B图清楚地显示两FET选择性晶体管(第一晶体管(左)、第二晶体管(右))系透过其汲极而靠延伸的深沟渠以背对背的方式彼此互相连接。诸如于上所描述关于第1图的储存电容器，该深沟渠DT系以导电电极材料来填充，举例来说其可用多晶硅来填充。电流路径系从设计为E的CB接触开始，接着通过第一晶体管(左)而进入延伸的深沟渠DT的多晶硅，然后通过第二晶体管(右)而到达其CB接触(系以A表明)。如所描述的，第一选择晶体管与第二选择晶体管的CB接触E与A，其在每一情况中系被连接至一隔开的位线BL。

再者，应该注意的是，藉由根据本案测试结构而彼此连接的两选择晶体管，其具有分别的字符线WL，其可独立控制两选择晶体管的闸极。

第2C图系显示第2A图与第2B图中所阐明之具有分离组件之测试结构的等效电路图，图标系显示藉由斜向地延伸的深沟渠而彼此互相连接的铅直选择晶体管连接的可能性。从连接至一位线BL-i的输入E，电流路径系流经CB接触CB_left、左边的铅直选择晶体管T1、左边的埋入带RBS、斜向地延伸的深沟渠DT、右边的埋入带RBS、右边的铅直选择晶体管T2、右边的CB接触CB_right而到达连接至第二串联位线BL-o的输出A。以此种方式彼此互相连接的第二对铅直选择晶体管T1与T2，其系被连接至相同的位线BL-i、BL-o。如以上所描述，原则上，透过深沟渠DT在汲极端彼此互相连接之晶体管T1、T2的闸极，其可由分别的字符线而独立的控制，其中该字符线在第2C图的实例中系以WL10与WL11来表示。相同的应用亦存在于右边所显示的互相连接的选择晶体管T1、T2中，其闸极原则上也是由被连接至该闸极的各自的字符线而独立地控制，于此系以自元线WL12与WL13来表示。

第2C图系使用虚线来显示将各自左边的铅直选择晶体管T1的字符线WL10、WL12分别连接至两右边的铅直选择晶体管T2的字符线WL11、WL13之可能性。换言之，藉由实施例在每一状况下所有偶数或是基数的字符线系彼此互相连接，因而其可使一系列测试结构的闸极能够串联的驱动，而在第2C图所显示的等效电路图可清楚显示配对的晶体管T1、T2一直是串联地运作。

鉴于第2A图至第2C图中所显示之上述电路装置，藉由实施例，在每一实施例中两侧向地偏移的铅直选择晶体管系透过根据本案的测试装置而以背对背的方式而彼此互相连接。以下将透过第3A图与第3B图来说明以链状形式连接较大量铅直选择晶体管的示范性实施例。

类似于第2A图，第3A图系显示具有铅直设置的主动网络AT之晶体管数组区段，以及以水平显示并实现为位线的金属平面M0。第3A图亦显示埋入带BS的布局表示，其系在形成BS形式与深沟渠以及主动网络AT之交叉点上形成铅直选择晶体管之汲极。如第3A图所示，深沟渠DT系具有锯齿带状形式，根据本案的测试装置所形成的链系使10个晶体管DUT彼此互相连接，并且两最外面、另外的铅直选择晶体管在每一情况中系分别做为左边与右边的复合汲极端E、A。第3A图与第3B图所示之集成测试装置，其因而为了量测目的而能够对铅直选择晶体管的埋入结构(例如在汲极)进行必要的存取，无电流与载流存取则分别地呈现。为了更清楚起见，在第3A图中因而省略了字符线，虽然其实际上系串联至主动网络AT。而深沟渠DT为连续锯齿的形式，系由斜的DT区段所组成，其原则上系以与在第2A图与第2B图中所描述之相同方法所形成。第3B图为系概略显示在第3A图中测试装置的等效电路图之布局，长锯齿DT包含区段DT0至DT11并且连接12个铅直选择晶体管T0至T11，而10个里面的晶体管则形成测试对象DUT。在左外侧的铅直选择晶体管T0其形成左端E，在右外侧的铅直选择晶体管T11则形成右端A。所有的源极端系经由CB(至位线的源极接触)被路由至外面，当为了左边与右边的FET选择晶体管的CB端被分别地具体化时，金属平面M0所形成的位线系为将被根据本案的测试装置测试的10个选择晶体管DUT1-DUT10所有的源极端所共享。

在一个未分别阐明的实施例中，根据本案的测试装置其具有复数链，该链在每一情况中则具有不同数量的彼此互相连接的选择晶体管，而透过测试链而彼此互相连接的FET选择晶体管之数量系明显地不同，因此，藉由实施例，其可以是2、10、80等数量的铅直选择晶体管而彼此互相连接。

关于第3A图与第3B图如已经说明的，透过根据本案的测试装置而彼此互相连接的选择晶体管，其可藉由相对应字符线与位线的连接而以并联或是串联方式而互相连接。在第3A图与第3B图中所示的晶体管测试链其亦容许对做为复合汲极部分之左外侧与右外侧的铅直FET晶体管T0与T11之特性进行评估，其系因为该晶体管可影响互相连接且实际上将被量测的铅直FET晶体管之量测值之故。而特别是藉由量测测试链的特性，其中该测试链在每一情况中具有不同数量的连接的铅直FET晶体管，其可能用来确认可归因于这些连接晶体管的偏移。

藉由高阶驱动(high driving)晶体管T0与晶体管T1的字符线WL_left与WL_right，后者则被开启，也因而容许进入埋入带BS与进入在该埋入带BS上下的不同半导体接面之侦测。

总而言之，装备有此类测试结构的集成电路装置，其能够对不同半导体接面的漏电流进行量测与评估、对在集成电路装置不同区段间的电容与重叠电容进行量测与评估、并且也可进行应力测试以决定整个集成电路装置的可靠度。

组件符号说明

1   源极(主动网络)

2   信道形成P型区域

3   汲极(埋入带DS)

5a  闸极区段

6   电容器电极

8，8a，8b  隔离层

9   介电层

10  基板

AT  主动网络

BL  位线

CB  与位线接触(源极接触)

BS  埋入导电带

DT  延伸的深沟渠或锯齿的深沟渠

A   从位线BL经由CB输出

E   经由CB输入至位线

T0，T1，T2，…，T11  铅直FET晶体管

DUT 测试中的装置

M0  金属平面0

Claims (7)

1.一种具有晶体管数组的集成电路装置，该晶体管数组包含铅直FET选择晶体管，其系被形成至由半导体材料所制成平行主动网络(AT)形式的一基板深度，而在该电路装置的侧向方向运行，其汲极端系藉由埋入在该主动网络(AT)下的导电带(BS)而形成，其闸极则藉由在该主动网络端铅直地蚀刻的间隙壁(spacer)而形成，在每一情况中该埋入带(BS)系与被指派给该晶体管数组的一记忆胞元数组的储存电容器电极接触，该铅直地蚀刻的间隙壁同时形成为了该记忆胞元数组的记忆胞元的一字符线，每一储存电容器系在一深沟渠(DT)中形成，其于各情况系将包含该选择晶体管的该主动网络(AT)之一区段限定在末端，且其系以导电电极材料填充，其中

一测试结构系被集成至该集成电路装置，该测试结构具有，为了复数此类的铅直选择晶体管(T1、T2；T0、T1、T2、...、T11)汲极端的共同连接、做为第一连接装置而在每一情况中系位于两邻接的侧向地偏移的铅直FET晶体管(T1、T2)间之深沟渠(DT；DT1、DT2、...、DT11)，其系以斜向地延伸并且以导电电极材料填充，而在此处所呈现的埋入带(BS)，其系在具有斜向地延伸的该深沟渠(DT；DT1、DT2、...、DT11)之BS带形式与该主动网络(AT)之交叉点上形成该铅直选择晶体管之汲极。

2.如权利要求第1项所述的集成电路装置，其中该测试结构具有一第二连接装置(CB、BL)，用以做为被该测试结构包围的该铅直选择晶体管(T1、T2；T0、T1、T2、...、T11)源极之共同连接。

3.如权利要求第2项所述的集成电路装置，其中该第二连接装置系包含该铅直选择晶体管(T1、T2；T0、T1、T2、...、T11)的一位线(BL)与一位线接触(CB)。

4.如前述权利要求其中之一所述的集成电路装置，其中该邻接的选择晶体管(T1、T2)系被在每一情况中一胞元单元或是复数胞元单元而侧向地偏移，以及在每一情况中该深沟渠(DT；DT1、DT2、...、DT11)系在两侧向偏移的铅直选择晶体管间以斜向方式而延伸。

5.如前述权利要求其中之一所述的集成电路装置，其中该测试结构具有多重该铅直选择晶体管(T1、T2；T0、T1、T2、...、T11)的复数链接，其在每一情况中系彼此互相连接，每一链接的斜向地延伸的该深沟渠(DT；DT1、DT2、...、DT11)系具有在彼此互相连接的该选择晶体管(T0、T1、T2、...、T11)间的一锯齿路线。

6.如权利要求第5项所述的集成电路装置，其中藉由该测试装置而彼此互相连接之每一链接的选择晶体管数量系显著地不同。

7.如前述权利要求其中之一所述的集成电路装置，其中该测试装置的一链接之两最外面的选择晶体管(T0、T11)系藉由他们的源极端而分别由CB接触(CB)而被连接至各自相关的位线(BL)。

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