CN113629038B - 测试阵列结构、晶圆结构与晶圆测试方法 - Google Patents

测试阵列结构、晶圆结构与晶圆测试方法 Download PDF

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Abstract

本发明公开了一种测试阵列结构、晶圆结构与晶圆测试方法，测试阵列结构包括基板、第一胞、第二胞、第一与第二位线环以及四个字线。第一与第二胞中的每一个都具有依序排列且彼此连接在一起的第一漏极区、第一栅极区、源极区、第二栅极区以及第二漏极区。第一胞的第一漏极区与第一栅极区位于第一位线环内。第一胞的第二栅极区以及第二漏极区位于第一位线环与第二位线环之间。第二胞的第一漏极区与第一栅极区位于第二位线环内。第二胞的第二栅极区以及第二漏极区位于第一与第二位线环之外。第一胞的第二漏极区与第二胞的第一漏极区位于其中二个彼此最相邻的字线之间。借此，能够测试晶圆结构在二个不同方向上的电流泄漏，从而确认晶圆结构的品质。

Description

测试阵列结构、晶圆结构与晶圆测试方法
技术领域
本发明有关于测试阵列结构、晶圆结构与晶圆测试方法。
背景技术
对于半导体装置的制作，如何确认晶圆的品质是一个很重要的课题。因此，在晶圆上能够执行多种不同的电性参数测试。对于被测试的晶圆来说，在被测试的晶圆上可以设置一个测试晶片，而工程师能通过量测测试晶片的电性，来确认被测试的晶圆的品质。
测试晶片可以是一个小型阵列测试元件组(mini array test element group,TEG)。然而，对于传统的具有容器的阵列测试元件组来说，是难以测试出于彼此垂直的二个方向上是否有电流泄漏的情况发生。
发明内容
为了达到上述目的，本发明的一些实施例有关于测试阵列结构、晶圆结构与晶圆测试方法。
本发明的一实施例有关于一种测试阵列结构。测试阵列结构包括基板、第一胞与第二胞、位于基板上的第一位线环与第二位线环，以及位于第一与第二位线环之上的第一字线、第二字线、第三字线与第四字线。第一与第二胞中每一个都具有依序排列并连接在一起的第一漏极区、第一栅极区、源极区、第二栅极区以及第二漏极区。第一胞的第一漏极区与第一栅极区位于第一位线环内。第一胞的第二栅极区以及第二漏极区位于第一位线环与第二位线环之间。第二胞的第一漏极区与第一栅极区位于第二位线环内。第二胞的第二栅极区以及第二漏极区位于第一与第二位线环之外。第一胞的第二漏极区与第二胞的第一漏极区位于第二与第三字线之间。
在一或多个实施方式中，第一与第二位线环中的每一个都是沿第一方向延伸的封闭椭圆环。
在一些实施方式中，第一、第二、第三以及第四字线彼此平行并延伸于垂直第一方向的第二方向。
在一或多个实施方式中，如前所述的测试阵列结构进一步包括多个电容。前述的第一与第二漏极区中每一个都分别连接至这些电容中相应的一个电容。
在一或多个实施方式中，第一胞的源极区位于第一位线环下并连接至第一位线环。第二胞的源极区位于第二位线环下并连接至第二位线环。
在一或多个实施方式中，第一胞的第一栅极区位于第一字线下并连接至第一字线。第一胞的第二栅极区位于第二字线下并连接第二字线。第二胞的第一栅极区位于第三字线下并连接至第三字线。第二胞的第二栅极区位于第二字线下并连接第四字线。
在一或多个实施方式中，如前所述的测试阵列结构进一步包括第三胞。第三胞具有依序排列并连接在一起的第一漏极区、第一栅极区、源极区、第二栅极区以及第二漏极区。第三胞的第一漏极区与第一栅极区位于第一与第二位线环之间。第三胞的第二栅极区以及第二漏极区位于第二位线环内。
在一或多个实施方式中，第一胞与第二胞中的每一个都具有通道区。第一胞与第二胞的通道区分别位于第一胞与第二胞中相应的第一与第二栅极区下。
本发明的另一实施例有关于一种晶圆结构。晶圆结构包括多个晶片，并且这些晶片至少其中之一具有如前所述的测试阵列结构。
本发明的又一实施例有关于一种晶圆测试方法。晶圆测试方法包括以下流程。施加开启电压于第一位线环，并施加关闭电压于第二位线环。分别施加开启电压于第一、第二、第三与第四字线并测量第一泄漏幅度，其中第一泄漏幅度为第一胞的第二漏极区与第二胞的第一漏极区之间的电流。施加关闭电压于第一与第三字线，施加开启电压于第二与第四字线，并且测量第二泄漏幅度，其中第二泄漏幅度为第一胞的第二漏极区与第二胞的第一漏极区之间的电流。比对第一泄漏幅度与第二泄漏幅度，以判断第一胞与第二胞之间是否发生电流泄漏。若第一胞与第二胞之间发生电流泄漏，标记晶圆结构为破损晶圆。
在一或多个实施方式中，测试阵列结构进一步包括第三胞。第三胞具有依序排列并连接在一起的第一漏极区、第一栅极区、源极区、第二栅极区以及第二漏极区。第三胞的第一漏极区与第一栅极区位于第一与第二位线环之间。第三胞的第二栅极区以及第二漏极区位于第二位线环内。并且晶圆测试方法进一步包括以下流程。测量第三泄漏幅度，其中第三泄漏幅度为第一胞的该二漏极区与该第三胞的第一漏极区之间的电流。根据该第三泄漏幅度的大小判断在第一胞与该第三胞之间是否发生电流泄漏。若第一胞与第三胞之间发生电流泄漏，标记晶圆结构为破损晶圆。
综上所述，本发明的测试阵列结构能够包括二个水平的位线环与多个垂直的字线，并且能够执行垂直与水平二个彼此垂直方向上的电流泄漏测试。测试阵列结构能够提供于被测试的晶圆结构上，使得被测试的晶圆结构的品质能够被确认。
以上所述仅是用以阐述本发明所欲解决的问题、解决问题的技术手段、及其产生的功效等等，本发明的具体细节将在下文的实施方式及相关附图中详细介绍。
附图说明
本发明的优点与附图，应由接下来列举的实施方式，并参考附图，以获得更好的理解。这些附图的说明仅仅是列举的实施方式，因此不该认为是限制了个别实施方式，或是限制了本发明权利要求的范围。
图1A根据本发明的一实施方式绘示测试阵列结构的俯视图；
图1B与图1C根据本发明的一实施方式绘示测试阵列结构的示意性俯视图；
图2、图3与图4分别绘示图1A的测试阵列结构中不同胞元的多个剖面图；
图5绘示图1B沿线段C1-C1’的剖面视图；
图6绘示图1C沿线段C2-C2’的剖面视图；
图7根据本发明的一实施方式绘示晶圆结构的示意性俯视图；
图8根据本发明的一实施方式绘示晶圆测试方法的流程图；
图9绘示在晶圆测试方法不同流程中测试阵列结构不同区域的电压关系图；
图10绘示在测试阵列结构中的不同位置的泄漏幅度的关系图；以及
图11绘示绘示图8的晶圆测试方法的接续流程。
主要附图标记说明：
100-测试阵列结构；110-基板；120-第一胞；122,130-漏极区；123,131-漏极端子；124,128-栅极区；126-源极区；132-通道区；140-第二胞；142,150-漏极区；143,151-漏极端子；144,148-栅极区；146-源极区；152-通道区；160-第三胞；162,170-漏极区；163,171-漏极端子；164,168-栅极区；166-源极区；172-通道区；200-晶圆结构；210-晶片；300-晶圆测试方法；310～390-流程；BLR1,BLR2,BLR3-位线环；WL1,WL2,WL3,WL4,WL5,WL6,WL7-字线；C1-C1’-线段；C2-C2’-线段；IA-隔离区。
具体实施方式
下文是举实施例配合附图进行详细说明，但所提供的实施例并非用以限制本发明所涵盖的范围，而结构运作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本发明所涵盖的范围。另外，附图仅以说明为目的，并未依照原尺寸作图。为便于理解，下述说明中相同元件或相似元件将以相同的符号标示来说明。
另外，在全篇说明书与权利要求所使用的用词(terms)，除有特别注明外，通常具有每个用词使用在此领域中、在此公开之内容中与特殊内容中的平常意义。某些用以描述本发明的用词，将于下或在此说明书的别处讨论，以提供本领域技术人员在有关本发明的描述上额外的引导。
在本文中，“第一”、“第二”等等用语仅是用于区隔具有相同技术术语的元件或操作方法，而非旨在表示顺序或限制本发明。
此外，“包含”、“包括”、“提供”等相似的用语，在本文中都是开放式的限制，意指包含但不限于。
进一步地，在本文中，除非内文中对于冠词有所特别限定，否则“一”与“该”可泛指单一个或多个。将进一步理解的是，本文中所使用的“包含”、“包括”、“具有”及相似词汇，指明其所记载的特征、区域、整数、步骤、操作、元件与/或组件，但不排除其所述或额外的其一个或多个其它特征、区域、整数、步骤、操作、元件、组件，与/或其中的群组。
请参照图1A。图1A根据本发明的一实施方式绘示测试阵列结构100的俯视图。如图所示，测试阵列结构100包括基板110、位线环BLR1、位线环BLR2、位线环BLR3、字线WL1、字线WL2、字线WL3、字线WL4、字线WL5、字线WL6、字线WL7以及多个胞元(cell)。这些胞元类似于存储器中的存储胞。在本实施方式中，这些胞元形成于基板110内并包括第一胞120、第二胞140与第三胞160。第一胞120、第二胞140与第三胞160的各个漏极端子(在基板110上以圆圈表示，请见后述)则位于基板110上。在图1A中，字线WL1、字线WL2、字线WL3、字线WL4、字线WL5、字线WL6与字线WL7依序排列。
在本实施方式中，第一胞120、第二胞140与第三胞160中的每一个都是由二个金属氧化物半导体场效晶体管(metal-oxide-semiconductor field-effect transistor,MOSFET)所组成。第一胞120、第二胞140与第三胞160中的每一个都具有形成于基板110内的二个漏极区、二个栅极区、一个共源极区以及通道区域。第一胞120、第二胞140与第三胞160的通道区，是分别位于第一胞120、第二胞140与第三胞160中相应的第一与第二栅极区下。隔离区域则可以被建立在二个胞元之间，借以使各个胞元与胞元之间彼此电性分离。在图1A中位于基板110上的圆圈是第一胞120、第二胞140与第三胞160等等多个胞元的漏极端子。这些漏极端子是分别连接至第一胞120、第二胞140与第三胞160中等等多个胞元的漏极区。为进一步详细说明，请参考接下来的讨论。
如图1A所示，由上至下，(第一)位线环BLR1、(第二)位线环BLR2与(第三)位线环BLR3都是封闭的椭圆环，这些封闭的椭圆环是沿x轴方向延伸，并且这些封闭的椭圆环在沿y轴方向上平行排列。位线环BLR1、BLR2与BLR3可以由导电材料所制成，并且连接至第一胞120、第二胞140与第三胞160。在图1A中，多个胞元(例如第一胞120、第二胞140与第三胞160)的多个漏极端子的部分位于位线环BLR1、BLR2与BLR3之内，而部分的漏极端子则位于位线环BLR1、BLR2与BLR3之间。
字线WL1-WL7形成于位线环BLR1、BLR2与BLR3之上。字线WL1-WL7并不直接电性连接至位线环BLR1、BLR2与BLR3。在本实施方式中，字线WL1-WL7是沿y轴方向延伸，其中y轴方向垂直于位线环BLR1、BLR2与BLR3延伸的x轴方向。字线WL1-WL7是用以连接至多个胞元(例如第一胞120、第二胞140与第三胞160)的多个栅极区，并且字线WL1-WL7能够用与控制在胞元内的MOSFET。在一些实施方式中，位线环的延伸方向交错于字线的延伸方向。
在图1A中，胞元(例如第一胞120、第二胞140与第三胞160)排列以形成胞元阵列。位线环BLR1、BLR2与BLR3围绕部分的漏极端子。字线WL1-WL7进一步形成于位线环BLR1、BLR2与BLR3之上。多个胞元中的多个漏极端子各个都位于位线环之间(例如位于位线环BLR1、BLR2与BLR3的其中之一内，或是位于位线环BLR1、BLR2与BLR3其中二者之间)并位于字线WL1-WL7之间。位线环BLR1、BLR2与BLR3与字线WL1-WL7形成多个矩形区域，并且多个胞元(例如第一胞120、第二胞140与第三胞160)的多个漏极端子是分别位于所述的多个矩形区域内。在一些实施方式中，漏极端子可以是电容器，并且每个胞元都可以是存储器的其中一个存储胞。
为了简单说明的目的，请参照图1B与图1C。图1B与图1C根据本发明的一实施方式绘示测试阵列结构100的示意性俯视图。在图1B与图1C中，仅有三个胞元，即第一胞120、第二胞140与第三胞160绘示呈现于基板110之上。
在图1B中，标示出的第一胞120与第二胞140是二个最相邻的胞元。在测试阵列结构100中，能够测量到第一胞120与第二胞140之间的电流泄漏。
图2绘示图1A的测试阵列结构100中第一胞120的剖面图。第一胞120包括漏极区122、栅极区124、源极区126、栅极区128以及漏极区130。每一个栅极区124与栅极区128分别都由一个半导体区域与围绕半导体区域的一个绝缘区域来形成。在图2提供的剖面上，由左至右可以认为是(第一)漏极区122、(第一)栅极区124、源极区126、(第二)栅极区128以及(第二)漏极区130依序排列并连接在一起。通道区132则位于栅极区124与栅极区128之下。隔离区IA是形成在第一胞120的两侧，借以电性隔绝第一胞120与其他位于基板110上的胞元。
在第一胞120中，漏极区122、栅极区124与源极区126形成一个MOSFET，漏极区130、栅极区128与源极区126则形成另一个MOSFET，并且二个MOSFET是共用一个源极区126。在一个具体的例子中，每一个胞元中的二个MOSFET是包括二个p型MOSFET。在一些实施方式中，每一个胞元中的二个MOSFET也可以是二个n型MOSFET。
在图2中，第一胞120进一步包括漏极端子123与漏极端子131。漏极端子123与漏极端子131分别连接至漏极区122与漏极区130。漏极端子123与漏极端子131可以是导电材料。在一些实施方式中，漏极端子123与漏极端子131可以包括电容器，使得第一胞120可以是一个由二个1T1C(one-transistor-one-capacitor)存储单元所组成的动态随机存取存储器(Dynamic Rando,Access Memory,DRAM)存储胞。相似地，在一些实施方式中，第二胞140与第三胞160也可以是相似的存储胞。换言之，第一胞120、第二胞140与第三胞160可以通过DRAM存储器的工艺来形成。
如图2所示，位线环BLR1是位于第一胞120的源极区126上。位线环BLR1是电性地连接至源极区126。二个最相邻的字线WL3与字线WL4则分别连接至栅极区124与栅极区128。同时参照图1A与图2，位线环BLR1的延伸方向(x轴方向)与字线WL3及字线WL4的延伸方向(y轴方向)实质上是彼此垂直。位线环BLR3是交错于字线WL3及字线WL4。
相似地，请参照图3。图3绘示图1A的测试阵列结构100中第二胞140的剖面图。第二胞140包括漏极区142、栅极区144、源极区146、栅极区148以及漏极区150。每一个栅极区144与栅极区148分别都由一个半导体区域与一个围绕半导体区域的绝缘区域来形成。在图3提供的剖面上，由左至右可以认为是(第一)漏极区142、(第一)栅极区144、源极区146、(第二)栅极区148以及(第二)漏极区150依序排列并连接在一起。通道区152则位于栅极区144与栅极区148之下。隔离区IA是形成在第二胞140的两侧，借以电性隔绝第二胞140与其他位于基板110上的胞元。
在本实施方式中，位线环BLR2是位于第二胞140的源极区146上。位线环BLR1是电性地连接至源极区126。字线WL5电性连接至栅极区144，以控制由漏极区142、栅极区144以及源极区146所形成的晶体管。字线WL6则电性连接至栅极区148，以控制由漏极区150、栅极区148以及源极区146所形成的晶体管。漏极端子143与漏极端子151是分别连接至漏极区142与漏极区150。
图4绘示图1A的测试阵列结构100中第三胞160的剖面图。第三胞160包括漏极区162、栅极区164、源极区166、栅极区168以及漏极区170。每一个栅极区164与栅极区168分别都由一个半导体区域与一个围绕半导体区域的绝缘区域来形成。在图4提供的剖面上，由左至右可以认为是(第一)漏极区162、(第一)栅极区164、(第二)源极区166、(第二)栅极区168以及漏极区170是依序排列并连接在一起。通道区172则位于栅极区164与栅极区168之下。隔离区IA是形成在第三胞160的两侧，借以电性隔绝第三胞160与其他位于基板110上的胞元。
如图4所示，位线环BLR2是电性连接至源极区166。字线WL4是电性连接至栅极区164，以控制由漏极区162、栅极区164以及源极区166所形成的晶体管。字线WL5则电性连接至栅极区168，以控制由漏极区170、栅极区168以及源极区166所形成的晶体管。漏极端子163与漏极端子171是分别连接至漏极区162与漏极区170。
同时参照图1B与图5。图5绘示图1B沿线段C1-C1’的剖面视图，以绘示第一胞120与第二胞140之间的具体结构。换言之，图5还绘示出二个最邻近的字线WL4与字线WL5之间的结构。如图5所示，第一胞120的漏极区130与第二胞140的漏极区142是位于二个最邻近的字线WL4与字线WL5之间。位线环BLR2的部分是位于漏极端子131与漏极端子143之间。漏极端子131与漏极端子143分别连接至漏极区130与漏极区142。
隔离区IA是位于漏极区130与源极区146之间，且隔离区IA是位于位线环BLR2之下，并且另一个隔离区IA是位于源极区146与漏极区142之间。隔离区IA是用以电性隔离第一胞120与第二胞140。在一些实施方式中，隔离区IA可以是浅沟槽隔离区(shallow trenchisolation,STI)。
在本实施方式中，二个隔离区IA是进一步围绕漏极区130与漏极区142。具体而言，隔离区IA是设置围绕胞元(例如第一胞120、第二胞140与第三胞160)，使得这些胞元彼此之间是电性隔离的。
一般而言，由于隔离区IA的存在，在第一胞120与第二胞140之间是没有电流可以流通的。若隔离区IA的电性隔绝功能因非预期的原因失效，则测试阵列结构100可以轻松地测量出第一胞120与第二胞140之间的电流泄漏。换言之，同时参照图1B与图5，沿y轴方向的电流泄漏能够被测量。因此，测试阵列结构100可以形成于一个半导体基板或晶圆上，以用于TEG测试，借以检验半导体基板或晶圆的品质。详情请见后续讨论。
请同时参照图1C与图6。图6绘示图1C沿线段C2-C2’的一剖面视图，绘示出第三胞160的漏极区162与第一胞120的漏极区130。漏极端子163与漏极端子131分别连接至漏极区162与漏极区130。隔离区IA位于漏极区162与漏极区130之间，或是围绕漏极区162与漏极区130。因此，漏极区162与漏极区130是通过隔离区IA来电性隔离，意即第三胞160是电性隔绝于第一胞120。
在图6中，字线WL4是连接至位于漏极区162与漏极区130之间的隔离区IA。一般而言，字线WL4是连接至其中一或多个胞元的栅极区，以控制在胞元内对应的晶体管。在这样的情况下，尽管在漏极区162和漏极区130之间没有栅极区，但是为了制造工艺的方便，字线WL4仍然形成并设置在漏极区162与漏极区130之间的区域上。
具体而言，测试阵列结构100可以基于DRAM存储器阵列来形成。在这样的情况下，每一个位线环(例如位线环BLR1、BLR2或BLR3)可以认为是由二个最相邻的位线所组成。由二个最相邻的位线的两端连接在一起，来形成一个位线环。因此，形成位线环的二个最相邻的位线，能够具有相同的电压。
在一些实施方式中，二个相邻的位线可以分别具有个彼此连接的端子，借以施加相同的电压。然而，从现代半导体的工艺的观点来看，在二个已经形成的位线上，要再提供二个额外的端子，是相当困难的，这是因为要考量到元件的尺寸。半导体元件的尺寸相当小。在本实施方式中，每一个位线环(例如位线环BLR1-BLR3)是一个一体成形的导电环，并且这些一体成形的位线环都是在同一道工艺下完成的。换言之，举例而言，每个位线环都是形成在基板110上导电的椭圆封闭环，并且这些椭圆封闭环是在一道工艺下由导电材料所形成。在这样的情况下，对于位线环来说，不需要通过设置额外的端子或接点于相邻的位线来形成位线环。在一些实施方式中，测试阵列结构100能够基于原本DRAM存储器工艺来制造。
此外，一般而言，由于隔离区IA，在相邻的第一胞120与第三胞160之间并不会有电流。在这样的情况下，若隔离区IA的电性隔绝功能因非预期的原因失效，则测试阵列结构100可以轻松地测量出第一胞120与第三胞160之间的电流泄漏。换言之，同时参照图1C与图6，沿x轴方向的电流泄漏也能够被测量。具体细节请见后续的讨论。
因此，测试阵列结构100可以用于在二个方向上侦测胞元与胞元之间(cell-to-cell)的电流泄漏，并且测试阵列结构100可形成在半导体基板或晶圆上，以用来做整体品质的测试，例如TEG测试。
图7根据本发明的一实施方式绘示晶圆结构200的示意性俯视图。晶圆结构200具有多个晶片，并且这些晶片至少其中一个具有如前所述的晶圆测试阵列。为了说明的目的，在图7中仅有晶片210绘示于晶圆结构上。因此，测试阵列结构100能够用于TEG测试，从而获得晶圆结构200的品质，借以判别晶圆结构200是否为一个破损的晶圆。
图8根据本发明的一实施方式绘示一晶圆测试方法300的流程图。晶圆测试方法300是通过测量一个晶圆结构(如图7的晶圆结构200)上的测试晶片(如图7的晶片210)，来确认晶圆结构200是否是破损的晶圆。在本发明中，如前所述的测试阵列结构100是形成在测试晶片210上，借以于一个晶圆结构提供TEG测试。用于TEG测试的晶圆测试方法300包括流程310至流程360。
在流程310，提供如图7所绘示，具有如前所述的测试阵列结构100的晶圆结构200。
如前所述，测试阵列结构100具有基板(例如基板110)、多个胞元(例如第一胞120、第二胞140与第三胞160)、多个位线环(例如位线环BLR1-BLR3)以及多个字线(例如字线WL1-WL7)。参照图2至图4，位线环BLR2连接至第二胞140的源极区146以及第三胞160的源极区166。字线WL3连接至第一胞120的栅极区124。字线WL4连接至第一胞120的栅极区128以及第三胞160的栅极区164。字线WL5连接至第二胞140的栅极区144以及第三胞160的栅极区168。字线WL7连接至第二胞140的栅极区148。
在这样的情况下，每个胞元都包括二个p型MOSFET。在晶圆测试方法300中，施加开启电压于源极区上，意指提供源极区一个驱动电压，反之施加关闭电压于源极区上，则意指为不施加任何电压而使源极区处于浮动电位。此外，在本实施方式，施加开启电压于栅极区上，意指于栅极区上施加高于p型MOSFET的阀值(threshold)电压的电压，借以开启胞元内晶体管。反之施加关闭电压于栅极区上，则意指不施加电压于栅极区上，而使晶体管保持关闭。
接续流程310，在流程320，施加开启电压于(第一)位线环BLR1并施加关闭电压于(第二)位线环BLR2上。在本实施方式中，意即提供驱动电压至位线环BLR1，而位线环BLR2则不连接驱动电压，而具有浮动电位。
进一步地，在流程330，施加开启电压于第一、第二、第三与第四字线。对于测试阵列结构100来说，第一、第二、第三与第四字线分别对应到字线WL3-字线WL4、字线WL5以及字线WL6，因此在本实施方式中，施加开启电压于字线WL3-WL6。字线WL3-WL6分别连接第一胞120、第二胞140与第三胞160不同的栅极区，因此施加开启电压于字线WL3-WL6，意即于字线WL3-WL6施加高于p型MOSFET的阀值电压的电压。随后，测量第一胞120的漏极区130与第二胞140的漏极区142之间的电流作为第一泄漏幅度。在流程330下，定义测试阵列结构100处于状态type-A下。
接续流程330，在流程340，施加关闭电压于第一、第三字线(对应到字线WL3与字线WL5)，并施加开启电压于第二、第四字线(对应到字线WL4与字线WL6)。对于测试阵列结构100来说，第一、第二、第三与第四字线分别对应到字线WL3-WL6，意即施加关闭电压于字线WL3与字线WL5，同时施加开启电压于字线WL4与字线WL6。随后，再测量第一胞120的漏极区130与第二胞140的漏极区142之间的电流作为第二泄漏幅度。在流程340下，定义测试阵列结构100处于状态type-B下。
对于流程330的状态type-A与流程340的状态type-B，测试阵列结构100各个不同元件的电压相对关系如图9所示。图9绘示在晶圆测试方法300不同流程中测试阵列结构100不同区域的电压关系图。
对于第一胞120，请参照图2与图9。无论对于状态type-A或是状态type-B，位线环BLR1总是具有开启电压，而字线WL4也总是具有开启电压。因此，第一胞120来说，源极区126总是具有开启电压，并且由源极区126、栅极区128与漏极区130所形成的p型晶体管将总是开启，这对应到第一胞120的漏极区130将总是具有相对高的电压。
对于第二胞140，请参照图3与图9。无论对于状态type-A或是状态type-B，第二胞140的源极区146总是处于关闭电压，这使得第二胞140的源极区146总是具有浮动电位。
然而，测试阵列结构在流程330的状态type-A下，字线WL5具有开启电压，这使得由源极区146、栅极区144以及漏极区142所组成的晶体管开启，并且还使得第二胞140的漏极区142具有相对低的电压。在流程330中，因为第二胞140的漏极区130总是具有高电压而第二胞140的漏极区142总是具有低电压，若位于漏极区130与漏极区142之间的隔离区IA具有非预期缺陷所产生的短路，则漏极区130与漏极区142之间将会存在泄漏电流。测量到的漏极区130与漏极区142之间的泄漏电流即为第一泄漏幅度。
在流程340，测试阵列结构在流程330的状态type-B下，字线WL5具有关闭电压，这使得由源极区146、栅极区144以及漏极区142所组成的晶体管不开启。这对应到，源极区146、栅极区144以及漏极区142所组成的晶体管不会有电流流通。因此，测试阵列结构在流程330在状态type-B下，即使位于漏极区130与漏极区142之间的隔离区IA具有非预期缺陷所产生的短路，漏极区130与漏极区142之间理论上也不会存在泄漏电流。随后，即可测量到的漏极区130与漏极区142之间的泄漏电流作为第二泄漏幅度。一般而言，第二泄漏幅度会是一个趋近于零的值。
接续流程330与流程340，在流程350，通过比较第一泄漏幅度与第二泄漏幅度，来确认第一胞120与第二胞140之间是否发生电流泄漏。如前所述，若位于漏极区130与漏极区142之间的隔离区IA具有未预期的缺陷而导致短路，在流程330下状态type-A的第一泄漏幅度与在流程340下状态type-B的第二泄漏幅度将会有相当不同。
图10绘示在测试阵列结构100中的不同位置的泄漏幅度的关系图。横轴是测试阵列结构100上不同位置的坐标标号，对应到不同的电流流通路径。纵轴是电流流通路径的泄漏幅度。每一个坐标标号都对应到二个相邻漏极区之间对应电流流通路径所流通电流大小。
图10绘示同时绘示在状态type-A与type-B下，测试阵列结构100上不同位置的泄漏幅度，借以比较出泄漏幅度的不同。如图10所标示，第一泄漏幅度与第二泄漏幅度被标示出来，所标示出的位置对应到第一胞120与第二胞140的二个相邻漏极区130与漏极区142之间的位置。也就是说，在图10的测量结果下，可以确认第一胞120与第二胞140之间存在电流泄漏。这个电流泄漏是沿x轴方向发生在第一胞120与第二胞140之间。
通过如图10所示的比较，若第一胞120与第二胞140之间存在电流泄漏，可以确认出晶圆结构200是一个破损的晶圆。在流程360，若第一胞120与第二胞140之间存在电流泄漏，可以标记晶圆结构200为一个破损晶圆，并且随后可以将破损的晶圆结构200移除。
图11绘示绘示图8的晶圆测试方法300的接续流程。在本实施方式中，通过流程370至流程390，可以测量到x轴方向上的电流泄漏。
在流程370，测量第三泄漏幅度，其中第三泄漏幅度为第一胞120的漏极区130与第三胞160的漏极区162之间的电流。
参照图9的表格与图4。无论是状态type-A还是状态type-B，位线环BLR2总是具有关闭电压，并且字线WL4总是具有开启电压。源极区166具有关闭电压而处于浮动电压下。栅极区164则具有开启电压。因此，由源极区166、栅极区164以及漏极区162所形成的晶体管总是开启，并且漏极区162总是具有低电压。若漏极区130与漏极区162之间的隔离区IA具有非预期缺陷所产生的短路，则漏极区130与漏极区162之间将可以测量出电流。漏极区130与漏极区162之间的电流是作为第三泄漏幅度。
在流程380，根据第三泄漏幅度的大小，来判断在第一胞120与第三胞160之间是否发生电流泄漏。如图6所示，若位于漏极区130与漏极区162之间的隔离区IA具有非预期缺陷而产生短路，则第一胞120与第三胞160之间的第三泄漏幅度将可以大过一个预定的标准值。如此，第一胞120与第三胞160之间是否存在电流泄漏可以被确认。若发生电流泄漏，则第一胞120与第三胞160之间的电流泄漏是沿x轴方向上发生。
在流程390，若第一胞120与第三胞160之间发生电流泄漏，标记晶圆结构200为破损晶圆。在晶圆测试方法300完成后，可以将标记的破损晶圆结构200移除。
综上所述，本发明提供能够用于晶圆测试的测试阵列结构。测试阵列结构能够根据现有DRAM工艺，基于现有DRAM存储器阵列来制造。测试阵列结构能够用于沿二个彼此垂直的方向上测量电流的泄漏。测试阵列结构能够设置于欲测试的晶圆结构上，借以使得晶圆结构的品质能够被确认检验。
虽然本发明已以实施方式公开如上，然其并非用以限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当权利要求所界定的为准。

Claims (11)

1.一种测试阵列结构，其特征在于，包括：
基板；
第一胞与第二胞，其中所述第一胞和第二胞中每一个都具有依序排列并连接在一起的第一漏极区、第一栅极区、源极区、第二栅极区以及第二漏极区；
第一位线环与第二位线环，位于所述基板上，其中所述第一胞的所述第一漏极区与所述第一栅极区位于所述第一位线环内，所述第一胞的所述第二栅极区以及所述第二漏极区位于所述第一位线环与所述第二位线环之间，所述第二胞的所述第一漏极区与所述第一栅极区位于所述第二位线环内，并且所述第二胞的所述第二栅极区以及所述第二漏极区位于所述第一位线环与所述第二位线环之外；以及
第一字线、第二字线、第三字线与第四字线，位于所述第一位线环与所述第二位线环之上，其中所述第一胞的所述第二漏极区与所述第二胞的所述第一漏极区位于所述第二字线与第三字线之间。
2.如权利要求1所述的测试阵列结构，其特征在于，所述第一位线环与所述第二位线环中的每一个都是沿第一方向延伸的封闭椭圆环。
3.如权利要求2所述的测试阵列结构，其特征在于，所述第一字线、第二字线、第三字线以及第四字线彼此平行并延伸于垂直所述第一方向的第二方向。
4.如权利要求1所述的测试阵列结构，其特征在于，进一步包括：
多个电容，其中多个第一漏极区与第二漏极区中每一个都分别连接至所述多个电容中相应的电容。
5.如权利要求1所述的测试阵列结构，其特征在于，所述第一胞的所述源极区位于所述第一位线环下并连接至所述第一位线环，所述第二胞的所述源极区位于所述第二位线环下并连接至所述第二位线环。
6.如权利要求1所述的测试阵列结构，其特征在于，所述第一胞的所述第一栅极区位于所述第一字线下并连接至所述第一字线，所述第一胞的所述第二栅极区位于所述第二字线下并连接所述第二字线，所述第二胞的所述第一栅极区位于所述第三字线下并连接至所述第三字线，所述第二胞的所述第二栅极区位于所述第二字线下并连接所述第四字线。
7.如权利要求1所述的测试阵列结构，其特征在于，进一步包括：
第三胞，具有依序排列并连接在一起的第一漏极区、第一栅极区、源极区、第二栅极区以及第二漏极区，其中所述第三胞的所述第一漏极区与所述第一栅极区位于所述第一位线环与第二位线环之间，所述第三胞的所述第二栅极区以及所述第二漏极区位于所述第二位线环内。
8.如权利要求1所述的测试阵列结构，其特征在于，所述第一胞与所述第二胞中的每一个都具有通道区，所述第一胞与所述第二胞中的通道区分别位于所述第一胞与所述第二胞中相应的所述第一栅极区与第二栅极区下。
9.一种晶圆结构，包括多个晶片，其特征在于，所述多个晶片至少其中之一具有如权利要求1所述的测试阵列结构。
10.一种晶圆测试方法，其特征在于，包括：
提供具有权利要求1所述的测试阵列结构的晶圆结构；
施加开启电压于所述第一位线环，并施加关闭电压于所述第二位线环；
分别施加开启电压于所述第一字线、第二字线、第三字线与第四字线并测量第一泄漏幅度，其中所述第一泄漏幅度为所述第一胞的所述第二漏极区与所述第二胞的所述第一漏极区之间的电流；
施加关闭电压于所述第一字线与第三字线，施加开启电压于所述第二字线与第四字线，并且测量第二泄漏幅度，其中所述第二泄漏幅度为所述第一胞的所述第二漏极区与所述第二胞的所述第一漏极区之间的电流；
比对所述第一泄漏幅度与所述第二泄漏幅度，以判断所述第一胞与所述第二胞之间是否发生电流泄漏；以及
若所述第一胞与所述第二胞之间发生所述电流泄漏，标记所述晶圆结构为破损晶圆。
11.如权利要求10所述的晶圆测试方法，其特征在于，所述测试阵列结构进一步包括第三胞，所述第三胞具有依序排列并连接在一起的第一漏极区、第一栅极区、源极区、第二栅极区以及第二漏极区，其中所述第三胞的所述第一漏极区与所述第一栅极区位于所述第一位线环与第二位线环之间，所述第三胞的所述第二栅极区以及所述第二漏极区位于所述第二位线环内，所述晶圆测试方法进一步包括：
测量第三泄漏幅度，其中所述第三泄漏幅度为所述第一胞的所述第二漏极区与所述第三胞的所述第一漏极区之间的电流；
根据所述第三泄漏幅度的大小判断在所述第一胞与所述第三胞之间是否发生另一电流泄漏；以及
若所述第一胞与所述第三胞之间发生所述另一电流泄漏，标记所述晶圆结构为破损晶圆。
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