CN103178053A - 晶圆级测试结构和测试方法 - Google Patents

Abstract

本发明公开了一种晶圆级测试结构，测试结构单元分别由测试结构一、辅助测试结构一和辅助测试结构二组成。各测试结构单元的各组成结构都由多个平行排列的MOS管组成，各MOS管的栅极都浮置、源漏区都并联在一起并连接到一焊盘，衬底上也接一焊盘引出。本发明还公开了一种晶圆级测试方法，在高温高压条件恶化前后各测试一次各测试结构单元的各组成结构的漏电流，对漏电流变化量进行统计并将具有较大漏电流变化量的外围分布进行剔除。本发明能实现在晶圆级测试中就将类似由晕环离子注入区引入的结深较浅的位错缺陷筛选出来，能降低后期封装和测试成本，缩短测试周期。

Description

晶圆级测试结构和测试方法

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种晶圆级测试结构。本发明还涉及一种晶圆级测试方法。

背景技术

晶圆制造过程中引入的缺陷往往会导致芯片针测(CP)失效或可靠性(EFR)失效。其中芯片针测为晶圆划片封装前所做的测试，是一种晶圆级的测试；而EFR可靠性测试一般在晶圆划片封装后进行，是一种产品级的测试。随着器件特征尺寸(Critical Dimension)的减小和工艺复杂性的增加，这些微缺陷带来的影响更为显著。例如，先进制程使用晕环离子注入(Halo implant)来抑制短沟道效应引起的源漏穿通(Punchthrough)；但是，晕环离子注入的掺杂源注入到单晶硅内形成的非晶层很可能破坏原晶胞结构并产生位错。若该位错处于晕环离子注入和轻掺杂注入(LDDimplant)形成的P-N结耗尽区，可能会在P-N结反偏时产生结漏电，导致器件性能退化。如图1所示，为现有MOS管的由所述晕环离子注入区存在位错缺陷而产生的结漏电的示意图。现有MOS管含有一晕环离子注入区4，图1中所示的为一NMOS管，该晕环离子注入区4由一P+区组成。源漏区2和轻掺杂漏区(LDD)3形成于栅极5周侧的P型阱1中，所述晕环离子注入区4则位于所述轻掺杂源漏区3的下方并相接触形成一PN结。如果位错缺陷位于所述晕环离子注入区4和所述轻掺杂源漏区3之间形成的PN结的耗尽区中，则会在该PN结反偏时产生结漏电。如图1中所示，当在漏电极Vd和衬底电极Vb之间加入一大于0的电压，则会使所述晕环离子注入区4和所述轻掺杂漏区3之间形成的PN结反偏，并产生如图1中的带箭头曲线所示的I_结漏电即结漏电。

由于此类由晕环离子注入区引入的位错结深较浅，在芯片针测时通常不会发现明显的漏电。在产品可靠性(EFR)测试中，经高温和高压条件恶化，这些位错缺陷被扩大，芯片漏电大幅增加，无法通过寿命测试而被剔除。

如图6A所示，为现有含有晕环离子注入区且存在位错缺陷的样品一的TEM照片。由于样品一的位错缺陷的深度较浅且为206埃，故芯片针测通过。

如图6B所示，为现有含有晕环离子注入区且存在位错缺陷的样品二的TEM照片。样品二采用芯片针测时能够通过。样品二经封装后进行48小时的EFR测试，在EFR测试中高温和高压条件恶化下，样品二中的位错缺陷被扩大，扩大样品二的位错缺陷的深度为344埃，但还是能够通过EFR测试。

如图6C所示，为现有含有晕环离子注入区且存在位错缺陷的样品三的TEM照片。样品三采用芯片针测时能够通过。样品三经封装后进行48小时的EFR测试，在EFR测试中高温和高压条件恶化下，样品三中的位错缺陷被扩大，扩大样品三的位错缺陷的深度较深且为635埃，无法通过EFR测试。

由上可知，对于类似于由晕环离子注入区引入的位错缺陷，一般需要通过EFR测试扩大缺陷后才可能被检测出来。但EFR测试通常在芯片封装后执行，测试周期长，对于失效的芯片还会增加不必要的封装成本。现有技术无法在晶圆级测试中就将上述位置较浅的位错缺陷筛选出来。

发明内容

本发明所要解决的技术问题是提供一种晶圆级测试结构，能实现在晶圆级测试中就将类似由晕环离子注入区引入的结深较浅的位错缺陷筛选出来，能降低后期封装和测试成本，缩短测试周期，在早期发现芯片潜在的可靠性问题，并对失效模式进行更全面的分析。为此，本发明还提供一种晶圆级测试方法。

为解决上述技术问题，本发明提供一种晶圆级测试结构，形成于衬底上的产品的MOS管的沟道下方形成有晕环离子注入区；测试结构由多个测试结构单元组成，各所述测试结构单元分别形成于所述衬底的不同位置、并分别用于对不同位置处的所述产品的由所述晕环离子注入区产生的位错缺陷进行监控，各所述测试结构单元都分别由测试结构一、辅助测试结构一和辅助测试结构二组成。

所述测试结构一包括多个平行排列、且结构相同的第一MOS管，各所述第一MOS管的栅极的组分为多晶硅，各所述第一MOS管的线宽和所述产品的MOS管的线宽相同；各所述第一MOS管的源漏区和所述产品的MOS管的源漏区相同；各所述第一MOS管的沟道下方形成有晕环离子注入区、且各所述第一MOS管的晕环离子注入区和所述产品的MOS管的晕环离子注入区相同；各所述第一MOS管的栅极都浮空，各所述第一MOS管的源漏区都并联在一起并连接至第一焊盘；在所述测试结构一外周的衬底上形成一和所述衬底连接的导线并连接至第二焊盘；所述第一焊盘和所述第二焊盘组成所述测试结构一的测试电极，所述测试结构一中的平行排列的所述第一MOS管的数量越多，所述第一焊盘和所述第二焊盘间的输出电流会越大。

所述辅助测试结构一包括多个平行排列、且结构相同的第二MOS管；各所述第二MOS管和各所述第一MOS管的区别是，各所述第二MOS管的线宽大于各所述第一MOS管的线宽、且各所述第二MOS管的线宽的具体值在所述产品的器件设计窗口所设定的范围内；各所述第二MOS管的源漏区都并联在一起并连接至第三焊盘；在所述辅助测试结构一外周的衬底上形成一和所述衬底连接的导线并连接至第四焊盘；所述第三焊盘和所述第四焊盘组成所述辅助测试结构一的测试电极。

所述辅助测试结构二包括多个平行排列、且结构相同的第三MOS管；各所述第三MOS管和各所述第一MOS管的区别是，各所述第三MOS管的线宽小于各所述第一MOS管的线宽、且各所述第三MOS管的线宽的具体值在所述产品的器件设计窗口所设定的范围内；各所述第三MOS管的源漏区都并联在一起并连接至第五焊盘；在所述辅助测试结构二外周的衬底上形成一和所述衬底连接的导线并连接至第六焊盘；所述第五焊盘和所述第六焊盘组成所述辅助测试结构二的测试电极。

为解决上述技术问题，本发明提供的晶圆级测试方法包括如下步骤：

步骤一、分别对各所述测试结构单元的所述测试结构一、所述辅助测试结构一、所述辅助测试结构二进行初始漏电测试，并分别记录各所述测试结构单元的所述测试结构一、所述辅助测试结构一、所述辅助测试结构二的初始漏电流。

步骤二、将初始漏电流异常的各所述测试结构单元排除。

步骤三、对初始漏电流异常的各所述测试结构单元之外的其它各所述测试结构单元的所述测试结构一、所述辅助测试结构一、所述辅助测试结构二进行一段时间的恶化处理，所述恶化处理的温度大于等于结温、电压高于工作电压；所述恶化处理使各所述测试结构单元的所述测试结构一、所述辅助测试结构一、所述辅助测试结构二中的存在的由所述晕环离子注入区产生的位错缺陷扩大。

步骤四、对所述恶化处理后的各所述测试结构单元的所述测试结构一、所述辅助测试结构一、所述辅助测试结构二进行最终漏电测试，并分别记录各所述测试结构单元的所述测试结构一、所述辅助测试结构一、所述辅助测试结构二的最终漏电流。

步骤五、将各所述测试结构单元的所述测试结构一、所述辅助测试结构一、所述辅助测试结构二的所述最终漏电流分别减去对应的所述初始漏电流，得到各所述测试结构单元的所述测试结构一、所述辅助测试结构一、所述辅助测试结构二的漏电流变化量。

步骤六、对各所述漏电流变化量进行正态分布统计并制作正态分布图；

步骤七、将所述正态分布图上的位于主分布外侧的、且所述漏电流变化量大于所述主分布区域的各所述所述漏电流变化量的外围分布进行剔除。

本发明能实现在晶圆级测试中就将类似由晕环离子注入区引入的结深较浅的位错缺陷筛选出来，能降低后期封装和测试成本，能在早期发现芯片潜在的可靠性问题从而能缩短测试周期和提高测试效率。

本发明通过两个辅助测试结构的设置，能够在晶圆级测试中对各器件窗口进行确认，找到最差的漏电情况。本发明方法能够记录下所有测试结构单元(DUT)在应力前和应力后的参数值，并利用统计分布来剔除位于外围分布的测试单元，对失效模式进行更全面的分析，为调查失效原因提供方向。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有MOS管的由所述晕环离子注入区产生的位错缺陷而产生的结漏电的示意图；

图2是本发明实施例测试结构的测试结构单元的示意图；

图3是本发明实施例测试方法的流程图；

图4是本发明实施例测试方法得到的初始漏电流的累积概率曲线；

图5是本发明实施例测试方法得到的漏电流变化量的统计分布图；

图6A是现有含有晕环离子注入区且存在位错缺陷的样品一的TEM照片；

图6B是现有含有晕环离子注入区且存在位错缺陷的样品二的TEM照片；

图6C是现有含有晕环离子注入区且存在位错缺陷的样品三的TEM照片。

具体实施方式

如图2所示，是本发明实施例测试结构的测试结构单元的示意图。本发明实施例晶圆级测试结构和产品都形成于同一衬底上，该衬底为硅衬底。形成于衬底上的产品的MOS管的沟道下方形成有晕环离子注入区；测试结构由多个测试结构单元组成，各所述测试结构单元分别形成于所述衬底的不同位置、并分别用于对不同位置处的所述产品的由所述晕环离子注入区产生的位错缺陷进行监控，各所述测试结构单元都分别由测试结构一21、辅助测试结构一22和辅助测试结构二23组成。

所述测试结构一21包括多个平行排列、且结构相同的第一MOS管，各所述第一MOS管的栅极11a的组分为多晶硅，各所述第一MOS管的线宽和所述产品的MOS管的线宽相同；各所述第一MOS管的源漏区12a和所述产品的MOS管的源漏区相同；各所述第一MOS管的沟道下方形成有晕环离子注入区、且各所述第一MOS管的晕环离子注入区和所述产品的MOS管的晕环离子注入区相同。各所述第一MOS管的栅极11a都浮空，各所述第一MOS管的源漏区12a都通过导线13a并联在一起并连接至第一焊盘；在所述测试结构一21外周的衬底上形成一和所述衬底连接的导线14a并连接至第二焊盘；所述第一焊盘和所述第二焊盘组成所述测试结构一21的测试电极，所述测试结构一21中的平行排列的所述第一MOS管的数量越多，所述第一焊盘和所述第二焊盘间的输出电流会越大。

所述辅助测试结构一22包括多个平行排列、且结构相同的第二MOS管；各所述第二MOS管和各所述第一MOS管的区别是，各所述第二MOS管的线宽大于各所述第一MOS管的线宽也即各所述第二MOS管的栅极11b大于各所述第一MOS管的栅极11a，且各所述第二MOS管的线宽的具体值在所述产品的器件设计窗口所设定的范围内。各所述第二MOS管的源漏区12b都通过导线13b并联在一起并连接至第三焊盘；在所述辅助测试结构一22外周的衬底上形成一和所述衬底连接的导线14b并连接至第四焊盘；所述第三焊盘和所述第四焊盘组成所述辅助测试结构一22的测试电极。

所述辅助测试结构二23包括多个平行排列、且结构相同的第三MOS管；各所述第三MOS管和各所述第一MOS管的区别是，各所述第三MOS管的线宽小于各所述第一MOS管的线宽也即各所述第三MOS管的栅极11c大于各所述第一MOS管的栅极11a，且各所述第三MOS管的线宽的具体值在所述产品的器件设计窗口所设定的范围内；各所述第三MOS管的源漏区12c都通过导线13c并联在一起并连接至第五焊盘；在所述辅助测试结构二23外周的衬底上形成一和所述衬底连接的导线14c并连接至第六焊盘；所述第五焊盘和所述第六焊盘组成所述辅助测试结构二23的测试电极。

如图3所示，是本发明实施例测试方法的流程图。发明实施例晶圆级测试方法采用本发明实施例晶圆级测试结构进行测试，包括如下步骤：

步骤一、分别对各所述测试结构单元的所述测试结构一21、所述辅助测试结构一22、所述辅助测试结构二23进行初始漏电测试，并分别记录各所述测试结构单元的所述测试结构一21、所述辅助测试结构一22、所述辅助测试结构二23的初始漏电流。如图4所示，是本发明实施例测试方法得到的初始漏电流的累积概率曲线；需要将所得到的各测试结构单元的初始漏电流的值绘制成如图4所示的累积概率曲线。

步骤二、将初始漏电流异常的各所述测试结构单元排除。在图4所示的累积概率曲线中，虚线匡15所示的初始漏电流为异常的测试结构单元所对应的初始漏电流，故需要将虚线匡15所对应的测试结构单元排除，被排除的测试结构单元直接定义为初始异常的单元，不必要再进行后续的测试。

步骤三、对初始漏电流异常的各所述测试结构单元之外的其它各所述测试结构单元的所述测试结构一21、所述辅助测试结构一22、所述辅助测试结构二23进行一段时间的恶化处理，所述恶化处理的温度大于等于结温、电压高于工作电压；所述恶化处理使各所述测试结构单元的所述测试结构一21、所述辅助测试结构一22、所述辅助测试结构二23中的存在的由所述晕环离子注入区产生的位错缺陷扩大。

步骤四、对所述恶化处理后的各所述测试结构单元的所述测试结构一21、所述辅助测试结构一22、所述辅助测试结构二23进行最终漏电测试，并分别记录各所述测试结构单元的所述测试结构一21、所述辅助测试结构一22、所述辅助测试结构二23的最终漏电流。

步骤五、将各所述测试结构单元的所述测试结构一21、所述辅助测试结构一22、所述辅助测试结构二23的所述最终漏电流分别减去对应的所述初始漏电流，得到各所述测试结构单元的所述测试结构一21、所述辅助测试结构一22、所述辅助测试结构二23的漏电流变化量。

步骤六、对各所述漏电流变化量进行正态分布的统计分布并制作正态分布图。如图5所示，是本发明实施例测试方法得到的漏电流变化量的统计分布图。漏电流变化量呈一正态分布，其中纵坐标为正态分布的分位数；虚线匡16所示的部分对应于主分布外侧的外围分布，且该外围分布区域的各所述漏电流变化量的值大于所述主分布区域的各所述漏电流变化量的值。

步骤七、将所述统计分布图上的位于主分布外侧的、且所述漏电流变化量大于所述主分布区域的各所述所述漏电流变化量的外围分布即虚线匡16所示的位于所述主分布右侧的外围分布部分进行剔除。而对于所述漏电流变化量小于所述主分布区域的各所述所述漏电流变化量的外围分布即位于图5中的主分布左侧的外围分布(图5中未示出)则不需要剔除。

图5中所示的外围分布的漏电流变化量为异常，该部分漏电电流变化量所对应的各所述测试结构单元的所述测试结构一21、所述辅助测试结构一22或所述辅助测试结构二23相应为异常。这样采用本发明实施例方法能实现在晶圆级测试中就将类似由晕环离子注入区引入的结深较浅的位错缺陷筛选出来，能降低后期封装和测试成本，能在早期发现芯片潜在的可靠性问题从而能缩短测试周期和提高测试效率。本发明实施例还能测试出各所述测试结构单元的所述辅助测试结构一22或所述辅助测试结构二23的漏电电流变化量是否异常，从而能够能够在晶圆级测试中对各器件窗口进行确认，找到最差的漏电情况。本发明实施例方法能够记录下所有测试结构单元在应力前和应力后的参数值，并利用统计分布来剔除位于外围分布的测试单元，能对失效模式进行更全面的分析，为调查失效原因提供方向。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (2)

1.一种晶圆级测试结构，形成于衬底上的产品的MOS管的沟道下方形成有晕环离子注入区；其特征在于：测试结构由多个测试结构单元组成，各所述测试结构单元分别形成于所述衬底的不同位置、并分别用于对不同位置处的所述产品的由所述晕环离子注入区产生的位错缺陷进行监控，各所述测试结构单元都分别由测试结构一、辅助测试结构一和辅助测试结构二组成；

所述测试结构一包括多个平行排列、且结构相同的第一MOS管，各所述第一MOS管的栅极的组分为多晶硅，各所述第一MOS管的线宽和所述产品的MOS管的线宽相同；各所述第一MOS管的源漏区和所述产品的MOS管的源漏区相同；各所述第一MOS管的沟道下方形成有晕环离子注入区、且各所述第一MOS管的晕环离子注入区和所述产品的MOS管的晕环离子注入区相同；各所述第一MOS管的栅极都浮空，各所述第一MOS管的源漏区都并联在一起并连接至第一焊盘；在所述测试结构一外周的衬底上形成一和所述衬底连接的导线并连接至第二焊盘；所述第一焊盘和所述第二焊盘组成所述测试结构一的测试电极，所述测试结构一中的平行排列的所述第一MOS管的数量越多，所述第一焊盘和所述第二焊盘间的输出电流会越大；

所述辅助测试结构一包括多个平行排列、且结构相同的第二MOS管；各所述第二MOS管和各所述第一MOS管的区别是，各所述第二MOS管的线宽大于各所述第一MOS管的线宽、且各所述第二MOS管的线宽的具体值在所述产品的器件设计窗口所设定的范围内；各所述第二MOS管的源漏区都并联在一起并连接至第三焊盘；在所述辅助测试结构一外周的衬底上形成一和所述衬底连接的导线并连接至第四焊盘；所述第三焊盘和所述第四焊盘组成所述辅助测试结构一的测试电极；

所述辅助测试结构二包括多个平行排列、且结构相同的第三MOS管；各所述第三MOS管和各所述第一MOS管的区别是，各所述第三MOS管的线宽小于各所述第一MOS管的线宽、且各所述第三MOS管的线宽的具体值在所述产品的器件设计窗口所设定的范围内；各所述第三MOS管的源漏区都并联在一起并连接至第五焊盘；在所述辅助测试结构二外周的衬底上形成一和所述衬底连接的导线并连接至第六焊盘；所述第五焊盘和所述第六焊盘组成所述辅助测试结构二的测试电极。

2.一种利用如权利要求1所述的晶圆级测试结构的晶圆级测试方法，其特征在于，包括如下步骤：

步骤一、分别对各所述测试结构单元的所述测试结构一、所述辅助测试结构一、所述辅助测试结构二进行初始漏电测试，并分别记录各所述测试结构单元的所述测试结构一、所述辅助测试结构一、所述辅助测试结构二的初始漏电流；

步骤二、将初始漏电流异常的各所述测试结构单元排除；

步骤三、对初始漏电流异常的各所述测试结构单元之外的其它各所述测试结构单元的所述测试结构一、所述辅助测试结构一、所述辅助测试结构二进行一段时间的恶化处理，所述恶化处理的温度大于等于结温、电压高于工作电压；所述恶化处理使各所述测试结构单元的所述测试结构一、所述辅助测试结构一、所述辅助测试结构二中存在的由所述晕环离子注入区产生的位错缺陷扩大；

步骤四、对所述恶化处理后的各所述测试结构单元的所述测试结构一、所述辅助测试结构一、所述辅助测试结构二进行最终漏电测试，并分别记录各所述测试结构单元的所述测试结构一、所述辅助测试结构一、所述辅助测试结构二的最终漏电流；

步骤五、将各所述测试结构单元的所述测试结构一、所述辅助测试结构一、所述辅助测试结构二的所述最终漏电流分别减去对应的所述初始漏电流，得到各所述测试结构单元的所述测试结构一、所述辅助测试结构一、所述辅助测试结构二的漏电流变化量；

步骤六、对各所述漏电流变化量进行正态分布统计并制作正态分布图；

步骤七、将所述正态分布图上的位于主分布外侧的、且所述漏电流变化量大于所述主分布区域的各所述所述漏电流变化量的外围分布进行剔除。

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