CN104377143B - 一种测试mos器件阱电阻的方法 - Google Patents

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Abstract

本发明提供一种测试MOS器件阱电阻的方法，所述测试MOS器件阱电阻的方法至少包括：选取芯片中的一个MOS管，将其源极及体区接地，并在栅极加上工作电压VDD，在漏极加上扫描电流ID，同时测量漏极电压VD及体区电流Ibody；绘制VD‑ID曲线，寻找曲线中的漏极电压反转点，记录该反转点所对应的漏极电流ID,turn，通过公式Rw=Vpt/Ibody，turn计算得到阱电阻Rw。本发明选取芯片中本身存在的MOS管作为测试结构来测试阱电阻，不需要额外设计用来测量阱电阻的测试结构，从而节省芯片面积，降低制造成本；本发明还可以进一步根据MOS管的沟道长度、宽度参数得到MOS管的阱方块电阻；为了提高提取精度，本发明可以选取器件尺寸（沟道长度、宽度）较大的MOS管，以减小LDD区域对测试精度的影响。

Description

一种测试MOS器件阱电阻的方法
技术领域
本发明属于半导体制造领域，涉及一种测试MOS器件阱电阻的方法。
背景技术
CMOS工艺技术是当代VLSI工艺的主流工艺技术，其特点是将NMOS器件与PMOS器件同时制作在同一硅衬底上。CMOS工艺技术一般可分为三类，即P阱CMOS工艺、N阱CMOS工艺和双阱CMOS工艺。
阱是CMOS集成电路制造过程中制备的第一层。CMOS集成电路制备在硅晶片上。晶片有两种，即N型晶片(掺杂了施主原子)和P型晶片(掺杂了受主原子)。以P型晶片为例，N沟道MOSFET(NMOS)直接做在了P型晶片上，而P沟道MOSFET(PMOS)制作在N阱中。衬底或阱有时也被称为MOS管的“体”，在“体”上制作MOS管的CMOS工艺通常被称为“体CMOS工艺”。
图1显示为采用N型衬底的P阱CMOS芯片剖面示意图，其中NMOS制作在P阱中，PMOS直接制作在N型衬底上，S、G、D、B分别代表源极引出端、栅极引出端、漏极引出端、体区引出端，其中，体区引出处包括一重掺杂区域，掺杂类型与相应的阱或衬底掺杂类型相同。
在芯片制造过程中，厂商通常需要监控器件的各个电学参数，从而来判断工艺过程中是否正常。器件阱电阻是其中非常重要的一个参数，对器件很多特性都有很重要的影响。阱有时候也会用来当做电阻使用。因此，阱电阻的测量非常重要。
图2显示为现有技术中的阱电阻测试结构剖面示意图，该测试结构包括衬底、N阱或P阱、及设置于阱两端的两个接触端，测试时，通过测量两个接触端的之间的I-V曲线即可得到阱电阻。现有技术中，阱电阻测试结构需要占用额外的芯片面积，使得制造成本上升，且不利于芯片的小型化。
因此提供一种新的测试MOS器件阱电阻的方法以节省芯片面积并有效测量阱电阻实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种测试MOS器件阱电阻的方法，用于解决现有技术中需要在芯片制作过程中设置额外的阱电阻测试结构，导致制造成本上升，且不利于芯片小型化的问题。
为实现上述目的及其他相关目的，本发明提供一种测试MOS器件阱电阻的方法，所述测试MOS器件阱电阻的方法至少包括：
选取芯片中的一个MOS管，将所述MOS管的源极及体区接地，并在所述MOS管的栅极加上工作电压VDD，在所述MOS管的漏极加上扫描电流ID，同时测量所述MOS管的漏极电压VD及体区电流Ibody；
绘制VD-ID曲线，寻找曲线中的漏极电压反转点，记录该反转点所对应的漏极电流ID,turn，通过公式Rw＝Vpt/Ibody，turn计算得到阱电阻Rw，其中，Vpt为MOS管中寄生三极管的开启电压，Ibody，turn为所述反转点所对应体区电流。
可选地，进一步根据公式Rw＝Rw□*L/W得到阱方块电阻Rw□＝Vpt*(W/L)/Ibody，turn，其中L为所述MOS管的沟道长度，W为所述MOS管的沟道宽度。
可选地，通过测量所述MOS管的体区与源极之间的I-V曲线得到所述MOS管中寄生三极管的开启电压。
可选地，所述MOS管的沟道长度范围是10～100微米，沟道宽度范围是1～10微米。
可选地，所述MOS管为PMOS管或NMOS管。
如上所述，本发明的测试MOS器件阱电阻的方法，具有以下有益效果：(1)本发明选取芯片中本身存在的MOS管作为测试结构来测试阱电阻，不需要额外设计用来测量阱电阻的测试结构，从而节省芯片面积，降低制造成本；(2)本发明利用了MOS管中的寄生三极管在衬底-源极(相当于三极管的BE结)电压增大到一定时开启，导致发生snapback效应(即正向电压达到一定程度时，漏电流增大，但漏电压反而下降)的原理，本发明在阱电阻测试过程中，通过将所述MOS管的源极及体区接地，并在所述MOS管的栅极加上工作电压VDD，在所述MOS管的漏极加上扫描电流ID，同时测量所述MOS管的漏极电压VD及体区电流Ibody；并绘制VD-ID曲线，寻找曲线中的漏极电压反转点，记录该反转点所对应的漏极电流ID,turn，通过公式Rw＝Vpt/Ibody，turn计算得到阱电阻Rw，其中，Vpt为MOS管中寄生三极管的开启电压，Ibody，turn为所述反转点所对应体区电流；本发明还可以进一步根据MOS管的沟道长度、宽度参数得到MOS管的阱方块电阻；(3)为了提高提取精度，本发明可以选取器件尺寸(沟道长度、宽度)较大的MOS管，其中沟道长度较长可以减小LDD区域对测试精度的影响；(4)本发明的测试MOS器件阱电阻的方法为监控阱电阻工艺提供了一种新的选择。
附图说明
图1显示为现有技术中采用N型衬底的P阱CMOS芯片剖面示意图。
图2显示为现有技术中的阱电阻测试结构剖面示意图。
图3显示为本发明的测试MOS器件阱电阻的方法于实施例一中选取的NMOS管的剖面结构示意图。
图4显示为本发明的测试MOS器件阱电阻的方法于实施例一中的测试电路原理图。
图5显示为本发明的测试MOS器件阱电阻的方法于实施例一中绘制的VD-ID曲线图。
元件标号说明
1 N衬底
2 P阱
3 漏极
4 栅极
5 源极
6 P型重掺杂区
D 漏极接触
G 栅极接触
S 源极接触
B 体区接触
c 集电极
b 基极
e 发射极
Rw 阱电阻
Ibody 体区电流
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2至图5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本发明提供一种测试MOS器件阱电阻的方法，所述测试MOS器件阱电阻的方法至少包括：
选取芯片中的一个MOS管，将所述MOS管的源极及体区接地，并在所述MOS管的栅极加上工作电压VDD，在所述MOS管的漏极加上扫描电流ID，同时测量所述MOS管的漏极电压VD及体区电流Ibody；
绘制VD-ID曲线，寻找曲线中的漏极电压反转点，记录该反转点所对应的漏极电流ID,turn，通过公式Rw＝Vpt/Ibody，turn计算得到阱电阻Rw，其中，Vpt为MOS管中寄生三极管的开启电压，Ibody，turn为所述反转点所对应体区电流。
具体的，选取的MOS管可以为PMOS管或NMOS管，本实施例中，选取的MOS管以NMOS管为例，请参阅图3，显示为选取的NMOS管的剖面结构示意图，包括形成于N衬底1中的P阱2，及形成于所述P阱2中的NMOS管，所述NMOS管包括漏极3、栅极4、源极5、漏极接触D、栅极接触G及源极接触B，所述P阱2中还设有一P型重掺杂区6，作为NMOS管体区的引出处，降低体区接触B与体区之间的接触电阻。
需要指出的是，于本实施例中，所述体区即所述P阱2，在其它实施例中，根据MOS管是处于阱中还是直接位于衬底中，体区也可以为相应的阱区或相应的衬底，此处不应过分限制本发明的保护范围。
进一步的，为了提高提取精度，选取芯片中的MOS管时，可以选取器件尺寸(沟道长度L、宽度W)较大的MOS管，其中沟道长度较长可以减小LDD区域对测试精度的影响。其中，LDD区域指的是轻掺杂漏(LDD)注入区域，是在沟道中靠近漏极的附近设置一个低掺杂的漏区，让该低掺杂的漏区也承受部分电压，这种结构可防止热电子退化效应已经成为了大规模集成电路中MOSFET的基本结构。
本实施例中，所述MOS管的沟道长度范围优选为10～100微米，沟道宽度范围优选为1～10微米。本发明选取芯片中本身存在的MOS管作为测试结构来测试阱电阻，不需要额外设计用来测量阱电阻的测试结构，从而节省芯片面积，降低制造成本。
接下来利用选取的MOS管进行测试。本发明利用了MOS管中的寄生三极管在衬底-源极(相当于三极管的BE结(基极-发射极结))电压增大到一定时开启，导致发生snapback效应(即正向电压达到一定程度时，漏电流增大，但漏电压反而下降)的原理。
请参阅图4，显示为本发明的测试电路原理图，如图所示，NMOS管中存在一个寄生三极管，该三极管包括基极b、集电极c及发射极e，其中，集电极c对应于NMOS管的漏极3，发射极e对应于NMOS管的源极5，基极b对应于P阱，其电阻可以等效为阱电阻Rw，体区电流Ibody由寄生三极管的基极b流经阱电阻Rw，并从体区接触B流出。
具体的，在阱电阻测试过程中，将MOS管的源极及体区接地，并在所述MOS管的栅极加上工作电压VDD，在所述MOS管的漏极加上扫描电流ID，同时测量所述MOS管的漏极电压VD及体区电流Ibody；并绘制VD-ID曲线，寻找曲线中的漏极电压反转点，记录该反转点所对应的漏极电流ID,turn。其中，测试信号可通过漏极接触D、栅极接触G、源极接触S及体区接触B加在相应的极上。
具体的，对于不同参数的MOS管，具有不同的工作电压，一般都有其相应的设计参数，本发明中，所述工作电压VDD可根据选取的NMOS管本身的设计参数确定，此处不应过分限制本发明的保护范围。
请参阅图5，显示为绘制的VD-ID曲线图。如图所示，随着从漏极注入的扫描电流ID不断增大，测得的漏极电压也不断增大，但是当扫描电流ID增大到0.004A时，漏极电压突然反转，电压值变小，该反转点所对应的扫描电流即为ID,turn。
漏极电压突然反转是NMOS管中的寄生三级管突然开启引起的，原因是随着扫描电流ID不断增大，衬底-源极之间的电压也不断增大，导致寄生三级管的基极-发射极结(BE结)打开，从而寄生三极管开启，产生一种负阻效应。
得到漏极电压反转时的漏极电流ID,turn之后，即可以从记录的体区电流Ibody数据中找到反转点所对应的体区电流Ibody，turn，然后通过公式Rw＝Vpt/Ibody，turn，即计算得到阱电阻Rw，其中，Vpt为MOS管中寄生三极管的开启电压。
具体的，MOS管中寄生三极管的开启电压Vpt可通过测量所述MOS管的体区与源极之间的I-V曲线(即寄生三极管的BE结I-V曲线)得到。
进一步的，本发明还可以根据MOS管的沟道长度、宽度参数得到MOS管的阱方块电阻。具体的，由公式Rw＝Rw□*L/W，可得到阱方块电阻Rw□＝Vpt*(W/L)/Ibody，turn，其中L为所述MOS管的沟道长度，W为所述MOS管的沟道宽度。
至此，通过本发明的测试MOS器件阱电阻的方法测得了NMOS管的阱电阻或阱方块电阻。本发明无需设计额外的测试结构也可监控阱工艺，可以节省芯片面积，降低制造成本，且测试方法也不同于常规测试方法，为阱电阻的测试提供了另一种选择。
实施例二
本实施例与实施例一采用基本相同的测试方法，不同之处在于实施例一中选取的为NMOS管，而本实施例中采用的为PMOS管。本实施例中，测试时，将所述PMOS管的源极及体区接地，并在所述PMOS管的栅极加上工作电压VDD，在所述PMOS管的漏极加上扫描电流ID，同时测量所述MOS管的漏极电压VD及体区电流Ibody；并绘制VD-ID曲线，寻找曲线中的漏极电压反转点，记录该反转点所对应的漏极电流ID,turn，通过公式Rw＝Vpt/Ibody，turn计算得到阱电阻Rw，其中，Vpt为MOS管中寄生三极管的开启电压，Ibody，turn为所述反转点所对应体区电流。本实施例中，还可以进一步根据公式Rw＝Rw□*L/W，可得到阱方块电阻Rw□＝Vpt*(W/L)/Ibody，turn，其中L为所述MOS管的沟道长度，W为所述MOS管的沟道宽度。
与实施例一不同的是，在所述PMOS管的栅极加上工作电压VDD为负值，在所述PMOS管的漏极加上扫描电流ID也为负值。其它过程均相同，详细步骤可见参见实施例一，此处不再赘述。
综上所述，本发明的测试MOS器件阱电阻的方法，具有以下有益效果：(1)本发明选取芯片中本身存在的MOS管(NMOS管或PMOS管)作为测试结构来测试阱电阻，不需要额外设计用来测量阱电阻的测试结构，从而节省芯片面积，降低制造成本；(2)本发明利用了MOS管中的寄生三极管在衬底-源极(相当于三极管的BE结)电压增大到一定时开启，导致发生snapback效应(即正向电压达到一定程度时，漏电流增大，但漏电压反而下降)的原理，本发明在阱电阻测试过程中，通过将所述MOS管的源极及体区接地，并在所述MOS管的栅极加上工作电压VDD，在所述MOS管的漏极加上扫描电流ID，同时测量所述MOS管的漏极电压VD及体区电流Ibody；并绘制VD-ID曲线，寻找曲线中的漏极电压反转点，记录该反转点所对应的漏极电流ID,turn，通过公式Rw＝Vpt/Ibody，turn计算得到阱电阻Rw，其中，Vpt为MOS管中寄生三极管的开启电压，Ibody，turn为所述反转点所对应体区电流；本发明还可以进一步根据MOS管的沟道长度、宽度参数得到MOS管的阱方块电阻；(3)为了提高提取精度，本发明可以选取器件尺寸(沟道长度、宽度)较大的MOS管，其中沟道长度较长可以减小LDD区域对测试精度的影响；(4)本发明的测试MOS器件阱电阻的方法为监控阱电阻工艺提供了一种新的选择。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (5)

1.一种测试MOS器件阱电阻的方法，其特征在于，所述测试MOS器件阱电阻的方法至少包括：
选取芯片中的一个MOS管，将所述MOS管的源极及体区接地，并在所述MOS管的栅极加上工作电压VDD，在所述MOS管的漏极加上扫描电流ID，同时测量所述MOS管的漏极电压VD及体区电流Ibody；
绘制VD-ID曲线，寻找曲线中的漏极电压反转点，记录该反转点所对应的漏极电流ID,turn，通过公式Rw＝Vpt/Ibody，turn计算得到阱电阻Rw，其中，Vpt为MOS管中寄生三极管的开启电压，Ibody，turn为所述反转点所对应体区电流。
2.根据权利要求1所述的测试MOS器件阱电阻的方法，其特征在于：进一步根据公式Rw＝Rw□*L/W得到阱方块电阻Rw□＝Vpt*(W/L)/Ibody，turn，其中L为所述MOS管的沟道长度，W为所述MOS管的沟道宽度。
3.根据权利要求1所述的测试MOS器件阱电阻的方法，其特征在于：通过测量所述MOS管的体区与源极之间的I-V曲线得到所述MOS管中寄生三极管的开启电压。
4.根据权利要求1所述的测试MOS器件阱电阻的方法，其特征在于：所述MOS管的沟道长度范围是10～100微米，沟道宽度范围是1～10微米。
5.根据权利要求1所述的测试MOS器件阱电阻的方法，其特征在于：所述MOS管为PMOS管或NMOS管。
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