CN108878402B - 半导体测试结构及晶体管漏电的测试方法 - Google Patents

半导体测试结构及晶体管漏电的测试方法 Download PDF

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Abstract

本发明涉及半导体测试结构及晶体管漏电的测试方法，包括：第一测试区、存储单元阵列及第二测试区；存储单元阵列包括阵列排布的NMOS晶体管和PMOS晶体管；第一测试区包括相互绝缘的第一电子注入垫和第一探测垫，第一电子注入垫与NMOS晶体管的P阱相连，第一探测垫与NMOS晶体管的源区/漏区相连；第二测试区包括相互绝缘的第二电子注入垫和第二探测垫，第二电子注入垫与PMOS晶体管的源区/漏区相连，第二探测垫与PMOS晶体管的N阱相连。在第一电子注入垫上扫描注入电子，采用探针测试第一探测垫上是否有电流，若有，NMOS晶体管存在漏电；在第二电子注入垫上扫描注入电子，采用探针测试第二探测垫上是否有电流，若有，PMOS晶体管存在漏电。

Description

半导体测试结构及晶体管漏电的测试方法
技术领域
本发明涉及半导体集成电路制造技术领域，尤其涉及一种半导体测试结构及晶体管漏电的测试方法。
背景技术
集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，晶体管的几何尺寸遵循摩尔定律不断缩小。当晶体管尺寸减小到一定程度时，各种因为晶体管的物理极限所带来的二级效应相继出现，晶体管的特征尺寸按比例缩小变得越来越困难。其中，在晶体管以及半导体制作领域，由传统栅介质层厚度不断减小引起晶体管漏电流大。
目前对于低功耗的集成芯片，晶体管的漏电流就成为至关重要的参数，晶体管漏电流直接影响着低功耗集成芯片的静态功耗。随着集成芯片的集成度进一步提高，集成芯片的功耗会进一步缩小，晶体管的漏电流值也会趋近于更小，晶体管的漏电流更难以检测。
发明内容
本发明的目的在于提供的半导体测试结构及晶体管漏电的测试方法，解决现有技术中晶体管的漏电流难以检测的技术问题。
为解决上述技术问题，本发明提供一种半导体测试结构，包括：依次设置于半导体衬底中的第一测试区、存储单元阵列及第二测试区；
所述存储单元阵列包括多个NMOS晶体管单元和多个PMOS晶体管单元，且所述NMOS晶体管单元与所述PMOS晶体管单元交错设置，所述NMOS晶体管单元包括阵列排布的NMOS晶体管，所述PMOS晶体管单元阵列排布的PMOS晶体管；
所述第一测试区包括相互绝缘的第一电子注入垫和第一探测垫，所述第一电子注入垫与所述NMOS晶体管的P阱相连，所述第一探测垫与所述NMOS晶体管的源区/漏区相连；
所述第二测试区包括相互绝缘的第二电子注入垫和第二探测垫，所述第二电子注入垫与所述PMOS晶体管的源区/漏区相连，所述第二探测垫与所述PMOS晶体管的N阱相连。
可选的，所述存储单元阵列包括：
位于所述半导体衬底中呈梳状结构的P阱和N阱，且所述P阱和所述N阱交错设置；
位于所述P阱上的多个第一多晶硅栅极、位于所述第一多晶硅栅极两侧的N型深掺杂区及位于所述N型深掺杂区上的第一插塞，所述N型深掺杂区形成NMOS晶体管的源区/漏区；
位于所述N阱上的多个第二多晶硅栅极、位于所述第二多晶硅栅极两侧的P型深掺杂区及位于所述P型深掺杂区上的第二插塞，所述P型深掺杂区形成PMOS晶体管的源区/漏区。
可选的，相邻的所述N型深掺杂区之间通过浅沟槽隔离结构隔离开。
可选的，相邻的所述P型深掺杂区之间通过浅沟槽隔离结构隔离开。
可选的，所述P阱延伸至所述第一测试区，在该P阱上形成另一P型深掺杂区及所述第一电子注入垫，且所述第一电子注入垫通过第三插塞与该另一P型深掺杂区相连。
可选的，所述N阱延伸至所述第二测试区，在该N阱上形成另一N型深掺杂区及所述第二探测垫，且所述第二探测垫通过第四插塞与该另一N型深掺杂区相连。
可选的，所述存储单元阵列还包括：
位于所述P阱上的第一金属层，所述第一金属层通过所述第一插塞分别与所述N型深掺杂区连接；
位于所述N阱上的第二金属层，所述第二金属层通过所述第二插塞分别与所述P型深掺杂区连接。
可选的，所述第一金属层的一端延伸至所述第一测试区，并形成所述第一探测垫。
可选的，所述第二金属层呈梳状结构，所述第一金属层与所述第二金属层交错设置。
可选的，所述第二金属层的一端延伸至所述第二测试区，并形成所述第二电子注入垫。
可选的，所述存储单元阵列为静态随机存储单元阵列。
相应的，本发明还提供一种晶体管漏电的测试方法，采用上述的半导体测试结构，包括：
在所述第一电子注入垫上扫描注入电子，电子通过所述NMOS晶体管的P阱进入所述半导体衬底，采用探针测试所述第一探测垫上是否有电流，若有电流，则所述NMOS晶体管中存在漏电；
在所述第二电子注入垫上扫描注入电子，若所述PMOS晶体管中存在漏电，电子通过所述PMOS晶体管的源区/漏区进入所述半导体衬底，采用探针测试所述第二探测垫上时检测有电流。
与现有技术相比，本发明的半导体测试结构及晶体管漏电的测试方法中，在所述第一电子注入垫上扫描注入电子，电子通过所述NMOS晶体管的P阱进入所述半导体衬底，采用探针测试所述第一探测垫上是否有电流，若有电流，则所述NMOS晶体管中存在漏电；同样的，在所述第二电子注入垫上扫描注入电子，若所述PMOS晶体管中存在漏电，电子通过所述PMOS晶体管的源区/漏区进入所述半导体衬底，采用探针测试所述第二探测垫上时检测有电流。本发明中，在存储单元阵列两侧分别形成第一测试区和第二测试区，可以及时测量PMOS晶体管和NMOS晶体管中源区/漏区与阱区之间的漏电情况，提高工艺效率。
附图说明
图1为本发明一实施例中半导体测试结构未覆盖金属层时的示意图；
图2为本发明一实施例中半导体测试结构覆盖金属层时的示意图；
图3为本发明一实施例中晶体管漏电测试方法的流程图；
图4为本发明一实施例测试NMOS晶体管的结构示意图；
图5为本发明一实施例测试PMOS晶体管的结构示意图。
具体实施方式
下面将结合示意图对本发明的半导体测试结构及晶体管漏电的测试方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于，在所述第一电子注入垫上扫描注入电子，电子通过所述NMOS晶体管的P阱进入所述半导体衬底，采用探针测试所述第一探测垫上是否有电流，若有电流，则所述NMOS晶体管中存在漏电；同样的，在所述第二电子注入垫上扫描注入电子，若所述PMOS晶体管中存在漏电，电子通过所述PMOS晶体管的源区/漏区进入所述半导体衬底，采用探针测试所述第二探测垫上时检测有电流。本发明中，在存储单元阵列两侧分别形成第一测试区和第二测试区，可以及时测量PMOS晶体管和NMOS晶体管的漏电情况，提高工艺效率。
下文结合附图对本发明的半导体测试结构及晶体管漏电的测试方法进行详细说明。
参考图1和图2中所示，本发明提供一种半导体测试结构，包括：依次设置于半导体衬底(图中未示出)中的第一测试区1、存储单元阵列2及第二测试区3。所述存储单元阵列2包括多个NMOS晶体管单元和多个PMOS晶体管单元，且所述NMOS晶体管单元与所述PMOS晶体管单元交错设置，其中，每个所述NMOS晶体管单元包括阵列排布的NMOS晶体管，每个所述PMOS晶体管单元阵列排布的PMOS晶体管。本实施例中，所述存储单元阵列3为静态随机存储单元阵列(SRAM)。
继续参考图1中所示，所述存储单元阵列3包括：
位于所述半导体衬底中呈梳状结构的P阱(P Well)10和N阱(N Well)20，所述P阱10和所述N阱20交错设置。其中，梳状结构P阱的每个梳齿上形成一个NMOS晶体管单元，梳状结构N阱的每个梳齿上形成一个PMOS晶体管单元。
位于所述P阱10上的多个第一多晶硅栅极31、位于所述第一多晶硅栅极31两侧的N型深掺杂区11及位于所述N型深掺杂区11上的第一插塞41，其中，NMOS晶体管中相邻的N型深掺杂区11通过浅沟槽隔离结构(STI)隔开，所述第一多晶硅栅极31形成NMOS晶体管的栅极，所述N型深掺杂区11形成NMOS晶体管的源区/漏区，从而形成由P阱到N型深掺杂区11的PN结，且第一插塞41分别将NMOS晶体管的源区/漏区电性接出，即将该PN结正向接出。一般的，PN结具有单向导电性，NMOS晶体管的漏电为N型深掺杂区11到P阱之间存在电流导致的，因此需要对N型深掺杂区11到P阱之间的漏电进行检测。本领域技术人员可以理解的，还需在N型深掺杂区11上形成P型掺杂区(图中未示出)，P型掺杂区直接与第一插塞41连接。
此外，本发明中，所述P阱10延伸至所述第一测试区1，在该P阱10上形成另一P型深掺杂区11’，在该另一P型深掺杂区11’上形成第一电子注入垫63，且所述第一电子注入垫63通过第三插塞43与该另一P型深掺杂区11’相连，其中，该另一P型深掺杂区11’用于减小P阱的接触电阻。
位于所述N阱20上的多个第二多晶硅栅极32、位于所述第二多晶硅栅极32两侧的P型深掺杂区21及位于所述P型深掺杂区21上的第二插塞42，其中，PMOS晶体管中相邻的P型深掺杂区21通过浅沟槽隔离结构(STI)隔开，所述第二多晶硅栅极32形成PMOS晶体管的栅极，所述P型深掺杂区21用于形成PMOS晶体管的源区/漏区，从而形成P型深掺杂区21到N阱20的PN结，第二插塞42分别用于将PMOS晶体管的源区/漏区电性接出，即将该PN结反向接出。并且，PMOS晶体管中的漏电为N阱20到P型深掺杂区21存在电流导致的，因此，需要对N阱到P型深掺杂区进行的漏电进行检测。本领域技术人员可以理解的是，还需要在P型深掺杂区21上形成N型掺杂区(图中未示出)，N型掺杂区直接与第二插塞连接。
此外，本发明中，所述N阱20延伸至所述第二测试区2，在该N阱20上形成另一N型深掺杂区21’，并在该另一N型深掺杂区21’上形成第二探测垫64，且所述第二探测垫64通过第四插塞44与该另一N型深掺杂区21’相连，其中，该另一N型深掺杂区21’用于减小N阱的接触电阻。
继续参考图2中所示，所述存储单元阵列3还包括：
位于所述P阱10上的第一金属层61，所述第一金属层61通过所述第一插塞41分别与所述N型深掺杂区11连接，本实施例中，所述第一金属层61呈梳状结构，其覆盖P阱10的梳齿，同时还覆盖部分N阱20。并且，所述第一金属层61的一端611延伸至所述第一测试区1，从而形成所述第一探测垫，使得第一探测垫通过第一插塞41与N型深掺杂区11相连。
位于所述N阱20上的第二金属层62，所述第二金属层62通过所述第二插塞42分别与所述P型深掺杂区21连接。本实施例中，所述第二金属层62呈梳状结构，第一金属层61与第二金属层62之间相互交错设置，并且彼此绝缘，第二金属层62覆盖N阱20的梳齿，同时还覆盖部分P阱10。此外，所述第二金属层62的一端621延伸至所述第二测试区2，并形成所述第二电子注入垫，使得第二电子注入垫通过第二插塞42与P型深掺杂区21相连。
需要说明的是，所述第一测试区1包括相互绝缘的第一电子注入垫63和第一探测垫611，且所述第一电子注入垫63通过第三插塞43与该另一P型深掺杂区11’相连。所述第一电子注入垫63与所述NMOS晶体管的P阱10相连，所述第一探测垫611与所述NMOS晶体管的源区/漏区相连，从而第一测试区1用于测试NMOS晶体管中的漏电。所述第二测试区2包括相互绝缘的第二电子注入垫621和第二探测垫64，且所述第二探测垫64通过第四插塞64与该另一N型深掺杂区21’相连。所述第二电子注入垫621与所述PMOS晶体管的源区/漏区相连，所述第二探测垫64与所述PMOS晶体管的N阱20相连，从而第二测试区2用于测试PMOS晶体管中的漏电。参考图3中所示，采用图1和图2所示的半导体测试结构，本发明的另一方面还提供一种晶体管漏电的测试方法，分别对PMOS晶体管和NMOS晶体管的漏电进行测试。
具体的，参考图4所示，采用电子扫描枪70在所述第一电子注入垫63上扫描注入电子，在第一电子注入垫63上扫描注入电子时，电子经过该另一P型深掺杂区11’进入P阱10，通过所述NMOS晶体管的P阱10进入所述半导体衬底，从而在NMOS晶体管中形成电子。接着，采用探针测试所述第一探测垫611上是否有电流，若有电流，则说明所述NMOS晶体管中存在漏电，电子在半导体测试结构中的流向如图4中的箭头所示(实线箭头表示电子的流向，虚线表示电子通过第一金属层迁移至邻近的NMOS晶体管单元)，若NMOS晶体管中存在P阱到N型深掺杂区(源区/漏区)的电子流向，则说明NMOS晶体管中存在N型深掺杂区到P阱的漏电，漏电流经过第一金属层61流向第一探测垫611，使得第一探测垫611中检测到电流。若NMOS晶体管中不存在漏电，也就是说电子不会通过P阱进入N型深掺杂区，从而第一金属层中不存在电流，第一探测垫上检测不到电流。
参考图5所示，采用电子扫描枪70在所述第二电子注入垫621上扫描注入电子，接着，采用探针测试所述第二探测垫64上是否有电流，若PMOS晶体管中存在漏电，也就是说电子经过P型深掺杂区21(源区/漏区)进入N阱，再通过所述PMOS晶体管的N阱20进入所述半导体衬底，使得采用探针测试所述第二探测垫64时有电流。其中，电子在半导体测试结构中的流向参考图5中的箭头中所示(实线箭头表示电子的流向，虚线表示电子通过第二金属层迁移至邻近的PMOS晶体管单元)，电子进入半导体衬底后，再通过N阱向N型深掺杂区21’流，从而第二探测垫64中检测有电流，即PMOS晶体管的源区/漏区到N阱存在漏电。然而，如果PMOS晶体管中不存在漏电，也即电子局限在第二金属层中，没有进入半导体衬底中，使得第二探测垫中也就检测不到电流。
综上所述，本发明的半导体测试结构及晶体管漏电的测试方法中，在所述第一电子注入垫上扫描注入电子，电子通过所述NMOS晶体管的P阱进入所述半导体衬底，采用探针测试所述第一探测垫上是否有电流，若有电流，则所述NMOS晶体管中存在漏电；同样的，在所述第二电子注入垫上扫描注入电子，若所述PMOS晶体管中存在漏电，电子通过所述PMOS晶体管的源区/漏区进入所述半导体衬底，采用探针测试所述第二探测垫上时检测有电流。本发明中，在存储单元阵列两侧分别形成第一测试区和第二测试区，可以及时测量PMOS晶体管和NMOS晶体管的漏电情况，提高工艺效率。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (8)

1.一种半导体测试结构，其特征在于，包括：依次设置于半导体衬底中的第一测试区、存储单元阵列及第二测试区；
所述存储单元阵列为静态随机存储单元阵列，包括多个NMOS晶体管单元和多个PMOS晶体管单元，且所述NMOS晶体管单元与所述PMOS晶体管单元交错设置，所述NMOS晶体管单元包括阵列排布的NMOS晶体管，所述PMOS晶体管单元阵列排布的PMOS晶体管；
所述第一测试区包括相互绝缘的第一电子注入垫和第一探测垫，所述第一电子注入垫与所述NMOS晶体管的P阱相连，所述第一探测垫与所述NMOS晶体管的源区/漏区相连；
所述第二测试区包括相互绝缘的第二电子注入垫和第二探测垫，所述第二电子注入垫与所述PMOS晶体管的源区/漏区相连，所述第二探测垫与所述PMOS晶体管的N阱相连；
其中，多个NMOS晶体管单元和多个PMOS晶体管单元分别位于所述半导体衬底中呈梳状结构的P阱和N阱，且所述P阱和所述N阱交错设置；
所述P阱延伸至所述第一测试区，在该P阱上形成另一P型深掺杂区及所述第一电子注入垫；
所述N阱延伸至所述第二测试区，在该N阱上形成另一N型深掺杂区及所述第二探测垫；
还包括位于所述P阱上的第一金属层及位于所述N阱上的第二金属层，所述第一金属层的一端延伸至所述第一测试区，并形成所述第一探测垫，所述第二金属层的一端延伸至所述第二测试区，并形成所述第二电子注入垫，所述第二金属层呈梳状结构，所述第一金属层与所述第二金属层交错设置。
2.如权利要求1所述的半导体测试结构，其特征在于，所述存储单元阵列包括：
位于所述P阱上的多个第一多晶硅栅极、位于所述第一多晶硅栅极两侧的N型深掺杂区及位于所述N型深掺杂区上的第一插塞，所述N型深掺杂区形成NMOS晶体管的源区/漏区；
位于所述N阱上的多个第二多晶硅栅极、位于所述第二多晶硅栅极两侧的P型深掺杂区及位于所述P型深掺杂区上的第二插塞，所述P型深掺杂区形成PMOS晶体管的源区/漏区。
3.如权利要求2所述的半导体测试结构，其特征在于，相邻的所述N型深掺杂区之间通过浅沟槽隔离结构隔离开。
4.如权利要求2所述的半导体测试结构，其特征在于，相邻的所述P型深掺杂区之间通过浅沟槽隔离结构隔离开。
5.如权利要求2所述的半导体测试结构，其特征在于，所述第一电子注入垫通过第三插塞与该另一P型深掺杂区相连。
6.如权利要求2所述的半导体测试结构，其特征在于，所述第二探测垫通过第四插塞与该另一N型深掺杂区相连。
7.如权利要求2所述的半导体测试结构，其特征在于，所述第一金属层通过所述第一插塞分别与所述N型深掺杂区连接；所述第二金属层通过所述第二插塞分别与所述P型深掺杂区连接。
8.一种晶体管漏电的测试方法，其特征在于，采用如权利要求1中所述的半导体测试结构，包括：
在所述第一电子注入垫上扫描注入电子，电子通过所述NMOS晶体管的P阱进入所述半导体衬底，采用探针测试所述第一探测垫上是否有电流，若有电流，则所述NMOS晶体管中存在漏电；
在所述第二电子注入垫上扫描注入电子，若所述PMOS晶体管中存在漏电，电子通过所述PMOS晶体管的源区/漏区进入所述半导体衬底，采用探针测试所述第二探测垫上时检测有电流。
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