CN109559778B

CN109559778B - Sram测试结构

Info

Publication number: CN109559778B
Application number: CN201811458597.9A
Authority: CN
Inventors: 崔丛丛; 高原
Original assignee: Shanghai Huali Microelectronics Corp
Current assignee: Shanghai Huali Microelectronics Corp
Priority date: 2018-11-30
Filing date: 2018-11-30
Publication date: 2021-01-29
Anticipated expiration: 2038-11-30
Also published as: CN109559778A

Abstract

本发明涉及一种SRAM测试结构，用于测试SRAM存储单元的漏电状况，包括：多个标准测试单元，每个所述标准测试单元包括多个晶体管、多个金属线，第一共享接触孔和第二共享接触孔，所述第一传输晶体管的漏极与对应的金属线之间绝缘，所述第二传输晶体管的漏极与对应的金属线之间绝缘，与所述第一传输晶体管的漏极对应的金属线和与所述第二传输晶体管的漏极对应的金属线短接并连接至第一测试电极，覆盖于所述第一共享接触孔上的金属线与覆盖于所述第二共享接触孔上的金属线短接并连接至第二测试电极，通过测试所述第一测试电极和所述第二测试电极之间的电流来监控所述SRAM存储单元的漏电状况，以实现监控SRAM同层金属间的隔离和金属与共享接触孔间的隔离等。

Description

SRAM测试结构

技术领域

本发明涉及半导体领域，特别涉及一种SRAM测试结构。

背景技术

静态随机存取存储器(Static Random-Access Memory，SRAM)是随机存取存储器的一种。静态随机存取存储器是指只要保持通电，储存的数据就可以一直保存的存储器。静态随机存取存储器不用刷新电路，而且速度快，常作为各种集成电路的存储器。

图1为一个6T SRAM的存储单元的示意图，由4个NMOS晶体管T1、T2、Q5、Q6以及2个PMOS晶体管Q3、Q4组成。其中Q5、Q3的输入端和Q6、Q4的输出端连在一起，Q6、Q4的输入端和Q5、Q3的输出端连在一起，组成一个锁存器。其中，T1，T2为两个传输管。

随着半导体工艺的不断发展，集成电路所提供的性能和复杂度不断增加，且集成电路最小线宽越来越小，用于增进集成电路的性能及运算速度。静态随机存取存储器(SRAM)作为芯片设计中常用的存储器，也在不断追求更小的尺寸，以节省芯片面积，降低芯片制造成本。通常为了缩小SRAM版图面积，引入共享接触孔将Q5、Q3的输入端源极和Q6、Q4的输出端栅极连在一起，同理将Q6、Q4的源极和Q5、Q3的栅极连在一起。

6T SRAM存储单元的版图如图2所示，其中T1晶体管包括栅极1、源极9和漏极8，栅极1的多晶硅层上覆盖有金属硅化物；有源区2之间用氧化隔离层隔开；共享接触孔3的一部分与有源区2接触，一部分与Q3、Q4、Q5及Q6中至少一个的栅极接触，一个存储单元中设置有两个共享接触孔3(即第一共享接触孔31和第二共享接触孔32)，其他是常规的接触孔4；P型注入区5设置了T1、T2、Q5、Q6，为NMOS晶体管；N型注入区6设置了Q3和Q4，为PMOS晶体管；金属线7覆盖在共享接触孔3以及常规接触孔4上，以实现相应的电性互连。

但是，随着静态随机存取存储器(SRAM)面积的不断缩小，SRAM中金属线与金属线之间以及金属线与共享接触孔之间的间距(如图2中虚线圆圈处所示)也不断缩小，金属线与金属线之间以及金属线与接触孔之间将成为SRAM漏电的来源，然而传统在线监控尚无法监控或澄清后道漏电，导致无法获得金属线与金属线之间以及金属线与接触孔之间的隔离/短路情况。

发明内容

本发明提供了一种SRAM测试结构，目的是监控SRAM中同层金属线的隔离情况以及两个传输晶体管的漏端金属线与共享接触孔的短路情况。

为了解决现有技术中存在的问题，本发明提供了一种SRAM测试结构，设置于一基底上，用于测试同一基底上的SRAM存储单元的漏电状况，所述SRAM存储单元包括多个晶体管、用于将所述多个晶体管的源极和漏极的电性引出及连接的多个接触孔、以及对应覆盖于所述多个接触孔上的多个金属线，其中，所述多个晶体管包括第一传输晶体管和第二传输晶体管，所述多个接触孔包括第一共享接触孔和第二共享接触孔，所述第一传输晶体管的源极与覆盖于所述第一共享接触孔上的金属线连接，所述第二传输晶体管的源极与覆盖于所述第二共享接触孔上的金属线连接；

所述SRAM测试结构包括：多个标准测试单元，每个所述标准测试单元包括所述多个晶体管、所述多个金属线、所述第一共享接触孔和所述第二共享接触孔，其中，所述第一传输晶体管的漏极与对应的金属线之间绝缘，所述第二传输晶体管的漏极与对应的金属线之间绝缘，与所述第一传输晶体管的漏极对应的金属线和与所述第二传输晶体管的漏极对应的金属线短接并连接至第一测试电极，覆盖于所述第一共享接触孔上的金属线与覆盖于所述第二共享接触孔上的金属线短接并连接至第二测试电极，通过测试所述第一测试电极和所述第二测试电极之间的电流来监控所述SRAM存储单元的漏电状况。

可选的，在所述SRAM测试结构中，所述SRAM存储单元为6T结构，所述第一传输晶体管和所述第二传输晶体管的栅极连接至同一字线、源极分别连接至相邻的位线，所述第一传输晶体管的漏极和所述第二传输晶体管的漏极之间设置有锁存器。

可选的，在所述SRAM测试结构中，所述多个晶体管还包括第三晶体管、第四晶体管、第五晶体管和第六晶体管，所述第三晶体管和第四晶体管构成所述锁存器的上拉晶体管，所述第五晶体管和第六晶体管构成所述锁存器的下拉晶体管。

可选的，在所述SRAM测试结构中，所述第一传输晶体管、所述第二传输晶体管、所述第五晶体管和所述第六晶体管属于NMOS晶体管，所述第三晶体管和所述第四晶体管属于PMOS晶体管。

可选的，在所述SRAM测试结构中，所述第三晶体管和第五晶体管的源极与覆盖于所述第一共享接触孔上的金属线连接，并通过所述第一共享接触孔与所述第四晶体管和所述第六晶体管的栅极连接，所述第四晶体管和第六晶体管的源极与覆盖于所述第二共享接触孔上的金属线连接，并通过所述第二共享接触孔与所述第三晶体管和所述第五晶体管的栅极连接。

可选的，在所述SRAM测试结构中，每个所述标准测试单元还包括用于使所述第一传输晶体管和所述第二传输晶体管的源极、所述第三晶体管、第四晶体管、第五晶体管和第六晶体管的源极和漏极的电性引出的若干接触孔，覆盖所述若干接触孔的金属线悬空。

可选的，在所述SRAM测试结构中，每四个所述标准测试单元按照左右镜像和上下镜像的方式排列为一组合单元。

可选的，在所述SRAM测试结构中，所述组合单元中，与四个所述第一传输晶体管的漏极对应的金属线和与四个所述第二传输晶体管的漏极对应的金属线短接并连接至所述第一测试电极，覆盖于四个所述第一共享接触孔上的金属线与覆盖于四个所述第二共享接触孔上的金属线短接并连接至所述第二测试电极。

可选的，在所述SRAM测试结构中，所述基底上设置有存储区，在所述存储区设置有阵列分布的多个所述SRAM存储单元以及阵列排布的多个所述组合单元。

可选的，在所述SRAM测试结构中，所述SRAM测试结构还包括围绕阵列分布的多个所述SRAM存储单元和阵列排布的多个所述组合单元设置的边界单元，所述边界单元用于将阱电位接出。

本发明所提供的SRAM测试结构与SRAM存储单元具有基本上相同的结构，但未设置对应第一传输晶体管和第二传输晶体管漏端的接触孔，仍保留其上覆盖的金属线，目的是保留版图环境以排除图形密度对工艺的影响，删除漏端接触孔可以防止测试结构加压时NP结反向击穿，并且可以避免测试到前道工艺不足导致器件的漏电，而无法明确后道工艺的漏电情况。

为了监控SRAM中同层金属线的隔离情况以及两个传输晶体管的漏端金属线与共享接触孔的短路情况，将第一传输晶体管和第二传输晶体管漏端对应的金属线短接作为第一测试电极，将两个共享接触孔上覆盖的金属线短接作为第二测试电极，从而通过在给第一测试电极和第二测试电极之间施加不同的电压并测试电流，可以监控隔离对应的两部分区域之间的漏电情况。

附图说明

图1为一种6T SRAM的存储单元的电路示意图。

图2为一种SRAM存储单元的版图示意图。

图3为本发明实施例的标准测试单元的版图示意图。

图4为本发明实施例的组合单元的示意图。

附图标记说明：

1-栅极；2-有源区；3-共享接触孔；4-接触孔；5-N型重掺杂；6-P型重掺杂；7-金属线；8-漏极；9-源极；11-第一传输晶体管；12-第二传输晶体管；13-第三晶体管；14-第四晶体管；15-第五晶体管；16-第六晶体管；31-第一共享接触孔；32-第二共享接触孔；21-组合单元；22-边界单元；23-存储区。

具体实施方式

下面将结合示意图和实施例对本发明进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

在下面的描述中，应该理解，当层(或膜)、区域、图案或结构被称作在衬底、层(或膜)、区域和/或图案“上”时，它可以直接位于另一个层或衬底上，和/或还可以存在插入层。另外，应该理解，当层被称作在另一个层“下”时，它可以直接位于另一个层下，和/或还可以存在一个或多个插入层。另外，可以基于附图进行关于在各层“上”和“下”的指代。

本发明提供了一种SRAM测试结构，设置于一基底上，用于测试同一基底上的SRAM存储单元的漏电状况，所述SRAM存储单元(参照图2)包括多个晶体管、用于将所述多个晶体管的源极9和漏极8的电性引出及连接的多个接触孔4、以及对应覆盖于所述多个接触孔4上的多个金属线7，其中，所述多个晶体管包括第一传输晶体管11和第二传输晶体管12，所述多个接触孔4包括第一共享接触孔31和第二共享接触孔32，所述第一传输晶体管11的源极9与覆盖于所述第一共享接触孔31上的金属线7连接，所述第二传输晶体管12的源极9与覆盖于所述第二共享接触孔32上的金属线7连接。

如图3所示，图3为本发明实施例的标准测试单元的版图示意图。所述SRAM测试结构包括：多个标准测试单元，每个所述标准测试单元包括所述多个晶体管、所述多个金属线7、所述第一共享接触孔31和所述第二共享接触孔32，其中，所述第一传输晶体管11的漏极8与对应的金属线7之间绝缘，所述第二传输晶体管12的漏极8与对应的金属线7之间绝缘，与所述第一传输晶体管11的漏极8对应的金属线7和与所述第二传输晶体管12的漏极8对应的金属线7短接并连接至第一测试电极，覆盖于所述第一共享接触孔31上的金属线7与覆盖于所述第二共享接触孔32上的金属线7短接并连接至第二测试电极，通过测试所述第一测试电极和所述第二测试电极之间的电流来监控所述SRAM存储单元的漏电状况。

本发明在常规SRAM存储单元(如图2)的基础上，保留版图前道层次(有源区2，多晶硅，离子注入)不变，删除第一传输晶体管11和第二传输晶体管12漏端接触孔4保留其上覆盖的金属。保留版图环境可排除图形密度对工艺的影响，删除漏端接触孔4可以防止测试结构加压时NP结反向击穿，并且可以避免测试到前道工艺不足导致器件的漏电，而无法明确后道工艺的漏电情况。将第一传输晶体管11和第二传输晶体管12漏端金属共接作为第一测试电极，将共享接触孔3上的金属共接作为第二测试电极，给第一测试电极和第二测试电极施加不同的电压，测试电流来监控隔离。本结构优于传统短路测试结构的主要方面：可监控SRAM同层金属尖角间的隔离，也可监控SRAM金属与共享接触孔3尖角间的隔离，还可以监控金属与共享接触孔3间的短路，真实的模拟SRAM环境可排除环境因素对工艺的影响。

具体的，所述SRAM存储单元为6T结构，所述第一传输晶体管11和所述第二传输晶体管12的栅极1连接至同一字线、源极9分别连接至相邻的位线，所述第一传输晶体管11的漏极8和所述第二传输晶体管12的漏极8之间设置有锁存器。所述锁存器输出端的状态不会随输入端的状态变化而变化，仅在有锁存信号时输入的状态才被保存到输出，直到下一个锁存信号到来时才改变。

进一步的，所述多个晶体管还包括第三晶体管13、第四晶体管14、第五晶体管15和第六晶体管16，所述第三晶体管13和第五晶体管15的源极9与覆盖于所述第一共享接触孔31上的金属线7连接，并通过所述第一共享接触孔31与所述第四晶体管14和所述第六晶体管16的栅极1连接，所述第四晶体管14和第六晶体管16的源极9与覆盖于所述第二共享接触孔32上的金属线7连接，并通过所述第二共享接触孔32与所述第三晶体管13和所述第五晶体管15的栅极1连接。其中，所述第三晶体管13和第四晶体管14构成所述锁存器的上拉晶体管，所述第五晶体管15和第六晶体管16构成所述锁存器的下拉晶体管。

优选的，每个所述标准测试单元还包括用于使所述第一传输晶体管11和所述第二传输晶体管12的源极9、所述第三晶体管13、第四晶体管14、第五晶体管15和第六晶体管16的源极9和漏极8的电性引出的若干接触孔4，覆盖所述若干接触孔4的金属线7悬空，即该金属线7不与任何SRAM测试结构外部的输入信号连接。本发明真实的模拟了存储结构的环境，可以排除环境因素对工艺的影响。

通常的，所述第一传输晶体管11、所述第二传输晶体管12、所述第五晶体管15和所述第六晶体管16位于P型衬底区域，采用N型重掺杂5方式进行掺杂，故属于NMOS晶体管，所述第三晶体管13和所述第四晶体管14位于N型衬底区域，采用P型重掺杂6方式进行掺杂，故属于PMOS晶体管。

在本实施例所提供的SRAM测试结构中，每四个所述标准测试单元按照左右镜像和上下镜像的方式排列为一组合单元21，所述SRAM测试结构包括阵列排布的多个所述组合单元21。如图4所示，图4为本发明实施例的组合单元的示意图。单个“F”字样代表的结构表示6T SRAM标准测试单元版图，6T SRAM标准测试单元版图按照左右镜像且上下镜像的方式排列成一个阵列单元，该阵列单元不断重复得到SRAM存储单元阵列。

进一步的，测量时过程中，给所述第一测试电极和所述第二测试电极施加不同的电压，以测量出准确的电流值。如图4所示，将所述各标准测试单元的电流值以阵列的方式排列，可以计算所述各标准测试单元电流的总值，也可以计算所述各标准测试单元电流的平均值，从而更准确的测试存储单元的漏电情况。

进一步的，所述组合单元21中，与四个所述第一传输晶体管11的漏极8对应的金属线7和与四个第二传输晶体管12的漏极8对应的金属线7短接并连接至所述第一测试电极，覆盖于四个所述第一共享接触孔31上的金属线7与覆盖于四个所述第二共享接触孔32上的金属线7短接并连接至所述第二测试电极，通过测试所述第一测试电极和所述第二测试电极之间的电流来监控所述SRAM存储单元的漏电状况。从而监控SRAM同层金属隔离和SRAM金属与共享接触孔3的隔离情况。

在本实施例所提供的SRAM测试结构中，所述基底上设置有存储区23，在所述存储区23设置有阵列分布的多个所述SRAM存储单元以及阵列排布的多个所述组合单元21。

进一步的，所述SRAM测试结构还包括围绕阵列分布的多个所述SRAM存储单元和阵列排布的多个所述组合单元21设置的边界单元22，所述边界单元22呈封闭边框形状，所有标准测试单元设置于所述边界单元22内。所述边界单元22用于将阱电位接出，同时作出存储单元阵列的环境。

综上所述，本发明所提供的SRAM测试结构在常规SRAM存储单元(如图2)的基础上，保留版图前道层次(有源区，多晶硅，离子注入)不变，删除第一传输晶体管和第二传输晶体管漏端接触孔保留其上覆盖的金属。保留版图环境可排除图形密度对工艺的影响，删除漏端接触孔可以防止测试结构加压时NP结反向击穿，并且可以避免测试到前道工艺不足导致器件的漏电，而无法明确后道工艺的漏电情况。将第一传输晶体管和第二传输晶体管漏端金属共接作为第一测试电极，将共享接触孔上的金属共接作为第二测试电极，其它通孔盖上金属并悬空。给第一测试电极和第二测试电极施加不同的电压，测试电流来监控隔离。本结构优于传统短路测试结构的主要方面：可监控SRAM同层金属尖角间的隔离，也可监控SRAM金属与共享接触孔尖角间的隔离，还可以监控金属与共享接触孔间的短路，真实的模拟SRAM环境可排除环境因素对工艺的影响。

上述实施例仅用于示例性地说明发明的原理及其功效，而非用于限制本发明。任何所属技术领域的技术人员，在不违背本发明的精神及范畴下，均可对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，而仍属于本发明的保护范围之内。

Claims

1.一种SRAM测试结构，设置于一基底上，用于测试同一基底上的SRAM存储单元的漏电状况，所述SRAM存储单元包括多个晶体管、用于将所述多个晶体管的源极和漏极的电性引出及连接的多个接触孔、以及对应覆盖于所述多个接触孔上的多个金属线，其中，所述多个晶体管包括第一传输晶体管和第二传输晶体管，所述多个接触孔包括第一共享接触孔和第二共享接触孔，所述第一传输晶体管的源极与覆盖于所述第一共享接触孔上的金属线连接，所述第二传输晶体管的源极与覆盖于所述第二共享接触孔上的金属线连接，其特征在于，所述SRAM测试结构包括：

多个标准测试单元，每个所述标准测试单元包括所述多个晶体管、所述多个金属线、所述第一共享接触孔和所述第二共享接触孔，其中，所述第一传输晶体管的漏极与对应的金属线之间绝缘，所述第二传输晶体管的漏极与对应的金属线之间绝缘，与所述第一传输晶体管的漏极对应的金属线和与所述第二传输晶体管的漏极对应的金属线短接并连接至第一测试电极，覆盖于所述第一共享接触孔上的金属线与覆盖于所述第二共享接触孔上的金属线短接并连接至第二测试电极，通过测试所述第一测试电极和所述第二测试电极之间的电流来监控所述SRAM存储单元的漏电状况。

2.如权利要求1所述的SRAM测试结构，其特征在于，所述SRAM存储单元为6T结构，所述第一传输晶体管和所述第二传输晶体管的栅极连接至同一字线、源极分别连接至相邻的位线，所述第一传输晶体管的漏极和所述第二传输晶体管的漏极之间设置有锁存器。

3.如权利要求2所述的SRAM测试结构，其特征在于，所述多个晶体管还包括第三晶体管、第四晶体管、第五晶体管和第六晶体管，所述第三晶体管和第四晶体管构成所述锁存器的上拉晶体管，所述第五晶体管和第六晶体管构成所述锁存器的下拉晶体管。

4.如权利要求3所述的SRAM测试结构，其特征在于，所述第一传输晶体管、所述第二传输晶体管、所述第五晶体管和所述第六晶体管属于NMOS晶体管，所述第三晶体管和所述第四晶体管属于PMOS晶体管。

5.如权利要求3所述的SRAM测试结构，其特征在于，所述第三晶体管和第五晶体管的源极与覆盖于所述第一共享接触孔上的金属线连接，并通过所述第一共享接触孔与所述第四晶体管和所述第六晶体管的栅极连接，所述第四晶体管和第六晶体管的源极与覆盖于所述第二共享接触孔上的金属线连接，并通过所述第二共享接触孔与所述第三晶体管和所述第五晶体管的栅极连接。

6.如权利要求3所述的SRAM测试结构，其特征在于，每个所述标准测试单元还包括用于使所述第一传输晶体管和所述第二传输晶体管的源极、所述第三晶体管、第四晶体管、第五晶体管和第六晶体管的源极和漏极的电性引出的若干接触孔，覆盖所述若干接触孔的金属线悬空。

7.如权利要求1所述的SRAM测试结构，其特征在于，每四个所述标准测试单元按照左右镜像和上下镜像的方式排列为一组合单元。

8.如权利要求7所述的SRAM测试结构，其特征在于，所述组合单元中，与四个所述第一传输晶体管的漏极对应的金属线和与四个所述第二传输晶体管的漏极对应的金属线短接并连接至所述第一测试电极，覆盖于四个所述第一共享接触孔上的金属线与覆盖于四个所述第二共享接触孔上的金属线短接并连接至所述第二测试电极。

9.如权利要求7所述的SRAM测试结构，其特征在于，所述基底上设置有存储区，在所述存储区设置有阵列分布的多个所述SRAM存储单元以及阵列排布的多个所述组合单元。

10.如权利要求7所述的SRAM测试结构，其特征在于，所述SRAM测试结构还包括围绕阵列分布的多个所述SRAM存储单元和阵列排布的多个所述组合单元设置的边界单元，所述边界单元用于将阱电位接出。