CN105321555A - 存储芯片和制造存储芯片的布局设计 - Google Patents
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- CN105321555A CN105321555A CN201410474469.9A CN201410474469A CN105321555A CN 105321555 A CN105321555 A CN 105321555A CN 201410474469 A CN201410474469 A CN 201410474469A CN 105321555 A CN105321555 A CN 105321555A
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Abstract
本发明涉及存储芯片和制造存储芯片的布局设计。静态随机存取存储器(SRAM)芯片包括多个SRAM单元和多个单元电流跟踪单元。每个SRAM单元包括电源电压参考导体、第一接地参考导体、两个交叉耦合反相器、和两个传输栅极器件。每个单元电流跟踪单元包括第一半单元和第二半单元。第一半单元不同于第二半单元。
Description
技术领域
本发明涉及存储芯片和制造存储芯片的布局设计。
背景技术
半导体集成电路(IC)工业制造各种类型的数字器件，来解决各种不同领域的问题。一些这样的数字器件电连接至用于存储数字数据的静态随机存取存储器(SRAM)。由于IC变得更小和更复杂，所以串扰和布线电阻的效果会进一步影响IC性能。
发明内容
针对现有技术中存在的问题，根据本发明的一个方面，提供了一种静态随机存取存储器(SRAM)芯片，包括：
多个SRAM单元，其中，每个所述SRAM单元都包括：
电源电压参考导体；
第一接地参考导体；
两个交叉耦合反相器；和
两个传输栅极器件；以及
多个单元电流跟踪单元，其中，每个单元电流跟踪单元都包括：
第一半单元，其中，所述第一半单元包括：
第一跟踪位线导体；
第一互补金属氧化物半导体(CMOS)包括：
第一下拉(PD)器件，和
第一上拉(PU)器件，和
第一传输栅极器件，被配置为跟踪电流；以及
第二半单元，其中，所述第二半单元包括：
第二CMOS器件，包括：
第二PD器件，和
第二PU器件，和
第二传输栅极器件，被配置为控制数据类型；
其中，所述第一半单元不同于所述第二半单元；
所述第一CMOS的栅极电连接至所述电源电压参考导体；
所述第二PU器件的漏极节点与所述第二PD器件的漏极节点电隔离；
所述第一传输栅极器件的栅极节点电连接至跟踪使能导体；以及
所述第二传输栅极器件的栅极节点电连接至第一字线导体。
根据本发明的一个实施例，进一步包括多个电容跟踪单元，其中，每个电容跟踪单元都包括：
第三半单元，其中，所述第三半单元包括：
所述第一跟踪位线导体；
第三CMOS，和
第三传输栅极器件，被配置为跟踪位线电容；
第四半单元，其中，所述第四半单元包括：
第四CMOS，和
第四传输栅极器件，被配置为伪单元；
其中，所述第三半单元不同于所述第四半单元；
所述第三CMOS包括：
第三PU器件，和
第三PD器件；所述第三PD器件的源极节点电浮置；
所述第四CMOS包括：
第四PU器件，和
第四PD器件；所述第四PD器件的源极节点电连接至第二接地参考导体；
其中，所述第三传输栅极器件的栅极节点电连接至所述第二接地参考导体；以及
所述第四传输栅极器件的栅极节点电连接至所述第一字线导体。
根据本发明的一个实施例，所述第二接地参考导体电连接至所述第一接地参考导体。
根据本发明的一个实施例，所述第二接地参考导体电连接至所述单元电流跟踪单元的P阱导体。
根据本发明的一个实施例，从所述第一CMOS的栅极至所述电源电压参考导体线的连接路径包括：
栅极接触件，和
第一通孔。
根据本发明的一个实施例，所述第四PU器件的源极节点电浮置。
根据本发明的一个实施例，每个SRAM单元的单元尺寸和每个跟踪单元的单元尺寸基本相同。
根据本发明的一个实施例，进一步包括：存储单元阵列，
其中，所述存储单元阵列布置为多列和多行；
所述SRAM单元和所述跟踪单元均位于所述存储单元阵列中；以及
所述跟踪单元定位为邻近所述SRAM单元的边缘列。
根据本发明的一个实施例，所述每个单元电流跟踪单元和所述每个电容跟踪单元都位于第一列中；
所述第一列包括至少2个至32个单元电流跟踪单元；
所述第一传输栅极器件的漏极节点和所述第三传输栅极器件的漏极节点均电连接至所述第一跟踪位线导体。
根据本发明的一个实施例，进一步包括：
多个边缘单元，其中，所述多个边缘单元布置在第二列中，并且邻近所述第一列；
所述边缘单元的一部分包括：
第一边缘单元，和
第二边缘单元，所述第一边缘单元包括跟踪使能导体，所述跟踪使能导体电连接至所述第一列中的每个单元电流跟踪单元的栅极节点。
根据本发明的另一方面，提供了一种静态随机存取存储器(SRAM)芯片，包括：
多个SRAM单元；
多个跟踪单元；
多个第一边缘单元；
多个第二边缘单元；以及
多个阱带单元；
其中，每个所述SRAM单元都包括：
电源电压参考导体；
第一接地参考导体；
两个交叉耦合反相器；和
两个传输栅极器件；以及
每个跟踪单元都包括：
第一半单元，其中，所述第一半单元包括：
第一跟踪位线导体；
第一CMOS，包括：
第一下拉(PD)器件，和
第一上拉(PU)器件，和
第一传输栅极器件，被配置为跟踪电流；以及
第二半单元，其中，所述第二半单元包括：
第二CMOS，包括：
第二PD器件，和
第二PU器件，和
第二传输栅极器件；
所述第一半单元不同于所述第二半单元；
所述第一传输栅极器件的栅极节点电连接至跟踪使能导体；
所述第二传输栅极器件的栅极节点电连接至第一预定字线导体；
每个SRAM单元和每个跟踪单元均位于存储单元阵列中；
所述SRAM单元布置为多列和多行；
所述每个跟踪单元都布置在第一列中；
所述第一列邻近所述SRAM单元的边缘列；
多个第一边缘单元，其中，所述多个第一边缘单元布置在第二列中，并且邻近所述第一列；
多个第二边缘单元，其中，所述多个第二边缘单元布置在第三列中，并且邻近所述SRAM单元中的多列；
所述第一边缘单元包括所述跟踪使能导体；以及
每个所述SRAM单元的单元尺寸和每个所述跟踪单元的单元尺寸基本相同。
根据本发明的一个实施例，进一步包括：
多个阱带单元，布置在第一行和第二行中，其中，所述第一行和所述第二行位于所述多个SRAM单元的相对端部处；
每个阱带单元都包括：
P阱带导体线，和
N阱带导体线；
其中，所述跟踪使能导体电连接至所述P阱带导体线。
根据本发明的一个实施例，所述第一接地参考导体物理延伸至所述第一边缘单元；并且所述跟踪使能导体电连接至所述第一接地参考导体。
根据本发明的一个实施例，所述第一CMOS的栅极电连接至所述电源电压参考导体；并且所述第二CMOS的漏极节点电隔离。
根据本发明的一个实施例，进一步包括：多个电容跟踪单元，其中，每个电容跟踪单元都包括：
第三半单元，其中，所述第三半单元包括：
所述第一跟踪位线导体；
第三CMOS，和
第三传输栅极器件，被配置为跟踪位线电容；
第四半单元，其中，所述第四半单元包括：
第四CMOS，和
第四传输栅极器件，被配置为伪单元；
所述第三半单元不同于所述第四半单元；
所述第三CMOS包括：
第三PU器件，和
第三PD器件；所述第三PD器件的源极节点电浮置；
所述第四CMOS包括：
第四PU器件，和
第四PD器件，所述第四PD器件的源极节点电连接至所述第一接
地参考导体；
所述第三传输栅极器件的栅极节点电连接至所述第一接地参考导体；以及
所述第四传输栅极器件的栅极节点电连接至所述第一字线导体；以及
每个电容单元都位于所述第一列中。
根据本发明的又一方面，提供了一种二端口(2P)静态随机存取存储器(SRAM)阵列，包括：
多个2PSRAM单元，被配置为存储数据，以及
多个跟踪单元，被配置为跟踪每个单元；
其中，每个2PSRAM单元都包括：
写端口，和
读端口；
其中，所述写端口包括:
两个交叉耦合反相器，具有数据存储节点，和互补数据条存储节点；
其中，每个反相器都包括：
一个写下拉(PD)器件，和
一个写上拉(PU)器件
第一写传输栅极器件，和
第二写传输栅极器件；
其中，所述读端口包括：
读下拉器件，和
读传输栅极器件，其中，所述读下拉器件和所述读传输栅极器件串联连接；
其中，每个跟踪单元都包括：
第一类型跟踪单元，和
第二类型的跟踪单元；
其中，每个第一类型的跟踪单元都包括：
第一跟踪写端口，和
第一跟踪读端口；
其中，所述第一跟踪读端口包括：
第一跟踪读位线导体；
第一跟踪读PD器件，和
第一跟踪读PG器件；
其中，所述第一跟踪写端口包括：
第一半单元，和
第二半单元；
其中，所述第一半单元包括：
第一跟踪写位线导体；
第一CMOS，和
第一传输栅极器件；
其中，所述第二半单元包括：
第二传输栅极器件；
第二PD器件，和
第二PU器件；
其中，所述第一CMOS的栅极节点和所述第一跟踪读PD器件的栅极都电连接至电源电压参考导体；
所述第二PD器件的漏极节点和所述第二PU器件的漏极节点都电隔离；
所述第一跟踪读PG栅极器件的栅极节点电连接至跟踪使能导体；
其中，每个第二类型跟踪单元都包括：
第二跟踪写端口，和
第二跟踪读端口；
其中，所述第二跟踪读端口包括：
第一跟踪读位线导体；
第二跟踪读PD器件，和
第二跟踪读PG器件；
其中，所述第二跟踪写端口包括：
第三半单元，和
第四半单元；
其中，所述第三半单元包括：
第一跟踪写位线导体；
第二CMOS，和
第三传输器件；
其中，所述第四半单元包括：
第三CMOS，和
第四传输器件，被配置为伪器件；
其中，所述第二CMOS包括：
第三PU器件，和
第三PD器件；
其中，所述第三PD器件的源极节点电浮置；
其中，所述第三CMOS包括：
第四PU器件，和
第四PD器件；
其中，所述第四PD器件的源极节点电连接至第一接地参考导体；
其中，所述第二读PG器件的栅极节点至少电连接至所述第一接地参考导体或P阱导体；以及
其中，所述第二CMOS的栅极节点和所述第二跟踪PD器件的栅极电连接。
根据本发明的一个实施例，从所述第一CMOS的所述栅极至所述电源电压参考导体线的连接路径包括：
栅极接触件，和
第一通孔。
根据本发明的一个实施例，所述每个SRAM单元的单元尺寸和所述每个跟踪单元的单元尺寸基本相同。
根据本发明的一个实施例，每个单元电流跟踪单元和每个电容跟踪单元位于第一列中；
其中，所述第一列包括至少2至32个单元电流跟踪单元；
所述第一传输栅极器件的漏极节点和所述第三传输栅极器件的漏极节点均电连接至所述第一跟踪位线导体。
根据本发明的一个实施例，进一步包括：
多个边缘单元，其中，所述多个边缘单元布置在第二列中，并且邻近所述第一列；
其中，所述边缘单元的一部分包括：
第一边缘单元，和
第二边缘单元，其中，所述第一边缘单元包括跟踪使能导体，所述跟踪使能导体电连接至所述第一列中的每个单元电流跟踪单元的栅极节点。
附图说明
当结合附图进行阅读时，通过以下详细描述可以更好地理解本发明的各方面。应该注意，根据工业中的标准实践，没有按比例绘制各个部件。事实上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A是根据一个或多个实施例的存储单元的示意图。
图1B是根据一个或多个实施例的存储单元的示意图。
图1C是根据一个或多个实施例的存储单元的示意图。
图1D是根据一个或多个实施例的存储单元的示意图。
图2是根据一个或多个实施例的存储单元阵列的框图。
图3是根据一个或多个实施例的存储单元阵列的框图。
图4是根据一个或多个实施例的存储电路的框图。
图5A是根据一个或多个实施例的图1A中的存储单元的布局图的一部分。
图5B是根据一个或多个实施例的图5A中的存储单元的布局图的一部分。
图6A是根据一个或多个实施例的图1C中的存储单元的布局图的一部分。
图6B是根据一个或多个实施例的图1C中的存储单元的布局图的一部分。
图7A是根据一个或多个实施例的图1C中的存储单元的布局图的一部分。
图7B是根据一个或多个实施例的图1C中的存储单元的布局图的一部分。
图7C是根据一个或多个实施例的图1D中的存储单元的布局图。
图7D是根据一个或多个实施例的图1D中的存储单元的布局图的一部分。
图8A是根据一个或多个实施例的存储单元的示意图。
图8B是根据一个或多个实施例的存储单元阵列的框图。
图8C是根据一个或多个实施例的存储单元阵列的框图。
图9A是根据一个或多个实施例的存储单元阵列的框图。
图9B是根据一个或多个实施例的存储单元阵列的框图。
图10是根据一个或多个实施例的存储单元的示意图。
图11是根据一个或多个实施例的存储单元的示意图。
图12A是根据一个或多个实施例的图10中的存储单元的布局图的一部分。
图12B是根据一个或多个实施例的图10中的存储单元的布局图的一部分。
图13A是根据一个或多个实施例的图11中的存储单元的布局图的一部分。
图13B是根据一个或多个实施例的图11中的存储单元的布局图的一部分。
图13C是根据一个或多个实施例的图11中的存储单元的布局图的一部分。
图13D是根据一个或多个实施例的图11中的存储单元的布局图的一部分。
具体实施方式
以下公开内容提供了许多用于实施所提供主题类型的不同特征的不同实施例或实例。以下描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，并不是用于限制本发明。例如，在以下描述中，第一部件形成在第二部件上方或者上可以包括第一部件和第二部件直接接触形成的实施例，还可以包括其他部件形成在第一部件和第二部件之间，使得第一部件和第二部件不直接接触的实施例。此外，本发明可在各个实例中重复参考符号和/或字符。这种重复是用于简明和清楚，而且其本身不表示所述各种实施例和/或配置之间的关系。
此外，在此可使用诸如“在…之下”、“在…下面”、“下面的”、“在…上面”、以及“上面的”等空间关系术语，以容易地描述如附图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了附图中描述的方位外，这些空间关系术语旨在包括使用或操作的过程中的装置的各种不同方位。装置可以以其他方式定位(旋转90度或在其他方位上)，并且通过在此使用的空间关系描述符可以进行相应的解释。
图1A是根据一个或多个实施例的存储单元100A的示意图。在一些实施例中，存储单元100A是一个或多个单端口(SP)静态随机存取存储器(SRAM)单元的一部分。在一些实施例中，存储单元100A是嵌入式SRAM存储单元阵列的一部分。在一些实施例中，写端口或读端口是存储单元100A的一部分。在一些实施例中，附加的写端口和/或读端口是存储单元100A的一部分。在一些实施例中，存储单元100A采用除了6个以外的晶体管的数量。在一些实施例中，存储单元100A可用于存储单元阵列。存储单元100A的示意图是要被修改的基础，以形成其他结构，例如，诸如图1B至图1D、图2至图13D的本文中所述的这些结构。
存储单元100A包括连接至n型金属氧化物半导体(NMOS)晶体管PG-1的交叉耦合反相器102(图1B所示)，和连接至NMOS晶体管PG-2的交叉耦合反相器104(图1B所示)。在一些实施例中，交叉耦合反相器102和104形成存储单位。在一些实施例中，存储单元100A包括立体栅极结构，例如，鳍式场效应晶体管(FinFET)。在一些实施例中，存储单元100A是能够实现个别晶体管级的超高密度集成的立体(3D)结构的一部分。在3DIC中，顺序制造每个器件层并将每个器件层堆叠在先前层上。
交叉耦合反相器102包括p型金属氧化物半导体(PMOS)晶体管PU-1和NMOS晶体管PD-1。交叉耦合反相器104包括PMOS晶体管PU-2和NMOS晶体管PD-2。
每个PMOS晶体管PU-1、PU-2的源极端电连接至电源电压(CVDD)端子。每个PMOS晶体管PU-1、PU-2的漏极端分别在相应的节点MT和MB处电连接至每个NMOS晶体管PD-1、PD-2的漏极端。PMOS晶体管PU-1的栅极端电连接至NMOS晶体管PD-1的栅极端和NMOS晶体管PD-2的漏极端。类似地，PMOS晶体管PU-2的栅极端电连接至NMOS晶体管PD-2的栅极端和NMOS晶体管PD-1的漏极端。NMOS晶体管PD-1和PD-2源极端电连接至接地参考节点CVSS。在一些实施例中，接地参考节点CVSS对应于接地电压。
在一些实施例中，PMOS晶体管PU-1和PU-2被称为上拉(PU)器件。在一些实施例中，NMOS晶体管PD-1和PD-2被称为下拉(PD)器件。在一些实施例中，NMOS晶体管PG-1和PG-2被称为传输栅极(PG)器件。
NMOS晶体管PG-1配置为选择性地将交叉耦合反相器102和104连接至第一位线BL。在一些实施例中，NMOS晶体管PG-1连接在第一位线BL和参考节点MT之间。NMOS晶体管PG-1的栅极连接至第一字线WL。NMOS晶体管PG-1和NMOS晶体管PG-2均配置为基于由字线WL所提供的信号被激活。
NMOS晶体管PG-2配置为选择性地将交叉耦合反相器102和104连接至第一位线条BLB。在一些实施例中，NMOS晶体管PG-2连接在第一位线条BLB和参考节点MB之间。NMOS晶体管PG-2的栅极连接至字线WL。注意，如在本文中所使用的术语“条”表示逻辑反相信号。
在一些实施例中，存储单元100A为全单鳍式单元(例如，NMOS晶体管PD-1、PD-2、PG-1和PG-2、以及PMOS晶体管PU-1和PU-2中的每个均为全单鳍式晶体管器件)。在一些实施例中，存储单元100A是多鳍式单元(如，NMOS晶体管PD-1、PD-2、PG-1和PG-2中的每个均为多鳍式晶体管器件)。在一些实施例中，多鳍式晶体管器件是包括一个以上的鳍式器件的晶体管器件。
在一些实施例中，在高密度存储单元中，存储单元100A中的每个晶体管器件均为全单鳍式单元。在一些实施例中，在高密度存储单元中，一个或多个写辅助电路用于改善存储单元中的每个晶体管的Vcc_min。
在一些实施例中，在高可靠性存储单元中，存储单元100A中的NMOS晶体管PD-1、PD-2、PG-1和PG-2中的每个均为多个单鳍式单元并且PMOS晶体管PU-1和PU-2均为单鳍式单元。在一些实施例中，在高可靠性存储单元中，没有将写辅助电路用于改善存储单元中的每个晶体管的Vcc_min。
在一些实施例中，存储单元100A是单个SRAM存储芯片的一部分。在一些实施例中，一个或多个单鳍型单元和一个或多个多鳍型单元形成在单个SRAM存储芯片中。在一些实施例中，单个SRAM芯片包括嵌入式SRAM存储单元阵列。在一些实施例中，单个SRAM存储芯片包括嵌入式SRAM存储单元阵列和写辅助电路，其中，嵌入式SRAM存储单元阵列中的至少一部分电连接至写辅助电路。
图1B是根据一个或多个实施例的存储单元100B的示意图。存储单元100B是具有类似元件的存储单元100A(如图1A所示)的实施例。如图1B所示，类似元件具有与如图1A所示的相同的参考标号。与存储单元100A(图1A所示)相比较，存储单元100B包括交叉耦合反相器102和104。存储单元100B是存储单元100A的等效电路。交叉耦合反相器102是PMOS晶体管PU-1和NMOS晶体管PD-1的等效电路。交叉耦合反相器104是PMOS晶体管PU-2和NMOS晶体管PD-2的等效电路。CMOS101包括交叉耦合反相器102和104。
图1C是根据一个或多个实施例的存储单元100C的示意图。存储单元100C是具有类似元件的存储单元100A的实施例(图1A所示)。如图1C所示，类似元件具有如图1A所示的相同的参考标号。在一些实施例中，存储单元100C是SRAM电流跟踪单元。与存储单元100A(如图1A所示)相比较，存储单元100C的PMOS晶体管PU-2的漏极和NMOS晶体管PD-2的漏极彼此电隔离。
与存储单元100A(如图1A所示)相比较，通过存储单元100C的跟踪位线102替换存储单元100A的位线BL。在一些实施例中，如图1C所示的存储单元100C的伪位线替换存储单元100A的位线条BLB。伪位线是不携带位线信号的位线。在一些实施例中，如图1C所示的存储单元100C的浮置节点替换存储单元100A的位线条BLB。
PMOS晶体管PU-2的漏极电连接至PMOS晶体管PU-2的源极和电源电压(CVDD)端子。PMOS晶体管PU-1的栅极和NMOS晶体管PD-1的栅极均电连接至电源电压(CVDD)端子。NMOS晶体管PG-1的栅极电连接至跟踪使能导体。NMOS晶体管PG-2的栅极电连接至字线。
图1D是根据一个或多个实施例的存储单元100D的示意图。存储单元100D是具有类似元件的存储单元100A(如图1A所示)的实施例。如图1D所示，类似元件具有如图1A所示的相同的参考标号。在一些实施例中，存储单元100D是SRAM位线电容跟踪单元。与存储单元100A(如图1A所示)相比较，存储单元100D的NMOS晶体管PD-1的漏极电浮置。
与存储单元100A(如图1A所示)相比较，通过存储单元100D的跟踪位线102替换存储单元100A的位线BL。在一些实施例中，图1D所示的存储单元100D的伪位线替换存储单元100A的位线条BLB。在一些实施例中，图1D所示的存储单元100D的浮置节点替换存储单元100A的位线条BLB。
NMOS晶体管PG-1的栅极电连接至接地参考节点Vss。NMOS晶体管PG-2的栅极电连接至字线。在一些实施例中，PMOS晶体管PU-2的漏极电连接至电源电压(CVDD)端子。在一些实施例中，PMOS晶体管PU-2的漏极电浮置。在一些实施例中，当传输栅极泄露电流Ioff泄露至跟踪位线102时，NMOS晶体管PD-1的浮置源极节点将数据节点锁存器MT强行置为逻辑高电压。
图2是根据一个或多个实施例的存储单元阵列200的框图。存储单元阵列200包括SRAM单元202、跟踪单元201、跟踪传输栅极控制单元208、跟踪传输栅极控制单元210、跟踪位线TBL、跟踪使能线TE和跟踪禁用线TEB。SRAM单元202是图1A所示的存储单元100A的实施例。电流跟踪单元204是如图1B所示的存储单元100B的实施例。位线电容跟踪单元206是图1C所示的存储单元100C的实施例。如图2所示的存储单元阵列200的框图的部件类似于或相同于具有相同的参考标号的图1A至图1C中所示部件，并且省略其详细描述。
SRAM单元202包括SRAM存储单元的阵列，该阵列包括M行×N列，其中，M是对应于行数的整数并且N是对应于列数的整数。在一些实施例中，M是4至512的范围内的整数。在一些实施例中，N是4至512的范围内的整数。
跟踪单元201布置为存储单元阵列200的列。在一些实施例中，跟踪单元201定位为邻近SRAM单元202的边缘列。在一些实施例中，跟踪单元201的数量在1至512的范围内。
跟踪单元201包括一个或多个电流跟踪单元204。在一些实施例中，电流跟踪单元204的数量在1至512的范围内。电流跟踪单元204布置为存储单元阵列200的列。在一些实施例中，每个跟踪单元201都包括相应的电流跟踪单元204。
在一些实施例中，跟踪单元201进一步包括一个或多个位线电容跟踪单元206。在一些实施例中，存储单元阵列200不包括位线电容跟踪单元206。在一些实施例中，位线电容跟踪单元206的数量在0至511的范围内。位线电容跟踪单元206布置在存储单元阵列200的列中。
跟踪传输栅极控制单元208布置在存储单元阵列200的列中。每个跟踪传输栅极控制单元208都与相应的电流跟踪单元204相关联。
跟踪传输栅极控制单元210布置在存储单元阵列200的列中。每个跟踪传输栅极控制单元210都与相应的位线电容跟踪单元206相关联。在一些实施例中，跟踪传输栅极控制单元208与跟踪传输栅极控制单元210共享相同的列。
跟踪位线TBL电连接至跟踪单元201和感测放大器(SA)控制电路(未示出)。在一些实施例中，跟踪位线TBL是位于电流单元(currentcell)201之上的金属导电层。存储单元阵列200中的跟踪位线TBL在正y方向上延伸。
在一些实施例中，跟踪使能线TE电连接至电流跟踪单元204和跟踪使能控制电路(未示出)。在一些实施例中，跟踪使能线TE电连接至跟踪传输栅极控制单元208。在一些实施例中，跟踪使能线TE电连接至电流跟踪单元204和电源电压(VDD)端子(未示出)中的每个。在一些实施例中，跟踪使能线TE是位于跟踪传输栅极控制单元208之上的金属导电层。
跟踪禁用线TEB电连接至位线电容跟踪单元206和接地参考节点Vss(未示出)中的每个。在一些实施例中，跟踪禁用线TEB电连接至跟踪传输栅极控制单元210。
在一些实施例中，跟踪禁用线TEB是位于跟踪传输栅极控制单元210之上的金属导电层。
图3是根据一个或多个实施例的存储单元阵列300的框图。存储单元阵列300是具有类似元件的存储单元阵列200(图2中所示)的实施例。如图3所示，类似元件具有与如图2所示相同的参考标号。与存储单元阵列200(图2中所示)相比较，存储单元阵列300中的字线WL朝向跟踪单元201延伸(例如，在负x方向上)。
与存储单元阵列200相比较(图2所示)，存储单元阵列300中的跟踪位线TBL在负y方向上延伸。
图4是根据一个或多个实施例的存储电路400的框图。图4的存储电路400的部件与具有相同的参考标号的图1A、图1B、图2以及图3所示的部件相同或相似，并且省略了其详细描述。存储电路400的框图是修改为形成其他结构的基础，诸如本文中所述的结构(例如，图1A至图1D、图2至图13D)。
存储电路400包括SRAM存储单元阵列402、电流跟踪单元404、电容跟踪单元406以及感测放大器时钟(SAclk)生成器408。
SRAM存储单元阵列402是具有类似元件的存储单元阵列200(图2中所示)的实施例。如图4所示，类似元件具有与如图2所示的相同的参考标记。SRAM存储单元阵列402是具有类似元件的存储单元阵列300(图3中所示)的实施例。如图4所示，类似元件具有与如图3所示的相同的参考标记。
电流跟踪单元404是具有类似元件的电流跟踪单元204(图2中所示)的实施例。如图4所示，类似元件具有与如图2所示的相同的参考标号。
电容跟踪单元406是具有类似元件的电容跟踪单元206(图2中所示)的实施例。如图4所示，类似元件具有与如图2所示的相同的参考标号。
在一些实施例中，位线跟踪电流Ion配置为对用于总读取电流Iread的改变的较坏情况进行仿真。在一些实施例中，通过公式1来表示总读取电流Iread：
总Iread＝(Iread1*a)–(Ioff*b)(1)
其中，总Iread是存储电路400的总读取电流，Iread1是用于每个位线跟踪单元402的总读取电流，a是电流跟踪单元402的行数，Ioff是用于每个电容跟踪单元404的总位线电流，以及b是电容跟踪单元404的行数。
在一些实施例中，电流跟踪单元402的行数对应于位数。在一些实施例中，电容跟踪单元404的行数对应于位数。
图5A是根据一个或多个实施例的图1A中的存储单元100A的布局图500的一部分。图5A所示的布局图500的部件与图1A和图1B中所示的具有相同参考标号的这些部件相同或相似，并且省略其详细描述。在布局图500示出通孔(例如，via1)的同时，为了容易查看，没有示出第一金属层。金属层M0(未示出)包括栅极接触件、对接接触件以及较长接触件。在一些实施例中，栅极接触件、对接接触件和较长接触件被称为局部互连件(L1)。
布局图500是单鳍式存储单元的实施例。布局图500包括N阱区N_well和P阱区P_Well-1和P_well-1。单元边界504限定单位单元502。单位单元502包括晶体管器件PU-1、PU-2、PD-1、PD-2、PG-1、和PG-2。在一些实施例中，单位单元502是6晶体管(6T)配置。在一些实施例中，单位单元502的形状为矩形单元形状。单位单元502包括第一X间距X1和第一Y间距Y1。在一些实施例中，单位单元502是配置为连接至写辅助电路的单鳍式存储单元。
图5A所示的布局500的PU晶体管(例如，PD-1和PD-2)包括第一沟道宽度(鳍宽度-1)和第二沟道宽度(鳍宽度-2)。在一些实施例中，第一沟道宽度(鳍宽度-1)比第二沟道宽度(鳍宽度-2)宽至少10％。
图5B是根据一个或多个实施例的图5A中的存储单元500A的布局图500’的一部分。图5B所示的布局图500’的部件与图1A和图1B所示的具有相同参考标号的这些布局相同或相似，并且省略其详细描述。在布局图500’示出通孔(例如，via1)的同时，为了容易观看，没有示出第一金属层。金属层M0(未示出)包括栅极接触件、对接接触件和较长接触件。在一些实施例中，栅极接触件、对接接触件和较长接触件被称为局部互连件(LI)。
布局图500’是混合多鳍/单鳍式存储单元的实施例。例如，如图5B所示，晶体管器件PU-1和PU-2是单鳍式晶体管器件，并且晶体管器件PD-1、PD-2、PG-1、和PG-2是多鳍式晶体管器件。
布局图500’包括N阱区N_well和P阱区P_Well-1和P_well-1。单元边界504’限定单位单元502’。单位单元502’包括晶体管器件PU-1、PU-2、PD-1、PD-2、PG-1、和PG-2。在一些实施例中，单位单元502’是6T配置。在一些实施例中，单位单元502’的形状是矩形单元形状。单位单元502’包括第二X间距X2和第二Y间距Y2。在一些实施例中，第二X间距X2大于第一X间距X1。在一些实施例中，第一Y间距Y1基本等于第二Y间距Y2。在一些实施例中，单位单元502’包括多鳍/单鳍式混合存储单元，其被配置为没有连接至写辅助电路。在一些实施例中，X2与Y2(X2/Y2)的单元间距比率基本等于2.8。在一些实施例中，X2与X1(X2/X1)的长度比率基本等于1.235。
在一些实施例中，晶体管器件PD-1包括并联连接的至少两个晶体管器件，使得每个晶体管的源极端连接在一起、每个晶体管的漏极端连接在一起、以及每个晶体管的栅极端连接在一起。
在一些实施例中，晶体管器件PD-2包括并联连接的至少两个晶体管，使得每个晶体管的源极端连接在一起、每个晶体管的漏极端连接在一起、以及每个晶体管的栅极端连接在一起。
在一些实施例中，晶体管器件PG-1包括并联连接的至少两个晶体管，使得每个晶体管的源极端连接在一起、每个晶体管的漏极端连接在一起、以及每个晶体管的栅极端连接在一起。
在一些实施例中，晶体管器件PG-2包括并联连接的至少两个晶体管，使得每个晶体管的源极端连接在一起、每个晶体管的漏极端连接在一起、以及每个晶体管的栅极端连接在一起。
图6A是根据一个或多个实施例的图1C中的存储单元100C的布局图600的一部分。图6A所示的布局图600的部件与图1A至图1C所示的具有相同参考标号的这些部件相同或相似，并且省略其详细描述。在布局图600示出第一通孔(例如，via1)时，为了容易观看，没有示出第一金属层。金属层M0(未示出)包括栅极接触件、对接接触件和较长接触件。在一些实施例中，栅极接触件、对接接触件和较长接触件被称为局部互连件(LI)。
在一些实施例中，布局图600是具有类似元件的布局图500(图5A所示)的实施例。如图6A所示，类似元件具有如图5A所示的相同参考部件。在一些实施例中，布局图600是SRAM电流跟踪单元(例如，存储单元100C)的布局图。布局图600是全单鳍式SRAM电流跟踪单元。NMOS晶体管PD-1的栅极和PMOS晶体管PU-1的栅极通过栅极接触件1和第一通孔电连接至电源电压参考导体CVdd线。
图6B是根据一个或多个实施例的图1C中的存储单元100C的布局图600’的一部分。图6B所示的布局图600’的部件与图1A至图1C所示的具有相同的参考标号的这些部件相同或相似，并且省略其详细描述。在布局图600’示出了第一通孔(例如，via1)的同时，为了容易查看，没有示出第一金属层。金属层M0(未示出)包括栅极接触件、对接接触件和较长接触件。在一些实施例中，栅极接触件、对接接触件和较长接触件被称为局部互连件(LI)。
在一些实施例中，布局图600’是具有类似元件的布局图500’(图5B中所示)的实施例。如图6B所示，类似元件具有如图5B所示的相同的参考标号。在一些实施例中，布局图600’是SRAM电流跟踪单元(例如，存储单元100C)的布局图。布局图600’是多鳍式SRAM电流跟踪单元。NMOS晶体管PD-1的栅极和PMOS晶体管PU-1的栅极通过栅极接触件1和第一通孔via1电连接至电源电压参考导体CVdd线。
图7A是根据一个或多个实施例的图1C中的存储单元100C的布局图700A的一部分。图7A所示的布局图700A的部件与图1A至图1C所示的具有相同参考标号的这些部件相同或相似，并且省略其详细描述。布局图700A是具有类似元件的布局图600(图6A所示)的实施例。如图7A所示，类似元件具有如图6A所示的相同的参考标号。在一些实施例中，布局图700A是SRAM电流跟踪单元(例如，存储单元100C)的布局图。布局图700A是全单鳍式SRAM电流跟踪单元。
与布局图600(如图6A所示)相比较，布局图700A包括金属层M1、金属层M2和多个第二通孔via2。金属层M0包括栅极接触件、对接接触件和较长接触件。
NMOS晶体管PD-1的栅极和PMOS晶体管PU-1的栅极通过栅极接触件1和第一通孔via1电连接至电源电压参考导体CVdd线。
金属层M0位于金属层M1之下。金属层M0将电流跟踪单元的栅极和漏极电连接至其他金属层(例如，金属层M1、金属层M2、金属层M3)。金属层M0包括一个或多个局部互连件。局部互连件包括图7A的电流跟踪单元的接触件(例如，较长接触件、对接接触件和栅极接触件)。
零通孔via-0将金属层M0电连接至金属层M1。
金属层M1位于金属层M2之下。金属层M1通过第一通孔via1将金属层M2电连接至金属层M0。
金属层M2位于金属层M3之下。金属层M2通过第二通孔via2将金属层M3电连接至金属层M1。
电源电压参考导体CVdd位于金属层M1上。跟踪位线TBL和电源电压参考导体CVdd位于金属层M1上。
接地参考导体CVss位于金属层M2上。字线WL导体位于金属层M2上。
图7B是根据一个或多个实施例的图1C中的存储单元100C的布局图700B的一部分。图7B所示的布局图700B的部件与图1A至图1C和图7A所示的具有相同参考标号的这些部件相同或相似，并且省略其详细描述。布局图700B是具有类似元件的布局图700A(图7A所示)的实施例。如图7B所示，类似的元件具有如图7A所示的相同的参考标号。与布局图700A(如图7A所示)相比较，布局图700B不包括栅极、鳍式有源件、较长接触件、对接接触件和栅极接触件(为了示出的目的)。
图7C是根据一个或多个实施例的图1D中的存储单元100D的布局图700C。图7C所示的布局图700C的部件与图1A至图1C和图7A所示的具有相同参考标号的这些部件相同或相似，并且省略其详细描述。布局图700C是具有类似元件的布局图700A(图7A所示)的实施例。如图7C所示，类似的元件具有如图7A所示的相同的参考标号。在一些实施例中，布局图700C是SRAM位线电容跟踪单元(例如，存储单元100D)的布局图。布局图700C是全单鳍式SRAM位线电容跟踪单元。虽然布局图700C是全单鳍式SRAM位线电容跟踪单元，但是本文中存在可选实施例，其中，布局图700是多鳍式SRAM位线电容跟踪单元。
与布局图600(如图6A所示)相比较，布局图700A包括金属层M1、金属层M2、和多个第二通孔via2。金属层M0包括栅极接触件、对接接触件和较长接触件。
在一些实施例中，NMOS晶体管PG-1的栅极通过接触件(栅极接触件或对接接触件)和第一通孔via1电连接至接地参考导体CVss。在一些实施例中，NMOS晶体管PG-1的栅极电连接至NMOS晶体管PG-1的P阱P_Well。NMOS晶体管PD-1的源极节点电浮置。
电源电压参考导体CVdd位于金属层M1上。跟踪位线TBL和电源电压参考导体CVdd位于金属层M1上。
接地参考导体CVss位于金属层M2上。字线WL导体位于金属层M2上。
图7D是根据一个或多个实施例的图1D中的存储单元100D的布局图700C的一部分。图7D所示的布局图700D的部件与参考图1A和图1B、图1D和图7C所示的具有相同参考标号的这些部件相同或相似，并且省略其详细描述。布局图700D是具有类似元件的布局图700C(图7C所示)的实施例。如图7D所示，类似的元件具有如图7C所示的相同的参考标号。与布局图700C(图7C所示)相比较，布局图700D不包括栅极、鳍式有源件、较长接触件、对接接触件和栅极接触件(为了示出的目的)。
图8A是根据一个或多个实施例的存储单元800A的示意图。存储单元800A是具有类似元件的存储单元100A(如图1A所示)的实施例。如图1C所示，类似元件具有如图1A所示的相同的参考标号。CMOS801是具有类似元件的CMOS101(如图1B所示)的实施例。在一些实施例中，存储单元800A是SRAM跟踪单元。在一些实施例中，存储单元800A是SRAM电流跟踪单元。在一些实施例中，存储单元800A是SRAM位线电容跟踪单元。
与存储单元100A(如图1A所示)相比较，通过存储单元801的跟踪位线102替换存储单元100A的位线BL。在一些实施例中，图8A所示的存储单元801的伪位线替换存储单元100A的位线条BLB。在一些实施例中，图8A所示的存储单元800A的浮置节点替换存储单元100A的位线条BLB。
CMOS801包括第一CMOS和第二CMOS。第一CMOS是图1B所示的交叉耦合反相器102的实施例。第二CMOS是图1B所示的交叉耦合反相器104的实施例。
图8B是根据一个或多个实施例的存储单元阵列800B的框图。存储单元阵列800B是具有类似元件的存储单元阵列200(如图2所示)的实施例。如图8A所示，类似元件具有如图2所示的相同的参考标号。
多个跟踪单元201布置在第一列中。第一列邻近SRAM单元202的边缘列。在一些实施例中，图8B的存储单元阵列800B中所示的每个跟踪单元201都是图1A和图1B以及图8A中所示的存储单元的实施例。
存储单元阵列800B包括多个第一边缘单元802和多个第二边缘单元804。
多个第一边缘单元802布置在第二列中。第二列邻近第一例。多个第一边缘单元802邻近跟踪单元201。在一些实施例中，多个第一边缘单元802位于存储单元阵列800B的边缘上。
多个第二边缘单元804布置在第三列中。第三列邻近SRAM单元802的多列。多个第二边缘单元804邻近SRAM单元802的外边缘。在一些实施例中，多个第二边缘单元804位于存储单元阵列800B的边缘上。
第一边缘单元802包括跟踪使能导体TE。在一些实施例中，SRAM单元802中的每个的单元尺寸和跟踪单元201中的每个的单元尺寸基本相同。
跟踪使能线TE电连接至跟踪单元201中的每个。在一些实施例中，跟踪使能线TE电连接至第一边缘单元802。在一些实施例中，跟踪使能线TE是位于第一边缘单元802之上的金属导电层。在一些实施例中，跟踪使能线TE电连接至每个跟踪单元201中的每个NMOS晶体管PG-1。在一些实施例中，通过将跟踪使能线TE电连接至每个跟踪单元201中的每个NMOS晶体管PG-1，每个跟踪单元201可以用作单元电流(Icell)跟踪单元204。
图8C是根据一个或多个实施例的存储单元阵列800C的框图。存储单元阵列800C是具有类似元件的存储单元阵列800B(如图8B所示)的实施例。如图8C所示，类似元件具有如图8B所示的相同的参考标号。
与存储单元阵列800B(如图8B所示)相比较，存储单元阵列800C包括N阱带线806和P阱带线808。
N阱带线806是电连接至多个存储单元的N阱的导线。在一些实施例中，N阱带线806电连接至公共行的N阱。在一些实施例中，N阱带线806电连接至存储单元阵列800C的最顶部行的N阱。在一些实施例中，存储单元阵列800C的最顶部行和最底部行位于彼此的相对端部。在一些实施例中，N阱带线806电连接至存储单元阵列800C的最底部行的N阱。在一些实施例中，存储单元阵列800C包括多个N阱带线806。在一些实施例中，每个N阱带线806都电连接至跟踪使能线TE。在一些实施例中，通过将跟踪使能线TE电连接至每条N阱带线806，每个跟踪单元201的NMOS晶体管PG-1都配置为电连接至接地参考导体CVss。在一些实施例中，通过将跟踪使能线TE电连接至每条N阱带线806，每个跟踪单元201都可以用作位线电容跟踪单元206。
P阱带线808是电连接至多个存储单元的P阱的导线。在一些实施例中，P阱带线808电连接至公共行的P阱。在一些实施例中，P阱带线808电连接存储单元阵列800C的最顶部行的P阱。在一些实施例中，P阱带线808电连接至存储单元阵列800C的最底部行的P阱。在一些实施例中，存储单元阵列800C包括多条P阱带线808。
图9A是根据一个或多个实施例的存储单元阵列900的框图。存储单元阵列900是具有类似元件的存储单元阵列800C(如图8C所示)的实施例。如图9A所示，类似元件具有如图8C所示的相同的参考标号。
与存储单元阵列800C(如图8C所示)相比较，跟踪使能线TE没有电连接至存储单元阵列900中的每条N阱带线806。与存储单元阵列800C(如图8C所示)相比较，存储单元阵列900包括一个或多个接地参考导体CVss902。
一个或多个接地参考导体CVss902延伸穿过存储单元阵列900。在一些实施例中，每个接地参考导体CVss902都物理延伸至第一边缘单元802。在一些实施例中，跟踪使能线TE电连接至每个接地参考导体CVss902。在一些实施例中，通过将跟踪使能线TE电连接至每个接地参考导体CVss902，将每个跟踪单元201用作位线电容跟踪单元206。
图9B是根据一个或多个实施例的存储单元阵列900’的框图。存储单元阵列900’是具有类似元件的存储单元阵列800B(如图8B所示)的实施例。如图9B所示，类似元件具有如图8B所示的相同的参考标号。存储单元阵列900’是具有类似元件的存储单元阵列200(如图2所示)的实施例。与存储单元阵列800B(如图8B所示)相比较，存储单元阵列900’包括跟踪禁用线TEB。
跟踪单元201包括跟踪单元904和跟踪单元906。跟踪单元904是跟踪单元201的实施例。跟踪单元906是跟踪单元201的实施例。
跟踪单元201划分为一个或多个跟踪单元904和一个或多个跟踪单元906。在一些实施例中，跟踪单元904和跟踪单元906功能等同。
跟踪使能线TE电连接至跟踪单元201(例如，跟踪单元904)的一部分。在一些实施例中，跟踪使能线TE电连接至跟踪使能控制电路(未示出)。在一些实施例中，跟踪使能线TE电连接至电源电压参考导体Vdd(未示出)。在一些实施例中，电连接至跟踪使能线TE的跟踪单元904的数量在1个单元至512个单元的范围内。在一些实施例中，跟踪使能线TE没有延伸穿过每个第一边缘单元802。在一些实施例中，跟踪使能线TE是位于第一边缘单元802之上的金属导电层。在一些实施例中，通过将跟踪使能线TE电连接至跟踪单元904中的每个NMOS晶体管PG-1，每个跟踪单元904都可以用作单元电流跟踪单元204。在一些实施例中，在每个跟踪单元904中的第一CMOS器件的栅极电连接至电源电压参考导体CVdd。
跟踪禁用线TEB电连接至跟踪单元201(例如，跟踪单元906)的一部分。在一些实施例中，跟踪禁用线TEB电连接至接地参考导体CVss。在一些实施例中，电连接至跟踪禁用线TEB的跟踪单元906的数量在1个单元至512个单元的范围内。在一些实施例中，跟踪禁用线TEB没有延伸穿过每个第一边缘单元802。在一些实施例中，跟踪禁用线TEB是位于第一边缘单元802之上的金属导电层。在一些实施例中，通过将跟踪禁用线TEB电连接至跟踪单元906中的每个NMOS晶体管PG-1，每个跟踪单元906可以用作位线电容跟踪单元206。在一些实施例中，在每个跟踪单元906中的第二CMOS器件的漏极节点电隔离。
图10是根据一个或多个实施例的存储单元1000的示意图。存储单元1000是具有类似元件的存储单元100A(图1A所示的)的实施例。如图10所示，类似元件具有如图1A所示的相同的参考标号。与存储单元100A(如图1A所示)相比较，存储单元1000包括NMOS晶体管R_PD-1和NMOS晶体管R_PG-1。在一些实施例中，存储单元1000是一个或多个二端口(2P)SRAM单元的一部分。在一些实施例中，存储单元1000是嵌入式SRAM存储单元阵列的一部分。在一些实施例中，附加写端口和/或读端口是存储单元1000的一部分。在一些实施例中，存储单元1000利用除了8个以外的晶体管的数量。在一些实施例中，存储单元1000可用于存储单元阵列。
存储单元1000包括写端口部分1002和读端口部分1004。
写端口部分1002是具有类似元件的存储单元100A(如图1A所示)的实施例。写位线W_BL是如图1A所示的位线BL的实施例，写位线条W_BLB是图1A所示的位线条BLB的实施例，写字线W_WL是图1A所示的字线WL的实施例，NMOS晶体管W_PG1是图1A所示的NMOS晶体管PG-1的实施例，NMOS晶体管W_PG2是图1A所示的NMOS晶体管PG-2的实施例，NMOS晶体管W_PD1是图1A所示的NMOS晶体管PD-1的实施例，并且NMOS晶体管W_PD2是图1A所示的NMOS晶体管PD-2的实施例。读端口字线Read-WL是图1A所示的字线WL的实施例。读位线Read-BL是图1A所示的位线BL的实施例。
读端口1004包括NMOS晶体管R_PD-1、NMOS晶体管R_PG-1、读端口字线Read-WL和读位线Read-BL。
NMOS晶体管R_PD-1栅极电连接至NMOS晶体管W_PD1的栅极和PMOS晶体管PU-1的栅极。NMOS晶体管R_PD-1的源极电连接至接地参考端Vss。NMOS晶体管R_PD-1的漏极电连接至NMOS晶体管R_PG-1。
NMOS晶体管R_PG-1的栅极电连接至读端口字线Read-WL。NMOS晶体管R_PG-1电连接至读位线R-BL。
存储单元1000的示意图是要修改为形成例如图11、图12A、图12B以及图13A至图13D中的其他结构(诸如本文中所述的这些部件)的基础。在一些实施例中，存储单元1000是要修改为形成例如图2、3、4、图8B、图8C以及图9A和图9B的存储单元阵列结构(诸如本文中所述的这些部件)的基础。在一些实施例中，写端口部分1002修改为包括存储单元100C的部件(如图11所示，作为写端口部分1102a)。在一些实施例中，写端口部分1002修改为形成SRAM电流跟踪单元。在一些实施例中，写端口部分1002修改为包括存储单元100D的部件(如图11所示，作为写端口部分1104a)。在一些实施例中，写端口部分1002修改为形成SRAM位线电容跟踪单元。
图11是根据一个或多个实施例的存储单元1100的示意图。存储单元1100是具有类似元件的存储单元1000(如图10中所示)的实施例。如图11所示，类似元件具有如图10所示的相同的参考标号。与存储单元1000(如图10所示)相比较，存储单元1100还包括存储单元1104。在一些实施例中，存储单元1100是要修改为形成例如图2、3、4、8B、8C以及9A和9B的存储单元阵列结构(诸如本文中所述的这些部件)的基础。
存储单元1100包括存储单元1102和存储单元1104。存储单元1102通过跟踪位线TBL电连接至存储单元1104。跟踪位线TBL是图10所示的读位线Read-BL的实施例。
存储单元1102是具有类似元件的存储单元1000(图10所示)的实施例。如图11所示，类似元件具有如图10所示的相同的参考标号。存储单元1102包括写端口部分1102a和读端口部分1102b。
写端口部分1102a是具有类似元件的写端口部分1002的实施例。与写端口部分1002(如图10所示)相比较，写端口部分1102a修改为包括存储单元100C的部件(如图1C所示)。在一些实施例中，存储单元1102是2PSRAM读位线电流跟踪单元。在一些实施例中，写端口部分1102a的位线BL浮置。在一些实施例中，写端口部分1102a的位线条BLB是伪位线。在一些实施例中，写端口部分1102a的位线条BLB电浮置。
读端口部分1102b是具有类似元件的读端口部分1004的实施例。与读端口部分1004(图10中所示)相比较，读端口部分1102b修改为形成2PSRAM读位线电流跟踪单元。与读端口部分1004(图10中所示)相比较，读端口部分1102b的NMOS晶体管R_PG1的栅极配置为接收跟踪使能TE信号。在一些实施例中，读端口部分1102b的NMOS晶体管R_PG1的栅极电连接至跟踪使能导线TE。
存储单元1104是具有类似元件的存储单元1000(图10中所示)的实施例。如图11所示，类似元件具有如图10所示的相同的参考标号。存储单元1104包括写端口部分1104a和读端口部分1104b。
写端口部分1104a是具有类似元件的写端口部分1002的实施例。与写端口部分1002(图10中所示)相比较，写端口部分1104a修改为包括存储单元100D的部件(如图1D所示)。在一些实施例中，存储单元1104是2PSRAM读位线电容跟踪单元。在一些实施例中，写端口部分1104a的位线BL浮置。在一些实施例中，写端口部分1104a的位线条BLB是伪位线。在一些实施例中，写端口部分1104a的位线条BLB电浮置。
读端口部分1104b是具有类似元件的读端口部分1004的实施例。与读端口部分1004(图10中所示)相比较，读端口部分1104b修改为形成2PSRAM读位线电容跟踪单元。与读端口1004(图10中)相比较，读端口部分1104b的NMOS晶体管R_PG1的栅极配置为接收接地参考信号Vss。在一些实施例中，读端口部分1104b的NMOS晶体管R_PG1的栅极电连接至接地参考导体CVss。在一些实施例中，读端口部分1104b的NMOS晶体管R_PG1和NMOS晶体管R_PD1均配置为截止状态。
图12A是根据一个或多个实施例的图10中的存储单元1000的布局图1200的一部分。图12A中所示的布局图1200的部件与图1A和图1B以及图10所示的具有相同参考标号的这些部件相同或相似，并且省略其详细描述。
布局图1200是具有类似元件的布局图500’(图5B中所示)的实施例。如图12A所示，类似元件具有如图5B所示的相同的参考标号。布局图1200是混合多鳍式/单鳍式2PSRAM存储单元的实施例。例如，如图12A所示，晶体管器件PU-1和PU-2是单鳍式晶体管器件，并且晶体管器件PD-1、PD-2、PG-1、PG-2、R_PD-1和R_PG-1是多鳍式晶体管器件。
布局图1200包括N阱区N_well和P阱区P_Well-1和P_well-1。单元边界1204限定单位单元1202。单位单元1202包括晶体管器件PU-1、PU-2、PD-1、PD-2、PG-1、PG-2、R_PD-1和R_PG-1。在一些实施例中，单位单元1202为8晶体管(8T)布置。在一些实施例中，单位单元1202的形状是矩形单元形状。单位单元1202包括第一X间距X1和第一Y间距Y1。
在一些实施例中，晶体管器件R_PD-1包括并联连接的至少两个晶体管器件，使得每个晶体管的源极端连接在一起，每个晶体管的漏极端连接在一起，并且每个晶体管的栅极端连接在一起。
在一些实施例中，晶体管器件R_PG-1包括并联连接的至少两个晶体管器件，使得每个晶体管的源极端连接在一起，每个晶体管的漏极端连接在一起，并且每个晶体管的栅极端连接在一起。
图12A所示的布局1200的PD晶体管(例如，PD-1和PD-2)包括第一沟道宽度(鳍宽度-1)和第二沟道宽度(鳍宽度-2)。在一些实施例中，第一沟道宽度(鳍宽度-1)比第二沟道宽度(鳍宽度-2)宽至少10％。
图12B是根据一个或多个实施例的图10中的存储单元1000的布局图1200’的一部分。图12B中所示的布局图1200’的部件与图1A、图1B、图10、和图11所示的具有相似参考标号的这些部件相同或相似，并且省略其详细描述。
布局图1200’是具有类似元件的布局图1200(图12A中所示)的实施例。如图12B所示，类似元件具有如图12A所示相同的参考标号。布局图1200’是混合多鳍式/单鳍式2PSRAM存储单元的实施例。例如，如图12B所示，晶体管器件PU-1和PU-2是单鳍式晶体管器件，并且晶体管器件PD-1、PD-2、PG-1、PG-2、R_PD-1和R_PG-1是多鳍式晶体管器件。在一些实施例中，布局图1200’是混合多鳍式/单鳍式2PSRAM读位线电流跟踪单元的布局图的一部分。在一些实施例中，布局图1200’是如图11所示的存储单元1102的布局图的一部分。
图13A是根据一个或多个实施例的图11中的存储单元1102的布局图1300A的一部分。图13A中所示的布局图1300A的部件与图1A和图1B以及图10和图11所示的具有相同参考标号的这些部件相同或相似，并且省略其详细描述。
布局图1300A是具有类似元件的布局图1200’(图12B中所示)的实施例。如图13A所示，类似元件具有如图12B所示的相同的参考标号。在一些实施例中，布局图1300A是SRAM电流跟踪单元(例如，存储单元1102)的布局图。在一些实施例中，布局图1300A是混合多鳍式/单鳍式2PSRAM读位线电流跟踪单元的布局图的一部分。
与布局图1200’(图12B中所示)相比较，布局图1300A包括多个第一通孔via1、金属层M1、金属层M2、和多个第二通孔via2。金属层M0包括栅极接触件、对接接触件和较长接触件。
NMOS晶体管PD-1的栅极、PMOS晶体管PU-1和NMOS晶体管R_PD1的栅极通过栅极接触件1和第一通孔via1电连接至电源电压参考导体CVdd线。
金属层M0位于金属层M1之下。金属层M0将电流跟踪单元的栅极和漏极电连接至其他金属层(例如，金属层M1、金属层M2、金属层M3)。金属层M0包括一个或多个局部互连件。局部互连件包括图13A的电流跟踪单元的接触件(例如，较长接触件、对接接触件、和栅极接触件)。
零通孔via-0将金属层M0电连接至金属层M1。
金属层M1位于金属层M2之下。金属层M1通过第一通孔via1将金属层M2电连接至金属层M0。
金属层M2位于金属层M3之下。金属层M2通过第二通孔via2将金属层M3电连接至金属层M1。
电源电压参考导体CVdd位于金属层M1上。跟踪读位线TRBL、电源电压参考导体CVdd位于金属层M1上。
接地参考导体CVss位于金属层M1上。写字线W-WL导体和读字线R-WL导体位于金属层M2上。
布局图1300A内的NMOS晶体管PU-2的漏极节点和NMOS晶体管PD-2的漏极节点电隔离。
图13B是根据一个或多个实施例的图11中的存储单元1102的布局图1300B的一部分。图13B中所示的布局图1300B的部件与图1A、1B、图10和图11中所示的具有相同参考标号的这些部件相同或相似，并且省略其详细描述。布局图1300B是具有类似元件的布局图1300A(图13中所示)的实施例。如图13B所示，类似元件具有如图13A所示的相同的参考标号。与布局图1300A(如图13A所示)相比较，布局图1300B不包括栅极、鳍式有源件、较长接触件、对接接触件和栅极接触件(为了示出的目的)。
图13C是根据一个或多个实施例的图11中的存储单元1104的布局图1300C的一部分。图13C所示的布局图1300C的部件与图1A、1B、图1D、图10和图11所示的具有类似参考标号的这些部件相同或相似，并且省略其详细描述。
布局图1300C是具有类似元件的布局图1200’(图12B所示)的实施例。如图13C所示，类似元件具有如图12B所示的相同的参考标号。在一些实施例中，布局图1300C是2PSRAM读位线电容跟踪单元(例如，存储单元1104)的布局图。在一些实施例中，布局图1300C是混合多鳍式/单鳍式2PSRAM读位线电容跟踪单元的布局图的一部分。
与布局图1200’(图12B所示)相比较，布局图1300A包括多个第一通孔via1、金属层M1、金属层M2和多个第二通孔via2。金属层M0包括栅极接触件、对接接触件和较长接触件。
NMOS晶体管R_PG1的栅极配置为接收接地参考信号Vss。在一些实施例中，读端口部分1104b的NMOS晶体管R_PG1的栅极通过栅极接触件1和第一通孔via1电连接至接地参考导体CVss线。在一些实施例中，读端口部分1104b的NMOS晶体管R_PG1和NMOS晶体管R_PD1均配置为截止状态。
金属层M0位于金属层M1之下。金属层M0将电流跟踪单元的栅极和漏极电连接至其他金属层(例如，金属层M1、金属层M2、金属层M3)。金属层M0包括一个或多个局部互连件。局部互连件包括图13C的电容跟踪单元的接触件(例如，较长接触件、对接接触件和栅极接触件)。
零通孔via-0将金属层M0电连接至金属层M1。
金属层M1位于金属层M2之下。金属层M1通过第一通孔via1将金属层M2电连接至金属层M0。
金属层M2位于金属层M3之下。金属层M2通过第二通孔via2将金属层M3电连接至金属层M1。
电源电压参考导体CVdd位于金属层M1上。跟踪读位线TRBL、电源电压参考导体CVdd位于金属层M1上。
接地参考导体CVss位于金属层M1上。写字线W-WL导体和读字线R-WL导体位于金属层M2上。
在布线图1300C内的NMOS晶体管PD-1的源极节点电浮置。
图13D是根据一个或多个实施例的图11中的存储单元1104的布局图1300D的一部分。图13D中所示的布局图1300D的部件与图1A、图1B、图1D、图10和图11中所示的具有相同参考标号的这些部件相同，并且省略其详细描述。布局图1300D是具有类似元件的布局图1300C(如图13C中所示)的实施例。如图13D所示，类似元件具有如图13C所示的相同的参考标号。与布局图1300C(图13C中所示)相比较，布局图1300D不包括栅极、鳍式有源件、较长接触件、对接接触件和栅极接触件(为了示出的目的)。
在一些实施例中，本发明提供了用于全单鳍式FinFETSRAM存储单元的可选设计方案和工艺方案。在一些实施例中，本发明提供了单个SRAM存储芯片中的混合单鳍式FinFETSRAM存储单元/多鳍式FinFETSRAM存储单元，其中，该单个SRAM存储芯片不需要用于所有存储单元的读辅助电路并且具有比可选配置更多的成本效益。在一些实施例中，本发明提供了用于高容量制造设置中的多单元类型(例如，单个SRAM存储芯片中的混合单鳍式FinFETSRAM存储单元/多鳍式FinFETSRAM存储单元)的共优化布局。
在一些实施例中，本发明描述了具有较高阿尔法比率(例如，Ion_PU/Ion_PG基本等于1)的全单鳍式FinFET存储单元。在一些实施例中，写辅助电路或额外的Vt_PU调节工艺用于提供用于较高阿尔法比率的良好的写裕量。
在一些实施例中，本发明描述了具有较低阿尔法比率(例如，Ion_PU/Ion_PG<＝0.5)的多鳍式FinFET存储单元(例如，用于PG/PD器件的多鳍和用于PU器件的单鳍)。在一些实施例中，存储单元的普通操作用于较低阿尔法比率(例如，<＝0.5)。在一些实施例中，存储单元的普通操作不需要使用额外的写辅助需求，并且标准工艺用于制造存储单元，从而导致较低成本。
本说明的一方面涉及同步随机存取存储器(SRAM)芯片，包括多个SRAM单元和多个单元电流跟踪单元。每个SRAM单元都包括电源电压参考导体、第一接地参考导体、两个交叉耦合反相器、和两个传输栅极器件。每个单元电流跟踪单元都包括第一半单元，其中，第一半单元包括第一跟踪位线导体；包括第一下拉(PD)器件和第一上拉(PU)器件的第一互补金属氧化物半导体(CMOS)、以及配置为跟踪电流的第一传输栅极器件；以及第二半单元，其中，第二半单元包括第二CMOS(包括第二PD器件和第二PU器件)、以及配置为控制数据类型的第二传输栅极器件；其中，第一半单元不同于第二半单元；其中，第一CMOS的栅极电连接至电源电压参考导体；其中，第二PU器件的漏极节点与第二PD器件的漏极节点电隔离；其中，第一传输栅极器件的栅极节点电连接至跟踪使能导体，并且其中第二传输栅极器件的栅极节点电连接至第一字线导体。
本说明的另一方面涉及同步随机存取存储器(SRAM)芯片。包括多个SRAM单元；多个跟踪单元；多个第一边缘单元；多个第二边缘单元；和多个阱带单元；其中，每个SRAM单元都包括电源电压参考导体；第一接地参考导体；两个交叉耦合反相器和两个传输栅极器件；其中，每个跟踪单元都包括第一半单元，其中，第一半单元包括第一跟踪位线导体；包括第一下拉(PD)器件和第一上拉(PU)器件的第一CMOS，以及配置跟踪电流的第一传输栅极器件；以及第二半单元，其中，第二半单元包括：包括第二PD器件和第二PU器件的第二CMOS、以及第二传输栅极器件；其中第一半单元不同于第二半单元；其中，第一传输栅极器件的栅极节点电连接至跟踪使能导体；其中，第二传输栅极器件的栅极节点电连接至第一预定字线导体；其中每个SRAM和每个跟踪单元都位于存储单元阵列中；其中，通过多行和多列来布置SRAM单元；其中，每个跟踪单元都布置在第一列中；其中，第一列邻近SRAM单元的边缘列；多个第一边缘单元，其中，多个第一边缘单元布置在第二列中，并且邻近第一列；多个第二边缘单元，其中，多个第二边缘单元布置在第二列中，并且邻近多列SRAM单元；其中，第一边缘单元包括跟踪使能导体；并且其中，每个SRAM单元的单元尺寸和每个跟踪单元的单元尺寸都基本相同。
该说明的又一方面涉及二端口(2P)静态随机存取存储器(SRAM)阵列，其包括配置为存储数据的多个2PSRAM单元，和配置为跟踪每个单元的多个跟踪单元；其中，每个2PSRAM单元都包括写端口和读端口；其中，写端口包括具有数据存储节点和互补的数据条存储节点的两个交叉耦合反相器，其中每个反相器都包括一个写下拉(PD)器件和一个写上拉(PU)器件；第一写传输栅极器件和第二写传输栅极器件；其中，读端口包括读下拉器件和读传输栅极器件，其中，读下拉器件和读传输栅极器件串联连接；其中每个跟踪单元都包括第一类型的跟踪单元和第二类型的跟踪单元；其中，每个第一类型的跟踪单元都包括第一跟踪写端口和第一跟踪读端口；其中，第一跟踪读端口包括第一跟踪读位线导体；第一跟踪读PD器件和第一跟踪读PG器件；其中，第一跟踪写端口包括第一半单元，和第二半单元；其中，第一半单元包括第一跟踪写位线导体；第一CMOS、和第一传输栅极器件；其中，第二半单元包括第二传输栅极器件；第二PD器件和第二PU器件；其中，第一CMOS的栅极节点和第一跟踪读PD器件的栅极都电连接至电源电压参考导体；第二PD器件的漏极节点和第二PU器件的漏极节点电隔离；第一跟踪读PG栅极器件的栅极节点电连接至跟踪使能导体；其中，每个第二类型的跟踪单元都包括第二跟踪写端口和第二跟踪读端口；其中，第二跟踪读端口包括第一跟踪读位线导体；第二跟踪读PD器件、和第二跟踪读PG器件；其中，第二跟踪写端口包第三半单元和第四半单元；其中第三半单元包括第一跟踪写位线导体；第二CMOS、和第三传输器件；其中第四半单元包括第三CMOS和配置为伪器件的第四传输器件；其中，第二CMOS包括第三PU器件和第三PD器件；其中，第三PD器件的源极节点电浮置；其中第三CMOS包括第四PU器件和第四PD器件；其中，第四PD器件的源极节点电连接至第一接地参考导体；其中，第二读PG器件的栅极节点至少电连接至第一接地参考导体或P阱导体；其中第二CMOS的栅极节点和第二跟踪PD器件的栅极电连接。
上面概述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或修改其他用于执行与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员还应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
Claims (10)
1.一种静态随机存取存储器(SRAM)芯片，包括：
多个SRAM单元，其中，每个所述SRAM单元都包括：
电源电压参考导体；
第一接地参考导体；
两个交叉耦合反相器；和
两个传输栅极器件；以及
多个单元电流跟踪单元，其中，每个单元电流跟踪单元都包括：
第一半单元，其中，所述第一半单元包括：
第一跟踪位线导体；
第一互补金属氧化物半导体(CMOS)包括：
第一下拉(PD)器件，和
第一上拉(PU)器件，和
第一传输栅极器件，被配置为跟踪电流；以及
第二半单元，其中，所述第二半单元包括：
第二CMOS器件，包括：
第二PD器件，和
第二PU器件，和
第二传输栅极器件，被配置为控制数据类型；
其中，所述第一半单元不同于所述第二半单元；
所述第一CMOS的栅极电连接至所述电源电压参考导体；
所述第二PU器件的漏极节点与所述第二PD器件的漏极节点电隔离；
所述第一传输栅极器件的栅极节点电连接至跟踪使能导体；以及
所述第二传输栅极器件的栅极节点电连接至第一字线导体。
2.根据权利要求1所述的SRAM芯片，进一步包括多个电容跟踪单元，其中，每个电容跟踪单元都包括：
第三半单元，其中，所述第三半单元包括：
所述第一跟踪位线导体；
第三CMOS，和
第三传输栅极器件，被配置为跟踪位线电容；
第四半单元，其中，所述第四半单元包括：
第四CMOS，和
第四传输栅极器件，被配置为伪单元；
其中，所述第三半单元不同于所述第四半单元；
所述第三CMOS包括：
第三PU器件，和
第三PD器件；所述第三PD器件的源极节点电浮置；
所述第四CMOS包括：
第四PU器件，和
第四PD器件；所述第四PD器件的源极节点电连接至第二接地参考导体；
其中，所述第三传输栅极器件的栅极节点电连接至所述第二接地参考导体；以及
所述第四传输栅极器件的栅极节点电连接至所述第一字线导体。
3.根据权利要求2所述的SRAM芯片，其中，所述第二接地参考导体电连接至所述第一接地参考导体。
4.根据权利要求2所述的SRAM芯片，其中，所述第二接地参考导体电连接至所述单元电流跟踪单元的P阱导体。
5.根据权利要求1所述的SRAM芯片，其中，从所述第一CMOS的栅极至所述电源电压参考导体线的连接路径包括：
栅极接触件，和
第一通孔。
6.根据权利要求2所述的SRAM芯片，其中，所述第四PU器件的源极节点电浮置。
7.一种静态随机存取存储器(SRAM)芯片，包括：
多个SRAM单元；
多个跟踪单元；
多个第一边缘单元；
多个第二边缘单元；以及
多个阱带单元；
其中，每个所述SRAM单元都包括：
电源电压参考导体；
第一接地参考导体；
两个交叉耦合反相器；和
两个传输栅极器件；以及
每个跟踪单元都包括：
第一半单元，其中，所述第一半单元包括：
第一跟踪位线导体；
第一CMOS，包括：
第一下拉(PD)器件，和
第一上拉(PU)器件，和
第一传输栅极器件，被配置为跟踪电流；以及
第二半单元，其中，所述第二半单元包括：
第二CMOS，包括：
第二PD器件，和
第二PU器件，和
第二传输栅极器件；
所述第一半单元不同于所述第二半单元；
所述第一传输栅极器件的栅极节点电连接至跟踪使能导体；
所述第二传输栅极器件的栅极节点电连接至第一预定字线导体；
每个SRAM单元和每个跟踪单元均位于存储单元阵列中；
所述SRAM单元布置为多列和多行；
所述每个跟踪单元都布置在第一列中；
所述第一列邻近所述SRAM单元的边缘列；
多个第一边缘单元，其中，所述多个第一边缘单元布置在第二列中，并且邻近所述第一列；
多个第二边缘单元，其中，所述多个第二边缘单元布置在第三列中，并且邻近所述SRAM单元中的多列；
所述第一边缘单元包括所述跟踪使能导体；以及
每个所述SRAM单元的单元尺寸和每个所述跟踪单元的单元尺寸基本相同。
8.根据权利要求7所述的SRAM芯片，进一步包括：
多个阱带单元，布置在第一行和第二行中，其中，所述第一行和所述第二行位于所述多个SRAM单元的相对端部处；
每个阱带单元都包括：
P阱带导体线，和
N阱带导体线；
其中，所述跟踪使能导体电连接至所述P阱带导体线。
9.一种二端口(2P)静态随机存取存储器(SRAM)阵列，包括：
多个2PSRAM单元，被配置为存储数据，以及
多个跟踪单元，被配置为跟踪每个单元；
其中，每个2PSRAM单元都包括：
写端口，和
读端口；
其中，所述写端口包括:
两个交叉耦合反相器，具有数据存储节点，和互补数据条存储节点；
其中，每个反相器都包括：
一个写下拉(PD)器件，和
一个写上拉(PU)器件
第一写传输栅极器件，和
第二写传输栅极器件；
其中，所述读端口包括：
读下拉器件，和
读传输栅极器件，其中，所述读下拉器件和所述读传输栅极器件串联连接；
其中，每个跟踪单元都包括：
第一类型跟踪单元，和
第二类型的跟踪单元；
其中，每个第一类型的跟踪单元都包括：
第一跟踪写端口，和
第一跟踪读端口；
其中，所述第一跟踪读端口包括：
第一跟踪读位线导体；
第一跟踪读PD器件，和
第一跟踪读PG器件；
其中，所述第一跟踪写端口包括：
第一半单元，和
第二半单元；
其中，所述第一半单元包括：
第一跟踪写位线导体；
第一CMOS，和
第一传输栅极器件；
其中，所述第二半单元包括：
第二传输栅极器件；
第二PD器件，和
第二PU器件；
其中，所述第一CMOS的栅极节点和所述第一跟踪读PD器件的栅极都电连接至电源电压参考导体；
所述第二PD器件的漏极节点和所述第二PU器件的漏极节点都电隔离；
所述第一跟踪读PG栅极器件的栅极节点电连接至跟踪使能导体；
其中，每个第二类型跟踪单元都包括：
第二跟踪写端口，和
第二跟踪读端口；
其中，所述第二跟踪读端口包括：
第一跟踪读位线导体；
第二跟踪读PD器件，和
第二跟踪读PG器件；
其中，所述第二跟踪写端口包括：
第三半单元，和
第四半单元；
其中，所述第三半单元包括：
第一跟踪写位线导体；
第二CMOS，和
第三传输器件；
其中，所述第四半单元包括：
第三CMOS，和
第四传输器件，被配置为伪器件；
其中，所述第二CMOS包括：
第三PU器件，和
第三PD器件；
其中，所述第三PD器件的源极节点电浮置；
其中，所述第三CMOS包括：
第四PU器件，和
第四PD器件；
其中，所述第四PD器件的源极节点电连接至第一接地参考导体；
其中，所述第二读PG器件的栅极节点至少电连接至所述第一接地参考导体或P阱导体；以及
其中，所述第二CMOS的栅极节点和所述第二跟踪PD器件的栅极电连接。
10.根据权利要求9所述的2PSRAM阵列，其中，从所述第一CMOS的所述栅极至所述电源电压参考导体线的连接路径包括：
栅极接触件，和
第一通孔。
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