CN106816440B - 集成电路结构 - Google Patents

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Abstract

本公开涉及一种具有静态随机存取存储器的一种集成电路结构，包括第一与第二上拉金氧半导体装置，及与第一及第二上拉金氧半导体装置形成交错栓锁反相器的第一与第二下拉金氧半导体装置。第一金属层，位于静态随机存取存储器内的金氧半导体装置的栅极电极上。此结构还包括第一金属层与CVss着陆接垫，其中CVss着陆接垫具有位于静态随机存取存储器内的一部。CVss着陆接垫位于第一金属层上的第二金属层内。第一字元线，位于第二金属层内。CVss导线，位于第二金属层上的第三金属层内。CVss导线电性连接于该CVss着陆接垫。

Description

集成电路结构
技术领域
本公开关于一种集成电路装置，且特别涉及一种集成电路结构。
背景技术
于集成电路中常使用静态随机存取存储器(SRAM)。静态随机存取存储器(SRAMcell)具有保存数据且无需更新(refreshing)的优点。随着集成电路的速度提升需求，静态随机存取存储器的读取速率(read speed)与写入速率(write speed)亦变的更为重要。然而，随着已经非常小的静态随机存取存储器尺寸的日益微缩，便很难实现上述需求。举例来说，形成静态随机存取存储器的字元线与位元线的金属导线的片电阻(sheet resistance)变的越来越高，且因此增加了静态随机存取存储器的字元线与位元线的阻-容延迟(RCdelay)情形，阻碍了读取速度与写入速度的改善。
当进入纳米世代时，基于主动区、多晶硅导线、与金属层的微影友善布局形状情形，以及亦基于速度改善用的较短位元线，分裂字元线(split-word-line)型静态随机存取存储器已逐渐流行。然而，于纳米世代中，静态随机存取存储器仍为更大，导致了两个问题。首先，各位元线需连接于静态随机存取存储器的更多列，如此导致更高的位元线金属耦合电容(bit-line metal coupling capacitance)，且因此降低了不同位元线(位元线与位元线条)的差速(differential speed)。第二，亦需连接各字元线于更多行的静态随机存取存储器的，如此导致了较长字元线且因此恶化了电容值。
发明内容
依据一实施例，本公开提供了一种集成电路结构，包括：一静态随机存取存储器，包括：一第一上拉金氧半导体装置与一第二上拉金氧半导体装置；一第一下拉金氧半导体装置与一第二下拉金氧半导体装置，与该第一上拉金氧半导体装置及该第二上拉金氧半导体装置形成交错栓锁反相器；一加长接触物，位于该第一下拉金氧半导体装置的一源极上且电性耦接该第一下拉金氧半导体装置的该源极；一第一金属层，具有位于该第一金属层内的一第一位元线与一第一CVdd导线；一第一CVss着陆接垫，与该加长接触物重叠且电性耦接该加长接触物，其中该第一CVss着陆接垫具有位于该静态随机存取存储器内的一部，而该部具有小于该静态随机存取存储器的一第二长度与一第二宽度的一第一长度与一第一宽度；一第一字元线，具有一第一纵长方向，其中该第一字元线与该第一CVss着陆接垫位于该第一金属层上的一第二金属层内；以及一第一CVss导线，位于该第二金属层上的一第三金属层内，其中该第一CVss导线电性连接于该第一CVss着陆接垫，而该第一CVss导线具有垂直于该第一纵长方向的一第二纵长方向。
依据另一实施例，本公开提供了一种集成电路结构，包括：一静态随机存取存储器，具有相互平行的一第一边界与一第二边界，及相互平行的一第三边界与一第四边界，该静态随机存取存储器，包括：一第一上拉金氧半导体装置与一第二上拉金氧半导体装置；及一第一下拉金氧半导体装置与一第二下拉金氧半导体装置，与该第一上拉金氧半导体装置及该第二上拉金氧半导体装置形成一交错栓锁反相器；一加长接触物，位于该第一下拉金氧半导体装置的一源极上并电性耦接该第一下拉金氧半导体装置的该源极；一第一金属层，位于该加长接触物上，具有位于该第一金属层内的一第一位元线与一第一CVdd导线；一第一字元线，自该第三边界沿伸至该第四边界，其中该第一字元线位于该第一金属层上的该第二金属层内，而该第一字元线包括：一条状部，位于该静态随机存取存储器内，该条状部具有长方形上视形状；及一第一凸出部，连接于该条状部的一第一侧壁，其中该第一凸出部朝该第一边界沿伸，且该第一凸出部自该第三边界朝该第四边界沿伸，且与该第四边界分隔；以及一第一CVss导线，位于该第二金属层上的一第三金属层内。
依据又一实施例，本公开提供了一种集成电路结构，包括：一静态随机存取存储器，具有相互平行的一第一边界与一第二边界，以及相互平行的一第三边界与一第四边界，该静态随机存取存储器，包括：一第一上拉金氧半导体装置与一第二上拉金氧半导体装置；及一第一下拉金氧半导体装置与一第二下拉金氧半导体装置，与该第一上拉金氧半导体装置及该第二上拉金氧半导体装置形成一交错栓锁反相器；一加长接触物，位于该第一下拉金氧半导体装置的一源极上且电性耦接第一下拉金氧半导体装置的该源极；一第一金属层，位于该加长接触物上，具有位于该第一金属层内的一第一位元线与一CVdd导线；一第一字元线，自该第三边界向该第四边界沿伸，其中该第一字元线位于该第一金属层上的该第二金属层内；以及一第一CVss导线，位于该第二金属层上的一第三金属层内，其中该第二金属层具有大于该第一金属层的厚度及该第三金属层的厚度的一厚度。
附图说明
图1与图2显示了依据部分实施例的一静态随机存取存储器的电路图；
图3显示了依据部分实施例的一静态随机存取存储器内膜层的剖面图；
图4显示了依据部分实施例的一静态随机存取存储器的前段构件的布局；
图5显示了依据部分实施例的一静态随机存取存储器内的字元线与CVss着陆接垫；
图6显示了依据部分实施例的静态随机存取存储器阵列物内的字元线与CVss着陆接垫；
图7显示了依据部分实施例的一静态随机存取存储器的布局；
图8显示了依据部分实施例的双重字元线与双重CVss导线；
图9显示了依据部分实施例的包括双重字元线与双重CVss导线的一静态随机存取存储器的布局；
图10显示了依据部分实施例的一静态随机存取存储器的金属层M1至M3内的构件；及
图11显示了依据部分实施例的一静态随机存取存储器的金属层M1至M3内构件的剖面图。
附图标记说明：
10～静态随机存取存储器
10A、10B、10C、10D～边界
12～静态随机存取存储器阵列
14～主动区/鳍
16～栅极电极
18～栅极电极
20～主动区/鳍
34～主动区/鳍
36～栅极电极
40～主动区/鳍
42～源极/漏极接触插栓
44～栅极接触插栓
46～源极/漏极接触插栓
48～栅极接触插栓
50～字元线
50A～条状部
50B/50B1/50B2～凸出部
50B’、50B”～凸出部的一端
52～CVss着陆接垫
52A、52B～CVss着陆接垫
54A、54B～接触插栓
56A、56B～着陆接垫
58～CVss导线
58A、58B～CVss导线
60A、60B～着陆接垫
62A、62B～栅极接触插栓
64～字元线
66～着陆接垫
70～CVss导线
102～CVdd节点
104～CVdd节点
106～CVss节点
108～CVss节点
110～储存时间节点
112～储存节点
114～位元线
116～位元线
118～CVdd导线
Vdd～正电压供应节点
Vss～电源供应电压
PU-1～上拉晶体管
PU-2～上拉晶体管
PD-1～下拉晶体管
PD-2～下拉晶体管
PG-1～传递栅极晶体管
PG-2～传递栅极晶体管
WL～字元线
I1～第一反相器
I2～第二反相器
Via_0、Via_1、Via_2、Via_3～介层物层
M1、M2、M3、M4～金属层
Gate_CO～栅极接触物
contact～源极/漏极接触物
W1～宽度
W2～宽度
S1～空间
T1～厚度
T2～厚度
T3～厚度
P_well～P型阱区
N_well～N型阱区
BL node～位元线节点
BLB node～位元线条节点
WL contact～字元线接触物
具体实施方式
为以下的公开内容提供许多不同的实施例或范例以实施本案的不同特征。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。例如，若是本公开书叙述了一第一特征形成于一第二特征的上或上方，即表示其可能包含上述第一特征与上述第二特征是直接接触的实施例，亦可能包含了有附加特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与第二特征可能未直接接触的实施例。另外，以下公开书不同范例可能重复使用相同的参考符号及/或标记。这些重复是为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
再者，为了方便描述附图中一元件或特征部件与另一(多)元件或(多)特征部件的关系，可使用空间相关用语，例如“在...之下”、“下方”、“较下部”、“上方”、“较上部”及类似的用语等。除了附图所绘示的方位之外，空间相关用语用以涵盖使用或操作中的装置的不同方位。所述装置也可被另外定位(例如，旋转90度或者位于其他方位)，并对应地解读所使用的空间相关用语的描述。再者，“由…所制成”的描述可解读为“包含”或“由…组成”的意思。
依据本公开的多个实施例提供了一种静态随机存取存储器(SRAM cell)及其对应的静态随机存取存储器阵列物(SRAM array)。讨论了部分实施例的部分变化情形。于不同示意图及绘示范例之中，是采用相同标号以代表相同构件。
图1显示了依据本发明部分实施例的一静态随机存取存储器(SRAM cell)10的一电路图。静态随机存取存储器10包括为P型金氧半导体晶体管(PMOS transistor)的上拉晶体管(pull-up transistors)PU-1与PU-2，以及为N型金氧半导体晶体管(NMOStransistor)的下拉晶体管(pull-down transistors)PD-1与PD-2及传递栅极晶体管(passgate transistor)PG-1与PG-2。传递栅极晶体管PG-1与PG-2的栅极是由决定静态随机存取存储器10是否被选择的字元线WL所控制。上拉晶体管PU-1与PU-2及下拉晶体管PD-1与PD-2所形成的栓锁(latch)储存了一位元(bit)，其中此位元的互补值(complementary values)则储存于储存时间节点(storage date node)110与储存节点(storage node)112处。经储存的位元可通过包括位元线(bit line，BL)114及位元线(bit line bar)116等互补位元线而写入至静态随机存取存储器10内或自静态随机存取存储器10被读取。静态随机存取存储器10是通过具有正电源供应电压(亦称为VDD)的一正电压供应节点Vdd而供电。静态随机存取存储器10亦连接于电源供应电压VSS(亦称为Vss)，其可为电性接地的。晶体管PU-1与PD-1形成一第一反相器(first inverter)。晶体管PU-2与PD-2形成了一第二反相器(secondinverter)。第一反相器的输入(input)连接于晶体管PG-1及第二反相器的输出(output)。第一反相器的输出连接于晶体管PG-2及第二反相器的输入。
上拉晶体管PU-1与PU-2的源极分别连接于CVdd节点102与CVdd节点104，其更连接于电源供应电压(与导线)Vdd。下拉晶体管PD-1与PD-2的源极则分别连接于CVss节点106与CVss节点108，其更连接于电源供应电压/导线Vss。晶体管PU-1与PD-1的栅极连接于晶体管PU-2与PD-2的漏极，其成了一连接节点，称为SD节点110。晶体管PU-2与PD-2的栅极连接于晶体管PU-1与PD-1的漏极，其连接节点称为SD节点112。传递栅极晶体管PG-1的一源极/漏极区是于位元线节点BL node处连接了位元线114。传递栅极晶体管PG-2的一源极/漏极区是于位元线条节点BLB node处连接了位元线116。
图2显示了静态随机存取存储器10的另一电路图，其中图1内的晶体管PU-1与PD-1表示为第一反相器I1，而晶体管PU-2与PD-2表示为第二反相器I2。第一反相器I1的输出连接于晶体管PG-1及第二反相器I2的输入。第二反相器I2的输出连接于晶体管PG-2以及第二反相器I2的输入。
图3显示了静态随机存取存储器10内数个膜层的剖面图，此些膜层形成于一半导体晶片或晶圆之上。值得注意的是，图3是示意地绘示了内连接构与晶体管的数个层别，而可能没有呈现出静态随机存取存储器10的确切剖面情形。内连接构包括一接触层、一OD层(在此OD是代表主动区)、数个介层物层Via_0、Via_1、Via_2、及Via_3，及数个金属层M1、M2、M3、与M4。所绘示膜层各包括一或多个介电层及形成于其内的导电构件。位于同层的此些导电构件可具有大体相互水平的顶面、大体相互水平的底面，且可同时形成。接触层可包括用以连接晶体管(例如绘示的范例晶体管PU-1与PU-2)的栅极电极与如Via_0的一上方层别的数个栅极接触物(亦称为接触插栓，标示为Gate_CO)，以及用以连接晶体管的源极/漏极与上方层别的源极/漏极接触物(标示为“contact”)。
图4显示了依据部分实施例的静态随机存取存储器10的前段构件(front-endfeatures)的布局(layout)，其中前段构件包括了位于Via_0层(图1)内及Via_0层的下方层别内的构件。采用虚线绘示了静态随机存取存储器10的外部边界10A、10B、10C、与10D，其标示出一长方形区域。N型阱区N_well位于静态随机存取存储器10的中央，而两个P型阱区P_well位于N型阱区N_well的相对侧。显示于图1内的CVdd节点102、CVdd节点104、CVss节点106、CVss节点108、位元线节点BL node、及位元线条节点BLB node亦显示于图4中。栅极电极16与可为鳍式的下方主动区(位于N型阱区)20形成了上拉晶体管PU-1，且因此于下文中称为鳍20。栅极电极16更与可为鳍式的下方主动区(位于N型阱区左侧上的第一P型阱区内)14形成了下拉晶体管PD-1。栅极电极18与下方主动区14形成了传递栅极晶体管PG-1。栅极电极36与可为鳍式的下方主动区(位于N型阱区)40形成了上拉晶体管PU-2。栅极电极36更与可为鳍式的下方主动区(位于N型阱区右侧上的第二P型阱区内)34形成了下拉晶体管PD-2。栅极电极38与下方主动区34形成了传递栅极晶体管PG-2。依据本公开的部分实施例，传递栅极晶体管PG-1与PG-2、上拉晶体管PU-1与PU-2、及下拉晶体管PD-1与PD-2为鳍式场效晶体管(Fin FET)。依据本公开的其他实施例，传递栅极晶体管PG-1与PG-2、上拉晶体管PU-1与PU-2、及下拉晶体管PD-1与PD-2为平坦式金氧半导体晶体管装置(planar MOSdevice)。
图4绘示了依据本公开部分实施例的两个鳍14(及两个鳍34)。依据其他实施例，可为单鳍、双鳍、或三鳍，其中此些鳍14的一是绘示为虚线以显示可以或没有存在额外的鳍。
如图4所示，SD节点110包括了位于接触层(图2)处的构件的源极/漏极接触插栓42以及栅极接触插栓44。接触插栓42是经过加长，且具有X方向上的纵长方向(longitudinaldirection)，其平行于栅极电极16与36的延伸方向。栅极接触插栓44包括位于栅极电极36上且与的电性连接的一部。依据本公开的部分实施例，栅极接触插栓44具有Y方向上的纵长方向，其是垂直于X方向。于实体半导体晶圆上的静态随机存取存储器10的制作中，接触插栓42与44可形成为单一连续对接接触插栓(single continuous butted contact plug)。
SD节点112包括了源极/漏极接触插栓46以及栅极接触插栓48。栅极接触插栓具有重叠于源极/漏极接触插栓46的一部。由于SD节点110可对称于SD节点112，故不在此重复描述栅极接触插栓48与源极/漏极接触插栓46的实施细节，而可分别参照栅极接触插栓44与源极/漏极接触插栓42的相关讨论。
图4亦绘示了连接于栅极电极18与38的字元线接触物(标示为WL contact)。再者，分别绘示为圆形加上位于圆形内X符号的数个介层物(via)位于下方接触插栓上以分别接触该接触插栓。使用加长的接触插栓54A与54B以分别接触下拉晶体管PD1与PD-2及CVss导线。加长的接触插栓54A与54B分别为CVss节点106与108的一部。加长的接触插栓54A与54B具有平行于X方向的纵长方向，且可形成以重叠静态随机存取存储器10的边角(corner)。再者，加长的接触插栓54A与54B可更沿伸进入邻近的静态随机存取存储器10的静态随机存取存储器之内。
图5显示了位于M2层(图1)的导电构件，其中导电构件包括位于静态随机存取存储器10之内或其邻近的导电构件。为了清楚目的，如图4所示的前段构件并未于图5内绘示，但仍存在有前段构件。静态随机存取存储器10包括沿伸于X方向上且相互平行的胞边界10A与10B，及沿伸于Y方向上且相互平行的胞边界10C与10D。字元线50(包括了50A与50B等部)包括了沿伸于X方向上的条状部(strip portion)50A。条状部50A自边界10A一路延伸至边界10B。条状部50A具有长方形形状。条状部50A的对称边相互平行且于X方向上沿伸。
依据本公开的部分实施例，字元线还包括位于条状部50A的一侧上的一单一凸出部(jog portion)50B、或位于条状部50A的对称侧上的两凸出部50B。凸出部50B的形成造成了字元线50的宽度的有利增加情形，且因此降低了字元线50的电阻值，造成了字元线50内阻-容延迟(RC delay)的有利地减少情形。依据其他实施例，字元线50包括了条状部50A但未包括凸出部50B。因此，凸出部50B是采用虚线绘示，以显示其可能存在或可能不存在的实施情形。
通称为CVss着陆接垫(CVss landing pad)的CVss着陆接垫52A与52B亦形成于M2层内。于下文中，“着陆接垫”是指可使其上方介层物(于本实施例中为Via_2层的介层物)于其上着陆的够大的导电构件。依据本公开的部分实施例，于静态随机存取存储器10的上视图中，CVss着陆接垫52A与52B为分隔的岛状物，且可具有长方形形状。CVss着陆接垫52A与52B的长度是远短于字元线50的长度。举例来说，CVss着陆接垫52A与52B为够短的，使得各CVss着陆接垫52A与52B可沿伸进入邻近两行的静态随机存取存储器内并于该处停止。作为比较之用，字元线50可沿伸进入4行、8行、16行、32行(或更多)的静态随机存取存储器内。
于传统静态随机存取存储器结构(SRAM structure)中，Vss导线是形成为平行于字元线的长导线，且可具有相同于字元线的长度。如此导致了字元线内大的寄生电容(parasitic capacitance)。于本公开的部分实施例中，由于CVss着陆接垫52远短于邻近的字元线50，介于CVss着陆接垫52与字元线50间的寄生电容为低的。此外，由于CVss着陆接垫为短的，基于CVss导线/接垫的缩短而便可使用释放出来的空间以形成凸出部50B。依据本公开的部分实施例，凸出部50B的宽度W2与条状部50A的宽度W1具有一比值W2/W1，其可大于约0.1。比值W2/W1可介于约0.1至约0.5的范围之间。
如图5所示，此些凸出部50B的一的凸出部50B1是向静态随机存取存储器的边界10A沿伸，且仍与边界10A相分隔。凸出部50B1更自边界10C向CVss着陆接垫52B沿伸。CVss着陆接垫52B亦自边界10D朝凸出部50B1沿伸。然而，CVss着陆接垫52B与凸出部50B1是为空间(space)S1所分隔(于X方向上)以留下足够空间，使得凸出部50B1与CVss着陆接垫52B并不会相互短路。相似地，凸出部50B2向边界10B沿伸，而仍与CVss着陆接垫52A为空间S1所分隔。
图6绘示了一静态随机存取存储器阵列(SRAM cell array)12的一部，其中绘示部分可为较大阵列的一部。静态随机存取存储器阵列的绘示部分包括了4*4的静态随机存取存储器。如图6所示，凸出部50B具有停止于静态随机存取存储器10内的一端50B’及另一端50B”。另一端则停止于邻近的静态随机存取存储器10内。另一方面，字元线50的条状部50A可为沿伸进入同一列内的数个静态随机存取存储器内的连续条状物(continuousstrips)。于图6中，是使用字母F绘示了静态随机存取存储器10布局的相对方向，其中各字母F代表了一静态随机存取存储器及其方位。于字母F内朝向四个方向(+X、-X、+Y、-Y)的构件为不同的，而可用以辨别静态随机存取存储器的方位。如图6所示，邻近的静态随机存取存储器的行可相互镜射，而邻近的静态随机存取存储器的列则可相互镜射。
图7绘示了依据本公开的部分实施例的静态随机存取存储器10的布局。于图7内结合了图5与图6所示结构。如此，可于图7找出图5内所示构件与图6所示构件的相对位置。图7内绘示了介层物，但并没有分别标示其标号。CVss节点106包括了位于接触层(图1)的接触插栓54A，其中接触插栓54A是通过位于其间的介层物(位于Via_0层)电性连接于着陆接垫56A(位于M1层)。接触插栓54A亦电性连接于下拉晶体管PD-1的源极区。M1层的着陆接垫56A更电性连接(通过Via_1层的介层物)于上方M2层的CVss着陆接垫52A。M2层着陆接垫52A更电性连接(通过Via_2层的介层物)于位于M3层的CVss导线58A。CVss导线58A延伸于Y方向上，且可能延伸进入位于同行内的数个静态随机存取存储器之内。
更如图7所示，位于M2层(图1)的字元线50是通过Via_1层内的一介层物而电性连接于位于M1层的着陆接垫60A。着陆接垫60A亦通过位于Via_0层的介层物而电性连接于栅极接触插栓62A。再次重申，虽绘示了位于不同层的介层物但并未分别标注。
前述的连接情形形成于静态随机存取存储器10的左侧之上。相似地，可于静态随机存取存储器的右侧上形成包括着陆接垫、介层物、以及接触插栓的数个连接物(connections)，右侧的连接情形相似于或可对称于左侧构件，而因此不再详细讨论。右侧连接情形具有与对应的左侧连接情形的相同数量，除了将右侧连接情形的标号的尾码改为“B”而不是“A”。
如图7所示，CVdd导线118、位元线114、及位元线116设置于M1层(图1)内，且具有平行于Y方向的纵长方向。如此，CVdd导线118、位元线114、及位元线116可分别延伸进入位于同行内的数个静态随机存取记忆之内且与其连接。
如图7所示，称为第一字元线的字元线50位于M2层内。为了降低字元线的电阻值，于M4层内设置一第二字元线64，且其延伸于X方向上，如图8所示。为了简洁的目的，显示于图7内的相同构件并未绘示于图8内，而其他构件仍存在的。图8绘示了依据本公开的部分实施例的双重字元线(double wordline)与双重CVss导线/接垫。字元线64亦可形成为延伸进入位于同行内的数个静态随机存取存储器内的一连续金属导线。字元线64重叠于下方字元线50的一部，以便形成内连物。举例来说，M3层的着陆接垫66是通过Via_3层的介层物连接上方的字元线64，及通过Via_2层的介层物连接下方的字元线50。如此，字元线50与64经过内连而形成双重字元线结构，且因此相较于单一字元线结构，最终的双重字元线结构的电阻值可降低。依据本公开的部分实施例，如图8所示，每一静态随机存取存储器内存在有一(或更多)双重字元线内连物(包括着陆接垫66及一上方介层物与一下方介层物)。依据其他实施例，于同列内的数个静态随机存取存储器共享了一双重字元线内连物。举例来说，可于同列内的每四个静态随机存取存储器、每八个静态随机存取存储器等之内形成一双重字元线内连物。
图8亦绘示了位于M4层内的CVss导线70，其中CVss导线70(参照2nd CVss line)平行于第二字元线64。CVss导线70是形成于静态随机存取存储器10的边界上，且可能为邻近列的静态随机存取存储器所共享。第二CVss导线70具有平行于X方向上的一纵长方向。再者，形成延伸于Y方向上的M3层CVss导线58(包括58A与58B，参照1st CVss line)。CVss导线58与70是通过Via_3层内介层物以形成双重CVss导线结构，使得亦降低了CVss导线的电阻值。于各静态随机存取记忆阵列的上视图中，CVss导线58与70形成了网状结构。CVss的网目连接于CVss着陆接垫52A与52B。
图9绘示了结合图7内前段结构与图8内结构的一布局。基于清楚的目的，图8内并未显示字元线的凸出部，而凸出部可形成或没有形成。再者，各晶体管可显示有单鳍，而亦可能使用多鳍晶体管。
图10显示了图9内所示的部分构件。所绘示构件包括了位于M1层、M3层及其间的构件，而基于简洁目的，则没有绘示包括前段构件及位于Via-0层内的介层物的其他构件。举例来说，绘示了M1、M2、与M3层的构件。M1层构件包括了CVdd导线118、位元线114及位元线116。M2层构件包括了字元线50(包括条状部50A与凸出部50B(未显示))以及CVss着陆接垫52A与52B。M3构件包括了CVss导线58A与58B。
图11示意地绘示了图10内结构的剖面图，其中此结构是沿包括图10内线段11-11的平面所得到。依据本公开的部分实施例，如着陆接垫56B的M1层金属构件具有厚度T1，如CVss着陆接垫52B与字元线50的M2层金属构件具有厚度T2，如第二CVss导线58B的M3层金属构件具有厚度T3。依据本发明的部分实施例，厚度T2大于厚度T1与T3。举例来说，厚度T2可大于厚度T1与T3两者约30％，或具有介于约30％至约100％的差距。换句话说，T2/T1与T2/T3的各比值可大于约1.3，或介于1.3至约2。依据其他实施例，厚度T2等于或大于厚度T1，而厚度T3可等于或大于厚度T2。
字元线50为长的，特别是于大的静态随机存取记忆阵列之中。如此，字元线50的电阻值显著地影响了大的静态随机存取存储器阵列的表现。由于字元线50位于M2层内，于传统结构中其厚度通常为小的，因此字元线表现可能成为改善静态随机存取存储器阵列的瓶颈。因此使得字元线50为厚的便可造成字元线的片电阻值的有效降低。如此，所形成的静态随机存取存储器的速度可通过增加字元线50的厚度而得到改善。另一方面，可通过于通常为厚的M3层与M4层内设置位元线而降低位元线的电阻值。
本公开的实施例具有数个优点。通过形成CVss着陆接垫52A与52B，其为短的与分隔的(相较于长金属导线)，可降低介于CVss着陆接垫与字元线之间的寄生电容值。再者，将位于M2层内的CVss导线断成短的着陆接垫，使得其可形成字元线凸出部，而因此降低了字元线的电阻值。基于寄生电阻值与电阻值两者的减少，便可降低了字元线的阻-容延迟，增加了所形成的静态随机存取存储器的速度。字元线的电阻值的降低亦可通过形成双重字元线(位于M2层与M4层内)及可通过增加M2层的厚度而实现。
依据本公开的部分实施例，一种集成电路结构，包括：包括一第一上拉金氧半导体装置与一第二上拉金氧半导体装置及与该第一上拉金氧半导体装置及该第二上拉金氧半导体装置形成交错栓锁反相器的一第一下拉金氧半导体装置与一第二下拉金氧半导体装置的一静态随机存取存储器。此集成电路结构还包括一加长接触物，位于该第一下拉金氧半导体装置的一源极上且电性耦接该第一下拉金氧半导体装置的该源极，及一第一金属层，具有位于该第一金属层内的一第一位元线与一第一CVdd导线。一第一CVss着陆接垫，与该加长接触物重叠且电性耦接该加长接触物。该第一CVss着陆接垫具有位于该静态随机存取存储器内的一部，而该部具有小于该静态随机存取存储器的一第二长度与一第二宽度的一第一长度与一第一宽度。一第一字元线，具有一第一纵长方向，其中该第一字元线与该第一CVss着陆接垫位于该第一金属层上的一第二金属层内。一第一CVss导线，位于该第二金属层上的一第三金属层内。该第一CVss导线电性连接于该第一CVss着陆接垫，而该第一CVss导线具有垂直于该第一纵长方向的一第二纵长方向。
依据本公开的部分实施例，一种集成电路结构，包括：包括一第一上拉金氧半导体装置与一第二上拉金氧半导体装置及与该第一上拉金氧半导体装置及该第二上拉金氧半导体装置形成一交错栓锁反相器一第一下拉金氧半导体装置与一第二下拉金氧半导体装置的一静态随机存取存储器。此集成电路结构还包括一加长接触物，位于该第一下拉金氧半导体装置的一源极上并电性耦接该第一下拉金氧半导体装置的该源极，及一第一金属层，位于该加长接触物上，具有位于该第一金属层内的一第一位元线与一第一CVdd导线。一第一字元线，位于该第一金属层上的该第二金属层内。第一字元线包括位于该静态随机存取存储器内的一条状部与一凸出部。该条状部具有长方形上视形状。该凸出部连接于该条状部的一第一侧壁，且朝该第一边界沿伸。该凸出部更自该第三边界朝该第四边界沿伸，且与该第四边界分隔。一第一CVss导线，位于该第二金属层上的一第三金属层内。
依据本公开的部分实施例，一种集成电路结构，包括：包括一第一上拉金氧半导体装置与一第二上拉金氧半导体装置及与该第一上拉金氧半导体装置及该第二上拉金氧半导体装置形成一交错栓锁反相器的一第一下拉金氧半导体装置与一第二下拉金氧半导体装置的一静态随机存取存储器。该集成电路结构还包括一加长接触物，位于该第一下拉金氧半导体装置的一源极上且电性耦接第一下拉金氧半导体装置的该源极，及一第一金属层，位于该加长接触物上，具有位于该第一金属层内的一第一位元线与一CVdd导线。一第一字元线，自该第三边界向该第四边界沿伸。第一字元线位于该第一金属层上的该第二金属层内。一第一CVss导线，位于该第二金属层上的一第三金属层内。该第二金属层具有大于该第一金属层的厚度及该第三金属层的厚度的一厚度。
虽然本发明已以数个较佳实施例公开如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作任意的变动与润饰，因此本发明的保护范围当视所附的权利要求所界定者为准。

Claims (20)

1.一种集成电路结构，包括：
一静态随机存取存储器，包括：
一第一上拉金氧半导体装置与一第二上拉金氧半导体装置；及
一第一下拉金氧半导体装置与一第二下拉金氧半导体装置，与该第一上拉金氧半导体装置及该第二上拉金氧半导体装置形成交错栓锁反相器；
一加长接触物，位于该第一下拉金氧半导体装置的一源极上且电性耦接该第一下拉金氧半导体装置的该源极；
一第一金属层，具有位于该第一金属层内的一第一位元线与一第一CVdd导线；
一第一CVss着陆接垫，与该加长接触物重叠且电性耦接该加长接触物，其中该第一CVss着陆接垫具有位于该静态随机存取存储器内的一部，而该部具有小于该静态随机存取存储器的一第二长度与一第二宽度的一第一长度与一第一宽度；
一第一字元线，具有一第一纵长方向，其中该第一字元线与该第一CVss着陆接垫位于该第一金属层上的一第二金属层内；以及
一第一CVss导线，位于该第二金属层上的一第三金属层内，其中该第一CVss导线电性连接于该第一CVss着陆接垫，而该第一CVss导线具有垂直于该第一纵长方向的一第二纵长方向。
2.如权利要求1所述的集成电路结构，其中该静态随机存取存储器具有相互平行的一第一边界与一第二边界，以及相互平行的一第三边界与一第四边界，其中该第一CVss着陆接垫与该第一边界与该第四边界重叠且未沿伸至该第二边界与该第三边界。
3.如权利要求2所述的集成电路结构，还包括一第二CVss着陆接垫，与该第二边界和该第三边界重叠且未延伸至该第一边界和该第四边界。
4.如权利要求2所述的集成电路结构，其中该第一字元线自该第三边界沿伸至该第四边界。
5.如权利要求1所述的集成电路结构，其中该第一字元线包括一条状部以及位于该条状部一侧上的一凸出部。
6.如权利要求1所述的集成电路结构，还包括一第二字元线，位于该第三金属层上的一第四金属层内，其中该第二字元线平行于该第一字元线且具有与该第一字元线的一部重叠的一部，而该第一字元线电性耦接结于该第二字元线。
7.如权利要求1所述的集成电路结构，还包括一第二CVss导线，位于该第三金属层上的一第四金属层内，其中该第二CVss导线垂直于该第一CVss导线且具有与该第一CVss导线一部重叠的一部，而该第一CVss导线电性耦接于该第二CVss导线。
8.如权利要求1所述的集成电路结构，其中该第二金属层具有大于该第一金属层的厚度及该第三金属层的厚度的一厚度。
9.一种集成电路结构，包括：
一静态随机存取存储器，具有相互平行的一第一边界与一第二边界，及相互平行的一第三边界与一第四边界，该静态随机存取存储器，包括：
一第一上拉金氧半导体装置与一第二上拉金氧半导体装置；及
一第一下拉金氧半导体装置与一第二下拉金氧半导体装置，与该第一上拉金氧半导体装置及该第二上拉金氧半导体装置形成一交错栓锁反相器；
一加长接触物，位于该第一下拉金氧半导体装置的一源极上并电性耦接该第一下拉金氧半导体装置的该源极；
一第一金属层，位于该加长接触物上，具有位于该第一金属层内的一第一位元线与一第一CVdd导线；
一第一字元线，自该第三边界沿伸至该第四边界，其中该第一字元线是位于该第一金属层上的一第二金属层内，而该第一字元线包括：
一条状部，位于该静态随机存取存储器内，该条状部具有长方形上视形状；及
一第一凸出部，连接于该条状部的一第一侧壁，其中该第一凸出部朝该第一边界沿伸，且该第一凸出部自该第三边界朝该第四边界沿伸，且与该第四边界分隔；
以及
一第一CVss导线，位于该第二金属层上的一第三金属层内。
10.如权利要求9所述的集成电路结构，其中该第一字元线还包括一第二凸出部，连接于该条状部的一第二侧壁，其中该第二凸出部自该第四边界朝该第三边界沿伸，且与该第三边界相分隔。
11.如权利要求9所述的集成电路结构，还包括一CVss着陆接垫，位于该第二金属层内，其中该CVss着陆接垫与该第一边界和该第四边界重叠，且自该第一边界向该第一字元线沿伸。
12.如权利要求11所述的集成电路结构，其中该CVss着陆接垫自该第四边界朝向该第一凸出部沿伸，而该第一凸出部自该第三边界朝向该CVss着陆接垫沿伸，具有该CVss着陆接垫的一部与该静态随机存取存储器内的该第一凸出部的一部的总长度小于该第三边界与该第四边界的间的一距离。
13.如权利要求9所述的集成电路结构，还包括一第二字元线，位于该第三金属层上的一第四金属层内，其中该第二字元线平行于该第一字元线且具有与该第一字元线的一部重叠的一部，而该第一字元线电性耦接于该第二字元线。
14.如权利要求9所述的集成电路结构，还包括一第二CVss导线，位于该第三金属层上的一第四金属层上，其中该第二CVss导线垂直于该第一CVss导线且具有与该第一CVss导线一部重叠的一部，而该第一CVss导线电性耦接于该第二CVss导线。
15.如权利要求9所述的集成电路结构，其中该第二金属层具有大于该第一金属层的厚度及该第三金属层的厚度的一厚度。
16.一种集成电路结构，包括：
一静态随机存取存储器，具有相互平行的一第一边界与一第二边界，以及相互平行的一第三边界与一第四边界，该静态随机存取存储器，包括：
一第一上拉金氧半导体装置与一第二上拉金氧半导体装置；及
一第一下拉金氧半导体装置与一第二下拉金氧半导体装置，与该第一上拉金氧半导体装置及该第二上拉金氧半导体装置形成一交错栓锁反相器；
一加长接触物，位于该第一下拉金氧半导体装置的一源极上且电性耦接该第一下拉金氧半导体装置的该源极；
一第一金属层，位于该加长接触物上，具有位于该第一金属层内的一第一位元线与一CVdd导线；
一第一字元线，自该第三边界向该第四边界沿伸，其中该第一字元线是位于该第一金属层上的一第二金属层内；以及
一第一CVss导线，位于该第二金属层上的一第三金属层内，其中该第二金属层具有大于该第一金属层的厚度及该第三金属层的厚度的一厚度。
17.如权利要求16所述的集成电路结构，其中该第一CVss导线与该第一边界、该第三边界及该第四边界重叠。
18.如权利要求16所述的集成电路结构，还包括一CVss着陆接垫，位于该第二金属层内，其中该CVss着陆接垫自该第一边界向该第一字元线沿伸，而该CVss着陆接垫与该第一边界和该第四边界重叠，且与该第三边界分隔。
19.如权利要求16所述的集成电路结构，还包括一第二字元线，位于该第三金属层上的一第四金属层内，其中该第二字元线平行于该第一字元线且具有与该第一字元线的一部重叠的一部，而该第一字元线是电性耦接于该第二字元线。
20.如权利要求16所述的集成电路结构，还包括一第二CVss导线，位于该第三金属层上的一第四金属层内，其中该第二CVss导线垂直于该第一CVss导线且具有与该第一CVss导线一部重叠的一部，而该第一CVss导线电性耦接于该第二CVss导线。
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