CN103366800A - 用于sram单元结构的方法和装置 - Google Patents

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Abstract

本发明提供了一种SRAM单元结构。在一个实施例中，位单元第一层接触件形成于第一CVdd节点和第二CVdd节点、第一CVss节点和第二CVss节点、位线节点、位线条节点、数据节点和数据条节点；并且第二层接触件形成于在第一CVdd节点和第二CVdd节点、第一CVss节点和第二CVss节点、位线节点和位线条节点处的第一层接触件中的每一个第一层接触件上方；其中，形成于数据节点和数据条节点处的第一层接触件没有在其上的第二层接触件。在另一实施例中，形成字线，并且位线以及CVdd和CVss线形成在SRAM单元上方并且耦合到对应节点。公开了用于形成单元结构的方法。

Description

用于SRAM单元结构的方法和装置
技术领域
本发明涉及一种SRAM单元结构和用于提供具有用于先进半导体工艺的改进连接件和布局的该SRAM单元结构的方法。
背景技术
针对电子电路并且尤其针对在半导体工艺中制造为集成电路的电子电路的当前普遍要求是存储器存储元件阵列。可以将这些元件设置为静态随机存取存储器(SRAM)单元以形成SRAM存储器。将SRAM存储器单元描述为“易失性”存储器，因为如果去除向包括SRAM单元的集成电路器件供给的功率，则会丢失存储数据。SRAM阵列中的每个位单元都是由通常六个晶体管(6T)或者更多晶体管(诸如8T或者10T单元)形成的锁存器。由于锁存电路的加强操作，所以只要具有充分电源电压，SRAM单元会保持存储数据。SRAM存储器阵列也具有快速单元存取时间从而使SRAM存储器作为暂存储存器或者工作数据储存器(诸如在用于处理器的高速缓冲存储器中)而尤其令人关注。近来的片上系统(SOC)设计通常将一个或者多个“核心”与SRAM存储器结合。这些核心经常是预先设计的普通处理器(诸如DSP、ARM、RISC、微控制器或者微处理器)。例如处理器核心可以布置有在半导体衬底上的处理器附近或者邻接布局的SRAM单元一级(L1)高速缓冲存储器，以使快速处理操作成为可能。
越来越多的集成电路使用于电池供电和便携的设备中。例如SOC可以用来提供实施移动电话、便携式计算机、笔记本计算机、写字板计算机、音频或者视频播放器、便携式摄像机或者相机、智能手机或者PDA或者GPS设备的主要功能所需要的所有或者多数电路。SRAM阵列经常与处理器和用户逻辑组合，以在单个集成电路中、封装为单个器件的堆叠管管芯中或者在堆叠晶圆封装件中或者在封装体叠层(PoP)器件中提供这些功能。使用这些高度集成器件增加可用的系统板面积并且减少设计新器件所需要的设计和工程开发时间。
在SRAM单元中，数据存储于反相关的两个存储节点(这里称为单元“数据节点”和“数据条节点(data bar node，反相数据节点)”)上。SRAM单元的存储部分可以由布置为两个交叉耦合反相器的锁存电路的四个MOS晶体管形成，每个存储节点形成在两个MOS晶体管的栅极端子处并且接收由其它两个MOS晶体管形成的反相器的输出。通常以互补MOS(CMOS)技术实施电路。耦合为转移门(transfer gate)的传输门(pass gate)提供用于分别要写入数据节点和数据节点条的位线上的数据和互补位线条上的数据的输入路径和输出路径。从数据节点和数据节点条向对应位线传递读数据。位线通过连接到两个传输门的栅极端子的字线上的有源电压连接到数据节点。
当前半导体工艺继续减小SRAM单元的部件，从而导致增大的接触电阻、减小的接触孔尺寸和用于形成SRAM结构的光刻所导致的减少的容差。此外，在光刻工艺中需要多个图案化步骤以形成SRAM单元结构，从而增加了成本并且降低了制造工艺的产量。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种装置，包括：至少一个SRAM单元，形成于半导体衬底的一部分中，包括：第一反相器，在其输出处具有数据节点，所述第一反相器进一步包括耦合在第一正电源CVdd节点与所述数据节点之间的第一上拉器件和耦合在第一接地电源CVss节点与所述数据节点之间的第一下拉器件，并且所述第一上拉器件和所述第一下拉器件的公共栅电极耦合至数据条节点；第二反相器，在其输出处具有所述数据条节点，所述第二反相器进一步包括耦合在第二正电源CVdd与所述数据条节点之间的第二上拉器件和耦合在第二接地电源CVss节点与所述数据条节点之间的第二下拉器件，并且耦合至所述数据节点的所述第二上拉器件和所述第二下拉器件的公共栅电极；第一传输门，耦合在位线节点与所述数据节点之间；第二传输门，耦合在位线条节点与所述数据条节点之间；第一层接触件，形成于所述第一CVdd节点和所述第二CVdd节点、所述第一CVss节点和所述第二CVss节点、所述位线节点、所述位线条节点、所述数据节点和所述数据条节点处；以及第二层接触件，形成于所述第一CVdd节点和所述第二CVdd节点、所述第一CVss节点和所述第二CVss节点、所述位线节点和所述位线条节点处的每一个所述第一层接触件上；其中，形成在所述数据节点和所述数据条节点处的所述第一层接触件不具有形成在其上的第二层接触件。
在该装置中，所述至少一个SRAM单元具有单元边界，并且沿着所述单元边界布置用于所述第一CVss节点和所述第二CVss节点、所述第一CVdd节点和所述第二CVdd节点以及所述位线节点和所述位线条节点的所述第一层接触件。
在该装置中，沿着所述单元边界形成用于所述第一CVss节点和所述第二CVss节点、所述第二CVdd节点和所述第二CVdd节点以及所述位线节点和所述位线条节点的所述第一层接触件上所形成的所述第二层接触件。
该装置进一步包括被形成为基本与所述第二层接触件共面的栅极接触件，所述栅极接触件被形成为将所述数据节点处的所述第一层接触件耦合至所述第一反相器的所述公共栅电极、将所述数据条节点处的所述第一层接触件耦合至所述第二反相器的所述公共栅电极，并且所述栅极接触件形成在所述第一传输门和所述第二传输门的栅极处。
在该装置中，在所述数据节点和所述数据条节点处形成的所述栅极接触件是对接接触件。
在该装置中，所述栅极接触件具有选自基本上由圆形、矩形、椭圆形及它们的组合所组成的组的形状。
该装置进一步包括：第一金属层，位于所述至少一个SRAM单元上方并且形成字线，所述字线使用第一层通孔和栅极接触件耦合至所述第一传输门和所述第二传输门的栅极端子；以及第二金属层，位于所述至少一个SRAM单元上方并且形成用于位线、位线条、正电源电压CVdd和接地电源电压CVss的导体，并且每个导体都通过第二层通孔、所述第一金属层的部分和耦合至所述第二层接触件的第一金属通孔而耦合至包括所述位线节点、所述位线条节点、所述第一CVdd节点和所述第二CVdd节点以及所述第一CVss节点和所述第二CVss节点的对应节点。
该装置进一步包括：第一金属层，位于所述至少一个SRAM单元上方并且形成用于位线、位线条、正电源电压CVdd和接地电源电压CVss的导体，并且所述第一金属层中的每个导体都通过第一层通孔耦合至包括所述位线节点、所述位线条节点、所述第一CVdd节点和所述第二CVdd节点以及所述第一CVss节点和所述第二CVss节点的对应节点，从而到达在所述第一层接触件上方形成的所述第二层接触件；以及第二金属层，位于所述SRAM单元上方并且形成用于字线的导体，所述第二金属层的字线耦合到第二层通孔、所述第一金属层的部分以及耦合至用于所述第一传输门和所述第二传输门的栅极接触件的第一金属通孔。
在该装置中，在所述数据节点和所述数据条节点处的所述第一层接触件具有大于约2.5的长度与宽度之比。
在该装置中，在所述第一CVss节点和所述第二CVss节点处的所述第一层接触件具有大于约3的长度与宽度之比。
在该装置中，使用两层光刻来形成所述第二层接触件。
在该装置中，在所述位线节点和位线条节点处的所述第一层接触件的长度与宽度之比小于所述至少一个SRAM单元中的任何剩余第一层接触件的长度与宽度之比。
根据本发明的另一方面，提供了一种SRAM结构，包括：单元，形成于半导体衬底上，所述单元具有单元边界并且在X方向上具有X节距且在Y方向上具有Y节距，所述单元包括：第一组第一层接触件，耦合至器件的有源区域，所述第一组第一层接触件包括在第一反相器的第一上拉器件的源极处的第一CVdd节点上形成的第一层接触件、在所述第一反相器的第一下拉器件的源极处的第一CVss节点上形成的第一层接触件、在第二反相器的第二上拉器件的源极处的第二CVdd节点上形成的第一层接触件、在所述第二反相器的第二下拉器件的源极处的第二CVss上形成的第一层接触件、在第一传输门的源极处的位线节点处形成的第一层接触件、在第二传输门的源极处的位线条节点处形成的第一层接触件，其中，这些第一组第一层接触件中的每个第一层接触件都形成于所述单元边界处并且每个第一层接触件都具有在所述X方向上布置的长度，并且相邻SRAM单元共享这些第一层接触件中的至少第一层接触件；第二组第一层接触件，包括在所述第一传输门和所述第一下拉器件的公共漏极处的数据节点处形成并将所述数据节点与所述第一上拉器件的漏极耦合的接触件以及形成于数据条节点处并将所述第二传输门和所述第二下拉器件的公共漏极与所述第二上拉器件的漏极耦合的接触件，所述第二组第一层接触件布置有所述X方向上的长度并具有大于约2.5的长度与宽度之比；以及第一组第二层接触件，形成在所述第一组第一层接触件上并将所述第一层接触件耦合至上覆第一层通孔，所述第一组第二层接触件布置有所述X方向上的长度并设置于所述单元边界处，并且相邻SRAM单元共享所述第一组第二层接触件中的至少一个第二层接触件。
在该SRAM结构中，所述第二组第一层接触件不具有形成在其上的第二层接触件。
在该SRAM结构中，使用双层光刻工艺来形成所述第一组第二层接触件。
在该SRAM结构中，使用单层光刻工艺来形成所述第一组第二层接触件。
在该SRAM结构中，所述第一组第一层接触件和所述第二组第一层接触件中的每一个都包括孔高度与孔宽度的纵横比小于约3的接触孔。
在该SRAM结构中，所述第一组第二层接触件中的每一个都包括孔高度与孔宽度的纵横比少于约5的接触孔。
根据本发明的又一方面，提供了一种方法，包括：接收用于在半导体衬底上形成SRAM单元阵列的SRAM电路设计；确定双层光刻工艺是否用于SRAM单元中的第二层接触件；基于所述确定，选择包括用于第二层接触件的双层图案化工艺的单元布局或者选择具有用于所述SRAM单元的第二层接触件的单层图案化工艺的单元布局；以及使用所选择的布局，在所述半导体衬底上形成所述SRAM单元阵列。
在该方法中，选择单元布局还包括：针对利用单层图案化工艺的所述第二层接触件选择具有宽松线端部规则的单元布局。
附图说明
为了更完整理解本发明及其优点，现在将结合附图所进行的以下描述作为参考：
图1示出了6T单元布置中的传统SRAM位单元电路；
图2以截面图示出了通过实施例使用的包括通孔和接触件的垂直连接；
图3示出了通过实施例使用的finFET晶体管；
图4示出了通过实施例使用的另一finFET晶体管；
图5以平面图示出了用于SRAM单元结构的示例性实施例的布局；
图6以平面图示出了图5的布局，该布局示出了一个实施例的附加部件；
图7以平面图示出了用于图5和图6的SRAM单元结构的布局，该布局示出了用于实施例的上层连接；
图8以平面图示出了用于SRAM单元结构的可选实施例的布局；
图9以平面图示出了图8的实施例的布局的附加细节；
图10以平面图示出了图8和图9的实施例的布局的金属化层和通孔连接；
图11以框图示出了通过实施例使用的集成电路上的SRAM阵列；以及
图12以流程图示出了一个方法实施例。
附图、示意图以及图仅为示例性的而不旨在进行限定，但是附图、示意图以及图作为本发明的实施例，为了说明的目的进行简化而未按比例绘制。
具体实施方式
下文具体论述本优选实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的创造性概念。论述的具体实施例仅仅示出制造和使用本发明的具体方式而未限制本发明的范围。
图1示出了6T布置中的典型SRAM位单元10作为非限制实例。在图1中，标注为PG1和PG2的一对MOS传输门分别将一对位线BL和BLB耦合到标注为DN和DNB的数据节点。传输门晶体管PG1和PG2通常由如本领域中公知的布置为转移门的MOS晶体管形成。在该实例中，晶体管PG1和PG2实施为NMOS晶体管。示出了根据工艺技术可以从0.3伏特至3.0或者更多伏特的正电源电压Vdd。根据SRAM单元10的状态，上拉晶体管PU1和PU2由PMOS晶体管形成并且将正电源Vdd耦合到一个或者其它数据节点。示出了通常接地的第二电源电压Vss，并且该第二电源电压由下拉晶体管PD1和PD2耦合到数据节点。
两个下拉晶体管PD1和PD2(在该非限制示例性电路中也为NMOS晶体管)根据存储于位单元中的数据状态将该负电压或者接地电压Vss耦合到标注为DN和DNB的一个或者另一个存储节点。SRAM位单元10是如下锁存器，只要供给功率足以适当操作电路，该锁存器将不确定地保持其数据状态。两个CMOS反相器(分别地，一个由PU1、PD1形成而一个由PU2、PD2形成)“交叉耦合”，并且这两个CMOS反相器工作以持续地加强存储节点DN和DNB上的存储电荷。两个存储节点DN和DNB互为反相存储节点。当DN为逻辑“1”(通常为高电压)时，DNB同时为逻辑“0”(通常为低电压)，并且反之亦然。
当向SRAM单元10写入时，互补写入数据信号置于位线对BL和BLB上。字线WL上的正控制信号耦合到两个传输门PG1和PG2的栅极。确定晶体管PU1、PD1和PU2、PD2以及传输门PG1和PG2的适当尺寸使得位线上的写入数据可以改写在节点DN和DNB处的存储数据，因此将SRAM位单元10写入至所需状态。
当从SRAM位单元10读取时，正电压置于字线WL上，并且传输门PG1和PG2允许位线BL和BLB耦合到存储节点DN和DNB并且从存储节点DN和DNB接收数据。不同于动态存储器或者DRAM单元，SRAM位单元在读取期间未丢失它的存储状态，因而在读取之后无需数据“写回”操作。
位线BL和BLB形成一对互补数据线。如本领域技术人员公知的，这些成对数据线可以耦合到差动感测放大器(未示出)；并且如本领域公知的，可以感测和放大从SRAM单元读取的差动电压。然后，可以将为逻辑电平电压的该放大的感测信号输出至器件中的其它逻辑电路作为读取数据。
在半导体器件上形成图1的SRAM单元期间，形成三维结构。在半导体器件中，晶体管可以形成为在衬底中的平面器件。可选地，晶体管可以形成在衬底上方或者在绝缘体上方的外延层中。使用掺杂剂和扩散工艺可以形成源极区域和漏极区域。可以一起形成电路的公共区域(诸如图1中的存储晶体管PD1和传输门晶体管PG1、存储晶体管PD2和传输门PG2的漏极)以增加电路布局中的封装密度。栅极区域可以形成于栅极介电材料上方；通常，栅极位于源极区域与漏极区域之间的沟道区域上方。在越多越多使用的finFET晶体管中，鳍可以包括源极区域和漏极区域，并且栅极可以形成为与鳍相交的上覆栅电极。例如，栅极可以由掺杂多晶硅形成，或者可以使用金属栅极。
在形成晶体管以后，器件可以互连以形成电路。可以使用由金属层形成的水平导体来形成这些连接件，金属层通过介电层与衬底和栅极分离。另外，金属层通过层间介电层(ILD)和金属间介电层(IMD)来相互分离和电隔离。例如，这些介电层可以是低k介电材料或者高k介电材料。
当然，该非限制性实施例进一步可以扩展至8T SRAM位单元、10TSRAM位单元以及内容可寻址存储器(CAM)位单元。图1的6T SRAM位单元用于说明性的并且说明特征，但是没有限制实施例或者所附权利要求。
将器件节点(诸如数据存储节点或者位线节点)耦合到上覆导体所需要的金属层之间的连接件垂直穿过介电层。在图2中示出了示例性连接件。
图2描绘了可以在导电层到有源区域(诸如源极区域和漏极区域)和栅极导体之间制造的各种连接件。在图2中，以截面示出了衬底11。该衬底可以是半导体晶圆的部分。衬底11的可选材料可以包括绝缘体上半导体材料层(SOI)。可以通过外延生长来形成该层。半导体层11可以是硅，但是可以使用其它可选材料，诸如锗、硅锗和砷化锗。实例包括体硅、SiP、SiGe、SiC、SiPC、锗、绝缘体上硅(SOI-Si)、绝缘体上硅-锗(SOI-SiGe)或者它们的组合而未限制实施例。
示出了限定有源区域的隔离区域17。隔离区域可以是延伸到衬底中的绝缘区域(诸如浅沟槽隔离(STI)区域)。可选隔离区域包括局部硅氧化(LOCOS)。
与有源区域(诸如衬底中的源极区域或者漏极区域)的垂直连接件称为“接触件”。接触件是在衬底或者鳍上方的介电层中形成的开口，然后，该开口填充有导电材料。接触件可以由各种导体(包括但不限于金属氮化物、Cu、W、Al、AlCu、TiN、TiW、Ti、TaN、Ta、Pt或者组合)形成。注意在图2中，为了清楚起见，已经省略了介电层。这些介电层可以由在半导体工艺中使用的各种绝缘体(包括氧化硅、氮化硅、氮氧化硅和其它绝缘体)形成。可以使用高k电介质和低k电介质。可以使用多层电介质。可以使用含碳电介质。使用的栅极介电材料可以包括二氧化硅(SiO2或者“氧化物”)；氮氧化硅(SiON)、氮化硅(Si3N4或者“氮化物”)；Ta2O5、Al2O3、PEOX、TEOS、含氮氧化物层、氧化氮、含Hf氧化物层、含Ta氧化物、含Al氧化物、介电常数K＞3.8或者更优选地＞10的高K电介质或者组合。
在图2中，示出了标注为45的栅极导体。这些栅极导体可以是栅电极并且可以包括位于栅极介电层(为了简单，未示出)上方的掺杂多晶硅。栅极导体也可以具有通常由氧化硅和氮化硅形成的侧壁。硅化物可以形成在栅极材料上方以及源极区域和漏极区域上方以减少电阻并且提高性能。作为非限制实例，通过实施例使用的栅电极可以由氮氧化硅电介质上方的多晶硅栅极、高K栅极介电层上方的金属栅极、高K栅极介电材料上的金属栅极上方的硅化物或者组合形成。
图2所示第一接触材料层(提供到达衬底的通路的层)标注为Contact-1。Contact-1可以由如上所述的填充有导电材料的介电层开口形成。例如，塞(例如钨(W))可以用作导电材料。
随着半导体工艺发展，接触开口随着工艺特征尺寸的总体减小而减小，并且接触孔纵横比增加。也就是说，接触孔中的开口继续减小，而接触孔的垂直高度没有同样快地按比例减小，从而接触孔变成高纵横比结构，其中，对于28纳米半导体工艺节点来说，高度与宽度的比率大于5。随着半导体工艺发展至进一步更小特征尺寸，变得更难以在介电材料中正确形成这些窄结构并且保持它们开口直到形成导电塞。近来用于在先进工艺节点提高接触件的可靠性和产量的方法包括使用两层接触件。在该方式中，通过图案化和蚀刻两个孔以形成竖直接触件来形成两层接触件。在图2中通过示出第二层为Contact-2来示出该概念。位于Contact-2层处的接触件形成在Contact-1层的上方并且与Contact-1层物理接触和基本上对准。然而当需要到达栅电极的导电通路时，接触件称为栅极接触件(在附图中标注为Gate_CO)。栅极接触材料可以不同于Contact-2的材料，但是它们的材料也可以相同。在一些工艺中，栅极接触件Gate_CO也可以延伸到比Contact-2更深的位置处以与栅极导体的顶面的物理和电接触。Gate_CO接触件可以成形为圆形、椭圆形、矩形、方形或者其它形状。栅极接触件可以形成“对接(butted)”接触件(其中，栅极接触件位于栅电极上方)和相邻的第一层接触件以形成局部互连。
在图2中示出了剩余连接件作为在导体沟槽和通孔布置中的金属层。在沟槽布置中以截面示出了标注为“M1”第一导体层(可以是形成在衬底上方的金属导体)。可以使用铜、铝和它们的合金。金属层可以包括而不限于包括扩散阻挡件的阻挡材料，并且可以使用抗反射涂层。将该水平导体连接到其下方的结构的通孔标注为“Via-1”。这些通孔是填充有导体材料的开口或者孔。在一些工艺中，通孔可以在镶嵌工艺中由导体形成。可以使用双镶嵌工艺和单镶嵌工艺，并且可以使用“先通孔”和“后通孔”的通孔图案化方法。在图2中，位于衬底上方的第二导体层，即，位于介电材料上方并且通过介电材料与金属1层绝缘的第二导体层标注为金属2的“M2”。当需要从M2层导体到达M1层的垂直连接件时，形成“Via-2”层通孔。因此，对于从第二金属层M2向下到达衬底的连接件，导电通路包括：第二层通孔Via-2、第一金属层M1的至少部分、第一层通孔Via-1、第二层接触件Contact-2和第一层接触件Contact-1。为了连接到栅电极，如图2所示，使用栅极接触件Gate-CO代替第二层接触并且未使用Contact-1。
随着在半导体制造中使用的工艺节点继续减小，达到所用光刻设备的极限值。例如典型设备使用193纳米光刻工具。该工具可用的最小特征可以例如是80纳米。在先进工艺节点(诸如20纳米和更小)中，例如，该特征尺寸未小到足以制造Contact-1的接触件图案。最近，附加工艺发展已经需要所谓的多次图案化。通过使用在给定等级的特征的一个以上光刻图案，附加尺寸减小是可能的。例如对于Contact-1中的接触件，可以使用两层图案化和两次蚀刻(2P2E)。在减小半导体节点最小特征时的进一步发展可以需要更多次光刻(诸如3P3P工艺)以形成特征。这些方法增加了巨大的成本并且降低了产量。需要附加光掩模，并且对于每次图案化，必须精确控制对准和其它工艺变化。
在这里描述的实施例中，使用两层接触件进一步减小接触件纵横比。在实施例中，第一层接触件可以具有约为3或者更小的孔高度与孔宽度(在接触孔的底部测量的)之比。第二层接触件在实施例中可以具有约为5或者更小的孔高度与孔宽度(在接触孔的底部处)之比。降低接触件纵横比增加产量和可靠性。
在下文描述的方法的一个实施例中，提供SRAM布局，其中布置使用Contact-2层所形成的接触件使得单次图案化(1P1E)光刻工艺可以用于Contact-2层而无需两层图案化。以该方式可以节约巨大的成本。在另一实施例中，用于现有193纳米工具的光刻未对准特性与双图案化(2P2E)一起使用，以通过激进的线端部规则(line end rule)形成接触件。在示例性工艺中，使用两层图案化可以达到的间隔约为10至20纳米。使用该激进的线端部规则能够实现很紧凑的SRAM单元或者创建在SRAM单元内的附加布线自由度的布线空间。
先进半导体器件越来也多地使用finFET晶体管。finFET晶体管具有二维或者三维栅极结构。通过在竖直“鳍”上方形成包括介电层和导体的栅电极，可以使用鳍的竖直高度来增加晶体管栅极的与晶体管的性能成正比例的宽度W而未相应地增加器件所需要的表面积。换而言之，对于给定W/L测量尺寸来说，可以以比具有对应W/L测量尺寸的传统平面MOS器件更密集的布置封装finFET器件。
图3以简化投影图示出了可以通过实施例使用的一个finFET结构20。在图3中，示出了蚀刻的半导体衬底21的主体以形成竖直鳍23。可以有选择地掺杂该鳍23以形成源极区域/漏极区域25。注意，对于MOS器件来说，源极区域和漏极区域通常物理上相同，并且用于源极区域/漏极区域的术语“源极”和“漏极”的选择取决于在形成晶体管之后进行的电路连接。形成氧化物层以形成栅极介电层。电源电压通常耦合到“源极”区域，然后，另一个端子是用于晶体管的“漏极”。在形成源极和漏极区域之后，栅极可以形成在栅极介电层之上。在图3中，示出了栅极27与鳍23相交并且位于鳍上方。
例如，栅极可以是与纵向鳍方向成直角或者其它角度形成的多晶硅结构，并且在栅极位于鳍上方的位置处，沟道区域形成在鳍内。因此形成具有栅极、源极区域和漏极区域的晶体管。栅极宽度W可以是鳍的高度“Hfin”加上鳍的宽度“Wfin”的两倍。随着鳍变得更高，然后，晶体管栅极宽度W按照高度Hfin的两倍增长。晶体管的长度L是越过鳍的栅极导体27的厚度。因此可以通过增加鳍高度来增加用于晶体管的临界性能比W/L而没有对应增加所需的衬底面积。
由于鳍的顶面也随着半导体工艺发展而减小，所以制造与鳍的电接触件对于图2的Contact-1层来说变成另外的挑战。如下文更多地进行论述的，在本申请中提供的用于SRAM单元的实施例提供了附加接触面积以提高性能并且降低接触电阻Rc。
图4以另一示图示出了finFET器件30。例如，图4提供了finFET作为位于绝缘体材料(未示出)上方的外延层。鳍具有形成源极区域和漏极区域的掺杂区域35和33。栅极导体37布置成与鳍垂直的方向，栅极导体37在沟道区域与鳍相交。如图3所示，栅极的长度Lg是栅极导体37的宽度。然后，栅极的宽度W再次为鳍高度加上鳍的顶部宽度的两倍。因此，增加鳍高度有利于增加晶体管的W。在一些finFET器件中，介电层形成在鳍的垂直侧壁上而不是顶面上；这些可以称为“二维”晶体管。概念对于两类finFET来说大体上相似。
图5以平面图示出了使用实施例的部件的用于示例性SRAM单元电路51的部分布局。SRAM单元51在Y方向上具有Y节距而在X方向上具有X节距。在图5中，示出了图1的晶体管，并且这些晶体管标注为用于传输门的PG1、PG2和用于PMOS上拉晶体管的PU1、PU2以及用于NMOS下拉晶体管的PD1、PD2。此外，标注图1的节点，示出了数据节点DN和互补数据节点DNB；此外，示出了节点BLN和BLBN，如下节点，位线BL和互补位线BLB的节点连接到两个传输门PG1和PG2的源极。
示出了配置成X方向的用于传输门PG1、PG2的栅电极和用于第一反相器(包括上拉器件PU1和下拉器件PD1、G1)的公共栅电极以及用于第二反相器(包括上拉器件PU2和下拉器件PD2、G2)的公共栅电极。
将用于晶体管的有源区域(包括源极和漏极区域)示出为源极/漏极53、55、57和59。如上所述，这些有源区可以形成为用于finFET器件的鳍。如图3所示，鳍可以由块状半导体材料形成。如图4所示，外延生长材料可以用作鳍，或者可以在块状半导体材料中创建鳍。可选地，这些有源区域可以在平面MOS工艺中形成为源极/漏极扩散。
SRAM单元51具有单元边界52。虽然在该平面图中未示出，但是具有与SRAM单元51相同的电路功能的相邻SRAM单元可以与SRAM单元51对接(butt up against)。SRAM单元51也是布置为列和行中的单元阵列的部分，通常沿着具有字线导体的行布置单元而位线沿着列伸展。在单元阵列中，可以通过使用单元布局的镜像或者翻转来对称地布置相邻SRAM单元以增加封装密度，从而可以在相邻单元之间共享公共部件(诸如位线、位线条和电源连接件)，从而进一步增加了用于通过单元形成的SRAM阵列的单元的封装密度。
示出了用于晶体管PU1和PD1的公共栅极G1，而G2是用于晶体管PU2和PD2的公共栅极。也示出了用于传输门PG1和PG2的栅电极。如通过图1的电路图可以看出，这些传输门PG1和PG2将通过下文描述的在上部导电层中制造的连接件耦合到字线导体。
在N阱区域Nw1中形成SRAM单元51中的PMOS晶体管，这些PMOS晶体管通常为如图1的电路图所示的上拉晶体管PU1和PU2。注意，对于平面MOS布局来说，可以将衬底掺杂成某一导电类型(例如P型)，然后在需要PMOS晶体管的位置处选择地形成N阱Nw1。然而可以形成N阱和P阱，并且如图所示，可以形成用于SRAM单元的两个P阱Pw1和Pw2。另外，当使用finFET器件时，鳍可以由第一导电类型的掺杂材料形成，并且源极和漏极区域可以掺杂有相反导电类型。例如，这些鳍在绝缘体上硅(SOI)布置中可以位于绝缘体上方。
在图5(该图是SRAM单元51的平面布局图)中，提供影线的图例。所示布局是标注为S/D的源极/漏极材料、标注为Gate的栅电极和标注为Contact-1的第一层接触件。如上文参考图2所述的，为了与衬底或者鳍接触，形成第一层接触件Contact-1。例如，在图5中，形成第一层接触件以提供与下拉晶体管PD1和PD2的源极端子的如图1的电路图所示的连接件，这些接触件标注为节点CVssN1和CVssN2；并且如稍后所述的，这些节点将耦合到接地电压导体CVss。如图1的电路图所示，上拉晶体管PU1和PU2的源极端子耦合到标注为节点CVddN1和CVddN2的接触件；这些节点将耦合到正电源电压导体CVdd。传输门晶体管PG1和PG2的源极端子由第一层接触件耦合到标注为BLN和BLNB的节点，如图1所示，这些节点将耦合到用于位线BL和BLB的导体。
在SRAM单元51的如通过单元边界52所示的中心部分内，晶体管PD1和PU1的公共漏极由用于数据节点的标注为DN的长第一层接触件耦合在一起。该节点DN也作为公共漏极耦合到传输门PG1。用于晶体管PU2和PD2的公共漏极端子(参见图1的电路图)由用于数据节点条的标注为DNB的长第一层接触件耦合在一起。传输门PG2的漏极也耦合到DNB。
为了理解阵列中的SRAM单元51的布置，重要的是注意公共区域可以与布置的相邻SRAM单元中的相同区域结合以便提高封装密度。例如节点CVddN2、CVssN2和BLN可以具有用于两个相邻SRAM单元的单个第一层接触件(和与上层的对应连接件)。这可以使用相邻单元在位置上的布局对称性和镜像或者翻转来实现以优化公共连接件。这些单元的阵列中的与SRAM单元51相邻的单元可以共享这些第一层接触连接件。类似地，可以通过SRAM阵列中的相邻单元共享节点CVssN1、CVddN1和BLBN1。鳍或者源极漏极区域53、55、57、59可以延伸越过SRAM单元边界以利用公共连接件并且进一步增加封装密度。
在图5中，第一层接触件为各种尺寸。为了减低接触电阻并且使布局与减小工艺兼容，使用若干方法。第一层接触件都在“Y”方向上布置有更短宽度以提供紧凑单元尺寸，但是沿着例如与用于栅极G1、G2的栅极布线平行的“X”方向加长。在单元边界52内布置的特定数据节点第一层接触件(接触件41和43)比其它第一层接触件(例如位线和位线条节点接触件)加长更多。例如，数据节点和数据节点条接触件41和43的长度是它们的宽度的至少约2.5倍并且还可以更长。通过相邻SRAM单元(未示出)共享单元边界52上的接触件(包括位线和位线条节点接触件、CvddN1和CVddN2接触件以及CVssN1和CVssN2接触件)，从而进一步增加了单元密度。用于在节点CVssN1和CVssN2的Vss连接件的第一层接触件也加长并且第一层接触件的长度可以是它们的宽度的至少约3倍。这提供附加布线自由度和降低的接触电阻。
图5的布局是为了增加附图的可读性所示出的部分视图。在图6中，同样重复图5的部件，并且添加第二层接触件和栅极层接触件，使得可以看到用于SRAM单元的垂直连接图案。在图6中还示出了图5的多数部件，因而重复用于这些元件的参考标号。
在图6中，现在通过所示的第二层接触层Contact-2A和栅极接触层Gate-CO示出了SRAM单元51的平面图。在位线和位线条节点BL和BLB处，示出了第二层接触件(通过作为类型Contact-2A的图例指示)。使用单图案化光刻来形成该Contact-2A层。单图案化光刻(诸如1P1E)的成本比双图案化的成本更低，但是间距规则必须反映可以获得的部件更大(需要更多空间)。也示出了每个节点CVddN1、CVssN1、CVddN2、CVssN2，其中，Contact-2A(也就是第二层接触件)形成于第一层接触件上方。如图2所示，为了制造与导体的垂直连接件，第一层接触件与第二层接触件耦合，然后，如下文描述的那样耦合到通孔。该实施例中所示第二层接触件都形成在单元边界52处并且都沿着与栅极布线(诸如G1和G2)平行的X方向进行布置。此外，图6的第二层接触件Contact-2A基本上具有与下覆第一层接触件相同的尺寸或者略小。例如，第二层接触件的面积可以比下覆第一层接触件的面积小0-5％。
此外，示出了栅极层接触件Gate-CO。这些栅极层接触件形成在标注为WLC1和WLC2的两个字线接触区域处，两个字线接触区域对应于与传输门PG1和PG2连接的栅极导体。此外示出了形成本地互连的对接接触件，以将在节点DN和DNB的第一层接触件41和43耦合到PU2和PD2形成的反相器的栅极G2(节点DN)；以及晶体管PU1和PD1形成的反相器的栅极G1(节点DNB)。这些对接接触件将栅极导体耦合到第一层接触件，但是由于无需附加连接件，所以SRAM单元51的中心部分没有通孔。在层Contact-2A的第二层接触件都形成在单元边界处，这进一步有助于布局密度。可以通过相邻单元共享这些接触件。SRAM单元的内部部分没有在Contact-2A层处形成的第二层接触件，但是具有位于Gate_CO层中的四个栅极接触件(两个位于与传输门PG1和PG2的栅极耦合的节点WLC1和WLC2处而两个邻接接触件位于节点DN和DNB的第一层接触件与栅电极G2和G1之间的栅极接触层处)。例如，可以使用两层光刻(2P2E)来形成栅极层接触件Gate-CO。
使用用于线端部间距的更宽间距(如图6所示，标注为间隔SP1)是实施例的特征。尽管更密集封装是可能的，但是如在第一实施例中的用于接触件2与接触件2的端部间距的宽松线端部规则能够使用更廉价的单图案化工艺，以形成用于SRAM单元51的第二层接触件而无需用于第二层接触件的第二图案化步骤。该更简单的光刻工艺通过减少掩模层以及图案化和蚀刻步骤来节省成本并且提高产量。折衷是略微增加SRAM单元51中的面积以适应更宽的线端部间距规则。在SRAM单元51的上部的节点BLN与CVddN2之间使用相同的线端部间距规则。如下文将进一步描述，在可选实施例中，可以使用如下不同方法，该方法使用更激进的线端部间距规则，以减小SRAM单元51的面积或者可选地，创建附加布线面积。
图7以平面图示出了SRAM单元51的金属化或者“后道工序”层。在图7中，在与图6相同的位置再次示出了标注为Gate-Co的栅极接触件和标注为Contact-2A的第二层接触件以有助于阅读图7。示出了字线接触件WLC1和WLC2以及第一层通孔(在影线图例中标注为Via-1)，该第一层通孔提供与在层M1的第一层金属层导体的垂直连接，该金属层导体耦合到在该非限制实例中的“X”方向上布置的字线WL。示出了在数据节点DN和数据节点DNB的对接栅极层接触件以有助于对SRAM单元51中的下层连接件和器件可视地进行定位，例如在图6中示出了这些下层连接件和器件。第二层金属M2以平行布局并且在“Y”方向上延伸的条中提供电压电源导体CVss1、CVdd和CVss2，并且通过层Via-2中的第二层通孔、将Via-2通孔耦合到下层所提供的M1层“接合焊盘”、以及耦合接触件(为Contact-2A层接触件)的在层Via-1处的通孔将这些第二层金属M2耦合到图5和图6所示节点。通过在图6所示的下层上方叠加如图7所示金属化层，完整地示出了SRAM单元51的布局。
因此，在该实施例中，通过在布局第一层和第二层接触件期间使用某一线端部间距规则并且通过创建使用单图案化以图案化SRAM单元51中的第二层接触件的足够间隔，可以使用对光刻和特征尺寸具有对应限制的现有光刻工具以先进半导体工艺节点(诸如在28纳米以下(包括22纳米、20纳米和14纳米)以及以上)制造单元；因此以降低的成本制造这些单元。
图8以平面图示出了用于SRAM单元61的一个可选实施例的部分布局。SRAM单元61的布局在若干方面上不同于图5至7所示布局，然而，实施的示例性电路再次是图1所示的示例性6T SRAM单元。例如，多个元件与图5相同，并且相同的参考标号和数字标号用于相同的元件。
为了易于理解附图，图8示出了上至第一层接触件层Contact-1的多层，并且在后面的附图中示出了附加特征。在图8中，再次示出了用于晶体管PU1、PD1和PU2、PD2的栅极，其中，源极漏极鳍或者有源区域分别与栅电极G1和G2相交。由这四个晶体管形成的交叉耦合锁存器的内部数据节点再次标注为DN和DNB。再次标注传输门PG1和PG2，并且这些晶体管分别将位线节点BLN和位线条节点BLBN耦合到数据节点DN和DNB。在位于DN处的层Contact-1的第一层接触件将晶体管PD1、PU1的公共漏极耦合在一起，并且第二第一层接触件Contact-1在节点DNB处将晶体管PU2、PD2的公共漏极耦合在一起。与前文在图5一样，在晶体管的源极处示出了电压节点。例如，与上文的图1所示单元一样，单元执行SRAM单元的电路操作。SRAM单元61具有与上文一样的X节距和Y节距。
此外，在层Contact-1处的第一层接触件与栅极布线方向或者X方向平行纵长布置。如上所述，在数据节点DN和DNB的第一层接触件41和43加长并且此处的第一层接触件的长度是它们的宽度的约2.5倍。在节点CVssN1和CVssN2的第一层接触件与其它第一层接触件相比也加长并且此处的第一层接触件的长度是它们的宽度的约3倍。
图9示出了图8的SRAM单元实施例61的布局结构并且另外包括第二层接触件结构。在图9中，与上文一样，在位线节点BLN和位线条节点BLBN以及Vss接触节点CVssN1和CVssN2处的接触件由标注为Contact-2A的单步图案化层形成。此外并且如上文一样，栅极接触层Gate-CO再次用于形成到达传输门PG1和PG2的栅极的字线接触件WLC1和WLC2。另外，栅极接触层Gate-CO再次用于在第一层接触件与栅极G2之间的节点DN和在第一层接触件与栅极G1之间的节点DNB处形成对接接触件并且该对接接触件包括漏极区域。栅极接触件也布置在Y方向上，而第一接触件和第二层接触件都布置在单元的X方向上，该X方向与栅极布线方向平行。
在图9中，现在，至少用于VDD节点CVddN2和CVddN1的第二层接触件使用两层图案化方法来形成并且表示为类型Contact-2B。现在，这些接触件能够通过激进得多的设计规则来形成。对于示例性工艺(诸如28纳米工艺)，现在，部件可以由在相继图案之间的约10至20纳米的光刻间距间隔开，代替单次图案化所需要的大得多的间距(约80纳米)。因此，在使用两次图案化光刻工艺来形成在节点CVddN2和CVddN1的第二层接触件时使用的线端部规则可以小得多，从而能够实现在SRAM单元61内的用于特定布线功能的空间或者允许更小单元尺寸和增加的密度。图9中的标注为R1和R2的区域示出了可以使用如下设计规则来更近地推到一起的线端部分，这些规则包括用于第二层接触件(在图9所示图例中标注为Contact-2B)的多次图案光刻。优点的代价为附加光掩模的成本、增加的工艺步骤和降低的产量，但是使用多次图案化允许通过激进设计规则形成单元。一旦使用用于第二层接触件的多次图案化，也可以使用多次图案化来形成在节点BLN、BLBN、CVssN2、CVssN1的剩余的第二层接触件。
图10以平面图示出了用于第一金属层和第二金属层的金属化层以及完成用于图9的SRAM单元实施例61的布局所需要的通孔。在图10中，从图9中重复栅极接触层Gate-CO以及第二层接触件Contact-2A和Contact-2B以便使图示易于理解。通过在图9所示层上叠加图10的特征，完整地示出了SRAM单元61的布局。
如图10所示，位线导体BL和BLB以及电压电源导体CVss1、CVss2和CVdd被示出为在Y方向上形成在第一金属层M1中并且可以由平行M1条形成。通过在M1中形成位线导体BL和BLB，在与在第二金属层M2中形成位线的其它布局相比时减少位线BL、BLB上的负载电容。结果是减低了电容，这是因为将M1位线耦合到传输门导体需要在Via-1层的单个通孔，并且该路径因此更短而且具有比需要第二金属M2和附加通孔的对应路径更小的电容。
图10中的字线WL在“X”方向上形成在第二层金属M2中并且例如连接到字线接触WLC1和WLC2以控制图1的传输门PG1和PG2。与M2WL的垂直连接件包括Via-2通孔、第一层金属M1接合焊盘、Via-1通孔、在层Contact-2A中的第二层接触件以及栅极接触件Gate-CO到达传输门PG1和PG2的栅电极。
在该实施例的SRAM单元61中，SRAM单元的内部同样无通孔，并且在SRAM单元的内部部分内使用栅极接触件Gate-CO和第一次接触件Contact-1。第二层接触件Contact-2A和Contact-2B都位于单元边界处。再次可以通过相邻SRAM单元(未示出)共享与电压电源导体以及位线和位线条导体的这些接触件以提高SRAM阵列中的封装密度。
图11以简化框图示出了在通过在行和列中布置如上所述的SRAM单元51或者56而形成的集成电路中的SRAM阵列70。这里示出了列C1-Cn。数千或者甚至百万个SRAM单元可以形成在集成电路上的一个或者多个SRAM阵列70中。例如，SRAM阵列可以用分割的字线和位线拆分成子阵列以减少电容负载并且提高电路速度。在一些应用中，可以形成SRAM集成电路，而更有代表性地，可以在具有用户定义的逻辑、微处理器、DSP、收发器或者其它功能的集成电路中包括SRAM阵列70以形成SOC。
如以上图7所示，可以沿着单元列或者在“Y”方向上(包括位线和位线条导体BL、BLB以及供应接地电压和正电压(诸如CVss和CVdd)的导体)供给操作SRAM单元所需要的各种信号和电压。此外，可以沿着如图所示的行或者在“X”方向上提供字线。如图7所示，列线可以形成在第二层金属M2或者更高的金属层上；并且例如，字线可以形成在第一金属层M1上。可以在高金属层处使用带，以提供附加电流和更低电阻，从而向列导体和行导体供给信号。
如图10所示，在一个可选实施例中，再次以列方式布置位线BL和BLB以及电源CVdd和CVss，然而在更低层金属层M1处示出了这些导体。在第二层金属层M2处示出了字线WL。通过与单元更近地放置位线导体并且从金属2层去除位线，减少位线BL和BLB上的电容，从而有助于增加用于SRAM单元的读取速度。在读取期间，列上的有源单元将差动数据置于位线BL和BLB导体上。然后，差动信号可以由感测放大器感测。感测位线数据所需要的时间取决于位线的电容，因而通过减少电容来达到更好的性能。在图11中，如果图10的布局用于SRAM单元61，则可以使用第一金属位线来布置SRAM阵列70以获得更好的性能。
图12以流程图示出了一个方法实施例。在图12中，在步骤71中，接收电路设计，该电路设计包括用于要在半导体工艺中形成的阵列的SRAM单元电路。在步骤73中，判定是否将两层光刻图案化用于SRAM单元中的第二层接触件。该判定基于可用光刻工具、工艺节点的最小特征尺寸以及与额外光掩模和光刻相关联的成本以及所需SRAM单元密度。如果判决将两层光刻用于第二层接触件，则在步骤75中，示出了方法中的接下来的步骤，其中使用用于接触件的激进线端部规则来形成用于单元的布局。接下来的步骤77示出了使用具有激进线端部规则的布局，以在半导体衬底上方形成SRAM单元。
如果在步骤73中判定未将两次图案化用于SRAM单元中的第二层接触件，则接下来的步骤79示出了使用与单图案化(使用特定工艺工具)兼容的宽松线端部规则来创建用于SRAM单元的布局。在步骤81中，使用布局并且实施用于第二层接触件的单图案化光刻而未实施用于这些接触件的双图案化来在半导体衬底上方形成SRAM单元。
在一个实施例中，一种SRAM单元阵列结构包括多个SRAM单元。每个SRAM单元都具有包括第一层接触件层和第二层接触层的结构。第一层接触件可以连接到形成SRAM单元的MOSFET晶体管的源极区域/漏极区域。第二层接触件用作在第一层接触件到上层金属层(诸如通孔或者金属层)之间的连接通路。每个SRAM单元都具有与位线、位线条、字线、CVdd线和CVss线的连接件。每个SRAM单元都具有包括CVdd节点、CVss节点、位线节点、位线条节点、数据节点和数据条节点的节点，其中，CVdd、CVss、位线和位线条节点包括在该单元上方形成的第一层接触件和第二层接触。数据节点和数据节点条具有在该单元上方形成的第一层接触件而没有在该单元上方的形成的第二层接触件。
在又一个实施例的SRAM结构中，提供上文描述的SRAM单元中的每个，并且该SRAM单元中的每个都进一步包括基本上与第二层接触件共面的栅极接触层。栅极接触件包括矩形形状、椭圆形形状或者圆形形状或者可以包括这些形状的组合。栅极接触件可以连接到MOSFET器件的栅极端子或者第一层接触件或者它们的组合。每个SRAM单元都包括至少四个栅极接触件(第一栅极接触件、第二栅极接触件、第三栅极接触件和第四栅极接触件)。第一栅极接触件可以连接到反相器的栅电极和在数据节点处的第一层接触件。第二栅极接触件可以连接到第二反相器的栅电极和在数据条节点处的第二第一层接触件。第三栅极接触件可以连接到第一传输门器件的栅极端子。第四栅极接触件可以连接到第二传输门器件的栅极端子。
在另一个实施例中，每个SRAM单元都包括两个交叉耦合反相器和两个传输门器件。每个反相器都至少包括一个上拉器件和一个下拉器件，并且反相器具有用于两个器件的公共栅电极。每个晶体管器件都包括漏极端子、源极端子和栅极端子。每个数据节点耦合第一下拉器件和第一上拉器件的漏极节点并且具有形成将两个端子电连接在一起的该节点处的第一层接触件。数据条节点耦合第二下拉器件和第二上拉器件的漏极节点并且具有将两个端子电连接在一起的第二第一层接触件。在SRAM单元中，CVdd节点位于上拉器件的源极区域。CVss节点位于下拉器件的源极区域。位线节点位于第一传输门器件的漏极区域。位线条节点位于第二传输门器件的漏极区域。
在SRAM单元的又一个实施例中，形成在CVss节点处的接触件的接触件形状与用于第一层接触件和第二层接触件的其它接触件相比加长并且具有大于约3的长度与宽度之比。在CVss节点的第二层接触件的总长度比第一层接触件短第一层接触件长度的至少5％。
在SRAM单元结构的另一个实施例中，SRAM单元具有形成的用于第一接触件和第二层接触件的位线接触件和位线条接触件。位线节点和位线条节点的第一层接触件为基本上相同尺寸。在具有SRAM单元的一个SRAM单元阵列实施例中，位线节点和位线条节点的第一层接触件在与SRAM单元中的用于其它节点(包括SRAM单元的CVdd节点、CVss节点和内部数据节点)的其它第一层接触件件相比具有最短的第一层接触件长度。
在另一个实施例中，SRAM单元结构至少具有位于单元结构上方的第一上金属层和第二上金属层。在一个实施例中，第一层金属层由第一层通孔耦合到单元结构，第一层通孔用作在第二层接触件到第一层接触件和第一层金属层之间的连接通路。字线导体位于第一层金属层处并且使单元结构与第一层通孔接触。SRAM单元进一步包括耦合到第二层金属层的第二层通孔。第二层通孔用作在第一层金属层与第二层金属层之间的连接通路。位线、位线条、CVdd和CVss线位于第二层金属层处并且使用到达第一金属层导体的第二层通孔、在第一金属层与第二层接触件之间的第一层通孔以及在第二层接触件与SRAM单元结构的有源部分之间的第一层接触件来耦合到SRAM单元结构。
在另一个实施例中，提供了一种SRAM单元结构，和位于该结构上方的第一层金属导体和第二层金属导体。第一层通孔用作在第二层接触到第一金属层之间的连接通路。SRAM单元包括位于第一金属层中的位线、位线条、CVdd和CVss。SRAM单元进一步包括第二金属层中的第二层通孔和导体。第二层通孔用作在第一金属层和第二金属层的部分之间的连接通路。SRAM单元包括位于第二金属层中的字线。
一个可选实施例包括一种SRAM位单元结构。SRAM位单元在X方向上具有第一节距而在Y方向上具有第二节距并且包括用于接收接地电压的第一CVss和第二CVss、用于接收正电源电压的第一CVdd节点和第二CVdd节点、数据节点和数据条节点、位线节点和位线条节点；以及由第一层单元接触件和第二层接触件形成的多个接触件。SRAM位单元结构包括基本上按照沿着X方向的第一布线方向布置并且与各个节点的有源区域连接的一些第一层接触件，以及第一层接触件位于第一CVdd节点上、第一层接触件位于第二CVdd节点上、第三第一层接触件位于第一CVss节点上、第四第一层接触件位于第二CVss节点上。SRAM单元结构进一步包括位于第一位线节点上的第一层接触件。第一层接触件位于第一位线条节点上，更长第一层接触件位于数据节点上，以及更长第一层接触件位于数据条节点上。在该实施例的SRAM单元结构中，更长接触具有大于约2.5的长度与宽度之比。
在另一个实施例中，SRAM单元结构包括位于第一层接触件上方的第二层接触件，该第二层接触件用作在第一层接触件到上部通孔孔或者第一金属层之间的连接通路，并且该结构包括位于用于与CVss节点、CVdd节点、位线节点和位线条节点对应的节点的第一层接触件上方的第一第二层接触件。对于数据节点和数据条节点上的第一层接触件，在这些第一层接触件上方未形成第二层接触件。
在另一个实施例中，SRAM结构具有在以下节点处的第一层接触件上方形成的第二层接触件，这些节点包括CVdd节点、CVss节点以及位线和位线条节点，第二层接触件都位于用于SRAM结构的单元边界处并且可以与相邻SRAM位单元共享第二层接触件。
在又一个实施例中，在SRAM结构中，每个单元都具有电路，该电路包括由两个交叉耦合反相器和两个传输门器件形成的锁存器，这些耦合到用于接收位线、位线条、字线、CVdd线和CVss线的节点。每个交叉耦合反相器进一步都至少包括一个上拉器件和一个下拉器件，并且反相器中的器件具有公共栅电极。第一反相器在它的输出端处具有数据条节点，并且第一层接触件耦合到数据条节点。第二反相器在它的输出具有数据节点，并且第一层接触件耦合到数据节点。在数据节点和数据条节点处的第一层接触件比单元结构中的其它第一层接触件更长。SRAM单元结构进一步包括形成在栅电极上方并且与第二层接触件共面的两个对接接触件。在每个单元中，第一对接接触件连接第二反相器的栅电极和在数据节点处的更长的第一层接触件。第二对接接触件连接到第一反相器的栅电极和在数据节点条的更长的第一层接触件。第一对接接触件和第二对接接触件均位于SRAM结构内的N阱区域上方。
在SRAM结构中，在另一个可选实施例中，第一布线方向与字线布线方向相同并且遵循X轴方向。对于在数据节点和数据条节点的第二层接触件来说，第二层接触件布局形状是具有大于约2.5的长度与宽度之比的更长接触件，并且基本上遵循所述第一布线方向布置第二层接触件。
在另一个实施例中，在SRAM结构中，第一层接触件具有小于约3的纵横比(接触孔高度与孔底部宽度之比)。
在SRAM结构的另一个实施例中，第二层接触件具有小于5的纵横比(孔高度与孔底部宽度之比)。
在另一个实施例中，如上所述的SRAM单元结构包括用作在第二层接触件到第一金属层之间的连接通路的第一层通孔；位于SRAM单元结构上方的第二层通孔和第二层金属线。第二层通孔用作在第一层金属层与第二层金属层之间的连接通路；并且每个单元都进一步包括作为数据输入/输出信号导体的字线、位线和位线条信号；以及用于电源导线的CVss和CVdd信号；其中，字线导体位于第一金属层处。位线、位线条、CVdd和CVss线位于第二金属层处。
在又一个可选实施例中，一种SRAM单元结构进一步包括用作在第二层接触件与第一金属层之间的连接通路的第一层通孔；第二层通孔以及第二层金属线。第二层通孔用作在第一金属层与第二金属层之间的连接通路；并且每个单元都包括作为数据输入/输出信号导体的字线、位线和位线条；以及用于电源导线的CVss和CVdd信号；其中位线、位线条、CVdd和CVss线位于第一金属层处，并且字线信号位于第二层金属层。
另一个实施例是一种SRAM单元布局，该SRAM单元布局包括单元边界和第一X节距、第一Y节距以及作为数据输入/输出信号导体的字线、位线和位线条；以及用于电源导线的CVss和CVdd。第一X节距位于X轴方向，并且第一Y节距位于Y轴方向。沿着X轴布置字线布线方向，并且沿着Y轴方向布置位线和位线条。
在上述SRAM单元中，接触件形成在有源区域中。接触包括位于第一层接触件层的第一组接触件，第一组接触件用作用于SRAM单元中的器件的漏极或者源极节点连接件。第二组接触件位于第二层接触层处，并且这些接触件用作在第一层接触件层到上层通孔或者金属层之间的连接通路。在SRAM单元中，第一组接触件位于单元边界和单元内数据节点处。第二组接触件位于单元边界处并且通过相邻单元共享该第二组接触件。
在又一个可选实施例中，SRAM单元包括两个交叉耦合反相器和两个传输门器件。每个反相器都至少包括一个上拉器件和一个下拉器件以及用于两个器件的公共栅电极。这些器件中的每个器件都包括漏极端子、源极端子和栅极端子。用于SRAM单元的数据节点包括第一下拉器件和第一上拉器件的漏极节点，并且第一组接触件中的第一接触将两个漏极端子电连接在一起。数据条节点包括由第二下拉器件和第二上拉器件形成的第二反相器的漏极节点，并且第一组接触中的第二接触件将两个端子电连接在一起。CVdd节点位于上拉器件的源极区域。CVss节点位于下拉器件的源极区域。位线节点位于第一传输门器件的漏极区域。位线条节点位于第二传输门器件的漏极区域。
在SRAM单元的又一个实施例中，每个SRAM单元都包括与第二组接触件基本上共面形成的第三组接触件。第三组接触件的形状包括矩形、椭圆形、圆形或者它们的组合。第三组接触件连接到器件的栅极端子或者第一组接触件或者它们的组合。在一个实施例中，SRAM单元可以包括至少四个第三组接触件。第一第三组接触件连接到第二反相器的栅电极和在数据节点的第一组接触件。第二第三组接触件连接到第一反相器的栅电极和在数据条节点的第一组接触件。第三第三组接触件连接到第一传输门器件的栅极端子。第四第三组接触件连接到第二传输门器件的栅极端子。
在一个实施例中，用于上文描述的SRAM结构中的第一组接触件的制造步骤包括至少两个图案化光刻工艺，该光刻工艺具有用于在CVdd节点、位线和位线条节点以及CVss节点处形成的第一层接触件的第一光刻；并且包括用于在数据节点和在数据条节点处形成的第一层接触件的第二光刻工艺。
在另一实施例中，对于上文描述的SRAM结构，第二组接触件的制造工艺包括至少两个图案光刻工艺。通过两个不同光刻步骤形成在两个相邻CVdd节点和CVss节点形成的第二组接触件。
在另一个实施例中，提供一种装置，该装置包括形成在半导体衬底的部分中的至少一个SRAM单元，该SRAM单元包括：第一反相器，在它的输出处具有数据节点，第一反相器进一步包括耦合在第一正电源CVdd节点与数据节点之间的第一上拉器件和耦合于第一接地电源CVss节点与数据节点之间的第一下拉器件以及第一上拉和第一下拉器件的耦合到数据条节点的公共栅电极；第二反相器，在它的输出具有数据条节点，第二反相器进一步包括耦合于第二正电源CVdd节点与数据条节点之间的第二上拉器件和耦合于第二接地电源CVss与数据条节点之间的第二下拉器件以及第二上拉和第二下拉器件的耦合到数据节点的公共栅电极；第一传输门，耦合于位线节点与数据节点之间；第二传输门，耦合于位线条节点与数据条节点之间；第一层接触件，形成于第一和第二CVdd节点、第一和第二CVss节点、位线节点、位线条节点、数据节点和数据条节点处；以及第二层接触，形成于在第一和第二CVdd节点、第一和第二CVss节点、位线节点和位线条节点处的第一层接触件的每个上方；其中形成于数据节点和数据条节点的第一层接触件没有形成在其上的第二层接触件。
在另一了实施例中，提供了一种具有SRAM结构的布局，该SRAM结构包括形成于半导体衬底上方的单元，该单元具有单元边界并且在X方向上具有X节距而在Y方向上具有Y节距，该单元包括：耦合到器件的有源区域的第一组第一层接触件，该第一组第一层接触件包括在第一反相器中的第一上拉器件的源极处的第一CVdd节点上形成的接触件、在第一反相器中的第一下器件的源极处的第一CVss节点上形成的接触件、在第二反相器中的第二上拉器件的源极处的第二CVdd节点上形成的接触件、在第二反相器中的第二下拉器件的源极处的第二CVss上形成的接触件、在第一传输门的源极处的位线节点形成的接触件、在第二传输门的源极处的位线条节点形成的接触件，其中，这些第一组第一层接触件中的每个第一层接触件都形成于单元边界处并且具有在X方向上布置的长度，并且通过相邻SRAM单元共享这些第一层接触件中的每个第一层接触件；第二组第一层接触件，包括在第一传输门和第一下拉器件的公共漏极上的数据节点处形成的并且将数据节点与第一上拉器件的漏极耦合的接触件，以及形成于数据条节点并且将第二传输门和第二下拉器件的公共漏极与第二上拉器件的漏极耦合的接触件，第二组第一层接触件布置有在X方向上的长度并且具有大于约2.5的长度与宽度之比；以及第一组第二层接触件，形成于第一组第一层接触件上并且将第一层接触件耦合到上覆第一层通孔，第一组第二层接触件布置有在X方向上的长度并且设置于单元边界处并且通过相邻SRAM单元共享第一组第二层接触件。
在另一个实施例中，提供了一种方法，该方法包括：接收用于在半导体衬底上方形成SRAM单元阵列的SRAM电路设计；确定用于第二层接触件的两层光刻工艺是否将使用于SRAM单元中；基于确定来选择包括两层第二层接触件的单元布局或者选择用于SRAM单元的具有单层第二层接触件的单元布局；并且在半导体衬底上方形成SRAM单元阵列。
虽然已经具体描述本发明的示例性实施例及其优点，但是应当理解这里可以进行各种改变、替换和变更而未背离如所附权利要求限定的本发明的精神实质和范围。另外，本领域技术人员将容易理解，可以变化方法而仍然在本发明的范围内。
另外，本申请的范围并非旨在限于在说明书中描述的方法和步骤的具体实施例。如本领域普通技术人员将根据本发明的公开内容容易理解的那样，可以根据本发明利用执行与这里描述的对应实施例基本上相同功能或者实现基本上相同结果的现有的或者以后开发的工艺或者步骤。因而，所附权利要求旨在于在它们的范围内包括这些工艺或者步骤。

Claims (10)

1.一种装置，包括：
至少一个SRAM单元，形成于半导体衬底的一部分中，包括：
第一反相器，在其输出处具有数据节点，所述第一反相器进一步包括耦合在第一正电源CVdd节点与所述数据节点之间的第一上拉器件和耦合在第一接地电源CVss节点与所述数据节点之间的第一下拉器件，并且所述第一上拉器件和所述第一下拉器件的公共栅电极耦合至数据条节点；
第二反相器，在其输出处具有所述数据条节点，所述第二反相器进一步包括耦合在第二正电源CVdd与所述数据条节点之间的第二上拉器件和耦合在第二接地电源CVss节点与所述数据条节点之间的第二下拉器件，并且耦合至所述数据节点的所述第二上拉器件和所述第二下拉器件的公共栅电极；
第一传输门，耦合在位线节点与所述数据节点之间；
第二传输门，耦合在位线条节点与所述数据条节点之间；
第一层接触件，形成于所述第一CVdd节点和所述第二CVdd节点、所述第一CVss节点和所述第二CVss节点、所述位线节点、所述位线条节点、所述数据节点和所述数据条节点处；以及
第二层接触件，形成于所述第一CVdd节点和所述第二CVdd节点、所述第一CVss节点和所述第二CVss节点、所述位线节点和所述位线条节点处的每一个所述第一层接触件上；
其中，形成在所述数据节点和所述数据条节点处的所述第一层接触件不具有形成在其上的第二层接触件。
2.根据权利要求1所述的装置，其中，所述至少一个SRAM单元具有单元边界，并且沿着所述单元边界布置用于所述第一CVss节点和所述第二CVss节点、所述第一CVdd节点和所述第二CVdd节点以及所述位线节点和所述位线条节点的所述第一层接触件。
3.根据权利要求2所述的装置，其中，沿着所述单元边界形成用于所述第一CVss节点和所述第二CVss节点、所述第二CVdd节点和所述第二CVdd节点以及所述位线节点和所述位线条节点的所述第一层接触件上所形成的所述第二层接触件。
4.根据权利要求1所述的装置，进一步包括被形成为基本与所述第二层接触件共面的栅极接触件，所述栅极接触件被形成为将所述数据节点处的所述第一层接触件耦合至所述第一反相器的所述公共栅电极、将所述数据条节点处的所述第一层接触件耦合至所述第二反相器的所述公共栅电极，并且所述栅极接触件形成在所述第一传输门和所述第二传输门的栅极处。
5.根据权利要求4所述的装置，其中，在所述数据节点和所述数据条节点处形成的所述栅极接触件是对接接触件。
6.根据权利要求4所述的装置，其中，所述栅极接触件具有选自基本上由圆形、矩形、椭圆形及它们的组合所组成的组的形状。
7.根据权利要求4所述的装置，进一步包括：
第一金属层，位于所述至少一个SRAM单元上方并且形成字线，所述字线使用第一层通孔和栅极接触件耦合至所述第一传输门和所述第二传输门的栅极端子；以及
第二金属层，位于所述至少一个SRAM单元上方并且形成用于位线、位线条、正电源电压CVdd和接地电源电压CVss的导体，并且每个导体都通过第二层通孔、所述第一金属层的部分和耦合至所述第二层接触件的第一金属通孔而耦合至包括所述位线节点、所述位线条节点、所述第一CVdd节点和所述第二CVdd节点以及所述第一CVss节点和所述第二CVss节点的对应节点。
8.根据权利要求4所述的装置，进一步包括：
第一金属层，位于所述至少一个SRAM单元上方并且形成用于位线、位线条、正电源电压CVdd和接地电源电压CVss的导体，并且所述第一金属层中的每个导体都通过第一层通孔耦合至包括所述位线节点、所述位线条节点、所述第一CVdd节点和所述第二CVdd节点以及所述第一CVss节点和所述第二CVss节点的对应节点，从而到达在所述第一层接触件上方形成的所述第二层接触件；以及
第二金属层，位于所述SRAM单元上方并且形成用于字线的导体，所述第二金属层的字线耦合到第二层通孔、所述第一金属层的部分以及耦合至用于所述第一传输门和所述第二传输门的栅极接触件的第一金属通孔。
9.一种SRAM结构，包括：
单元，形成于半导体衬底上，所述单元具有单元边界并且在X方向上具有X节距且在Y方向上具有Y节距，所述单元包括：
第一组第一层接触件，耦合至器件的有源区域，所述第一组第一层接触件包括在第一反相器的第一上拉器件的源极处的第一CVdd节点上形成的第一层接触件、在所述第一反相器的第一下拉器件的源极处的第一CVss节点上形成的第一层接触件、在第二反相器的第二上拉器件的源极处的第二CVdd节点上形成的第一层接触件、在所述第二反相器的第二下拉器件的源极处的第二CVss上形成的第一层接触件、在第一传输门的源极处的位线节点处形成的第一层接触件、在第二传输门的源极处的位线条节点处形成的第一层接触件，其中，这些第一组第一层接触件中的每个第一层接触件都形成于所述单元边界处并且每个第一层接触件都具有在所述X方向上布置的长度，并且相邻SRAM单元共享这些第一层接触件中的至少第一层接触件；
第二组第一层接触件，包括在所述第一传输门和所述第一下拉器件的公共漏极处的数据节点处形成并将所述数据节点与所述第一上拉器件的漏极耦合的接触件以及形成于数据条节点处并将所述第二传输门和所述第二下拉器件的公共漏极与所述第二上拉器件的漏极耦合的接触件，所述第二组第一层接触件布置有所述X方向上的长度并具有大于约2.5的长度与宽度之比；以及
第一组第二层接触件，形成在所述第一组第一层接触件上并将所述第一层接触件耦合至上覆第一层通孔，所述第一组第二层接触件布置有所述X方向上的长度并设置于所述单元边界处，并且相邻SRAM单元共享所述第一组第二层接触件中的至少一个第二层接触件。
10.一种方法，包括：
接收用于在半导体衬底上形成SRAM单元阵列的SRAM电路设计；
确定双层光刻工艺是否用于SRAM单元中的第二层接触件；
基于所述确定，选择包括用于第二层接触件的双层图案化工艺的单元布局或者选择具有用于所述SRAM单元的第二层接触件的单层图案化工艺的单元布局；以及
使用所选择的布局，在所述半导体衬底上形成所述SRAM单元阵列。
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