CN108281384A - 包括邻近晶体管的集成结构 - Google Patents

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Abstract

本公开涉及包括邻近晶体管的集成结构。该集成结构包括具有覆在第一栅极电介质之上的第一可控栅极区域的第一MOS晶体管以及邻近第一MOS晶体管并且具有覆在第一栅极电介质之上的第二可控栅极区域的第二MOS晶体管。公共传导区域覆在第一栅极区域和第二栅极区域之上并且通过第二栅极电介质与其分离。公共传导区域包括定位在第一栅极区域和第二栅极区域的部分之上的连续元件以及从连续元件朝向衬底向下延伸直到第一栅极电介质的分支。分支被定位在第一栅极区域和第二栅极区域之间。

Description

包括邻近晶体管的集成结构
本申请是申请日为2015年03月20日、申请号为201510126062.1、发明名称为“包括邻近晶体管的集成结构”的中国发明专利申请的分案申请。
技术领域
本发明的实施例涉及使用MOS晶体管的电路，MOS晶体管是邻近的或者被放置为彼此靠近，例如面对或者基本上面对，并且具有优选地对准的栅极区域。
背景技术
这样的电路可以例如是具有预设且恒定的节距的重复的电路，诸如在存储器设备(例如，在行和/或列解码器中)，并且特别是在给定存储器单元中结合SRAM(静态随机存取存储器)基本存储器单元与一个或者多个(例如，两个或者四个)非易失性基本存储器单元，特别是双栅极EEPROM(电可擦除和可编程只读存储器)基本存储器单元的存储器设备中使用的电路。
此外，例如，放置为靠近彼此的MOS晶体管也可以在SRAM基本存储器单元的反相器中找到。
两个邻近MOS晶体管之间的距离通常由指明两个栅极区域之间或者甚至两个晶体管的沟道之间的最小距离的光刻约束条件来进行约束。
当以双栅极水平技术制作晶体管时，也会遇到这些缺点，该双栅极水平技术诸如是在给定存储器单元中结合SRAM基本单元与一个或者多个非易失性基本存储器单元(例如，双栅极EEPROM存储器单元)的存储器设备中找到的技术。
SRAM基本存储器单元是易失性存储器单元，即，如果它们的电源被切断，则它们存储的数据丢失，但是它们可以非常快地被访问并且具有无限的循环续航能力。
非易失性基本存储器单元，例如EEPROM存储器单元，允许数据在电源切断的情况下被保存但是不能被无限地循环。
结合SRAM基本单元与一个或者多个(例如，两个或者四个)非易失性单元的存储器单元使得有可能结合两种手段的优点，即SRAM存储器的速度和无限续航能力与非易失性存储器(例如，闪存或EEPROM存储器)的非易失性。
在正常操作条件下，在这样的存储器单元中向SRAM基本单元写入数据/从SRAM基本单元读取数据。另一方面，特别是当电源被切断时，SRAM基本单元的内容被传送到与其相关联的非易失性基本存储器单元。
然后，特别是当电源重新开启时，包含在非易失性存储器单元中的数据被重新加载到对应的SRAM基本存储器单元中。
结合SRAM存储器和非易失性存储器的这样的存储器单元的架构的示例被描述在文档US 4,132,905、US 4,467,451、US 4,980,859、US 7,164,608和US 8,018,768中以及在编号1355439(对应于US2014/0369120)、1355440(对应于US 2014/0369119)和1356720(对应于US 2015/0016188)之下提交的法国专利申请中。
当非易失性存储器单元的一个或者多个晶体管是一个或者多个浮置栅极晶体管(因而每个示例均包括两个多晶硅水平)时，SRAM单元的所有的晶体管以这两个多晶硅水平被有利地生产。
然后，至于SRAM单元的晶体管，之后经由电接触或者通过去除定位在两个多晶硅层之间的栅极电介质而将它们物理接触从而在两个多晶硅层之间形成短路电路。
在常规刻蚀操作中，晶体管的有效栅极的端部(即形成在第一多晶硅层中的栅极)被倒圆(round)，由此需要这些栅极区域的尺寸被增加以便防止这些圆形的部分接近沟道区域，这可能会导致漏电。此外，栅极区域的几何结构的限定随将被刻蚀的多晶硅堆叠的厚度增加而变得恶化。这些缺陷有时由光学接近校正(OPC)技术进行校正但是最终它们通常不允许获得其栅极区域具有令人满意地正方形边缘的结构。
发明内容
根据本发明的一个实施例，提出生产在两个晶体管之间的空间中具有显著减少同时防止刻蚀栅极区域的某些端部处几何结构倒圆的问题的邻近晶体管。
根据另一个实施例，提出了使用在存储器设备中，特别是在结合SRAM基本存储器单元和非易失性双栅极EEPROM基本存储器单元的类型的存储器设备中包括邻近晶体管的这样的紧凑结构。
根据一个方面，提供一种包括一对邻近(例如，面对或者基本上面对)MOS晶体管的集成结构。每个晶体管包括通过第一栅极电介质(例如，二氧化硅)与下面的衬底分离的可控栅极区域。附加区域包括栅极材料，例如，多晶硅。该区域通过第二栅极电介质(例如，氮化硅/二氧化硅/氮化硅堆叠)与两个栅极区域分离。
该附加区域具有定位在两个栅极区域的部分的顶部上的连续元件，以及与该元件下面部的区合并并且在它们之间且在距两个栅极区域一定距离处延伸直到第一栅极电介质的分支。
因此，获得了其中相对于常规现有技术结构在具有可控(即，非浮置)栅极的两个晶体管之间的空间减少的紧凑结构。
即使不是必要的，为了实施方式的简单起见，优选地使两个晶体管的两个栅极区域对准。
到两个栅极区域的两个面对的轮廓的衬底上的正交突出有利地不具有圆形部分，即，它们具有正方形边缘。
为了能够控制两个晶体管的栅极区域，根据一个实施例，提供突出到附加区域的连续元件之外的每个栅极区域，由此例如允许提供定位在附加区域的每侧上并且分别与两个栅极区域进行接触的两个导电接触焊盘。
此外，即使不是必要的，提供与附加区域进行接触的附加接触焊盘也是有利的。这是因为这可选地允许该附加区域被留在浮置状态中或者实际上被连接到电势，由此特别地允许两个平行电容器廉价地形成，该电容器被分别连接到两个MOS晶体管的栅极，每个电容器的电极之一由对应的栅极区域形成。
此外，如将在下文更加详细地看到的，这样的实施例在与非易失性基本存储器单元相关联的SRAM基本存储器单元中具体地具有有利的应用。
根据另一方面，提供一种包括存储器平面和处理器的存储器设备，其中存储器平面包含包括耦合在一起的SRAM基本存储器单元和至少一个非易失性基本存储器单元的存储器单元的行和列，而处理器被配置为管理存储器平面。
根据该另一方面的一个一般特征，每个非易失性基本存储器单元均包括至少一个浮置栅极晶体管，并且每个SRAM基本存储器单元和/或处理器均包括诸如上文所限定的至少一个集成结构。
因此，获得了具有比常规现有技术设备更小的占位面积的存储器设备。
SRAM基本存储器单元通常具有两个交叉耦合的反相器。此外，根据一个实施例，该基本存储器单元具有诸如上文所限定的至少一个集成结构，其两个MOS晶体管分别形成两个反相器的两个pMOS晶体管。
在SRAM基本单元中有偶然位反转的风险，即存储在由该存储器的两个反相器形成的触发器中的SRAM存储器中的数据的逻辑值被反转的风险。换言之，如果在给定时刻，低逻辑电平出现在反相器之一的输出处并且高逻辑电平出现在另一个反相器的输出处，位反转导致高逻辑电平由低逻辑电平替代并且反之亦然，由此导致存储的数据被反转。
这些位反转错误，也被本领域技术人员称为“软错误”，可以通过由诸如阿尔法粒子或者甚至宇宙射线之类的粒子或者甚至由正在受激光束击打的存储器设备造成的干扰引起。
目前用于抑制这些位反转错误的一种解决方案在于使用错误校正码并且物理上分离属于给定错误校正组的位。
根据一个实施例，提供一种用于限制SRAM单元的位的偶然反转的风险的完全不同并且更简单的解决方案，该实施例提供将成为具有与附加区域进行接触的附加接触焊盘的结构的至少一个集成结构，该附加接触焊盘旨在被连接到电源电压或者地。
具体地，这样的结构具有紧凑的占位面积，因为电容器的第一电极由晶体管的栅极区域形成，由此简单地允许滤波电容器被形成在SRAM单元内，该电容器的电容不仅通常远远大于产生在集成电路的第一金属化水平中的电容器的电容，而且更好地受控制，该电容器此外不耦合到定位在SRAM单元之上的互连。
该滤波电容器大大地增加了使由SRAM单元的两个反相器形成的触发器偶然反转所需要的能量。
根据一个实施例，处理器包括可以有利地包括诸如上文所限定的集成结构的行解码器和列解码器。
在这方面，结构的两个晶体管的栅极区域的电势可以在0伏特与最大值(例如，16伏特)之间变化，附加接触焊盘然后有利地旨在接收等于选择防止第二栅极电介质的击穿的值的电势，例如等于最大值的一半，此处为8伏特。
根据另一方面，提供一种合并入诸如上文所限定的存储器设备的集成电路。
根据又一方面，提供一种用于产生包括一对邻近MOS晶体管的集成结构的过程。
该过程包括：
a)在衬底的顶部上形成第一栅极电介质；
b)在第一栅极电介质的顶部上形成栅极材料的第一层；
c)局部刻蚀第一层以便在第一层中形成在两个端部之间的在第一方向上延伸的矩形槽；
d)在经刻蚀的第一层上以及在槽的侧壁上形成第二栅极电介质；
e)在第二栅极电介质上形成栅极材料的第二层；以及
f)刻蚀栅极材料的第二层、第二电介质、栅极材料的第一层以及第一电介质，其中轮廓具有与在其两个端部之间的沟槽重叠并且在与第一方向基本正交的第二方向上延伸的构成直线的部分，
以便针对两个MOS晶体管中的每个MOS晶体管形成通过第一栅极电介质与衬底分离的可控栅极区域以及栅极材料的附加区域，该区域通过第二栅极电介质与两个栅极区域分离并且具有定位在两个栅极区域的部分的顶部上的连续元件以及与该元件的下面部的区合并并且在它们之间且在距两个栅极区域一定距离处延伸直到第一栅极电介质的分支。
根据一个实施例，该过程包括，在步骤f)之后，局部刻蚀栅极材料的经刻蚀的第二层和经刻蚀的第二电介质以便使连续元件的每个栅极区域从附加区域突出出来的步骤，以及在两个栅极区域的两个突出部分上形成导电接触焊盘的步骤。
附图说明
在详细地查阅完全非限制性的实施方式及其实施例以及附图之后，本发明的其他优点和特征将变得显而易见，在附图中：
图1至图15示意性地图示了本发明的各个实施方式和实施例。
具体实施方式
在图1中，附图标记STR标明集成结构的等效电路，其在集成电路中的一个实施例被在图2至图5中示意性地图示。
在这方面，图3是沿着图2中的线III-III的截面，图4是沿着图2中的线IV-IV的截面，并且图5是沿着图3中的线V-V的部分截面。
参考图1至图5，可以看出集成结构STR在本文中包括一对MOS晶体管TR1、TR2。每个晶体管TR1、TR2包括通过例如包括二氧化硅的第一栅极电介质OX1与下面的衬底1分离的栅极区域RG1、RG2。
定位在例如由硅制成的半导体衬底1中的是两个晶体管TR1和TR2的有源区ZA1和ZA2，所述有源区由例如隔离区域RIS、STI(浅沟槽隔离)以常规方式界定。
结构STR此外包括附加区域RG3，附加区域RG3包括可以就像栅极区域RG1一样包含多晶硅的栅极材料。
该附加区域RG3通过第二栅极电介质OX12与两个栅极区域分离，第二栅极电介质OX12如图3所示可以有利地包括由夹置在二氧化硅SiO2的两层OX121和OX122之间的氮化硅Si3N4的层OX120形成的堆叠。
附加区域RG3具有定位在两个栅极区域RG1的部分的顶部上的连续元件RG30以及与元件RG30的下面部的区合并并且在它们之间且在距两个栅极区域RG1一定距离处延伸直到第一栅极电介质OX1的分支RG31。
本文中，栅极区域RG1、RG2突出到连续元件RG30之外，由此提供一种施加控制电势或者电压以控制这些栅极区域的简单方式。
在这方面，结构STR例如包括，在附加区域RG3的每侧上，分别与两个栅极区域RG1、RG2进行接触的两个导电接触焊盘CNL1、CNL2。这些接触焊盘抵靠栅极区域的突出部分支撑，允许两个栅极区域RG1和RG2被偏置并且本文中包括接触V1、V2以及本文中定位在集成电路的第一金属化水平中的金属轨部分PST1、PST2。
在该实施例中，结构STR此外还包括，与附加区域RG3进行接触并且再次在本文中允许该附加区域RG3用可以是电源电压或者地的电势可选地被偏置的附加导电接触焊盘CNL3。
这样一来，该附加接触焊盘就可以被留在浮置状态中。作为变体，如果附加区域RG3事实上被留在浮置状态中，则接触焊盘CNL3可以甚至可选地被省略。
再次在本文中，接触焊盘CNL3包括接触V3以及本文中也定位在集成电路的第一金属化水平中的金属轨PST3。
因此可以看出，特别是在图1和图3中，附加区域RG3、两个栅极区域RG1和RG2以及第二栅极电介质OX12形成并联连接到晶体管TR1和TR2的栅极的两个电容器C1和C2。电容器的第一电极由晶体管的对应的栅极区域形成，而每个电容器的第二电极由附加区域RG3形成。
接触焊盘CNL1、CNL2和CNL3允许向两个电容器的电极施加不同的偏置。
在图4中，区ZSS1和ZSD1分别标明晶体管TR1的源极区和漏极区。接触焊盘CNLS1、CNLS2、CNLD1和CNLD2允许两个晶体管TR1和TR2的源极区和漏极区被偏置。
可以看出，特别是在图5(其中为了简单起见分支RG31未示出)中，在该实施例中，两个栅极区域RG1和RG2对准并且由槽FNT分离。此外，到两个面对的栅极区域的两个轮廓PRF1和PRF2的衬底上的正交突出不具有圆形部分并且具有正方形边缘。
现在更加具体地参考图6至图9来描述用于在半导体晶片中生产这样的集成结构STR的过程的一个实施方式。
在已经以常规方法在晶片的衬底1中形成隔离区RIS之后，以本来已知的常规方法在全部半导体晶片之上形成第一栅极电介质OX1。接着，再次在晶片级上，在第一栅极电介质OX1的顶部上形成栅极材料(例如，多晶硅)的第一层CHM1。
接着，使用采用包含在两个端部EX1和EX2之间的在第一方向DR1上延伸的矩形槽FNM1的掩膜的常规光刻步骤局部地刻蚀第一层CHM1，以便在该第一层CHM1中形成对应于槽FNM1的矩形槽FNG。
接着，如图8所示，再次在晶片级上，在经刻蚀的第一层和槽FNG的侧壁上形成第二栅极电介质OX12。
接着，再次在晶片级上，在第二栅极电介质OX12上形成栅极材料的第二层CHM2，第二层CHM2如图8所示具体地填充栅极电介质OX12之间的槽FNG的剩余部分。
接着，如图9所示，栅极材料的第二层CHM2、第二电介质OX12、栅极材料的第一层CHM1以及第一电介质OX1被刻蚀，其中轮廓FNM2具有与在其两个端部EX1、EX2之间的槽FNG重叠的构成直线的部分，该构成直线的(本文中为矩形的)部分在与第一方向基本正交的第二方向DR2上延伸。
因此获得了图2至图5中图示的双水平栅极结构(在局部地刻蚀区域RG3的以及第二栅极电介质OX12的端部以允许与接触焊盘CNL1和CNL2进行接触之后)。
在刻蚀层CHM1和CHM2时使用两个正交几何结构FNG和FNM2的事实使得有可能防止两个栅极区域的面对的轮廓的倒圆，如图5所示。此外，与包括槽FNM1的第一掩膜相关联的光刻比与包括槽FNM2的掩膜相关联的光刻更窄。因此，两个晶体管之间的间隙被显著地减少。因此，可以获得两个晶体管的有源区域之间的空间的大于50％的减少。
现在更加具体地参考图10至图15以图示并入到集成电路CI中的存储器设备DIS中的这样的集成结构的示例应用。
如图10示意性地图示的那样，存储器设备DIS实际上可以包括存储器平面PM，存储器平面PM包括组织成行和列的单元CELij的矩阵，平面以常规的方式与处理器(MTR)相关联，该处理器(MTR)被配置为管理存储器平面PM并且具体地包括列解码器DCDX和行解码器DCDY。
行解码器和列解码器可以包括诸如上文所描述的集成结构STR，由此节省空间。
这样的结构STR也可以被并入到设备DIS的存储器单元CELi,j中，正如将参考图11至图15所描述的那样。
在图11中，附图标记CEL标明存储器平面的存储器单元包括SRAM基本存储器单元CELSR和至少一个非易失性基本存储器单元CELNV，这两个基本存储器单元被耦合在一起。
基本存储器单元CELSR具有常规结构并且包括从两个交叉连接的CMOS反相器以及两个存取晶体管N1和N8形成的触发器BSC。
两个反相器INV1、INV2被连接在电源端之间，电源端旨在被连接到电源电压Vdd和地GND。
两个存取晶体管N1和N8分别被连接在两个反相器的输出与两个位线BL和之间，标明线BL的互补位线。
存取晶体管N1和N8的栅极被连接到字线WL。
用于读取数据并且向基本存储器单元CELSR写入数据的操作是本身已知的常规操作。
当电源被切断或者在外部信号上时，包含在基本存储器单元CELSR中的数据被传送并且存储在非易失性基本存储器单元CELNV中。这就是所谓的“非易失性传送”。接着，当电源重新开启时，基本存储器单元CELSR被重新加载非易失性基本存储器单元CELNV的内容。
此外，根据在用于重新加载单元CELSR的该操作期间选择的配置，相对于在向非易失性基本存储器单元CELNV的非易失性传送之前最初存储在存储器单元CELSR中的数据，数据可能或者可能不被反转。
图11中的单元的基本存储器单元CELSR被配置为降低出现在两个反相器的输出节点处的逻辑状态的偶然反转的风险，例如当由宇宙射线击中时或者甚至在激光束击打期间。
在这方面，单元CELSR包括在图1至图5中图示的那些的类型的并且形成两个反相器INV1和INV2的两个pMOS晶体管P1和P2的结构STR。
此外，鉴于，如上文所指出的，这两个电容器C1和C2的第一电极ELC1分别由晶体管P1和P2的栅极形成，这两个电容器C1和C2的第二电极ELC2在本文中被连接到这两个晶体管P1和P2的源极，并且因此被连接到电源电压Vdd。
作为变体，如图12所示，有可能将两个电容器C1和C2的两个电极ELC2连接到地GND。
这两个电容器C1和C2允许触发器BSC的总电容增加，由此增加使触发器BSC偶然反转所需要的能量。
第一栅极电介质OX1的厚度(图3)通常包含在与之间，而第二栅极电介质OX12的厚度通常包含在与之间。电介质OX12构成SiO2/Si3N4/SiO2夹层结构的事实允许获得良好控制的电容。
应当注意的是，使用结构STR生产反相器的pMOS晶体管节省空间并且区域RG3被留在浮置状态中或者连接到某一电势。
也有可能使用另一结构STR生产两个反相器的两个nMOS晶体管M3和M6。这样一来，假定这两个晶体管M3和M6在布局中是偏移的，为了实施方式的简单起见，优选地不使用用于这些nMOS晶体管的结构STR。
本发明适用于包括例如EEPROM单元的一个或者多个浮置栅极晶体管的任何类型的非易失性存储器单元。
图13图示了包括SRAM基本存储器单元CELSR以及本文中包括两个浮置栅极晶体管E1和E2的两个非易失性EEPROM基本单元CELNV1和CELNV2的存储器单元CEL的一个实施例。
这样的单元已经在法国专利申请第1356720号中描述。现在将回顾其特征中的某些特征。
单元CEL的非易失性EEPROM单元是常规单元，即，其中选择晶体管已经被去除并且在它们的浮置栅极与漏极之间具有隧道注射区。
这两个晶体管E1和E2的源极被连接到本文中被连接到地的电源端BAL。
至于两个浮置栅极晶体管E1和E2的控制电极，它们被连接到第一控制线CGL。
两个浮置栅极晶体管E1和E2的漏极通过本文中包括两个nMOS互连晶体管(附图标记N2和N7)的互连级被连接到单元CELSR的两个反相器的输入和输出。
更精确地，两个互连晶体管N2和N7分别被连接在两个浮置栅极晶体管E1和E2的漏极和两个反相器P1、N3和P2、N6的两个输出之间。而且，这两个互连晶体管N2和N7的控制电极(栅极)被连接到第二控制线PRL。
在向基本存储器单元CELSR写入的操作期间，即常规写入操作，控制线PRL被接地，从而关断互连级。同样地，第一控制线CGL也被接地。
本领域技术人员应知晓，当两个非易失性基本存储器单元存在时，非易失性传送或者写入操作由擦除循环和随后的差异(differential)编程循环构成。
对于擦除循环，线PRL被接地，从而关断互连晶体管N2和N7。接着，擦除电压经由第一控制线CGL被递送。
在差异编程循环期间，第二控制线PRL转移到电源电压，从而接通晶体管N2和N7。编程电压然后经由第一控制线CGL被递送。
为了重新加载单元CELSR，第一控制线CGL转移到参考读取电压，通常为1伏特，而第二控制线PRL在2伏特的电压，例如以便接通晶体管N2和N7。
图14图示了再次在本文中并入本文中包括两个浮置栅极晶体管E1和E2的两个非易失性EEPROM存储器单元CELNV1和CELNV2的存储器单元CEL的另一个实施例。
这样的单元已经在专利申请第1355439号中被描述。下面将回顾其特征中的某些特征。
再次在本文中，CEL单元的非易失性EEPROM单元是常规单元，也就是说其中选择晶体管已经被去除并且在它们的浮置栅极和漏极之间具有隧道注入区。
这两个晶体管E1和E2的源极被连接到本文中被连接到地的电源端BAL。
至于两个浮置栅极晶体管E1和E2的控制电极，它们被连接到第一控制线CGL。
两个浮置栅极晶体管E1和E2的漏极通过本文中包括两个第一nMOS互连晶体管(附图标记N2和N7)和两个第二nMOS互连晶体管(附图标记N4和N5)的互连级被连接到两个反相器的输入和输出。
更精确地，两个互连晶体管N2和N7分别被连接在两个浮置栅极晶体管E1和E2的漏极与两个反相器P1、N3和P2、N6的两个输出之间。此外，这两个互连晶体管N2和N7的控制电极(栅极)被连接到第二控制线PRL。
至于两个第二互连晶体管N4和N5，它们分别被连接在两个浮置栅极晶体管E1和E2的漏极与两个反相器P1、N3和P2、N6的两个输入之间。
这两个第二互连晶体管N4和N5的控制电极被连接到第三控制线RLL。
虽然两个第二互连晶体管N4和N5不是必要的，但是它们特别地有利，因为它们使得当两个非易失性单元E1和E2的内容被重新加载到SRAM基本存储器单元CELSR中时，甚至当电源端BAL被接地时，有可能防止数据被反转。
用于向基本存储器单元CELSR写入的操作是常规写入操作。
因此，控制线PRL、RLL被接地，从而关断互连级。同样地，第一控制线CGL也被接地。
用于从单元CELSR读取数据的操作也是常规读取操作。
对于擦除循环，线PRL和PLL被接地，从而关断互连晶体管N2、N4、N5和N7。接着，擦除电压经由第一控制线CGL被递送。
对于差异编程循环，第二控制线PRL转移到电源电压Vdd而第三控制线RLL保持接地。
因此，互连晶体管N2和N7被接通而互连晶体管N4和N5被关断。
编程电压然后经由第一控制线CGL被递送。
在该差异编程操作期间，浮置栅极晶体管E1和E2全部被关断。
为了重新加载单元CELSR，第一控制线CGL转移到参考读取电压，通常为1伏特，而第二控制线PRL被接地并且第三控制线RLL处于例如2伏特的电压，以便接通晶体管N4和N5而晶体管N2和N7被关断。
字线WL上的电压是零。
图15图示了存储器单元CEL的又一个实施例。
这样的单元已经在前述法国专利申请第1355440号中被描述。
现在将回顾其特征中的某些特征。
该存储器单元CEL包括本文中包含可控浮置栅极晶体管E1的单个非易失性EEPROM基本单元CELNV，在用于将存储在SRAM基本存储器单元中的数据编程到非易失性基本存储器单元中的操作期间，可控浮置栅极晶体管E1被关断。
再次在本文中，CEL单元的非易失性EEPROM单元是常规单元，也就是说其中选择晶体管已经被去除并且在它们的浮置栅极和漏极之间具有隧道注入区。
晶体管E1的源极被连接到本文中被接地的电源端BAL。
至于浮置栅极晶体管E1的控制电极，它被连接到第一控制线CGL。
浮置栅极晶体管E1的漏极在本文中通过本文中包括第一互连晶体管N2的互连级被连接到基本存储器单元CELSR的第一反相器P1、N3的输出(节点ND)。该单个互连晶体管N2在本文中是nMOS晶体管。
该第一互连晶体管N2的控制电极(栅极)被连接到第二控制线PRL。因此，互连级由源于存储器单元CEL外部的信号控制，即由出现在第二控制线PRL上的控制电压控制。
用于向基本存储器单元CELSR写入的操作再次在本文中是常规写入操作。
因此，控制线PRL被接地，从而关断互连级。同样地，第一控制线CGL也被接地。
对于擦除循环，线PRL被接地，从而关断互连晶体管N2。接着，擦除电压经由第一控制线CGL被递送。
在编程循环中，第二控制线PRL传递到电源电压Vdd。
因此，互连晶体管N2被接通。
编程电压然后经由第一控制线CGL被递送。
在被重新加载之前，SRAM基本存储器单元CELSR被初始化(或者重置)以便将其初始化到已知状态并且防止它进入亚稳态(metastable state)。
该初始化可以例如通过使用常规写入程序向SRAM单元写入“1”而获得。
对于重新加载操作，第一控制线CGL传递到参考读取电压，通常为1伏特，而第二控制线PRL处于例如2伏特的电压，以便接通互连晶体管N2。
字线Wl上的电压是零。

Claims (39)

1.一种制造半导体器件的方法，所述方法包括：
在衬底之上形成第一栅极电介质；
在所述第一栅极电介质之上形成栅极材料的第一层；
通过蚀刻所述第一层以便在所述第一层中形成在两个端部之间在第一方向上延伸的槽，从而形成第一栅极区域和第二栅极区域；
在蚀刻的所述第一层之上以及在所述槽的侧壁之上形成第二栅极电介质；
在所述第二栅极电介质之上形成所述栅极材料的第二层；
通过图案化所述栅极材料的所述第二层、所述第二栅极电介质、所述栅极材料的所述第一层和所述第一栅极电介质，形成沿第二方向延伸的连续元件，所述第二方向基本正交于所述第一方向；以及
形成用于接触所述第一栅极区域、所述第二栅极区域和所述连续元件的导电接触焊盘。
2.根据权利要求1所述的方法，其中所述第一栅极区域形成第一MOS晶体管的可控栅极，并且所述第二栅极区域形成第二MOS晶体管的可控栅极，所述可控栅极覆盖所述第一栅极电介质。
3.根据权利要求1所述的方法，其中形成所述栅极材料的第二层包括形成从所述连续元件朝向所述衬底向下延伸直到所述第一栅极电介质的分支，其中所述分支被定位在所述第一栅极区域和所述第二栅极区域之间并且与所述第一栅极区域和所述第二栅极区域间隔开。
4.根据权利要求1所述的方法，还包括：
蚀刻所述连续元件的端部部分和所述第二栅极电介质的下部部分，以便露出所述第一栅极区域和所述第二栅极区域中的每个区域的部分，其中所述导电接触焊盘形成在所述第一栅极区域和所述第二栅极区域的露出的部分上。
5.根据权利要求1所述的方法，其中形成所述导电接触焊盘包括形成接触所述第一栅极区域的外表面的一部分的第一过孔、接触所述第二栅极区域的外表面的一部分的第二过孔以及接触所述连续元件的外表面的一部分的第三过孔。
6.根据权利要求5所述的方法，其中所述第三过孔与所述第一过孔和所述第二过孔基本等距间隔开。
7.根据权利要求1所述的方法，还包括：
形成第一源极区域和第一漏极区域，所述第一源极区域和所述第一漏极区域形成在所述第一栅极区域的相对侧上；以及
形成第二源极区域和第二漏极区域，所述第二源极区域和所述第二漏极区域形成在所述第二栅极区域的相对侧上。
8.根据权利要求7所述的方法，还包括：
形成到所述第一源极区域的第一源极接触以及到所述第一漏极区域的第一漏极接触；以及
形成到所述第二源极区域的第二源极接触以及到所述第二漏极区域的第二漏极接触。
9.一种制造半导体器件的方法，所述方法包括：
在衬底之上形成第一栅极电介质；
在所述第一栅极电介质之上形成第一可控栅极区域和第二可控栅极区域，所述第一可控栅极区域和所述第一栅极电介质形成SRAM基本单元的第一MOS晶体管的一部分，所述第二可控栅极区域和所述第一栅极电介质形成所述SRAM基本单元的第二MOS晶体管的一部分；
在所述第一可控栅极区域和所述第二可控栅极区域之上形成第二栅极电介质；
形成覆盖所述第一栅极区域和所述第二栅极区域并通过所述第二栅极电介质与其间隔开的公共导电区域，所述公共导电区域是所述SRAM基本单元的部分，所述公共导电区域包括位于所述第一可控栅极区域和所述第二可控栅极区域的部分之上的连续元件以及从所述连续元件朝向所述衬底向下延伸直到所述第一栅极电介质的分支，所述分支被定位在所述第一可控栅极区域与所述第二可控栅极区域之间并且与所述第一可控栅极区域和所述第二可控栅极区域两者间隔开，其中所述第一可控栅极区域横向延伸超出所述公共导电区域的所述连续元件，其中所述第二可控栅极区域横向延伸超出所述公共导电区域的所述连续元件；
在所述第一可控栅极区域中形成第一接触焊盘，用于耦合至布置在所述第一可控栅极区域之上的第一金属轨部分；以及
在所述第二可控栅极区域中形成第二接触焊盘，用于耦合至布置在所述第二可控栅极区域之上的第二金属轨部分。
10.根据权利要求9所述的方法，其中所述第一可控栅极区域和所述第二可控栅极区域对准。
11.根据权利要求9所述的方法，其中所述第一可控栅极区域和所述第二可控栅极区域的两个面对的轮廓的衬底上的正交突出不具有倒圆部分。
12.根据权利要求9所述的方法，其中形成所述第二栅极电介质包括形成夹置在两个二氧化硅层之间的氮化硅层。
13.根据权利要求9所述的方法，还包括：
形成电接触所述第一接触焊盘的第一导电接触；以及
形成电接触所述第二接触焊盘的第二导电接触，所述公共导电区域被定位在所述第一导电接触和所述第二导电接触之间。
14.根据权利要求9所述的方法，还包括：
形成与所述公共导电区域电接触的附加导电接触。
15.一种制造半导体器件的方法，所述方法包括：
形成以行和列布置的多个存储器单元，其中形成每个存储器单元包括形成耦合在一起的SRAM基本存储器单元和浮置栅极晶体管单元；以及
其中形成所述SRAM基本存储器单元包括：
在衬底中形成第一源极/漏极区域和第二源极/漏极区域以及在所述衬底之上形成第一栅极电介质，
形成覆盖所述第一栅极电介质和所述第一源极/漏极区域的第一可控栅极区域，其中所述第一可控栅极区域、所述第一栅极电介质和所述第一源极/漏极区域是第一MOS晶体管的部分，
形成覆盖所述第一栅极电介质和第二源极/漏极区域的第二可控栅极区域，其中所述第二可控栅极区域、所述第一栅极电介质和所述第二源极/漏极区域是第二MOS晶体管的部分，其中所述第一可控栅极区域耦合至所述第二源极/漏极区域，并且所述第二可控栅极区域耦合至所述第一源极/漏极区域，
在所述第一可控栅极区域和所述第二可控栅极区域之上形成第二栅极电介质，
形成覆盖所述第一可控栅极区域和所述第二可控栅极区域并且通过所述第二栅极电介质电容性耦合至所述第一可控栅极区域和所述第二可控栅极区域的公共导电区域，所述公共导电区域包括被定位在所述第一可控栅极区域和所述第二可控栅极区域的部分之上的连续元件和从所述连续元件向下延伸直到所述第一栅极电介质的分支；以及
形成电接触所述第一可控栅极区域的第一导电接触焊盘以及电接触所述第二可控栅极区域的第二导电接触焊盘。
16.根据权利要求15所述的方法，其中所述分支被定位在所述第一可控栅极区域和所述第二可控栅极区域之间并且与所述第一可控栅极区域和所述第二可控栅极区域间隔开。
17.根据权利要求15所述的方法，其中形成所述SRAM基本存储器单元包括形成包含两个pMOS晶体管的两个交叉耦合反相器，其中所述第一MOS晶体管和所述第二MOS晶体管是所述交叉耦合反相器的两个pMOS晶体管。
18.根据权利要求15所述的方法，其中形成所述公共导电区域包括露出所述第一可控栅极区域和所述第二可控栅极区域的横向超出所述公共导电区域的所述连续元件的部分。
19.根据权利要求15所述的方法，还包括形成电接触所述公共导电区域的第三导电接触焊盘，其中所述公共导电区域被定位在所述第一导电接触焊盘和所述第二导电接触焊盘之间。
20.根据权利要求15所述的方法，其中形成所述第二栅极电介质包括形成夹置在两个二氧化硅层之间的氮化硅层。
21.根据权利要求15所述的方法，其中形成所述SRAM基本存储器单元包括形成包含两个nMOS晶体管的两个交叉耦合反相器，其中所述第一MOS晶体管和所述第二MOS晶体管是所述交叉耦合反相器的两个nMOS晶体管。
22.根据权利要求15所述的方法，其中形成所述第一导电接触焊盘和所述第二导电接触焊盘包括形成接触所述第一可控栅极区域的外表面的一部分的第一过孔、接触所述第一可控栅极区域的外表面的一部分的第二过孔以及接触所述公共导电区域的外表面的一部分的第三过孔。
23.根据权利要求22所述的方法，其中所述第三过孔与所述第一过孔和所述第二过孔基本等距间隔开。
24.根据权利要求11所述的方法，还包括：
形成第一源极区域和第一漏极区域，所述第一源极区域和所述第一漏极区域形成在所述第一可控栅极区域的相对侧上；
形成第二源极区域和第二漏极区域，所述第二源极区域和所述第二漏极区域形成在所述第二可控栅极区域的相对侧上；
形成到所述第一源极区域的第一源极接触以及到所述第一漏极区域的第一漏极接触；以及
形成到所述第二源极区域的第二源极接触以及到所述第二漏极区域的第二漏极接触。
25.一种存储器设备，包括：
存储器平面，包含存储器单元的行和列，每个存储器单元包括耦合在一起的SRAM基本存储器单元和非易失性基本存储器单元；以及
控制器，被配置为管理所述存储器平面；
其中每个非易失性基本存储器单元包括浮置栅极晶体管；以及
其中每个SRAM基本存储器单元包括集成结构，包括：
第一MOS晶体管，包括覆盖第一栅极电介质和第一源极/漏极区域的第一可控栅极区域，
第二MOS晶体管，邻近所述第一MOS晶体管并且包括覆盖所述第一栅极电介质和第二源极/漏极区域的第二可控栅极区域，所述第一可控栅极区域耦合到所述第二源极/漏极区域并且所述第二可控栅极区域耦合到所述第一源极/漏极区域；以及
耦合在所述第一可控栅极区域和参考电压节点之间的第一滤波电容器以及耦合在所述第二可控栅极区域和所述参考电压节点之间的第二滤波电容器，所述第一滤波电容器和所述第二滤波电容器被形成在电容器结构中，包括覆盖所述第一可控栅极区域和所述第二可控栅极区域并通过第二栅极电介质与其间隔开的公共导电区域，所述公共导电区域包括被定位在所述第一可控栅极区域和所述第二可控栅极区域的部分之上的连续元件以及从所述连续元件向下延伸直到所述第一栅极电介质的分支，所述分支被定位在所述第一可控栅极区域和所述第二可控栅极区域之间并且与所述第一可控栅极区域和所述第二可控栅极区域两者间隔开。
26.根据权利要求25所述的设备，其中每个SRAM基本存储器单元包括两个交叉耦合反相器，所述第一MOS晶体管和所述第二MOS晶体管形成所述交叉耦合反相器的两个pMOS晶体管。
27.根据权利要求26所述的设备，其中所述集成结构的每个栅极区域横向延伸超出所述公共导电区域的所述连续元件，所述集成结构还包括与所述第一栅极区域电接触的第一导电接触焊盘、与所述第二栅极区域电接触的第二导电接触焊盘以及与所述公共导电区域电接触的第三导电接触焊盘，所述公共导电区域被定位在所述第一导电接触焊盘和所述第二导电接触焊盘之间。
28.根据权利要求27所述的设备，其中所述第三接触焊盘连接至所述参考电压节点，所述参考电压节点被配置为提供电源电压或地。
29.根据权利要求25所述的设备，其中所述控制器包括所述集成结构。
30.根据权利要求29所述的设备，其中所述控制器包括包含所述集成结构的解码器。
31.根据权利要求30所述的设备，其中所述解码器包括行解码器。
32.根据权利要求30所述的设备，其中所述解码器包括列解码器。
33.根据权利要求26所述的设备，其中所述滤波电容器被配置为增加用于翻转存储在所述SRAM基本存储器单元中的位的能量。
34.一种存储器设备，包括：
存储器平面，包含存储器单元的行和列，每个存储器单元包括耦合在一起的SRAM基本存储器单元和非易失性基本存储器单元；以及
控制器，被配置为管理所述存储器平面；
其中每个非易失性基本存储器单元包括浮置栅极晶体管；以及
其中每个SRAM基本存储器单元和/或所述控制器包括集成结构，所述集成结构包括：第一MOS晶体管，包括覆盖第一栅极电介质的第一可控栅极区域；第二MOS晶体管，邻近所述第一MOS晶体管并且包括覆盖所述第一栅极电介质的第二可控栅极区域；以及公共导电区域，覆盖所述第一栅极区域和所述第二栅极区域并且通过第二栅极电介质与所述第一栅极区域和所述第二栅极区域分离，所述公共导电区域包括定位在所述第一可控栅极区域和所述第二可控栅极区域的部分之上的连续元件以及从所述连续元件向下延伸直到所述第一栅极电介质的分支，所述分支被定位在所述第一可控栅极区域和所述第二可控栅极区域之间，其中每个存储器单元包括耦合在电源端和SRAM基本存储器单元之间的单个非易失性基本存储器单元，所述非易失性基本存储器单元的所述浮置栅极晶体管可被控制为当存储在所述SRAM基本存储器单元中的数据项被编程到所述非易失性基本存储器单元中时关断。
35.根据权利要求34所述的设备，其中每个SRAM基本存储器单元包括两个交叉耦合反相器，所述第一MOS晶体管和所述第二MOS晶体管形成所述交叉耦合反相器的两个pMOS晶体管。
36.根据权利要求35所述的设备，其中所述集成结构的每个栅极区域横向延伸超出所述公共导电区域的所述连续元件，所述集成结构还包括与所述第一栅极区域电接触的第一导电接触焊盘、与所述第二栅极区域电接触的第二导电接触焊盘以及与所述公共导电区域电接触的第三导电接触焊盘，所述公共导电区域被定位在所述第一导电接触焊盘和所述第二导电接触焊盘之间。
37.一种存储器设备，包括：
存储器平面，包含存储器单元的行和列，每个存储器单元包括耦合在一起的SRAM基本存储器单元和非易失性基本存储器单元；以及
控制器，被配置为管理所述存储器平面；
其中每个非易失性基本存储器单元包括浮置栅极晶体管；以及
其中每个SRAM基本存储器单元和/或所述控制器包括集成结构，所述集成结构包括：第一MOS晶体管，包括覆盖第一栅极电介质的第一可控栅极区域；第二MOS晶体管，邻近所述第一MOS晶体管并且包括覆盖所述第一栅极电介质的第二可控栅极区域；以及公共导电区域，覆盖所述第一栅极区域和所述第二栅极区域并且通过第二栅极电介质与所述第一栅极区域和所述第二栅极区域分离，所述公共导电区域包括定位在所述第一可控栅极区域和所述第二可控栅极区域的部分之上的连续元件以及从所述连续元件向下延伸直到所述第一栅极电介质的分支，所述分支被定位在所述第一可控栅极区域和所述第二可控栅极区域之间，其中每个存储器单元包括两个非易失性基本存储器单元，每个所述非易失性基本存储器单元均包括浮置栅极晶体管，所述浮置栅极晶体管具有连接到电源端的第一导电电极和耦合至第一控制线的控制电极，所述非易失性基本存储器单元的所述浮置栅极晶体管的第二导电电极通过可控互连级分别耦合至所述SRAM基本存储器单元的两个反相器的输出，所述浮置栅极晶体管可被控制为当存储在所述SRAM基本存储器单元中的数据项被编程到所述非易失性基本存储器单元中时关断。
38.根据权利要求37所述的设备，其中每个SRAM基本存储器单元包括两个交叉耦合反相器，所述第一MOS晶体管和所述第二MOS晶体管形成所述交叉耦合反相器的两个pMOS晶体管。
39.根据权利要求38所述的设备，其中所述集成结构的每个栅极区域横向延伸超出所述公共导电区域的所述连续元件，所述集成结构还包括与所述第一栅极区域电接触的第一导电接触焊盘、与所述第二栅极区域电接触的第二导电接触焊盘以及与所述公共导电区域电接触的第三导电接触焊盘，所述公共导电区域被定位在所述第一导电接触焊盘和所述第二导电接触焊盘之间。
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