TWI763312B - 積體晶片以及形成記憶體裝置的方法 - Google Patents

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TWI763312B TW110105468A TW110105468A TWI763312B TW I763312 B TWI763312 B TW I763312B TW 110105468 A TW110105468 A TW 110105468A TW 110105468 A TW110105468 A TW 110105468A TW I763312 B TWI763312 B TW I763312B
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Abstract

本公開的各種實施例針對一種積體晶片，其包括設置在 基底內的第一井區、第二井區和第三井區。第二井區在橫向上在第一井區和第三井區之間。隔離結構設置在基底內並且橫向地圍繞第一、第二和第三井區。浮置閘極上覆基底並且從第一井區橫向延伸到第三井區。介電結構設置在浮置閘極下方。位元線寫入區設置在第二井區內，並且包括設置在浮置閘極的相對側上的源極/汲極區。位元線讀取區設置在第二井區域內，且與位元線寫入區橫向地偏移非零距離，並且包括設置在浮置閘極的相對側上的源極/汲極區域。

Description

積體晶片以及形成記憶體裝置的方法
本發明的實施例是有關於積體晶片以及形成記憶體裝置的方法。
許多現代電子裝置包含被配置成存儲數據的電子記憶體。電子記憶體可為揮發性記憶體(volatile memory)或非揮發性記憶體(non-volatile memory，NVM)。揮發性記憶體在其被供電時存儲數據，而NVM能夠在斷電時保持數據。多次可編程(multi-time programmable，MTP)單元是下一代NVM的一個有希望的候選者。MTP單元可利用雙極互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)雙擴散金屬氧化物半導體(double-diffused metal-oxide-semiconductor，DMOS)(bipolar CMOSDMOS，BCD)技術和/或高電壓(high voltage，HV)CMOS技術集成在系統晶片(system-on-chip，SoC)應用中。其中，利用HV技術或BCD技術對MTP單元進行集成在物聯網(internet of things，IoT)、電源管理、智能卡、微控制器單元 (microcontroller unit，MCU)及汽車裝置中得到應用。
在一些實施例中，本申請提供了一種積體晶片，所述積體晶片包括設置在基底內的第一井區，第二井區和第三井區，其中第二井區在第一井區和第三井區之間橫向地隔開；隔離結構設置在基底的正面內，其中隔離結構橫向地圍繞第一井區、第二井區和第三井區；浮置閘極上覆在基底的正面，其中浮置閘極連續地從第一井區橫向延伸到第三井區；介電結構設置在基底和浮置閘極之間；位元線寫入區設置在第二井區內，其中位元線寫入區包括設置在浮置閘極的相對側上的源極/汲極區；位元線讀取區設置在第二井區內並且與位元線寫入區橫向偏移非零距離，其中位元線讀取區包括設置在浮置閘極的相對側上的源極/汲極區。
在一些實施例中，本申請提供一種積體晶片，所述積體晶片包括設置在基底內的井區；設置在基底的正面內的隔離結構，其中隔離結構橫向地包圍井區；設置在井區內的位元線寫入區；設置在井區內且與位元線寫入區橫向偏移非零距離的位元線讀取區；第一存儲電晶體，其包括設置在位元線寫入區內的源極/汲極區和包括浮置閘極的第一浮置閘極部分的第一閘電極，其中第一存儲電晶體的源極/汲極區設置在浮置閘極的相對側，其中浮置閘極上覆基底的井區；以及第二存儲電晶體，其包括設置在位元線讀取區內的源極/汲極區和包括浮置閘極的第二浮置閘極部分的第二閘電極，其中第二存儲電晶體的源極/汲極區設置在浮置閘 極的相對側。
在一些實施例中，本申請提供了一種形成記憶體裝置的方法，所述方法包括在基底中形成隔離結構，其中隔離結構包括界定基底的裝置區的內側壁；摻雜基底以在基底的裝置區內形成中間井區；在中間井區的至少一部分和隔離結構的至少一部分上形成浮置閘極；以及摻雜基底以在中間井區的第一部分內形成位元線讀取區，並在中間井區的第二部分內形成位元線寫入區，其中位元線讀取區包括在浮置閘極的相對側上的源極/汲極區，且位元線寫入區包括在浮置閘極的相對側上的源極/汲極區，其中中間井區的第一部分與中間井區的第二部分橫向偏移非零值距離。
100、500、1300:記憶體單元
102:基底
102f:正面
103:隔離結構
103m:中間隔離段
103p1:第一外圍隔離段
103p2:第二外圍隔離段
104:第一井區
106:第二井區
108:第三井區
110:第一電容器主動區
110a、110b:接觸區
112、BLW:位元線寫入區
114、BLR:位元線讀取區
116:選擇閘極
117:第二電容器主動區
118:側壁間隔件結構
120、FG:浮置閘極
122:第一FG部分
124:第二FG部分
126:第三FG部分
130:導通孔
1302:第一側壁
1304:第二側壁
132:內連線介電結構
134:介電結構
134s1:第一介電段
134s2:第二介電段
136:輕摻雜區
140:第一源極/汲極區
142:第二源極/汲極區
144:第三源極/汲極區
146:第四源極/汲極區
148:第五源極/汲極區
150:第六源極/汲極區
1502:裝置區
152:選擇閘極介電結構
200:電路
202:控制單元
204:字元線(WL)解碼器
206:位元線(BL)解碼器
300:電路圖/電路
400、600:表
700a、700b、800a、800b、900a、900b、1000a、1000b、1100a、1100b、1500a、1500b、1600a、1600b、1700a、1700b、1800a、1800b、1900a、1900b:視圖
1200、2000:流程圖
1202、1204、1206、1208、1210、2002、2004、2006、2008、2010:動作
A-A’、B-B’:線
BL、BL3、BL4、BL5、BL6、BL(m-1)、BLm:位元線
BL1:位元線/第一位元線
BL2:位元線/第二位元線
CEN:電容器/第一電容器
CWL:電容器/第二電容器
EN:擦除節點
E1、E2、E3、En:擦除線
FG1:第一浮置閘極
FG2:第二浮置閘極
HV:高電壓
MC:記憶體單元
N1:電晶體/第一選擇電晶體
N2:電晶體/第二選擇電晶體
N3:電晶體/第一存儲電晶體
N4:電晶體/第二存儲電晶體
S1、S2、S3、Sn:選擇器線
SG:選擇閘極
SG1:第一選擇閘極
SG2:第二選擇閘極
SL、SL1、SL2、SL3、SLn:源極線
VBULK:塊狀基底電壓
VBL1:第一位元線電壓
VBL2:第二位元線電壓
VEN:擦除節點電壓
VWL:字元線電壓
VSG:選擇閘極電壓
VSL:源極線電壓
WL、WL1、WL2、WL3、WLn:字元線
w1、w2、w3、Wr、Ww:寬度
結合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A到圖1C示出記憶體單元的一些實施例的各種視圖，所述記憶體單元包括上覆在第一位元線主動區及第二位元線主動區之上的浮置閘極。
圖2示出包括多行及多列記憶體單元(memory cell，MC)的電路的一些實施例的方塊圖。
圖3示出圖1A到圖1C的記憶體單元的一些實施例的電路圖。
圖4示出與圖1A到圖1C的記憶體單元的一些操作條件的一些實施例對應的表。
圖5示出根據圖1A到圖1C的記憶體單元的一些替代實施例的包括多個p通道金屬氧化物半導體(p-channel metal oxide semiconductor，pMOS)電晶體的記憶體單元的一些實施例的佈局圖。
圖6示出與圖5的記憶體單元的一些操作條件的一些實施例對應的表。
圖7A到圖11B示出形成記憶體單元的一些實施例的各種視圖，所述記憶體單元包括上覆在第一位元線主動區及第二位元線主動區之上的浮置閘極。
圖12示出形成記憶體裝置的方法的一些實施例的流程圖，所述記憶體裝置包括上覆在第一位元線主動區及第二位元線主動區之上的浮置閘極。
圖13A到圖13C示出根據圖1A到圖1C的記憶體單元的一些替代實施例的記憶體單元的一些實施例的各種視圖。
圖14示出圖13A到圖13C的記憶體單元的一些不同實施例的剖面圖。
圖15A至圖19B示出用於形成記憶體單元的第二方法的一些實施例的各種視圖，所述記憶體單元包括上覆在第一位元線主動區及第二位元線主動區之上的浮置閘極。
圖20示出用於形成記憶體單元的第二方法的一些實施例的流 程圖，所述記憶體單元包括上覆在第一位元線主動區及第二位元線主動區之上的浮置閘極。
本公開提供用於實施本公開內容的不同特徵的許多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本公開內容。當然，這些僅為實例且不旨在進行限制。例如，以下說明中將第一特徵形成在第二特徵“之上”或第二特徵“上”可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成附加特徵、進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本公開內容可在各種實例中重複使用參考編號和/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在...之下”、“在...下方”、“下部的”、“在...上方”、“上部的”等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可另外取向(旋轉90度或處於其他取向)，且本文中所用的空間相對性描述語可同樣相應地進行解釋。
積體晶片可包括非揮發性記憶體(NVM)，其被配置成即 使在積體晶片未被供電時也保留所存儲的信息。多次可編程(MTP)單元是可包括多個電晶體及多個電容器的NVM的一種形式。例如，MTP單元可包括存儲電晶體、選擇電晶體、耦合電容器及穿隧電容器(tunneling capacitor)，使得MTP單元呈雙電晶體雙電容器(two-transistor-two-capacitor，2T2C)配置。耦合電容器、穿隧電容器及存儲電晶體可共享浮置閘極。此外，位元線可耦合到下伏在浮置閘極之下的基底中所設置的位元線主動區。浮置閘極可通過閘極介電結構與基底分開。位元線主動區是基底的離散區，且是存儲電晶體的一部分。可對位元線主動區施加適當的偏置電壓以讀取MTP單元的數據值或寫入(例如，擦除或編程)MTP單元的數據值。
在操作期間，可通過富勒-諾德海姆(Fowler-Nordheim，FN)穿隧來編程和/或擦除MTP單元。在擦除操作中，可通過FN穿隧將浮置閘極內存儲的電荷從浮置閘極移至穿隧電容器的第一電極，從而將MTP單元置於高電阻狀態。在程序操作中，可通過FN穿隧將電荷載流子(例如，電子)從位元線主動區注入浮置閘極中，從而將MTP單元置於低電阻狀態。在讀取操作中，對MTP單元施加適當的偏壓條件，使得可在位元線主動區內的源極/汲極區處存取MTP單元的數據狀態。然而，在擦除或程序操作期間，電荷載流子可被捕獲在閘極介電結構內和/或損壞閘極介電結構的晶格。這部分地可導致在多次編程操作之後的裝置故障、不準確的讀取操作和/或降低的裝置可靠性。例如，發生不準確的讀取操 作可能是因為閘極介電結構內捕獲的電荷載流子可被誤認為MTP單元的數據狀態。例如，在利用110個奈米(nm)電晶體或小於110個奈米電晶體的應用中，MTP單元可能由於在約10,000次程序操作之後閘極介電結構的損壞而出現故障。在又一實例中，在具有40個nm電晶體的高電壓應用中，MTP單元可能由於在約1,000次程序操作之後對閘極介電結構的損壞而出現故障。
因此，在一些實施例中，本申請涉及一種具有四電晶體雙電容器(four-transistor-two-capacitor，4T2C)配置且具有增加的耐久性及可靠性的NVM記憶體單元。NVM單元包括耦合電容器、穿隧電容器、第一存儲電晶體、第二存儲電晶體、第一選擇電晶體及第二選擇電晶體。耦合電容器、穿隧電容器、第一存儲電晶體及第二存儲電晶體共享上覆在基底之上的浮置閘極。閘極介電結構設置在浮置閘極與基底之間。第一存儲電晶體及選擇電晶體包括位元線寫入主動區，而第二存儲電晶體及選擇電晶體包括位元線讀取主動區。位元線讀取主動區及位元線寫入主動區各自是基底的彼此橫向偏移的離散區。所述記憶體單元被配置成執行程序操作，使得FN穿隧發生在浮置閘極與位元線寫入主動區之間。此外，記憶體單元被配置成執行讀取操作，使得可在第二選擇電晶體處及位元線讀取主動區內存取記憶體單元的數據狀態。因此，在程序操作中利用的FN穿隧與位元線讀取主動區隔離，使得浮置閘極與位元線讀取主動區之間的閘極介電結構在程序操作期間不被損壞。這會部分地減輕和/或消除對鄰近位元線讀取主動 區的閘極介電結構的損壞，從而增加可對記憶體單元執行的許多程序和/或擦除操作，減少不準確的讀取操作和/或增加記憶體單元的耐久性。
圖1A到圖1C示出記憶體單元100的一些實施例的各種視圖，記憶體單元100包括上覆在位元線寫入(BLW)區112及位元線讀取(BLR)區114之上的浮置閘極(floating gate，FG)120。圖1A從基底102的正面102f示出記憶體單元100的佈局圖的一些實施例。圖1B示出沿著圖1A的線A-A’截取的剖視圖的各種實施例。圖1C示出沿著圖1A的線B-B’截取的剖視圖的替代實施例。
記憶體單元100可包括多個電晶體N1到N4及多個電容器CEN、CWL。在一些實施例中，記憶體單元100可呈四電晶體及雙電容器(4T2C)配置。在進一步的實施例中，記憶體單元100包括上覆在基底102的正面102f之上的導電特徵及設置在基底102內的摻雜區。在一些實施例中，導電特徵包括FG120及選擇閘極(select gate，SG)116。FG120及SG116上覆在基底102的正面102f之上。FG120通過介電結構134與基底102的正面102f分開，且SG116通過選擇閘極介電結構152與基底102的正面102f分開。此外，側壁間隔件結構118分別橫向圍繞FG120及SG116的側壁。隔離結構103從基底102的正面102f延伸到正面102f下方的點。在進一步的實施例中，內連線介電結構132上覆在FG120、SG116及基底102的正面102f之上。在一些實施例中， 摻雜區包括第一井區104、第二井區106及第三井區108。FG120在第一井區104、第二井區106及第三井區108之上連續地橫向延伸。在一些實施例中，FG120包括上覆在第一井區104之上的第一FG部分122、上覆在第二井區106之上的第二FG部分124以及上覆在第三井區108之上的第三FG部分126。SG116上覆在第二井區106之上。在一些實施例中，SG116及FG120例如可各自為或可各自包含導電材料，例如多晶矽或另一種合適的導電材料。
在一些實施例中，第一井區104、第二井區106及第三井區108彼此橫向偏移非零距離和/或彼此離散。在一些實施例中，基底102例如可為或可包含塊狀半導體基底(例如，塊狀矽基底)、絕緣體上矽(silicon-on-insulator，SOI)基底或另一種合適的基底材料，和/或可包含第一摻雜類型(例如，p型)。在一些實施例中，第一井區104是基底102的離散區，且包含與第一摻雜類型相反的第二摻雜類型(例如，n型)。在一些實施例中，第一摻雜類型是p型，而第二摻雜類型是n型，或反之亦然。在進一步的實施例中，第二井區106是基底102的離散區，且包含摻雜濃度比基底102高的第一摻雜類型(例如，p型)。在再一些實施例中，第三井區108是基底102的離散區，且包含第二摻雜類型(例如，n型)。
第一電容器主動區110設置在第一井區104內，並且可包含第二摻雜類型(例如，n型)。因此，在一些實施例中，第一電容器主動區110包括與第一井區104相同的摻雜類型。這有利 於第一電容器主動區110及第一井區104被配置為第一電容器CEN的第一電極。在進一步的實施例中，上覆在第一電容器主動區110和/或第一井區104之上的FG120的第一FG部分122被配置為第一電容器CEN的第二電極。因此，第一FG部分122與第一電容器主動區110和/或第一井區104交疊的區確定第一電容器CEN的電容。此外，設置在第一FG部分122與第一電容器主動區110和/或第一井區104之間的介電結構134的區可被配置為第一電容器CEN的第一電容器介電層。第一電容器主動區110可包括設置在第一FG部分122的相對側上的接觸區110a、110b。在一些實施例中，導通孔130設置在第一電容器主動區110的接觸區110a之上，並電耦合到擦除節點(erase node，EN)。在一些實施例中，EN可電耦合到被配置成對記憶體單元100執行擦除操作的擦除線。
在一些實施例中，位元線寫入區112及位元線讀取區114都設置在第二井區106內，且彼此橫向偏移非零距離。在一些實施例中，位元線寫入區112及位元線讀取區114分別包含第二摻雜類型(例如，n型)，使得位元線寫入區112及位元線讀取區114包含與第二井區106相反的摻雜類型。因此，在一些實施例中，耗盡區可分別來自位元線寫入區112及位元線讀取區114周圍，從而有利於位元線寫入區112與位元線讀取區114之間的電隔離。第二井區106、位元線寫入區112及SG116被配置成形成第一選擇電晶體N1。第二井區106、位元線讀取區114及SG116被配置成形成第二選擇電晶體N2。第二井區106、位元線寫入區112 及第二FG部分124被配置成形成第一存儲電晶體N3。第二井區106、位元線讀取區114及第二FG部分124被配置成形成第二存儲電晶體N4。在一些實施例中，電晶體N1到N4例如可分別為或可分別包括金屬氧化物半導體場效應電晶體(semiconductor field effect transistor，MOSFET)、高電壓電晶體、雙極結電晶體(bipolar junction transistor，BJT)、n通道金屬氧化物半導體(nMOS)電晶體、p通道金屬氧化物半導體(pMOS)電晶體或另一合適的電晶體。在一些實施例中，電晶體N1到N4分別被配置為nMOS電晶體。在進一步的實施例中，電晶體N1到N4分別被配置為pMOS電晶體。
FG120的第二FG部分124將位元線寫入區112分成第一源極/汲極區140及第二源極/汲極區142。在一些實施例中，設置在第一源極/汲極區140與第二源極/汲極區142之間的第二FG部分124的區段被配置為第一存儲電晶體N3的第一浮置閘極(FG1)。SG116橫向地設置在位元線寫入區112的第二源極/汲極區142與第三源極/汲極區144之間。設置在第二源極/汲極區142與第三源極/汲極區144之間的SG116的區段被配置為第一選擇電晶體N1的第一選擇閘極(SG1)。FG120的第二FG部分124將位元線讀取區114分成第四源極/汲極區146及第五源極/汲極區148。在一些實施例中，設置在第四源極/汲極區146與第五源極/汲極區148之間的第二FG部分124的區段被配置為第二存儲電晶體N4的第二浮置閘極(FG2)。SG116橫向地設置在位元線讀取 區114的第五源極/汲極區148與第六源極/汲極區150之間。設置在第五源極/汲極區148與第六源極/汲極區150之間的SG116的區段被配置為第二選擇電晶體N2的第二選擇閘極(SG2)。在一些實施例中，源極/汲極區140到150例如可分別被配置為用於相應電晶體的源極或汲極區。在進一步的實施例中，第二源極/汲極區142被配置為由第一選擇電晶體N1與第一存儲電晶體N3共享的第一共用源極/汲極區，使得第一選擇電晶體N1與第一存儲電晶體N3串聯耦合。在再一些實施例中，第五源極/汲極區148被配置為由第二選擇電晶體N2與第二存儲電晶體N4共享的第二共用源極/汲極區，使得第二選擇電晶體N2與第二存儲電晶體N4串聯耦合。
在一些實施例中，選擇器線通過上覆導通孔130電耦合到SG116。選擇器線可被配置成在對記憶體單元100執行的擦除操作、程序操作和/或讀取操作期間對SG116施加適當的偏壓條件。在進一步的實施例中，源極線(SL)通過導通孔130和/或導電線(未示出)電耦合到第三源極/汲極區144和/或第六源極/汲極區150。因此，第三源極/汲極區144與第六源極/汲極區150可電耦合在一起。SL可被配置成在對記憶體單元100執行的擦除操作、程序操作和/或讀取操作期間對第一選擇電晶體N1及第二選擇電晶體N2的源極/汲極區施加適當的偏壓條件。
在一些實施例中，第一位元線(BL1)通過導通孔130電耦合到第一存儲電晶體N3的第一源極/汲極區140。在一些實施 例中，BL1可電耦合到被配置成對記憶體單元100執行寫入操作(即，程序操作)的支持電路系統(例如，位元線解碼器、字元線解碼器、例如微控制器單元(MCU)等控制單元等)(未示出)，例如位元線解碼器(未示出)。在進一步的實施例中，第二位元線(BL2)通過導通孔130電耦合到第二存儲電晶體N3的第四源極/汲極區146。在一些實施例中，BL2可電耦合到被配置成對記憶體單元100執行讀取操作的支持電路系統，例如位元線解碼器。在一些實施例中，位元線寫入區112的寬度Ww小於位元線讀取區114的寬度Wr。在進一步的實施例中，位元線寫入區112的寬度Ww等於位元線讀取區114(未示出)的寬度Wr。
在一些實施例中，第二電容器主動區117設置在第三井區108內，且可包含第二摻雜類型(例如，n型)。因此，在一些實施例中，第二電容器主動區117包含與第三井區108相同的摻雜類型。這有利於第二電容器主動區117及第三井區108被配置為第二電容器CWL的第一電極。在一些實施例中，上覆在第二電容器主動區117和/或第三井區108之上的FG120的第三FG部分126被配置為第二電容器CWL的第二電極。因此，第三FG部分126與第二電容器主動區117和/或第三井區108交疊的區確定第二電容器CWL的電容。此外，設置在第三FG部分126與第二電容器主動區117和/或第三井區108之間的介電結構134的區可被配置為第二電容器CWL的第二電容器介電層。在一些實施例中，一個或多個導通孔130上覆在第二電容器主動區117之上，且可 電耦合到字元線(word line，WL)。在一些實施例中，WL可電耦合到被配置成對記憶體單元100執行讀取和/或寫入操作的支持電路系統，例如字元線解碼器(未示出)。在一些實施例中，第一電容器主動區110之上的第一FG部分122的面積小於第二電容器主動區117之上的第三FG部分126的面積，使得第一電容器CEN的電容小於第二電容器CWL的電容。
在一些實施例中，輕摻雜區136設置在基底102內，且可設置在FG120和/或SG116與相鄰主動區(例如，第二電容器主動區117、位元線寫入區112和/或位元線讀取區114)之間。在各種實施例中，輕摻雜區136包含與相鄰主動區相同的摻雜類型(例如，第二摻雜類型)。在再一些實施例中，輕摻雜區136可具有比相鄰主動區(例如，第二電容器主動區117)低的摻雜濃度。在一些實施例中，輕摻雜區136可為相鄰源極/汲極區的一部分。
在一些實施例中，在對記憶體單元100執行的編程操作期間，可通過富勒-諾德海姆(FN)穿隧將電荷載流子(例如，電子)從位元線寫入區112的第一源極/汲極區140注入FG120。在此種實施例中，編程操作可損壞設置在第一浮置閘極FG1與第二井區106和/或位元線寫入區112之間的介電結構134的區段。在進一步的實施例中，在對記憶體單元100執行的讀取操作期間，可通過第二存儲電晶體N4及第二選擇電晶體N2在位元線讀取區114的第六源極/汲極區150處存取記憶體單元100的數據狀態。在此種實施例中，由於位元線寫入區112與位元線讀取區114彼 此橫向偏移非零距離，因此編程操作對介電結構134的損壞可不會不利地影響對記憶體單元100執行的讀取操作。例如，設置在第二浮置閘極FG2與第二井區106和/或位元線讀取區114之間的介電結構134的區段可不被編程操作損壞。這又可減輕不準確的讀取操作，增加可對記憶體單元100執行的許多寫入操作(即，擦除和/或程序操作)，和/或增加記憶體單元100的可靠性。
圖2示出包括多行及多列記憶體單元(MC)的電路200的一些實施例的方塊圖。
電路200包括多個MC、多條位元線BL1-m(m是整數)、多條源極線SL1-n(n是整數)、多條字元線WL1-n、多條選擇器線S1-n、多條擦除線E1-n、控制單元202、字元線(WL)解碼器204以及位元線(BL)解碼器206。在一些實施例中，MC可分別被配置為圖1A到圖1C的記憶體單元100，使得每個MC具有相對於位元線讀取區(圖1A的114)橫向偏移的位元線寫入區(圖1A的112)，且每個MC分別呈4T2C配置。所述MC被佈置在包括行及列的記憶體陣列內。記憶體陣列的行內的MC可操作地耦合到字元線WL1-n，而記憶體陣列的列中的MC可操作地耦合到一條或多條位元線BL1-m。這使所述多個MC分別與由WL和一條或多條BL的相交界定的地址相關聯。在一些實施例中，每個MC可被配置為非揮發性記憶體(NVM)多次可編程(MTP)單元，使得每個MC的電阻值可在至少兩個電阻值之間被置位和/或複位。在進一步的實施例中，每個NVMMTP單元的電阻值可被置 位和/或複位多次(例如，可對每個單元執行大於10,000次置位和/或複位操作)。
記憶體陣列電耦合到支持電路系統，所述支持電路系統被配置成對所述多個MC執行寫入操作(即，擦除操作和/或程序操作)和/或讀取操作。在一些實施例中，支持電路系統包括控制單元202、WL解碼器204及BL解碼器206。在進一步的實施例中，控制單元202是微處理器電路。在再一些實施例中，所述多條選擇器線S1-n和/或所述多條擦除線E1-n可電耦合到控制單元202和/或WL解碼器204。控制單元202被配置成控制WL解碼器204和/或BL解碼器206，例如，控制單元202可向WL解碼器204和/或BL解碼器206供應地址(例如，所述地址與記憶體陣列中的單個MC相關聯)。在一些實施例中，WL解碼器204被配置成基於所接收的地址選擇性地向字元線WL1-n中的一者或多者、擦除線E1-n中的一者或多者和/或選擇器線S1-n中的一者或多者施加信號(例如，電流和/或電壓)。BL解碼器206被配置成基於所接收的地址而選擇性地向位元線BL1-m中的一者或多者施加信號(例如，電流和/或電壓)。在一些實施例中，所述多條源極線SL1-n電耦合到被配置成確定讀取操作的輸出的支持讀取電路系統(未示出)，例如多路複用器和/或放大器。
在一些實施例中，每個MC直接電耦合到至少兩條位元線BL1-m。舉例來說，第一位元線BL1及第二位元線BL2電耦合到記憶體單元100。在各種實施例中，第一位元線BL1直接電耦 合到位元線寫入區(例如，圖1A的112)，而第二位元線BL2直接電耦合到位元線讀取區(例如，圖1A的114)。在此種實施例中，可在寫入操作(例如，擦除或程序操作)期間利用第一BL1和/或位元線寫入區(例如，圖1A的112)來將記憶體單元100的電阻值置位，使得在位元線寫入區(例如，圖1A的112)中發生FN穿隧。在寫入操作期間，可對第二位元線BL2施加未選擇偏置電壓(unselect bias voltage)，使得位元線讀取區(例如，圖1A的114)不被選擇。此外，在對記憶體單元100執行的讀取操作期間，對第一位元線BL1施加未選擇偏置電壓，使得位元線寫入區(例如，圖1A的112)不被選擇。因此，在寫入操作期間，在位元線讀取區(例如，圖1A的114)中可不發生FN穿隧，從而增加記憶體單元100的耐久性及可靠性。
圖3示出圖1A到圖1C的記憶體單元100的一些實施例的電路圖300。圖4示出與圖1A到圖1C的記憶體單元100的一些操作條件的一些實施例對應的表400。
如圖3所示，選擇閘極SG包括彼此直接電耦合的第一選擇閘極SG1及第二選擇閘極SG2。可對選擇閘極SG施加選擇閘極電壓VSG。第一選擇電晶體N1包括第一選擇閘極SG1，且第二選擇電晶體N2包括第二選擇閘極SG2。第一選擇電晶體N1的第一選擇源極/汲極區及第二選擇電晶體N2的第一選擇源極/汲極區都電耦合到源極線SL。可對源極線SL施加源極線電壓VSL。第一存儲電晶體N3的第一存儲源極/汲極區直接電耦合到第一選擇電 晶體N1的第二選擇源極/汲極區。第二存儲電晶體N4的第一存儲源極/汲極區直接電耦合到第二選擇電晶體N2的第二選擇源極/汲極區。在一些實施例中，浮置閘極FG包括第一浮置閘極FG1及第二浮置閘極FG2。第一存儲電晶體N3包括第一浮置閘極FG1，且第二存儲電晶體N4包括第二浮置閘極FG2。第一存儲電晶體N3的第二存儲源極/汲極區直接電耦合到第一位元線BL1，且第二存儲電晶體N4的第二存儲源極/汲極區直接電耦合到第二位元線BL2。可對第一位元線BL1施加第一位元線電壓VBL1，且可對第二位元線BL2施加第二位元線電壓VBL2。
第一電容器CEN設置在浮置閘極FG與擦除節點(EN)之間。在一些實施例中，第一電容器CEN的第一電極可由基底的第一摻雜區(例如，第一電容器主動區(圖1A的110)和/或第一井區(圖1A的104))界定，且第一電容器CEN的第二電極可由浮置閘極FG界定。在一些實施例中，第一電容器CEN例如可被配置為穿隧電容器。可對第一電容器CEN的第一電極施加擦除節點電壓VEN。在一些實施例中，可對第一電容器主動區(圖1A的110)施加擦除節點電壓VEN。在進一步的實施例中，可直接對第一井區(圖1A的104)施加擦除節點電壓VEN。在各種實施例中，擦除節點電壓VEN例如可通過擦除線EL施加到第一電容器CEN的第一電極。第二電容器CWL設置在浮置閘極FG與字元線WL之間。在一些實施例中，第二電容器CWL的第一電極可由基底的第二摻雜區(例如，第二電容器主動區(圖1A的117)和/或第三井區(圖 1A的108))界定，且第二電容器CWL的第二電極可由浮置閘極FG界定。在一些實施例中，第二電容器CWL例如可被配置為具有耦合電容器。可對第二電容器CWL的第一電極施加字元線電壓VWL。在一些實施例中，可直接對第三井區(圖1A的108)施加字元線電壓VWL。在進一步的實施例中，可直接對第二電容器主動區(圖1A的117)施加字元線電壓VWL。在各種實施例中，例如可通過字元線WL對第二電容器CWL的第一電極施加字元線電壓VWL。
圖4的表400示出圖3的電路圖的各種操作條件的一些實施例。在一些實施例中，在擦除操作期間，施加到選擇閘極SG的選擇閘極電壓VSG為約0伏(V)。字元線電壓VWL例如為約0V且可施加到第三井區(圖1A的108)。擦除節點電壓VEN例如是高電壓(high voltage，HV)，且可施加到第一井區(圖1A的104)。在一些實施例中，HV可例如處於約7V到10V的範圍內、約11V到18V的範圍內、約7V到18V的範圍內或另一合適的值。第一位元線電壓VBL1例如是約0V且可施加到第一存儲電晶體N3的第二存儲源極/汲極區(例如，圖1A的第一源極/汲極區140)。第二位元線電壓VBL2例如為約0V且可施加到第二存儲電晶體N4的第二存儲源極/汲極區(例如，圖1A的第四源極/汲極區146)。源極線電壓VSL為約0V且可施加到第一選擇電晶體N1及第二選擇電晶體N2的第一選擇源極/汲極區(例如，圖1A的第三源極/汲極區144及第六源極/汲極區150)。在一些實施例中，塊狀基底電壓 VBULK為約0V，且可施加到基底(圖1A到圖1C的102)的塊狀區。在進一步的實施例中，基底(圖1A到圖1C的102)的塊狀區可為基底(圖1A到圖1C的102)的相對於第一井區、第二井區及第三井區(圖1A的104、106、108)偏移的區。在上述操作條件下，第一電容器CEN處的電壓足夠高，使得電荷載流子(例如，電子)通過FN穿隧從浮置閘極FG放電到第一電容器CEN的第一電極(例如，第一井區(圖1A的104)和/或第一電容器主動區(圖1A的110))。這部分地擦除浮置閘極FG的數據狀態，使得浮置閘極FG處於高電阻狀態。通過利用FN穿隧來擦除浮置閘極FG，可降低電路300的功耗。
在一些實施例中，圖3的電路圖300設置在記憶體單元陣列中。在此種實施例中，電路圖300表示單一記憶體單元(例如，圖2的記憶體單元100)，在擦除操作期間，對一個或多個未選擇的記憶體單元(MC)的第一存儲電晶體的第二存儲源極/汲極施加第一未選擇位元線電壓，且對所述一個或多個未選擇的MC的第二存儲電晶體的第二存儲源極/汲極區施加第二未選擇位元線電壓。在各種實施例中，在擦除操作期間，第一未選擇位元線電壓可為約0V，且第二未選擇位元線電壓可為約0V。例如，在圖2中，施加到位元線BL3-m的未選擇位元線電壓可各自為約0V，使得耦合到位元線BL3-m的MC可不被對記憶體單元100執行的擦除操作擦除。
在進一步的實施例中，在程序操作期間，選擇閘極電壓 VSG為約0V且可施加到選擇閘極SG。字元線電壓VWL例如是高電壓(HV)且可施加到第三井區(圖1A的108)。在一些實施例中，HV可例如處於約7V到10V的範圍內、約11V到18V的範圍內、約7V到18V的範圍內或另一合適的值。擦除節點電壓VEN例如是HV，且可施加到第一井區(圖1A的104)。第一位元線電壓VBL1例如是約0V且可施加到第一存儲電晶體N3的第二存儲源極/汲極區(例如，圖1A的第一源極/汲極區140)。第二位元線電壓VBL2例如為HV的約一半(例如，約HV/2)且可施加到第二存儲電晶體N4的第二存儲源極/汲極區(例如，圖1A的第四源極/汲極區146)。源極線電壓VSL為約0V且可施加到第一選擇電晶體N1及第二選擇電晶體N2的第一選擇源極/汲極區(例如，圖1A的第三源極/汲極區144及第六源極/汲極區150)。在一些實施例中，塊狀基底電壓VBULK為約0V，且可施加到基底(圖1A到圖1C的102)的塊狀區。在上述操作條件下，通過對第一電容器CEN及第二電容器CWL施加HV且對第一位元線BL1施加約0V，發生擦除操作的逆轉，使得電荷載流子(例如，電子)通過FN穿隧從第一存儲電晶體N3的第二存儲源極/汲極區注入浮置閘極FG中。在一些實施例中，電荷載流子可從位元線寫入區(圖1A的112)和/或第二井區(圖1A的106)注入。這部分地對浮置閘極FG的數據狀態進行編程，使得浮置閘極FG處於低電阻狀態。通過利用FN穿隧對浮置閘極FG進行編程，可減少電路300的功耗及編程時間(例如，寫入時間)。在進一步的實施例中，如果例如利用通 道熱電極(channel hot electrode，CHE)注入(未示出)來對浮置閘極FG進行編程，則可增加功耗及編程時間。
在進一步的實施例中，通過在程序操作期間對第二存儲電晶體N4的第二存儲源極/汲極區(例如，圖1A的第四源極/汲極區146)施加HV的約一半(例如，約HV/2)，可在程序操作期間不選擇第二存儲電晶體N4。這又會消除和/或減輕電荷載流子從第二存儲電晶體N4的第二存儲源極/汲極區注入浮置閘極FG中。因此，下伏在第二浮置閘極FG2之下的介電結構(圖1B到圖1C的134)的區段可不被FN穿隧損壞。這會增加可對浮置閘極FG執行的許多擦除、寫入和/或讀取操作，從而增加電路300的可靠性及耐久性。
在進一步的實施例中，當圖3的電路圖300被佈置在MC陣列內時，未選擇位元線電壓可被施加到一個或多個未選擇的MC。未選擇位元線電壓例如可為HV的約一半(例如，約HV/2)，使得所述一個或多個未選擇的MC不被編程。例如，在圖2中且在程序操作期間，可向位元線BL3-m施加未選擇位元線電壓。
在再一些實施例中，在讀取操作期間，選擇閘極電壓VSG為約5V且可施加到選擇閘極SG。在一些實施例中，選擇閘極電壓VSG例如可為約2.5V、3.3V或另一合適的電壓，使得第一選擇電晶體N1和/或第二選擇電晶體N2各自處於導通(ON)狀態。字元線電壓VWL例如為約1.5V且可施加到第三井區(圖1A的108)。擦除節點電壓VEN例如為約0V，且可施加到第一井區(圖 1A的104)。第一位元線電壓VBL1例如為約0V且可施加到第一存儲電晶體N3的第二存儲源極/汲極區(例如，圖1A的第一源極/汲極區140)。第二位元線電壓VBL2例如為約1.2V且可施加到第二存儲電晶體N4的第二存儲源極/汲極區(例如，圖1A的第四源極/汲極區146)。在一些實施例中，塊狀基底電壓VBULK為約0V，且可施加到基底(圖1A到圖1C的102)的塊狀區。在上述操作條件下，可在源極線SL處讀取FG浮置閘極的數據狀態。由於第二位元線電壓VBL2顯著小於為程序操作施加的電壓(例如，HV)，因此在讀取操作期間會消除和/或減少對下伏在第二浮置閘極FG2之下的介電結構(圖1B到圖1C的134)的區段的損壞。通過使位元線寫入區(圖1A的112)相對於位元線讀取區(圖1A的114)橫向偏移，讀取操作可不受在程序操作期間使用的FN穿隧影響。這又會減少和/或消除許多不準確的讀取操作，並增加電路300的可靠性及耐久性。在進一步的實施例中，施加到一個或多個未選擇的MC的未選擇位元線電壓可為約0V，例如，在圖2中，可對位元線BL3-m施加未選擇的位元線電壓。
圖5示出根據圖1A到圖1C的記憶體單元500的一些替代實施例的包括多個p通道金屬氧化物半導體(pMOS)電晶體的記憶體單元500的一些實施例的佈局圖。
在一些實施例中，第一井區104、第二井區106及第三井區108分別包含第二摻雜類型(例如，n型)。在進一步的實施例中，第一電容器主動區110、第二電容器主動區117、位元線寫入 區112及位元線讀取區114分別包含與第二摻雜類型相反的第一摻雜類型(例如，p型)。因此，在一些實施例中，所述多個電晶體N1到N4可分別被配置為p通道金屬氧化物半導體(pMOS)電晶體。
圖6示出與圖5的記憶體單元500的一些操作條件的一些實施例對應的表600。
在一些實施例中，表600示出圖5的記憶體單元500的各種操作條件，其中電晶體N1到N4被配置為pMOS電晶體。在一些實施例中，表600的擦除操作及程序操作例如可相同於圖4的表400中所示出及闡述的對圖3的電路300執行的擦除操作及程序操作。
在一些實施例中，在讀取操作期間，選擇閘極電壓VSG為約0V，字元線電壓VWL為約3.5V，擦除節點電壓VEN為約5V，第一位元線電壓VBL1為約5V，第二位元線電壓VBL2為約3.8V，源極線電壓VSL為約5V，且塊狀基底電壓VBULK為約5V。在上述操作條件下，可在第二選擇電晶體N2處讀取FG浮置閘極的數據狀態。在進一步的實施例中，施加到一個或多個未選擇的MC的未選擇位元線電壓可為約5V，例如，在圖2中，可對位元線BL3-m施加未選擇的位元線電壓。
圖7A到圖11B示出形成記憶體單元的方法的一些實施例的一系列各種視圖700a到1100b，所述記憶體單元包括上覆在第一位元線主動區及第二位元線主動區之上的浮置閘極。具有後綴 “A”的圖示出記憶體單元在各種形成過程期間的佈局圖。具有後綴“B”的圖是沿著具有後綴“A”的相應圖的切割線截取的。儘管圖7A到圖11B中所示各種視圖700a到1100b是參考一種方法來闡述，但應理解，圖7A到圖11B所示結構不限於所述方法，而是可獨立於所述方法。儘管圖7A到圖11B被闡述為一系列動作，然而應理解這些動作不進行限制，這是因為所述動作的次序可在其他實施例中被改變，且所公開的方法也適用於其他結構。在其他實施例中，所示和/或所述的一些動作可全部或部分地被省略。
如圖7A到圖7B所示，提供基底102，且在基底102中形成隔離結構103。在一些實施例中，基底102例如可為或可包含塊狀半導體基底(例如，塊狀矽基底)、絕緣體上矽(SOI)基底或另一種合適的基底材料，和/或可包含第一摻雜類型(例如，p型)。在一些實施例中，隔離結構103可通過以下方式來形成：選擇性地蝕刻基底102以在基底102中形成從基底102的正面102f延伸到基底102中的溝槽，且隨後用介電材料填充(例如，通過化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、熱氧化或另一種合適的沉積或生長製程)溝槽。在一些實施例中，介電材料例如可為或可包括二氧化矽、碳化矽、氮化矽、另一種合適的介電材料或前述材料的組合。在進一步的實施例中，可通過在正面102f上形成掩蔽層(未示出)且隨後將基底102暴露於被配置成選擇性地移除基底102的未掩蔽部分的 蝕刻劑來選擇性地蝕刻基底102。在一些實施例中，隔離結構103可例如被配置為淺溝槽隔離(shallow trench isolation，STI)結構、深溝槽隔離(deep trench isolation，DTI)結構或另一合適的隔離結構。
如圖8A到圖8B所示，可執行一個或多個選擇性離子植入製程以在基底102中形成第一井區104、第二井區106及第三井區108。在一些實施例中，第一井區104及第三井區108可各自是基底102的離散區，其具有與第一摻雜類型相反的第二摻雜類型(例如，n型)。在一些實施例中，第一摻雜類型是p型，而第二摻雜類型是n型，或反之亦然。在進一步的實施例中，第二井區106可為基底102的離散區，其具有摻雜濃度大於基底102的摻雜濃度的第一摻雜類型(例如，p型)。在一些實施例中，所述一個或多個選擇性離子植入製程可各自包括：在基底102的正面102f之上形成掩蔽層(未示出)，以及根據掩蔽層在基底102中選擇性地植入離子。在一些實施例中，在形成第一井區104、第二井區106及第三井區108之前，可在基底102內形成一個或多個N埋層(N-buried layer，NBL)(未示出)和/或一個或多個深N井(deep N-well，DNW)(未示出)，使得NBL和/或DNW下伏在第一井區104、第二井區106和/或第三井區108之下。在進一步的實施例中，在形成所述一個或多個NBL和/或DNW之後，可在基底102內形成一個或多個輸入/輸出接觸區(未示出)。在一些實施例中，所述一個或多個輸入/輸出接觸區可為被配置成有利於與基底102電連 接的基底102的摻雜區。在一些實施例中，所述一個或多個輸入/輸出接觸區可包括塊狀基底接觸區，所述塊狀基底接觸區被配置成有利於將塊狀基底電壓施加到基底102。
如圖9A到圖9B所示，在基底102的正面102f之上形成介電結構134及選擇閘極介電結構(圖1C的152)(未示出)。此外，分別在介電結構134及選擇閘極介電結構(圖1C的152)上形成浮置閘極(FG)120及選擇閘極(SG)116。在一些實施例中，介電結構134和/或選擇閘極介電結構(圖1C的152)可例如分別通過CVD、PVD、ALD、熱氧化或另一種合適的沉積或生長製程來沉積。在再一些實施例中，介電結構134和/或選擇閘極介電結構(圖1C的152)可分別例如為或可分別包含二氧化矽、高介電常數介電材料或另一種合適的介電材料。此外，可在介電結構134上沉積(例如，通過CVD、PVD、ALD、濺射或另一種合適的生長或沉積製程)FG120，且可在選擇閘極介電結構(圖1C的152)上沉積(例如，通過CVD、PVD、ALD、濺射或另一種合適的生長或沉積製程)SG116。隨後，可根據掩蔽層(未示出)將FG120、SG116、介電結構134及選擇閘極介電結構(圖1C的152)圖案化。在再一些實施例中，FG120和/或SG116例如可分別為或可分別包含多晶矽(例如本質多晶矽和/或摻雜多晶矽)、鋁、另一種合適的導電材料或前述材料的組合。
還如圖9A到圖9B所示，FG120是從第一井區104之上橫向延伸到第三井區108之上的連續導電結構。在一些實施例中， 上覆在第一井區104之上的FG120的第一FG部分122可具有寬度w1，且上覆在第二井區106之上的FG120的第二FG部分124可具有比第一FG部分122的寬度w1大的寬度w2。此外，FG120的第三FG部分126可具有比第二FG部分124的寬度w2大的寬度w3。
如圖10A到圖10B所示，沿FG120的側壁及SG116的側壁形成側壁間隔件結構118。在一些實施例中，側壁間隔件結構118可通過以下方式來形成：在基底102之上且沿著FG120及SG116的側壁沉積(例如，通過CVD、PVD、ALD、熱氧化等)側壁間隔件材料；以及隨後將間隔件材料圖案化以從水平表面移除間隔件材料，從而形成側壁間隔件結構118。在一些實施例中，側壁間隔件結構118例如可為或可包含氮化矽、碳化矽或另一種合適的介電材料。在一些實施例中，在形成側壁間隔件結構118之前，可在基底102內形成輕摻雜區136，且輕摻雜區136可與SG116的一個或多個側壁及FG120的一個或多個側壁對準。輕摻雜區136可例如通過根據掩蔽層(未示出)選擇性地將離子植入基底102中來形成。在一些實施例中，輕摻雜區136可包含第二摻雜類型(例如，n型)。
此外，如圖10A到圖10B所示，在基底102內形成第一電容器主動區110、位元線寫入區112、位元線讀取區114及第二電容器主動區117。第一電容器主動區110形成在第一FG部分122的相對側上且形成在第一井區104內。位元線寫入區112及位元 線讀取區114分別形成在第二FG部分124的相對側及第二井區106內的SG116的相對側上。第二電容器主動區117形成在第三井區108內的第三FG部分126的側壁周圍。在一些實施例中，第一電容器主動區110、位元線寫入區112、位元線讀取區114及第二電容器主動區117可各自通過選擇性離子植入製程形成，所述選擇性離子植入製程利用設置在基底102的正面102f之上的掩蔽層(未示出)來選擇性地將摻雜劑植入基底102中。在進一步的實施例中，第一電容器主動區110、位元線寫入區112、位元線讀取區114及第二電容器主動區117可各自包含第二摻雜類型(例如，n型)。這又界定多個電晶體N1到N4及多個電容器CEN、CWL。在再一些實施例中，位元線寫入區112相對於位元線讀取區114橫向偏移非零距離。
如圖11A到圖11B所示，在基底102之上形成多個導通孔130，且所述多個導通孔130可接觸基底102的導電結構(例如，SG116)和/或摻雜區。此外，在基底102之上形成內連線介電結構132。在一些實施例中，導通孔130不形成在FG120之上，使得內連線介電結構132沿著FG120的上表面連續延伸。在一些實施例中，導通孔130例如可為或可包含鋁、銅、鎢、鉭、另一種合適的導電材料或前述材料的組合。在各種實施例中，導通孔130可通過單鑲嵌製程形成。內連線介電結構132可為或可包括多個層間介電(inter-level dielectric，ILD)層。ILD層例如可各自為或可各自包含二氧化矽、低介電常數介電材料、極低介電常數介 電材料、另一種合適的介電材料或前述材料的組合。在各種實施例中，內連線介電結構132可例如通過CVD、PVD、ALD或另一種合適的沉積製程來沉積。在再一些實施例中，可通過單鑲嵌製程和/或雙鑲嵌製程在導通孔130之上形成附加導通孔(未示出)和/或多條導電線(未示出)。
如圖12中所示，形成記憶體單元的方法的一些實施例的流程圖1200，所述記憶體單元包括上覆在第一位元線主動區及第二位元線主動區之上的浮置閘極。儘管在本文中將圖12的流程圖1200示出並闡述為一系列動作或事件，然而應理解，此類動作或事件的所示排序不應被解釋為具有限制性意義。例如，一些動作可以不同的次序發生和/或與除本文中所示和/或闡述的動作或事件以外的其他動作或事件同步地發生。此外，可能並不需要所有所示動作來實施本文中的說明的一個或多個方面或實施例，且本文中所繪示的一個或多個動作可以一個或多個單獨的動作和/或階段施行。
在動作1202中，在基底中形成隔離結構。圖7A及圖7B示出對應於動作1202的一些實施例的各種視圖700a及700b。
在動作1204中，在基底內形成第一井區、第二井區及第三井區。第二井區橫向地位於第一井區與第三井區之間。圖8A及圖8B示出對應於動作1204的一些實施例的各種視圖800a及800b。
在動作1206中，在基底之上形成第一浮置閘極(FG)及 選擇閘極(SG)。FG從第一井區連續地橫向延伸到第三井區，且SG上覆在第二井區之上。圖9A及圖9B示出對應於動作1206的一些實施例的各種視圖900a及900b。
在動作1208中，在基底內形成第一電容器主動區、位元線寫入區、位元線讀取區及第二電容器主動區，從而界定多個電容器及多個電晶體。位元線寫入區及位元線讀取區設置在第二井區內且彼此橫向偏移。圖10A及圖10B示出對應於動作1208的一些實施例的各種視圖1000a及1000b。
在動作1210中，在基底之上形成導通孔及內連線介電結構。圖11A及圖11B示出對應於動作1210的一些實施例的各種視圖1100a及1100b。
圖13A-13C示出根據本公開的一些實施例的記憶體單元1300的各種視圖。記憶體單元1300可以包括圖1到圖1C中的記憶體單元100的一些方面(反之亦然)。因此，以上關於圖1到圖1C所說明的特徵和/或參考符號也可應用於圖13A-13C的存儲單元1300。圖13A示出從基底102的正面102f看的記憶體單元1300的一些實施例的佈局圖。圖13B示出沿著圖13A的線A-A’截取的一些實施例的記憶體單元1300的截面圖。圖13C示出沿著圖13B的線B-B’截取的各種實施例的記憶體單元1300的截面圖。
記憶體單元100包括設置在基底102內的隔離結構103。隔離結構103從正面102f延伸到正面102f下方的點。隔離結構103可以例如被配置為淺溝槽隔離(STI)結構或另一種合適的隔 離結構。隔離結構103可以例如是或包括二氧化矽，氮化矽，碳化矽，碳氧化矽，氧氮化矽，其他介電材料或前述的任意組合。另外，隔離結構103被配置為劃分基底102的裝置區，其中第一井區104，第二井區106和第三井區108設置在基底102的裝置區內。因此，隔離結構103橫向地包圍第一井區104，第二井區106和第三井區108，並且被配置為將第一井區104，第二井區106和第三井區108彼此電隔離。在一些實施例中，第二井區106可以被稱為中間井區，第一井區104可以被稱為第一外部井區，第三井區108可以被稱為第二外部井區。
此外，隔離結構103包括橫向設置在第一外圍隔離段103p1和第二外圍隔離段103p2之間的中間隔離段103m。在各種實施例中，中間隔離段103m的頂面設置在第一和第二外圍隔離段103p1、103p2的頂面下方。在進一步的實施例中，中間隔離段103m的底面設置在第一和第二外圍隔離段103p1、103p2的底面上方。中間隔離段103m設置在第二井區106的中間區中。浮置閘極120從第一外圍隔離段103p1連續地延伸穿過中間隔離段103m，到達隔離結構的第二外圍隔離段103p2。另外，浮置閘極120從中間隔離段103m的第一側壁1302沿著中間隔離段103m的頂面連續延伸到中間隔離段103m的第二側壁1304。第一浮置閘極FG1和第二浮置閘極FG2設置在中間隔離段103m的相對側。第一選擇閘極SG1和第二選擇閘極SG2設置在中間隔離段103m的相對側。
此外，電介結構134包括第一介電段134s1和第二介電段134s2。第一介電段134s1設置在第一浮置閘極FG1與第二井區106之間，並且沿著中間隔離段103m的第一側壁1302設置。第二介電段134s2設置在第二浮置閘極FG2與第二井區106之間，並且沿著中間隔離段103m的第二側壁1304設置。因此，第一和第二介電段134s1、134s2在橫向上彼此間隔開非零距離。
在一些實施例中，位元線寫入區112和位元線讀取區114設置在隔離結構103的中間隔離段103m的相對側上。例如，位元線寫入區112沿中間隔離段103m的第一側壁1302連續地延伸，且位元線讀取區114沿中間隔離段103m的第二側壁1304連續地延伸。隔離結構103的中間隔離段103m被配置為將位元線寫入區112和位元線讀取區114彼此電隔離。例如，在記憶體單元1300上執行的編程操作期間，可以通過福勒-諾德海姆(FN)穿隧將電荷載子(例如，電子)從位元線寫入區112的第一源極/汲極區140注入到浮置閘極120中。在這樣的實施例中，編程操作可能損壞設置在第一浮置閘極FG1與第二井區106和/或位元線寫入區112之間的介電結構134的第一介電段134s1。此外，在編程操作期間，隔離結構103的中間隔離段103m被配置為防止電荷載子穿過第二井區106到達位元線讀取區114。因此，中間隔離段103m增加了位元線寫入區112和位元線讀取區114之間的電隔離，從而提高了記憶體單元1300的性能。
在進一步的實施例中，在對記憶體單元1300執行的讀取 操作期間，可以通過第二存儲電晶體N4和第二選擇電晶體N2在位元線讀取區114的第六源極/汲極區150處存取記憶體單元1300的數據狀態。在這樣的實施例中，由於位元線寫入區112和位元線讀取區114設置在隔離結構103的中間隔離段103m的相對側上，因此，由編程操作對介電結構134的第一介電段134s1的損壞可以不會不利地影響在存儲單元1300上執行的讀取操作。例如，借助於隔離結構103的中間隔離段103m，第二介電段134s2與第一介電段134s1橫向偏移，使得第二介電段134s2可以不被編程操作損壞。這可以減輕不准確的讀取操作，增加可以在記憶體單元1300上執行的編寫操作(即，擦除和/或編程操作)的數量，和/或增加記憶體單元1300的可靠性。
圖14示出了沿著圖13A的線A-A′截取的記憶體單元1300的一些替代實施例的截面圖，其中，隔離結構103的中間隔離段103m的頂面垂直對準第一和第二外圍隔離段103p1、103p2的頂面。在進一步的實施例中，隔離結構103的中間隔離段103m的底面與第一和第二外圍隔離段103p1、103p2的底面垂直對準。這部分地可以進一步增加位元線寫入區(圖13A的112)和位元線讀取區(圖13A的114)之間的電隔離。
圖15A-19B示出了用於形成記憶體單元的第二方法的一些實施例的一系列各種視圖1500a-1900b，所述記憶體單元包括上覆在第一位元線主動區和第二位元線主動區上的浮置閘極。帶後綴“A”的圖示出了各種形成過程期間的記憶體單元的佈局圖。帶 有後綴“B”的圖形是沿帶有後綴“A”的相應圖形的剖面線截取的。儘管在圖15A到圖19B中示出的各種視圖1500a-1900b參考第二方法描述，應該理解的是，圖15A-19B所示的結構並非限制於第二方法，而是可以獨立分離於第二方法。雖然圖15A到圖19B被描述為一系列動作，應理解，這些動作並不限於在其他實施例中可以改變順序的動作，並且所公開的方法也適用於其他結構。在其他實施例中，可以完全或部分省略圖示和/或描述的一些動作。
如圖15A至圖15B所示，提供基底102，並且在基底102中形成隔離結構103。在一些實施例中，隔離結構103延伸到基底102的正面102f中並且形成為使得隔離結構103劃分出基底102的裝置區1502。在各種實施例中，基底102的裝置區1502包括一個或多個多邊形區，使得隔離結構108具有一個或多個多邊形環形佈局。
在一些實施例中，基底102可以例如是或包括塊狀半導體基底(例如，塊狀矽基底)，絕緣體上矽(SOI)基底或其他合適的基底材料和/或可以包括第一摻雜類型(例如，p型)。在一些實施例中，可以通過選擇性地蝕刻基底102以在基底102中形成溝槽來形成隔離結構103，該溝槽從基底102的正面102f延伸到基底102中，並且隨後以介電材料填充(例如通過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、熱氧化法或其他適合的沉積或生長製程)溝槽。在一些實施例中，介電材 料可以例如是或包括二氧化矽、碳化矽、氮化矽、其他合適的介電材料或前述的組合。在進一步的實施例中，可以通過在正面102f上形成掩模層(未示出)並隨後將基底102暴露於蝕刻劑中來選擇性地蝕刻基底102，蝕刻劑被配置為選擇性地移除基底102的未遮掩部分。在一些實施例中，隔離結構103可以例如被配置為淺溝槽隔離(STI)結構，深溝槽隔離(DTI)結構或其他合適的隔離結構。隔離結構103包括在第一外圍隔離段103p1和第二外圍隔離段103p2之間橫向地設置的中間隔離段103m。在各個實施例中，中間隔離段103m的頂面設置在第一和第二外圍隔離段103p1、103p2的頂面下方。在又一些實施例中，中間隔離段103m的底面設置在第一和第二外圍隔離段103p1、103p2的底面上方。
如圖16A到16B所示，可以執行一個或多個選擇性離子植入製程以在基底102的裝置區(圖15A-15B的1502)中形成第一井區104，第二井區106和第三井區108。在一些實施例中，第一井區104和第三井區108各自可以是基底102的離散區，其具有與第一摻雜類型相反的第二摻雜類型(例如，n型)。在一些實施例中，第一摻雜類型是p型且第二摻雜類型是n型，反之亦然。在其他實施例中，第二井區106可以是具有第一摻雜類型(例如，p型)的基底102的離散區，其摻雜濃度大於基底102的摻雜濃度。在一些實施例中，一個或更多個選擇性離子植入製程可各自包括：在基底102的正面102f上形成掩模層(未示出)，並根據掩模層將離子選擇性地植入到基底102中。在一些實施例中，在形 成第一、第二和第三井區104、106、108之前，可以在基底102內形成一個或多個N埋層(NBLs)(未示出)和/或一個或多個深N井(DNWs)(未示出)，使得NBLs和/或DNWs位於第一，第二和/或第三井區104、106、108之下。在進一步的實施例中，在形成一個或多個NBLs和/或DNWs之後，可以在基底102內形成一個或多個輸入/輸出接觸區(未示出)。在一些實施例中，一個或多個輸入/輸出接觸區可以是基底102的摻雜區，其被配置為促進與基底102的電連接。在一些實施例中，一個或多個輸入/輸出接觸區可以包括塊狀基底接觸區，其被配置為有助於將塊狀基底電壓施加到基底102。
另外，如圖16B的截面圖1600b所示，隔離結構103的中間隔離段103m設置在第二井區106的中間區內。在一些實施例中，第二井區106從中間隔離段103m的第一側壁沿著中間隔離段103m的底面延伸到中間隔離段103m的第二側壁。此外，第二井區106從隔離結構103的第一外圍隔離段103p1連續地延伸到隔離結構103的第二外圍隔離段103p2。
如圖17A-17B所示，在基底102的正面102f上方形成介電結構134和選擇閘極介電結構(圖13C的152)(未示出)。此外，浮置閘極(FG)120和選擇閘極(SG)116分別形成在介電結構134和選擇閘極介電結構(圖13C的152)上。在一些實施例中，介電結構134和/或選擇閘極介電結構(圖13C的152)可以例如分別通過CVD、PVD、ALD、熱氧化法或其他合適的沉積 或生長製程來沉積。在又一些實施例中，介電結構134和/或選擇閘極介電結構(圖13C的152)可以分別例如是或包括二氧化矽、高k介電材料或其他合適的介電材料。此外，浮置閘極120可以沉積(例如，通過CVD、PVD、ALD、濺鍍或其他合適的生長或沉積製程)在介電結構134上，並且選擇閘極116可以沉積(例如，通過CVD、PVD、ALD、濺鍍或其他合適的生長或沉積製程)在選擇閘極介電結構(圖13C的152)上。隨後，可以根據掩膜層(未示出)對浮置閘極120、選擇閘極116、介電結構134和選擇閘極介電結構(圖13C的152)進行圖案化。在又一些實施例中，浮置閘極120和/或選擇閘極116可以例如分別是或包括諸如本質多晶矽和/或摻雜的多晶矽、鋁、其他合適的導電材料或前述的組合。
同樣地如圖17A至圖17B所示，浮置閘極120是連續的導電結構，其從第一井區104上方橫向延伸至第三井區108上方。在一些實施例中，上覆第一井區104的浮置閘極120的第一FG部分122可以具有寬度w1，上覆第二井區106的浮置閘極120的第二FG部分124的寬度w2可以大於第一FG部分122的寬度w1。此外，FG120的第三FG部分126的寬度w3可以大於第二FG部分124的寬度w2。此外，介電結構134沿著隔離結構103的中間隔離段103m的相對側壁設置。在一些實施例中，FG 120從第一外圍隔離段103p1沿著中間隔離段103m連續地延伸到隔離結構103的第二外圍隔離段103p2。此外，在中間隔離段103m上方的 FG120的第一高度小於在隔離結構103的第一外圍隔離段103p1和/或第二外圍隔離段103p2上方的FG 120的第二高度。再者，FG 120從中間隔離段103m的第一側壁沿著中間隔離段103m的頂面連續延伸到中間隔離段103m的第二側壁。介電結構134接觸中間隔離段103m的第一側壁和中間隔離段103m的第二側壁。
如圖18A-18B所示，沿著FG 120的側壁和SG 116的側壁形成側壁間隔件結構118。在一些實施例中，形成側壁間隔件結構118可以通過在基底102上方且沿著FG 120和SG 116的側壁沉積(例如，通過CVD、PVD、ALD、熱氧化法等)間隔件材料；然後圖案化間隔件材料以從水平表面去除間隔件材料，從而，形成側壁間隔件結構118。在一些實施例中，側壁間隔件結構118可以例如是或包括氮化矽，碳化矽或其他合適的介電材料。在一些實施例中，在形成側壁間隔件結構118之前，輕摻雜區136可以形成在基底102內，並且可以與SG 116的一個或多個側壁和FG 120的一個或多個側壁對準。例如，可以通過根據掩模層(未示出)將離子選擇性地植入到基底102中來形成輕摻雜區136。在一些實施例中，輕摻雜區136可以包括第二摻雜類型(例如，n型)。
此外，如圖18A至圖18B所示，在基底102內形成第一電容器主動區110、位元線寫入區112、位元線讀取區114和第二電容器主動區117。第一電容器主動區110形成在第一FG部分122的相對側上，且形成在第一井區104內。位元線寫入區112和位線讀取區114分別形成在第二FG部分124的相對側和SG 116的 相對側上，且在第二阱區106內。在第三井區108內的第三FG部分126的側壁周圍形成第二電容器主動區117。在一些實施例中，第一電容器主動區110，位元線寫入區112，位元線讀取區114和第二電容器主動區110可以各自通過選擇性離子植入製程來形成，所述選擇性離子植入製程利用設置在基底102的正面102f上方的掩模層(未示出)來將摻子選擇性地植入到基底102中。在其他實施例中，第一電容器主動區110、位元線寫入區112、位元線讀取區114和第二電容器主動區117可各自包括第二摻雜類型(例如，n型)。這繼而形成多個電晶體N1-N4和多個電容器CEN，CWL。在又一些實施例中，位元線寫入區112與位元線讀取區114橫向偏移非零距離。
此外，如圖18A所示，位元線寫入區112和位元線讀取區114形成在隔離結構103的中間隔離段103m的相對側。隔離結構103的中間隔離段103m被配置為將位元線寫入區112與位元線讀取區114電隔離。在進一步的實施例中，側壁間隔件結構118直接上覆在隔離結構103的中間隔離段103m上。沿著FG 120的側壁設置的側壁間隔件結構118從第一外圍隔離段103p1沿著中間隔離部分103m連續地延伸到隔離結構103的第二外圍隔離段103p2。沿著SG 116的側壁設置的間隔件結構118連續地從第二外圍隔離段103p2延伸到隔離結構103的中間隔離段103m。
如圖19A至19B所示，多個導電通孔130形成在基底102上方，且可以接觸導電結構(例如，SG 116)和/或基底102的摻 雜區。此外，內連線介電結構132形成在基底102上方。在一些實施例中，未在FG 120上方形成導電通孔130，使得內連線介電結構132沿著FG 120的上表面連續延伸。在一些實施例中，導電通孔130可以例如是或包括鋁、銅、鎢、鉭、其他合適的導電材料或前述的組合。在各種實施例中，導電通孔130可以通過單鑲嵌製程形成。內連線介電結構132可以是或包括多個層間介電(ILD)層。ILD層可以例如各自是或包括二氧化矽、低k介電材料、極低k介電材料、其他合適的介電材料或前述的組合。在各種實施例中，內連線介電結構132可以例如通過CVD、PVD、ALD或其他合適的沉積製程來沉積。在又一實施例中，可以通過單鑲嵌製程和/或雙鑲嵌製程在導電通孔130上方形成附加的導電通孔(未示出)和/或多條導線(未示出)。
如圖20所示，用於形成記憶體單元的第二方法的一些實施例的流程圖2000，所述記憶體單元包括上覆第一位元線主動區和第二位元線主動區的浮置閘極。儘管本文將圖20的流程圖2000繪示和描述為一系列的動作或事件，但是應當理解，這樣的動作或事件在圖式中的順序不應以限制性的意義來解釋。例如，除了本文繪示和/或描述的那些動作或事件之外，某些動作可以以不同的順序發生和/或與其他動作或事件同時發生。此外，實現本文描述的一個或多個方面或實施例可以不需要全部的繪示的動作，並且本文描述的一個或多個動作可以在一個或多個單獨的動作和/或階段中執行。
在動作2002，在基底中形成隔離結構，使得隔離結構包括橫向地設置在第一外圍隔離段和第二外圍隔離段之間的中間隔離段。圖15A和15B示出了對應於動作2002的一些實施例的各種視圖1500a和1500b。
在動作2004，在基底內形成第一井區、第二井區和第三井區。第二井區在橫向上位於第一井區和第三井區之間，並且隔離結構的中間隔離段設置在第二井區內。圖16A和圖16B示出了對應於動作2004的一些實施例的各種視圖1600a和1600b。
在動作2006，在基底上方形成第一浮置閘極(FG)和選擇閘極(SG)。FG從第一井區連續地橫向延伸到第三井區。此外，SG上覆第二井區和隔離結構的中間隔離段。圖17A和17B示出了對應於動作2006的一些實施例的各種視圖1700a和1700b。
在動作2008，在基底內形成第一電容器主動區、位元線寫入區、位元線讀取區和第二電容器主動區，從而限定了多個電容器和多個電晶體。位元線寫入區和位元線讀取區設置在第二井區內，並設置在隔離結構的中間隔離段的相對側。圖18A和圖18B示出了對應於動作2008的一些實施例的各種視圖1800a和1800b。
在動作2010，在基底上方形成導電通孔和內連線介電結構。圖19A和19B示出了對應於動作2010的一些實施例的各種視圖1900a和1900b。
因此，在一些實施例中，本公開涉及一種包括設置於基底上方和/或基底內的多個電容器及多個電晶體的記憶體單元，其 中所述記憶體單元呈雙電容器四電晶體(2C4T)配置。所述記憶體單元包括分別設置在井區內且彼此橫向偏移的位元線寫入區及位元線讀取區。隔離結構設置在基底內，使得隔離結構包括橫向的設置在位元線寫入區和位元線讀取區之間的中間隔離段。
在一些實施例中，本申請提供了一種積體晶片，所述積體晶片包括設置在基底內的第一井區，第二井區和第三井區，其中第二井區在第一井區和第三井區之間橫向地隔開；隔離結構設置在基底的正面內，其中隔離結構橫向地圍繞第一井區、第二井區和第三井區；浮置閘極上覆在基底的正面，其中浮置閘極連續地從第一井區橫向延伸到第三井區；介電結構設置在基底和浮置閘極之間；位元線寫入區設置在第二井區內，其中位元線寫入區包括設置在浮置閘極的相對側上的源極/汲極區；位元線讀取區設置在第二井區內並且與位元線寫入區橫向偏移非零距離，其中位元線讀取區包括設置在浮置閘極的相對側上的源極/汲極區。在一些實施例中，所述位元線寫入區的寬度小於所述位元線讀取區的寬度。在一些實施例中，所述浮置閘極在所述第一井區上方具有第一寬度，所述浮置閘極在所述第二井區上方具有第二寬度，並且所述浮置閘極在所述第三井區上方具有第三寬度，其中所述第一寬度小於所述第二寬度，且所述第二寬度小於所述第三寬度。在一些實施例中，所述隔離結構包括設置在所述第二井區內的中間隔離段，其中所述位元線寫入區沿著所述中間隔離段的第一側壁設置，且所述位元線讀取區沿著所述中間隔離段的第二側壁設 置，其中所述第一側壁相對於所述第二側壁。在一些實施例中，所述第二井區從所述第一側壁沿著所述中間隔離段的底面連續地延伸到所述第二側壁。在一些實施例中，所述介電結構包括彼此橫向地偏移非零距離的第一介電段和第二介電段，其中所述第一介電段沿著所述中間隔離段的所述第一側壁設置，且所述第二介電段沿著所述中間隔離段的所述第二側壁設置。在一些實施例中，所述隔離結構還包括第一外圍隔離段和第二外圍隔離段，其中所述中間隔離段橫向地設置在所述第一外圍隔離段和所述第二外圍隔離段之間，其中所述浮置閘極從所述第一外圍隔離段沿著所述中間隔離段連續地橫向延伸到所述第二個外圍隔離段。在一些實施例中，其中所述浮置閘極在所述中間隔離段上的高度小於所述浮置閘極在所述第一外圍隔離段上的高度。在一些實施例中，所述中間隔離段的底面在垂直地在所述第一外圍隔離段的底面上方。
在一些實施例中，本申請提供一種積體晶片，所述積體晶片包括設置在基底內的井區；設置在基底的正面內的隔離結構，其中隔離結構橫向地包圍井區；設置在井區內的位元線寫入區；設置在井區內且與位元線寫入區橫向偏移非零距離的位元線讀取區；第一存儲電晶體，其包括設置在位元線寫入區內的源極/汲極區和包括浮置閘極的第一浮置閘極部分的第一閘電極，其中第一存儲電晶體的源極/汲極區設置在浮置閘極的相對側，其中浮置閘極上覆基底的井區；以及第二存儲電晶體，其包括設置在位 元線讀取區內的源極/汲極區和包括浮置閘極的第二浮置閘極部分的第二閘電極，其中第二存儲電晶體的源極/汲極區設置在浮置閘極的相對側。在一些實施例中，所述隔離結構包括第一外圍隔離段、第二外圍隔離段和橫向地設置在所述第一外圍隔離段和所述第二外圍隔離段之間的中間隔離段，其中所述第一存儲電晶體的所述源極/汲極區沿著所述中間隔離段的第一側壁設置，且其中所述第二存儲電晶體的所述源極/汲極區沿著所述中間隔離段的第二側壁設置，其中所述第一側壁相對於所述第二側壁。在一些實施例中，橫向地設置在所述第一外圍隔離段和所述中間隔離段之間的所述浮置閘極的第一高度小於所述中間隔離段上方的所述浮置閘極的第二高度。在一些實施例中，中所述中間隔離段的寬度小於所述第一外圍隔離段的寬度，並且所述中間隔離段的寬度小於所述第二外圍隔離段的寬度。在一些實施例中，所述井區沿著所述中間隔離段的底面從所述第一外圍隔離段的側壁連續地延伸到所述第二外圍隔離段的側壁。在一些實施例中，積體晶片還包括：第一選擇電器晶體，包括設置在所述位元線寫入區內的源極/汲極區以及包括選擇閘極的第一選擇閘極部分的第一選擇閘電極，其中所述第一選擇電晶體沿著所述中間隔離段的所述第一側壁設置；以及第二選擇電晶體，包括設置在所述位元線讀取區內的源極/汲極區和包括所述選擇閘極的第二選擇閘極部分的第二選擇閘電極，其中所述第二選擇晶體管沿著所述中間隔離段的所述第二側壁設置。在一些實施例中，所述選擇閘極從所述第二外圍隔離 段連續地橫向延伸到所述中間隔離段，其中所述選擇閘極相對於所述第一外圍隔離段橫向地偏移非零距離。
在一些實施例中，本申請提供了一種用於形成記憶體裝置的方法，所述方法包括在基底中形成隔離結構，其中隔離結構包括界定基底的裝置區的內側壁；摻雜基底以在基底的裝置區內形成中間井區；在中間井區的至少一部分和隔離結構的至少一部分上形成浮置閘極；以及摻雜基底以在中間井區的第一部分內形成位元線讀取區，並在中間井區的第二部分內形成位元線寫入區，其中位元線讀取區包括在浮置閘極的相對側上的源極/汲極區，且位元線寫入區包括在浮置閘極的相對側上的源極/汲極區，其中中間井區的第一部分與中間井區的第二部分橫向偏移非零值距離。在一些實施例中，所述隔離結構包括第一外圍隔離段、第二外圍隔離段和設置在所述第一外圍隔離段和所述第二外圍隔離段之間的中間隔離段，其中所述中間隔離段橫向地設置在所述中間井區的所述第一部分和所述中間井區的所述第二部分之間。在一些實施例中，所述位元線寫入區沿著所述中間隔離段的第一側壁設置，其中所述位元線讀取區沿著所述中間隔離段的第二側壁設置，且其中所述第一側壁相對於所述第二側壁。在一些實施例中，所述浮置閘極和所述基底之間形成介電結構，使得所述介電結構包括設置在所述中間隔離段的相對側上的第一介電段和第二介電段。
以上概述了若干實施例的特徵，以使所屬領域中的技術 人員可更好地理解本公開的各個方面。所屬領域中的技術人員應理解，其可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域的技術人員還應認識到，此類等效構造不背離本公開的精神及範圍，且其可在不背離本公開的精神及範圍的情況下進行各種改變、替代及改變。
1200:流程圖
1202、1204、1206、1208、1210:動作

Claims (10)

  1. 一種積體晶片，包括：第一井區、第二井區以及第三井區，設置於基底內，其中所述第二井區在所述第一井區與所述第三井區之間橫向地隔開；隔離結構，設置在所述基底的一正面內，其中所述隔離結構橫向地圍繞所述第一井區、所述第二井區和所述第三井區；浮置閘極，上覆在所述基底的所述正面，其中所述浮置閘極連續地從所述第一井區橫向延伸到所述第三井區；選擇閘極，上覆在所述第二井區之上；介電結構，設置在所述基底和所述浮置閘極之間；位元線寫入區，設置在所述第二井區內，其中所述位元線寫入區包括設置在所述浮置閘極的相對側上以及所述選擇閘極的相對側上的多個源極/汲極區；以及位元線讀取區，設置在所述第二井區內並且與所述位元線寫入區橫向地偏移非零距離，其中所述位元線讀取區包括設置在所述浮置閘極的所述相對側上以及所述選擇閘極的所述相對側上的多個源極/汲極區。
  2. 如請求項1所述的積體晶片，其中所述浮置閘極在所述第一井區上方具有第一寬度，所述浮置閘極在所述第二井區上方具有第二寬度，並且所述浮置閘極在所述第三井區上方具有第三寬度，其中所述第一寬度小於所述第二寬度，且所述第二寬度小於所述第三寬度。
  3. 如請求項1所述的積體晶片，其中所述隔離結構包括設置在所述第二井區內的中間隔離段，其中所述位元線寫入區沿著所述中間隔離段的第一側壁設置，且所述位元線讀取區沿著所述中間隔離段的第二側壁設置，其中所述第一側壁相對於所述第二側壁。
  4. 一種積體晶片，包括：井區，設置在基底內；隔離結構，設置在基底的正面內，其中所述隔離結構橫向地包圍所述井區；位元線寫入區，設置在所述井區內；位元線讀取區，設置在所述井區內且與所述位元線寫入區橫向地偏移非零距離的；第一存儲電晶體，包括設置在所述位元線寫入區內的源極/汲極區和包括浮置閘極的第一浮置閘極部分的第一閘電極，其中所述第一存儲電晶體的所述源極/汲極區設置在所述浮置閘極的相對側，其中所述浮置閘極上覆所述基底的所述井區；以及第二存儲電晶體，包括設置在所述位元線讀取區內的源極/汲極區和包括所述浮置閘極的第二浮置閘極部分的第二閘電極，其中所述第二存儲電晶體的所述源極/汲極區設置在所述浮置閘極的相對側；第一選擇電晶體，包括設置在所述位元線寫入區內的其他源極/汲極區以及包括選擇閘極的第一選擇閘極部分的第一選擇閘電 極；以及第二選擇電晶體，包括設置在所述位元線讀取區內的其他源極/汲極區以及包括所述選擇閘極的第二選擇閘極部分的第二選擇閘電極。
  5. 如請求項4所述的積體晶片，其中所述隔離結構包括第一外圍隔離段、第二外圍隔離段和橫向地設置在所述第一外圍隔離段和所述第二外圍隔離段之間的中間隔離段，其中所述第一存儲電晶體的所述源極/汲極區沿著所述中間隔離段的第一側壁設置，且其中所述第二存儲電晶體的所述源極/汲極區沿著所述中間隔離段的第二側壁設置，其中所述第一側壁相對於所述第二側壁，其中橫向地設置在所述第一外圍隔離段和所述中間隔離段之間的所述浮置閘極的第一高度小於所述中間隔離段上方的所述浮置閘極的第二高度。
  6. 如請求項4所述的積體晶片，其中所述隔離結構包括第一外圍隔離段、第二外圍隔離段和橫向地設置在所述第一外圍隔離段和所述第二外圍隔離段之間的中間隔離段，其中所述第一存儲電晶體的所述源極/汲極區沿著所述中間隔離段的第一側壁設置，且其中所述第二存儲電晶體的所述源極/汲極區沿著所述中間隔離段的第二側壁設置，其中所述第一側壁相對於所述第二側壁，其中所述中間隔離段的寬度小於所述第一外圍隔離段的寬度，並且所述中間隔離段的寬度小於所述第二外圍隔離段的寬度。
  7. 如請求項4所述的積體晶片，其中所述隔離結構包括第一外圍隔離段、第二外圍隔離段和橫向地設置在所述第一外圍隔離段和所述第二外圍隔離段之間的中間隔離段，其中所述第一存儲電晶體的所述源極/汲極區沿著所述中間隔離段的第一側壁設置，且其中所述第二存儲電晶體的所述源極/汲極區沿著所述中間隔離段的第二側壁設置，其中所述第一側壁相對於所述第二側壁，其中所述井區沿著所述中間隔離段的底面從所述第一外圍隔離段的側壁連續地延伸到所述第二外圍隔離段的側壁。
  8. 如請求項4所述的積體晶片，其中所述隔離結構包括第一外圍隔離段、第二外圍隔離段和橫向地設置在所述第一外圍隔離段和所述第二外圍隔離段之間的中間隔離段，其中所述第一存儲電晶體的所述源極/汲極區沿著所述中間隔離段的第一側壁設置，且其中所述第二存儲電晶體的所述源極/汲極區沿著所述中間隔離段的第二側壁設置，其中所述第一側壁相對於所述第二側壁，其中所述第一選擇電晶體沿著所述中間隔離段的所述第一側壁設置，其中所述第二選擇晶體管沿著所述中間隔離段的所述第二側壁設置。
  9. 一種形成記憶體裝置的方法，所述方法包括：在基底中形成隔離結構，其中所述隔離結構包括界定所述基底的裝置區的內側壁；摻雜所述基底以在所述基底的所述裝置區內形成中間井區；形成浮置閘極在至少一部分的所述中間井區和至少一部分的 所述隔離結構上；形成選擇閘極在至少另一部分的所述中間井區上；以及摻雜所述基底以在所述中間井區的第一部分內形成位元線讀取區，並在所述中間井區的第二部分內形成位元線寫入區，其中所述位元線讀取區包括在所述浮置閘極的相對側上以及在所述選擇閘極的相對側上的多個源極/汲極區，且所述位元線寫入區包括在所述浮置閘極的所述相對側上以及在所述選擇閘極的所述相對側上的多個源極/汲極區，其中所述中間井區的所述第一部分與所述中間井區的所述第二部分橫向偏移非零值距離。
  10. 如請求項9所述的方法，其中所述隔離結構包括第一外圍隔離段、第二外圍隔離段和設置在所述第一外圍隔離段和所述第二外圍隔離段之間的中間隔離段，其中所述中間隔離段橫向地設置在所述中間井區的所述第一部分和所述中間井區的所述第二部分之間。
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