TW201933352A

TW201933352A - 半導體元件

Info

Publication number: TW201933352A
Application number: TW108101265A
Authority: TW
Inventors: 李峰旻; 林昱佑
Original assignee: 旺宏電子股份有限公司
Priority date: 2018-01-17
Filing date: 2019-01-11
Publication date: 2019-08-16
Also published as: CN110047542B; TWI682388B; CN110047542A

Abstract

本發明描述了依據可編程閾值電晶體和並聯電阻的可變電阻單元陣列，包括三維 (3D) 和分離閘極之變化。施加到電晶體的一輸入電壓和電晶體的可編程閾值可以表示乘積和運算的變化。在可變電阻單元中的可編程閾值電晶體包括電荷捕獲儲存電晶體，像是浮動閘極電晶體或介電電荷捕獲電晶體。可變電阻單元中的電阻可包括連接至可編程閾值電晶體的載流終端（例如，源極和汲極）之一埋藏式植入電阻。一電壓感測感測放大器被配置為感測由可變電阻單元產生的電壓當作一施加電流和可變電阻單元的電阻之函數。

Description

半導體元件

本發明涉及可用於執行或支持乘積和運算的電路。

在神經形態運算系統，機器學習系統和用於依據線性代數的一些計算類型的電路中，乘積和函數可以是重要的元件。函數可以表示如下：

在該表達式中，每個乘積項是可變輸入Xi和權重Wi的乘積。權重Wi可以在術語之間變化，對應於例如可變輸入Xi的係數。

乘積和函數可以實現於使用交叉點陣列架構的電路操作，其中陣列單元的電特性招致該功能。

對於高速實現，期望具有非常大的陣列，使得許多操作可以並行執行，或者非常大的乘積和系列可以執行。在系統中，有非常大數量的輸入和輸出，使總電流消耗可能非常大。

本發明期望提供適用於在大陣列中實現的乘積和函數的結構，並且可以更加有效節能。

本發明描述了一種包括可變電阻單元陣列的裝置，其中在陣列中一可變電阻單元包括一可編程閾值電晶體和並聯電阻。該裝置可以操作，使得施加到電晶體的輸入電壓和電晶體的可編程閾值可以表示乘積和運算的變化。在本文描述的實施例中，每個可變電阻單元的可變電阻是施加到單元中可編程閾值電晶體的控制閘極的電壓和電阻的函數。

在一些實施例中，該裝置包括電壓感測感測放大器，用以感測藉由可變電阻單元而產生的電壓作為施加電流和可變電阻單元的電阻之函數。以這種方式，電流產生的大小來產出的乘積和可以被限制或固定，並降低功耗。

利用由一個電晶體和一個電阻（1T-1R）組成的單元之陣列可以實現於二維 (2D) 和三維 (3D) 陣列中。此外，本文描述的實施例可以將電阻實現為具有單一可變閾值電晶體的佈局覆蓋區的埋藏式植入電阻，實際上製造一個電晶體（1T）單元的陣列，以配置於具有電壓感測的乘積和運算之非常緊湊的佈局。

本發明描述了陣列中可變電阻單元配置於串聯可變電阻單元的多個串線路 (String) 之實施例。多個字元線可耦接到串聯可變電阻單元串線路的該些串線路。字元線驅動器連接到多個字元線，以施加可變閘極電壓至可變電阻單元中的可編程閾值電晶體。

本發明實施例描述了可變電阻單元中的可編程閾值電晶體包括電荷捕獲儲存電晶體，例如是浮動閘極電晶體或介電電荷捕獲電晶體。

本發明實施例描述了可變電阻單元中的電阻包括串聯的可編程閾值電晶體的載流端子的埋藏式植入電阻；載流端子例如是源極和汲極。

本發明提供一種用於產生乘積和數據的裝置，該裝置包括可變電阻單元陣列，陣列中的各可變電阻單元，每個單元包括可編程閾值電晶體和並聯之電阻，該陣列包括具有串聯的單元串線路之n行單元及m列單元。控制和偏壓電路耦接到該陣列，該控制和偏壓電路包括用於陣列中利用對應於相應單元的權重因子數值Wmn的閾值來編程可編程閾值電晶體的邏輯。輸入驅動器耦接至m個列單元之對應列，輸入驅動器選擇性地施加輸入Xm至m列。行驅動器被配置於施加電流I_n 至n行單元之一對應行。電壓感測電路可操作地耦接到行單元。

本發明描述了一種包括記憶體陣列和使用數據路徑控制器互連的乘積和加速器陣列的系統。乘積和加速器陣列包括可編程電阻單元陣列。記憶體陣列可以與乘積和加速器陣列協調使用，以用於配置與乘積和函數的運算。

一種用於操作可變電阻單元陣列以產生乘積數據總和的方法，包括在陣列中利用對應於相應單元的權重因子數值的閾值來編程可編程閾值電晶體；選擇性地施加輸入至陣列中的列單元，施加電流至陣列中行單元的相應行；以及在陣列中行單元的一或多行單元上感測電壓。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

第1-36圖提供了對本發明實施例的詳細描述。

第1圖是乘積和運算圖，其中總和項是輸入Xi與權重Wi的乘積，在該範例中，其中i從1至7。權量Wi可以不同於總和項。在操作中，權重可以被指定為一組係數，然後應用於計算總和變化的輸入作為可變輸入。此外，在執行學習過程的演算法中，隨著時間變化的權重作為學習過程以改變係數，學習得到可利用結果的總和。

在繪示的範例中，總和的輸出被應用於S形函數，以利用非線性方法產生介於最小值與最大值之範圍的輸出，例如介於0和1之間。這是用於神經形態運算中突觸層的常見模型。其他激活功能 (activation function) 也能被利用，例如是邏輯運算。乘積和運算也可以應用於非神經形態的配置或者神經系統模型的考量。

第2圖是可變電阻單元陣列的示意圖，其中陣列中的每個單元包括可編程閾值電晶體12與並聯之電阻14。在該圖式中，陣列包括四個串線路 (String) 可變電阻單元，其中各串線路包括在總和節點SUM1至SUM4之間四個串聯的可變電阻單元與參考線，參考線例如是接地線26。四條字元線WL1至WL4耦接到各串線路中可變電阻單元的控制端子。如圖所示，可以有任意數量的行與總和節點接至SUMn，以及任何數量的字元線WLm。n行與m列的可變電阻單元具有的權重Wnm當作單元的可編程閾值Vt、單元的電阻Rnm以及行中的電流In之函數。

施加於字元線的電壓對應於可變輸入X1到X4，... Xm。在這個方法中，串線路中的每個可變電阻單元的可變電阻是在字元線上的電壓施加於單元的控制閘極、單元中可編程閾值電晶體的閾值，單元中的電流和電阻器的函數。

總和節點SUM1至SUM4，... SUMn耦接到電壓感測感測放大器，以產生表示各串線路的乘積和輸出之信號。在代表範例中，在感測操作期間，電流源21-24耦接到每個串線路，以施加固定電流至各串線路。

第3圖是一個可變電阻單元的示意圖，例如用於第2圖的陣列。可變電阻單元包括第一載流節點30、第二載流節點31和控制端子32。可編程閾值電晶體35和電阻36並聯連接到第一載流節點和第二載流節點。可編程閾值電晶體具有連接至控制端子32的閘極。

控制端子32上的電壓VG可以視為可編程閾值電晶體35的閘極電壓。控制端子32可以對應於圖2中陣列的字元線。第一載流節點30上的電壓VS可視為單元的源極電壓。第二載流節點31上的電壓V_D 可視為單元的汲極電壓。

在此範例中，將單元電流IC施加到具有設計或可調節電流振幅的第二載流節點31，以在單元中依據電阻36的單元中電壓感測放大器的電壓範圍與電阻值建立電壓降。電流振幅可依據特定陣列的實施例來調整，使一個有用的電壓範圍能被產生於串線路上以供應於總和節點。此外，電阻器的電阻大小和可編程閾值電晶體的配置可以設計成具有選定的電流級別和指定的感測範圍來操作。

可編程閾值電晶體35可使用浮動閘極記憶胞、分離閘極浮動閘極記憶胞、介電電荷捕獲記憶胞，例如SONOS元件或其它已知類型的介電電荷捕獲記憶胞如 BE-SONOS和TANOS，以及分離閘極。其他可編程記憶胞技術也能被使用，例如相變記憶體、金屬氧化物記憶體等。

此外，在本技術的實施例中，電阻36可以實施於可編程閾值電晶體35的源極和汲極端子之間的埋藏式植入電阻。

第36圖是一個分離閘極可變電阻單元的示意圖，例如可以用於第2圖的陣列的修改版本中。可變電阻單元包括第一載流節點3630、第二載流節點3631和控制端子3632。控制端子藉由電荷捕獲層涵蓋部分通道長度，以及透過沒有電荷捕獲的閘極介電質從該通道被分離，以用於在通道長度平衡中的數據儲存。可編程閾值電晶體3635和電阻3636並聯連接至第一載流節點和第二載流節點。可編程閾值電晶體具有連接到控制端子3632的閘極。

控制端子3632上的電壓VG可視為可編程閾值電晶體3635的閘極電壓。控制端子3632可以對應於第2圖所示的陣列中的字元線。第一載流節點3630上的電壓可視為單元的電壓源。第二載流節點3631上的電壓VD可視為單元的汲極電壓。

第4圖是具有並聯連接至通道的電阻，以及該電阻被實施於利用離子植入而產生埋藏式植入電阻110的浮動閘極裝置的簡化剖面圖。

在此範例中，該裝置實現於基板100上，該基板100可以是p型基板。源極端子101和汲極端子102透過在基板100中n型離子植入來實施。源極端子101和汲極端子102具有其形成的接點107、108，耦接到具有電壓VS的源極節點和具有電壓VD的汲極節點。p型通道區域113設置在埋藏式植入電阻110和閘極介電層105 （通道氧化物）之間，以覆蓋在源極端子101和汲極端子102之間的基板100上。浮動閘極多晶矽層103設置於閘極介電層105上。設置於浮動閘極多晶矽層103上的內多晶矽介電質106於一些實施例中使用包含氧化矽，氮化矽和氧化矽層（ONO）的多層結構。控制閘極多晶矽層104設置在內多晶矽介電質106上。接觸層109形成在控制閘極多晶矽層104上。側壁結構（未編號）沿著閘極堆的側壁形成。

第4圖繪示的結構可使用浮動閘極單元製造技術來實現，並透過額外摻雜的步驟來修改，以形成埋藏式植入電阻110。埋藏式植入電阻110連接源極端子101和汲極端子102，以作為被動電阻。在此方式中，浮動閘極裝置和埋藏式植入電阻110提供可編程閾值電晶體和並聯電阻於第一載流端子-源極端子101、和第二載流端子-汲極端子102之間。

在第4圖中繪示了電流路徑112，電流路徑112通過源極端子101和汲極端子102之間的埋藏式植入電阻110。在第4圖中也繪示了電流路徑114，當在浮動閘極中閘極電壓與捕獲電荷和源極電壓VS結合時，電流路徑114被激活，以使電流流經電晶體的通道。

因此，該裝置具有可變電阻（或可變電導），可變電阻是埋藏式植入電阻110的電阻和浮動閘極裝置通道的電阻之函數。浮動閘極裝置通道的電阻是閘極電壓和在浮動閘極中捕獲電荷的函數。

第5圖是具有電阻並聯連接至通道的介電電荷捕獲裝置的簡化剖面圖，以及實施於使用離子植入方法，以產生埋藏式植入電阻210。

在此範例中，該裝置實施於基板200上，基板200可以是p型基板。源極端子201和汲極端子202通過在基板200中n型離子植入來實施。源極端子201和汲極端子202具有其形成的接點207、208，並耦接到具有電壓VS的源極節點和具有電壓VD的汲極節點。p型通道區域213設置在埋藏式植入電阻210和閘極介電層205（通道氧化物）之間，以覆蓋在源極端子201和汲極端子202之間的基板200上。介電電荷捕獲層203設置在通道介電層205上。閉塞介電層206設置在介電電荷捕獲層203上，控制閘極多晶矽層204設置在閉塞介電層206上。接觸層209形成在控制閘極多晶矽層204上。側壁結構（未編號）沿著閘極堆的側壁形成。

第5圖繪示的結構可以使用介電電荷捕獲記憶胞製造技術來實現，可透過額外的摻雜步驟來修改，以形成埋藏式植入電阻210。埋藏式植入電阻210連接源極端子201和汲極端子202，以作為被動電阻。在這種方式中，介電電荷捕獲裝置和埋藏式植入電阻210提供可編程閾值電晶體和在源極端子201和汲極端子202之間的並聯電阻。

在第5圖中繪示了電流路徑212，電流路徑212通過源極端子201和汲極端子202之間的埋藏式植入電阻210。第5圖中也繪示了電流路徑214，當在介電電荷捕獲層中閘極電壓與捕獲電荷結合時，電流路徑214被激活，以使電流流經裝置通道。

因此，該裝置具有可變電阻（或電導），可變電阻是埋藏式植入電阻110的電阻和介電電荷捕獲裝置通道的電阻之函數。介電電荷捕獲裝置通道的電阻是閘極電壓和在介電電荷捕獲閘極中捕獲電荷的函數。

在第4圖和第5圖的兩個實施例中繪示了由一個電晶體和一個電阻（1T-1R）組成的單元。此外，第4圖和第5圖的實施例可以將電阻器實施於單一可變閾值電晶體佈局覆蓋區內的埋藏式植入電阻，並有效地製造一個電晶體（1T）單元的陣列，以配置於具有電壓感測的乘積和運算之非常緊湊的佈局。

在操作中，在第4圖和第5圖中所繪示的單元可表示如下。

當閘極至源極電壓VGS小於閾值電壓Vt時，電流可以流入埋藏式植入電阻，卻沒有形成於電晶體通道（“表面通道”），僅允許電流IB於埋藏式植入電阻。因此，單元中的電流等於IB，而單元的電阻等於汲極至源極電壓VDS除以電流IB。

當閘極至源極電壓VGS大於閾值電壓Vt時，表面通道電流IS和隱藏式電阻電流IB都被誘發。通道電阻可以遠小於隱藏式電阻的電阻，而當電晶體導通時，Is可以控制。因此，行中的電流In被分成單元，使得電流In等於IS + IB的總和，並且單元電阻等於汲極至源極電壓VDS除以電流In。

由於浮動閘極閾值或介電電荷捕獲單元是可編程的，該單元電阻可模擬由閘極電壓所表示的參數X（i）、以及由單元中電荷捕獲、電阻器的電阻和單元電流所表示的參數W（i）之乘積。參數W（i）可以是二進位數，其中單元操作於兩種狀態之一（IB僅較高電阻狀態和IB + IS較低電阻狀態）。如果單元操作於場效電晶體行為的線性區域中，則參數W（i）可以是類比，並且根據單元中電荷捕獲的範圍內變化。

第6-9圖繪示了可用於實現類似第4圖單元的製造流程圖。在第6圖中，繪示了提供單元的介電邊界之淺溝槽隔離結構301和302之後，基板300被顯示出來。並植入已經被用來形成由提供該單元形成的基板300中之區域的邊界303所表示之p型井。在陣列中單元的相異方塊可以在分離方塊中實施，以允許井的獨立偏壓用於分離方塊。

第7圖繪示了n型摻雜劑(例如磷和砷)被用於形成在淺溝槽隔離結構301和302之間的埋藏式植入電阻304之後的階段。

第8圖繪示了閘極堆結構（浮動閘極315、控制閘極316、通道介電和沿著側壁320的多晶矽介電質）的形成以及使用n型摻雜劑植入的源極區域和汲極區域310和311形成之後的階段。

第9圖繪示了在內連接介電質322和內連接接點325和326的形成之後的製造階段。該結構使用在源極區域和汲極區域上形成矽化物接點的方法而形成於繪示的範例中，接著是在閘極堆以及源極區域與汲極區域310和311上方的薄介電質和蝕刻停止層321。內連接介電質322被沉積，並且孔被蝕刻以形成開口，其中內連接接點325和326由鎢沉積或其他技術所形成。

可以看出如第4圖所示的可變電阻單元是依據這些程序來製造。這些相同程序可以被修改為如第5圖所示的製造單元的目的，這些相同程序透過包括閘極介電質、電荷捕獲層、阻擋層和控制閘極的閘極堆疊來修改。

具有如第4圖和第5圖中所示結構的可變電阻單元可以使用連接於內連接接點325、326的圖案導體層來串聯排列。

第10A圖和第10B圖是2D NAND類(NAND-Like)結構中串聯排列的可變電阻單元之剖面和佈局視圖。

第10A圖繪示了基板的簡化剖面，其中可變電阻單元的串聯串線路400被形成。包括電荷捕獲層（浮動閘極或介電質）和字元線的字元線閘極堆410-415疊置在基板，且延伸至圖頁方向垂直的字元線元件。在代表性實施中，可能存在例如32或64個主動字元線。在一些實施例中，串聯串線路可包括較少數量的主動字元線或較大數量的主動字元線，以適用於特定實現。在一些情況下，可能存在一個或多個虛擬字元線，其可以在串線路的相對端上，典型例子如高密度NAND快閃記憶體。虛擬字元線可以實現於製造品質或偏置目的，但不用於串線路的乘積和運算。

在此範例中，該基板是p型基板，並且可變電阻單元的載流端子（即源極/汲極端子）由n型植入物420-427來實施。在一些高密度實施例中，植入物不用於單元之間的載流端子，因此載流端子依賴於通道區域中電荷載體的反轉。如圖繪示的NAND類的實施例中，沒有接點直接形成於所有單元之間的載流端子。

串線路選定字元線401和402設置在串聯串線路的相對端上。在基板中的主動區504和505包括用於串聯串線路的位元線與共源極線連接之n型植入物。主動區504和505相較於可變電阻單元的載流端子可以是更深植入物或更高導電率的植入物，位元線接點502連接主動區504至覆蓋圖案導體層中的位元線。源極線接點503連接主動區505至覆蓋圖案導體層中的源極線。

實施n型埋藏式植入電阻451，此範例中來自由位元線側串線路選定字元線401控制的選定閘極的通道邊緣延伸到由源極線側的串線路選定字元線402控制的選定閘極的通道邊緣。在這種方式中，選定閘極操作於將埋藏式植入電阻451連接和不連接至主動區504、505。

在此範例中，具有比可變電阻單元的通道區域更高p型雜質濃度之p型保護層450設置於通道和埋藏式植入電阻451之間。p型保護層450有助於屏蔽埋藏式植入電阻451受於閘極電壓，並保持並聯電阻值的穩定性。

第10B圖是實現如第10A圖所示的可變電阻單元的串聯串線路之平面圖。公共參考標號（401、402、410-415）被給予至閘極堆（包括字元線）和選定線。同樣地，公共參考標號502、503被給予至位元線和源極線接點。

第10B圖繪示了兩個串聯串線路被編排於並聯位元線500、501，其實施於字元線閘極堆410-415上覆蓋的圖案化之導體層。

第27圖給示如本文描述之U形垂直NAND類串線路2700包含具有電阻（例如，2701）並聯至可編程閾值、可操作電荷捕獲記憶胞（例如，2702）的可變電阻單元，作為乘積和加速器的示意圖。在第27圖中， NAND類串線路包括耦接到位元線BL之一U形串線路，其包括串聯一串線路選擇開關SSL、多個第一單元耦接到右側上各自的字元線WL、結構底部的輔助閘極AG。多個第二單元耦接到左側上各自的字元線WL，以及接地選擇開關GSL耦接到源極參考線CS。操作的輸入被施加於如本文所述的字元線WL並進行配置如說明。使用電壓和電流感測技術或其他感測技術，以感測位元線或參考線上的輸出。

第28圖是包括第一NAND類串線路2800和第二NAND類串線路2801的替代垂直結構之示意圖，其包括具有並聯至可編程閾值、電荷捕獲記憶胞的電阻之可變電阻單元，可如本文所述的乘積和加速器之動作。在第29圖中，第一NAND類串線路延伸於第一位元線BL和源極參考線CS之間，並且包括串線路選定閘極SSL、多個字元線WL和串聯的接地選定閘極GSL。同樣地，第二NAND類串線路延伸於第二位元線BL和源極參考線CS之間，並包括串線路選定閘極SSL、多個字元線WL和串聯的接地選定閘極GSL。操作輸入被施加到如本文所述的字元線WL和配置，使用電流感測技術或其他感測技術，可感測位元線或參考線上的輸出。

第29-35圖繪示了可用於實現垂直NAND類實施例的各種結構。在第29圖中，類似於第27圖的U形NAND類串線路實施於密集的3D陣列中。該結構包括被位元線實施的第一圖案金屬層2901，第二圖案金屬層2902包括參考線。選定閘極層包括串線路選定線2903和接地選定線2904。垂直通道結構2905透過字元線延伸至多個層。垂直通道結構連接至由輔助閘極結構2906支撐的U形圖案。垂直通道結構包括具有自然電阻的數據儲存層，例如電荷捕獲結構，以及N型多晶矽摻雜垂直通道。垂直通道結構被結構的各層中的字元線所環繞，從而形成所謂的全閘極可變電阻單元。因此，當字元線上的輸入沒有導通至電荷捕獲單元時，則電阻由垂直通道的電阻率來決定。當字元線上的輸入導通至電荷捕獲單元時，電阻由電荷捕獲單元的並聯電阻和垂直通道的電阻率來確定。請參見Tanaka, H., et al., "Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory," 2007 Symp. VLSI Tech., Digest of Tech. Papers, pp 14-15.。

第30圖繪示單一U形NAND類串線路，其可實施於類似第29圖的陣列。位元線3001經由選定閘極3004連接到垂直通道結構3005a左側上一系列的可變電阻單元，並且透過垂直通道結構的水平延伸部分和後閘極3007連接到相對垂直通道結構3005b上可變電阻單元的第二垂直串線路。可變電阻單元的第二垂直串線路透過選定閘極3003耦接到源極線3002。各串線路包括多個字元線（例如3006），以如本文所述的配置進行操作輸入。在U形NAND類串線路的兩側上的垂直通道結構3005a、3005b可以包括n型摻雜多晶矽，以提供隱藏電阻，該隱藏電組由原位摻雜或由植入所形成。

第31圖繪示了實現類似第28圖電路的替代垂直NAND類串線路。在第31圖的結構中，位元線3101實施於第一圖案金屬層中。位元線3101透過內連接3102連接到垂直通道結構3103。垂直通道結構3103包括沿著垂直通道結構側面延伸的半導體材料薄膜3111。在此實施例中垂直通道結構3103的內部包括摻雜多晶矽3112，以提供隱藏電阻。垂直通道結構3103在多個導體堆之間延伸，該些導體堆被配置於串線路的相對端上與字元線3108之間的串線路選定線3106和接地選定線3107。垂直通道結構3103耦接到共源極線擴散3104和基板3105。電荷捕獲層3110設置在垂直通道結構3103中作為字元線（例如3108）和半導體材料薄膜3111的導體之間。介電層3109分離導電材料串線路，以作為字元線和串線路選定線。由於垂直通道結構3103相對側上的串線路選定線3106是分開的，所以這些垂直NAND類串線路可以共享單一位元線3101。請參見Jang, et al., “Vertical Cell Array using TCAT(Terabit Cell Array Transistor) Technology for Ultra High Density NAND Flash Memory”, 2009 Symposium on VLSI Technology Digest of Technical Papers。

第32圖繪示了密集3D陣列，密集3D陣列包括如本文所述的單閘極、包含與電荷捕獲記憶胞並聯的電阻之可變電阻單元的U形垂直NAND類串線路。在此結構中，位元線實施於第一圖案金屬層3201，源極線實施於第二圖案金屬層3202。位元線和源極線透過內連接連接器連接到包含半導體材料的U形薄膜之垂直通道結構，垂直通道結構用於如本文實施例所述之通道和隱藏式電阻。垂直通道結構延伸於多個導體之間，垂直通道結構被配置為串線路選定線3208或接地選定線3203、字元線（例如3205）和輔助閘極線3204。這些導體由絕緣材料來分開。垂直通道結構包括電荷捕獲層3206以及延伸於U形圖案的薄膜通道層3207。該結構覆蓋於絕緣層3209。薄膜通道層3207可包括摻雜多晶矽，薄膜通道層3207透過多晶矽膜的原位摻雜或是摻雜多晶矽的沉積來形成。參見美國專利No.US 9,698,156和美國專利No.9,524,980。

第33圖繪示了耦接到字元線3205的兩個垂直通道可變電阻單元。每個可變電阻單元包括電荷捕獲層3206和摻雜的薄膜通道層3207。

堆疊中的導體被配置為字元線，字元線可用於施加輸入至NAND類串線路陣列的操作以作為乘積加速器結構。

第34圖還繪示了包括如本文所述的可變電阻單元之另一種垂直NAND類結構。在此範例中，這一系列單元耦接於位元線3401和源極線3402之間。一堆導體所包含導體被配置為選定閘極3403和3404的導體，以及導體被配置為字元線（例如3405a和3405b）。共用浮動閘極結構（例如3406）設置在被配置為字元線（例如3405a，3405b）的導體之間。垂直通道結構包括隧穿介電層3408和摻雜半導體核心3409，例如n型摻雜多晶矽，垂直通道結構摻雜表示為可變電阻單元的隱藏電阻。多晶矽間介電層3407將配置為字元線的導體從垂直通道結構和浮動閘極來分開。

第35圖繪示了來自第34圖方塊3410的結構。可以看出，垂直通道結構由包含摻雜半導體核心3409和隧穿介電層3408所設置與環繞。導體配置為字元線3405a和3405b，以及共用浮動閘極結構3406。多晶矽間介電層3407將配置為字元線3405a和3405b的導體從垂直通道結構（包括摻雜半導體核心3409）和共用浮動閘極結構3406來分離，參見Seo, et al., “A Novel 3-D Vertical FG NAND Flash Memory Cell Arrays Using the Separated Sidewall Control Gate (S-SCG) for Highly Reliable MLC Operation”, 2011 IEEE。

利用可變電阻單元的乘積和陣列實施例可以具有非常大的陣列，其包括具有數千或數百萬個可變電阻單元陣列。被用於大規模2D和3D NAND裝置的製造技術可以被應用，製造技術所具有的附加步驟用於埋藏式植入電阻或其他電阻結構，如第10A圖、第10B圖和第27-36圖所示的NAND類結構中實施於大量乘積和陣列的製造。用以應用寫入（編程和抹除）權重至可編程電阻單元的操作技術，類似於那些使用大規模NAND裝置的操作技術。如上所述，可編程電阻單元可以被操作於模擬模式。在模擬模式中，用於感測電路和訊號路由的外圍電路可能很複雜。

外圍電路可由可編程電阻單元配置於單元陣列中而被簡化，以用“二進制”模式來操作。可編程閾值電晶體可以儲存二進制狀態。施加於行的電流可以是常數，或是施加固定數量的二進制級。可編程電阻單元中的電阻在整個陣列中可以是常數，或者實施於固定數量的二進制級電阻。

二進制模式操作可透過減少需要編程於單元中閾值的可編程演算法之複雜性來允許外圍電路的簡化，電流源用於施加電流至陣列中的行，以及感測電路用於產生輸出值。

第11A圖表示出了單一可編程電阻單元的電路示意圖。第11B圖可透過每單位一位元中的單元操作、二進制模式來提供了IV曲線（電流-電壓曲線）而被理解。單元作為載流節點600和601。輸入節點602連接到如上所述的可編程電晶體閘極。單元中並聯電阻的電阻設置為一數值Rmn，其中m對應於單元的列，並且n對應於單元的行。

第11B圖表示了兩個電壓對電流曲線圖。第一電壓對電流曲線對應於“1”單元權重wmn，其中單元具有低閾值Vt。第二曲線對應於“0”單元權重wmn，其中單元具有高閾值Vt。當輸入值低，因此低Vt大於輸入電壓，單元中的電晶體關閉，並且對於單元的二進位權重傳導非常低的電流。當輸入值高時，低Vt小於輸入電壓，輸入電壓小於高Vt，若對應到低Vt單元的權重為“1”，則單元中的電晶體導通，以及若對應到高Vt單元的權重為“0”，則單元中的電晶體截止。

當晶體管截止時，由流經電阻I * Rmn的電流造成的電壓降所支配的較大電壓降VdLg被誘發。當晶體管導通時，由流經電晶體通道的電流造成的電壓降所支配的較小的電壓降VdSm被誘發，可視為接近於0V的較小的電壓降VdSm由電流通過晶體管溝道引起的電壓降所支配。這種關係由下面的表格1來說明。
表格1

二進制操作可以擴展到如第12圖所示的可變電阻單元串線路。在第12圖中，三個單元被繪示在n行陣列中的單一串線路上。該行接收固定電流In和各列上的輸入值X1至X3。行中的電壓降取決於行中各單元的權重W1n、W2n和W3n以及輸入值。此範例使用三個獨立單元來實現乘積和運算的i從1到3之三個項XiWi，以產生代表總和的電壓Vn。

在第一行中表示出的三個輸入變數，以及在表格的第二列中表示出的三個潛在權重，並且假設每個單元的固定電流和固定電阻值，在行中電壓降Vn的變化可在表格2中看到（假設VdSm接近（“〜”）於零）。
表格2

藉由依據這四個Vn位準來設置感測參考電壓，可以將遍布行的電壓轉換為0和3之間的數字輸出，如下面的表3所示。
表格3

隨著提供唯一輸入的列數和單元行數的增加，陣列可以產生複合乘積和而依賴於單個可編程電阻單元的“二進制”操作（即，將電晶體編程為低閾值或高閾值）。

在一些實施例中，多位元二進制權重可以儲存在陣列中的一些或所有單元中，以增加單元的可編程權重之進一步解析度。

第13圖是可以與配置於乘積和運算的可變電阻單元陣列，與如上所述之電壓感測一起使用的感測電路方塊圖。該範例中的感測電路包括實施於使用運算放大器的範例或其他類型比較器的感測放大器650。感測放大器650的輸入包括在線652上的電壓vn和參考電壓Vref。電壓vn在選定行上產生，並且可以透過緩衝器651來傳送。緩衝器651可實施於配置在運算放大器的單位增益之範例或電壓放大器的電壓。線652上的參考電壓Vref由參考電壓電路655提供，參考電壓電路655被配置於透過對應於由感測放大器650響應於線656上序列信號所區分的各電壓位準之一組參考電壓的序列。參考電壓電路655可以接收輸入電壓Vmax和Vmin，參考電壓電路655可以決定在線652上產生的最小和最大電壓為參考電壓Vref。

第13A圖是感測操作的啟示圖。第14圖電路的特定電壓Vmax和Vmin在多級中可以產生具有如圖表所示的感測範圍之參考電壓。在陣列中選定行上產生的電壓Vn可以落在感測範圍內的位準，電壓Vn具有不同於上述電壓Vmin的電壓。感測電路決定電壓Vn的位準。在這種情況下，電壓Vn高於各參考電壓V1至V5而低於參考電壓V6。因此，可以指定對應於參考電壓V6的電壓數值Vn。

感測放大器650的輸出包括與輸入參考電壓位準相對應的信號排序。這些信號可以儲存於暫存器660，暫存器660被提供至算術邏輯單元661或其他類似的通用處理器，其中算術運算可以進一步執行乘積和運算。例如，依據如下所討論之可編程電阻單元陣列是如何配置，以使產生在陣列的多個行上的輸出可以組合於產生乘積和運算的單一項之目的。

第14圖是可以與如第13圖所安排的感測放大器裝置一起使用的參考電壓電路的方塊圖。在第14圖中，可編程電阻單元陣列中一參考行或多個參考行665，或是使用如那些應用於陣列中的單元結構，可以安排至提供電壓Vmax和Vmin之一或兩者。此範例的電壓Vmax和Vmin被施加到電阻分壓器666，電阻分壓器666在電阻分壓器666中電阻之間的節點處產生多個參考電壓位準。響應於參考電壓位準的節點耦接到選擇器667。耦接到第13圖配置中的感測放大器650之選擇器667響應於線656上的序列信號，以在線652上提供一序列的參考電壓Vref。

第15圖繪示了配置於產生電壓Vmin目的之參考行的一種配置，該配置可用於如第13圖和第14圖的參考所描述在應用於感測電路中產生參考電壓的目的。在此範例中，n行上的三個單元操作串線路680被配置於乘積和運算，其中該單元具有輸入X1到X3以及權重W1n，W2n和W3n。該權重依據乘積和運算項被編程到操作串線路680中，以被執行。由流經串線路的電流In所產生的電壓表示為Vn。

行參考串線路681實施於陣列中，行參考串線路681使用三個單元，該三個單元可具有匹配於操作串線路680中所使用的那三個單元之電特性。為了產生電壓Vmin，在行參考串線路681表示為W1ref，W2ref和W3ref的單元權重都被設定成對應於低閾值狀態的數值（在這種情況下為“1”）。行參考串線路681中單元的輸入被綁在一起，並在操作期間耦接到電壓VON，以使行參考串線路681中的所有單元都導通，並產生小電壓降VdSm。因此，在此範例中電壓Vmin約等於3 * VdSm，或是在操作串線路680中使用的單位單元的小電壓降的三倍。下面的表格4繪示了用於特定輸入和操作串線路的權重配置（計算行）和參考行之操作範例。
表格4

在參考串線路僅用於產生Vmin的實施例中，用於參考電壓電路的數值Vmax可以被設定為足夠高的數值，以提供良好的操作幅度於裝置。第15圖所繪示的範例是依據包括三個可變電阻單元的串線路。

在本技術的實施例中，可變電阻單元可實施於使用NAND類技術的大規模陣列。因此，耦接到串線路中的任何特定的行單元可具有例如16、32、64或更多個單元。在任何特定乘積和運算的配置中，少於特定行中的所有單元可被使用。

第16圖繪示了包括在操作行和參考行上的區域692中具有多個未使用單元的操作行中操作行n和參考串線路691的操作串線路690之示例配置。此範例中參考行被配置於產生電壓Vmin的目的，其可以被用作如第13圖和第14圖的參考所描述於應用在感測電路中產生參考電壓的目的。

在所示的範例中，操作行n上的三個單元操作串線路690被配置於乘積和運算，其中操作串線路690上的單元具有輸入X1到X3以及權重W1n，W2n和W3n。該些權重依據乘積和運算項，被編程到操作串線路690中，以被執行。操作行n上未使用的單元為特定輸入Y1和Y2以及權重W4n和W5n。由流經串線路的電流In所產生的電壓表示為Vn。輸入Y1和Y2以及權重W4n和W5n被配置，以便在乘積和運算期間操作行n中的未使用單元為導通。

參考串線路691實施於陣列中或參考陣列中，在參考行中使用三個單元的參考串線路691可具有匹配於用在操作串線路690中那三個單元的電特性。參考行上包括參考串線路691的未使用單元具有權重W4ref和W5ref。為了產生電壓Vmin，參考串線路691中的單元權重表示為W1ref、W2ref和W3ref，以及在行的未使用部分中具有權重W4ref和W5ref的單元權重都被設定為對應於低閾值狀態的數值（在這種情況下“1”）。參考行上的區域692中行的未使用部分中參考串線路691的單元中的電阻可以具有一固定值R。該電阻匹配數值R於操作串線路690中的單元以及在同行中參考行上的區域692的單元數值R是操作串線路690。在操作期間參考串線路691中包括未使用單元的單元輸入被綁在一起並且耦接到電壓VON，使得行中包括參考串線路691的所有單元都導通，並產生小電壓降VdSm。因此，在該範例的串線路中具有五個單元的電壓Vmin約等於5 * VdSm，或是操作串線路680中使用的單位單元之小電壓降的五倍。隨著串線路中有更多單元，Vmin值將相應地轉移。

下面的表格5繪示了對於第16圖配置的特定輸入和操作串線路的權重配置（計算行）和參考行之操作範例。
表格5

第17圖繪示了電壓Vmin和Vmax兩者被產生的示例配置。在此配置中，操作行n中的操作串線路700包括如第15圖和第16圖範例中的三個單元。因此，操作行n被配置於乘積和運算，其中操作串線路700中的單元具有輸入X1至X3和權重W1n，W2n和W3n。該權重依據乘積和運算項被編程到操作串線路700中，以被執行。操作行n上未使用單元被表示為輸入Y1和Y2以及權重W4n和W5n。由流經串線路的電流In所產生的電壓表示為Vn。輸入Y1和Y2以及權重W4n和W5n被配置，以在乘積和運算期間操作行n中的未使用單元為導通。

在陣列區域703中Vmin參考行包括參考串線路701和未使用的單元。參考串線路701包含可具有匹配於用在操作串線路700中那三個單元的電特性。Vmin參考行上的未使用單元包括參考串線路691權重W4_Lref 和W5_Lref 。為了產生電壓Vmin，參考串線路701中的單元權重表示為W1_Lref 、W2_Lref 和W3_Lref ，以及在行的未使用部分中具有權重W4_Lref 和W5_Lref 的未使用單元的權重都被設定為對應於低閾值狀態的數值（在這種情況下“1”）。在參考串線路701的單元和行的未使用部分中的電阻可以具有一固定值R。該電阻匹配數值R於操作串線路700中的單元以及在陣列區域703的單元數值R是操作行n。在操作期間的Vmin參考行中包含參考串線路701和未使用單元的單元輸入被綁在一起並且耦接到電壓VON，使得在Vmin參考行中包括參考串線路701的所有單元都導通，並假設Iref等於In，以產生小電壓降VdSm。因此，在該範例的串線路中具有五個單元的電壓Vmin約等於5 * VdSm，或是操作串線路700中使用的單位單元之小電壓降的五倍。隨著串線路中有更多單元，Vmin值將相應地轉移。

在陣列區域703中Vmax參考行包括參考串線路702和未使用的單元。參考串線路702包含可具有匹配於用在操作串線路700中那三個單元的電特性。Vmax參考行上包括參考串線路702的未使用單元權重W4_Href 和W5_Href 。為了產生電壓Vmax，參考串線路702中的單元權重表示為W1_Href 、W2_Href 和W3_Href ，以及在Vmax參考行的未使用部分中具有權重W4_Href 和W5_Href 的未使用單元的權重在Vmin行中都被設定為對應於高閾值狀態的數值（在這種情況下“0”）。在參考串線路701的單元和行的未使用部分中的電阻可以具有一固定值R。該電阻匹配數值R於操作串線路700中的單元以及在陣列區域703的單元數值R是操作行n。在操作期間Vmax參考行中包含參考串線路702的單元輸入被綁在一起並且耦接到電壓VOFF，以及未使用部分耦接到電壓VON，使得在行的三個單元中包括Vmax參考串線路701的電晶體都導通，並假設Iref等於In，以產生大電壓降V_dLg 。因此，在此範例的串線路中具有五個單元的電壓Vmax約等於3 * V_dLg ，或是操作串線路700中使用的單位單元之大電壓降的三倍。隨著串線路中有更多單元，Vmax值將相應地轉移。

下面的表格6繪示了對於第17圖配置的特定輸入和操作串線路的權重配置（計算行）和參考行之操作範例。
表格6

在參考第12圖和第15-17圖描述的實施例中，可編程電阻單元陣列被配置成具有一輸入Xi的功能組，並且包括一個成員單元，操作行中各單元實施於具有一位元二進制權重Wi的項XiWi，XiWi由單元中的可編程閾值電晶體的閾值來決定。單元中電阻器的電阻R和串線路中的電流In是常數。

在一些實施例中，可編程電阻單元陣列可被配置成具有一個輸入和多個成員的功能組，以實施乘積和運算的項XiWi，其中使用編程於單元中可編程電晶體中的單一位元值之權重Wi可以是除了一二進位元“0”或“1”之外的值，例如多位元二進制值。

第18-22圖繪示了實現多位元二進制值的功能組之一些範例配置。

第18圖繪示了在陣列的n行中的單一串線路上包括三個成員單元功能組。該行接收固定電流In。輸入值Xm連接到所有三列中的單元中的電晶體閘極。在此範例中，組中三個單元中的電阻器R1,mn、R2,mn和R3,mn的電阻是不同的。因此，電阻器R3具有電阻R，電阻器R2具有電阻2 * R，以及電阻器R1具有電阻4 * R。因此，依據從0 * R（功能組中的所有電晶體導通）至7 * R（功能組中的所有電晶體截止）不等的有效電阻所產生的組合之功能組權重具有一個三位元二進制值，範圍從0到7。使用第18圖功能組來實現的乘積和運算項可以表示為Xm（W1 * 4R + W2 * 2R + W3 * R）。在其他實施例中，如第18圖單元中的單元功能組可以具有多於三個成員，三個成員與共同輸入Xm連接於行中。

如上所討論的單元陣列可以使用邏輯電路來配置於實現乘積和運算，如上所討論的單元陣列可以使用多個功能組來配置於運算項的形成。

第19圖繪示了陣列的三個不同行n1，n2和n3上一列陣列中包括三個成員單元的功能組。三行中的每一行接收固定電流In。輸入值Xm連接到列中單元中的電晶體閘極。在此範例中，組中的三個單元中電阻器的電阻R_{1 mn} 、R_2,mn 和R_3,mn 是不同的。因此，電阻器R3具有電阻R，電阻器R2具有電阻2 * R，以及電阻器R1具有電阻4 * R。在各行中產生的電壓Vn1，Vn2和Vn3總和於外圍電路，以提供總和輸出項。

使用第19圖的功能組所實施的乘積和運算項可以表示為Xm（W1 * I4R + W2 * I2R + W3 * IR），其具有產生代表項的一部分電壓之各行。因此，依據從0 * IR（功能組中的所有電晶體導通）至7 * IR（功能組中的所有電晶體截止）不等的電壓所產生的組合之功能組權重具有一個三位元二進制值，範圍從0到7。

配置於執行總和的周圍電路可包括類比總和放大器或數位邏輯。在一個範例中，各行上的電壓可以依次被感測，並且添加於算術邏輯中的每個感測步驟結果如第13圖所示的範例。

在其他實施例中，如第19圖陣列中的單元功能組可以具有多於三個成員，三個成員與共同輸入Xm連接於行中。

第20圖繪示了陣列的三個不同行n1、n2和n3上一列陣列中包括三個成員單元的功能組。輸入值Xm連接到列中單元中的電晶體閘極。在此範例中，組中的三個單元中電阻器的電阻R_{1 mn} 、R_2,mn 和R_3,mn 是相同的，三行中的每一行接收不同的固定電流In。因此，電流源提供具有電流I的I3至行3，電流源提供具有電流2 * I的I2至行2，以及電流源提供具有電流4 * I的I1至行1。在功能組的行中產生的電壓Vn1、Vn2和Vn3被總和至外圍電路，以提供總和輸出項。因此，依據從0 *IR（功能組中的所有電晶體導通）至7 *IR（功能組中的所有電晶體截止）不等的輸出所產生的組合之功能組權重具有一個三位元二進制值，範圍從0到7。

使用第20圖的功能組所實施的乘積和運算項可以表示為Xm（W1 * 4IR + W2 * 2IR + W3 * IR），其具有產生代表項的一部分電壓之各行。

被配置於執行總和的外圍電路可包括類比總和放大器或數位邏輯。在一個範例中，各行上的電壓可以依次被感測，並且添加於算術邏輯中的每個感測步驟結果如第13圖所示的範例。

在其他實施例中，如第20圖陣列中的單元功能組可以具有多於三個成員，三個成員與共同輸入Xm連接於行中。

第21圖繪示了陣列的三個不同行n1、n2和n3上一列陣列中包括三個成員單元的功能組。輸入值Xm連接到列中單元中的電晶體閘極。在此範例中，組中的三個單元中的電阻器的電阻R_{1 mn} 、R_2,mn 和R_3,mn 是相同的，三行中的每一行接收不同的固定電流In，在功能組的行中產生的電壓Vn1、Vn2和Vn3分別被除以4、2和1，然後總和於外圍電路，以提供總和輸出項。因此，依據從0 *IR（功能組中的所有電晶體導通）至7 *IR（功能組中的所有電晶體截止）不等的輸出所產生的組合之功能組權重具有一個三位元二進制值，範圍從0到7。

使用第21圖的功能組所實施的乘積和運算項可以表示為Xm（W1 * 4IR + W2 * 2IR + W3 * IR），其具有產生被分成外圍電路的電壓之各行以代表項的一部分。

在其他實施例中，如第21圖陣列中的單元功能組可以具有多於三個成員，三個成員與共同輸入Xm連接於行中。

第22圖繪示了陣列的兩個不同行n1和n2上包含於一列陣列中的兩個單元以及陣列第二列的兩個單元之四個成員單元的功能組。輸入值Xm連接至功能組的兩列之所有單元中的電晶體閘極。在此範例中，組中的四個單元中的電阻器的電阻R_{1 mn} 、R_2,mn 、R_3,mn 和R_4,mn 是不同的。因此，電阻器R3和R4具有電阻R，電阻器R1和R2具有電阻4 * R。在兩行的每一個接收不同的固定電流I_n 。因此，電流源提供具有電流I的I2至行2，電流源提供具有電流2 * I的I1至行1。在功能組的兩行中產生的電壓Vn1、Vn2總和於外圍電路，以提供總和輸出項。

使用第22圖的功能組所實施的乘積和運算項可以表示為Xm（W1*2I*4R + W2*I*4R + W3*2I*R + W3 4*I*R），其具有產生代表項的一部分電壓之各行。因此，依據從0 *IR（功能組中的所有電晶體導通）至15 *IR（功能組中的所有電晶體截止）不等的輸出所產生的組合之功能組權重具有一個四位元二進制值，範圍從0到15。

在其他實施例中，如第22圖陣列中單元的功能組可具有多於三個成員，單元的功能組與共同輸入Xm連接於行中。

其他功能組配置也可以被使用。

巨大的可編程電阻單元陣列可以配置在操作之間，以執行具有總和項的各種函數的複合乘積和運算，如同各計算執行的所需。此外，總和項的係數（即權重）能以非揮發性的形式設置於單元的電晶體中，並且總和項的係數藉由如各計算執行所需的編程和抹除操作來改變。

第23圖是積體電路901的簡化晶片方塊圖，積體電路901包括具有電壓感測的乘積和陣列，以及如第5圖和第6圖與第10A / 10B圖所繪示的隱藏通道單元，隱藏通道單元被配置為神經形態的記憶體陣列960。

字元線驅動器940耦接到多個字元線945。驅動器包括如在一些實施例中數位類比轉換器產生每個選定線的輸入變數x（i），或者在替代方案中，二進制字元線驅動器可以應用於二進制輸入。行解碼器970經由線965耦接到神經形態的記憶體陣列960中的行而排列的一或多層之串聯單元串線路，以用於選擇讀取乘積和數據串線路與將參數數據寫入至神經形態的記憶體陣列960。在匯流排930上來自控制邏輯（控制器）910的位址被提供至行解碼器970和字元線驅動器940。電壓感測感測放大器經由線975耦接到行解碼器，並且電壓感測放大器依次耦接到緩衝電路980。施加負載電流In的電流源與感測電路耦接。編程緩衝器可以包含於緩衝電路980中的感測放大器中，以儲存編程數據於單元中的編程閾值電晶體的兩級或多級編程。此外，控制邏輯910可以包括用於選擇性地使用編程以及禁止陣列中的串線路電壓以響應於編程緩衝器中的編程數據值之電路。

來自感測放大器的感測數據經由第二數據線985被提供至數據緩衝器990，數據緩衝器990經由數據路徑993依次耦接到輸入/輸出電路991。感測放大器可包括被配置於施加單位增益或期望增益水平的運算放大器，以及提供類比訊號至數位類比轉換器或其他信號處理或信號路由電路。附加的算術單元和路由電路可以被包含，以提供於神經形態電路中多層單元串線路的排列。

此外，算術單元和路由電路可以被包含，以提供於矩陣乘法單元中的串線路層排列。

輸入/輸出電路991將數據驅動到積體電路901的外部目的地。輸入/輸出數據和控制信號經由數據匯流排905移動於輸入/輸出電路991、控制邏輯910和積體電路901上的輸入/輸出端口或其他內部數據源或積體電路901外部，例如通用處理器或專用應用電路，或提供由神經形態的記憶體陣列960所支持的系統晶片功能的模組之間。

在第23圖所示的範例中，使用偏壓配置狀態機的控制邏輯910經由電壓源來控制透過電壓供應所產生或提供的供應電壓之應用或在方塊920的供應，以用於乘積和讀取操作，以及設定參數的參數寫入操作，例如由包括電荷捕獲單元和浮動閘極單元、抹除、驗證和編程偏壓的電荷捕獲位準所表示的單元權重。控制邏輯910耦接到數據緩衝器990和神經形態的記憶體陣列960。

使用本領域已知的專用邏輯電路可以實現控制邏輯910。在替代實施例中，控制邏輯包括通用處理器，控制邏輯可以被實施於同一積體電路上，該積體電路執行計算機程序以控制設備操作。在其他實施例中，專用邏輯電路和通用處理器的組合可用於控制邏輯的實施。

第24-26圖繪示了系統1000的配置，系統1000包括使用數據路徑控制器1003來互連的記憶體陣列1002和乘積和加速器陣列1001。乘積和加速器陣列1001包括依據上述任何實施例的可編程電阻單元陣列。記憶體陣列可包括NAND快閃陣列、SRAM陣列、DRAM陣列、NOR快閃陣列或可與乘積和加速器陣列1001協調使用的其他類型記憶體。

系統可以從如第24圖所示的系統外接收輸入/輸出數據，並將數據路由至記憶體陣列。數據可以包括用於配置為實現一個或多個乘積和運算項的單元功能組之配置數據、在陣列中用於操作的的功能組權重、以及用於乘積和運算的輸入值。

如第25圖所示，來自記憶體陣列1002的數據可以被傳送到乘積和加速器陣列1001，其利用數據路徑控制器1003所使用的直接數據路徑可被控制。或者，透過數據路徑控制器1003的數據路徑可用於將來自記憶體陣列1002的數據傳送到乘積和加速器陣列1001，如適用於特定實現。

如第26圖所示，來自乘積加速器陣列的輸出數據可以透過數據路徑控制器1003施加到系統1000的輸入輸出數據路徑。系統1000的輸入輸出數據路徑可以耦接到處理單元，該處理單元被配置於計算權重，以提供輸入並利用乘積加速器陣列的輸出。

此外，來自乘積加速器陣列1001的輸出數據可以透過數據路徑控制器1003路由回記憶體陣列1002，以用於迭代乘積和運算。

在一些實施例中，包含記憶體、乘積和加速器陣列和數據路徑邏輯的系統1000可以實施於單一積體電路。此外，系統1000可以包括相同或不同的積體電路、算術邏輯單元、數位訊號處理器、通用CPU，狀態機以及在計算機處理的執行時被配置於類似乘積和加速器陣列1001的利用。

一種根據本文描述的任何實施例來使用可編程電阻單元陣列的方法可以使用如第24-26圖的系統來執行，使用邏輯實施於同一積體電路，耦接到積體電路，或是執行配置步驟的兩者組合，其中陣列中具有各自權重的單元功能組被編程，以及操作步驟，並且該陣列用於產生乘積和數據。

一種用於操作可變電阻單元陣列以產生乘積和數據的方法包括在陣列中編程具有對應於相應單元的權重因子數值的閾值之可編程閾值電晶體；選擇性地施加輸入到陣列中的列單元，施加電流至陣列中對應於行單元之一行；以及在陣列中的一行或多行單元上感測電壓。

這種方法可以包括將陣列中的單元配置成包括一個或多個功能單元組；其中功能組實施代表性的乘積和函數項。每個功能組可以接收相應的輸入項，並且可以用權重編程，該權重是功能組的一個或多個功能組的可編程閾值之函數。功能組可以以各種方式配置，例如上述第18-22圖的參考。在這種方式中，在陣列中具有被配置於利用一位元二進制模式作為個別單元的權重之可編程電阻單元可被配置為具有多位元權重的功能組，可以被配置於具有多位元權重的功能組。多位元權重可以被配置於使用具有不同電阻的各電阻器之單元功能組，在功能組中的相異行上的感測期間使用不同的電流位準，使用算術邏輯去結合在功能組中具有不同權重的各自行上所感測的電壓，以及其他如本文所描述的方法。

此外，在一些實施例中，系統可以被操作於使用參考行單元來產生行參考電壓，或低行參考電壓和高行參考電壓適用於特定實施方式。該方法可以包括產生感測參考電壓以作為一個或多個行參考電壓的函數。感測操作可以包括將選定行單元上的電壓與感測參考電壓進行比較，以產生表示在選定行上電壓位準的輸出。

儘管通過參考上文詳述的優選實施方案和實施例公開了本發明，但應理解這些實施例旨在說明而不是限制。預期本領域技術人員將容易想到修改和組合，這些修改和組合將在本發明的精神和所附權利要求的範圍內。

12、35、3635‧‧‧可編程閾值電晶體

14、36、3636‧‧‧電阻

21、22、23、24‧‧‧電流源

26‧‧‧接地線

30、3630‧‧‧第一載流節點

31、3631‧‧‧第二載流節點

32、3632‧‧‧控制端子

100、200、300、3105‧‧‧基板

101、201‧‧‧源極端子

102、202‧‧‧汲極端子

103‧‧‧浮動閘極多晶矽層

104、204‧‧‧控制閘極多晶矽層

105、205‧‧‧閘極介電層

106‧‧‧內多晶矽介電質

107、108、207、208‧‧‧接點

109、209‧‧‧接觸層

110、210、304、451‧‧‧埋藏式植入電阻

112、114、212、214‧‧‧電流路徑

113、213‧‧‧p型通道區域

203‧‧‧介電電荷捕獲層

206‧‧‧閉塞介電層

301、302‧‧‧淺溝槽隔離結構

303‧‧‧邊界

310‧‧‧源極區域

311‧‧‧汲極區域

315‧‧‧浮動閘極

316‧‧‧控制閘極

320‧‧‧側壁

321‧‧‧蝕刻停止層

322‧‧‧內連接介電質

325、326‧‧‧內連接接點

400‧‧‧可變電阻單元的串聯串線路

401、402‧‧‧串線路選定字元線

410、411、412、413、414、415‧‧‧字元線閘極堆

420、421、422、423、424、425、426、427‧‧‧n型植入物

450‧‧‧p型保護層

502‧‧‧位元線接點

503‧‧‧源極線接點

504、505‧‧‧主動區

600、601‧‧‧載流節點

602‧‧‧輸入節點

650‧‧‧感測放大器

651‧‧‧緩衝器

652、656、965、975‧‧‧線

655‧‧‧參考電壓電路

660‧‧‧暫存器

661‧‧‧算術邏輯單元

665‧‧‧參考行

666‧‧‧電阻分壓器

667‧‧‧選擇器

680、690、700‧‧‧操作串線路

681‧‧‧行參考串線路

691、701、702‧‧‧參考串線路

692‧‧‧參考行上的區域

703‧‧‧陣列區域

901‧‧‧積體電路

905‧‧‧數據匯流排

910‧‧‧控制邏輯

920、3410‧‧‧方塊

930‧‧‧匯流排

940‧‧‧字元線驅動器

945、3006、3108、3205、3405a、3405b‧‧‧字元線

960‧‧‧神經形態的記憶體陣列

970‧‧‧行解碼器

980‧‧‧緩衝電路

985‧‧‧第二數據線

990‧‧‧數據緩衝器

991‧‧‧輸入/輸出電路

993‧‧‧數據路徑

1000‧‧‧系統

1001‧‧‧乘積和加速器陣列

1002‧‧‧記憶體陣列

1003‧‧‧數據路徑控制器

2700‧‧‧U形垂直NAND類串線路

2800‧‧‧第一NAND類串線路

2801‧‧‧第二NAND類串線路

2901、3201‧‧‧第一圖案金屬層

2902、3202‧‧‧第二圖案金屬層

2903、3106、3208‧‧‧串線路選定線

2904、3107、3203‧‧‧接地選定線

2905、3005a、3005b、3103‧‧‧垂直通道結構

2906‧‧‧輔助閘極結構

3001、3101、3401‧‧‧位元線

3002、3402‧‧‧源極線

3003、3004、3403、3404‧‧‧選定閘極

3007‧‧‧後閘極

3102‧‧‧內連接

3104‧‧‧共源極線擴散

3109‧‧‧介電層

3110、3206‧‧‧電荷捕獲層

3111‧‧‧半導體材料薄膜

3112‧‧‧摻雜多晶矽

3204‧‧‧輔助閘極線

3207‧‧‧薄膜通道層

3209‧‧‧絕緣層

3406‧‧‧共用浮動閘極結構

3407‧‧‧多晶矽間介電層

3408‧‧‧隧穿介電層

3409‧‧‧摻雜半導體核心

第1圖係繪示乘積和運算的功能圖，乘積和運算可以是先前技術中已知的神經形態運算系統的基本元件。

第2圖係繪示配置於乘積和運算的可變電阻單元陣列的一部分圖。

第3圖繪示根據本文描述的實施例的可變電阻單元的示意圖。

第4圖繪示包括浮動閘極儲存電晶體和埋藏式植入電阻的可變電阻單元的簡化剖面圖。

第5圖繪示包括介電電荷捕獲儲存電晶體和埋藏式植入電阻的可變電阻單元的簡化剖面圖。

第6-9圖繪示根據本文描述的實施例的可變電阻單元的製造流程圖。

第10A圖和第10B圖係繪示可變電阻單元串聯排列於NAND類 (非及類，NAND-Like) 結構的剖面圖及佈局圖。

第11A圖和第11B圖係繪示可變電阻單元的例示操作圖。

第12圖係繪示配置實施於乘積和運算的可變電阻單元之串線路(String)。

第13圖係繪示可與可變電阻單元陣列一起使用於乘積和運算的感測電路之簡化方塊圖。

第13A圖係繪示利用第13圖電路的感測操作目的之啟示圖。

第14圖繪示可與如第13圖的感測電路一起使用的參考電壓電路之簡化圖。

第15圖繪示包括參考串(String)的可變電阻單元陣列的配置。

第16圖係繪示包括參考串和未使用單元的可變電阻單元陣列的另一種配置圖。

第17圖係繪示包括兩個參考串和未使用單元的可變電阻單元陣列的另一種配置圖。

第18-22圖係繪示配置於利用多個位元權重來實施乘積和運算項之可變電阻單元的功能組圖。

第23圖是包括可變電阻單元陣列應用的裝置之簡化方塊圖，例如是應用於神經形態記憶體。

第24-26圖係繪示包括乘積加速器陣列及其不同操作的系統。

第27圖是可變電阻單元的垂直U形NAND類串線路的示意電路圖。

第28圖是可變電阻單元的替代垂直NAND類串線路的示意電路圖。

第29圖是可變電阻單元的垂直U形NAND類串線路的3D陣列透視圖。

第30圖是可變電阻單元的單一垂直U形NAND類串線路可變電阻單元串線路的剖面圖，其可實施於如第29圖的陣列。

第31圖還繪示如本文描述的可變電阻單元的垂直U形NAND類串線路的3D陣列之另一種類型。

第32圖係繪示包含另一實施例的可變電阻單元的垂直U形NAND類串線路的垂直通道單閘極結構。

第33圖是第32圖陣列的可變電阻單元之特寫圖。

第34圖是共享包括如本文所述的可變電阻單元的浮動閘極類型NAND類結構的垂直剖面圖。

第35圖是第34圖共享浮動閘極類型NAND類可變電阻單元串線路的特寫圖。

第36圖是根據本文描述實施例的分離閘極可變電阻單元的示意圖。

Claims

一種半導體元件，包括配置於垂直NAND類串線路 (String)中的一可變電阻單元陣列，該可變電阻單元陣列具有複數個可變電阻單元，在該可變電阻單元陣列中的各該些可變電阻單元包含一可編程閾值電晶體和並聯的一第一電阻。
如申請專利範圍第1項所述之半導體元件，其中該可變電阻單元陣列包括串聯的可變電阻單元之複數個NAND類串線路。
如申請專利範圍第2項所述之半導體元件，包括：複數個字元線，耦接到串聯的可變電阻單元之該些NAND類串線路；以及複數個字元線驅動器，連接到該些字元線用以施加可變閘極電壓至該些可變電阻單元中的該些可編程閾值電晶體。
如申請專利範圍第1項所述之半導體元件，其中各該些可變電阻單元中的該可編程閾值電晶體包括一浮動閘極電荷捕獲儲存電晶體，以及在各該些可變電阻單元中的該第一電阻在浮動閘極電荷捕獲儲存電晶體中包括一埋藏式植入電阻。
如申請專利範圍第1項所述之半導體元件，其中各該些可變電阻單元中之該可編程閾值電晶體包括一介電電荷捕獲儲存電晶體，以及各該些可變電阻單元中的該第一電阻在介電電荷捕獲儲存電晶體中包括該埋藏式植入電阻。
如申請專利範圍第1項所述之半導體元件，包括：一感測放大器，連接至該可變電阻單元陣列，以響應於由一施加電流與在該可變電阻單元陣列中該些可變電阻單元的一總和所產生之一電壓。
一種半導體元件，包括以垂直NAND類串線路排列的複數個可變電阻單元之一陣列，該陣列中的各該些可變電阻單元包括一可編程閾值電晶體和並聯之一電阻，其中該陣列中的各該些可變電阻單元的該可編程閾值電晶體包括一分離閘極電晶體。
一種半導體元件，包括：複數個垂直串線路，該些垂直串線路具有複數個可變電阻單元；該些垂直串線路中的各該些可變電阻單元，具有一第一載流節點、一第二載流節點和一控制端子，並且包括一可編程閾值電晶體和並聯至該第一載流節點和第二載流節點之一電阻，該可編程閾值電晶體具有連接到該控制端子之一閘極；其中：該些垂直串線路中的各該些可變電阻單元之一可變電阻是施加於該閘極之一電壓、該可編程閾值電晶體的閾值和該電阻的函數。
如申請專利範圍第13項所述之半導體元件，其中各該些可變電阻單元中的該電阻包括該電荷捕獲儲存電晶體中的一埋藏式植入電阻。
如申請專利範圍第11項所述之半導體元件，包括用以編程具有多級的該電荷捕獲儲存電晶體的閾值之電路。