CN110275694A - 用于产生积项和的装置及其操作方法 - Google Patents

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Abstract

一种用于产生积项和的装置，包括可变电阻单元的一阵列、m个输入驱动器、n个行驱动器、以及电压感测电路。阵列中的各个可变电阻单元包括并联连接的一晶体管以及一可编程电阻器，阵列包括n个单元行，n个单元行包括串联连接的单元串以及m个单元列。m个输入驱动器耦接m个单元列中的对应单元列，m个输入驱动器选择性地施加输入Xm至m个单元列。n个行驱动器将电流In施加到n个单元行中的对应单元行。电压感测电路操作地耦接至n个单元行。

Description

用于产生积项和的装置及其操作方法
技术领域
本发明关于一种可用于执行或支持积项和(sum-of-products)操作的电路。
背景技术
在类神经型态(neuromorphic)计算系统中，机器学习系统和基于线性代数的一些计算类型的电路，积项和函数可以是重要的组成部分。该功能可以表示如下：
在该表达式中，每个乘积项是可变输入Xi和权重Wi的乘积。权重 Wi可以通过不同的术语来表示，例如对应于可变输入Xi的系数。
积项和函数可以被实现为使用交叉点阵列(cross-point array)架构的电路操作，其中阵列单元的电气特性可实现该功能。
为实现高速运算，需通过相当大的阵列以并行地执行许多操作，或者是执行相当大的积项和序列。在这些系统中，可能有大量的输入和输出，因此总电流消耗可能非常大。
本揭露希望提供适用于实现大阵列的积项和函数的结构，并可更加地高效节能。
发明内容
本揭露描述一种包括可变电阻单元阵列的装置，其中阵列中的可变电阻单元包括并联连接的晶体管和可编程电阻器。此装置可以被操作，使得施加到晶体管的输入电压和可编程电阻器的电阻值可用来表示积项和操作(sum-of-products operation)的输入及权重变量。在此描述的实施例中，每个可变电阻单元的可变电阻值作为一函数，此函数是施加到单元中的晶体管的栅极的电压、晶体管的阈值以及可编程电阻器的电阻值的函数。在一些实施例中，可编程电阻器为一次性可编程(one-time programmable)，或在装置制造期间随着变异电阻可编程，使得可变电阻单元的电阻在整个阵列中有所变化。在一些实施例中，可编程电阻器可编程好几次，而能够在装置的设定期间或操作期间，随着系统中的变异电阻编程。
在一些实施例中，装置包括电压感测放大器，其用以感测由可变电阻单元产生的电压，作为施加电流和可变电阻单元的电阻的函数。通过这种方式，用以产生积项和结果的电流的大小可以被限制或固定，从而降低功耗。
阵列可通过由一个晶体管和一个电阻器(1T-1R)组成的单元来实现。此外，本文描述的实施例中，针对通过电压感测进行积项和操作的紧密电路布局，可以将电阻器实现成一埋设注入(buried implant)电阻器，此电阻器位在单一个可变阈值晶体管的布局占用区(footprint)当中，并实际上制造出单一晶体管(1T)单元的阵列。
实施例描述了阵列中的可变电阻单元被配置在串联连接的可变电阻单元的多个串中。多个字线可耦接到串联连接的可变电阻单元的串。字线驱动器连接到多个字线以将可变栅极电压施加到可变电阻单元中的晶体管。
本揭露描述一种用于产生积项和的装置，此装置包括一可变电阻单元阵列，其中各个可变电阻单元包括一晶体管及并联连接的一可编程电阻器。此阵列包括n行(column)包括串联单元串的单元以及m个单元列(row)。在此实施例中，装置包括m个输入驱动器，输入驱动器耦接到m个单元列中相应的一单元列。输入驱动器选择性地将输入Xm施加至列m。此实施例的装置亦可包括n个行驱动器。行驱动器将电流In施加至n个单元行中的对应单元行。此装置包括电压感测电路，电压感测电路可操作地耦接至 n个单元行。
根据本揭露所述的技术，可使用晶体管中的埋设注入电阻器，通过包括一或多个注入浓度的一注入质注入轮廓及注入扩散区几何图形，对可变电阻单元中的可编程电阻器进行编程。
根据本揭露所述的技术，耦接至阵列的控制及偏压电路包括用以对阵列中的可编程电阻器进行编程的逻辑，其中电阻值对应于m行n列的相应单元的权重因子Wmn的值。可用于可使用装置上的逻辑进行编程可变电阻单元中的可编程电阻器的实施例包括相变电阻式存储器元件(phase change resistive memory element)、金属氧化物电阻式存储器元件(metal oxide resistive memory element)及导电桥电阻式存储器元件(conductivebridge resistive memory element)。在另一实施例中，可变电阻单元中的可编程电阻器包括存储单元(例如是静态随机存取存储器(SRAM))以及并联于栅极连接至存储单元的第二晶体管的电阻器。
本揭露提供一种用于产生积项和数据的装置，其包括可变电阻单元的阵列，阵列中的每个可变电阻单元包括晶体管和并联连接的可编程电阻器，此阵列包括n行包括串联单元串的单元以及m个单元列。控制和偏压电路耦接到阵列，其包括用以对阵列中的可编程电阻器进行编程的逻辑，具有对应于相应单元的权重因子Wmn的值的阈值。输入驱动器耦接到m个单元列中相应的一单元列，输入驱动器选择性地将输入Xm施加至列m。行驱动器用以将电流In施加至n个单元行中的对应单元行。电压感测电路可操作地耦接至单元行。
本揭露描述一种包括存储阵列以及积项和加速器阵列的系统，存储阵列以及积项和加速器阵列使用数据路径控制器作互连。积项和加速器阵列包括可变电阻单元阵列。存储阵列可针对积项和函数的配置以及运算，与积项和加速器阵列进行协作。
一种用于操作可变电阻单元阵列以产生积项和数据的方法，其包括：以电阻值对阵列中的可编程电阻进行编程，此电阻值对应于相应单元的权重因子的值；选择性地将输入施加到阵列中的单元列；施加电流至阵列中单元行的对应单元行；以及感测阵列中一或多个单元行上的电压。
本发明的其他方面和优点可见于以下的附图、详细描述以及权利要求。
附图说明
图1绘示积项和操作的功能图，其可以是现有技术中已知的类神经型态计算系统的基本元件。
图2绘示根据本揭露所述的实施例的可变电阻单元的示意图。
图3绘示用于积项和操作的可变电阻单元阵列的一部分。
图4绘示使用埋设注入电阻器进行类NAND结构(NAND-like structure) 中串联配置的可变电阻单元的剖面图。
图5绘示使用可编程电阻器作为层间接触的组件的串联配置的可变电阻单元的布局图。
图6绘示可使用于图5的布局中的可变电阻单元的一实施例的剖面图。
图7绘示可使用于图5的布局中的可变电阻单元的另一实施例的剖面图。
图8绘示使用扩散区的几何变化作为可编程电阻器的串联配置的可变电阻单元的布局图。
图9绘示使用包括电阻器的几何变化的覆盖晶体管的图案化的电阻层的串联配置的可变电阻单元的布局图。
图10绘示配置用于进行积项和的操作的可变电阻串。
图11绘示一实施例的包括静态随机存取存储器(SRAM)控制元件的可变电阻单元。
图12绘示配置用于进行积项和操作的分节的长串可变电阻单元。
图13绘示感测电路的简化方块图，感测电路可基于积项和操作的目的而与可变电阻单元阵列一起使用。
图14是为了描述使用图13的电路的感测操作而参照的捷思图 (heuristicdiagram)。
图15是可与如图13的感测电路一起使用的参考电压电路的简化图。
图16是包括可与如图15的电路一起使用的Vmin及Vmax的参考行的实施例的示意图。
图17是包括例如应用于类神经型态存储的可变电阻单元阵列的装置的简化方块图。
图18～20绘示包括积项和加速器阵列及其各种操作的系统。
【符号说明】
12、35、566、622：晶体管
21～24：电流源
14、36、540～544、540a、542a、544a、R1～R8、R1，mn～R3，mn：电阻器
26：参考线
30：第一载流节点
31：第二载流节点
32：控制端子
400：可变电阻单元串
410～415：栅极堆栈
401、402、600～607：字线
498、499、571：接触结构
420～427：n型注入
450～455：埋设注入电阻器
502：位线接触结构
503：源极线接触结构
504、505：主动区
530～534：桥接元件
546：距离
550～555、580～586、610～618、T(0)、T(1)、T(Q)、T(Q-1)：端子 560～565：栅极
568a、568b：扩散区的延伸
590～595：隔离元件
599：基板
620：层间接触结构
621：电阻器单元
650：感测放大器
651：缓冲器
652、656：线
655：参考电压电路
660：缓存器
661：算术逻辑单元
665：参考行
666：电阻分压器
667：选择器
700：操作串
701、702：参考串
703：区域
901：集成电路
905：数据总线
910：控制器
920：偏压配置供给电压
930：总线
940：字线驱动器
945：字线
960：类神经型态存储阵列
965、975、985：线
970：行译码器
980：电压感测放大器
990：数据缓冲器
991：输入/输出电路
993：数据路径
1000：系统
1001：积项和加速器阵列
1002：存储阵列
1003：数据路径控制器
1100：串
I1～In：电流
R1n、R2n、R3n、Rmn：电阻
SS1：第一次串
SS2：第二次串
SSQ：最末次串
SUM1～SUMn：加总节点
Vmin、Vmax、Vn、Vl～V6、VON：电压
Vref：参考电压
W1～Wi、W1n～W5n、R1Lref～R5Lref、R1Href～R5Href：权重
WL1～WLm：字线
X1～Xi、Xm：输入
具体实施方式
以下参照图1～20而提供本发明实施例的详细描述。
图1绘示了一积项和操作，其中加总的项次是输入Xi乘以权重Wi的乘积，其中在此范例中，i从1变至7。不同项次加总的权重Wi可以不同。在操作中，可以将权重指定为一组系数，然后提供输入以计算随着输入变化的加总。而且，在执行学习过程的算法中，随着学习过程改变系数以从可用结果的加总中学习，权重可以不时地改变。
在所示范例中，输出的加总被提供至S形函数(sigmoid function)以产生介于最小值和最大值之间的非线性输出，例如介于0和1之间。这是类神经形态计算中使用的突触(synapse)的常见模型。其他激活函数(activation function)也可被使用，例如logit函数。积项和操作也可以应用于不是类神经型态的配置，或者不被认为是仿真神经系统的配置。
图2是一可变电阻单元的示意图，例如是使用于图3的阵列中。可变电阻单元包括第一载流节点30，第二载流节点31和控制端子32。晶体管 35和可编程电阻器36并联连接到第一和第二载流节点。晶体管具有连接到控制端子32的栅极。
控制端子32上的电压VG可以被表征为晶体管35的栅极电压。控制端子32可以对应于图3所示的阵列中的字线。第一载流节点30可以被表征为单元的源极电压。第二载流节点31上的电压VD可以被表征为单元的漏极电压。
在此范例中，单元电流IC被施加到第二载流节点31，其电流大小可依设计而设定或为可调，以建立单元中的电压降，此取决于电压感测放大器的电压范围以及电阻器36于单元中的电阻值。电流大小可以根据阵列的特定实施例来调整，使得串上可以产生可用范围的电压以供给加总节点。而且，电阻器的可编程电阻范围和可编程阈值晶体管的配置可以被设计为以选定的电流水平和指定的感测范围来操作。
晶体管35可利用具有N型通道或P型通道的金氧半晶体管(MOS)进行配置，以操作为开关。开关在开启时提供低电阻路径，有效导通可编程电阻器，使得横跨单元的电压降非常小；开关在关闭时提供高电阻路径，有效阻挡电流通过，使得横跨单元的电压降主要为可编程电阻的电阻值及通过单元的电流的函数。
图3是可变电阻单元阵列的示意图，其中阵列中的每个单元包括并联连接的晶体管(例如12)和可编程电阻器(例如14)。在此例示中，阵列包括四串可变电阻单元，其中每一串包括串联于加总节点SUM1～SUM4与参考线(像是接地，如26)之间的四个可变电阻单元。四条字线WL1～WL4连接至每个串中的可变电阻单元的控制端子。如图所示，行的数量可以是任意的，并且加总节点的数量可到SUMn，另外字线的数量可以是任意的而到 WLm。位于n行、m列的可变电阻单元具有权重Wnm的集合，其作为单元的阈值Vt、单元中的电阻器的可编程电阻Rnm、以及行中的电流In的函数。
施加到字线的电压对应于可变输入X1到X4，...，Xm。通过此方式，串中每个可变电阻单元的可变电阻是一函数，此函数是施加在字在线对单元的控制栅极的电压、单元中晶体管的阈值、单元中的电流、以及电阻器的编程电阻的函数。
加总节点(SUM1到SUM4，...SUMn)耦接到电压感测放大器以产生表示每个串的积项和输出的信号。电流源21～24耦接到每个串，以在代表性范例中在感测操作期间将恒定电流施加到每个串。
图4绘示基板中串联连接形成可变电阻单元串400的简化剖面图。栅极堆栈410～415覆盖包括金氧半晶体管的栅极介电层的基板，且栅极可以是字线的元件，以垂直于图页的方向延伸。在代表性的实施方式中，可以例如是32或64的主动(active)位线。在一些实施例中，串联连接串可包括更少或更多条的主动字线，以符合特定实施方式。在一些情况中，可在例如是典型范例的高密度NAND闪存的串的相对端上具有一或多个虚设字线(dummyword line)。虚设字线可基于制造质量或偏压(biasing)的目的被制造，但并不使用在串的积项和操作当中。
在此范例中，基板是P型基板，可变电阻单元的载流端子(亦即是源/ 漏极端子)通过n型注入(implant)420-427实现。在一些高密度的实施例中，注入物并非用于单元之间的载流端子，故载流端子依赖于用于通道区中电荷载子的反转(inversion)。并没有接触结构(contact)直接接触于所绘实施例的所有单元之间的载流端子。然而，在一些实施例中，接触结构可沿着串周期性地配置。
串选择字线401及402配置于串联连接串的相对端。主动区504及505 包括用于位线的基板中的n型注入及用于串联连接串的共同源极线连接。相较于可变电阻单元的载流端子而言，主动区504及505可以是较深注入或较高导电性注入。位线接触结构502将主动区504连接于位在覆盖的图案化导体层中的位线。源极线接触结构503将主动区505连接于位在覆盖的图案化导体层中的源极线。
在本范例中，埋设注入电阻器450～455在作为串之中的单元的载流端子的注入420～727之中的相邻对注入之间延伸，每个埋设注入电阻器 450～455是平行于串中的对应单元的晶体管通道区延伸。根据可为积项和操作中的术语的权重的欲使用的编码值，电阻器450～455的电阻在制造期间通过注入浓度、注入深度及其他影响扩散区的电阻率及几何图形的因子 (示意于图中埋设注入电阻器450～455的不同厚度)进行编程。
使用可变电阻单元的积项和阵列的实施例可具有大型阵列，包括具有千个或百万个可变电阻单元的阵列。用于大规模NAND装置的制造技术可与用以进行埋设注入电阻器或其他电阻结构的添加的步骤共同应用于如图4所示的类NAND结构的大型积项和阵列的制造中。
图5显示布局图，图6显示图5的6-6联机的剖面图，绘示可用于在积项和阵列中使用的可变电阻单元串的另外结构。此结构包括一序列的电流传导端子550～555，在此图示中作为一序列的5个晶体管的源极/漏极端子。 5个晶体管的栅极提供于字线520～524上。接触结构498、499连接于覆盖的导体，导体可连接于串的其他部分或支持积项和配置的外围电路。在每个单元中使用桥接晶体管的电流途径实现平行的电阻器。在端子550及 551之间的单元中，包括可编程电阻器540的第一接触结构是电性接触于端子550的区域，可以是标准层间连接器570(例如是钨插塞或类似元件) 的第二接触结构是电性接触于端子551的区域。包括图案化金属层的覆盖的桥接元件的片段的桥接元件530将可编程电阻器540连接于层间连接器570。第二单元形成于端子551及552之间，包括可编程电阻器541，接触结构571及片段的桥接元件531。第三单元形成于端子552及553之间，包括可编程电阻器542，接触结构572及片段532。第四单元形成于端子 553及554之间，包括可编程电阻器543，接触结构573及片段的桥接元件533。第五单元形成于端子554及555之间，包括可编程电阻器544，接触结构574及片段的桥接元件534。这些单元呈现交错方式，可减少串的垂直间隙。
图6绘示图5沿着6-6联机的剖面图。此结构形成在基板560中，图 6中参照图5所述的元件使用相同的元件符号。在此范例中，端子550～555 是通过在基板560中注入扩散区所形成。图6所示的可编程电阻器540、 542、544配置于层间导体中，与形成单元的桥接的图案化金属的覆盖的桥接元件530、532、534通过距离546间隔开。
可变电阻单元的如图5及6及其他配置中的实施方式可编程电阻器 540～544可包括过渡金属氧化物层，例如是使用编程脉冲(programming pulse)及验证操作(verifyoperation)编程至可变电阻值，如典型的电阻式随机存取存储器的实施方式。例如，可编程电阻器可包括具有第一及第二电极的双端子装置(two-terminal device)，金属氧化物位于第一及第二电极之间，可编程为多个电阻值。在此类实施例中，金属氧化物层可包括一或多个选自于一群组的金属氧化物，此群组包括氧化钨(tungsten oxide)、氧化钛(titaniumoxide)、氧化镍(nickel oxide)、氧化铝(aluminum oxide)、氧化铜 (copper oxide)、氧化锆(zirconium oxide)、氧化铌(niobium oxide)、氧化钽 (tantalum oxide)、氧化钛镍(titanium nickel oxide)、锆酸锶掺杂铬(Cr-doped SrZrO3)、钛酸锶掺杂铬(Cr-dopedSrZrO3)、镨钙锰氧(PCMO)、及镧钙锰氧 (LaCaMnO)。在一些实施例中，电极之间的可编程电阻元件可包括氧化钨 /铜或银(WO/Cu or Ag)、氧化钛/铜或银(TiO/Cu or Ag)、氧化镍/铜或银 (NiO/Cu or Ag)、氧化铝/铜或银(AlO/Cu or Ag)、氧化铜/铜或银(CuO/Cu or Ag)、氧化锆/铜或银(ZrO/Cu or Ag)、氧化铌/铜或银(NbO/Cu or Ag)、氧化钽/铜或银(TaO/Cuor Ag)；氮氧化钛/铜或银(TiNO/Cu or Ag)、锆酸锶/铜或银掺杂铬(Cr-doped SrZrO3/Cuor Ag)、钛酸锶/铜或银掺杂铬(Cr-doped SrTiO3/Cu or Ag)、镨钙锰氧/铜或银(PCMO/Cuor Ag)、镧钙锰氧/铜或银(LaCaMnO/Cu or Ag)及二氧化硅/铜或银(SiO2/Cu or Ag)。
在其他实施例中，可编程电阻器540～544可包括相变存储元件(phase changememory element)。相变材料的实施例可包括相变基的存储材料，包括硫属化物(chalcogenide)基的材料及其他材料。硫族元素(Chalcogen)包括氧(oxygen，O)、硫(sulfur，S)、硒(selenium，Se)及碲(tellurium，Te)的4个元素的任一者，形成元素周期表的VIA族的部分。硫属化物包括硫族元素的化合物，具有更多阳性(electropositive)元素或基团(radical)。硫属化物合金包括硫属化物与其他材料(例如是过渡金属)的组合。硫属化物合金通常包含一或多个来自周期表元素的IVA族的元素(例如是锗(germanium，Ge)和锡(tin，Sn)。通常，硫属化物合金包括锑(antimony，Sb)、镓(gallium，Ga)、铟(indium，In)及银(silver，Ag)。许多相变基的存储材料描述于技术文献中，包括下列合金：镓/锑(Ga/Sb)、铟/锑(In/Sb)、铟/硒(In/Se)、锑/碲(Sb/Te)、锗/碲(Ge/Te)、锗/锑/碲(Ge/Sb/Te)、铟/锑/碲(In/Sb/Te)、镓/硒/碲(Ga/Se/Te)、锡/锑/碲(Sn/Sb/Te)、铟/锑/锗(In/Sb/Ge)、银/铟/锑/碲(Ag/In/Sb/Te)、锗/锡/ 锑/碲(Ge/Sn/Sb/Te)、锗/锑/硒/碲(Ge/Sb/Se/Te)及碲/锗/锑/硫(Te/Ge/Sb/S)。在锗/锑/碲(Ge/Sb/Te)合金的家族中，可使用大范围的合金组成物。这些组成物可特征为TeaGebSb100-(a+b)。在其他范例中，过渡金属(例如是铬(chromium，Cr)、铁(iron，Fe)、镍(nickel，Ni)、铌(niobium，Nb)、钯(palladium， Pd)、铂(platinum，Pt))及混合物或其的合金可结合于锗/锑/碲(Ge/Sb/Te)以形成具有可编程电阻特性的相变合金。
在一些实施例中，使用杂质掺杂于硫属化物及其他相变材料，以使用掺杂的硫属化物改变电性、过渡温度、溶点及其他存储元件的特性。用于掺杂的硫属化物的代表性杂质包括氮、硅、氧、二氧化硅、氮化硅、铜、银、金、铝、氧化铝(aluminum oxide)、钽(tantalum)、氧化钽(tantalum oxide)、氮化钽(tantalum nitride)、钛(titanium)及氧化钛(titaniumoxide)。请参照例如是美国专利第6,800,504号以及美国专利申请公开号U.S.2005/0029502。
其他可编程电阻结构(如可替换于上述的基于相变单元及金属氧化物单元的结构)包括固态电解质(导电桥)存储单元(solid state electrolyte memory cell)及磁电阻存储单元(magnetoresistive memory cell)、自旋力矩转移材料(spin transfertorque material)及磁性材料，且可应用于本技术。
为了这种编程的目的，可以通过关闭目标单元中的并联晶体管来将电流引导通过编程目标单元中的可编程电阻器的电阻的可编程电阻器目标，同时开启在串中的其他单元的并联晶体管。
图7绘示可与图5的布局共同使用的替代结构的剖面图。图7的与图 6中所使用的相同元件是使用相同的元件符号。在此结构中，可编程电阻器540a、542a及544a配置于覆盖的桥接元件530、532、534及覆盖的层间连接件之间的界面。因此，可编程电阻器540a、542a及544a不会有如图6所见的偏移距离546。可编程电阻器540a、542a及544a可参照图6 所讨论的技术来实现。
图6及7绘示交替的可变电阻单元的配置，显示元件配置于特定实施例中的集成电路上的可能方式。亦有可能有其他的配置。
图8绘示单元的可编程电阻为一注入扩散区(implant diffusion region)，在制造期间可进行编程，具有不同的几何图形及掺杂浓度，以提供单元中已编程的电阻。图8是序列的可变电阻单元的布局图，包括可编程电阻器，可编程电阻器包括平行于单元的晶体管的不同几何图形的注入扩散区。
在此范例中，一序列的单元包括6个具有栅极560～565的晶体管。对于晶体管的源极/漏极区位在载流端子580～586之中。因此，可变电阻单元的晶体管(例如是566)是通过载流端子582与门极562所形成。栅极可以是如上所述的字线元件及大型阵列的元件。
平行的可编程电阻器是在此范例中实现，通过隔离结构(例如是浅沟槽隔离元件590～595)使平行的扩散区与晶体管的通道区分开，浅沟槽隔离元件590～595邻近于每个单元中的晶体管的通道区。形成平行电阻器的不同几何图形的注入扩散区是通过隔离元件590～595之间的扩散区的延伸连接于晶体管的源极/漏极区。在图式中，为了建立不同的几何图形，注入区的宽度有所不同，如尺寸箭号标示「w」所示。因此，可编程电阻器(例如是567)是通过扩散区的延伸568a及568b，在隔离元件592的相对侧上，以平行的方式连接于晶体管566。
晶体管的源极/漏极中的注入浓度可以比可编程电阻器区域的注入浓度高。这可使用具有覆盖电阻器区域的注入屏蔽598所完成。例如，可形成栅极结构，接着在注入屏蔽598阻挡可编程电阻器的区域的注入体时执行注入。在第二注入阶段中，移除注入屏蔽，并使用根据所欲实施的编程的另外的注入屏蔽设定可编程电阻器的图案。执行第二注入以建立可编程电阻器的注入浓度及几何图形。如此一来，具有不同几何图形且选择性具有不同注入浓度的可编程电阻器可在制造期间进行编程。
图4及8绘示可变电阻单元的范例，包括具有近端及远程区域(例如端子582、583)的基板中的扩散区，第一段(first leg)位于近端及远程区域之间，第二段(second leg)位于近端及远程区域之间。第一段包括通道区域，且包括第一段的通道区域之上的栅极导体，形成单元晶体管。第二段具有一电阻，此电阻是第二段的掺杂图形及布局图形的函数，以形成与单元晶体管平行的可编程单元电阻器。
图9绘示可使用本文所述的积项和阵列的可变电阻单元的又一实施例的结构。在此实施例中，一系列单元实现于基板599中。基板包括对应于单元的多个载流端子610～618。字线600～607配置于相应对的载流端子 610～618之间的通道区域中。层间接触结构(例如是620)连接于载流端子 610～618，且对应于可编程电阻器R1～R8形成电流路径，桥接于对应单元中的晶体管。因此，例如，在可变电阻单元系列中的单一的可变电阻单元包括可编程电阻器R4，且具有载流端子613中的源极/漏极以及载流端子 614中的另外的源极/漏极，可编程电阻器R4通过桥接包括字线603中的栅极的晶体管622的电阻器单元621所实现。
可编程电阻器R1～R8可包括不同几何图形的电阻材料，包括布局中的不同厚度、不同宽度等等。范例电阻材料可例如是包括不同的金属氮化物及碳化物。不同的几何图形可使用刻蚀屏蔽进行序列刻蚀所实现，可被编程以定义单元的可编程电阻。
图5～7及9绘示不同电阻单元的范例，包括具有近端及远程区域的扩散区以及位于近端及远程区域之间的通道区，且包括位于通道区之上的栅极导体，形成单元晶体管，由近端区域至远程区域的电流路径包括第一层间导体、覆盖的图案化导体层之中的桥接导体，及第二层间导体，并形成平行于单元晶体管的可编程单元的可编程电阻存储元件。可编程电阻器配置于如上所述的层间导体中或桥接导体中，或单元的电流路径中的其他地方。
图10绘示可用于产生积项和操作的串联连接的多个可变电阻的示意图。在此范例中，仅显示连续的3个单元。在其他实施例中，可以是一大数量的连续的单元。
本范例中的第一单元接收输入X1，且在阵列中的「n」行(column)的单元1具有通过可编程电阻R1n所定义的权重(weight)。本范例中的第二单元接收输入X2，且在阵列中的「n」行的单元2具有通过可编程电阻R2n所定义的权重。本范例中的第三单元接收输入X3，且在阵列中的「n」行的单元3具有通过可编程电阻R3n所定义的权重。串中可有任何数量的单元，使阵列中任何特定的单元可表征为在「m」列「n」行具有通过可编程电阻Rmn所定义的权重。
此行的电压降Vn表示横跨每个单元的电压的总和，其又为Xi与Rmn的函数。
例如，电压降可通过下列方程式所表征：
Vn＝In*(Tr.1//R1n)+In*(Tr.2//R2n)+In*(Tr.3//R3n)
在此公式中，输出电压Vn等于施加至行的电流In乘以每个单元的晶体管及可编程电阻器的平行电阻。平行电阻取决于输入值Xm，其开启或关闭单元的晶体管。若输入Xm等于0，则电阻通过可编程电阻器所决定。若输入Xm等于1，则电阻开启，且单元的电阻为低，主要是通过晶体管的电阻所决定，可在饱和状态中操作以达成非常低的电阻。
因此，例如，若输入[X1，X2，X3]等于[0 1 0]，则可表示为下列方程式：
Vn＝In*(Tr.OFF//R1n)+In*(Tr.ON//R2n)+In*(Tr.OFF//R3n)
可以见得，这是串中的单元上的积项和操作的形式。
图11绘示可变电阻单元的另一实施例，其中应用SRAM以储存权重值，权重值可改变结合的等效电阻值及可变电阻单元。因此，每个单元包括参照图10的如上所述的平行于可编程电阻器R1n、R2n、R3n的晶体管，以实行具有输入X1至X3的可变电阻的串1100。此外，每个单元包括第二晶体管(1101，1102，1103)。每个单元中的第二晶体管的栅极耦接至相应的SRAM单元(1111，1112，1113)。权重W1n、W2n、W3n可动态地储存在SRAM 单元中，以根据欲执行的不同的积项和操作改变可变电阻。
图12绘示可施行于一些实施例中的片段的可变电阻单元串。如上所提及，阵列中的一串可包括相对大数量的可变电阻单元。在图11的实施例中，串电阻负载可通过分割为多个次串SS1～SSQ所减少。此分割是通过沿着串所提供的接触结构的端子T(0)至T(Q)所实现。第一次串SS1连接于接触结构的端子T(0)与T(1)之间。第二次串SS2连接于接触结构的端子T(1)与T(2)之间。此模式接续直至最末次串SSQ连接于接触结构的端子T(Q-1)与T(Q)之间。
集成电路上的控制电路可利用沿着串分布的接触结构，以处理不同操作的串电阻负载。例如，为了编程第一次串SS1中的单元，可在端子T(0) 上施加高电压，在端子T(1)至端子T(Q)上施加低电压。为了达到在第一次串中操作的目的，电流可路由(route)于端子T(0)与端子T(1)之间。为了编程第二次串SS2中的单元，可在端子T(1)上施加高电压，在端子T(0)及端子T(2)至端子T(Q)上施加低电压。为了达到在第二次串中操作的目的，电流可路由于端子T(1)与端子T(2)之间。
图13是感测电路的方块图，所述感测电路可利用如上所述的电压感测，和用于积项和操作的可变电阻单元阵列一起使用。此范例中的感测电路包括例如使用运算放大器或其他类型比较器实现的感测放大器650。到感测放大器650的输入包括线652上的电压Vn和参考电压Vref。电压Vn在选定的行上产生，并且可以通过缓冲器651递送。缓冲器651可以例如通过单位增益(unity gain)运算放大器或其他电压电压放大器来实现。线652 上的参考电压Vref由参考电压电路655提供，参考电压电路655被配置为可响应于线656上的序列信号而排序对应于要由感测放大器650区分的每个电压电平的一组参考电压。参考电压电路655可接收输入电压Vmax和 Vmin，输入电压Vmax和Vmin可确定线652上要形成的最小和最大电压作为参考电压Vref。
图14是图解说明感测操作的图表。给定电压Vmax和Vmin，第14图的电路可以生成如图所示的感测范围内的多个电平的参考电压。在阵列中的选定行上产生的电压Vn可落在感测范围内，其具有高于电压Vmin的电压差。感测电路决定电压Vn的电平。在此例中，电压Vn高于参考电压 V1至V5中的每一个并且低于参考电压V6。因此，电路可赋予对应参考电压V6的电压Vn一数字值。
感测放大器650的输出包括对应于输入参考电压电平的一序列信号。此些信号可以存储在缓存器660中，缓存器660可提供给算术逻辑单元661 或其他类型的处理电路，如数字信号处理器、通用处理器等等，其中可执行进一步的算术运算以执行进一步的积项和运算。举例来说，根据如下所述的可编程电阻单元阵列的配置方式，可以将阵列的多个行上产生的输出进行组合，以产生积项和操作的单个项。
图15是可与类似于图13的感测放大器一起使用的参考电压电路的方块图。在图14中，可变电阻单元阵列中的一或多个参考行665或是使用像阵列中所使用的单元结构可以被规划用来提供电压Vmax和Vmin的其中一或两者。在此例子中，电压Vmax和Vmin被施加到电阻分压器666，并在分压器666的电阻器之间的节点处产生多个参考电压电平。响应参考电压电平的节点耦接到选择器667。选择器667可响应于线656上的序列信号而在线652(耦接到图14配置中的感测放大器650)上提供参考电压Vref的序列。
图16绘示产生电压Vmin及Vmax两者的范例配置。在此配置中，操作行n中的操作串700包括3个单元。因此，操作行n配置为积项和操作，其中操作串700中的单元具有输入X1至X3及通过电阻R1n、R2n与R3n所决定的权重。电阻是根据欲执行的积项和的项被编程至操作串700中。电压是通过通过串的电流In所产生，以Vn表示。
Vmin参考列包括阵列的区域703中的参考串701。参考串701包括3 个单元，此3个单元可具有匹配于操作串700中所使用的3个单元的电特性。为了产生电压Vmin，参考串701中的单元的权重(标示为R1Lref、R2Lref及R3Lref)皆设定至匹配于操作行，且输入值(本例中为「1」)设定至开启单元中所有的晶体管。假使Iref等于In，参考串701在每个单元中产生小压降，且在串中具有3个单元的此范例中的电压Vmin将等于使用于操作串 700中的单元(晶体管开启状态)的小压降的约3倍，当晶体管开启时旁通于(bypass)编程的电阻器。串中有越多的单元，则Vmin的值会随之改变。
Vmax参考列包括阵列的区域703中的参考串702及未使用的单元。参考串702包括3个单元，此3个单元可具有匹配于操作串700中所使用的 3个单元的电特性。为了产生电压Vmax，参考串702中的单元的权重(标示为R1Href、R2Href及R3Href)皆设定至操作串中的可编程电阻的值。在操作期间，包括串702的到Vmax参考行中的单元的输入绑订在一起，且耦接至电压VOFF，使得包括Vmax参考串701的行中的3个单元中的晶体管被关闭，假使Iref等于In，取决于其的可编程电阻，在每个单元中产生大压降(晶体管关闭状态)。因此，在串中具有3个单元的此范例中的电压Vmax将等于使用于操作串700中的已编程单元的大压降的约3倍。串中有越多的单元，则Vmin的值会随之改变。
图17是集成电路901的简化芯片方块图，集成电路901包括具有电压感测的积项和阵列以及如本文所述的可变电阻单元，其被配置为类神经型态存储阵列960。
字线驱动器940耦接到多条字线945。在一些实施例中，驱动器例如包括数字-模拟转换器，其为每个选定的字线产生输入变量x(i)，或者，在一替代实施例中，二进制字线驱动器可以采用二进制输入。行译码器970 经由线965耦接到串联连接单元的串的一或多层，其沿着阵列960中的行而设置，其用以选择串，以从存储阵列960读取积项和数据或对存储阵列 960写入参数数据。地址在总线930上从控制逻辑(控制器)910提供到译码器970以及驱动器940。电压感测放大器经由线975耦接行译码器，并且转而耦接缓冲器电路980。施加负载电流In的电流源耦接感测电路。一个编程缓冲器可包含于电路980的感测放大器中以储存编程数据，编程数据用于单元中可编程电阻器的二阶或多阶编程。而且，控制逻辑910可包括电路，其可响应编程缓冲器中的编程数据值，选择性地对存储器中的串施加编程及禁止(inhibit)电压，以设定可编程电阻。在其他实施例中，可编程电阻是在已编程的状态，在制造期间或在一次性可编程操作中进行设定。信号在总线930上从控制逻辑(控制器)910提供给译码器970和驱动器940。
来自感测放大器的感测数据经由第二数据线985提供给数据缓冲器 990，数据缓冲器990又经由数据路径993耦接到输入/输出电路991。感测放大器可以包括运算放大器，该运算放大器被规划成用来施加单位增益或期望的增益电平，并将模拟输出提供给数字-模拟转换器或其他信号处理或信号路由电路。还可包含额外的算术单元和路由电路，以提供将单元串的多层配置成类神经形态电路。
而且，还可包括算术单元和路由电路，以提供将串的层配置成矩阵乘法单元。
输入/输出电路991可驱动数据至集成电路901外部的目的地。输入/ 输出数据和控制信号经由数据总线905而在输入/输出电路991、控制逻辑 910和集成电路901上的输入/输出端口或集成电路901内部或外部的其他数据源(例如通用处理器或专用应用电路)之间移动，像是通用处理器或专用应用电路，或是由存储阵列960支持的芯片上系统(system-on-a-chip)功能的模块组合。
在图17中所示的范例中，使用偏压配置状态机的控制逻辑910系控制着方框920中通过电压源或电源所产生或提供的电源电压的应用，其用于积项和的读取操作。在包括可编程电阻元件(例如是金属氧化物层或相变元件)的实施例中，控制逻辑控制参数写入操作以设定参数(例如是单元权重)，所述参数可使用擦除、验证和编程的偏压电压，由可编程电阻来表示。控制逻辑910耦接到缓冲器990和存储阵列960。
控制逻辑910可以使用本领域已知的专用逻辑电路来实现。在替代实施例中，控制逻辑包括通用处理器，该通用处理器可以在执行计算器程序以控制装置操作的相同集成电路上实现。在其他实施例中，可以利用专用逻辑电路和通用处理器的组合来实现控制逻辑。
图18～20绘示系统1000的配置，系统1000包括存储阵列1002以及积项和加速器阵列1001，积项和加速器阵列1001通过数据路径控制器 1003而与存储阵列互连。积项和加速器阵列1001包括根据上述任何实施例的可编程电阻单元的阵列。存储阵列可包括NAND闪存阵列、SRAM 阵列、DRAM阵列、NOR闪存阵列或者是可与积项和加速器阵列1001协调使用的其他类型存储器。
系统可从系统外部接收输入/输出数据，如图18所示，并将数据路由到存储阵列。所述数据可包括配置数据，其用于配置单元的功能集合，所述功能集合实现一或多个积项和操作的项次、用于操作的阵列中的功能集合的权重、以及用于积项和操作的输入值。
如图19所示，来自存储阵列1002的数据可以利用受控于数据控制器 1003的直接数据路径而传递至积项和加速器阵列1001。或者，通过数据路径控制器1003的数据路径可以用来将数据从存储阵列1002传送到积项和加速器阵列1001，以符合于特定的实施方式。
如图20所示，来自积项和加速器阵列的输出数据可以通过数据路径控制器1003施加至系统1000的输入输出数据路径。系统1000的输入输出数据路径可耦接至处理单元，该处理单元用以计算权重、提供输入、并且利用积项和加速器阵列的输出。
而且，来自积项和加速器阵列1001的输出数据可以通过数据路径控制器1003而路由回存储阵列1002，以用于迭代积项和操作(iterative sum-of-products operation)。
在一些实施例中，包括存储器、积项和加速器阵列以及数据路径逻辑的系统1000可以实现在单个集成电路上。而且，系统1000可以包括位在相同或不同的集成电路上的算术逻辑单元、数字信号处理器、通用CPU、状态机等，其用以在运算程序的执行期间利用积项和加速器阵列1001。
根据本文所述任何实施例的使用可编程电阻单元的阵列的方法，可使用类似于图18～20所示的系统来执行，所示系统可使用实现在相同集成电路上的逻辑，耦合到集成电路，或是通过两者的组合来执行配置步骤，其中，阵列中单元的功能集合是用各别的权重和操作步骤来编程，且该阵列用于产生积项和数据。
一种用于操作可变电阻单元的阵列以产生积项和数据的方法包括：用对应于相应单元的权重因子的数值的电阻对所述阵列中的可变电阻中的可编程电阻器体进行编程；选择性地将输入施加到阵列中的单元列，并将电流施加到阵列中对应的单元行；以及感测阵列中的一或多行单元上的电压。
所述技术提供可使用于类神经型态计算系统的基于可变电阻单元的积项和加速器阵列。可变电阻单元包括晶体管的平行的连接件及可编程电阻器。电流可施加至单元的串，串上的压降提供积项和结果。可编程电阻器中的电阻值可通过使用例如是一或多个掺杂浓度、布局定义、电阻层厚度、区域及尺寸的制造过程所固定。并且，电阻可使用可编程电阻元件(例如是使用于金属氧化物ReRAM及相变PCRAM装置)进行编程。可编程电阻可以如上所述的不同的配置所呈现。可使用电压传感器完成感测，沿着串的压降可相较于参考列，以评估积项和结果。
尽管本发明揭露于上述优选的实施方式和实施例，但应该理解，该等实施例旨在说明而非是限制性的。可理解本领域技术人员可在本发明的精神范畴和以下所附的权利要求保护范围内轻易地作修饰和组合。

Claims (14)

1.一种用于产生积项和的装置，包括：
多个可变电阻单元的一阵列，该阵列中的各该可变电阻单元包括并联连接的一晶体管以及一可编程电阻器，该阵列包括n个单元行，该n个单元行包括串联连接的多个单元串以及m个单元列；
m个输入驱动器，耦接该m个单元列中的对应单元列，该m个输入驱动器选择性地施加输入Xm至该m个单元列；
n个行驱动器，将电流In施加到该n个单元行中的对应单元行；以及
电压感测电路，操作地耦接至该n个单元行。
2.根据权利要求1所述的装置，其中这些可变电阻单元中的该可编程电阻器包括该晶体管中的一埋设注入电阻器，该埋设注入电阻器是通过注入掺杂图形进行编程。
3.根据权利要求1所述的装置，更包括耦接该阵列的一控制和偏压电路以及一逻辑，该逻辑使用对应于相应单元的权重因子Rm的数值的电阻来编程该阵列中该可编程电阻器。
4.根据权利要求1所述的装置，其中这些可变电阻单元中的这些可编程电阻器包括相变元件。
5.根据权利要求1所述的装置，其中这些可变电阻单元中的这些可编程电阻器包括金属氧化物元件。
6.根据权利要求1所述的装置，其中这些可变电阻单元中的这些可编程电阻器包括导电桥元件。
7.根据权利要求1所述的装置，其中这些可变电阻单元中的这些可编程电阻器包括一存储单元以及平行于一第二晶体管的一电阻器，该第二晶体管具有连接于该存储单元的栅极。
8.根据权利要求1所述的装置，其中些单元串中的一单元串包括多个次串以及用于编程的一逻辑，这些次串之间具有接触结构，该逻辑是配置为在编程这些单元串的期间隔离这些次串。
9.根据权利要求1所述的装置，其中该阵列包括用于产生一低行参考电压的第一单元参考行以及用于产生高行参考电压的一第二单元参考行，该装置包括：
用于产生感测参考电压的电路，作为该高行参考电压及该低行参考电压的函数；以及
其中该电压感测电路包括多个比较测定机，这些比较测定机用于将多个所选单元行上的电压与该感测参考电压进行比较，以产生输出，表示这些所选单元行的电压程度。
10.根据权利要求1所述的装置，其中：
该阵列中的各该可变电阻单元包括一扩散区，该扩散区位于该基板中，具有一近端区域及一远程区域，一第一段位于该近端区域及该远程区域之间，一第二段位于该近端区域及该远程区域之间；
该第一段包括一通道区，且包括一栅极导体，该栅极导体位于该第一段的该通道区之上，形成一单元晶体管；以及
该第二段具有一电阻，该电阻为一掺杂图形与该第二段的布局图形的函数，该第二段形成平行于该单元晶体管的一可编程单元电阻器。
11.根据权利要求1所述的装置，其中该阵列中的各该可变电阻单元包括：
一扩散区及一通道区，且包括一栅极导体，该扩散区具有一近端区域及一远程区域的，该通道区位于该近端区域及该远程区域之间，该栅极导体位于该通道区之上，形成一单元晶体管；以及
从该近端区域至该远程区域的一电流路径包括第一层间导体、位于覆盖的图案化导体层中的一导体、一第二层间导体及一可编程电阻存储元件，形成平行于该单元晶体管的一可编程单元电阻器。
12.根据权利要求11所述的装置，更包括耦接该阵列的一控制和偏压电路以及一逻辑，该逻辑使用对应于相应单元的权重因子Rmn的数值的电阻来编程该阵列中该可编程电阻存储元件。
13.一种用于操作可变电阻单元的阵列的方法，该阵列中的可变电阻单元包括并联连接的一晶体管以及一可编程电阻器，该阵列包括n个单元行，该n个单元行包括串联连接的单元串以及m个单元列，以产生积项和数据，该方法包括：
使用对应于相应单元的权重因子Rmn的数值的电阻来编程该阵列中的该可编程电阻器；
选择性地施加输入Xm至该m个单元列；
将电流In施加到该n个单元行中的对应单元行；以及
感测该n个单元行的一或多单元行上的电压。
14.一种用于操作可变电阻单元的阵列的方法，该阵列中的可变电阻单元包括并联连接的一晶体管以及一已编程电阻器，该阵列包括n个单元行，该n个单元行包括串联连接的单元串以及m个单元列，以产生积项和数据，该方法包括：
选择性地施加输入Xm至该m个单元列；
将电流In施加到该n个单元行中的对应单元行；以及
感测该n个单元行的一或多单元行上的电压。
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