TWI665614B - 用於產生積項和的裝置及其操作方法 - Google Patents

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Abstract

一種用於產生積項和的裝置，包括可變電阻單元的一陣列、m個輸入驅動器、n個行驅動器、以及電壓感測電路。陣列中的各個可變電阻單元包括並聯連接的一電晶體以及一可編程電阻器，陣列包括n個單元行，n個單元行包括串聯連接的單元串以及m個單元列。m個輸入驅動器耦接m個單元列中的對應單元列，m個輸入驅動器選擇性地施加輸入Xm至m個單元列。n個行驅動器將電流In施加到n個單元行中的對應單元行。電壓感測電路操作地耦接至n個單元行。

Description

用於產生積項和的裝置及其操作方法
本發明關於一種可用於執行或支持積項和(sum-of-products)操作的電路。
在類神經型態(neuromorphic)計算系統中，機器學習系統和基於線性代數的一些計算類型的電路，積項和函數可以是重要的組成部分。該功能可以表示如下：
在該表達式中，每個乘積項是可變輸入Xi和權重Wi的乘積。權重Wi可以透過不同的術語來表示，例如對應於可變輸入Xi的係數。
積項和函數可以被實現為使用交叉點陣列(cross-point array)架構的電路操作，其中陣列單元的電氣特性可實現該功能。
為實現高速運算，需透過相當大的陣列以並行地執行許多操作，或者是執行相當大的積項和序列。在這些系統中，可能有大量的輸入和輸出，因此總電流消耗可能非常大。
本揭露希望提供適用於實現大陣列的積項和函數的結構，並可更加地高效節能。
本揭露描述一種包括可變電阻單元陣列的裝置，其中陣列中的可變電阻單元包括並聯連接的電晶體和可編程電阻器。此裝置可以被操作，使得施加到電晶體的輸入電壓和可編程電阻器的電阻值可用來表示積項和操作(sum-of-products operation)的輸入及權重變量。在此描述的實施例中，每個可變電阻單元的可變電阻值係作為一函數，此函數係施加到單元中的電晶體的閘極的電壓、電晶體的閥值以及可編程電阻器之電阻值的函數。在一些實施例中，可編程電阻器為一次性可編程(one-time programmable)，或在裝置製造期間隨著變異電阻可編程，使得可變電阻單元的電阻在整個陣列中有所變化。在一些實施例中，可編程電阻器可編程好幾次，而能夠在裝置的設定期間或操作期間，隨著系統中的變異電阻編程。
在一些實施例中，裝置包括電壓感測放大器，其用以感測由可變電阻單元產生的電壓，作為施加電流和可變電阻單 元的電阻的函數。透過這種方式，用以產生積項和結果的電流的大小可以被限制或固定，從而降低功耗。
陣列可透過由一個電晶體和一個電阻器(1T-1R)組成的單元來實現。此外，本文描述的實施例中，針對透過電壓感測進行積項和操作的緊密電路佈局，可以將電阻器實現成一埋設注入(buried implant)電阻器，此電阻器位在單一個可變閥值電晶體的佈局佔用區(footprint)當中，並實際上製造出單一電晶體(1T)單元的陣列。
實施例描述了陣列中的可變電阻單元被配置在串聯連接的可變電阻單元的多個串中。多個字元線可耦接到串聯連接的可變電阻單元的串。字元線驅動器連接到多個字元線以將可變閘極電壓施加到可變電阻單元中的電晶體。
本揭露描述一種用於產生積項和的裝置，此裝置包括一可變電阻單元陣列，其中各個可變電阻單元包括一電晶體及並聯連接的一可編程電阻器。此陣列包括n行(column)包括串聯單元串的單元以及m個單元列(row)。在此實施例中，裝置包括m個輸入驅動器，輸入驅動器耦接到m個單元列中相應的一單元列。輸入驅動器選擇性地將輸入Xm施加至列m。此實施例之裝置亦可包括n個行驅動器。行驅動器將電流In施加至n個單元行中的對應單元行。此裝置包括電壓感測電路，電壓感測電路可操作地耦接至n個單元行。
根據本揭露所述之技術，可使用電晶體中的埋設注入電阻器，藉由包括一或多個注入濃度的一注入質注入輪廓及注入擴散區幾何圖形，對可變電阻單元中的可編程電阻器進行編程。
根據本揭露所述之技術，耦接至陣列的控制及偏壓電路包括用以對陣列中的可編程電阻器進行編程的邏輯，其中電阻值係對應於m行n列之相應單元的權重因子Wmn的值。可用於可使用裝置上之邏輯進行編程可變電阻單元中的可編程電阻器的實施例包括相變電阻式記憶體元件(phase change resistive memory element)、金屬氧化物電阻式記憶體元件(metal oxide resistive memory element)及導電橋電阻式記憶體元件(conductive bridge resistive memory element)。在另一實施例中，可變電阻單元中之可編程電阻器包括記憶胞(例如是靜態隨機存取記憶體(SRAM))以及並聯於閘極連接至記憶胞之第二電晶體的電阻器。
本揭露提供一種用於產生積項和資料的裝置，其包括可變電阻單元的陣列，陣列中的每個可變電阻單元包括電晶體和並聯連接的可編程電阻器，此陣列包括n行包括串聯單元串的單元以及m個單元列。控制和偏壓電路耦接到陣列，其包括用以對陣列中的可編程電阻器進行編程的邏輯，具有對應於相應單元的權重因子Wmn的值的閥值。輸入驅動器耦接到m個單元列中相應的一單元列，輸入驅動器選擇性地將輸入Xm施加至列m。行驅動器 用以將電流In施加至n個單元行中的對應單元行。電壓感測電路可操作地耦接至單元行。
本揭露描述一種包括記憶陣列以及積項和加速器陣列的系統，記憶陣列以及積項和加速器陣列使用資料路徑控制器作互連。積項和加速器陣列包括可變電阻單元陣列。記憶陣列可針對積項和函數的配置以及運算，與積項和加速器陣列進行協作。
一種用於操作可變電阻單元陣列以產生積項和資料的方法，其包括：以電阻值對陣列中的可編程電阻進行編程，此電阻值對應於相應單元的權重因子的值；選擇性地將輸入施加到陣列中的單元列；施加電流至陣列中單元行的對應單元行；以及感測陣列中一或多個單元行上的電壓。
本發明的其他方面和優點可見於以下的附圖、詳細描述以及申請專利範圍。
12、35、566、622‧‧‧電晶體
21~24‧‧‧電流源
14、36、540~544、540a、542a、544a、R1~R8、R1,mn~R3,mn‧‧‧電阻器
26‧‧‧參考線
30‧‧‧第一載流節點
31‧‧‧第二載流節點
32‧‧‧控制端子
400‧‧‧可變電阻單元串
410~415‧‧‧閘極堆疊
401、402、600~607‧‧‧字元線
498、499、571‧‧‧接觸結構
420~427‧‧‧n型注入
450~455‧‧‧埋設注入電阻器
502‧‧‧位元線接觸結構
503‧‧‧源極線接觸結構
504、505‧‧‧主動區
530~534‧‧‧橋接元件
546‧‧‧距離
550~555、580~586、610~618、T(0)、T(1)、T(Q)、T(Q-1)‧‧‧端子
560~565‧‧‧閘極
568a、568b‧‧‧擴散區之延伸
590~595‧‧‧隔離元件
599‧‧‧基板
620‧‧‧層間接觸結構
621‧‧‧電阻器單元
650‧‧‧感測放大器
651‧‧‧緩衝器
652、656‧‧‧線
655‧‧‧參考電壓電路
660‧‧‧暫存器
661‧‧‧算術邏輯單元
665‧‧‧參考行
666‧‧‧電阻分壓器
667‧‧‧選擇器
700‧‧‧操作串
701、702‧‧‧參考串
703‧‧‧區域
901‧‧‧積體電路
905‧‧‧資料匯流排
910‧‧‧控制器
920‧‧‧偏壓配置供給電壓
930‧‧‧匯流排
940‧‧‧字元線驅動器
945‧‧‧字元線
960‧‧‧類神經型態記憶陣列
965、975、985‧‧‧線
970‧‧‧行解碼器
980‧‧‧電壓感測放大器
990‧‧‧資料緩衝器
991‧‧‧輸入/輸出電路
993‧‧‧資料路徑
1000‧‧‧系統
1001‧‧‧積項和加速器陣列
1002‧‧‧記憶陣列
1003‧‧‧資料路徑控制器
1100‧‧‧串
I1~In‧‧‧電流
R1n、R2n、R3n、Rmn‧‧‧電阻
SS1‧‧‧第一次串
SS2‧‧‧第二次串
SSQ‧‧‧最末次串
SUM1~SUMn‧‧‧加總節點
Vmin、Vmax、Vn、V1~V6、VON‧‧‧電壓
Vref‧‧‧參考電壓
W1~Wi、W1n~W5n、R1Lref~R5Lref、R1Href~R5Href‧‧‧權重
WL1~WLm‧‧‧字元線
X1~Xi、Xm‧‧‧輸入
第1圖繪示積項和操作的功能圖，其可以是現有技術中已知的類神經型態計算系統的基本元件。
第2圖繪示根據本揭露所述之實施例之可變電阻單元的示意圖。
第3圖繪示用於積項和操作的可變電阻單元陣列的一部分。
第4圖繪示使用埋設注入電阻器進行類NAND結構(NAND-like structure)中串聯配置的可變電阻單元的剖面圖。
第5圖繪示使用可編程電阻器作為層間接觸之組件之串聯配置的可變電阻單元的佈局圖。
第6圖繪示可使用於第5圖之佈局中的可變電阻單元之一實施例的剖面圖。
第7圖繪示可使用於第5圖之佈局中的可變電阻單元之另一實施例的剖面圖。
第8圖繪示使用擴散區之幾何變化作為可編程電阻器之串聯配置的可變電阻單元的佈局圖。
第9圖繪示使用包括電阻器之幾何變化的覆蓋電晶體之圖案化之電阻層之串聯配置的可變電阻單元的佈局圖。
第10圖繪示配置用於進行積項和之操作的可變電阻串。
第11圖繪示一實施例之包括靜態隨機存取記憶體(SRAM)控制元件之可變電阻單元。
第12圖繪示配置用於進行積項和操作之分節的長串可變電阻單元。
第13圖繪示感測電路的簡化方塊圖，感測電路可基於積項和操作之目的而與可變電阻單元陣列一起使用。
第14圖是為了描述使用第13圖的電路的感測操作而參照的捷思圖(heuristic diagram)。
第15圖是可與如第13圖的感測電路一起使用的參考電壓電路的簡化圖。
第16圖是包括可與如第15圖之電路一起使用的Vmin及Vmax之參考行之實施例的示意圖。
第17圖是包括例如應用於類神經型態記憶的可變電阻單元陣列的裝置的簡化方塊圖。
第18~20圖繪示包括積項和加速器陣列及其各種操作的系統。
以下係參照第1~20圖而提供本發明實施例的詳細描述。
第1圖繪示了一積項和操作，其中加總的項次是輸入Xi乘以權重Wi的乘積，其中在此範例中，i從1變至7。不同項次加總的權重Wi可以不同。在操作中，可以將權重指定為一組係數，然後提供輸入以計算隨著輸入變化的加總。而且，在執行學習過程的演算法中，隨著學習過程改變係數以從可用結果的加總中學習，權重可以不時地改變。
在所示範例中，輸出的加總被提供至S形函數(sigmoid function)以產生介於最小值和最大值之間的非線性輸出，例如介於0和1之間。這是類神經形態計算中使用的突觸(synapse)的常見模型。其他激活函數(activation function)也可被使用，例如logit函數。積項和操作也可以應用於不是類神經型態的配置，或者不被認為是模擬神經系統的配置。
第2圖是一可變電阻單元的示意圖，例如是使用於第3圖之陣列中。可變電阻單元包括第一載流節點30，第二載流節點31和控制端子32。電晶體35和可編程電阻器36並聯連接到第一和第二載流節點。電晶體具有連接到控制端子32的閘極。
控制端子32上的電壓VG可以被表徵為電晶體35的閘極電壓。控制端子32可以對應於第3圖所示的陣列中的字元線。第一載流節點30可以被表徵為單元的源極電壓。第二載流節點31上的電壓VD可以被表徵為單元的汲極電壓。
在此範例中，單元電流IC被施加到第二載流節點31，其電流大小可依設計而設定或為可調，以建立單元中的電壓降，此取決於電壓感測放大器的電壓範圍以及電阻器36於單元中的電阻值。電流大小可以根據陣列的特定實施例來調整，使得串上可以產生可用範圍的電壓以供給加總節點。而且，電阻器的可編程電阻範圍和可編程閥值電晶體的配置可以被設計為以選定的電流水平和指定的感測範圍來操作。
電晶體35可利用具有N型通道或P型通道的金氧半電晶體(MOS)進行配置，以操作為開關。開關在開啟時提供低電阻路徑，有效導通可編程電阻器，使得橫跨單元之電壓降非常小；開關在關閉時提供高電阻路徑，有效阻擋電流通過，使得橫跨單元之電壓降主要為可編程電阻之電阻值及通過單元之電流的函數。
第3圖是可變電阻單元陣列的示意圖，其中陣列中的每個單元包括並聯連接的電晶體(例如12)和可編程電阻器(例如14)。在此例示中，陣列包括四串可變電阻單元，其中每一串包括串聯於加總節點SUM1~SUM4與參考線(像是接地，如26)之間的四個可變電阻單元。四條字元線WL1~WL4連接至每個串中的可變電阻單元的控制端子。如圖所示，行的數量可以是任意的，並且加總節點的數量可到SUMn，另外字元線的數量可以是任意的而到WLm。位於n行、m列的可變電阻單元具有權重Wnm的集合，其作為單元的閥值Vt、單元中的電阻器的可編程電阻Rnm、以及行中的電流In的函數。
施加到字元線的電壓對應於可變輸入X1到X4，...，Xm。透過此方式，串中每個可變電阻單元的可變電阻係一函數，此函數係施加在字元線上對單元的控制閘極的電壓、單元中電晶體的閥值、單元中的電流、以及電阻器的編程電阻的函數。
加總節點(SUM1到SUM4，…SUMn)耦接到電壓感測放大器以產生表示每個串的積項和輸出的訊號。電流源21~24耦接到每個串，以在代表性範例中在感測操作期間將恆定電流施加到每個串。
第4圖繪示基板中串聯連接形成可變電阻單元串400的簡化剖面圖。閘極堆疊410~415覆蓋包括金氧半電晶體的閘極介電層之基板，且閘極可以是字元線的元件，以垂直於圖頁的 方向延伸。在代表性的實施方式中，可以例如是32或64的主動(active)位元線。在一些實施例中，串聯連接串可包括更少或更多條的主動字元線，以符合特定實施方式。在一些情況中，可在例如是典型範例之高密度NAND快閃記憶體的串的相對端上具有一或多個虛設字元線(dummy word line)。虛設字元線可基於製造品質或偏壓(biasing)的目的被製造，但並不使用在串之積項和操作當中。
在此範例中，基板是P型基板，可變電阻單元之載流端子(亦即是源/汲極端子)藉由n型注入(implant)420-427實現。在一些高密度的實施例中，注入物並非用於單元之間的載流端子，故載流端子依賴於用於通道區中電荷載子的反轉(inversion)。並沒有接觸結構(contact)直接接觸於所繪實施例的所有單元之間的載流端子。然而，在一些實施例中，接觸結構可沿著串周期性地配置。
串選擇字元線401及402配置於串聯連接串的相對端。主動區504及505包括用於位元線之基板中的n型注入及用於串聯連接串的共同源極線連接。相較於可變電阻單元之載流端子而言，主動區504及505可以是較深注入或較高導電性注入。位元線接觸結構502將主動區504連接於位在覆蓋的圖案化導體層中之位元線。源極線接觸結構503將主動區505連接於位在覆蓋的圖案化導體層中的源極線。
在本範例中，埋設注入電阻器450~455在作為串之中的單元的載流端子的注入420~427之中的相鄰對注入之間延伸，每個埋設注入電阻器450~455是平行於串中的對應單元之電晶體通道區延伸。根據可為積項和操作中之術語的權重之欲使用的編碼值，電阻器450~455的電阻在製造期間藉由注入濃度、注入深度及其他影響擴散區之電阻率及幾何圖形之因子(示意於圖中埋設注入電阻器450~455之不同厚度)進行編程。
使用可變電阻單元之積項和陣列的實施例可具有大型陣列，包括具有千個或百萬個可變電阻單元的陣列。用於大規模NAND裝置的製造技術可與用以進行埋設注入電阻器或其他電阻結構之添加的步驟共同應用於如第4圖所示之類NAND結構的大型積項和陣列的製造中。
第5圖顯示佈局圖，第6圖顯示第5圖6-6連線之剖面圖，繪示可用於在積項和陣列中使用的可變電阻單元串的另外結構。此結構包括一序列之電流傳導端子550~555，在此圖示中作為一序列之5個電晶體的源極/汲極端子。5個電晶體的閘極提供於字元線520~524上。接觸結構498、499連接於覆蓋的導體，導體可連接於串之其他部分或支持積項和配置之週邊電路。在每個單元中使用橋接電晶體之電流途徑實現平行的電阻器。在端子550及551之間之單元中，包括可編程電阻器540之第一接觸結構是電性接觸於端子550之區域，可以是標準層間連接器570(例如是鎢插塞或類似元件)之第二接觸結構是電性接觸於端子551之區域。 包括圖案化金屬層之覆蓋的橋接元件之片段的橋接元件530將可編程電阻器540連接於層間連接器570。第二單元形成於端子551及552之間，包括可編程電阻器541，接觸結構571及片段的橋接元件531。第三單元形成於端子552及553之間，包括可編程電阻器542，接觸結構572及片段532。第四單元形成於端子553及554之間，包括可編程電阻器543，接觸結構573及片段的橋接元件533。第五單元形成於端子554及555之間，包括可編程電阻器544，接觸結構574及片段的橋接元件534。這些單元呈現交錯方式，可減少串之垂直間隙。
第6圖繪示第5圖沿著6-6連線之剖面圖。此結構形成在基板560中，第6圖中參照第5圖所述之元件使用相同的元件符號。在此範例中，端子550~555是藉由在基板560中注入擴散區所形成。第6圖所示之可編程電阻器540、542、544配置於層間導體中，與形成單元之橋接的圖案化金屬的覆蓋的橋接元件530、532、534藉由距離546間隔開。
可變電阻單元之如第5及6圖及其他配置中之實施方式可編程電阻器540~544可包括過渡金屬氧化物層，例如是使用編程脈衝(programming pulse)及驗證操作(verify operation)編程至可變電阻值，如典型的電阻式隨機存取記憶體之實施方式。例如，可編程電阻器可包括具有第一及第二電極之雙端子裝置(two-terminal device)，金屬氧化物位於第一及第二電極之間，可編程為多個電阻值。在此類實施例中，金屬氧化物層可包 括一或多個選自於一群組的金屬氧化物，此群組包括氧化鎢(tungsten oxide)、氧化鈦(titanium oxide)、氧化鎳(nickel oxide)、氧化鋁(aluminum oxide)、氧化銅(copper oxide)、氧化鋯(zirconium oxide)、氧化鈮(niobium oxide)、氧化鉭(tantalum oxide)、氧化鈦鎳(titanium nickel oxide)、鋯酸鍶摻雜鉻(Cr-doped SrZrO3)、鈦酸鍶摻雜鉻(Cr-doped SrZrO3)、鐠鈣錳氧(PCMO)、及鑭鈣錳氧(LaCaMnO)。在一些實施例中，電極之間之可編程電阻元件可包括氧化鎢/銅或銀(WO/Cu or Ag)、氧化鈦/銅或銀(TiO/Cu or Ag)、氧化鎳/銅或銀(NiO/Cu or Ag)、氧化鋁/銅或銀(AlO/Cu or Ag)、氧化銅/銅或銀(CuO/Cu or Ag)、氧化鋯/銅或銀(ZrO/Cu or Ag)、氧化鈮/銅或銀(NbO/Cu or Ag)、氧化鉭/銅或銀(TaO/Cu or Ag)；氮氧化鈦/銅或銀(TiNO/Cu or Ag)、鋯酸鍶/銅或銀摻雜鉻(Cr-doped SrZrO3/Cu or Ag)、鈦酸鍶/銅或銀摻雜鉻(Cr-doped SrTiO3/Cu or Ag)、鐠鈣錳氧/銅或銀(PCMO/Cu or Ag)、鑭鈣錳氧/銅或銀(LaCaMnO/Cu or Ag)及二氧化矽/銅或銀(SiO2/Cu or Ag)。
在其他實施例中，可編程電阻器540~544可包括相變記憶元件(phase change memory element)。相變材料的實施例可包括相變基之記憶材料，包括硫屬化物(chalcogenide)基的材料及其他材料。硫族元素(Chalcogen)包括氧(oxygen,O)、硫(sulfur,S)、硒(selenium,Se)及碲(tellurium,Te)之4個元素的任一者，形成元素週期表之VIA族的部分。硫屬化物包括硫族元 素之化合物，具有更多陽性(electropositive)元素或基團(radical)。硫屬化物合金包括硫屬化物與其他材料(例如是過渡金屬)的組合。硫屬化物合金通常包含一或多個來自週期表元素之IVA族的元素(例如是鍺(germanium,Ge)和錫(tin,Sn)。通常，硫屬化物合金包括銻(antimony,Sb)、鎵(gallium,Ga)、銦(indium,In)及銀(silver,Ag)。許多相變基之記憶材料描述於技術文獻中，包括下列合金：鎵/銻(Ga/Sb)、銦/銻(In/Sb)、銦/硒(In/Se)、銻/碲(Sb/Te)、鍺/碲(Ge/Te)、鍺/銻/碲(Ge/Sb/Te)、銦/銻/碲(In/Sb/Te)、鎵/硒/碲(Ga/Se/Te)、錫/銻/碲(Sn/Sb/Te)、銦/銻/鍺(In/Sb/Ge)、銀/銦/銻/碲(Ag/In/Sb/Te)、鍺/錫/銻/碲(Ge/Sn/Sb/Te)、鍺/銻/硒/碲(Ge/Sb/Se/Te)及碲/鍺/銻/硫(Te/Ge/Sb/S)。在鍺/銻/碲(Ge/Sb/Te)合金之家族中，可使用大範圍之合金組成物。這些組成物可特徵為TeaGebSb100-(a+b)。在其他範例中，過渡金屬(例如是鉻(chromium,Cr)、鐵(iron,Fe)、鎳(nickel,Ni)、鈮(niobium,Nb)、鈀(palladium,Pd)、鉑(platinum,Pt))及混合物或其之合金可結合於鍺/銻/碲(Ge/Sb/Te)以形成具有可編程電阻特性之相變合金。
在一些實施例中，使用雜質摻雜於硫屬化物及其他相變材料，以使用摻雜之硫屬化物改變電性、過渡溫度、溶點及其他記憶元件之特性。用於摻雜之硫屬化物的代表性雜質包括氮、矽、氧、二氧化矽、氮化矽、銅、銀、金、鋁、氧化鋁(aluminum oxide)、鉭(tantalum)、氧化鉭(tantalum oxide)、氮化鉭(tantalum nitride)、鈦(titanium)及氧化鈦(titanium oxide)。請參照例如是美國專利第6,800,504號以及美國專利申請公開號U.S.2005/0029502。
其他可編程電阻結構(如可替換於上述之基於相變單元及金屬氧化物單元的結構)包括固態電解質(導電橋)記憶單元(solid state electrolyte memory cell)及磁電阻記憶單元(magnetoresistive memory cell)、自旋力矩轉移材料(spin transfer torque material)及磁性材料，且可應用於本技術。
為了這種編程的目的，可以藉由關閉目標單元中的並聯電晶體來將電流引導通過編程目標單元中的可編程電阻器的電阻之可編程電阻器目標，同時開啟在串中之其他單元的並聯電晶體。
第7圖繪示可與第5圖之佈局共同使用的替代結構之剖面圖。第7圖之與第6圖中所使用的相同元件是使用相同的元件符號。在此結構中，可編程電阻器540a、542a及544a配置於覆蓋之橋接元件530、532、534及覆蓋之層間連接件之間的界面。因此，可編程電阻器540a、542a及544a不會有如第6圖所見之偏移距離546。可編程電阻器540a、542a及544a可參照第6圖所討論之技術來實現。
第6及7圖繪示交替的可變電阻單元的配置，顯示元件配置於特定實施例中之積體電路上的可能方式。亦有可能有其他的配置。
第8圖繪示單元之可編程電阻為一注入擴散區(implant diffusion region)，在製造期間可進行編程，具有不同的幾何圖形及摻雜濃度，以提供單元中已編程的電阻。第8圖是序列之可變電阻單元之佈局圖，包括可編程電阻器，可編程電阻器包括平行於單元之電晶體的不同幾何圖形之注入擴散區。
在此範例中，一序列之單元包括6個具有閘極560~565的電晶體。對於電晶體的源極/汲極區位在載流端子580~586之中。因此，可變電阻單元之電晶體(例如是566)是藉由載流端子582及閘極562所形成。閘極可以是如上所述的字元線元件及大型陣列的元件。
平行的可編程電阻器是在此範例中實現，藉由隔離結構(例如是淺溝槽隔離元件590~595)使平行的擴散區與電晶體之通道區分開，淺溝槽隔離元件590~595鄰近於每個單元中之電晶體的通道區。形成平行電阻器之不同幾何圖形之注入擴散區是藉由隔離元件590~595之間之擴散區的延伸連接於電晶體的源極/汲極區。在圖式中，為了建立不同的幾何圖形，注入區的寬度有所不同，如尺寸箭號標示「w」所示。因此，可編程電阻器(例如是567)是藉由擴散區之延伸568a及568b，在隔離元件592之相對側上，以平行的方式連接於電晶體566。
電晶體之源極/汲極中的注入濃度可以比可編程電阻器區域的注入濃度高。這可使用具有覆蓋電阻器區域的注入遮罩598所完成。例如，可形成閘極結構，接著在注入遮罩598阻擋可編程電阻器之區域的注入體時執行注入。在第二注入階段中，移除注入遮罩，並使用根據所欲實施的編程的另外的注入遮罩設定可編程電阻器的圖案。執行第二注入以建立可編程電阻器之注入濃度及幾何圖形。如此一來，具有不同幾何圖形且選擇性具有不同注入濃度的可編程電阻器可在製造期間進行編程。
第4及8圖繪示可變電阻單元的範例，包括具有近端及遠端區域(例如端子582、583)之基板中的擴散區，第一段(first leg)位於近端及遠端區域之間，第二段(second leg)位於近端及遠端區域之間。第一段包括通道區域，且包括第一段之通道區域之上的閘極導體，形成單元電晶體。第二段具有一電阻，此電阻是第二段之摻雜圖形及佈局圖形的函數，以形成與單元電晶體平行的可編程單元電阻器。
第9圖繪示可使用本文所述之積項和陣列的可變電阻單元之又一實施例之結構。在此實施例中，一系列單元實現於基板599中。基板包括對應於單元之複數個載流端子610~618。字元線600~607配置於相應對的載流端子610~618之間的通道區域中。層間接觸結構(例如是620)連接於載流端子610~618，且對應於可編程電阻器R1~R8形成電流路徑，橋接於對應單元中的電晶體。因此，例如，在可變電阻單元系列中之單一的可變電阻單元 包括可編程電阻器R4，且具有載流端子613中之源極/汲極以及載流端子614中之另外的源極/汲極，可編程電阻器R4藉由橋接包括字元線603中之閘極的電晶體622之電阻器單元621所實現。
可編程電阻器R1~R8可包括不同幾何圖形的電阻材料，包括佈局中之不同厚度、不同寬度等等。範例電阻材料可例如是包括不同的金屬氮化物及碳化物。不同的幾何圖形可使用蝕刻遮罩進行序列蝕刻所實現，可被編程以定義單元的可編程電阻。
第5~7及9圖繪示不同電阻單元的範例，包括具有近端及遠端區域的擴散區以及位於近端及遠端區域之間之通道區，且包括位於通道區之上的閘極導體，形成單元電晶體，由近端區域至遠端區域之電流路徑包括第一層間導體、覆蓋之圖案化導體層之中的橋接導體，及第二層間導體，並形成平行於單元電晶體之可編程單元的可編程電阻記憶元件。可編程電阻器配置於如上所述之層間導體中或橋接導體中，或單元之電流路徑中的其他地方。
第10圖繪示可用於產生積項和操作之串聯連接之複數個可變電阻的示意圖。在此範例中，僅顯示連續的3個單元。在其他實施例中，可以是一大數量之連續的單元。
本範例中的第一單元接收輸入X1，且在陣列中之「n」行(column)的單元1具有藉由可編程電阻R1n所定義的權重(weight)。本範例中的第二單元接收輸入X2，且在陣列中之「n」 行的單元2具有藉由可編程電阻R2n所定義的權重。本範例中的第三單元接收輸入X3，且在陣列中之「n」行的單元3具有藉由可編程電阻R3n所定義的權重。串中可有任何數量之單元，使陣列中任何特定的單元可表徵為在「m」列「n」行具有藉由可編程電阻Rmn所定義之權重。
此行之電壓降Vn表示橫跨每個單元之電壓的總和，其又為Xi與Rmn之函數。
例如，電壓降可藉由下列方程式所表徵：Vn=In*(Tr.1//R1n)+In*(Tr.2//R2n)+In*(Tr.3//R3n)
在此公式中，輸出電壓Vn等於施加至行的電流In乘以每個單元之電晶體及可編程電阻器的平行電阻。平行電阻取決於輸入值Xm，其開啟或關閉單元之電晶體。若輸入Xm等於0，則電阻藉由可編程電阻器所決定。若輸入Xm等於1，則電阻開啟，且單元之電阻為低，主要是藉由電晶體之電阻所決定，可在飽和狀態中操作以達成非常低的電阻。
因此，例如，若輸入[X1,X2,X3]等於[0 1 0]，則可表示為下列方程式：Vn=In*(Tr.OFF//R1n)+In*(Tr.ON//R2n)+In*(Tr.OFF//R3n)
可以見得，這是串中之單元上的積項和操作之形式。
第11圖繪示可變電阻單元的另一實施例，其中應用SRAM以儲存權重值，權重值可改變結合之等效電阻值及可變電阻單元。因此，每個單元包括參照第10圖之如上所述之平行於可編程電阻器R1n、R2n、R3n的電晶體，以實行具有輸入X1至X3的可變電阻之串1100。此外，每個單元包括第二電晶體(1101,1102,1103)。每個單元中之第二電晶體的閘極耦接至相應的SRAM單元(1111,1112,1113)。權重W1n、W2n、W3n可動態地儲存在SRAM單元中，以根據欲執行的不同之積項和操作改變可變電阻。
第12圖繪示可施行於一些實施例中的片段的可變電阻單元串。如上所提及，陣列中的一串可包括相對大數量之可變電阻單元。在第11圖之實施例中，串電阻負載可藉由分割為多個次串SS1~SSQ所減少。此分割是藉由沿著串所提供的接觸結構之端子T(0)至T(Q)所實現。第一次串SS1連接於接觸結構之端子T(0)與T(1)之間。第二次串SS2連接於接觸結構之端子T(1)與T(2)之間。此模式接續直至最末次串SSQ連接於接觸結構之端子T(Q-1)與T(Q)之間。
積體電路上之控制電路可利用沿著串分布的接觸結構，以處理不同操作之串電阻負載。例如，為了編程第一次串SS1中的單元，可在端子T(0)上施加高電壓，在端子T(1)至端子T(Q)上施加低電壓。為了達到在第一次串中操作之目的，電流可路由(route)於端子T(0)與端子T(1)之間。為了編程第二次串SS2中的單元，可在端子T(1)上施加高電壓，在端子T(0)及端子T(2) 至端子T(Q)上施加低電壓。為了達到在第二次串中操作之目的，電流可路由於端子T(1)與端子T(2)之間。
第13圖是感測電路的方塊圖，所述感測電路可利用如上所述的電壓感測，和用於積項和操作的可變電阻單元陣列一起使用。此範例中的感測電路包括例如使用運算放大器或其他類型比較器實現的感測放大器650。到感測放大器650的輸入包括線652上的電壓Vn和參考電壓Vref。電壓Vn在選定的行上產生，並且可以通過緩衝器651遞送。緩衝器651可以例如透過單位增益(unity gain)運算放大器或其他電壓電壓放大器來實現。線652上的參考電壓Vref由參考電壓電路655提供，參考電壓電路655被配置為可回應於線656上的序列信號而排序對應於要由感測放大器650區分的每個電壓位準的一組參考電壓。參考電壓電路655可接收輸入電壓Vmax和Vmin，輸入電壓Vmax和Vmin可確定線652上要形成的最小和最大電壓作為參考電壓Vref。
第14圖是圖解說明感測操作的圖表。給定電壓Vmax和Vmin，第14圖的電路可以生成如圖所示的感測範圍內的多個位準的參考電壓。在陣列中的選定行上產生的電壓Vn可落在感測範圍內，其具有高於電壓Vmin的電壓差。感測電路決定電壓Vn的位準。在此例中，電壓Vn高於參考電壓V1至V5中的每一個並且低於參考電壓V6。因此，電路可賦予對應參考電壓V6的電壓Vn一數位值。
感測放大器650的輸出包括對應於輸入參考電壓位準的一序列訊號。此些訊號可以存儲在暫存器660中，暫存器660可提供給算術邏輯單元661或其他類型的處理電路，如數位訊號處理器、通用處理器等等，其中可執行進一步的算術運算以執行進一步的積項和運算。舉例來說，根據如下所述的可編程電阻單元陣列的配置方式，可以將陣列的多個行上產生的輸出進行組合，以產生積項和操作的單個項。
第15圖是可與類似於第13圖的感測放大器一起使用的參考電壓電路的方塊圖。在第14圖中，可變電阻單元陣列中的一或多個參考行665或是使用像陣列中所使用的單元結構可以被規劃用來提供電壓Vmax和Vmin的其中一或兩者。在此例子中，電壓Vmax和Vmin被施加到電阻分壓器666，並在分壓器666的電阻器之間的節點處產生多個參考電壓位準。響應參考電壓位準的節點係耦接到選擇器667。選擇器667可回應於線656上的序列訊號而在線652(耦接到第14圖配置中的感測放大器650)上提供參考電壓Vref的序列。
第16圖繪示產生電壓Vmin及Vmax兩者的範例配置。在此配置中，操作行n中的操作串700包括3個單元。因此，操作行n配置為積項和操作，其中操作串700中的單元具有輸入X1至X3及藉由電阻R1n、R2n與R3n所決定的權重。電阻是根據欲執行的積項和的項被編程至操作串700中。電壓是藉由通過串之電流In所產生，以Vn表示。
Vmin參考列包括陣列之區域703中的參考串701。參考串701包括3個單元，此3個單元可具有匹配於操作串700中所使用的3個單元之電特性。為了產生電壓Vmin，參考串701中的單元的權重(標示為R1Lref、R2Lref及R3Lref)皆設定至匹配於操作行，且輸入值(本例中為「1」)設定至開啟單元中所有的電晶體。假使Iref等於In，參考串701在每個單元中產生小壓降，且在串中具有3個單元的此範例中的電壓Vmin將等於使用於操作串700中之單元(電晶體開啟狀態)的小壓降的約3倍，當電晶體開啟時旁通於(bypass)編程的電阻器。串中有越多的單元，則Vmin的值會隨之改變。
Vmax參考列包括陣列之區域703中的參考串702及未使用的單元。參考串702包括3個單元，此3個單元可具有匹配於操作串700中所使用的3個單元之電特性。為了產生電壓Vmax，參考串702中的單元的權重(標示為R1Href、R2Href及R3Href)皆設定至操作串中之可編程電阻的值。在操作期間，包括串702之到Vmax參考行中之單元的輸入綁訂在一起，且耦接至電壓VOFF，使得包括Vmax參考串701之行中的3個單元中的電晶體被關閉，假使Iref等於In，取決於其之可編程電阻，在每個單元中產生大壓降(電晶體關閉狀態)。因此，在串中具有3個單元的此範例中的電壓Vmax將等於使用於操作串700中之已編程單元的大壓降的約3倍。串中有越多的單元，則Vmax的值會隨之改變。
第17圖是積體電路901的簡化晶片方塊圖，積體電路901包括具有電壓感測的積項和陣列以及如本文所述的可變電阻單元，其被配置為類神經型態記憶陣列960。
字元線驅動器940耦接到多條字元線945。在一些實施例中，驅動器例如包括數位-類比轉換器，其為每個選定的字元線產生輸入變量x(i)，或者，在一替代實施例中，二進制字元線驅動器可以採用二進制輸入。行解碼器970經由線965耦接到串聯連接單元的串的一或多層，其沿著陣列960中的行而設置，其用以選擇串，以從記憶陣列960讀取積項和資料或對記憶陣列960寫入參數資料。位址在匯流排930上從控制邏輯(控制器)910提供到解碼器970以及驅動器940。電壓感測放大器經由線975耦接行解碼器，並且轉而耦接緩衝器電路980。施加負載電流In的電流源耦接感測電路。一個編程緩衝器可包含於電路980的感測放大器中以儲存編程資料，編程資料係用於單元中可編程電阻器的二階或多階編程。而且，控制邏輯910可包括電路，其可回應編程緩衝器中的編程資料值，選擇性地對記憶體中的串施加編程及禁止(inhibit)電壓，以設定可編程電阻。在其他實施例中，可編程電阻是在已編程的狀態，在製造期間或在一次性可編程操作中進行設定。訊號在匯流排930上從控制邏輯(控制器)910提供給解碼器970和驅動器940。
來自感測放大器的感測資料經由第二資料線985提供給資料緩衝器990，資料緩衝器990又經由資料路徑993耦 接到輸入/輸出電路991。感測放大器可以包括運算放大器，該運算放大器被規畫成用來施加單位增益或期望的增益位準，並將類比輸出提供給數位-類比轉換器或其他訊號處理或訊號路由電路。還可包含額外的算術單元和路由電路，以提供將單元串的多層配置成類神經形態電路。
而且，還可包括算術單元和路由電路，以提供將串的層配置成矩陣乘法單元。
輸入/輸出電路991可驅動資料至積體電路901外部的目的地。輸入/輸出資料和控制訊號經由資料匯流排905而在輸入/輸出電路991、控制邏輯910和積體電路901上的輸入/輸出端口或積體電路901內部或外部的其他資料源(例如通用處理器或專用應用電路)之間移動，像是通用處理器或專用應用電路，或是由記憶陣列960支持的晶片上系統(system-on-a-chip)功能的模組組合。
在第17圖中所示的範例中，使用偏壓配置狀態機的控制邏輯910係控制著方框920中透過電壓源或電源所產生或提供的電源電壓的應用，其係用於積項和的讀取操作。在包括可編程電阻元件(例如是金屬氧化物層或相變元件)的實施例中，控制邏輯控制參數寫入操作以設定參數(例如是單元權重)，所述參數可使用抹除、驗證和編程的偏壓電壓，由可編程電阻來表示。控制邏輯910耦接到緩衝器990和記憶陣列960。
控制邏輯910可以使用本領域已知的專用邏輯電路來實現。在替代實施例中，控制邏輯包括通用處理器，該通用處理器可以在執行計算機程序以控制裝置操作的相同積體電路上實現。在其他實施例中，可以利用專用邏輯電路和通用處理器的組合來實現控制邏輯。
第18~20圖繪示系統1000的配置，系統1000包括記憶陣列1002以及積項和加速器陣列1001，積項和加速器陣列1001透過資料路徑控制器1003而與記憶陣列互連。積項和加速器陣列1001包括根據上述任何實施例的可編程電阻單元的陣列。記憶陣列可包括NAND快閃記憶體陣列、SRAM陣列、DRAM陣列、NOR快閃記憶體陣列或者是可與積項和加速器陣列1001協調使用的其他類型記憶體。
系統可從系統外部接收輸入/輸出資料，如第18圖所示，並將資料路由到記憶陣列。所述資料可包括配置資料，其用於配置單元的功能集合，所述功能集合係實現一或多個積項和操作的項次、用於操作的陣列中的功能集合的權重、以及用於積項和操作的輸入值。
如第19圖所示，來自記憶陣列1002的資料可以利用受控於資料控制器1003的直接資料路徑而傳遞至積項和加速器陣列1001。或者，通過資料路徑控制器1003的資料路徑可以用來將資料從記憶陣列1002傳送到積項和加速器陣列1001，以符合於特定的實施方式。
如第20圖所示，來自積項和加速器陣列的輸出資料可以通過資料路徑控制器1003施加至系統1000的輸入輸出資料路徑。系統1000的輸入輸出資料路徑可耦接至處理單元，該處理單元用以計算權重、提供輸入、並且利用積項和加速器陣列的輸出。
而且，來自積項和加速器陣列1001的輸出資料可以通過資料路徑控制器1003而路由回記憶陣列1002，以用於疊代積項和操作(iterative sum-of-products operation)。
在一些實施例中，包括記憶體、積項和加速器陣列以及資料路徑邏輯的系統1000可以實現在單個積體電路上。而且，系統1000可以包括位在相同或不同的積體電路上的算術邏輯單元、數位訊號處理器、通用CPU、狀態機等，其用以在運算程序的執行期間利用積項和加速器陣列1001。
根據本文所述任何實施例的使用可編程電阻單元的陣列的方法，可使用類似於第18~20圖所示的系統來執行，所示系統可使用實現在相同積體電路上的邏輯，耦合到積體電路，或是透過兩者的組合來執行配置步驟，其中，陣列中單元的功能集合是用各別的權重和操作步驟來編程，且該陣列係用於產生積項和資料。
一種用於操作可變電阻單元的陣列以產生積項和資料的方法包括：用對應於相應單元的權重因子的數值的電阻對所述陣列中的可變電阻中的可編程電阻器體進行編程；選擇性地 將輸入施加到陣列中的單元列，並將電流施加到陣列中對應的單元行；以及感測陣列中的一或多行單元上的電壓。
所述技術提供可使用於類神經型態計算系統之基於可變電阻單元的積項和加速器陣列。可變電阻單元包括電晶體之平行的連接件及可編程電阻器。電流可施加至單元之串，串上之壓降提供積項和結果。可編程電阻器中的電阻值可藉由使用例如是一或多個摻雜濃度、佈局定義、電阻層厚度、區域及尺寸之製造過程所固定。並且，電阻可使用可編程電阻元件(例如是使用於金屬氧化物ReRAM及相變PCRAM裝置)進行編程。可編程電阻可以如上所述之不同的配置所呈現。可使用電壓感測器完成感測，沿著串的壓降可相較於參考列，以評估積項和結果。
儘管本發明揭露於上述較佳的實施方式和實施例，但應該理解，該等實施例旨在說明而非是限制性的。可理解本領域具有通常知識者可在本發明的精神範疇和以下所附的申請專利範圍內輕易地作修飾和組合。

Claims (14)

  1. 一種用於產生積項和的裝置，包括：複數個可變電阻單元的一陣列，該陣列中的各該可變電阻單元包括並聯連接的一電晶體以及一可編程電阻器，該陣列包括n個單元行，該n個單元行包括串聯連接的複數個單元串以及m個單元列；m個輸入驅動器，耦接該m個單元列中的對應單元列，該m個輸入驅動器選擇性地施加輸入Xm至該m個單元列；n個行驅動器，將電流In施加到該n個單元行中的對應單元行；以及電壓感測電路，操作地耦接至該n個單元行。
  2. 根據申請專利範圍第1項所述的裝置，其中該些可變電阻單元中的該可編程電阻器包括該電晶體中的一埋設注入電阻器，該埋設注入電阻器是藉由注入摻雜圖形進行編程。
  3. 根據申請專利範圍第1項所述的裝置，更包括耦接該陣列之一控制和偏壓電路以及一邏輯，該邏輯使用對應於相應單元的權重因子Rmn的數值的電阻來編程該陣列中該可編程電阻器。
  4. 根據申請專利範圍第1項所述的裝置，其中該些可變電阻單元中的該些可編程電阻器包括相變元件。
  5. 根據申請專利範圍第1項所述的裝置，其中該些可變電阻單元中的該些可編程電阻器包括金屬氧化物元件。
  6. 根據申請專利範圍第1項所述的裝置，其中該些可變電阻單元中的該些可編程電阻器包括導電橋元件。
  7. 根據申請專利範圍第1項所述的裝置，其中該些可變電阻單元中的該些可編程電阻器包括一記憶胞以及平行於一第二電晶體的一電阻器，該第二電晶體具有連接於該記憶胞之閘極。
  8. 根據申請專利範圍第1項所述的裝置，其中些單元串中的一單元串包括複數個次串以及用於編程之一邏輯，該些次串之間具有接觸結構，該邏輯是配置為在編程該些單元串的期間隔離該些次串。
  9. 根據申請專利範圍第1項所述的裝置，其中該陣列包括用於產生一低行參考電壓之第一單元參考行以及用於產生高行參考電壓之一第二單元參考行，該裝置包括：用於產生感測參考電壓之電路，作為該高行參考電壓及該低行參考電壓之函數；以及其中該電壓感測電路包括複數個比較測定機，該些比較測定機用於將複數個所選單元行上的電壓與該感測參考電壓進行比較，以產生輸出，表示該些所選單元行之電壓程度。
  10. 根據申請專利範圍第1項所述的裝置，其中：該陣列中之各該可變電阻單元包括一擴散區，該擴散區位於該基板中，具有一近端區域及一遠端區域，一第一段位於該近端區域及該遠端區域之間，一第二段位於該近端區域及該遠端區域之間；該第一段包括一通道區，且包括一閘極導體，該閘極導體位於該第一段之該通道區之上，形成一單元電晶體；以及該第二段具有一電阻，該電阻為一摻雜圖形與該第二段之佈局圖形的函數，該第二段形成平行於該單元電晶體之一可編程單元電阻器。
  11. 根據申請專利範圍第1項所述的裝置，其中該陣列中之各該可變電阻單元包括：一擴散區及一通道區，且包括一閘極導體，該擴散區具有一近端區域及一遠端區域的，該通道區位於該近端區域及該遠端區域之間，該閘極導體位於該通道區之上，形成一單元電晶體；以及從該近端區域至該遠端區域的一電流路徑包括第一層間導體、位於覆蓋之圖案化導體層中的一導體、一第二層間導體及一可編程電阻記憶元件，形成平行於該單元電晶體之一可編程單元電阻器。
  12. 根據申請專利範圍第11項所述的裝置，更包括耦接該陣列之一控制和偏壓電路以及一邏輯，該邏輯使用對應於相應單元的權重因子Rmn的數值的電阻來編程該陣列中該可編程電阻記憶元件。
  13. 一種用於操作可變電阻單元的陣列的方法，該陣列中的可變電阻單元包括並聯連接的一電晶體以及一可編程電阻器，該陣列包括n個單元行，該n個單元行包括串聯連接的單元串以及m個單元列，以產生積項和資料，該方法包括：使用對應於相應單元的權重因子Rmn的數值的電阻來編程該陣列中的該可編程電阻器；選擇性地施加輸入Xm至該m個單元列；將電流In施加到該n個單元行中的對應單元行；以及感測該n個單元行的一或多單元行上的電壓。
  14. 一種用於操作可變電阻單元的陣列的方法，該陣列中的可變電阻單元包括並聯連接的一電晶體以及一已編程電阻器，該陣列包括n個單元行，該n個單元行包括串聯連接的單元串以及m個單元列，以產生積項和資料，該方法包括：選擇性地施加輸入Xm至該m個單元列；將電流In施加到該n個單元行中的對應單元行；以及感測該n個單元行的一或多單元行上的電壓。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI761147B (zh) * 2020-04-17 2022-04-11 神盾股份有限公司 乘積和計算電路及其乘積和計算方法
US11599600B2 (en) 2020-06-22 2023-03-07 Industrial Technology Research Institute Computing in memory cell
TWI828206B (zh) * 2022-06-24 2024-01-01 旺宏電子股份有限公司 記憶體裝置及其用以執行乘加運算之運作方法
US12040015B2 (en) 2022-06-24 2024-07-16 Macronix International Co., Ltd. Memory device and operation method thereof for performing multiply-accumulate operation

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10777566B2 (en) 2017-11-10 2020-09-15 Macronix International Co., Ltd. 3D array arranged for memory and in-memory sum-of-products operations
US10719296B2 (en) 2018-01-17 2020-07-21 Macronix International Co., Ltd. Sum-of-products accelerator array
US10957392B2 (en) 2018-01-17 2021-03-23 Macronix International Co., Ltd. 2D and 3D sum-of-products array for neuromorphic computing system
US11138497B2 (en) 2018-07-17 2021-10-05 Macronix International Co., Ltd In-memory computing devices for neural networks
US11636325B2 (en) 2018-10-24 2023-04-25 Macronix International Co., Ltd. In-memory data pooling for machine learning
US11562229B2 (en) 2018-11-30 2023-01-24 Macronix International Co., Ltd. Convolution accelerator using in-memory computation
US11934480B2 (en) 2018-12-18 2024-03-19 Macronix International Co., Ltd. NAND block architecture for in-memory multiply-and-accumulate operations
US11119674B2 (en) 2019-02-19 2021-09-14 Macronix International Co., Ltd. Memory devices and methods for operating the same
US10783963B1 (en) 2019-03-08 2020-09-22 Macronix International Co., Ltd. In-memory computation device with inter-page and intra-page data circuits
US11132176B2 (en) 2019-03-20 2021-09-28 Macronix International Co., Ltd. Non-volatile computing method in flash memory
US10910393B2 (en) 2019-04-25 2021-02-02 Macronix International Co., Ltd. 3D NOR memory having vertical source and drain structures
US11934824B2 (en) 2019-09-05 2024-03-19 Micron Technology, Inc. Methods for performing processing-in-memory operations, and related memory devices and systems
US11829729B2 (en) * 2019-09-05 2023-11-28 Micron Technology, Inc. Spatiotemporal fused-multiply-add, and related systems, methods and devices
US11693657B2 (en) 2019-09-05 2023-07-04 Micron Technology, Inc. Methods for performing fused-multiply-add operations on serially allocated data within a processing-in-memory capable memory device, and related memory devices and systems
WO2021092942A1 (zh) * 2019-11-15 2021-05-20 江苏时代全芯存储科技股份有限公司 内存单元及其制造方法
KR20210119805A (ko) 2020-03-25 2021-10-06 삼성전자주식회사 뉴로모픽 장치 및 그 구동 방법
US11537861B2 (en) 2020-06-23 2022-12-27 Micron Technology, Inc. Methods of performing processing-in-memory operations, and related devices and systems
JP6968941B1 (ja) 2020-07-08 2021-11-24 ウィンボンド エレクトロニクス コーポレーション 抵抗変化型クロスバーアレイ装置
US11646079B2 (en) * 2020-08-26 2023-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell including programmable resistors with transistor components
US11737274B2 (en) 2021-02-08 2023-08-22 Macronix International Co., Ltd. Curved channel 3D memory device
CN112766480B (zh) * 2021-03-05 2023-10-27 电子科技大学 一种神经元电路
US11916011B2 (en) 2021-04-14 2024-02-27 Macronix International Co., Ltd. 3D virtual ground memory and manufacturing methods for same
US11710519B2 (en) 2021-07-06 2023-07-25 Macronix International Co., Ltd. High density memory with reference memory using grouped cells and corresponding operations
KR102610430B1 (ko) * 2021-07-13 2023-12-07 서강대학교산학협력단 이진 신경망 및 그 동작 방법
US12057162B2 (en) * 2022-09-02 2024-08-06 Macronix International Co., Ltd. Memory device for in-memory computing, computing method and computing cell thereof

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5146602A (en) * 1990-12-26 1992-09-08 Intel Corporation Method of increasing the accuracy of an analog neural network and the like
CN1867888A (zh) * 2003-10-16 2006-11-22 佳能株式会社 运算电路及其运算控制方法
CN1998012B (zh) * 2003-10-16 2010-11-10 佳能株式会社 积和运算电路和方法
JP5160304B2 (ja) * 2008-05-22 2013-03-13 シャープ株式会社 抵抗変化型可変抵抗素子を備えた積演算装置、及び積和演算装置、これらの装置を各ニューロン素子に備えるニューラルネットワーク、並びに積演算方法
CN103329185A (zh) * 2011-01-24 2013-09-25 日本电信电话株式会社 隐匿积和计算方法、隐匿积和计算系统、计算装置以及它们的程序
US9779355B1 (en) * 2016-09-15 2017-10-03 International Business Machines Corporation Back propagation gates and storage capacitor for neural networks
TW201802800A (zh) * 2016-03-18 2018-01-16 半導體能源研究所股份有限公司 半導體裝置及使用該半導體裝置的系統

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2619663C3 (de) 1976-05-04 1982-07-22 Siemens AG, 1000 Berlin und 8000 München Feldeffekttransistor, Verfahren zu seinem Betrieb und Verwendung als schneller Schalter sowie in einer integrierten Schaltung
US4987090A (en) 1987-07-02 1991-01-22 Integrated Device Technology, Inc. Static ram cell with trench pull-down transistors and buried-layer ground plate
JP3073645B2 (ja) 1993-12-27 2000-08-07 株式会社東芝 不揮発性半導体記憶装置およびその動作方法
US6107882A (en) 1997-12-11 2000-08-22 Lucent Technologies Inc. Amplifier having improved common mode voltage range
US6960499B2 (en) 1998-02-24 2005-11-01 Texas Instruments Incorporated Dual-counterdoped channel field effect transistor and method
US6313486B1 (en) 2000-06-15 2001-11-06 Board Of Regents, The University Of Texas System Floating gate transistor having buried strained silicon germanium channel layer
US6829598B2 (en) 2000-10-02 2004-12-07 Texas Instruments Incorporated Method and apparatus for modeling a neural synapse function by utilizing a single conventional MOSFET
US6703661B2 (en) 2001-12-27 2004-03-09 Ching-Yuan Wu Contactless NOR-type memory array and its fabrication methods
US7057216B2 (en) 2003-10-31 2006-06-06 International Business Machines Corporation High mobility heterojunction complementary field effect transistors and methods thereof
US6906940B1 (en) 2004-02-12 2005-06-14 Macronix International Co., Ltd. Plane decoding method and device for three dimensional memories
US20050287793A1 (en) 2004-06-29 2005-12-29 Micron Technology, Inc. Diffusion barrier process for routing polysilicon contacts to a metallization layer
WO2008126365A1 (ja) 2007-03-29 2008-10-23 Panasonic Corporation 不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイ
US7859893B2 (en) * 2007-05-31 2010-12-28 Micron Technology, Inc. Phase change memory structure with multiple resistance states and methods of programming and sensing same
US8860124B2 (en) 2009-01-15 2014-10-14 Macronix International Co., Ltd. Depletion-mode charge-trapping flash device
JP5462490B2 (ja) 2009-01-19 2014-04-02 株式会社日立製作所 半導体記憶装置
JP5317742B2 (ja) 2009-02-06 2013-10-16 株式会社東芝 半導体装置
US8203187B2 (en) 2009-03-03 2012-06-19 Macronix International Co., Ltd. 3D memory array arranged for FN tunneling program and erase
JP2011065693A (ja) 2009-09-16 2011-03-31 Toshiba Corp 不揮発性半導体記憶装置
US8275728B2 (en) 2009-11-05 2012-09-25 The United States Of America As Represented By The Secretary Of The Air Force Neuromorphic computer
US8311965B2 (en) 2009-11-18 2012-11-13 International Business Machines Corporation Area efficient neuromorphic circuits using field effect transistors (FET) and variable resistance material
US9153309B2 (en) 2010-02-07 2015-10-06 Zeno Semiconductor Inc. Semiconductor memory device having electrically floating body transistor, semiconductor memory device having both volatile and non-volatile functionality and method or operating
US8331127B2 (en) 2010-05-24 2012-12-11 Macronix International Co., Ltd. Nonvolatile memory device having a transistor connected in parallel with a resistance switching device
JP5713015B2 (ja) * 2010-06-23 2015-05-07 旭硝子株式会社 １，１−ジクロロ−２，２，３，３，３−ペンタフルオロプロパンの製造方法
US9275721B2 (en) * 2010-07-30 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Split bit line architecture circuits and methods for memory devices
WO2012015450A1 (en) 2010-07-30 2012-02-02 Hewlett-Packard Development Company, L.P. Systems and methods for modeling binary synapses
US20120044742A1 (en) 2010-08-20 2012-02-23 Micron Technology, Inc. Variable resistance memory array architecture
US8432719B2 (en) 2011-01-18 2013-04-30 Macronix International Co., Ltd. Three-dimensional stacked and-type flash memory structure and methods of manufacturing and operating the same hydride
US8630114B2 (en) 2011-01-19 2014-01-14 Macronix International Co., Ltd. Memory architecture of 3D NOR array
JP5722180B2 (ja) 2011-09-26 2015-05-20 株式会社日立製作所 不揮発性記憶装置
US9698185B2 (en) 2011-10-13 2017-07-04 Omnivision Technologies, Inc. Partial buried channel transfer device for image sensors
JP5998521B2 (ja) 2012-02-28 2016-09-28 セイコーエプソン株式会社 不揮発性半導体メモリー及び不揮発性半導体メモリーの製造方法
US8981445B2 (en) 2012-02-28 2015-03-17 Texas Instruments Incorporated Analog floating-gate memory with N-channel and P-channel MOS transistors
US9019771B2 (en) 2012-10-26 2015-04-28 Macronix International Co., Ltd. Dielectric charge trapping memory cells with redundancy
KR20140113024A (ko) 2013-03-15 2014-09-24 에스케이하이닉스 주식회사 저항 변화 메모리 장치 및 그 구동방법
KR102179899B1 (ko) 2013-08-05 2020-11-18 삼성전자주식회사 뉴로모픽 시스템 및 그 구현 방법
US9698156B2 (en) 2015-03-03 2017-07-04 Macronix International Co., Ltd. Vertical thin-channel memory
US9536969B2 (en) 2014-09-23 2017-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned split gate flash memory
US9431099B2 (en) 2014-11-11 2016-08-30 Snu R&Db Foundation Neuromorphic device with excitatory and inhibitory functionalities
KR20160073847A (ko) 2014-12-17 2016-06-27 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
CN105825887B (zh) * 2015-01-04 2019-06-14 旺宏电子股份有限公司 存储器阵列及其操作方法
US9524980B2 (en) 2015-03-03 2016-12-20 Macronix International Co., Ltd. U-shaped vertical thin-channel memory
KR20160122531A (ko) 2015-04-14 2016-10-24 에스케이하이닉스 주식회사 전자 장치
US9934463B2 (en) 2015-05-15 2018-04-03 Arizona Board Of Regents On Behalf Of Arizona State University Neuromorphic computational system(s) using resistive synaptic devices
US9589982B1 (en) 2015-09-15 2017-03-07 Macronix International Co., Ltd. Structure and method of operation for improved gate capacity for 3D NOR flash memory
US9842651B2 (en) 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
US9892800B2 (en) 2015-09-30 2018-02-13 Sunrise Memory Corporation Multi-gate NOR flash thin-film transistor strings arranged in stacked horizontal active strips with vertical control gates
EP3381036B1 (en) 2015-11-25 2021-07-21 Sunrise Memory Corporation Three-dimensional vertical nor flash thin film transistor strings
US10777566B2 (en) 2017-11-10 2020-09-15 Macronix International Co., Ltd. 3D array arranged for memory and in-memory sum-of-products operations
US10719296B2 (en) 2018-01-17 2020-07-21 Macronix International Co., Ltd. Sum-of-products accelerator array
US20190244662A1 (en) 2018-02-02 2019-08-08 Macronix International Co., Ltd. Sum-of-products array for neuromorphic computing system

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5146602A (en) * 1990-12-26 1992-09-08 Intel Corporation Method of increasing the accuracy of an analog neural network and the like
CN1867888A (zh) * 2003-10-16 2006-11-22 佳能株式会社 运算电路及其运算控制方法
CN1998012B (zh) * 2003-10-16 2010-11-10 佳能株式会社 积和运算电路和方法
JP5160304B2 (ja) * 2008-05-22 2013-03-13 シャープ株式会社 抵抗変化型可変抵抗素子を備えた積演算装置、及び積和演算装置、これらの装置を各ニューロン素子に備えるニューラルネットワーク、並びに積演算方法
CN103329185A (zh) * 2011-01-24 2013-09-25 日本电信电话株式会社 隐匿积和计算方法、隐匿积和计算系统、计算装置以及它们的程序
TW201802800A (zh) * 2016-03-18 2018-01-16 半導體能源研究所股份有限公司 半導體裝置及使用該半導體裝置的系統
US9779355B1 (en) * 2016-09-15 2017-10-03 International Business Machines Corporation Back propagation gates and storage capacitor for neural networks

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI761147B (zh) * 2020-04-17 2022-04-11 神盾股份有限公司 乘積和計算電路及其乘積和計算方法
US11599600B2 (en) 2020-06-22 2023-03-07 Industrial Technology Research Institute Computing in memory cell
TWI828206B (zh) * 2022-06-24 2024-01-01 旺宏電子股份有限公司 記憶體裝置及其用以執行乘加運算之運作方法
US12040015B2 (en) 2022-06-24 2024-07-16 Macronix International Co., Ltd. Memory device and operation method thereof for performing multiply-accumulate operation

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