KR20220028051A - 신경망 메모리 - Google Patents

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KR20220028051A
KR20220028051A KR1020227003266A KR20227003266A KR20220028051A KR 20220028051 A KR20220028051 A KR 20220028051A KR 1020227003266 A KR1020227003266 A KR 1020227003266A KR 20227003266 A KR20227003266 A KR 20227003266A KR 20220028051 A KR20220028051 A KR 20220028051A
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KR
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variable resistance
sub
memory cell
neural
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KR1020227003266A
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인노센조 토르토렐리
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마이크론 테크놀로지, 인크
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Abstract

예시에서, 장치는 가변 저항 메모리 셀들의 어레이 및 가변 저항 메모리 셀들의 어레이에 연결된 신경 메모리 제어기를 포함할 수 있으며, 신경 메모리 제어기는 아날로그 방식으로 가변 저항 메모리 셀의 임계 전압을 재설정 상태와 연관된 전압으로부터 변경하여 제1 시냅스 가중치 변경을 달성하기 위해 서브 임계 전압 펄스를 어레이의 가변 저항 메모리 셀에 인가하고; 그리고 각각의 후속 시냅스 가중치 변경을 유발하기 위해 가변 저항 메모리 셀에 추가 서브 임계 전압 펄스들을 인가하도록 구성된다.

Description

신경망 메모리
본 개시는 일반적으로 메모리와 같은 운용(operating) 장치에 관한 것으로, 보다 상세하게는 신경망 메모리(neural network memory)에 관한 것이다.
메모리 디바이스는 일반적으로 컴퓨터 또는 기타 전자 장치의 내부, 반도체, 집적 회로로서 제공될 수 있다. 휘발성 메모리와 비휘발성 메모리를 포함한 다양한 유형의 메모리가 존재한다.
다양한 메모리 어레이는 메모리 셀들(예를 들어, 두 개의 단자 셀들)이 셀들에 액세스하는 데 사용되는 제1 및 제2 신호 라인들의 교차점(예를 들어, 액세스 라인들과 감지 라인들의 교차점)에 위치하는 교차점 아키텍처(cross-point architecture)로 구성될 수 있다. 일부 메모리 셀은 예를 들어 로직 상태(예를 들어, 저장된 데이터 값)가 메모리 셀의 프로그래밍된 저항에 의존하는 저항 가변 메모리 셀일 수 있다. 자체 선택(self-selecting) 메모리 셀로 지칭될 수 있는 일부 가변 저항 메모리 셀은 메모리 셀에 대한 선택 요소 및 저장 요소 모두의 역할을 할 수 있는 단일 재료를 포함한다.
도 1은 본 개시내용의 다양한 실시예에 따른 메모리 디바이스의 메모리 어레이 형태의 장치의 예를 도시한다.
도 2는 본 개시내용의 실시예에 따른 신경망 메모리를 지원하는 메모리 어레이의 예를 도시한다.
도 3은 본 개시내용의 실시예에 따른 신경망 메모리를 지원하는 메모리 어레이의 예를 도시한다.
도 4는 본 개시내용의 실시예에 따른 메모리 셀들의 임계 전압 분포의 예시적인 그래프를 도시한다.
도 5는 본 개시내용의 실시예에 따른 메모리 셀들의 임계 전압 분포의 예시적인 그래프를 도시한다.
도 6은 본 개시내용의 실시예들에 따른 메모리 디바이스를 사용하는 신경망 메모리를 위한 예시적인 방법을 예시한다.
도 7은 본 개시내용의 실시예에 따른 메모리 디바이스를 사용하는 신경망 메모리를 위한 예시적인 방법을 도시한다.
신경망에서 시냅스 가중치(weight)는 두 노드들(예를 들어, 뉴런들) 간의 연결 강도 또는 진폭을 나타낼 수 있다. 신경망을 통해 전송되는 정보의 특성과 콘텐츠는 부분적으로 노드들 사이에 형성된 시냅스(synapse)의 속성(예를 들어, 시냅스 가중치)에 기초할 수 있다. 메모리 어레이는 신경망 메모리(예를 들어, 뉴로모픽(neuromorphic) 시스템 및 디바이스)로 작동할 수 있으며 기존 컴퓨터 아키텍처에서는 불가능할 수 있는 결과를 달성하도록 설계될 수 있다. 예를 들어, 뉴로모픽 시스템은 학습, 비젼 또는 시각 처리, 청각 처리, 고급 컴퓨팅 또는 기타 프로세스, 또는 이들의 조합과 같은 생물학적 시스템과 보다 일반적으로 연관된 결과를 달성하는 데 사용될 수 있다.
신경 시스템에 존재할 수 있는 신경생물학적 아키텍처를 모방하고 및/또는 시냅스 가중치를 저장하도록 구성된 시스템, 장치, 장치 및 방법이 여기에 설명되어 있다. 예에서, 장치는 가변 저항 메모리 셀들의 어레이 및 가변 저항 메모리 셀들의 어레이에 결합된 신경 메모리 유닛 제어기를 포함할 수 있다. 신경 메모리 유닛 제어기는 아날로그 방식으로 가변 저항 메모리 셀들의 임계 전압을 재설정 상태와 연관된 전압으로부터 변경하여 제1 시냅스 가중치 변경을 유발하기 위해 서브-임계 전압 펄스를 어레이의 가변 저항 메모리 셀들에 인가하고; 그리고 각각의 후속 시냅스 가중치 변경을 유발하기 위해 가변 저항 메모리 셀들에 추가 서브 임계 전압 펄스를 적용하도록 구성된다.
본 명세서에서 사용된 바와 같이, 단수 표현("a", "an"), 또는 "다수의(a number of)"는 하나 이상의 것들을 지칭할 수 있고, "복수의(a plurality of)"는 둘 이상의 그러한 것들을 지칭할 수 있다. 예를 들어, 메모리 디바이스는 하나 이상의 메모리 디바이스들을 지칭할 수 있고, 복수의 메모리 디바이스는 둘 이상의 메모리 디바이스들을 지칭할 수 있다. 또한, 특히 도면의 참조 번호와 관련하여 본 명세서에 사용된 지정자 "M", "P", "R", "B", "S" 및 "N"은 그렇게 지정된 다수의 특정 특징이 본 개시내용의 다수의 실시형태에 포함될 수 있음을 나타낸다. 번호는 명칭 간에 동일하거나 다를 수 있다.
본원의 도면은 첫 번째 숫자 또는 숫자들이 도면 번호에 대응하고 나머지 숫자가 도면의 요소 또는 구성요소를 식별하는 넘버링 규칙을 따른다. 다른 도면들 사이의 유사한 요소 또는 구성요소는 유사한 숫자를 사용하여 식별될 수 있다. 예를 들어, 101은 도 1에서 요소 "01"을 참조할 수 있고 유사한 요소는 도 2에서 201로 참조될 수 있다.
도 1은 본 개시내용의 다양한 실시예에 따른 메모리 디바이스의 메모리 어레이 형태의 장치의 예를 도시한다. 본 명세서에 사용된 바와 같이, "장치"는 예를 들어, 회로 또는 회로망, 다이 또는 다이들, 모듈 또는 모듈들, 디바이스 또는 디바이스들, 또는 시스템 또는 시스템들과 같은 임의의 다양한 구조 또는 구조들의 조합을 지칭할 수 있지만 이에 제한되지 않는다. 도 1은 메모리 디바이스(100)의 다양한 구성요소들 및 특징들의 예시적인 표현이다. 이와 같이, 메모리 디바이스(100)의 구성요소들 및 특징들은 메모리 디바이스(100) 내의 그들의 실제 물리적 위치가 아니라 기능적 상호관계를 예시하기 위해 도시된다는 것을 이해해야 한다.
도 1에 포함된 일부 요소들에는 숫자 지정자로 레이블이 지정되어 있지만, 다른 대응하는 요소는 비록 동일하거나 유사한 것으로 이해될지라도, 도시된 특징의 가시성과 명확성을 증가시키기 위한 노력의 일환으로 레이블이 지정되지 않았다.
도 1의 예시적인 예에서, 메모리 디바이스(100)는 메모리 어레이(101)를 포함한다. 메모리 어레이(101)는 상이한 로직 상태들로 프로그래밍될 수 있는 메모리 셀들(105)을 포함한다. 일부 실시예에서, 각각의 메모리 셀(105)은 로직 0 및 로직 1로 표시된 두 개의 상태들로 프로그래밍될 수 있다. 일부 실시예에서, 메모리 셀(105)은 두 개보다 많은 로직 상태들로 프로그래밍될 수 있다. 메모리 셀(105)은 일부 실시예에서 자기 선택 메모리 셀(self-selecting memory cell)과 같은 가변 저항 메모리 셀을 포함할 수 있다. 자기 선택 메모리 셀은 선택 구성 요소 및 저장 구성 요소로 작동하는 단일 칼코게나이드 물질(chalcogenide material)을 포함하는 메모리 셀이다.
본 명세서에서 추가로 설명되는 바와 같이, 가변 저항 메모리 셀들은 자기 선택 메모리 셀들일 수 있고 학습(learning)과 같은 신경 생물학적 기능을 모방하기 위해 어레이(예를 들어, 신경 메모리 유닛)로 배열될 수 있다. 자기 선택 메모리 셀은 전압의 크기에 응답하여 비정질 상태(amorphous state)에 있는 칼코게나이드 물질의 로직 상태(예를 들어, 설정 또는 재설정)를 변경할 수 있는 칼코게나이드 물질을 포함한다. 설정 상태는 도전성일 수 있고(예를 들어, 전류 흐름에 대한 낮은 저항) 재설정 상태는 도전성이 낮을 수 있다(예를 들어, 전류 흐름에 대한 더 높은 저항). 설정 상태와 재설정 상태 사이의 칼코게나이드 물질의 상태 변화는 아날로그 방식으로 자기 선택 메모리 셀의 임계 전압 값을 변경할 수 있다. 자기 선택 메모리 셀의 칼코게나이드 물질의 아날로그 임계 전압 변화는 뉴로모픽 메모리 시스템에서 시냅스 가중치를 나타낼 수 있다. 시냅스 가중치의 변화는 학습 및 기타 생물학적 기능을 나타내거나 나타내도록 해석될 수 있다.
일부 실시예에서, 메모리 셀들(105)의 각각의 로우(row)는 제1 신호 라인(110-1, 110-2 또는 110-N)(예를 들어, 액세스 라인, 때때로 워드 라인으로 지칭됨)에 연결되고, 메모리 셀들(105)의 각각의 컬럼은 제2 신호 라인(115-1, 115-2 또는 115-S)(예를 들어, 감지 라인, 때때로 비트 라인으로 지칭됨)에 연결된다. 액세스 라인들(110) 및 감지 라인들(115) 모두는 또한 일반적으로 신호 라인들로 지칭될 수 있다. 액세스 라인들(110) 및 감지 라인들(115)은 서로에 대해 실질적으로 수직일 수 있고 메모리 셀들의 어레이를 지원할 수 있다. 본 명세서에 사용된 바와 같이, 용어 "실질적으로"는 수정된 특성(예를 들어, 실질적으로 용어에 의해 수정된 동사 또는 형용사)이 절대적일 필요는 없지만 특성의 이점을 달성하기에 충분히 가깝다는 것을 의미한다. 본 개시의 예를 모호하게 하지 않기 위해 도 1에 도시되지 않았지만, 메모리 어레이(101)는 기판(도 2와 관련하여 본 명세서에서 추가로 설명됨)을 포함할 수 있다.
일반적으로, 하나의 메모리 셀(105)은 액세스 라인(110) 및 감지 라인(115)과 같은 두 개의 신호 라인들의 교차점에 위치할 수 있다. 예를 들어, 메모리 셀(105)은 액세스 라인(110-1)과 감지 라인(115-S)의 교차점에 위치된다. 이 교차점은 메모리 셀(105)의 어드레스로 지칭될 수 있다. 타겟 메모리 셀(105)은 에너지 공급된(energized)(예를 들어, 활성화된) 액세스 라인(110)과 에너지 공급된(예를 들어, 활성화된) 감지 라인(115)의 교차점에 위치한 메모리 셀(105)일 수 있으며; 즉, 액세스 라인(110) 및 감지 라인(115)은 모두 그들의 교차점에서 메모리 셀(105)을 판독하거나 기록하기 위해 활성화될 수 있다. 동일한 액세스 라인(110) 또는 감지 라인(115)과 전자 통신하는(예를 들어, 연결된) 다른 메모리 셀들(105)은 비타겟(untargeted) 메모리 셀들(105)로 지칭될 수 있다.
일부 경우에, 전극은 메모리 셀(105)을 액세스 라인(110) 또는 감지 라인(115)에 연결할 수 있다. 본 명세서에 사용된 바와 같이, "전극"이라는 용어는 전기 도전체를 지칭할 수 있고, 일부 경우에 메모리 셀 또는 메모리 어레이의 다른 구성요소에 대한 전기적 접촉으로서 사용될 수 있다. 전극은 메모리 디바이스(100)의 메모리 어레이(101)의 요소들 또는 구성요소들 사이에 도전성 경로를 제공하는 트레이스, 와이어, 도전성 라인, 도전성 층 등을 포함할 수 있다. 따라서, 전극이라는 용어는 일부 경우에 액세스 라인(110)과 같은 액세스 라인 또는 감지 라인(115)과 같은 감지 라인을 지칭할 수 있고 또한 일부 경우에는 액세스 라인과 메모리 셀(105) 사이의 전기적 접촉으로 사용되는 추가 도전성 요소를 지칭할 수 있다.
일부 실시예에서, 메모리 셀(105)은 제1 전극과 제2 전극 사이에 위치된 칼코게나이드 물질을 포함할 수 있다. 제1 전극은 칼코게나이드 물질을 액세스 라인(110)에 결합할 수 있고, 제2 전극은 칼코게나이드 물질을 감지 라인(115)에 결합할 수 있다. 제1 전극과 제2 전극은 동일한 물질(예를 들어, 탄소)일 수도 있고 다른 물질일 수도 있다. 다른 실시예에서, 메모리 셀(105)은 하나 이상의 액세스 라인들과 직접 연결될 수 있고, 액세스 라인 이외의 전극은 생략될 수 있다.
칼코게나이드 물질은 S, Se 및 Te 원소들 중 적어도 하나를 포함하는 물질 또는 합금일 수 있다. 칼코게나이드 물질은 S, Se, Te, Ge, As, Al, Sb, Au, 인듐(In), 갈륨(Ga), 주석(Sn), 비스무트(Bi), 팔라듐(Pd), 코발트(Co), 산소(O), 은(Ag), 니켈(Ni), 백금(Pt)의 합금을 포함할 수 있다. 예시적인 칼코게나이드 물질 및 합금은, 이에 제한되는 것은 아니지만, Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge- Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn- Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd 또는 Ge-Te-Sn-Pt을 포함할 수 있다. 본원에 사용된 하이픈으로 연결된 화학 조성 표기법은 특정 화합물 또는 합금에 포함된 원소들을 나타내며 표시된 원소들을 포함하는 모든 화학량론을 나타내기 위한 것이다. 예를 들어, Ge-Te는 GexTey를 포함할 수 있으며, 여기서 x 및 y는 임의의 양의 정수일 수 있다. 가변 저항 물질의 다른 예는 이원 금속 산화물 물질 또는 2종 이상의 금속(예를 들어, 전이 금속, 알칼리 토금속) 및/또는 희토류 금속을 포함하는 혼합 원자가 산화물을 포함할 수 있다. 실시예는 메모리 셀들의 메모리 요소와 관련된 특정 가변 저항 재료 또는 재료들로 제한되지 않는다. 예를 들어, 가변 저항 재료의 다른 예는 메모리 요소를 형성하는 데 사용될 수 있고 칼코게나이드 재료, 거대한 자기저항 재료, 또는 폴리머 기반 재료를 포함할 수 있다.
판독 및 기록과 같은 동작은 액세스 라인(110) 및 감지 라인(115)을 활성화하거나 선택함으로써 메모리 셀(105)에서 수행될 수 있다. 액세스 라인(110) 또는 감지 라인(115)을 활성화 또는 선택하는 것은 각각의 라인에 전압을 인가하는 것을 포함할 수 있다. 액세스 라인(110) 및 감지 라인(115)은 금속(예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W), 티타늄(Ti)), 금속 합금, 탄소, 도전성으로 도핑된 반도체 또는 기타 도전성 재료, 합금, 화합물 등과 같은 도전성 재료로 제조될 수 있다.
일부 아키텍처에서, 셀의 로직 저장 디바이스(예를 들어, CBRAM 셀의 저항성 구성요소, FeRAM 셀의 용량성 구성요소)는 선택 구성요소에 의해 감지 라인으로부터 전기적으로 절연될 수 있다. 액세스 라인(110)은 선택 구성요소에 연결되고 이를 제어할 수 있다. 예를 들어, 선택 구성요소는 트랜지스터일 수 있고 액세스 라인(110)은 트랜지스터의 게이트에 연결될 수 있다.
언급된 바와 같이, 선택 구성요소는 칼코게나이드 물질을 포함할 수 있는 가변 저항 메모리 셀의 가변 저항 구성요소일 수 있다. 구체적으로, 가변 저항 메모리 셀은 메모리 셀에 대한 선택 요소 및 저장 요소 모두의 역할을 할 수 있는 단일 물질(예를 들어, 칼코게나이드 물질)을 포함하는 자기 선택 메모리 셀일 수 있다. 액세스 라인(110)을 활성화하면 메모리 셀(105)의 로직 저장 디바이스와 대응하는 감지 라인(115) 사이의 전기적 연결 또는 폐회로(closed circuit)가 발생할 수 있다. 그런 다음 감지 라인은 메모리 셀(105)을 판독하거나 기록하기 위해 액세스될 수 있다. 메모리 셀(105)을 선택할 때, 결과적인 신호는 저장된 로직 상태를 결정하기 위해 사용될 수 있다. 일부 경우에, 제1 로직 상태는 메모리 셀(105)을 통한 전류가 없거나 무시할 수 있을 정도로 작은 전류에 대응할 수 있는 반면, 제2 로직 상태는 유한 전류에 대응할 수 있다. 일부 경우에, 메모리 셀(105)은 두 개의 단자들을 갖는 자기 선택 메모리 셀을 포함할 수 있고, 별도의 선택 구성요소는 생략될 수 있다. 이와 같이, 자기 선택 메모리 셀의 하나의 단자는 액세스 라인(110)에 전기적으로 연결되고, 자기 선택 메모리 셀의 다른 단자는 감지 라인(115)에 전기적으로 연결될 수 있다.
메모리 셀들(105)에 대한 액세스는 로우 디코더(120) 및 컬럼 디코더(130)를 통해 제어될 수 있다. 예를 들어, 로우 디코더(120)는 메모리 제어기(140)로부터 로우 어드레스를 수신하고, 수신된 로우 어드레스에 기초하여 적절한 액세스 라인(110)을 활성화할 수 있다. 유사하게, 컬럼 디코더(130)는 메모리 제어기(140)로부터 컬럼 어드레스를 수신하고 적절한 감지 라인(115)을 활성화할 수 있다. 예를 들어, 메모리 어레이(101)는 다중 액세스 라인들(110-1, 110-2, 110-N) 및 다중 감지 라인들(115-1, 115-2, 115-S)을 포함할 수 있으며, 여기서 S 및 N은 어레이 크기에 의존한다. 따라서, 액세스 라인(110) 및 감지 라인(115)(예를 들어, 110-1 및 감지 라인(115-S))을 활성화함으로써, 교차점에 있는 메모리 셀(105)이 액세스될 수 있다.
액세스 시, 메모리 셀(105)의 프로그래밍된 상태를 결정하기 위해 감지 구성요소(125)에 의해 메모리 셀(105)이 판독되거나 감지될 수 있다. 예를 들어, (대응하는 액세스 라인(110) 및 감지 라인(115)을 사용하여) 메모리 셀(105)에 전압이 인가될 수 있고, 메모리 셀(105)을 통한 결과적인 전류의 존재는 인가된 전압 및 메모리 셀(105)의 임계 전압에 의존할 수 있다. 어떤 경우에는 하나 이상의 전압이 인가될 수 있다. 또한 인가된 전압으로 인해 전류가 흐르지 않으면, 전류가 감지 구성요소(125)에 의해 검출될 때까지 다른 전압이 인가될 수 있다. 전류 흐름을 초래한 전압을 평가함으로써, 메모리 셀(105)의 로직 상태가 결정될 수 있다. 어떤 경우에는 전류 흐름이 감지될 때까지 전압이 크게 증가할 수 있다. 또는 전류가 감지될 때까지 미리 결정된 전압들이 순차적으로 인가될 수도 있다. 마찬가지로, 전류가 메모리 셀(105)에 인가될 수 있고 전류를 생성하기 위한 전압의 크기는 메모리 셀(105)의 임계 전압 또는 전기 저항에 의존할 수 있다.
메모리 셀(105)(예를 들어, 가변 저항 메모리 셀 및/또는 자기 선택 메모리 셀)은 칼코게나이드 물질을 포함할 수 있다. 메모리 셀의 칼코게나이드 물질은 액세스 동작 동안 비정질 상태로 남을 수 있다. 일부 경우에, 메모리 셀을 동작시키는 것은 메모리 셀의 특정 임계 전압을 결정하기 위해 다양한 형태의 프로그래밍 펄스를 메모리 셀에 인가하는 것을 포함할 수 있고, 즉, 프로그래밍 펄스의 형태를 변경하여 메모리 셀의 임계 전압을 수정할 수 있다.
메모리 셀(105)의 특정 임계 전압은 메모리 셀(예를 들어, 가변 저항 메모리 셀 및/또는 자기 선택 메모리 셀)에 다양한 형태의 판독 펄스를 인가함으로써 결정될 수 있다. 예를 들어, 판독 펄스의 인가 전압이 메모리 셀의 특정 임계 전압을 초과하는 경우, 유한 양의 전류가 메모리 셀을 통해 흐를 수 있다. 유사하게, 판독 펄스의 인가된 전압이 메모리 셀의 특정 임계 전압보다 낮을 때, 감지될 수 있는 양의 전류가 메모리 셀을 통해 흐르지 않을 수 있다.
메모리 셀이 가변 저항 메모리 셀(예를 들어, 자기 선택 메모리 셀)인 본 명세서에 설명된 일부 예들에서, 메모리 셀의 임계 전압보다 작은 판독 펄스(예를 들어, 서브 임계 전압)를 인가하는 것은 아날로그 방식으로 메모리 셀(105)의 임계 전압을 변경할 수 있다. 다시 말해서, 가변 저항 메모리 셀의 초기 임계 전압은 초기 임계 전압 아래로 펄스(서브 임계 전압으로 펄스)된 것에 응답하여 점진적으로(예를 들어, 아날로그 방식으로) 변경될 수 있다. 임계 전압의 이러한 변화는 가변 저항 메모리 셀의 칼코게나이드 물질이 변경됨에 따라 응답할 수 있다.
일부 실시예에서, 감지 구성요소(125)는 메모리 셀(105)을 통한 전류 흐름 또는 그 부족을 검출함으로써 선택된 메모리 셀(105)에 저장된 정보를 판독할 수 있다. 이러한 방식으로, 메모리 셀(105)(예를 들어, 가변 저항 메모리 셀 및/또는 자기 선택 메모리 셀)은 칼코게나이드 물질과 연관된 임계 전압 레벨들(예를 들어, 두 개의 임계 전압 레벨들)에 기초하여 1비트의 데이터를 저장할 수 있고, 전류가 메모리 셀(105)을 통해 흐르는 임계 전압 레벨은 메모리 셀(105)에 의해 저장된 로직 상태를 나타낸다. 일부 경우에, 메모리 셀(105)은 특정 수의 상이한 임계 전압 레벨들(예를 들어, 세 개 이상의 임계 전압 레벨들)을 나타낼 수 있고, 이에 의해 1비트보다 많은 데이터를 저장할 수 있다.
감지 구성요소(125)는 감지된 메모리 셀(105)과 연관된 신호들의 차이를 검출 및 증폭하기 위해 다양한 트랜지스터들 또는 증폭기들을 포함할 수 있으며, 이는 래칭(latching)으로 지칭될 수 있다. 메모리 셀(105)의 검출된 로직 상태는 컬럼 디코더(130)를 통해 출력(135)으로서 출력될 수 있다. 일부 경우에, 감지 구성요소(125)는 컬럼 디코더(130) 또는 로우 디코더(120)의 일부일 수 있다. 또는, 감지 구성요소(125)는 컬럼 디코더(130) 또는 로우 디코더(120)에 연결되거나 이와 전자적으로 통신할 수 있다. 당업자는 감지 구성요소(125)가 기능적 목적을 잃지 않고 컬럼 디코더 또는 로우 디코더와 연관될 수 있음을 이해할 것이다.
본 명세서에서 논의된 트랜지스터 또는 트랜지스터들은 전계 효과 트랜지스터(FET)를 나타낼 수 있고 소스, 드레인 및 게이트를 포함하는 3 단자 디바이스를 포함할 수 있다. 단자들은 금속과 같은 도전성 물질을 통해 다른 전자 요소들에 연결될 수 있다. 소스 및 드레인은 도전성일 수 있고 고농도로 도핑된, 예를 들어, 축퇴 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저농도로 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n형인 경우(즉, 대다수 캐리어가 전자임), FET는 n형 FET로 지칭될 수 있다. 채널이 p형인 경우(즉, 대다수 캐리어가 정공임) FET는 p형 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물로 덮일 수 있다. 채널 전도도는 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, n형 FET 또는 p형 FET에 각각 양의 전압 또는 음의 전압을 인가하면 채널이 도전성이 될 수 있다. 트랜지스터의 임계 전압보다 크거나 같은 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "온(on)" 또는 "활성화"될 수 있다. 트랜지스터의 임계 전압보다 낮은 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "오프(off)" 또는 "비활성화"될 수 있다.
메모리 셀(105)은 관련 액세스 라인(110) 및 감지 라인(115)을 유사하게 활성화함으로써 설정 또는 기록될 수 있고, 적어도 하나의 로직 값이 메모리 셀(105)에 저장될 수 있다. 컬럼 디코더(130) 또는 로우 디코더(120)는 메모리 셀(105)에 기록될 데이터, 예를 들어 입력/출력(135)을 수용할 수 있다.
일부 메모리 아키텍처에서, 메모리 셀(105)에 액세스하는 것은 로직 상태를 저하시키거나 파괴할 수 있고, 메모리 셀(105)에 원래의 로직 상태를 리턴하기 위해 재기록 또는 리프레시 동작이 수행될 수 있다. 예를 들어 DRAM에서, 캐패시터는 감지 동작 동안 부분적으로 또는 완전히 방전되어 로직 상태를 손상시킬 수 있으므로 감지 동작 후에 로직 상태가 다시 기록될 수 있다. 또한, 일부 메모리 아키텍처에서 액세스 라인(110)을 활성화하면 로우(예를 들어, 액세스 라인(110)과 결합됨)의 모든 메모리 셀들이 방전될 수 있다; 따라서, 로우의 몇몇 또는 모든 메모리 셀들(105)이 재기록될 필요가 있을 수 있다. 그러나 가변 저항 메모리 셀, 자기 선택 메모리 셀 및/또는 PCM 메모리와 같은 비휘발성 메모리에서 메모리 셀(105)에 액세스하는 것은 로직 상태를 파괴하지 않을 수 있고, 따라서 메모리 셀(105)은 액세스 후에 재기록을 필요로 하지 않을 수 있다.
메모리 제어기(140)(예를 들어, 신경 메모리 유닛 제어기)는 로우 디코더(120), 컬럼 디코더(130) 및 감지 구성요소(125)와 같은 다양한 구성요소들을 통해 메모리 셀들(105)의 동작(예를 들어, 판독, 기록, 재기록, 리프레시, 방전)을 제어할 수 있다. 일부 경우에, 로우 디코더(120), 컬럼 디코더(130), 및 감지 구성요소(125) 중 하나 이상이 메모리 제어기(140)와 함께 위치될 수 있다. 메모리 제어기(140)는 원하는 액세스 라인(110) 및 감지 라인(115)을 활성화하기 위해 로우 및 컬럼 어드레스 신호들을 생성할 수 있다. 메모리 제어기(140)는 또한 메모리 디바이스(100)의 동작 동안 사용되는 다양한 전압 또는 전류를 생성 및 제어할 수 있다. 일반적으로, 본 명세서에서 논의된 인가된 전압 또는 전류의 진폭, 형상, 극성, 및/또는 지속 시간은 조정되거나 변경될 수 있고, 메모리 디바이스(100)를 동작하는데 논의된 다양한 동작에 대해 상이할 수 있다. 또한, 메모리 어레이(101) 내의 하나, 다중 또는 모든 메모리 셀들(105)이 동시에 액세스될 수 있고; 예를 들어, 메모리 어레이(101)의 다중 또는 모든 셀들은 모든 메모리 셀들(105) 또는 메모리 셀들(105)의 그룹이 단일 로직 상태로 설정되는 재설정 동작 동안 동시에 액세스될 수 있다.
메모리 디바이스(100)의 다양한 메모리 셀들(105)은 아날로그 값을 저장하도록 구성된 메모리 유닛들(예를 들어, 신경 메모리 유닛)으로 그룹화될 수 있다. 메모리 제어기(140)는 신경 메모리 유닛에 연결되어 신경 메모리 유닛 제어기로 지칭될 수 있다. 신경 메모리 유닛은 신경 생물학적 아키텍처를 모방하도록 구성될 수 있다. 신경 메모리 유닛은 칼코게나이드 물질의 특성을 변경하기 위해 메모리 셀 내의 칼코게나이드 물질의 특성을 활용할 수 있다. 칼코게나이드 물질의 변화된 특성은 메모리 셀의 임계 전압을 변경할 수 있으며, 이러한 동작을 하나의 예시적인 값으로 아날로그 값을 '저장'하는 메모리 셀이라고 할 수 있다. 신경 메모리 유닛의 아날로그 값 및/또는 신경 메모리 유닛의 메모리 셀들의 다중 아날로그 값들은 신경 메모리 유닛에서의 학습 결과로 해석될 수 있다. 외부 호스트 및/또는 메모리 디바이스(100)의 일부 또는 전체는 학습 알고리즘을 생성 및/또는 수신할 수 있다. 학습 알고리즘은 신경 메모리 유닛이 신경 생물학적 아키텍처를 흉내내도록(예를 들어, 모방, 에뮬레이션 등) 돕기 위해 기계 학습에서 사용될 수 있는 알고리즘이다.
학습 알고리즘은 학습 이벤트의 변수를 포함할 수 있다. 학습 이벤트는 전압 값의 펄스의 양, 전압 값의 크기(예를 들어, 임계값 이상 또는 서브 임계값 전압들), 및/또는 신경 메모리 유닛의 메모리 셀들(예를 들어, 가변 저항 메모리 셀)에 인가되기 위해 펄스가 인가되는 시간일 수 있다. 신경 메모리 유닛 제어기(예를 들어, 메모리 제어기(140))는 학습 알고리즘을 어레이에 적용하여 신경 메모리 유닛의 가변 저항 메모리 셀로부터 학습 이벤트를 유도하도록 시도할 수 있다.
언급된 바와 같이, 신경 메모리 유닛 제어기(예를 들어, 메모리 제어기(140))는 학습 이벤트를 포함하는 학습 알고리즘을 적용하도록 구성될 수 있다. 예를 들어, 신경 메모리 유닛 제어기는 서브-임계 전압 전압 펄스들의 양을 적용하여 재설정 상태와 관련된 비정질 상태에 있는 자기 선택 메모리 셀(예를 들어, 메모리 셀(105))의 단일 칼코게나이드 물질을 설정된 상태와 관련된 상태로 변경할 수 있다. 다시 말해서, 자기 선택 메모리 셀의 칼코게나이드 물질은 서브-임계 전압 펄스에 응답하여 두 개의 전기적 상태들 사이에서 이동할 수 있다.
신경 메모리 유닛 제어기(예를 들어, 메모리 제어기(140))는 가변 저항 메모리 셀들에 서브-임계 전압 펄스들을 인가함으로써 학습 알고리즘의 반복을 적용할 수 있다. 셀들의 임계 전압은 가변 저항 메모리 셀에 인가되는 서브-임계 전압 펄스에 응답하여 아날로그 방식으로 변경될 수 있다. 각각의 서브-임계 전압 펄스들은 가변 저항 메모리 셀의 시냅스 가중치를 변경(예를 들어, 증가 또는 감소)할 수 있다. 시냅스 가중치의 증가 및/또는 감소는 학습이 신경 메모리 유닛에서 발생했는지 여부를 나타낼 수 있다. 신경 메모리 유닛 제어기는 신경 메모리 유닛을 모니터링하여 시냅스 가중치에 기초하여 추가 서브 임계 펄스들이 인가될 수 있는 시기를 결정할 수 있다. 예를 들어, 신경 메모리 유닛 제어기는 추가 학습이 발생하지 않았다는 학습 알고리즘에 응답하여(예를 들어, 임계 전압이 변하지 않거나 증가하지 않음) 추가 서브 임계 전압 펄스를 적용하는 것을 억제할 수 있다.
일부 실시예에서, 신경 메모리 유닛 제어기는 학습 정도에 응답하여 서브-임계 전압 펄스를 변경할 수 있다. 예를 들어, 신경 메모리 유닛 제어기는 상대적으로 강한 학습의 표시가 발생한 경우(예를 들어, 어레이의 가변 저항 메모리 셀의 임계 전압의 감소) 가변 저항 메모리 셀에 상대적으로 더 긴 펄스로서 추가적인 서브 임계 전압 펄스를 인가할 수 있다. 개별적으로 또는 동시에, 신경 메모리 유닛 제어기는 발생하는 학습의 정도에 응답하여 서브 임계 전압 펄스의 양을 증가(또는 감소)시킬 수 있다. 신경 메모리 유닛은 학습의 정도를 모니터링하고(예를 들어, 어레이의 가변 저항 메모리 셀의 시냅스 가중치 변경) 학습 알고리즘의 변수(예를 들어, 학습 이벤트)를 조정하도록 구성될 수 있다.
도 2는 본 개시내용의 실시예에 따른 신경망 메모리를 지원하는 메모리 어레이(201)의 예를 도시한다. 메모리 어레이(201)는 도 1을 참조하여 설명된 메모리 어레이(101)의 부분들의 예일 수 있다. 메모리 어레이(201)는 기판(204) 위에 위치된 메모리 셀들(205)을 포함할 수 있다. 메모리 어레이(201)는 또한 도 1을 참조하여 설명된 바와 같이 액세스 라인(110) 및 감지 라인(115)의 예일 수 있는 액세스 라인들(210-1 및 210-2), 및 감지 라인들(215-1 및 215-2)을 포함할 수 있다. 도 2에 도시된 예시적인 예에서와 같이, 메모리 셀(205)은 자기 선택 메모리 셀일 수 있다. 도 2에 포함된 일부 요소들은 숫자 지정자로 레이블이 지정되어 있지만, 다른 대응하는 요소는 비록 동일하거나 유사한 것으로 이해될지라도, 도시된 특징의 가시성과 명확성을 증가시키기 위한 노력의 일환으로 레이블이 지정되지 않았다.
일부 경우에, 메모리 셀(205)은 자기 선택 메모리 셀일 수 있고 제1 전극(211), 칼코게나이드 물질(213), 및 제2 전극(217)을 포함할 수 있다. 일부 실시예에서, 신호 라인들(예를 들어, 도 1의 액세스 라인(110) 및 감지 라인(115))은 전극들(211 또는 217) 대신에 전극 층(예를 들어, 등각(conformal) 층)을 포함할 수 있고 따라서 다층 액세스 라인들을 포함할 수 있다. 그러한 실시예에서, 신호 라인들의 전극 층은 메모리 물질(예를 들어, 칼코게나이드 물질(213))과 인터페이싱 할 수 있다. 일부 실시예에서, 신호 라인들(예를 들어, 액세스 라인(110), 감지 라인(115))은 전극 층 또는 그 사이에 전극 없이 메모리 재료(예를 들어, 칼코게나이드 물질(213))와 직접 인터페이싱 할 수 있다.
메모리 어레이(201)의 아키텍처는 일부 경우에 교차점 아키텍처의 예로서 지칭될 수 있고, 이는 메모리 셀(205)이 도 2에 도시된 바와 같이 액세스 라인(210)과 감지 라인(215) 사이의 토폴로지 교차점(topological cross-point)에 형성될 수 있기 때문이다. 이러한 교차점 아키텍처는 다른 메모리 아키텍처에 비해 낮은 생산 비용으로 비교적 고밀도 데이터 스토리지를 제공할 수 있다. 예를 들어, 교차점 아키텍처를 갖는 메모리 어레이는 감소된 영역을 갖는 메모리 셀들을 가질 수 있고, 결과적으로 일부 다른 아키텍처와 비교하여 증가된 메모리 셀 밀도를 지원할 수 있다.
예를 들어, 교차점 아키텍처는 4F2 메모리 셀 영역을 가질 수 있고, 여기서 F는 3단자 선택 구성요소가 있는 아키텍처와 같은 6F2 메모리 셀 영역이 있는 다른 아키텍처와 비교하여 가장 작은 피처 크기(예를 들어, 최소 피처 크기)이다. 예를 들어, DRAM 메모리 어레이는 3단자 디바이스인 트랜지스터를 각 메모리 셀에 대한 선택 구성요소로 사용할 수 있으며, 따라서 주어진 수의 메모리 셀들을 포함하는 DRAM 메모리 어레이는 동일한 수의 메모리 셀들을 포함하는 교차점 아키텍처를 갖는 메모리 어레이와 비교하여 더 큰 메모리 셀 영역을 가질 수 있다. 도 2의 예는 1 레벨의 메모리 어레이(예를 들어, 메모리 데크)를 보여주지만, 다른 구성에는 임의의 수의 데크들이 포함될 수 있다. 일부 실시예에서, 메모리 데크들 중 하나 이상은 칼코게나이드 물질(213)을 포함하는 자기 선택 메모리 셀들을 포함할 수 있다.
메모리 셀들, 예를 들어 메모리 셀(205)은 값을 저장하도록 구성될 수 있는 메모리 유닛들의 일부로서 통합될 수 있으며, 이는 일부 경우에 아날로그 값들이거나 이를 포함할 수 있다. 일부 메모리 디바이스들에서, 칼코게나이드 물질(213)에 전자 펄스를 인가하면 칼코게나이드 물질(213)이 영향을 받을 수 있고, 이는 일부 경우에는 물리적 형태의 변화를 포함할 수 있다. 일부 칼코게나이드 물질(213)에 대한 물리적 형태는 비정질 상태 및 결정질 상태를 포함한다. 이러한 물리적 형태들의 저항은 상이하므로 칼코게나이드 물질(213)이 로직을 저장하는 것(예를 들어, 로직 및/또는 아날로그 값 감지)으로 지칭될 수 있는 물리적 상태를 유지할 수 있다. 메모리 디바이스의 일부 실시예에서, 칼코게나이드 물질(213)에 전자 펄스를 인가하는 것은 칼코게나이드 물질(213)의 위상을 변경하지 않을 수 있고 칼코게나이드 물질(213)은 비정질로 유지될 수 있다. 예를 들어, 설정 및 재설정 상태는 상이한(예를 들어, 반대) 극성의 펄스를 인가함으로써 얻어질 수 있고, 또한 일부 실시예에서 임계 전압은 적절한 진폭 및/또는 극성의 전압 펄스를 인가함으로써 수정되거나 튜닝될 수 있다.
도 3은 본 개시내용의 실시예에 따른 신경망 메모리를 지원하는 메모리 어레이(301)의 예를 도시한다. 메모리 어레이(301)는 도 1 및 도 2의 예시적인 메모리 어레이들(101 및 201)과 유사할 수 있다. 메모리 어레이(301)는 어레이(301) 내의 가변 저항 메모리 셀들(305)의 일부 또는 전부를 포함할 수 있는 신경 메모리 유닛(323)을 포함할 수 있다. 메모리 어레이(301)는 다중 가변 저항 메모리 셀들(305-1, 305-2, 305-3, 305-4, 305-5, 305-6, 305-7, 305-8, 305-9, 305-10, 305-11 및 305-P)(집합적으로 가변 저항 메모리 셀들(305)로 지칭될 수 있음)을 포함할 수 있다. 메모리 어레이(301)는 어레이(301) 내의 가변 저항 메모리 셀들(305)의 일부 또는 전부를 포함할 수 있는 신경 메모리 유닛(323)을 포함할 수 있다. 신경 메모리 유닛(323)의 가변 저항 메모리 셀(305)은 복수의 감지 라인들(315-1, 315-2, 315-S)(집합적으로 감지 라인들(315)로 지칭될 수 있음) 및 복수의 액세스 라인(310-1, 310-2, 310-3, 310-N)(집합적으로 액세스 라인들(310)로 지칭될 수 있음)에 연결될 수 있다.
일부 예들에서, 메모리 어레이(301)의 가변 저항 메모리 셀들의 일부는 신경 메모리 유닛(323)에 포함되지 않을 수 있다. 예시적인 어레이(301)에서, 신경 메모리 유닛(323)은 가변 저항 메모리 셀들(305-1, 305-2, 305-3, 305-4, 305-5, 305-6, 305-7, 305-8 및 305-9)을 포함하고, 가변 저항 메모리 셀들(305-10, 305-11 및 305-P)은 신경 메모리 유닛(323)에서 제외될 수 있다. 따라서, 액세스 라인(310-N)에 연결된 가변 저항 메모리 셀들(305)은 메모리 어레이(301)에 포함될 수 있지만 반드시 신경 메모리 유닛(323)의 일부일 필요는 없다. 이러한 예들에서, 가변 저항 메모리 셀들은 신경 메모리 유닛(323)에 의해 저장된 전체 아날로그 값에서 제외될 수 있다.
신경 메모리 유닛 제어기(예를 들어, 도 1의 메모리 제어기(140))는 판독 동작을 위해 신경 메모리 유닛(323)을 선택할 수 있다. 경우에 따라, 신경 메모리 유닛 제어기는 판독 동작을 위해 신경 메모리 유닛(323)의 하나 이상의 가변 저항 메모리 셀들(305)을 선택할 수 있다. 신경 메모리 유닛 제어기는 신경 메모리 유닛(323)과 연관된 하나 이상의 감지 라인들(315) 및/또는 액세스 라인들(310)을 식별 및/또는 선택할 수 있다.
신경 메모리 유닛 제어기는 신경 메모리 유닛(323)의 가변 저항 메모리 셀들(305)에 입력(341)을 제공할 수 있다. 입력(341)은 복수의 액세스 라인들(310)에 인가되는 복수의 전압 값들(예를 들어, 서브 임계 전압 값)을 포함할 수 있다(예를 들어, V1, V2, V3). 신경 메모리 유닛 제어기는 액세스 라인(310)을 입력(341)에 포함된 하나 이상의 전압 값들(예를 들어, 판독기 전압 값)으로 바이어싱할 수 있다. 일부 경우에, 액세스 라인들(310)은 모두 동일한 판독 전압으로 바이어싱된다. 일부 경우에, 신경 메모리 유닛 제어기는 하나 이상의 액세스 라인들을 다른 액세스 라인과 다른 전압으로 바이어싱할 수 있다.
신경 메모리 유닛 제어기는 또한 선택되지 않은 액세스 라인(310-N)(예를 들어, 신경 메모리 유닛(323)에 포함되지 않은 액세스 라인)을 판독 전압 값으로 바이어싱할 수 있다. 일부 경우에, 하나 이상의 선택되지 않은 액세스 라인들(310-N)에 인가된 판독 전압 값들은 선택된 액세스 라인들(310-1, 310-2, 310-3)에 인가되는 전압 값과 동일하다. 일부 경우에, 선택되지 않은 액세스 라인들(310-N)에 인가된 판독 전압 값들은 선택된 액세스 라인들(310-1, 310-2, 310-3) 중 하나에 인가된 전압 값과 상이하다.
신경 메모리 유닛 제어기는 신경 메모리 유닛(323)과 연결된 하나 이상의 감지 라인들(315)에서 생성된 하나 이상의 신호들을 포함하는 출력(343)을 검출할 수 있다. 감지 라인들(315) 상의 출력(343)은 신경 메모리 유닛(323)과 연결된 액세스 라인들(310)에 입력(341)을 인가하는 것에 기초하여 생성될 수 있다. 출력(343)의 신호들은 전류 신호들(예를 들어, I1, I2, I3)을 포함할 수 있다.
신경 메모리 유닛(323)과 연결된 감지 라인(315) 각각에서 개별 신호 또는 개별 임계 전압(예를 들어, 임계 가중치 및/또는 시냅스 가중치)이 감지될 수 있다. 각 신호 또는 가중치는 신호에 기여하는 서로 다른 가변 저항 메모리 셀들을 가질 수 있다. 예를 들어, 가변 저항 메모리 셀들(305-1, 305-4, 305-7)은 제1 감지 라인(315-1) 상의 신호에 기여할 수 있다. 가변 저항 메모리 셀들(305-2, 305-5, 305-8)은 제2 감지 라인(315-2) 상의 신호에 기여할 수 있다. 가변 저항 메모리 셀들(305-3, 305-6, 305-9)은 제3 감지 라인(315-S) 상의 신호에 기여할 수 있다.
신경 메모리 유닛 제어기는 신경 메모리 유닛(323)에 연결된 감지 라인들(315)에서 생성되는 신호를 감지하는 것에 기초하여 신경 메모리 유닛(323)에 저장된 아날로그 값을 결정할 수 있다. 신경 메모리 유닛 제어기는 각각의 감지 라인(315) 상의 신호 및/또는 임계 전압(예를 들어, 시냅스 가중치)을 결합하여 전체 가중치(전체 아날로그 값이라고 할 수 있음)를 생성할 수 있다. 아날로그 값은 전체 가중치에 비례 및/또는 기반할 수 있다. 신경 메모리 유닛 제어기는 감지 라인들(315)의 신호들을 합산하여 전체 가중치를 생성할 수 있다. 일부 경우에, 신경 메모리 유닛 제어기는 하나 이상의 액세스 라인들 상의 하나 이상의 전압들(예를 들어, V1, V2, V3)을 나타내는 전압들의 입력 벡터에 가중치 매트릭스를 적용함으로써 곱(product)을 생성할 수 있다. 예를 들어, 신경 메모리 유닛 제어기는 매트릭스 곱셈 연산에 의해 벡터를 적용할 수 있고, 여기서 벡터는 입력(341)(V1, V2 및 V3)이고, 매트릭스는 신경 메모리 유닛(323)에 포함된 각 가변 저항 메모리 셀들(305)의 임계 전압이다.
예를 들어, 신경 메모리 유닛 제어기는, 아날로그 방식으로 각각의 액세스 라인들(310) 및 특정 감지 라인(315-1)에 연결된 각각의 가변 저항 메모리 셀(305)의 임계 전압을 시냅스 가중치 변경을 달성하기 위해 설정 상태와 연관된 전압으로 변경하기 위해, 각각의 액세스 라인(310)을 통해 각각의 서브 임계 전압 펄스를 인가하도록 구성될 수 있다. 이 경우, 가변 저항 메모리 셀들(305-1, 305-4, 305-7)의 각각은 서브 임계 전압을 수신할 수 있다. 신경 메모리 유닛 제어기는 아날로그 방식으로 각각의 액세스 라인들(310) 및 상이한 감지 라인(315-2)에 연결된 각각의 가변 저항 메모리 셀(305)의 임계 전압을 시냅스 가중치 변경을 달성하기 위해 설정 상태와 연관된 전압으로 변경하기 위해 복수의 액세스 라인들(310)의 각각을 통해 다른 각각의 서브 임계 전압 펄스를 인가하도록 더 구성될 수 있다. 이 경우, 가변 저항 메모리 셀들(305-2, 305-5, 305-8)의 각각은 서브 임계 전압을 수신할 수 있다. 이 예시적인 방법은 가변 저항 메모리 셀들(305)의 시냅스 가중치 변화를 유발하기 위해 임의의 수의 감지 라인들(315)에 대해 계속될 수 있다. 신경 메모리 유닛 제어기는 출력(343)일 수 있는 메모리 어레이(301)의 전체 아날로그 값(예를 들어, 신경 메모리 유닛(323)의 전체 아날로그 값)을 결정하기 위해 감지 라인들(315-1, 315-2) 각각으로부터 전압을 판독하도록 구성될 수 있다.
신경 메모리 유닛 제어기는 감지 라인들(315-1 및 315-2)의 검출된 전체 아날로그 값에 기초하여 입력(341)으로서 후속 전압 펄스를 인가하도록 구성될 수 있다. 일부 실시예에서, 신경 메모리 유닛 제어기는 학습 알고리즘에 응답하여 벡터(예를 들어, 입력(341-V1, V2, V3))를 적용하도록 구성될 수 있다. 학습 알고리즘 및/또는 신경 메모리 유닛 제어기는 벡터들(예를 들어, 입력(341))의 매트릭스 곱셈을 수행하도록 구성될 수 있고, 각각은 각각의 복수의 감지 라인들(215-1, 215-2, 및/또는 215-S)의 각 가변 저항 메모리 셀의 개별 임계 전압으로 구성된다.
도 4는 본 개시내용의 실시예에 따른 신경망 메모리의 임계 전압 분포의 예시적인 그래프를 도시한다. 예시적인 그래프(484)는 페이지의 좌측에서 우측으로 갈수록 Vth가 증가하는 가변 저항 메모리 셀들(예를 들어, 자기 선택 메모리 셀들)의 임계 전압(Vth)(469)의 x 축을 나타낸다. 그래프(484)는 비트의 통계적 정규 분위수(normal quantile)(예를 들어, 가우스 분포의 표준 편차)를 나타내는 y 축(467)을 예시한다. 그래프(484)는 상이한 프로그래밍 및 판독 조합들 동안 가변 저항 메모리 셀들의 어레이를 예시한다. x 축 아래의 범례(legend)에는 판독 값들 및 프로그래밍 펄스들의 극성들의 서로 다른 조합들에 대한 개별 라인 표기법(line notation)을 포함한다. 예를 들어, 네거티브 판독이 있는 네거티브 프로그래밍에 대한 표기법(461), 네거티브 프로그래밍 및 포지티브 판독에 대한 표기법(462), 포지티브 프로그래밍 및 네거티브 판독에 대한 표기법(464), 및 포지티브 판독이 있는 포지티브 프로그래밍에 대한 표기법(466).
메모리 어레이(예를 들어, 신경 메모리 유닛)의 각 가변 저항 메모리 셀은 임계 전압 Vth(469)를 포함하도록 프로그래밍될 수 있다. 각 가변 저항 메모리 셀은 전압이 임계 전압 Vth(469) 아래로 펄스될 때 Vth 값들을 높은 Vth 상태(예를 들어, 재설정 펄스)와 낮은 Vth 상태(예를 들어, 설정 펄스) 사이의 범위 내에서 분산시킬 수 있다. 가변 저항 메모리 셀들(예를 들어, 자기 선택 메모리 셀들)에 인가되는 프로그래밍 펄스 및/또는 다른 전압 펄스들은 극성인 것으로 본원에서 언급될 수 있다. 극성은 기록 및 판독 동작들의 전압들의 바이어스를 나타낸다. 감지 라인과 액세스 라인(예를 들어, 도 3의 감지 라인(315) 및 액세스 라인(310))은 기록 및 판독 동작들을 위해 서로 다른 전압들로 바이어싱될 수 있다. 예를 들어, 프로그래밍 펄스는 포지티브 또는 네거티브 극성이 될 수 있으며 판독 극성에 따라 달라질 수 있다. 가변 저항 메모리 셀의 거동은 프로그래밍 펄스에 응답하여 결정된 판독 펄스가 포지티브 전압 값을 갖는지 네거티브 전압 값을 갖는지를 결정할 수 있다.
본 명세서에 기술된 바와 같이, 어레이의 가변 저항 메모리 셀들과 같은 자기 선택 메모리 셀들은 비정질 상태에서 그들의 각각의 칼코게나이드 물질을 조작함으로써 로직 상태를 변경하도록 신경 메모리 유닛 제어기에 의해 구성될 수 있다. 이 상태 변화는 시냅스 가중치로 표현될 수 있는 자기 선택 메모리 셀의 저항 값을 증가 또는 감소시킬 수 있다. 이러한 가변 저항 메모리 셀들은 다중 레벨들을 저장하도록 구성된 및/또는 넓은 감지 윈도우(window)를 가질 수 있는 메모리 셀들을 포함할 수 있다. 이러한 유형의 메모리는 펄스(예를 들어, 스파이크) 제어에 의해 트레이닝 동작을 수행하도록 구성될 수 있다. 이러한 트레이닝 동작은 스파이크-타이밍-종속 가소성(STDP)을 포함할 수 있다. STDP는 노드들(예를 들어, 뉴런들) 간에 전송되는 스파이크들 사이의 상관 관계(correlation)에 의해 유도되는 헵의 학습(Hebbian learning)의 형태일 수 있다. STDP는 노드들(예를 들어, 뉴런들) 간의 연결 강도를 조정하는 프로세스의 예일 수 있다. 도 4는 좁은 감지 윈도우와 더 작은 Vth 스프레드(spread)를 가질 수 있는 판독 값이 포지티브인 경우(예를 들어, 네거-포지(462) 및 포지-포지(466))에 비해 판독 값이 네거티브인 경우(예를 들어, 네거-네거(461) 및 포지-네거(464)) Vth 값들의 큰 아날로그 값 스프레드(예를 들어, 넓은 감지 윈도우/비트 간 가변성이 있는 디지털 상태)를 보여준다.
가변 저항 메모리 셀들은 가변 저항 메모리 셀들의 어레이가 특정 아날로그 Vth 값들을 얻기 위해 외부 펄스에 의해 트레이닝될 수 있는 뉴로모픽 어플리케이션(neuromorphic application)에서 사용할 수 있다. 신호 라인(예를 들어, 도 3의 감지 라인(315) 및 액세스 라인(310))을 따라 흐르는 전류는 입력 전압들(예를 들어, 도 3의 입력(341))에 따라 최종 출력(예를 들어, 출력(343), 도 3의 신경 메모리 유닛(323)의 전체 아날로그 값)을 나타낼 수 있다. 이는 벡터 곱셈 함수에 의해 매트릭스의 아날로그 전압 입력들을 사용하여 얻어질 수 있다.
도 5는 본 개시내용의 실시예에 따른 신경망 메모리의 임계 전압 분포의 예시적인 그래프를 도시한다. 예시적인 그래프(578)는 페이지의 왼쪽(설정 상태(581))에서 오른쪽(재설정 상태(582))으로 Vth가 증가하는 가변 저항 메모리 셀들(예를 들어, 자기 선택 메모리 셀들)의 임계 전압(Vth)(569)의 x 축을 도시한다. 그래프(578)는 비트의 통계적 정규 분위수(예를 들어, 가우스 분포의 표준 편차)를 나타내는 y 축(567)을 도시한다.
그래프(578)의 범례는 서브 임계 전압 펄스에서 10,000회 판독들에서 가변 저항 메모리 셀의 메모리 어레이를 나타내는 실선(579)을 예시한다. 그래프(578)의 범례는 서브 임계 전압 펄스에서 65,000회 판독들에서 가변 저항 메모리 셀들의 파선(580)을 예시한다. 펄스들의 양은 본원에서 예로 언급되지만, 임의의 수의 펄스들이 사용될 수 있다.
그래프(578)는 가변 저항 메모리 셀(예를 들어, 자기 선택 메모리 셀)의 칼코게나이드 물질의 로직 상태의 증분 변화를 나타내는 아날로그 값들의 범위일 수 있는 임계 전압(Vth)(569)을 예시한다. 가변 저항 메모리 셀이 펄스될 때(예를 들어, 10,000회 또는 65,000회 판독) 가변 저항 메모리 셀의 칼코게나이드 물질은 더 높은 Vth(예를 들어, 낮은 컨덕턴스, 전류 흐름에 대한 높은 저항)에 대응하는 재설정 상태(582)에서 더 낮은 Vth(예를 들어, 높은 컨덕턴스, 전류 흐름에 대한 낮은 저항)에 대응하는 설정 상태(581)로 변할 수 있다. 자기 선택 메모리 셀의 칼코게나이드 물질은 비정질 상태에 있을 수 있고 서브 임계 펄스들의 수, 서브 임계 펄스들의 크기, 및/또는 서브 임계 펄스들의 지속 기간에 적어도 부분적으로 기초하여 비정질 상태를 유지하면서 다른 임계 전압 값들을 가질 수 있다.
579 및/또는 580의 가변 저항 메모리 셀들은 아날로그 방식으로 임계 전압을 재설정 상태(582)에서 581을 향한 설정 상태로 변경할 수 있다. 달리 말하면, 재설정 상태(582)와 관련된 전압과 설정 상태(581)와 관련된 전압 사이의 아날로그 값들의 범위의 임계 전압(569)은 서브 임계 전압 펄스들에 응답하여 변경될 수 있고, 여기서 아날로그 값들의 각 범위는 시냅스 가중치에 대응한다.
펄스들의 양 및/또는 서브 임계 전압 펄스들의 크기는 강한 학습 이벤트 및/또는 약한 학습 이벤트와 연관될 수 있다. 일부 실시예에서, 학습 이벤트들(예를 들어, 펄스들의 양 및/또는 전압 펄스들의 크기)는 학습 알고리즘에 의해 설정될 수 있고, 여기서 약한 학습 이벤트는 비교적 적은 양의 펄스들(예를 들어, 1000 미만) 및/또는 가변 저항 메모리 셀의 Vth보다 충분히 낮지 않은 펄스일 수 있다. 강한 학습 이벤트는 상대적으로 많은 양의 펄스들(예를 들어, 1000보다 큰) 및/또는 가변 저항 메모리 셀의 Vth보다 더 큰 크기의 아래인 펄스일 수 있다. 학습 이벤트가 강할수록 가변 저항 메모리 셀의 임계 전압 변화가 커질 수 있다.
도 6은 본 개시내용의 실시예에 따른 신경망 메모리를 위한 예시적인 방법(660)을 도시한다. 방법(660)의 동작은 본 명세서에 설명된 바와 같은 신경 메모리 유닛 제어기(예를 들어, 도 1의 제어기(140)) 또는 그 구성요소들에 의해 구현될 수 있다. 예를 들어, 방법(660)의 동작은 도 1 내지 도 5를 참조하여 설명된 바와 같이 신경 메모리 유닛 내에서 수행될 수 있다. 일부 예들에서, 신경 메모리 유닛 제어기는 아래에 설명된 기능들을 수행하도록 메모리 디바이스의 기능적 요소들을 제어하기 위한 코드들의 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 신경 메모리 유닛 제어기는 특수 목적 하드웨어를 사용하여 아래에 설명된 기능의 양태들을 수행할 수 있다.
블록(692)에서, 방법(660)은 가변 저항 메모리 셀들(예를 들어, 도 1의 가변 저항 메모리 셀들(105))의 어레이에 연결된 신경 메모리 유닛 제어기에 의해, 제1 약한 학습 이벤트에 응답하여 어레이(예를 들어, 도 3의 어레이(301))의 가변 저항 메모리 셀에 약한 서브 임계 전압 펄스를 인가하는 단계를 포함한다.
약한 서브 임계 전압 펄스는 약한 시냅스 가중치 변화를 유발하기 위해 설정 상태(예를 들어, 도 5의 설정 상태(581))와 관련된 전압을 향해 아날로그 방식으로 가변 저항 메모리 셀의 임계 전압(예를 들어, 도 5의 Vth(569))에서 약한 변화를 야기한다. 이 예에서, 약한 서브 임계 전압은 가변 저항 메모리 셀의 임계 전압(Vth)보다 낮은 전압일 수 있고, 그러나 서브 전압 펄스와 가변 저항 메모리 셀의 Vth 사이의 크기 차이는 Vth를 학습을 나타내는 정도로 변경하기에 충분하지 않다.
블록(694)에서, 방법(660)은 가변 저항 메모리 셀들의 어레이에 연결된 신경 메모리 유닛 제어기에 의해, 어레이의 가변 저항 메모리 셀에 강한 서브 임계 전압 펄스를 인가하는 단계를 포함한다. 강한 서브 임계 전압 펄스는 서브 임계 전압 펄스의 전압과 가변 저항 메모리 셀의 Vth 사이의 크기 차이가 더 클 수 있다. 강한 서브 임계 전압 펄스는 설정 상태와 관련된 전압을 향해 아날로그 방식으로 가변 저항 메모리 셀의 임계 전압을 강하게 변화시켜 강한 시냅스 가중치 변화를 유발한다. 달리 말하면, 강한 서브 임계 전압 펄스의 인가는 제1 펄스보다 더 큰 제2 펄스의 크기 차이를 포함할 수 있다. 다른 실시예에서, 강한 서브 임계 펄스 대신에 또는 이에 추가하여 서브 임계 펄스의 지속기간은 가변 저항 메모리 셀의 Vth의 변화를 이끌어내도록 조작될 수 있다. 예를 들어, 강한 서브 임계 전압 펄스의 인가는 제1 펄스보다 더 긴 제2 펄스의 지속 기간의 차이를 포함할 수 있다.
도 7은 본 개시내용의 실시예에 따른 신경망 메모리를 위한 예시적인 방법(777)을 도시한다. 방법(777)의 동작은 본원에 설명된 바와 같은 신경 메모리 유닛 제어기(예를 들어, 도 1의 제어기(140)) 또는 그 구성요소들에 의해 구현될 수 있다. 예를 들어, 방법(777)의 동작은 도 1 내지 도 6을 참조하여 설명된 바와 같이 신경 메모리 유닛 내에서 수행될 수 있다. 일부 예들에서, 신경 메모리 유닛 제어기는 아래에 설명된 기능들을 수행하도록 메모리 디바이스의 기능적 요소들을 제어하기 위한 코드들의 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 신경 메모리 유닛 제어기는 특수 목적 하드웨어를 사용하여 아래에 설명된 기능의 양태들을 수행할 수 있다.
791에서, 방법(777)은 가변 저항 메모리 셀들(예를 들어, 도 1의 가변 저항 메모리 셀들(105))의 어레이에 연결된 신경 메모리 유닛 제어기에 의해 약한 학습 이벤트에 응답하여 어레이의 가변 저항 메모리 셀에 제1 양의 서브 임계 전압 펄스들을 인가하는 단계를 포함한다. 서브 임계 전압 펄스들의 제1 양은 약한 시냅스 가중치 변화를 유발하기 위해 설정 상태(예를 들어, 도 5의 설정 상태(581))와 연관된 전압을 향해 아날로그 방식으로 가변 저항 메모리 셀의 임계 전압 Vth(예를 들어, 도 5의 Vth(569))의 약한 변화를 야기할 수 있다.
약한 시냅스 가중치 변화는 가변 저항 메모리 셀의 전압 임계값 Vth의 비효율적인 변화일 수 있다. 이 예에서, 학습 알고리즘은 가변 수 저항 셀에 인가되는 펄스의 양을 증가시킬 수 있다(예를 들어, 학습 이벤트를 변경할 수 있음).
793에서, 방법(777)은 가변 저항 메모리 셀들의 어레이에 연결된 신경 메모리 유닛 제어기에 의해 강한 학습 이벤트에 응답하여 어레이의 가변 저항 메모리 셀에 제2 양의 서브 임계 전압 펄스들을 인가하는 단계를 포함하며, 여기서 제2 양은 제1 양보다 크다. 예를 들어, 신경망 유닛 제어기는 펄스의 양을 1000에서 65000으로 증가시켜 Vth가 설정 상태로 변경되도록 할 수 있다. 이러한 방식으로, 서브 임계 전압 펄스들의 제2 양은 강한 시냅스 가중치 변화를 일으키기 위해 설정 상태와 연관된 전압을 향해 아날로그 방식으로 가변 저항 메모리 셀의 임계 전압에서 강한 변화를 일으킬 수 있다.
예시적인 방법(777)을 사용하여, 신경 메모리 유닛 제어기는 서브 임계값 전압 펄스들이 가변 저항 메모리 셀이 설정 상태에 도달하도록 할 때까지(예를 들어, 결정질, 높은 도전성, 전류 흐름 상태에 대한 낮은 저항) 후속 학습 이벤트에 응답하여 가변 저항 메모리 셀에 후속 서브 임계 전압 펄스들을 인가할 수 있다.
특정 실시예가 본원에서 예시되고 설명되었지만, 당업자는 동일한 결과를 달성하기 위해 계산된 배열이 도시된 특정 실시예를 대체할 수 있음을 이해할 것이다. 본 개시는 본 개시의 다수의 실시예의 적응 또는 변형을 포함하도록 의도된다. 위의 설명은 제한적인 것이 아니라 예시적인 방식으로 이루어진 것임을 이해해야 한다. 상기 실시예의 조합, 그리고 본원에 구체적으로 설명되지 않은 다른 실시예는 상기 설명을 검토하면 본 기술 분야의 통상의 지식을 가진 자에게 명백할 것이다. 본 개시내용의 다수의 실시형태의 범위는 상기 구조 및 방법이 사용되는 다른 어플리케이션을 포함한다. 따라서, 본 개시내용의 다수의 실시예의 범위는 첨부된 청구범위 및 그러한 청구범위가 부여되는 등가물의 전체 범위를 참조하여 결정되어야 한다.
전술한 상세한 설명에서, 일부 특징은 본 개시를 합리화할 목적으로 단일 실시예에서 함께 그룹화된다. 이러한 개시 방법은 본 개시의 개시된 실시예가 각각의 청구항에서 명시적으로 인용된 것보다 더 많은 특징을 사용해야 한다는 의도를 반영하는 것으로 해석되어서는 안 된다. 오히려, 다음 청구 범위가 반영하는 바와 같이, 독창적인 주제는 단일의 개시된 실시예의 모든 특징보다 적은 범위에 있다. 따라서, 다음 청구범위는 이에 의해 상세한 설명에 통합되며, 각 청구범위는 그 자체로 별도의 실시예로 서 있다.

Claims (20)

  1. 장치에 있어서,
    가변 저항 메모리 셀(variable resistance memory cell)들의 어레이(array); 및
    상기 가변 저항 메모리 셀들의 어레이에 연결된 신경 메모리 유닛 제어기(neural memory unit controller)를 포함하고, 상기 신경 메모리 유닛 제어기는:
    제1 시냅스 가중치(synaptic weight) 변경을 유발하기 위해 아날로그 방식으로 상기 가변 저항 메모리 셀의 임계 전압을 재설정 상태와 연관된 전압으로부터 변경하기 위해 상기 어레이의 가변 저항 메모리 셀에 서브 임계 전압 펄스(sub-threshold voltage pulse)를 인가하고; 그리고
    각각의 후속 시냅스 가중치 변경을 유발하기 위해 상기 가변 저항 메모리 셀에 추가 서브 임계 전압 펄스들을 인가하도록 구성되는, 장치.
  2. 제1항에 있어서, 상기 가변 저항 메모리 셀은 선택 구성요소 및 저장 구성요소로서 동작하기 위한 단일 칼코게나이드 물질(chalcogenide material)을 포함하는 자기 선택(self-selecting) 메모리 셀인, 장치.
  3. 제2항에 있어서, 상기 서브 임계 전압 펄스 및 상기 추가 서브 임계 전압 펄스를 인가하도록 구성된 상기 신경 메모리 유닛 제어기는 상기 단일 칼코게나이드 물질이 재설정 상태와 연관된 비정질 상태(amorphous condition)에 있는지 결정하도록 구성된 상기 신경 메모리 유닛 제어기를 포함하는, 장치.
  4. 제2항에 있어서, 상기 서브 임계 전압 펄스 및 상기 추가 서브 임계 전압 펄스를 인가하도록 구성된 상기 신경 메모리 유닛 제어기는 상기 단일 칼코게나이드 물질을 설정 상태와 연관된 조건으로 변경하도록 구성된 상기 신경 메모리 유닛 제어기를 포함하는, 장치.
  5. 제1항에 있어서, 상기 신경 메모리 유닛 제어기는 상기 가변 저항 메모리 셀들의 어레이를 신경망으로서 동작시키도록 더 구성되고, 상기 가변 저항 메모리 셀의 임계 전압은 시냅스 가중치를 나타내고; 그리고 상기 추가 서브 임계 전압 펄스들 각각은 시냅스 가중치의 변경을 나타내기 위해 상기 가변 저항 메모리 셀의 저항을 감소시키는, 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 신경 메모리 유닛 제어기는 증가된 학습(learning)이 발생하였음을 나타내는 학습 알고리즘의 반복에 응답하여 상기 가변 저항 메모리 셀에 상기 추가 서브 임계 전압 펄스들 중 하나를 인가하도록 구성되는, 장치.
  7. 제6항에 있어서, 상기 신경 메모리 유닛 제어기는 추가 학습이 발생하지 않았음을 나타내는 상기 학습 알고리즘의 반복에 응답하여 상기 추가 서브 임계 전압 펄스들 중 하나를 상기 가변 저항 메모리 셀에 인가하지 않도록 구성되는, 장치.
  8. 제6항에 있어서, 상기 신경 메모리 유닛 제어기는 상대적으로 강한 증가된 학습이 발생하였음을 나타내는 학습 알고리즘의 반복에 응답하여 상기 가변 저항 메모리 셀에 상대적으로 더 긴 펄스로서 상기 추가 서브 전압 펄스들 중 하나를 인가하도록 구성되는, 장치.
  9. 제6항에 있어서, 상기 신경 메모리 유닛 제어기는 상대적으로 강한 증가된 학습이 발생하였음을 나타내는 학습 알고리즘의 반복에 응답하여 상기 가변 저항 메모리 셀에 상기 추가 서브 임계 전압 펄스들 중 하나보다 많은 것을 인가하도록 구성되는, 장치.
  10. 장치에 있어서,
    복수의 제1 신호 라인(signal line)들;
    복수의 제2 신호 라인들;
    가변 저항 메모리 셀들의 어레이; 및
    상기 복수의 제1 신호 라인들 및 상기 복수의 제2 신호 라인들에 연결된 신경 메모리 유닛 제어기를 포함하고, 상기 신경 메모리 유닛 제어기는:
    시냅스 가중치 변경을 유발하기 위해 상기 복수의 제1 신호 라인들의 각각 및 특정 제2 신호 라인에 연결된 개별 가변 저항 메모리 셀의 임계 전압을 아날로그 방식으로 설정 상태와 연관된 전압으로 변경하기 위해 상기 복수의 제1 신호 라인들의 각각을 통해 개별 서브 임계 전압 펄스를 인가하고;
    시냅스 가중치 변경을 유발하기 위해 복수의 제1 신호 라인들의 각각 및 상이한 제2 신호 라인에 연결된 개별 가변 저항 메모리 셀의 임계 전압을 아날로그 방식으로 설정 상태와 연관된 전압으로 변경하기 위해 상기 복수의 제1 신호 라인들의 각각을 통해 개별 서브 임계 전압 펄스를 인가하고; 그리고
    상기 어레이의 전체 아날로그 값을 결정하기 위해 상기 복수의 제2 신호 라인들의 각각으로부터 전압 또는 전류를 판독하도록 구성되는, 장치.
  11. 제10항에 있어서, 상기 신경 메모리 유닛 제어기는 상기 어레이의 상기 전체 아날로그 값에 부분적으로 기초하여 후속 시냅스 가중치 변경을 유발하기 위해 아날로그 방식으로 상기 복수의 제1 신호 라인들의 각각 및 상기 특정 제2 신호 라인에 연결된 상기 개별 가변 저항 메모리 셀의 상기 임계 전압을 변경하기 위해 상기 복수의 제1 신호 라인들의 각각을 통해 후속 개별 서브 임계 전압 펄스를 인가하도록 더 구성되는, 장치.
  12. 제10항 내지 제11항 중 어느 한 항에 있어서, 상기 제1 복수의 신호 라인들의 각각을 통해 상기 개별 서브 임계 전압 펄스를 인가하도록 구성된 상기 신경 메모리 유닛 제어기는 학습 알고리즘(learning algorithm)으로부터 데이터의 벡터(vector of data)를 입력하도록 구성되는 상기 신경 메모리 유닛 제어기를 포함하는, 장치.
  13. 방법에 있어서,
    가변 저항 메모리 셀들의 어레이에 연결된 신경 메모리 유닛 제어기에 의해, 제1 약한 학습 이벤트에 응답하여 상기 어레이의 가변 저항 메모리 셀에 약한 서브 임계 전압 펄스를 인가하는 단계;
    여기서, 상기 약한 서브 임계 전압 펄스는 약한 시냅스 가중치 변경을 유발하기 위해 설정 상태와 연관된 전압을 향해 아날로그 방식으로 상기 가변 저항 메모리 셀의 임계 전압에서 약한 변화를 야기하고;
    상기 가변 저항 메모리 셀들의 어레이에 연결된 상기 신경 메모리 유닛 제어기에 의해, 상기 어레이의 상기 가변 저항 메모리 셀에 강한 서브 임계 전압 펄스를 인가하는 단계를 포함하고; 그리고
    여기서, 상기 강한 서브 임계 전압 펄스는 강한 시냅스 가중치 변화를 유발하기 위해 상기 설정 상태와 연관된 상기 전압을 향해 아날로그 방식으로 상기 가변 저항 메모리 셀의 상기 임계 전압에서 강한 변화를 야기하는, 방법.
  14. 제13항에 있어서, 상기 약한 서브 임계 전압 펄스를 인가하는 단계 및 상기 강한 서브 임계 전압 펄스를 인가하는 단계는:
    제1 크기를 갖는 제1 전압 펄스를 인가하고 상기 제1 크기보다 큰 제2 크기를 갖는 제2 전압 펄스를 인가하는 단계; 또는
    제1 지속기간을 갖는 제3 전압 펄스를 인가하고 상기 제1 지속기간보다 더 긴 제2 지속기간을 갖는 제4 전압 펄스를 인가하는 단계 중 하나를 포함하는, 방법.
  15. 제13항 내지 제14항 중 어느 한 항에 있어서, 상기 가변 저항 메모리 셀들의 어레이의 전체 아날로그 값을 결정하는 단계를 더 포함하고, 상기 전체 아날로그 값은 상기 어레이의 상기 가변 저항 메모리 셀들의 각각에 대한 시냅스 가중치의 집계를 나타내는, 방법.
  16. 제13항 내지 제14항 중 어느 한 항에 있어서, 상기 약한 서브 임계 전압 펄스를 인가하고 상기 강한 서브 임계 전압 펄스를 인가하는 단계는 상기 가변 저항 메모리 셀의 칼코게나이드 물질의 저항을 감소시키는 단계를 포함하는, 방법.
  17. 제13항 내지 제14항 중 어느 한 항에 있어서, 상기 가변 저항 메모리 셀들의 어레이는 선택 구성요소 및 저장 구성요소로서 동작하는 단일 칼코게나이드 물질을 포함하는 자기 선택 메모리 셀을 포함하고; 그리고
    여기서, 상기 약한 서브 임계 전압 펄스를 인가하고 상기 강한 서브 임계 전압 펄스를 인가하는 단계는 기록 극성과 반대 극성으로 개별 전압을 인가하는 단계를 포함하는, 방법.
  18. 방법에 있어서,
    가변 저항 메모리 셀들의 어레이에 연결된 신경 메모리 유닛 제어기에 의해, 약한 학습 이벤트에 응답하여 상기 어레이의 가변 저항 메모리 셀에 제1 양의 서브 임계 전압 펄스들을 인가하는 단계;
    여기서, 상기 제1 양의 서브 임계 전압 펄스들은 약한 시냅스 가중치 변경을 유발하기 위해 설정 상태와 연관된 전압을 향해 아날로그 방식으로 상기 가변 저항 메모리 셀의 임계 전압의 약한 변경을 야기하고;
    상기 가변 저항 메모리 셀들의 어레이에 연결된 상기 신경 메모리 유닛 제어기에 의해, 강한 학습 이벤트에 응답하여 상기 어레이의 상기 가변 저항 메모리 셀에 제2 양의 서브 임계 전압 펄스들을 인가하는 단계를 포함하고; 그리고
    여기서, 상기 제2 양의 서브 임계 전압 펄스들은 강한 시냅스 가중치 변경을 유발하기 위해 상기 설정 상태와 연관된 상기 전압을 향해 아날로그 방식으로 상기 가변 저항 메모리 셀의 상기 임계 전압에서 강한 변경을 야기하는, 방법.
  19. 제18항에 있어서, 서브 임계 전압 펄스가 상기 가변 저항 메모리 셀이 상기 설정 상태에 도달하게 할 때까지 후속 학습 이벤트들에 응답하여 후속 서브 임계 전압 펄스들을 상기 가변 저항 메모리 셀에 인가하는 단계를 더 포함하는, 방법.
  20. 제19항에 있어서, 상기 방법은 재설정 상태와 연관된 전압과 상기 설정 상태와 연관된 상기 전압 사이의 아날로그 값들의 범위에서 상기 임계 전압을 변경하는 단계를 포함하며, 상기 아날로그 값들의 범위의 각각은 시냅스 가중치에 대응하는, 방법.
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