JP2022539751A - ニューラルネットワークメモリ - Google Patents

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Abstract

一実施例では、装置は、可変抵抗メモリセルのアレイと、可変抵抗メモリセルのアレイに結合され、閾値下電圧パルスをアレイの可変抵抗メモリセルに印加して、可変抵抗メモリセルの閾値電圧をリセット状態に関連付けられた電圧からアナログ形態で変化させて第１のシナプス荷重の変化をもたらし、そして、追加の閾値下電圧パルスを可変抵抗メモリセルに印加して、各後続のシナプス荷重の変化をもたらすように構成される、ニューラルメモリコントローラとを含むことができる。

Description

本開示は、概してメモリなどの動作装置に関し、より具体的には、ニューラルネットワークメモリに関する。
メモリデバイスは、典型的には、コンピュータまたは他の電子デバイスにおける内部の半導体の集積回路として提供され得る。揮発性メモリ及び不揮発性メモリを含む様々なタイプのメモリがある。
様々なメモリアレイは、セルにアクセスするために使用される第１及び第２の信号ラインの交点（例えば、アクセスラインとセンスラインの交点）に配置されるメモリセル（例えば、２つの端子セル）を備えたクロスポイントアーキテクチャで編成できる。一部のメモリセルは、例えば、その論理状態（例えば、記憶データの値）がメモリセルのプログラムされた抵抗に依存する抵抗可変メモリセルであり得る。自己選択メモリセルと呼ばれることもあるいくつかの可変抵抗メモリセルは、メモリセルの選択要素及びストレージ要素の両方として機能することができる単一の材料を含む。
本開示の様々な実施形態による、メモリデバイスのメモリアレイの形態の装置の例を示す。 本開示の実施形態による、ニューラルネットワークメモリをサポートするメモリアレイの例を示す。 本開示の実施形態による、ニューラルネットワークメモリをサポートするメモリアレイの例を示す。 本開示の一実施形態によるメモリセルの閾値電圧分布の例示的グラフを示す。 本開示の一実施形態による、メモリセルの閾値電圧分布の例示的グラフを示す。 本開示の実施形態による、メモリデバイスを使用したニューラルネットワークメモリのための例示的な方法を示す。 本開示の実施形態による、メモリデバイスを使用したニューラルネットワークメモリのための例示的な方法を示す。
ニューラルネットワークでは、シナプス荷重は、２つのノード（例えば、ニューロン）間の接続の強度または振幅を指すことができる。ニューラルネットワークを介して送信される情報の性質と内容は、ノード間で形成されるシナプスの特性（例えば、シナプス荷重）に部分的に基づき得る。メモリアレイは、ニューラルネットワークメモリ（例えば、ニューロモルフィックシステムやデバイス）として操作でき、従来のコンピュータアーキテクチャでは不可能な結果を達成するように設計できる。例えば、ニューロモルフィックシステムを使用して、学習、視覚または視覚処理、聴覚処理、高度なコンピューティング、または他のプロセス、あるいはそれらの組み合わせなどの生物学的システムにより一般的に関連付けられた結果を達成することができる。
神経系に存在する可能性のある神経生物学的構造を模倣するように、及び／またはシナプス荷重を記憶するように構成されたシステム、装置、デバイス、及び方法が、本明細書に記載されている。一実施例では、装置は、可変抵抗メモリセルのアレイと、可変抵抗メモリセルのアレイに結合されたニューラルメモリユニットコントローラとを含むことができる。ニューラルメモリユニットコントローラは、閾値下電圧パルスをアレイの可変抵抗メモリセルに印加して、可変抵抗メモリセルの閾値電圧をリセット状態に関連付けられた電圧からアナログ形態で変化させて第１のシナプス荷重の変化をもたらし、そして、追加の閾値下電圧パルスを可変抵抗メモリセルに印加して、各後続のシナプス荷重の変化をもたらすように構成することができる。
本明細書で使用される場合、「ａ」、「ａｎ」、または「いくつかの（ａ ｎｕｍｂｅｒ ｏｆ）」は、１つ以上のあるものを指すことができ、「複数の（ａ ｐｌｕｒａｌｉｔｙ ｏｆ）」は、２つ以上のそのようなものを指すことができる。例えば、メモリデバイス（ａ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）は、１つまたは複数のメモリデバイスを指すことができ、複数のメモリデバイス（ａ ｐｌｕｒａｌｉｔｙ ｏｆ ｍｅｍｏｒｙ ｄｅｖｉｃｅｓ）は、２つ以上のメモリデバイスを指すことができる。さらに、特に図面の参照番号に関して本明細書で使用される指示子「Ｍ」、「Ｐ」、「Ｒ」、「Ｂ」、「Ｓ」、及び「Ｎ」は、そのように指定されたいくつかの特定の特徴が、本開示のいくつかの実施形態に含まれ得ることを示す。番号は、指定子の間で同一である場合もあれば、異なる場合もある。
本明細書の図は、最初の数字（複数可）が図面の図番号に対応し、残りの数字が図面の要素またはコンポーネントを識別番号付け規則に従う。異なる図面間の類似の要素またはコンポーネントは、類似の数字を使用することで識別されてよい。例えば、１０１は図１の要素「０１」を指してよく、類似の要素が図２では２０１と呼ばれてよい。
図１は、本開示の様々な実施形態による、メモリデバイスのメモリアレイの形態の装置の例を示している。本明細書で使用される場合、「装置」は、例えば回路もしくは回路素子、ダイもしくは複数のダイ、モジュールもしくは複数のモジュール、デバイスもしくは複数のデバイス、またはシステムもしくは複数のシステムなどの様々な構造または構造の組み合わせのうちのいずれかを指すことができるが、これらに限定されない。図１は、メモリデバイス１００の様々なコンポーネント及び特徴の例示的な表現である。したがって、メモリデバイス１００のコンポーネント及び特徴は、メモリデバイス１００内のそれらの実際の物理的位置ではなく、機能的相互関係を示すために示されていることを理解されたい。
図１に含まれる一部の要素には数値インジケーターでラベル付けされているが、他の対応する要素にはラベルが付けられておらず、ただしそれらは、描かれている特徴の視認性と明瞭さを高めるために、同じであるか類似していると理解されたい。
図１の例示的な例では、メモリデバイス１００は、メモリアレイ１０１を含む。メモリアレイ１０１は、異なる論理状態に対してプログラム可能であり得るメモリセル１０５を含む。いくつかの実施形態では、各メモリセル１０５は、論理０及び論理１として示される２つの状態に対してプログラム可能であり得る。いくつかの実施形態では、メモリセル１０５は、３つ以上の論理状態に対してプログラム可能であり得る。メモリセル１０５は、いくつかの実施形態では、自己選択メモリセルなどの可変抵抗メモリセルを含むことができる。自己選択メモリセルは、選択コンポーネント及びストレージコンポーネントとして動作する単一のカルコゲナイド材料を含むメモリセルである。
本明細書でさらに説明するように、可変抵抗メモリセルは、自己選択メモリセルであり得、学習などの神経生物学的機能を模倣するためにアレイ（例えば、ニューラルメモリユニット）に配置され得る。自己選択メモリセルは、電圧の大きさに応答してアモルファス状態にあるカルコゲナイド材料の論理状態（例えば、セットまたはリセット）を変化させることができるカルコゲナイド材料を含む。セット状態は導電性であり得て（例えば、電流フローに対する抵抗が低い）、リセット状態は導電性が低い（例えば、電流フローに対する抵抗が高い）ものであり得る。カルコゲナイド材料の状態がセット状態とリセット状態との間で変化すると、自己選択メモリセルの閾値電圧値がアナログ形態で変化し得る。自己選択メモリセルのカルコゲナイド材料のアナログ閾値電圧変化は、ニューロモルフィックメモリシステムのシナプス荷重を表すことができる。シナプス荷重の変化は、学習及び他の生物学的機能を表す、及び／または表すと解釈することができる。
いくつかの実施形態では、メモリセル１０５の各行は、第１の信号ライン１１０－１、１１０－２、または１１０－Ｎ（例えば、アクセスライン、時にはワードラインと呼ばれる）に接続され、そしてメモリセル１０５の各列は、第２の信号ライン１１５－１、１１５－２、または１１５－Ｓ（例えば、センスライン、時にはビットラインと呼ばれる）に接続されている。アクセスライン１１０及びセンスライン１１５の両方はまた、総称して信号ラインと呼ぶことができる。アクセスライン１１０及びセンスライン１１５は、互いに実質的に垂直であり得、メモリセルのアレイを支持し得る。本明細書で使用される場合、「実質的に」という用語は、修正された特性（例えば、その用語によって実質的に修正された動詞または形容詞）が絶対的である必要はないが、特性の利点を達成するのに十分に近いことを意味する。本開示の例を曖昧にしないように図１には示されていないが、メモリアレイ１０１は、基板を含むことができる（図２に関連して本明細書でさらに説明される）。
一般に、１つのメモリセル１０５は、アクセスライン１１０及びセンスライン１１５などの２つの信号ラインの交点に配置され得る。例えば、メモリセル１０５は、アクセスライン１１０－１とセンスライン１１５－Ｓとの交点に配置されている。この交点は、メモリセル１０５のアドレスと呼ぶことができる。ターゲットメモリセル１０５は、通電された（例えば、アクティブ化された）アクセスライン１１０と通電された（例えば、アクティブ化された）センスライン１１５との交点に位置するメモリセル１０５であり得る。すなわち、アクセスライン１１０及びセンスライン１１５は、それらの交点でメモリセル１０５を読み書きするために、両方とも通電され得る。同じアクセスライン１１０またはセンスライン１１５と電子通信している（例えば、接続されている）他のメモリセル１０５は、非標的メモリセル１０５と呼ばれ得る。
いくつかの場合では、電極は、メモリセル１０５をアクセスライン１１０またはセンスライン１１５に結合することができる。本明細書で使用される場合、「電極」という用語は、導電体を指すことがき、いくつかの場合では、メモリセルまたはメモリアレイの他のコンポーネントへの電気接点として使用され得る。電極は、メモリデバイス１００のメモリアレイ１０１の要素またはコンポーネント間に導電経路を提供するトレース、ワイヤ、導電線、導電層などを含むことができる。したがって、電極という用語は、いくつかの場合では、アクセスライン１１０などのアクセスラインまたはセンスライン１１５などのセンスライン、ならびにいくつかの場合では、アクセスラインとメモリセル１０５との間の電気的接点として使用される追加の導電性要素を指すことができる。
いくつかの実施形態では、メモリセル１０５は、第１の電極と第２の電極との間に配置されたカルコゲナイド材料を含み得る。第１の電極は、カルコゲナイド材料をアクセスライン１１０に結合することができ、第２の電極は、カルコゲナイド材料をセンスライン１１５に結合することができる。第１の電極及び第２の電極は、同じ材料（例えば、炭素）または異なる材料であり得る。他の実施形態では、メモリセル１０５は、１つまたは複数のアクセスラインと直接結合することができ、アクセスライン以外の電極は省略され得る。
カルコゲナイド材料は、元素Ｓ、Ｓｅ、及びＴｅの少なくとも１つを含む材料または合金であり得る。カルコゲナイド材料は、Ｓ、Ｓｅ、Ｔｅ、Ｇｅ、Ａｓ、Ａｌ、Ｓｂ、Ａｕ、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、ビスマス（Ｂｉ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、酸素（Ｏ）、銀（Ａｇ）、ニッケル（Ｎｉ）、白金（Ｐｔ）の合金を含むことができる。例示のカルコゲナイド材料及び合金は、Ｇｅ－Ｔｅ、Ｉｎ－Ｓｅ、Ｓｂ－Ｔｅ、Ｇａ－Ｓｂ、Ｉｎ－Ｓｂ、Ａｓ－Ｔｅ、Ａｌ－Ｔｅ、Ｇｅ－Ｓｂ－Ｔｅ、Ｔｅ－Ｇｅ－Ａｓ、Ｉｎ－Ｓｂ－Ｔｅ、Ｔｅ－Ｓｎ－Ｓｅ、Ｇｅ－Ｓｅ－Ｇａ、Ｂｉ－Ｓｅ－Ｓｂ、Ｇａ－Ｓｅ－Ｔｅ、Ｓｎ－Ｓｂ－Ｔｅ、Ｉｎ－Ｓｂ－Ｇｅ、Ｔｅ－Ｇｅ－Ｓｂ－Ｓ、Ｔｅ－Ｇｅ－Ｓｎ－Ｏ、Ｔｅ－Ｇｅ－Ｓｎ－Ａｕ、Ｐｄ－Ｔｅ－Ｇｅ－Ｓｎ、Ｉｎ－Ｓｅ－Ｔｉ－Ｃｏ、Ｇｅ－Ｓｂ－Ｔｅ－Ｐｄ、Ｇｅ－Ｓｂ－Ｔｅ－Ｃｏ、Ｓｂ－Ｔｅ－Ｂｉ－Ｓｅ、Ａｇ－Ｉｎ－Ｓｂ－Ｔｅ、Ｇｅ－Ｓｂ－Ｓｅ－Ｔｅ、Ｇｅ－Ｓｎ－Ｓｂ－Ｔｅ、Ｇｅ－Ｔｅ－Ｓｎ－Ｎｉ、Ｇｅ－Ｔｅ－Ｓｎ－ＰｄまたはＧｅ－Ｔｅ－Ｓｎ－Ｐｔを含むことができるが、これらに限定さない。本明細書で使用されるハイフンでつないだ化学組成は、特定の化合物または合金に含まれる元素を示し、示される元素を伴うすべての化学量論を表すことを意図している。例えば、Ｇｅ－ＴｅにはＧｅｘＴｅｙ、含めることができ、ここで、ｘとｙは任意の正の整数である。可変抵抗材料の他の例には、二元金属酸化物材料、あるいは、２つ以上の金属（例えば、遷移金属、アルカリ土類金属）、及び／または希土類金属を含む混合原子価酸化物が含まれ得る。実施形態は、特定の可変抵抗材料またはメモリセルのメモリ要素に関連する材料に限定されない。例えば、可変抵抗材料の他の例は、メモリ要素を形成するために使用することができ、とりわけ、カルコゲナイド材料、巨大磁気抵抗材料、またはポリマーベースの材料を含み得る。
アクセスライン１１０及びセンスライン１１５をアクティブ化または選択することによって、メモリセル１０５に対して読み取り及び書き込みなどの操作を実行することができる。アクセスライン１１０またはセンスライン１１５をアクティブ化または選択することは、それぞれのラインに電圧を印加することを含み得る。アクセスライン１１０及びセンスライン１１５は、金属（例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ））、金属合金、炭素、導電性にドープされた半導体、または他の導電性材料、合金、化合物などからできている。
いくつかのアーキテクチャでは、セルの論理記憶デバイス（例えば、ＣＢＲＡＭセルの抵抗性コンポーネント、ＦｅＲＡＭセルの容量性コンポーネント）は、選択コンポーネントによってセンスラインから電気的に絶縁され得る。アクセスライン１１０は、選択コンポーネントに接続され得、そして選択コンポーネントを制御し得る。例えば、選択コンポーネントはトランジスタとすることができ、アクセスライン１１０はトランジスタのゲートに接続され得る。
前述のように、選択コンポーネントは、カルコゲナイド材料を含み得る可変抵抗メモリセルの可変抵抗コンポーネントであり得る。具体的には、可変抵抗メモリセルは、メモリセルの選択要素及びストレージ要素の両方として機能することができる単一の材料（例えば、カルコゲナイド材料）を含む自己選択メモリセルであり得る。アクセスライン１１０をアクティブ化すると、メモリセル１０５の論理記憶デバイスとそれに対応するセンスライン１１５との間に電気的接続または閉回路が生じさせ得る。次に、センスラインにアクセスして、メモリセル１０５の読み取りまたは書き込みを行うことができる。メモリセル１０５を選択すると、結果として生じる信号を使用して、記憶された論理状態を決定することができる。いくつかの場合では、第１の論理状態は、メモリセル１０５を流れる電流がないか、または無視できるほど小さい電流に対応し得るが、第２の論理状態は、有限の電流に対応し得る。いくつかの場合では、メモリセル１０５は、２つの端子を有する自己選択メモリセルを含むことができ、別個の選択コンポーネントは省略され得る。したがって、自己選択メモリセルの一方の端子は、アクセスライン１１０に電気的に接続することができ、自己選択メモリセルの他方の端子は、センスライン１１５に電気的に接続することができる。
メモリセル１０５へのアクセスは、行デコーダ１２０及び列デコーダ１３０を介して制御することができる。例えば、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し、受信した行アドレスに基づいて適切なアクセスライン１１０をアクティブ化することができる。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なセンスライン１１５をアクティブ化することができる。例えば、メモリアレイ１０１は、複数のアクセスライン１１０－１、１１０－２、及び１１０－Ｎと、複数のセンスライン１１５－１、１１５－２、及び１１５－Ｓを含むことができ、ここで、Ｓ及びＮは、アレイサイズに依存する。したがって、アクセスライン１１０及びセンスライン１１５（例えば、１１０－１及びセンスライン１１５－Ｓ）をアクティブ化することによって、交点のメモリセル１０５にアクセスすることができる。
アクセスすると、メモリセル１０５は、センスコンポーネント１２５によって読み取られるか、またはセンスされて、メモリセル１０５のプログラムされた状態を決定することができる。例えば、電圧が（対応するアクセスライン１１０及びセンスライン１１５を使用して）メモリセル１０５に印加され得、結果として生じるメモリセル１０５を通る電流の存在は、印加電圧及びメモリセル１０５の閾値電圧に依存し得る。いくつかの場合では、複数の電圧が印加され得る。さらに、印加された電圧が電流フローをもたらさない場合、電流がセンスコンポーネント１２５によって検出されるまで、他の電圧が印加され得る。電流フローをもたらす電圧を評価することにより、メモリセル１０５の論理状態を決定することができる。いくつかの場合では、電流フローが検出されるまで電圧が大きくなり得る。他の場合には、電流が検出されるまで、所定の電圧が連続的に印加され得る。同様に、電流をメモリセル１０５に印加することができ、電流を生成するための電圧の大きさは、メモリセル１０５の電気抵抗または閾値電圧に依存し得る。
メモリセル１０５（例えば、可変抵抗メモリセル及び／または自己選択メモリセル）は、カルコゲナイド材料を含み得る。メモリセルのカルコゲナイド材料は、アクセス操作中にアモルファス状態のままであり得る。いくつかの場合では、メモリセルの動作は、メモリセルに様々な形状のプログラミングパルスを印加して、メモリセルの特定の閾値電圧を決定することを含み得る。すなわち、メモリセルの閾値電圧は、プログラミングパルスの形状を変化させることによって修正され得る。
メモリセル１０５（例えば、可変抵抗メモリセル及び／または自己選択メモリセル）の特定の閾値電圧は、様々な形状の読み取りパルスをメモリセルに印加することによって決定することができる。例えば、読み取りパルスの印加電圧がメモリセルの特定の閾値電圧を超えると、有限量の電流がメモリセルを流れ得る。同様に、読み取りパルスの印加電圧がメモリセルの特定の閾値電圧よりも低い場合、感知できる量の電流がメモリセルを流れることはない。
本明細書に記載のいくつかの実施例では、メモリセルは可変抵抗メモリセル（例えば、自己選択メモリセル）であり、メモリセルの閾値電圧（例えば、閾値下電圧）よりも低い読み取りパルスを適用することで、アナログ形態でメモリセル１０５の閾値電圧を変化させることができる。言い換えれば、可変抵抗メモリセルの初期閾値電圧は、初期閾値電圧よりも低い電圧でパルスされた（閾値下電圧でパルスされた）ことに応じて、漸増的に（例えば、アナログ形態で）変化し得る。閾値電圧のこの変化は、変更されている可変抵抗メモリセルのカルコゲナイド材料に応じたものであり得る。
いくつかの実施形態では、センスコンポーネント１２５は、メモリセル１０５を通る電流フローまたはその欠如を検出することによって、選択されたメモリセル１０５に記憶された情報を読み取ることができる。このようにして、メモリセル１０５（例えば、可変抵抗メモリセル及び／または自己選択メモリセル）は、カルコゲナイド材料に関連付けられた閾値電圧レベル（例えば、２つの閾値電圧レベル）に基づいて１ビットのデータを記憶することができ、電流がメモリセル１０５を通って流れる閾値電圧レベルがメモリセル１０５によって記憶された論理状態を示す。いくつかの場合では、メモリセル１０５は、特定の数の異なる閾値電圧レベル（例えば、３つ以上の閾値電圧レベル）を示し、それによって、複数のビットのデータを記憶することができる。
センスコンポーネント１２５は、ラッチングと呼ばれ得る、感知されたメモリセル１０５に関連付けられた信号の差を検出及び増幅するために、様々なトランジスタまたは増幅器を含み得る。次に、メモリセル１０５の検出された論理状態は、出力１３５として列デコーダ１３０を介して出力され得る。いくつかの場合では、センスコンポーネント１２５は、列デコーダ１３０または行デコーダ１２０の一部であり得る。あるいは、センスコンポーネント１２５は、列デコーダ１３０または行デコーダ１２０に接続されるか、またはそれらと電子通信することができる。当業者は、センスコンポーネント１２５が、その機能的目的を失うことなく、列デコーダまたは行デコーダのいずれかに関連付けられ得ることを理解するであろう。
本明細書で論じられる１つまたは複数のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表すことができ、ソース、ドレイン、及びゲートを含む３端子デバイスを含むことができる。端子は、導電性材料、例えば金属を介して他の電子要素に接続することができる。ソースとドレインは導電性であり得、高濃度にドープされた、例えば縮退した半導体領域を含み得る。ソースとドレインは、低濃度にドープされた半導体領域またはチャネルによって分離することができる。チャネルがｎ型である場合（つまり、多数キャリアが電子である場合）、ＦＥＴはｎ型ＦＥＴと呼ぶことができる。チャネルがｐ型である場合（つまり、多数キャリアがホールである場合）、ＦＥＴはｐ型ＦＥＴと呼ぶことができる。チャネルは、絶縁ゲート酸化物で覆われている場合がある。チャネルの導電率は、ゲートに電圧を印加することによって制御できる。例えば、正の電圧または負の電圧をそれぞれｎ型ＦＥＴまたはｐ型ＦＥＴに印加すると、結果としてチャネルが導電性になり得る。トランジスタの閾値電圧以上の電圧がトランジスタゲートに印加されると、トランジスタは「オン」または「アクティブ」になり得る。トランジスタの閾値電圧よりも低い電圧がトランジスタゲートに印加されると、トランジスタは「オフ」または「非アクティブ」になり得る。
メモリセル１０５は、関連するアクセスライン１１０及びセンスライン１１５を同様にアクティブ化することによって設定または書き込みすることができ、少なくとも１つの論理値をメモリセル１０５に記憶することができる。列デコーダ１３０または行デコーダ１２０は、メモリセル１０５に書き込まれるデータ、例えば、入力／出力１３５を受け入れることができる。
いくつかのメモリアーキテクチャでは、メモリセル１０５にアクセスすることは、論理状態を劣化または破壊する可能性があり、再書き込みまたはリフレッシュ操作を実行して、元の論理状態をメモリセル１０５に戻すことができる。例えば、ＤＲＡＭでは、センス動作中にコンデンサが部分的にまたは完全に放電され、論理状態が破損する可能性があるため、センス動作後に論理状態が書き換えられ得る。さらに、いくつかのメモリアーキテクチャでは、アクセスライン１１０をアクティブ化すると、行内のすべてのメモリセルが放電される可能性がある（例えば、アクセスライン１１０と結合されている）。したがって、行内のいくつかまたはすべてのメモリセル１０５を書き換える必要がある場合がある。しかし、可変抵抗メモリセル、自己選択メモリセル、及び／またはＰＣＭメモリなどの不揮発性メモリでは、メモリセル１０５にアクセスすることは論理状態を破壊しないことが可能であり、したがって、メモリセル１０５はアクセス後に再書き込を必要としないようにできる。
メモリコントローラ１４０（例えば、ニューラルメモリユニットコントローラ）は、様々なコンポーネント、例えば、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５を介して、メモリセル１０５の動作（例えば、読み取り、書き込み、再書き込み、リフレッシュ、放電）を制御することができる。いくつかの場合では、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５のうちの１つまたは複数が、メモリコントローラ１４０と同じ場所に配置され得る。メモリコントローラ１４０は、所望のアクセスライン１１０及びセンスライン１１５をアクティブ化するために、行及び列のアドレス信号を生成することができる。メモリコントローラ１４０はまた、メモリデバイス１００の動作中に使用される様々な電圧または電流を生成及び制御することができる。一般に、本明細書で論じられる印加電圧または電流の振幅、形状、極性、及び／または持続時間は、調整または変更され得、メモリデバイス１００の動作で論じられる様々な動作に対して異なり得る。さらに、メモリアレイ１０１内の１つ、複数、またはすべてのメモリセル１０５に同時にアクセスすることができる。例えば、メモリアレイ１０１の複数またはすべてのセルは、すべてのメモリセル１０５またはメモリセル１０５のグループが単一の論理状態に設定されるリセット動作中に同時にアクセスされ得る。
メモリデバイス１００の様々なメモリセル１０５は、アナログ値を記憶するように構成されたメモリユニット（例えば、ニューラルメモリユニット）にグループ化することができる。メモリコントローラ１４０は、ニューラルメモリユニットに結合することができ、ニューラルメモリユニットコントローラと呼ばれる。ニューラルメモリユニットは、神経生物学的構造を模倣するように構成することができる。ニューラルメモリユニットは、メモリセル内のカルコゲナイド材料の特性を利用して、カルコゲナイド材料の特性を変化させることができる。カルコゲナイド材料の変化した特性は、メモリセルの閾値電圧を変更させる可能性があり、この動作は、メモリセルが、一例の値として、アナログ値を「記憶する」、と呼ぶことができる。ニューラルメモリユニットのアナログ値及び／またはニューラルメモリユニットのメモリセルの複数のアナログ値は、ニューラルメモリユニットでの学習の結果として解釈され得る。外部ホスト及び／またはメモリデバイス１００の一部分または全体は、学習アルゴリズムを生成及び／または受信することができる。学習アルゴリズムは、機械学習で使用できるアルゴリズムであり、ニューラルメモリユニットが神経生物学的アーキテクチャをまねる（例えば、模倣、エミュレートする）のに役立つ。
学習アルゴリズムには、学習イベントの変数を含めることができる。学習イベントは、電圧値のパルスの量、電圧値の大きさ（例えば、閾値を超えるまたは下回る電圧）、及び／またはパルスがニューラルメモリユニットのメモリセル（例えば、可変抵抗メモリセル）に印加されるように印加される時間の長さとすることができる。ニューラルメモリユニットコントローラ（例えば、メモリコントローラ１４０）は、学習アルゴリズムをアレイに適用して、ニューラルメモリユニットの可変抵抗メモリセルから学習イベントを引き出すことを試みることができる。
前述のように、ニューラルメモリユニットコントローラ（例えば、メモリコントローラ１４０）は、学習イベントを含む学習アルゴリズムを適用するように構成することができる。例えば、ニューラルメモリユニットコントローラは、ある量の閾値下電圧パルスを印加して、リセット状態に関連付けられたアモルファス状態にある自己選択メモリセル（例えば、メモリセル１０５）の単一のカルコゲナイド材料を、セット状態に関連付けられた条件に変更することができる。言い換えれば、自己選択メモリセルのカルコゲナイド材料は、閾値下電圧パルスに応答して２つの電気的状態の間を移動することができる。
ニューラルメモリユニットコントローラ（例えば、メモリコントローラ１４０）は、閾値下電圧パルスを可変抵抗メモリセルに適用することによって、学習アルゴリズムの反復を適用することができる。セルの閾値電圧は、可変抵抗メモリセルに印加される閾値下電圧パルスに応答して、アナログ形態で変化し得る。閾値下電圧パルスのそれぞれは、可変抵抗メモリセルのシナプス荷重を変化（例えば、増加または減少）させることができる。シナプス荷重の増加及び／または減少は、学習がニューラルメモリユニットで発生したかどうかを示すことができる。ニューラルメモリユニットコントローラは、ニューラルメモリユニットを監視して、シナプス荷重に基づいて追加の閾値下パルスをいつ印加できるかを決定できる。例えば、ニューラルメモリユニットコントローラは、追加の学習が発生していない（例えば、閾値電圧が変化または増加しなかった）ことを示す学習アルゴリズムに応じて、追加の閾値下電圧パルスを印加することを控えることができる。
いくつかの実施形態では、ニューラルメモリユニットコントローラは、学習の程度に応じて閾値下電圧パルスを変化させることができる。例えば、ニューラルメモリユニットコントローラは、比較的強い学習の兆候（例えば、アレイの可変抵抗メモリセルの閾値電圧の低下）が発生した場合、可変抵抗メモリセルに比較的長いパルスとして追加の閾値下電圧パルスを印加できる。別個にまたは同時に、ニューラルメモリユニットコントローラは、発生する学習の程度に応じて、閾値下電圧パルスの量を増加（または減少）させることができる。ニューラルメモリユニットは、学習の程度（例えば、アレイの可変抵抗メモリセルの変化するシナプス荷重）を監視し、学習アルゴリズムの変数（例えば、学習イベント）を調整するように構成することができる。
図２は、本開示の実施形態による、ニューラルネットワークメモリをサポートするメモリアレイ２０１の例を示す。メモリアレイ２０１は、図１を参照して説明されたメモリアレイ１０１の一部の一例であり得る。メモリアレイ２０１は、基板２０４の上に配置されたメモリセル２０５を含み得る。メモリアレイ２０１はまた、アクセスライン２１０－１及び２１０－２、ならびにセンスライン２１５－１及び２１５－２を含むことができ、これらは、図１を参照して説明されるような、アクセスライン１１０及びセンスライン１１５の例であり得る。図２に示される説明的な例にあるように、メモリセル２０５は自己選択メモリセルであり得る。図２に含まれる一部の要素には数値インジケーターでラベル付けされているが、他の対応する要素にはラベルが付けられておらず、ただしそれらは、描かれている特徴の視認性と明瞭さを高めるために、同じであるか類似していると理解されたい。
いくつかの場合では、メモリセル２０５は、自己選択メモリセルであり得、第１の電極２１１、カルコゲナイド材料２１３、及び第２の電極２１７を含むことができる。いくつかの実施形態では、信号ライン（例えば、図１のアクセスライン１１０及びセンスライン１１５）は、電極２１１または２１７の代わりに、電極層（例えば、コンフォーマル層）を含み得、したがって、多層アクセスラインを含み得る。そのような実施形態では、信号ラインの電極層は、メモリ材料（例えば、カルコゲナイド材料２１３）とインタフェースで接続することができる。いくつかの実施形態では、信号ライン（例えば、アクセスライン１１０、センスライン１１５）は、その間に電極層または電極なしで、メモリ材料（例えば、カルコゲナイド材料２１３）と直接インタフェースで接続することができる。
メモリアレイ２０１のアーキテクチャは、いくつかの場合では、クロスポイントアーキテクチャの例と呼ばれ得るが、それは、メモリセル２０５が、図２に示されるように、アクセスライン２１０とセンスライン２１５との間のトポロジカルクロスポイントで形成され得るからである。このようなクロスポイントアーキテクチャは、他のメモリアーキテクチャと比較して、比較的高密度のデータストレージを低生産コストで提供することができる。例えば、クロスポイントアーキテクチャを備えたメモリアレイは、面積が縮小されたメモリセルを備えることができ、その結果、他のアーキテクチャと比較して増加したメモリセル密度をサポートすることができる。
例えば、クロスポイントアーキテクチャは、４Ｆ２のメモリセル面積を有し、ここで、Ｆは、３端子選択コンポーネントなどの６Ｆ２メモリセル面積を持つ他のアーキテクチャと比較して、最も小さいフィーチャサイズ（例えば、最小フィーチャサイズ）である。例えば、ＤＲＡＭメモリアレイは、各メモリセルの選択コンポーネントとして３端子デバイスであるトランジスタを使用することができ、したがって、所与の数のメモリセルを含むＤＲＡＭメモリアレイは、同数のメモリセルを含むクロスポイントアーキテクチャを備えたメモリアレイと比較して、より大きなメモリセル面積を有することができる。図２の例は、１レベルのメモリアレイ（メモリデッキなど）を示しているが、他の構成には任意の数のデッキを含めることができる。いくつかの実施形態では、メモリデッキの１つまたは複数は、カルコゲナイド材料２１３を含む自己選択メモリセルを含み得る。
メモリセル、例えば、メモリセル２０５は、値を記憶するように構成され得るメモリユニットの一部として組み込むことができ、これは、いくつかの場合では、アナログ値であるか、またはアナログ値を含み得る。一部のメモリデバイスでは、カルコゲナイド材料２１３に電子パルスを印加すると、カルコゲナイド材料２１３が影響を受ける可能性があり、これには、いくつかの場合では、物理的形態の変化が含まれることがある。いくつかのカルコゲナイド材料２１３の物理的形態は、アモルファス状態及び結晶状態を含む。これらの物理的形態の抵抗は異なり、それにより、論理を記憶すると呼ばれることができる物理的状態をカルコゲナイド材料２１３が維持することを可能にする（例えば、論理及び／またはアナログ値を感知する）。メモリデバイスのいくつかの実施形態では、カルコゲナイド材料２１３に電子パルスを印加しても、カルコゲナイド材料２１３の相を変化させることはできず、カルコゲナイド材料２１３はアモルファスのままであり得る。例えば、セット及びリセット状態は、異なる（例えば、反対の）極性のパルスを印加することによって得ることができ、さらに、いくつかの実施形態では、閾値電圧は、適切な振幅及び／または極性の電圧パルスを印加することによって修正または調整することができる。
図３は、本開示の実施形態による、ニューラルネットワークメモリをサポートするメモリアレイ３０１の例を示す。メモリアレイ３０１は、図１及び２のメモリアレイ１０１及び２０１の例と同様であり得る。メモリアレイ３０１は、可変抵抗メモリセル３０５の一部分またはすべてをアレイ３０１に含むことができるニューラルメモリユニット３２３を含むことができる。メモリアレイ３０１は、複数の可変抵抗メモリセル３０５－１、３０５－２、３０５－３、３０５－４、３０５－５、３０５－６、３０５－７、３０５－８、３０５－９、３０５－１０、３０５－１１、及び３０５－Ｐ（まとめて可変抵抗メモリセル３０５と呼ばれることがある）を含み得る。メモリアレイ３０１は、アレイ３０１内の可変抵抗メモリセル３０５の一部分または全部を含むことができるニューラルメモリユニット３２３を含むことができる。ニューラルメモリユニット３２３の可変抵抗メモリセル３０５は、複数のセンスライン３１５－１、３１５－２、３１５－Ｓ（まとめてセンスライン３１５と呼ばれることがある）及び複数のアクセスライン３１０－１、３１０－２、３１０－３、３１０－Ｎ（まとめてアクセスライン３１０と呼ばれることがある）に結合され得る。
いくつかの実施例では、メモリアレイ３０１の可変抵抗メモリセルの一部分は、ニューラルメモリユニット３２３に含まれなくてもよい。例示的なアレイ３０１では、ニューラルメモリユニット３２３は、可変抵抗メモリセル３０５－１、３０５－２、３０５－３、３０５－４、３０５－５、３０５－６、３０５－７、３０５－８、及び３０５－９を含み、可変抵抗メモリセル３０５－１０、３０５－１１、及び３０５－Ｐは、ニューラルメモリユニット３２３から除外することができる。したがって、アクセスライン３１０－Ｎに結合された可変抵抗メモリセル３０５は、メモリアレイ３０１に含まれ得るが、必ずしもニューラルメモリユニット３２３の一部である必要はない。そのような実施例では、可変抵抗メモリセルは、ニューラルメモリユニット３２３によって記憶される総アナログ値から除外され得る。
ニューラルメモリユニットコントローラ（例えば、図１のメモリコントローラ１４０）は、読み取り動作のためにニューラルメモリユニット３２３を選択することができる。いくつかの場合では、ニューラルメモリユニットコントローラは、読み取り動作のために、ニューラルメモリユニット３２３の１つまたは複数の可変抵抗メモリセル３０５を選択することができる。ニューラルメモリユニットコントローラは、ニューラルメモリユニット３２３に関連付けられた１つまたは複数のセンスライン３１５及び／またはアクセスライン３１０を識別及び／または選択することができる。
ニューラルメモリユニットコントローラは、ニューラルメモリユニット３２３の可変抵抗メモリセル３０５に入力３４１を提供することができる。入力３４１は、複数のアクセスライン３１０（例えば、Ｖ１、Ｖ２、Ｖ３）に印加される複数の電圧値（例えば、閾値下電圧値）を含み得る。ニューラルメモリユニットコントローラは、アクセスライン３１０を、入力３４１に含まれる１つまたは複数の電圧値（例えば、読み取り電圧値）にバイアスすることができる。いくつかの場合では、アクセスライン３１０はすべて同じ読み取り電圧にバイアスされている。いくつかの場合では、ニューラルメモリユニットコントローラは、１つまたは複数のアクセスラインを他のアクセスラインとは異なる電圧にバイアスすることができる。
ニューラルメモリユニットコントローラはまた、選択されていないアクセスライン３１０－Ｎ（例えば、ニューラルメモリユニット３２３に含まれないアクセスライン）を読み取り電圧値にバイアスすることができる。いくつかの場合では、１つまたは複数の選択されていないアクセスライン３１０－Ｎに印加される読み取り電圧値は、選択されたアクセスライン３１０－１、３１０－２、３１０－３に印加される電圧値と同じである。いくつかの場合では、選択されていないアクセスライン３１０－Ｎに印加される読み取り電圧値は、選択されたアクセスライン３１０－１、３１０－２、３１０－３の１つに印加される電圧値とは異なる。
ニューラルメモリユニットコントローラは、ニューラルメモリユニット３２３に結合された１つまたは複数のセンスライン３１５上で生成された１つまたは複数の信号を含む出力３４３を検出することができる。センスライン３１５上の出力３４３は、入力３４１をニューラルメモリユニット３２３に結合されたアクセスライン３１０に適用することに基づいて生成され得る。出力３４３の信号は、電流信号（例えば、Ｉ１、Ｉ２、Ｉ３）を含み得る。
個々の信号または個々の閾値電圧（例えば、閾値荷重及び／またはシナプス荷重）は、ニューラルメモリユニット３２３に結合された各センスライン３１５で検出され得る。各信号または荷重は、信号に寄与する異なる可変抵抗メモリセルを有することができる。例えば、可変抵抗メモリセル３０５－１、３０５－４、及び３０５－７は、第１のセンスライン３１５－１の信号に寄与し得る。可変抵抗メモリセル３０５－２、３０５－５、及び３０５－８は、第２のセンスライン３１５－２の信号に寄与し得る。可変抵抗メモリセル３０５－３、３０５－６、及び３０５－９は、第３のセンスライン３１５－Ｓの信号に寄与し得る。
ニューラルメモリユニットコントローラは、ニューラルメモリユニット３２３に結合されたセンスライン３１５上で生成された信号の検出に基づいて、ニューラルメモリユニット３２３に記憶されたアナログ値を決定することができる。ニューラルメモリユニットコントローラは、各センスライン３１５上の信号及び／または閾値電圧（例えば、シナプス荷重）を組み合わせて、総荷重（総アナログ値と呼ばれることがある）を生成することができる。アナログ値は、総荷重に比例し、及び／または総荷重に基づくものであり得る。ニューラルメモリユニットコントローラは、センスライン３１５の信号を合計して、総荷重を生成することができる。いくつかの場合では、ニューラルメモリユニットコントローラは、１つまたは複数のアクセスライン（例えば、Ｖ１、Ｖ２、Ｖ３）上の１つまたは複数の電圧を表す電圧の入力ベクトルに荷重行列を印加することによって積を生成することができる。例えば、ニューラルメモリユニットコントローラは、行列乗算演算によってベクトルを印加することができ、ここで、ベクトルは、入力３４１（Ｖ１、Ｖ２、及びＶ３）であり、行列は、ニューラルメモリユニット３２３に含まれるそれぞれの可変抵抗メモリセル３０５の閾値電圧である。
例えば、ニューラルメモリユニットコントローラは、アクセスライン３１０のそれぞれを介してそれぞれの閾値下電圧パルスを印加して、アクセスライン３１０のそれぞれに、かつ特定のセンスライン３１５－１に、結合されたそれぞれの可変抵抗メモリセル３０５の閾値電圧をセット状態に関連付けられた電圧に向けてアナログ形態で変化させて、シナプス荷重の変化をもたらすように構成することができる。この場合、可変抵抗メモリセル３０５－１、３０５－４、及び３０５－７のそれぞれが閾値下電圧を受け取ることができる。ニューラルメモリユニットコントローラは、複数のアクセスライン３１０のそれぞれを介して別のそれぞれの閾値下電圧パルスを印加し、各アクセスライン３１０に、かつ異なるセンスライン３１５－２に、結合されたそれぞれの可変抵抗メモリセル３０５の閾値電圧をセット状態に関連付けられた電圧に向けてアナログ形態で変化させて、シナプス荷重の変化をもたらすようにさらに構成することができる。この場合、可変抵抗メモリセル３０５－２、３０５－５、及び３０５－８のそれぞれが閾値下電圧を受け取ることができる。この例示的な方法は、任意の数のセンスライン３１５に対して継続して、可変抵抗メモリセル３０５のシナプス荷重の変化をもたらすことができる。ニューラルメモリユニットコントローラは、センスライン３１５－１及び３１５－２のそれぞれから電圧を読み取って、出力３４３であり得るメモリアレイ３０１の総アナログ値（例えば、ニューラルメモリユニット３２３の総アナログ値）を決定するように構成することができる。
ニューラルメモリユニットコントローラは、センスライン３１５－１及び３１５－２の検出された総アナログ値に基づいて、入力３４１として後続の電圧パルスを印加するように構成することができる。いくつかの実施形態では、ニューラルメモリユニットコントローラは、学習アルゴリズムに応じてベクトル（例えば、入力３４１－Ｖ１、Ｖ２、及びＶ３）を印加するように構成することができる。学習アルゴリズム及び／またはニューラルメモリユニットコントローラは、複数のセンスライン２１５－１、及び２１５－２、及び／または２１５－Ｓのそれぞれにおける各可変抵抗メモリセルのそれぞれの閾値電圧からそれぞれ構成されるベクトル（例えば、入力３４１）の行列乗算を実行するように構成することができる。
図４は、本開示の一実施形態による、ニューラルネットワークメモリの閾値電圧分布の例示的なグラフを示す。例示的なグラフ４８４は、Ｖｔｈがページの左側からページの右側に向かって増加する、可変抵抗メモリセル（例えば、自己選択メモリセル）の閾値電圧（Ｖｔｈ）４６９のｘ軸を示している。グラフ４８４は、ビットの統計的正規分位数（例えば、ガウス分布の標準偏差）を表すｙ軸４６７を示している。グラフ４８４は、異なるプログラミング及び読み取りの組み合わせ中の可変抵抗メモリセルのアレイを示している。ｘ軸の下の凡例には、プログラミングパルスと読み取り値の極性の様々な組み合わせに対するそれぞれの線表記が含まれている。例えば、負の読み取り値４６１での負のプログラミングの表記、負のプログラミング及び正の読み取り値４６２の表記、正のプログラミング及び負の読み取り値４６４の表記、及び正の読み取り値４６６での正のプログラミングの表記である。
メモリアレイ（例えば、ニューラルメモリユニット）の各可変抵抗メモリセルは、閾値電圧Ｖｔｈ４６９を含むようにプログラムすることができる。各可変抵抗メモリセルは、電圧が閾値電圧Ｖｔｈ４６９未満でパルスされるとき、高Ｖｔｈ状態（例えば、リセットパルス）と低Ｖｔｈ状態（例えば、セットパルス）との間の範囲内でＶｔｈ値を拡げることができる。可変抵抗メモリセル（例えば、自己選択メモリセル）にわたって印加されるプログラミングパルス及び／または他の電圧パルスは、本明細書ではある極性であると呼ぶことができる。極性とは、書き込み及び読み取り操作の電圧のバイアスを指す。センスライン及びアクセスライン（例えば、図３のセンスライン３１５及びアクセスライン３１０）は、書き込み及び読み取り動作に対して異なる電圧でバイアスすることができる。例えば、プログラミングパルスは正極性または負極性であり、読み取り極性に依存し得る。可変抵抗メモリセルの動作は、プログラミングパルスに応じて決定された読み取りパルスが正または負の電圧値を有するかどうかを決定し得る。
本明細書で説明するように、アレイ内の可変抵抗メモリセルなどの自己選択メモリセルは、アモルファス状態でそれぞれのカルコゲナイド材料を操作することによって論理状態を変更するようにニューラルメモリユニットコントローラによって構成することができる。この状態変化は、シナプス荷重として表すことができる自己選択メモリセルの抵抗値を増減させることができる。そのような可変抵抗メモリセルは、複数のレベルを記憶するように構成された、及び／または広いセンスウィンドウを有し得るメモリセルを含み得る。そのようなタイプのメモリは、パルス（例えば、スパイク）制御によってトレーニング操作を実行するように構成され得る。このようなトレーニング操作には、スパイクタイミング依存可塑性（ｓｐｉｋｅ－ｔｉｍｉｎｇ－ｄｅｐｅｎｄｅｎｔ ｐｌａｓｔｉｃｉｔｙ、ＳＴＤＰ）が含まれ得る。ＳＴＤＰは、ノード（例えば、ニューロン）間で送信されるスパイク間の相関によって誘発されるヘブ学習の形態であり得る。ＳＴＤＰは、ノード（ニューロンなど）間の接続の強度を調整するプロセスの例であり得る。図４は、読み取り値が負の場合（例えば、負－負４６１及び正－負４６４）のＶｔｈ値の大きなアナログ値の拡がり（例えば、ワイドセンスウィンドウ／ビット間変動のあるデジタル状態）を示しており、センスウィンドウが狭くなり、Ｖｔｈの拡がりが小さくなり得る読み取り値が正の場合（例えば、負－正４６２及び正－正４６６）と比較している。
可変抵抗メモリセルは、可変抵抗メモリセルのアレイを外部パルスによってトレーニングして特定のアナログＶｔｈ値を取得できるニューロモルフィック用途で使用できる。信号ライン（例えば、図３のセンスライン３１５及びアクセスライン３１０）に沿った電流は、入力電圧（例えば、図３の入力３４１）に応じて、最終出力（例えば、出力３４３、図３のニューラルメモリユニット３２３の総アナログ値）を表すことができる。これは、ベクトル乗算関数によって行列のアナログ電圧入力を使用することによって取得できる。
図５は、本開示の一実施形態による、ニューラルネットワークメモリの閾値電圧分布の例示的なグラフを示す。例示的なグラフ５７８は、Ｖｔｈがページの左側（セット状態５８１）からページの右側（リセット状態５８２）に向かって増加する、可変抵抗メモリセル（例えば、自己選択メモリセル）の閾値電圧（Ｖｔｈ）５６９のｘ軸を示している。グラフ５７８は、ビットの統計的正規分位数（例えば、ガウス分布の標準偏差）を表すｙ軸５６７を示している。
グラフ５７８の凡例は、閾値下電圧パルスでの１０，０００回の読み取りでの可変抵抗メモリセルのメモリアレイを表す実線５７９を示している。グラフ５７８の凡例は、閾値下電圧パルスでの６５，０００回の読み取りでの可変抵抗メモリセルの破線５８０を示している。ここでは例としてパルスの量を示しているが、任意の数のパルスを使用できる。
グラフ５７８は、可変抵抗メモリセル（例えば、自己選択メモリセル）のカルコゲナイド材料の論理状態の漸増変化を表すアナログ値の範囲であり得る閾値電圧（Ｖｔｈ）５６９を示している。可変抵抗メモリセルにパルスが与えられると（例えば、１０，０００または６５，０００回の読み取り）、可変抵抗メモリセルのカルコゲナイド材料は、より高いＶｔｈ（例えば、低コンダクタンス、電流への高抵抗）に対応するリセット状態５８２からより低いＶｔｈ（例えば、高いコンダクタンス、電流フローに対する低い抵抗）に対応するセット状態５８１に向けて変化することができる。自己選択メモリセルのカルコゲナイド材料は、アモルファス状態にあり得、アモルファス状態を維持しながら、少なくとも部分的に、いくつかの閾値下パルス、閾値下パルスの大きさ、及び／または閾値下パルスの持続時間に基づいて、異なる閾値電圧値を有することができる。
５７９及び／または５８０の可変抵抗メモリセルは、アナログ方式で閾値電圧をリセット状態５８２から５８１に向けてセット状態に変化させることができる。言い換えると、リセット状態５８２に関連付けられた電圧とセット状態５８１に関連する電圧との間のアナログ値の範囲における閾値電圧５６９は、閾値下電圧パルスに応じて変化することができ、アナログ値の範囲のそれぞれがシナプス荷重に対応する。
パルスの量及び／または閾値下電圧パルスの大きさは、強い学習イベント及び／または弱い学習イベントに関連付けることができる。いくつかの実施形態では、学習イベント（例えば、パルスの量及び／または電圧パルスの大きさ）は、学習アルゴリズムによって設定することができ、弱い学習イベントは、比較的少量のパルス（例えば、１０００未満）及び／または可変抵抗メモリセルのＶｔｈより十分に下にないパルスであり得る。強い学習イベントは、比較的多量のパルス（例えば、１０００を超える）及び／または可変抵抗メモリセルのＶｔｈより大きいパルスであり得る。より強い学習イベントは、可変抵抗メモリセルの閾値電圧のより大きな変化に対応し得る。
図６は、本開示の実施形態による、ニューラルネットワークメモリのための例示的な方法６６０を示す。方法６６０の動作は、本明細書で説明されるように、ニューラルメモリユニットコントローラ（例えば、図１のコントローラ１４０）またはそのコンポーネントによって実施され得る。例えば、方法６６０の動作は、図１～５を参照して説明されるように、ニューラルメモリユニット内で実行され得る。いくつかの実施例では、ニューラルメモリユニットコントローラは、メモリデバイスの機能要素を制御して以下に説明する機能を実行するためのコードのセットを実行することができる。加えて、または代わりに、ニューラルメモリユニットコントローラは、専用のハードウェアを使用して、以下に説明する機能の態様を実行することができる。
ブロック６９２において、方法６６０は、可変抵抗メモリセルのアレイ（例えば、図１の可変抵抗メモリセル１０５）に結合されたニューラルメモリユニットコントローラによって、第１の弱い学習イベントに応じて、弱い閾値下電圧パルスをアレイ（例えば、図３のアレイ３０１）の可変抵抗メモリセルに印加することを含む。
弱い閾値下電圧パルスは、可変抵抗メモリセルの閾値電圧（たとえば、図５のＶｔｈ５６９）に、セット状態（例えば、図５のセット状態５８１）に関連付けられた電圧に向けてアナログ形態で弱い変化を引き起こして、弱いシナプス荷重の変化をもたらす。この例では、弱い閾値下電圧は、可変抵抗メモリセルの閾値電圧Ｖｔｈを下回る電圧であり得るが、閾値下パルスと可変抵抗メモリセルのＶｔｈの大きさの差は、学習を表す程度にＶｔｈを変化させるには十分ではない。
ブロック６９４において、方法６６０は、可変抵抗メモリセルのアレイに結合されたニューラルメモリユニットコントローラによって、アレイの可変抵抗メモリセルに強い閾値下電圧パルスを印加することを含む。強い閾値下電圧パルスは、閾値下電圧パルスの電圧と可変抵抗メモリセルのＶｔｈとの間の大きさの差が大きくなる可能性がある。ここで、強い閾値下電圧パルスは、可変抵抗メモリセルの閾値電圧に、セット状態に関連付けられた電圧に向けてアナログ形態で強い変化を引き起こして、強いシナプス荷重の変化をもたらす。言い換えると、強い閾値下電圧パルスの印加には、第１のパルスよりも大きい第２のパルスの大きさの差を含めることができる。他の実施形態では、強い閾値下パルスの代わりに、またはそれに加えて、閾値下パルスの持続時間を操作して、可変抵抗メモリセルのＶｔｈの変化を引き出すことができる。例えば、強力な閾値下電圧パルスの印加には、第１のパルスよりも長い第２のパルスの持続時間の差を含めることができる。
図７は、本開示の実施形態による、ニューラルネットワークメモリのための例示的な方法７７７を示す。方法７７７の動作は、本明細書で説明されるように、ニューラルメモリユニットコントローラ（例えば、図１のコントローラ１４０）またはそのコンポーネントによって実施され得る。例えば、方法７７７の動作は、図１～６を参照して説明されるように、ニューラルメモリユニット内で実行され得る。いくつかの実施例では、ニューラルメモリユニットコントローラは、メモリデバイスの機能要素を制御して以下に説明する機能を実行するためのコードのセットを実行することができる。加えて、または代わりに、ニューラルメモリユニットコントローラは、専用のハードウェアを使用して、以下に説明する機能の態様を実行することができる。
７９１において、方法７７７は、可変抵抗メモリセル（例えば、図１の可変抵抗メモリセル１０５）のアレイに結合されたニューラルメモリユニットコントローラによって、弱い学習イベントに応じて、第１の量の閾値下電圧パルスをアレイの可変抵抗メモリセルに印加することを含む。第１の量の閾値下電圧パルスは、可変抵抗メモリセルの閾値電圧Ｖｔｈ（例えば、図５のＶｔｈ５６９）に、セット状態（例えば、図５のセット状態５８１）に関連付けられた電圧に向けてアナログ形態で弱い変化を引き起こして、弱いシナプス荷重の変化をもたらすことができる。
弱いシナプス荷重の変化は、可変抵抗メモリセルの電圧閾値Ｖｔｈの効果のない変化である可能性がある。この例では、学習アルゴリズムは、可変数抵抗セルに印加されるパルスの量を増やすことができる（例えば、学習イベントを変えることができる）。
７９３で、方法７７７は、可変抵抗メモリセルのアレイに結合されたニューラルメモリユニットコントローラによって、強い学習イベントに応じて、アレイの可変抵抗メモリセルに第２の量の閾値下電圧パルスを印加することを含み、ここで、第２の量は第１の量よりも大きい。例えば、ニューラルネットワークユニットコントローラは、パルスの量を１０００から６５０００に増やして、セット状態に向けてＶｔｈの変化をもたらすことができる。このようにして、第２の量の閾値下電圧パルスは、可変抵抗メモリセルの閾値電圧に、セット状態に関連付けられた電圧に向けてアナログ形態で強い変化を引き起こして、強いシナプス荷重の変化をもたらすことができる。
例示的な方法７７７を使用して、ニューラルメモリユニットコントローラは、閾値下電圧パルスが可変抵抗メモリセルを（例えば、結晶性で、導電性が高く、電流フローの状態に対する抵抗が低い）セット状態に到達させるまで、後続の学習イベントに応じて、後続の閾値下電圧パルスを可変抵抗メモリセルに印加することができる。
本明細書では特定の実施形態が示され説明されたが、示される特定の実施形態は、同じ結果を達成するように意図された構成と置き換えられてもよいことを当業者は理解するであろう。開示は、本開示のいくつかの実施形態の適応または変形を網羅することを意図している。上記の説明は、例示的な形式でなされており、限定的なものではないことを理解されたい。上記の実施形態と、本明細書に具体的に説明されていない他の実施形態との組み合わせは、上記の説明を考察すれば当業者にとって明らかとなるであろう。本開示のいくつかの実施形態の範囲は、上記の構造及び方法が使用される他の用途を含む。したがって、本開示のいくつかの実施形態の範囲は、添付の特許請求の範囲を、係る特許請求の範囲によって権利が与えられる均等物の全範囲と共に参照して決定されるべきである。
前述の「発明を実施するための形態」では、本開示を簡素化する目的のために、単一の実施形態にいくつかの特徴を一緒にまとめている。開示のこの方法は、本開示の開示された実施形態が、各請求項に明示的に記載されたものよりも多くの特徴を使用する必要があるという意図を反映したものとして解釈されるべきではない。むしろ、以下の特許請求の範囲が反映するように、発明の主題は、単一の開示される実施形態のすべての特徴にあるわけではない。したがって、以下の請求項は、本明細書によって発明を実施するための形態に組み込まれ、各請求項は、別個の実施形態として独立している。

Claims (20)

  1. 可変抵抗メモリセルのアレイと、
    可変抵抗メモリセルの前記アレイに結合されたニューラルメモリユニットコントローラであって、
    閾値下電圧パルスを前記アレイの可変抵抗メモリセルに印加して、前記可変抵抗メモリセルの閾値電圧をリセット状態に関連付けられた電圧からアナログ形態で変化させて、第１のシナプス荷重の変化をもたらし、
    追加の閾値下電圧パルスを前記可変抵抗メモリセルに印加して、各後続のシナプス荷重の変化をもたらす
    ように構成される、前記ニューラルメモリユニットコントローラと
    を含む、装置。
  2. 前記可変抵抗メモリセルは、選択コンポーネント及びストレージコンポーネントとして動作する単一のカルコゲナイド材料を含む自己選択メモリセルである、請求項１に記載の装置。
  3. 前記ニューラルメモリユニットコントローラが、前記閾値下電圧パルス及び前記追加の閾値下電圧パルスを印加するように構成されていることは、前記ニューラルメモリユニットコントローラが、前記単一のカルコゲナイド材料がリセット状態に関連付けられたアモルファス状態にあることを決定するように構成されていることを含む、請求項２に記載の装置。
  4. 前記ニューラルメモリユニットコントローラが、前記閾値下電圧パルス及び前記追加の閾値下電圧パルスを印加するように構成されていることは、前記ニューラルメモリユニットコントローラが、前記単一のカルコゲナイド材料をセット状態に関連付けられた状態に向けて変更するように構成されていることを含む、請求項２に記載の装置。
  5. 前記ニューラルメモリユニットコントローラは、可変抵抗メモリセルの前記アレイをニューラルネットワークとして動作するようにさらに構成され、前記可変抵抗メモリセルの閾値電圧はシナプス荷重を表し、
    前記追加の閾値下電圧パルスは、それぞれ前記可変抵抗メモリセルの抵抗を減らしてシナプス荷重における変化を表す、請求項１に記載の装置。
  6. 前記ニューラルメモリユニットコントローラは、学習の増加が発生したことを示す学習アルゴリズムの反復に応じて、前記追加の閾値下電圧パルスの１つを前記可変抵抗メモリセルに印加するように構成される、請求項１から５のいずれか一項に記載の装置。
  7. 前記ニューラルメモリユニットコントローラは、追加の学習が発生していないことを示す前記学習アルゴリズムの前記反復に応じて、前記追加の閾値下電圧パルスの１つを前記可変抵抗メモリセルに印加しないようにさらに構成される、請求項６に記載の装置。
  8. 前記ニューラルメモリユニットコントローラは、比較的強い学習の増加が発生したことを示す学習アルゴリズムの反復に応じて、前記追加の閾値下電圧パルスの前記１つを比較的長いパルスとして前記可変抵抗メモリセルに印加するように構成される、請求項６に記載の装置。
  9. 前記ニューラルメモリユニットコントローラは、比較的強い学習の増加が発生したことを示す学習アルゴリズムの反復に応じて、前記追加の閾値下電圧パルスの２つ以上を前記可変抵抗メモリセルに印加するように構成される、請求項６に記載の装置。
  10. 装置であって、
    複数の第１の信号ラインと、
    複数の第２の信号ラインと、
    可変抵抗メモリセルのアレイと、
    前記複数の第１の信号ライン及び前記複数の第２の信号ラインに結合されたニューラルメモリユニットコントローラであって、
    前記複数の第１の信号ラインのそれぞれを介してそれぞれの閾値下電圧パルスを印加して、前記複数の第１の信号ラインのそれぞれに、かつ特定の第２の信号ラインに、結合されたそれぞれの可変抵抗メモリセルの閾値電圧をセット状態に関連付けられた電圧に向けてアナログ形態で変化させて、シナプス荷重変化をもたらし、
    前記複数の第１の信号ラインのそれぞれを介してそれぞれの閾値下電圧パルスを印加して、前記複数の第１の信号ラインのそれぞれに、かつ異なる第２の信号ラインに、結合されたそれぞれの可変抵抗メモリセルの閾値電圧をセット状態に関連付けられた電圧に向けてアナログ形態で変化させて、シナプス荷重変化をもたらし、
    前記複数の第２の信号ラインのそれぞれから電圧または電流を読み取り、前記アレイの総アナログ値を決定する
    ように構成される、前記ニューラルメモリユニットコントローラと
    を含む、前記装置。
  11. 前記ニューラルメモリユニットコントローラは、前記複数の第１の信号ラインのそれぞれを介して後続のそれぞれの閾値下電圧パルスを印加して、前記複数の第１の信号ラインのそれぞれに、かつ前記特定の第２の信号ラインに結合された前記それぞれの可変抵抗メモリセルの前記閾値電圧をアナログ形態で変化させ、前記アレイの前記総アナログ値に部分的に基づいて、後続のシナプス荷重の変化をもたらすようにさらに構成される、請求項１０に記載の装置。
  12. 前記ニューラルメモリユニットコントローラが前記第１の複数の信号ラインのそれぞれを介して前記それぞれの閾値下電圧パルスを印加するように構成されていることは、前記ニューラルメモリユニットコントローラが学習アルゴリズムからのデータのベクトルを入力するように構成されていることを含む、請求項１０から１１のいずれか一項に記載の装置。
  13. 可変抵抗メモリセルのアレイに結合されたニューラルメモリユニットコントローラによって、第１の弱い学習イベントに応じて、前記アレイの可変抵抗メモリセルに弱い閾値下電圧パルスを印加することであって、
    前記弱い閾値下電圧パルスは、前記可変抵抗メモリセルの閾値電圧に、セット状態に関連付けられた電圧に向けてアナログ形態で弱い変化を引き起こして、弱いシナプス荷重の変化をもたらす、前記印加することと、
    可変抵抗メモリセルの前記アレイに結合された前記ニューラルメモリユニットコントローラによって、前記アレイの前記可変抵抗メモリセルに強い閾値下電圧パルスを印加することであって、
    前記強い閾値下電圧パルスは、前記可変抵抗メモリセルの前記閾値電圧に、前記セット状態に関連付けられた前記電圧に向けてアナログ形態で強い変化を引き起こして、強いシナプス荷重の変化をもたらす、前記印加することと
    を含む、方法。
  14. 前記弱い閾値下電圧パルスを印加すること及び前記強い閾値下電圧パルスを印加することは、
    第１の大きさを有する第１の電圧パルスを印加すること及び前記第１の大きさよりも大きい第２の大きさを有する第２の電圧パルスを印加すること、または、
    第１の持続時間を有する第３の電圧パルスを印加すること及び前記第１の持続時間よりも長い第２の持続時間を有する第４の電圧パルスを印加すること
    のうちの１つを含む、請求項１３に記載の方法。
  15. 可変抵抗メモリセルの前記アレイの総アナログ値を決定することをさらに含み、前記総アナログ値は、前記アレイの前記可変抵抗メモリセルのそれぞれに対するシナプス荷重の集合を表す、請求項１３から１４のいずれか一項に記載の方法。
  16. 前記弱い閾値下電圧パルスを印加すること及び前記強い閾値下電圧パルスを印加することは、前記可変抵抗メモリセルのカルコゲナイド材料の抵抗を減らすことを含む、請求項１３から１４のいずれか一項に記載の方法。
  17. 可変抵抗メモリセルの前記アレイが、選択コンポーネント及びストレージコンポーネントとして動作する単一のカルコゲナイド材料を含む自己選択メモリセルを含み、
    前記弱い閾値下電圧パルスを印加すること及び前記強い閾値下電圧パルスを印加することは、書き込み極性の反対の極性のそれぞれの電圧を印加することを含む、
    請求項１３から１４のいずれか一項に記載の方法。
  18. 可変抵抗メモリセルのアレイに結合されたニューラルメモリユニットコントローラによって、弱い学習イベントに応じて、前記アレイの可変抵抗メモリセルに第１の量の閾値下電圧パルスを印加することであって、
    前記第１の量の閾値下電圧パルスは、前記可変抵抗メモリセルの閾値電圧に、セット状態に関連付けられた電圧に向けてアナログ形態で弱い変化を引き起こして、弱いシナプス荷重の変化をもたらす、前記印加することと、
    可変抵抗メモリセルの前記アレイに結合された前記ニューラルメモリユニットコントローラによって、強い学習イベントに応じて、前記アレイの前記可変抵抗メモリセルに第２の量の閾値下電圧パルスを印加することであって、
    前記第２の量の閾値下電圧パルスは、前記可変抵抗メモリセルの前記閾値電圧に、前記セット状態に関連付けられた前記電圧に向けてアナログ形態で強い変化を引き起こして、強いシナプス荷重の変化をもたらす、前記印加することと
    を含む、方法。
  19. 閾値下電圧パルスが前記可変抵抗メモリセルを前記セット状態に到達させるまで、後続の学習イベントに応じて、後続の閾値下電圧パルスを前記可変抵抗メモリセルに印加することをさらに含む、請求項１８に記載の方法。
  20. 前記方法は、リセット状態に関連付けられた電圧と前記セット状態に関連付けられた前記電圧との間のアナログ値の範囲の前記閾値電圧を変化させることを含み、前記アナログ値の範囲のそれぞれは、シナプス荷重に対応している、請求項１９に記載の方法。

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