CN114762045A - 用于存取存储器单元的方法及系统 - Google Patents

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Abstract

本公开涉及一种用于读取存储器单元的方法，其包括以下步骤：将第一/第二/第三读取电压施加到多个存储器单元，其中所述第三读取电压具有相同于所述第一及第二读取电压的极性且至少施加到在所述第二读取电压的所述施加期间已被再编程为相反逻辑状态的存储器单元群组；检测响应于所述第一/第二/第三读取电压的施加而由所述多个存储器单元展现的第一/第二/第三阈值电压；及基于所述第一/第二/第三阈值电压，使第一或第二逻辑状态与所述多个存储器单元中的一或多个单元相关联。

Description

用于存取存储器单元的方法及系统
技术领域
本公开涉及用于存取存储器单元且更特定来说，用于读取具有不同极性的存储器单元的方法及系统。
背景技术
存储器装置用于许多电子系统中，例如移动电话、个人数字助理、膝上型计算机、数码相机及类似者。非易失性存储器在电源切断时保留其内容，这使其成为存储器装置中用于存储待在系统电源循环之后检索的信息的良好选择。
继续驱使更小且更具能量效率的装置已导致传统存储器装置的缩放问题。因此，存在对可潜在地规模小于传统存储器装置的存储器装置的当前需求。然而，规模小于传统装置的一些存储器技术可能经历相对较高错误率。
传统系统通常实施错误检测及校正机制以处置错误且防止系统崩溃、信息丢失或两者。然而，错误校正机制可能增加系统成本，占用存储器裸片上的空间，且增加用于从存储器准确地检索数据的时间量。对于用于具有高错误率的存储器系统的更大或更复杂错误校正系统来说，此类缺点可尤其显著。
因此，期望以简单方式降低存储器装置中的错误率，特别是减少读取错误。
附图说明
图1是说明可根据本公开读取的示范性存储器单元的示范性框图；
图2示意性地说明示范性存储器单元阵列的一部分；
图3示意性地说明运用存储器单元的负极性的单极性读取；
图4是展示由示范性存储器单元展现的较低及较高阈值电压的实验数据的曲线图；
图5A示意性地说明运用不同极性的单元的读取操作；
图5B是表示图5A的读取的效应的表；
图6A是说明响应于正极性读取而由多个存储器单元展现的阈值电压分布的曲线图；
图6B是说明响应于负极性读取而由多个存储器单元展现的阈值电压分布的曲线图；
图7示意性地说明根据本公开的实施例的存储器单元的读取序列；
图8A到8F是说明根据本公开的实施例的在读取序列期间由存储器单元展现的阈值电压分布的曲线图；
图9是说明根据本公开的实施例的读取序列的结果的表；
图10A是表示根据本公开的方法的步骤的流程图；
图10B是表示根据本公开的实施例的方法的步骤的流程图；及
图11展示包含根据本公开的存储器装置的系统的示意性框图。
具体实施方式
参考所述图式，本文中将公开用于存储器单元的改进读取的方法及系统。
非易失性存储器在电源切断时保留其内容，这使其成为用于存储待在系统电源循环之后检索的信息的良好选择。快闪存储器是一种类型的非易失性存储器，其可保留经存储数据且以非常快速存取时间为特性。此外，其可以块为单位擦除，而非一次擦除一个字节。存储器的每一可擦除块包括布置成行及列矩阵的多个非易失性存储器单元。每一单元耦合到存取线及/或数据线。可通过操纵存取线及数据线上的电压而编程及擦除单元。快闪存储器已建立完善且非常适合于大容量存储应用；然而，其性能不满足现今最苛刻的应用。例如3D交叉点(3D XPoint)存储器及自选择存储器(SSM)的新颖技术例如在存取时间及存取粒度方面具有更好性能(可以页、字或(原则上)甚至位粒度编程及读取数据)。运用缩放技术，在读取操作期间存取数据越来越具挑战性。
图1说明可根据本公开写入及读取的示范性存储器单元100的框图。
在图1中所说明的实施例中，存储器单元100包含在存取线104与106之间的存储材料102。存取线104、106将存储器单元100与写入到存储器单元100且读取存储器单元100的电路系统142电耦合。术语“耦合”可指代直接地或间接地物理、电及/或通信连接的元件，且可在本文中与术语“连接”互换地使用。物理耦合可包含直接接触。电耦合包含允许组件之间的电流量及/或信令的接口或互连件。通信耦合包含使组件能够交换数据的连接，包含有线及无线连接。
在一个实施例中，存储材料102包含展现记忆效应的自选择材料。自选择材料是能够在不需要单独选择器元件的情况下选择阵列中的存储器单元的材料。因此，图1将存储材料102说明为“选择器/存储材料”。如果用于存取存储器单元的电路系统可引起材料处于多种状态中的一者(例如，经由写入操作)且稍后确定经编程状态(例如，经由读取操作)，那么所述材料展现记忆效应。用于存取存储器单元(例如，经由读取及写入操作)的电路系统大体上称为“存取电路系统”，且下文参考存取电路系统143进行进一步论述。存取电路系统可通过引起存储材料102处于特定状态而将信息存储于存储器单元100中。存储材料102可包含例如硫属化物材料，例如Te-Se合金、As-Se合金、Ge-Te合金、As-Se-Te合金、Ge-As-Se合金、Te-As-Ge合金、Si-Ge-As-Se合金、Si-Te-As-Ge合金，或能够用作存储元件及选择器两者的其它材料，以能够寻址特定存储器单元且确定存储器单元的状态为何。因此，在一个实施例中，存储器单元100是包含单个材料层的自选择存储器单元，所述材料层充当用于选择存储器单元的选择器元件及用于存储逻辑状态(即，与单元的给定极性相关的状态)的存储器元件两者。
在一个实施例中，存储材料102是相变材料。相变材料可跨介于完全非晶态与完全结晶态之间的整个能谱在大体非晶态与大体结晶态之间电切换。在另一实施例中，存储材料102并非相变材料。在其中存储材料102并非相变材料的一个实施例中，存储材料能够在不改变相的情况下在两个或更多个稳态之间切换。存取电路系统143能够通过施加具有特定极性的电压以引起存储材料102处于所要稳态而编程存储器单元100。
在一个此实施例中，编程存储器单元100引起存储器单元100“阈值化”或经历“阈值事件”。当存储器单元阈值化时(例如，在编程电压脉冲期间)，所述存储器单元经历引起所述存储器单元响应于后续电压(例如，具有特定量值及极性的读取电压)的施加而展现特定阈值电压的物理变化。因此，编程存储器单元100可涉及施加给定极性的电压以引发编程阈值事件，此引起存储器单元100在相同或不同极性的后续读取电压展现特定阈值电压。在一个此实施例中，存储材料102是可通过引发阈值事件而编程的自选择材料(例如，非相变硫属化物材料或其它自选择材料)。
如下文进一步详细说明，在读取时此存储器单元的输出依据用于编程所述存储器单元的极性及用于读取所述存储器单元的极性而不同。例如，基于编程电压及读取电压两者的极性，存储材料102可响应于读取电压脉冲而展现“较低阈值电压”或“较高阈值电压”。在本公开的内容背景中，展现阈值电压意味着响应于将具有特定量值及极性的电压施加到存储器单元的端子，跨存储器单元存在近似等于阈值电压的电压。因此，阈值电压对应于在输入处施加以产生输出(即，查看单元的经确定电响应)所需的最小电压。换句话说，在本公开的内容背景中，动词“阈值化”意味着单元经历阈值事件，即，其响应于高于给定阈值的施加电压而具有电响应，因此展现特异阈值电压。
如上文所提及，存取线104、106将存储器单元100与电路系统142电耦合。存取线104、106可分别称为位线及字线。字线用于存取存储器阵列中的特定字且位线用于存取所述字中的特定位。存取线104、106可由以下者组成：一或多种金属，包含Al、Cu、Ni、Cr、Co、Ru、Rh、Pd、Ag、Pt、Au、Ir、Ta及W；导电金属氮化物，包含TiN、TaN、WN及TaCN；导电金属硅化物，包含硅化钽、硅化钨、硅化镍、硅化钴及硅化钛；导电金属硅氮化物，包含TiSiN及WSiN；导电金属碳氮化物，包含TiCN及WCN；或任何其它合适导电材料。
在一个实施例中，电极108安置于存储材料102与存取线104、106之间。电极108将存取线104、106与存储材料102电耦合。电极108可由以下者组成：一或多种导电及/或半导电材料，例如(举例来说)碳(C)、氮化碳(CxNy)；n掺杂多晶硅及p掺杂多晶硅；金属，包含Al、Cu、Ni、Cr、Co、Ru、Rh、Pd、Ag、Pt、Au、Ir、Ta及W；导电金属氮化物，包含TiN、TaN、WN及TaCN；导电金属硅化物，包含硅化钽、硅化钨、硅化镍、硅化钴及硅化钛；导电金属硅氮化物，包含TiSiN及WSiN；导电金属碳氮化物，包含TiCN及WCN；导电金属氧化物，包含RuO2；或其它合适导电材料。在一个实施例中，导电字线层可包含：任何合适金属，包含例如包含Al、Cu、Ni、Cr、Co、Ru、Rh、Pd、Ag、Pt、Au、Ir、Ta及W的金属；导电金属氮化物，包含TiN、TaN、WN及TaCN；导电金属硅化物，包含硅化钽、硅化钨、硅化镍、硅化钴及硅化钛；导电金属硅氮化物，包含TiSiN及WSiN；导电金属碳氮化物，包含TiCN及WCN；或另一合适导电材料。
再次参考电路系统142，根据实施例，存取线104、106将电路系统142通信地耦合到存储器单元100。电路系统142包含存取电路系统143及感测电路系统145。电路系统包含经电耦合以对经接收或经存储信息执行模拟或逻辑运算、输出信息及/或存储信息的电子组件。硬件逻辑是用于执行例如数据处理中涉及的逻辑运算的逻辑运算的电路系统。在一个实施例中，存取电路系统143将电压脉冲施加到存取线104、106以写入到存储器单元100或读取存储器单元100。术语“写入”及“编程”可互换地用于描述将信息存储于存储器单元中的动作。为了写入到存储器单元100，存取电路系统将具有特定量值及极性的电压脉冲施加到存取线104、106，存取线104、106可选择存储器单元100且编程存储器单元100。
在一个实施例中，存取电路系统143施加具有一个极性的脉冲以将存储器单元100编程为一种逻辑状态，且施加具有不同极性的脉冲以将存储器单元100编程为不同逻辑状态。接着，由于存储器单元的编程极性，存取电路系统143可区分不同逻辑状态。例如，在存储器读取的情况中，存取电路系统143将具有特定量值及极性的电压脉冲施加到存取线104、106，此导致感测电路系统145可检测到的电响应。检测电响应可包含例如检测以下中的一或多者：跨阵列的给定存储器单元的端子的电压降(例如，阈值电压)、通过给定存储器单元的电流及给定存储器单元的阈值事件。在一些情况中，检测存储器单元的阈值电压可包含：确定所述单元的阈值电压低于或高于参考电压，例如读取电压。存取电路系统143可基于对读取序列中的电压脉冲中的一或多者的电响应而确定存储器单元100的逻辑状态。
存储器单元100是存储器单元的一个实例。其它实施例可包含与图1中所说明的材料层相比具有额外或不同材料层(例如，在存储材料与存取线之间的薄电介质材料)的存储器单元。
图2展示根据实施例的存储器单元阵列200的一部分，其可包含例如图1的存储器单元100的存储器单元。存储器单元阵列200是三维交叉点存储器结构(3D X Point)的实例。存储器单元阵列200包含多个存取线204、206，其可相同于或类似于关于图1所描述的存取线104、106。存取线204、206可称为位线及字线。在图2中所说明的实施例中，位线(例如，存取线204)与字线(例如，存取线206)正交。存储材料202(例如图1的存储材料102)安置于存取线204、206之间。在一个实施例中，“交叉点”形成于位线、字线之间的相交点处。在位线及字线相交的处从位线与字线之间的存储材料202产生存储器单元。存储材料202可为硫属化物材料，例如上文关于图1所描述的存储材料102。在一个实施例中，存取线204、206由一或多种导电材料组成，例如上文关于图1所描述的存取线104、106。尽管图2中展示单个存储器单元层级或层，但存储器单元阵列200可包含多个存储器单元层级或层(例如，在z方向上)。一般来说，相交点定义存储器单元的地址。
图1及2说明存储器单元及阵列的实例。然而，可使用其它存储器单元结构及阵列，其中存储器单元展现依据编程及读取极性而变化的电响应。
图3示意性地展示编程及读取电压脉冲的极性可如何影响由例如图1的存储器单元100的存储器单元展现的阈值电压。更特定来说，图3是说明存储器单元的单极性读取的实例。
更特定来说，在图3的实例中，存储器单元300具有用于存取存储器单元300的端子302A、302B(分别标记为A及B)。在一个实施例中，端子A及B是存取线，例如图1的存取线104及106或图2的存取线204及206。存取电路系统(例如图1中所提及的存取电路系统143)可通过将具有特定量值及极性的电压施加到存储器单元的端子302A、302B而写入到存储器单元300或读取存储器单元300。例如，图3展示“正”编程脉冲304及“负”编程脉冲306。正编程脉冲指代具有“正极性”的编程脉冲，其还可称为“正向极性”。负编程脉冲是具有“负极性”的电压脉冲，其还可称为“反向极性”。编程脉冲是正还是负是基于施加到端子302A、302B的相对电压。如果施加到所述端子中的一者的电压更正于施加到所述端子的第二者的电压，那么可将电压脉冲定义为正。例如，参考图3，正电压脉冲可包含：施加到端子302A的正电压及施加到端子302B的负电压；施加到端子302A的正电压及施加到端子302B的0V(例如，电路接地或中性参考)；施加到端子302A的0V及施加到端子302B的负电压；施加到端子302A及302B两者的正电压，但其中施加到302A的电压大于施加到302B的电压；或施加到端子302A及302B两者的负电压，但其中施加到端子302A的电压大于施加到端子302B的电压。
在此实施例中，如果施加到端子302A的电压更负于施加到端子302B的电压，那么施加到存储器单元的端子的电压脉冲将为负。例如，负电压脉冲可包含：施加到端子302A的负电压及施加到端子302B的正电压；施加到端子302A的负电压及施加到端子302B的0V(例如，电路接地或中性参考)；施加到端子302A的0V及施加到端子302B的正电压；施加到端子302A及302B两者的负电压，但其中施加到302A的电压的量值大于施加到302B的电压的量值；或施加到端子302A及302B两者的正电压，但其中施加到302B的电压的量值大于施加到302A的电压的量值。
图3出于阐释性目的而展示关于端子302A、302B的“正”及“负”的特定定义，然而，实施例可不同地定义正及负。例如，实施例可将正编程脉冲定义为其中施加到端子302B的电压更正于施加到端子302A的电压的电压脉冲。
如上文所提及，存取电路系统可通过将具有特定量值及极性的电压施加到存储器单元而写入到所述单元且读取所述单元。在一个实施例中，存取电路系统可通过施加具有不同极性的电压而将不同值或逻辑状态写入到存储器单元。例如，存取电路系统可施加正编程脉冲(例如，正编程脉冲304)以写入一种逻辑状态，且施加负编程脉冲(例如，负编程脉冲306)以写入不同逻辑状态。
为便于参考，下文描述将正编程脉冲称为将“逻辑1”写入到存储器单元，且将负编程脉冲称为将“逻辑0”写入到存储器单元，但可采用不同惯例。例如，在一个实施例中，存取电路系统可施加负编程脉冲以写入逻辑1且施加正编程脉冲以写入逻辑0。根据本公开，单元可因此具有至少两种逻辑状态。
施加到存储器单元的电压是否编程所述单元取决于施加电压的量值及持续时间。例如，在一个实施例中，存取电路系统施加具有足以引起存储器单元阈值化的量值的编程脉冲，例如编程脉冲304或306。例如，在一个实施例中，存取电路系统可施加具有大于或等于由存储器单元展现的最高预期阈值电压的量值的电压。在一些实施例中，编程电压脉冲的持续时间是10ns到50ns。在一些实施例中，编程电压脉冲的持续时间是1ns到100ns。在一些实施例中，编程电压脉冲的持续时间是1ns到1μs。在一个实施例中，编程脉冲及读取脉冲的持续时间是相同的。
不同实施例可涉及施加不同形状的读取及写入电压脉冲。在图3中所说明的实施例中，编程脉冲304及306被展示为盒形脉冲(还称为矩形或方形脉冲)，且读取脉冲310、312被展示为斜坡脉冲。在一个实施例中，读取脉冲310、312斜坡上升或下降到读取电压量值(例如，在图3中所说明的实施例中，到-VTH High及-VTH Low)。在实际实施方案中，根据实施例，电压脉冲可具有前缘或后缘。其它实施例可施加具有例如三角形(例如，斜坡脉冲)、梯形、矩形、盒形及/或正弦形状的写入及读取脉冲。因此，用于存取存储器单元的电路系统可施加具有多种形状及持续时间的编程脉冲，所述编程脉冲足以引起存储器单元阈值化成所要状态。换句话说，本公开不受写入及读取电压的特定形状限制。
读取存储器单元的方法涉及将具有单个极性的电压脉冲施加到存储器单元。例如，如上文所提及，图3展示单极性读取的实例。在一个此实施例中，存取电路系统将具有仅单个特定极性的电压脉冲施加到存储器单元。感测电路系统可检测给定存储器单元对单极性脉冲的电响应。在图3中所说明的实例中，读取存储器单元300涉及施加负电压脉冲，例如负读取脉冲310及312。尽管图3说明负读取脉冲310、312，但存取电路系统还可执行仅使用正电压脉冲来执行单极性读取的单极性读取。
如果读取电压脉冲具有不同于编程脉冲的极性，例如在正编程脉冲304及负读取脉冲310的情况中，那么存储器单元展现具有较高量值的阈值电压(-VTH High)。在一个此实施例中，如果读取电压脉冲具有相同于编程脉冲的极性，那么存储器单元展现具有较低量值的阈值电压(-VTH Low)。在图3中所说明的实施例中，因为读取电压脉冲为负，所以结果阈值电压的极性为负。因此，当执行单极性读取时，在存储器单元处于一种逻辑状态时，存储器单元展现具有较高量值的阈值电压(例如，|-VTH High|)，且在存储器单元处于另一逻辑状态时，其展现具有较低量值的阈值电压(|-VTH Low|)。因此，存取电路系统可基于存储器单元是展现较高还是较低量值阈值电压而确定给定单元的逻辑状态。
图4是展示具有较高及较低量值的示范性阈值电压的曲线图。曲线图包含响应于不同编程电流的施加而从存储器单元收集的实验数据(阈值电压)。因此，曲线图的x轴是编程电流的量值(绝对值)且曲线图的y轴是响应于编程电流的结果阈值电压的量值(绝对值)。如上文所提及，取决于编程极性及读取极性，由存储器单元展现的阈值电压量值将较高(例如，VTH High)或较低(例如，VTH Low)。图4的曲线图展示存储器单元针对编程电流范围展现较高及较低阈值电压。此曲线图还展示较高及较低阈值电压实际上为电压范围。例如，在所说明实例中，较高阈值电压量值320是丛聚在大约5.6V的量值范围。类似地，在所说明实例中，较低阈值电压量值322是近似以4.7V为中心的较低量值范围。在此实例中，较低及较高阈值电压量值的范围通过窗口分离。
阈值电压量值范围之间的窗口可影响可靠地写入到存储器单元及读取存储器单元的能力。如果阈值电压范围之间的窗口足够大(例如，如果阈值电压范围充分地隔开)，那么存取电路系统可能够响应于单极性读取而可靠地区分逻辑1与逻辑0。例如，如果阈值电压范围充分地隔开，那么存取电路系统可能够通过施加近似在低阈值电压与高阈值电压之间的中点处(例如，如图4中的约5.1V)的单个读取电压而准确地读取存储器单元。在一个此实例中，施加在低阈值电压与高阈值电压之间的中点处的单个读取电压将引起用负编程脉冲306编程的存储器单元阈值化，但用正编程脉冲304编程的存储器单元未阈值化。因此，存取电路系统可通过确定哪些存储器单元响应于所述单个读取电压而阈值化来区分存储器单元的逻辑状态。然而，如果阈值电压范围之间的窗口较小，或如果阈值电压范围重叠，那么可能难以运用单极性读取可靠地区分逻辑1或0。
下文是特定参考图5A到5B及图6A到6B对单元分布的进一步重要性质的详细描述。
图5A及5B说明运用不同极性的单极性读取的效应。图5A是说明运用正电压或负电压的单极性读取的示意图。类似于图3，图5A展示具有两个端子502A、502B的存储器单元500。还类似于图3，图5A说明正编程脉冲504及负编程脉冲506。图5A与图3的不同之处在于，其展示在正及负编程脉冲之后的正及负读取的效应。明确来说，图5A展示正读取脉冲514及负读取脉冲516。应注意，尽管说明不具有特定脉冲形状的读取脉冲514、516，但所述脉冲可为任何合适脉冲形状，例如上文关于图3所论述的脉冲形状，且本公开不受经施加读取电压的趋势限制。还应注意，图3及下文描述涉及单极性脉冲(针对给定读取，正读取脉冲或负读取脉冲，而非正脉冲及负脉冲两者)。
当施加电压及编程电压具有相同极性时，阈值电压的量值为低。例如，在图5A中所说明的实施例中，正编程脉冲504其后接着正读取脉冲514导致VTH Low1。类似地，负编程脉冲506其后接着负读取脉冲516导致-VTH Low2。当施加电压及编程电压具有不同极性时，阈值电压的量值为高。例如，在图5A中所说明的实施例中，正编程脉冲504其后接着负读取脉冲516导致-VTH High1。负编程脉冲506其后接着正读取脉冲514导致VTH High2。
较高及较低阈值电压的量值可变化。例如，在图5A中所说明的实例中，VTH High1可不同于VTH High2。例如，存储器单元展现基于编程及读取脉冲的极性而不同的不同高阈值电压量值。明确来说，当用负电压(例如，负读取脉冲516)读取时由给定存储器单元展现的较高阈值电压量值不一定相同于在用正电压(例如，正读取脉冲514)读取时由所述单元展现的较高阈值电压量值。类似地，存储器单元可展现基于编程及读取脉冲的极性而不同的不同较低阈值电压量值。明确来说，当用正电压(例如，正读取脉冲514)读取时由给定存储器单元展现的较低阈值电压量值不一定相同于在用负电压(例如，负读取脉冲516)读取时由所述单元展现的较低阈值电压量值。
在另一实例中，高阈值电压量值大体上相同，而与编程及读取脉冲的极性无关。类似地，低阈值电压量值可大体上相同，而与编程及读取脉冲的极性无关。如下文论述，当用相同极性进行读取时，高及低阈值电压量值还可在存储器单元间有所不同。例如，定位于晶片上的不同位置处的存储器单元可具有不同的低及高阈值电压。因此，归因于例如读取极性及存储器单元变异，较高或较低阈值电压的量值可能存在变异。无论高及低阈值电压的变异如何(例如，归因于编程/读取极性或存储器单元变异)，给定存储器单元可展现高阈值电压及低阈值电压，其中高阈值电压的量值大于低阈值电压的量值。
图5B是说明图5A中所说明的单极性读取的结果的表。图5B的表展示根据图5A中所说明的实施例，来自存储器单元的读取输出如何依据读取及写入极性而变化。左边的列是施加到存储器单元500的端子502A、502B的编程极性。在图5B的表中，VA指代施加到端子A(502A)的电压且VB指代施加到端子B(502B)的电压。因此，展示其中相对于端子502A的编程极性为正(VA>VB)的情况及其中相对于端子502A的编程极性为负(VB>VA)的情况。
中间列展示当读取电压脉冲的极性为正时的阈值电压，且右列展示当读取电压脉冲的极性为负时的阈值电压。如上文所说明，当编程及读取脉冲的极性相同时，输出电压的量值为低(例如，|VTH Low1|或|-VTH Low2|)。当编程及读取脉冲的极性不同时，输出电压的量值为高(例如，|-VTH High1|或|VTH High2|)。例如，当较高阈值电压具有5.7V的量值且较低阈值电压具有4.7V的量值时，正编程脉冲其后接着正读取脉冲导致4.7V的阈值电压。正编程脉冲其后接着负读取脉冲导致-5.7V。负编程脉冲其后接着正读取脉冲导致5.7V的阈值电压。负编程脉冲其后接着负读取脉冲导致-4.7V的阈值电压。因此，根据实施例，读取的输出的量值及正负号取决于编程电压的极性及读取电压的极性。
图6A及6B包含将阈值电压量值的范围展示为分布的曲线图。图6A的曲线图说明响应于正极性读取的阈值电压量值分布。图6B的曲线图说明响应于负极性读取的阈值电压量值分布。在图6A及6B中所说明的实施例中，阈值电压量值(|VTH|)的分布是常态(例如，高斯(Gaussian))。如上文所提及，出于阐释性目的，图6A及6B采用假定存取电路系统施加正编程脉冲以将单元编程为逻辑1且施加负编程脉冲以将单元编程为逻辑0的特定编程惯例。然而，另一实施例可采用相反编程惯例(例如，正编程脉冲可导致逻辑0且负编程脉冲可导致逻辑1)。
参考图6A的曲线图，线638展示当用正电压脉冲读取时，由经编程具有逻辑1的存储器单元展现的阈值电压量值分布。因此，在图6A及6B中所说明的编程惯例下，线638展示由用具有相同极性的电压脉冲编程及读取的存储器单元展现的阈值电压量值分布。因此，线638说明较低阈值电压量值分布。线640展示由经编程具有逻辑0且用正电压脉冲读取的存储器单元展现的阈值电压量值分布。因此，在图6A及6B中所说明的编程惯例下，线640展示由用具有不同极性的电压脉冲编程及读取(例如，用负电压脉冲编程且用正电压脉冲读取)的存储器单元展现的阈值电压量值分布。因此，线640说明较高阈值电压量值分布。
参考图6B的曲线图，根据实施例，线634展示当用负电压脉冲读取由经编程具有逻辑0的存储器单元展现的阈值电压分布。因此，在图6A及6B中所说明的编程惯例下，线634展示由用具有相同极性的电压脉冲编程及读取的存储器单元展现的阈值电压分布。因此，线634说明较低阈值电压分布。线632展示当用负电压脉冲读取时由经编程具有逻辑1的存储器单元展现的阈值电压分布。因此，在图6A及6B中所说明的编程惯例下，线632展示由用具有不同极性的电压脉冲编程及读取(例如，用正电压脉冲编程且用负电压脉冲读取)的存储器单元展现的阈值电压量值分布。因此，线632说明较高阈值电压量值分布。
如上文所提及，较高及较低阈值电压分布通过窗口分离。例如，图6A的曲线图展示在第50个百分数处，分布638及分布640通过窗口642分离。类似地，图6B的曲线图展示在第50个百分数处，分布634及分布632通过窗口636分离。在实施例中，取决于相对分布，窗口642及636可相同或不同。图6A及6B的曲线图还展示较低阈值电压量值及较高阈值电压量值的分布可重叠，尤其是在分布的尾部处。例如，图6A的曲线图展示其中分布638及640重叠的阈值电压量值范围。类似地，图6B的曲线图展示其中分布632及634重叠的阈值电压量值范围。重叠可能归因于例如个别存储器单元的材料组合物或尺寸的局部变异而发生。因此，当执行单极性读取时，尝试读取落入分布重叠内的存储器单元的存取电路系统可能错误地将逻辑1的单元读取为逻辑0，或反之亦然。在一些情况中，错误校正机制可检测或校正此类错误。然而，如果分布重叠是显著的，那么依赖于错误校正机制来处置错误可为不切实际的。
上文描述已展示单元分布的重要性质。特定来说，阈值电压范围可因此在特定区中重叠，特别是在分布的尾部处。如之前所提及，理想上，所有存储器单元针对相同逻辑状态应以相同(标称)电阻率(及因此相同阈值电压)为特征。然而，由于编程为相同逻辑状态的不同单元因子种因素而展现不同电阻率值，因此每一逻辑状态实际上与相应电阻率分布(通常为高斯型分布)相关联，且因此与相应阈值电压分布或范围相关联。
为了评定自选择存储器(SSM)单元(例如，包括例如硫属化物材料的自选择存储器材料的存储器单元，自选择材料充当选择元件及存储元件两者)的逻辑状态，实行旨在评定SSM单元的阈值电压属于哪一阈值电压分布的读取操作。例如，可将读取电压施加到SSM单元，且基于响应于所述读取电压的电流(的存在或不存在)、取决于SSM单元的阈值电压的电流(的存在或不存在)来评定SSM单元的逻辑状态。应理解，当将电压差施加于单元的两个端子之间时，所述单元阈值化(例如，其变得导电)。
根据本公开，甚至在阈值电压分布重叠时，有利读取序列仍能够正确地读取存储于存储器单元中的值。以此方式，所公开的实施例允许扩大用于读取操作的感测窗口(即，由逻辑“1”及逻辑“0”产生的电压之间的差)，从而提供存储器单元的逻辑状态的更准确确定且因此降低错误率。
如上文所提及，当施加电压及编程电压具有相同极性时，阈值电压的量值为低。例如，根据图7中所说明的本公开的实施例，正编程脉冲704(对应于逻辑状态“1”)导致VTH Low1，例如，如关于图5A及5B所描述。在至少一些情况中，可通过施加正读取脉冲714(例如，每当存储器单元在用正读取脉冲714加偏压时阈值化时)确定逻辑状态“1”，从而导致所述VTHLow 1。当施加电压及编程电压具有不同极性时，阈值电压的量值为高。例如，当以正极性读取时，负编程脉冲706(对应于逻辑状态“0”)导致VTH High 1。因此，处于逻辑状态“0”的单元在用正读取脉冲714加偏压时未阈值化。归因于分布重叠(例如，参见图6A)，处于逻辑状态“1”的一些单元在用正读取脉冲714加偏压时未阈值化且因此与处于逻辑状态“0”的单元无法区分开。此外，读取电压的形状可根据需要或情境而变化(例如，其可为斜坡、方形脉冲及类似者)。
根据图7的实施例，施加到多个单元的第一读取脉冲(例如施加到单元700的第一读取脉冲714)的量值低于具有相同于第一读取脉冲714的极性的第二读取脉冲716的量值。换句话说，图7类似于图5A，唯图7展示其中读取序列中的第一施加电压714为正且其后接着第二正读取电压716的读取序列除外。如下文更详细公开，随后施加具有相同于第一读取脉冲及第二读取脉冲的极性的第三脉冲718。即使本公开提及其中将三个连续正读取脉冲施加于用正及/或负读取脉冲编程的单元上的实施例，还可使用三个连续负读取脉冲。此外，用正编程脉冲704其后接着正读取脉冲716编程存储器单元导致VTH Low 2，且用正编程脉冲704其后接着正读取脉冲718编程存储器单元导致VTH Low 3。同样地，用负编程脉冲706其后接着正读取脉冲716编程存储器单元导致VTH High 2，且用负编程脉冲706其后接着正读取脉冲718编程存储器单元导致VTH High 3。图7中所描绘的读取脉冲之间的比例仅用于阐释性目的且是非限制性实例。
如下文论述，存取电路系统可基于存储器单元对读取电压的施加的电响应而确定存储器单元的逻辑状态。根据本公开，施加具有合适量值的第一读取脉冲(例如图7的脉冲714)使存取电路系统能够确定编程电压是否为正(例如，对应于逻辑“1”状态)，或为不确定的。在一个此实施例中，如果存取电路系统基于第一读取脉冲确定编程极性是不确定的，那么存取电路系统可施加后续读取脉冲以解决不确定性。以此方式，施加具有合适量值的后续读取脉冲使存取电路系统能够区别用正电压(例如，对应于逻辑“1”状态)编程的存储器单元与用负电压(例如，对应于逻辑“0”状态)编程的存储器单元，如关于图8A到8F更详细地论述。
例如，感测电路系统检测多个存储器单元对施加电压的电响应。感测电路系统可检测跨阵列的给定存储器单元的端子的电压降(例如，阈值电压)、通过给定存储器单元的电流及给定存储器单元的阈值事件中的一者。在一个实施例中，检测存储器单元的阈值电压可包含：确定单元的阈值电压低于或高于参考电压。基于电响应，存取电路系统可确定存储器单元的逻辑状态或确定状态是不确定的。在其中感测电路系统待检测通过给定存储器单元的电流的一个实施例中，存取电路系统待基于检测电流响应于施加电压而大于或低于阈值电流(即，基于所述电流的存在或不存在)(所述响应取决于单元的阈值电压)而确定给定存储器单元处于逻辑状态。在一个实施例中，阈值事件使所述单元(例如，非相变硫属化物自选择存储器材料)从高电阻率状态切换到低电阻率状态，从而导致大于或等于阈值电流的电流。在一个实施例中，阈值电流在1μA(微安)到10μA的范围内。然而，取决于例如存储材料的性质(例如，存储材料的导电性)，其它实施例可具有低于1μA或高于10μA的阈值电流。
图8A到8F及对应描述说明根据本公开的实施例，存取电路系统可如何使用例如图7中所展示的序列的读取序列读取存储器单元。更特定来说，图8A到8F是说明根据本公开的实施例，在读取的执行期间由存储器单元展现的阈值电压分布的曲线图。
参考图8A，曲线图说明分别由经编程具有逻辑1及逻辑0的存储器单元展现的阈值电压的分布801、803。在图8A中所说明的实施例中，分布801是针对用正极性编程及读取的存储器单元。分布803是针对用负极性编程且用正极性读取的存储器单元。因此，点802及804是用正电压编程为逻辑1且用正电压读取的两个不同存储器单元的阈值电压。点806及点808是用负电压编程为逻辑0且用正电压读取的两个其它存储器单元的阈值电压。
图8B说明读取序列中的第一读取电压(VDM1，其可对应于图7的脉冲714的电压)的施加。在所说明实施例中，根据本公开的读取序列，第一读取电压VDM1具有正极性，且因此与用正电压编程为逻辑1的存储器单元“同调”。第一读取电压VDM1的量值被选择为低于编程为“0”逻辑状态的单元的预期最低阈值电压量值，例如，低于分布803中的单元的最低阈值电压。存储器单元展现对第一电压的电响应，即，存储器单元可响应于VDM1而阈值化或未阈值化。给定存储器单元是否响应于VDM1而阈值化取决于存储器单元是被编程为逻辑1还是逻辑0，及存储器单元是否展现在分布之间的重叠范围内的阈值电压。根据本公开，如果施加电压具有大于存储器单元的阈值电压的量值，那么所述存储器单元响应于所述施加电压而阈值化。明确来说，参考图8B，多个存储器单元可基于其对第一电压的响应而分组，包含：经编程具有逻辑1的响应于第一电压而阈值化的存储器单元(例如，包含对应于数据点802的单元的存储器单元群组)；经编程具有逻辑0的未响应于第一电压而阈值化的存储器单元(例如，所有分布803，包含点806及808)；及经编程具有逻辑1但未响应于第一电压而阈值化的存储器单元(例如，包含对应于点804的单元的存储器单元群组，即，展现落入分布的重叠内的阈值电压的单元)。
在一个此实施例中，VDM1具有极性及量值以正确地识别响应于VDM1而阈值化的逻辑1存储器单元。例如，VDM1的量值足够高以引起对应于点802的存储器单元阈值化，且因此使存取电路系统能够正确地读取逻辑1。如所说明，VDM1足够高以引起落入分布的范围810(例如，分布801的较低部分)内的存储器单元阈值化，且因此使存取电路系统能够将所述存储器单元读取为逻辑1。
除正确地确定在范围810内的所有存储器单元为逻辑1之外，VDM1的施加还刷新或加强存储于阈值化的存储器单元中的数据。在一个此实施例中，范围810内的存储器单元响应于第一电压而被加强，因为所述存储器单元经历阈值事件，且因此第一电压的施加具有编程效应。在一个此实例中，读取极性与阈值化的单元的编程极性同调，因此读取脉冲及对应阈值事件具有相同于编程已存储于存储器单元中的相同逻辑状态的写入脉冲的效应。因此，在一个实施例中，VDM1的施加还能够刷新响应于第一电压而阈值化的存储器单元，此可防止阈值化存储器单元的状态的漂移。
未响应于第一电压VDM1而阈值化的存储器单元可为编程为逻辑0的存储器单元，或为编程为逻辑1的展现具有高于VDM1的量值的阈值电压的存储器单元(例如，展现落入分布的重叠内(在分布801的高尾部中，包含点804)的阈值电压量值的存储器单元)。在所说明实例中，VDM1具有低于分布803的所有阈值电压的量值的量值(例如，低于由线803界定的范围的预期最低量值的量值)。因此，在所说明实施例中，编程为逻辑0的存储器单元(包含对应于数据点806及808的存储器单元)未响应于VDM1而阈值化。因此，在执行单个读取的系统中，对应于点804的存储器单元将可能被错误地读取为逻辑0。根据本公开的实施例，存取电路系统确定非阈值化存储器单元仅响应于VDM1的逻辑状态是不确定的。接着，有利地根据本公开，存取电路系统基于读取序列(即，基于存储器单元对VDM1及对具有相同极性的后续施加电压的响应)而确定此类存储器单元的逻辑状态。
图8C展示根据本公开的读取序列中的VDM1(即，第一读取电压)的结果(有目的地隐藏范围830中的已阈值化的单元的数据点，因为其逻辑状态已被明确确定为“1”)。在施加VDM1之后，存取电路系统能够基于对VDM1的电响应而确定阵列的给定存储器单元是否处于第一逻辑状态(例如，在所说明实例中，逻辑1)或给定存储器单元的逻辑状态是否为不确定的。因此，存取电路系统确定响应于VDM1而阈值化的存储器单元(例如，在范围830中、对应于图8B的范围810的存储器单元)是逻辑1。存取电路系统还确定未响应于VDM1而阈值化的存储器单元(例如，在范围832中的存储器单元)可能为逻辑1或逻辑0中的任一者，且因此具有不确定的逻辑状态。
在一个实施例中，存取电路系统进一步经配置以施加后续读取电压来区别实际上为逻辑0的存储器单元与为逻辑1的存储器单元(例如，在分布801的高尾部中的逻辑1单元)。
根据本公开，施加具有相同于VDM1的极性及不同于VDM1的量值的第二读取电压。图8D说明响应于第二读取电压(指示为VDM2)的阈值电压分布。如上文所论述，如果用相同极性编程及读取存储器单元，那么其展现具有在较低分布中的量值的阈值电压。因此，用正电压编程为逻辑1且接着用正电压读取的存储器单元展现具有落入较低范围内的量值的阈值电压。用负电压编程为逻辑0且接着用正电压读取的存储器单元展现具有在较高范围内的量值的阈值电压。
如上文所论述，存取电路系统能够响应于第一读取电压而确定在范围810内的存储器单元是逻辑1。因此，因为存取电路系统已确定在范围810内的此类存储器单元的逻辑状态，所以存取电路系统可从第二读取电压遮蔽(例如，屏蔽)所述存储器单元。如果存取电路系统从电压遮蔽存储器单元，那么存取电路系统不会将此电压施加到所述存储器单元，如图8C及8D中所展示。在实施例中，遮蔽单元对应于切断(即，接地)对应数字线。因此，在一些实例中，可在后续步骤中遮蔽已被确定为处于逻辑状态1的存储器单元。
因此，图8D说明本公开的读取序列中的第二读取电压VDM2的施加。在所说明实施例中，根据图7的序列，第二电压还具有正极性，且因此与用正电压编程为逻辑1的存储器单元“同调”。VDM2的量值被选择为高于编程为“1”逻辑状态的单元的预期最高阈值电压量值，例如，高于在分布801中的单元的最高阈值电压。如前述，存储器单元展现对第二电压的电响应，即，存储器单元可响应于VDM2而阈值化或不阈值化。给定存储器单元是否响应于VDM2而阈值化取决于存储器单元是编程为逻辑1还是逻辑0，及存储器单元是否展现在分布之间的重叠范围内(例如，被包括在VDM1与VDM2之间)的阈值电压。应理解，在此操作中不关注在先前步骤中已遮蔽的可能单元；例如，检测响应于第二读取电压的施加由多个存储器单元展现的第二阈值电压应希望检测未遮蔽存储器单元的第二阈值电压。如果施加电压具有大于经展现阈值电压的量值，那么存储器单元响应于所述施加电压而阈值化。明确来说，参考图8D，多个存储器单元可基于其对第二电压的响应而分组，包含：经编程具有逻辑1的响应于第二电压而阈值化的存储器单元(例如，包含对应于数据点804的单元的存储器单元群组，即，展现落入分布的重叠内的阈值电压的单元)；经编程具有逻辑0的响应于第二电压而阈值化的存储器单元(例如，包含对应于点808的单元的存储器单元群组)；及经编程具有逻辑0的未响应于第二电压而阈值化的存储器单元(例如，包含在分布803的高部分中、对应于点806的单元的存储器单元)。
在一个此实施例中，VDM2因此具有极性及量值以正确地识别未响应于所述VDM2而阈值化的逻辑0存储器单元。VDM2的量值足够高以引起经编程具有逻辑1的所有存储器单元(即，包含点804的单元群组)阈值化，以及引起包含点808的单元群组阈值化，但足够低以引起经编程具有逻辑0的一些存储器单元(例如，包含图8D中的点806、落入范围820内的单元群组)未阈值化且因此使存取电路系统能够针对这些后者单元正确地读取逻辑0。换句话说，第二读取电压VDM2足够低以引起落入分布的范围820(例如，分布803的较高部分)内的存储器单元未阈值化，且因此使存取电路系统能够将所述存储器单元读取为逻辑0。
因此，响应于第二读取电压VDM2而阈值化的存储器单元可为编程为逻辑1的存储器单元，或为编程为逻辑0的展现具有低于VDM2的量值的阈值电压的存储器单元(例如，展现落入分布的重叠内的阈值电压量值的存储器单元)。在所说明实例中，VDM2具有高于分布801的所有阈值电压的量值的量值(例如，高于由线801界定的范围的预期最高量值的量值)，使得编程为逻辑1的所有存储器单元响应于VDM2而阈值化。同时，编程为逻辑0但展现在分布803的低尾部上的阈值电压的存储器单元(例如，包含对应于点808的单元的单元群组)可响应于VDM2而阈值化。根据本公开，存取电路系统确定此类阈值化存储器单元响应于VDM2的逻辑状态是不确定的。
如图8D中所展示，在施加VDM2之后，存取电路系统因此能够确定阵列的给定存储器单元是否处于第二逻辑状态(例如，在所说明实例中，如存储器单元820的逻辑0)，或给定存储器单元的逻辑状态是否基于对VDM2的电响应而为不确定的(即，可为逻辑1或逻辑0中的任一者的单元)。
因为存取电路系统已确定在范围820内的存储器单元的逻辑状态，所以存取电路系统可从后续读取电压遮蔽(例如，屏蔽)所述存储器单元。如果存取电路系统从电压遮蔽存储器单元，那么存取电路系统不会将后续电压施加到所述存储器单元，如图8E及8F中所展示。在实施例中，遮蔽单元对应于切断(即，接地)对应数字线。因此，在一些实例中，可在后续步骤中遮蔽已被确定为处于逻辑状态1的存储器单元。
如图8E中所展示，除正确地确定在范围820内的所有存储器单元是逻辑0之外，VDM2的施加还引起最初经编程具有逻辑0且具有具低于VDM2的量值的阈值电压的单元(即，在重叠范围内、包含点808的单元)切换逻辑状态，即，再编程具有相反逻辑状态1。以此方式，再编程具有以相反逻辑状态(即，在所说明实例中，具有逻辑状态1)的此类单元具有现在低于分布803的(即，最初经编程具有逻辑0的所有单元的)最低阈值电压且还低于经编程具有逻辑1且在重叠范围内的单元群组(即，包含点804的单元群组)的最低阈值电压的阈值电压。
换句话说，一些存储器单元响应于VDM2的施加而阈值化且改变逻辑状态(例如，包含点808的单元群组)。事实上，因为第二读取电压VDM2的极性不同于用于编程包含点808的存储器单元群组的极性，所以VDM2的施加引起所述存储器单元从逻辑0变为逻辑1。因此，在VDM2的施加之后，存取电路系统再编程所述存储器单元。因此，在被再编程之后，当用正读取电压读取时，经切换单元展现较低阈值电压，特定来说类似于原始分布801的较低尾部的阈值电压，且因此与此分布801的最高部分良好分离(即，与包含点804的单元群组良好分离，如图8E中所展示)。
根据本公开，接着，存取电路系统经配置以施加后续第三读取电压VDM3以区别实际上编程为逻辑0的存储器单元与编程为逻辑1的存储器单元，如图8F中所说明。
第三读取电压VDM3具有相同于第一读取电压VDM1及第二读取电压VDM2的极性以及不同于第一读取电压VDM1及第二读取电压VDM2的量值。图8F说明响应于所述第三读取电压的阈值电压的分布。如上文所论述，如果用相同极性编程及读取存储器单元，那么其展现具有在较低分布中的量值的阈值电压。因此，在第二读取电压VDM2的施加之后已被再编程为逻辑1且接着用第三正电压VDM3读取的存储器单元(例如，最初用负编程脉冲编程为在逻辑0分布的低范围内的存储器单元，例如单元808)展现具有落入较低范围内的量值的阈值电压。更特定来说，由于此类经再编程单元最初属于最初经编程具有逻辑0的分布803的最低部分(即，尾部)，因此这些经切换单元的阈值电压的量值现在低于最初经编程具有逻辑1的单元的剩余未屏蔽群组(即，在重叠范围内、包含点804的单元群组，其在分布801的尾部上)的最低预期电压。出于此原因，经切换单元不再属于分布的重叠区且可容易用第三读取电压进行读取。事实上观察到，重叠区大体上在单元分布的尾部处，使得具有合适量值的第一及第二电压的施加以及其逻辑状态已经确定的单元的后续遮蔽允许读取必须确定其状态的剩余单元的良好分离分布。应理解，在此操作中不关注在先前步骤中已遮蔽的可能单元；例如，检测响应于第三读取电压的施加而由多个存储器单元展现的第三阈值电压应希望检测未遮蔽存储器单元的第三阈值电压。
第三读取电压具有高于经切换单元(即，在其已在施加第二读取电压VDM2时再编程之后的最初处于第二逻辑状态或逻辑状态0的存储器单元，例如包含点808的经切换群组)的阈值电压的最高预期量值且低于最初经编程具有逻辑1的剩余单元群组(即，包含点804的群组)的最低预期电压的量值。在所说明实施例中，根据图7的序列，第三电压还具有正极性，且因此与用正电压再编程为逻辑1的存储器单元“同调”。如前述，存储器单元展现对第三电压的电响应，即，存储器单元可响应于VDM3而阈值化抑或不阈值化。在此情况中，给定存储器单元是否响应于VDM3而阈值化取决于在第二读取电压VDM2的施加期间，存储器单元是否已切换其逻辑状态。明确来说，参考图8F，存储器单元可基于其对第三电压的响应而分组，包含：已再编程具有逻辑1的响应于第三电压而阈值化的存储器单元(例如，包含对应于数据点808的单元的存储器单元)，因为此类单元现在已具有其量值低于VDM3的量值的阈值电压；及最初经编程具有逻辑1的未响应于第三电压而阈值化的存储器单元(例如，包含点804的存储器单元群组)。
在一个此实施例中，VDM3具有极性及量值以正确地识别响应于所述VDM3而阈值化的单元，且使所述单元与恰当逻辑状态0相关联(因为此类单元已在第二读取电压的施加之后从逻辑0再编程为逻辑1)。VDM3的量值足够高以引起所有经再编程存储器单元阈值化，但足够低以引起最初经编程具有逻辑1的一些存储器单元(例如，对应于点804的单元)未阈值化，且因此使存取电路系统能够针对这些后者单元正确地读取逻辑1。
换句话说，如图8F中所展示，在施加VDM3之后，存取电路系统能够基于对VDM3的电响应而确定阵列的给定存储器单元是否处于第一逻辑状态(例如，在所说明实例中，逻辑1)，或给定存储器单元是否处于第二逻辑状态(例如，在所说明实例中，逻辑0)。因此，响应于第三电压VDM3而阈值化的存储器单元是最初编程为逻辑0的存储器单元，且存取电路系统确定此类阈值化存储器单元响应于VDM3的逻辑状态是0，而未响应于VDM3而阈值化的单元的状态是1。
因此，根据本公开的读取序列，可以降低的错误率读取多个单元，因为由于施加具有相同极性及适当量值的三个后续脉冲而避免重叠区中的读取且增强单元分布之间的窗口。
所有上述概念还可应用于三个负读取脉冲的序列，其中负极性读取脉冲导致负阈值电压。此外，如之前所说明，在此情况中，逻辑0存储器单元的阈值电压量值分布将低于逻辑1存储器单元的阈值电压量值分布；因此，本公开的所有其它概念在已作必要修正时适用。
图9的表是说明根据图8A到8F的描述的读取序列的结果的图表。图表包含编程为逻辑1或逻辑0的存储器单元的四个行，此类行对应于其中根据本公开，通过读取操作理想地细分单元分布的部分。左边第一列中的“1”指代最初编程为逻辑1(例如，用正编程电压)的存储器单元，且“0”指代最初编程为逻辑0(例如，用负编程电压)的存储器单元。表的剩余列指示根据本公开，存储器单元是否响应于读取电压而阈值化。
根据本公开的实施例，通过将恰当读取电压VDMi(i＝1、2及3)定义为对应于在读取电压的施加期间切换的位(即，读取单元)的确定数目而获得所述读取电压的选择。就此来说，可使用经配置以考量在读取期间经历阈值事件的单元的数目的每码字计数器。在此情况中，在读取操作中，施加电压斜坡，使得偏压电压从起始读取电压(例如，接地零电压)增加，直到如通过计数器计数的经切换位的数目达到先前存储且对应于读取电压的适当量值的预定值。
例如，根据此实施例，如果经编程具有逻辑1的单元的总数目为J且经编程具有逻辑0的单元的总数目为K，那么第一读取电压对应于在特定时间内施加的斜坡，直到经切换位的数目等于aJ，其中a是a<1且是根据需要及情境而选择(例如，以使得不达到重叠区的方式来选择)；斜坡的此第一部分对应于第一读取电压。接着，斜坡继续直到所读取的经切换位的数目等于J+bK，其中b<1且是根据需要及情境而选择；因此，斜坡的此第二部分对应于第二读取电压。接着，在给定时间之后，施加新斜坡且使其从起始读取电压(例如，从零电压)增加，直到所读取的经切换位的数目等于预设值(考量已再编程为相反逻辑状态的单元)。此新斜坡对应于第三读取电压。在一些实施例中，第一及第二读取电压独立于经切换位计数施加，且仅第三读取使用增加的斜坡电压，直到处于预定义状态的位(包含在第一读取及/或第二读取期间确定为处于预定义状态的位)的计数与码字中存储为处于所述状态的位的数目相匹配。
换句话说，根据此实施例，由于计数器，比较所读取的单元的数目与经存储阈值，使得基于所读取的单元的数目来执行读取斜坡的停止。
一般来说，在给定等待时间之后施加第三读取电压，所述时间是用专用测试确定且可通过设计来配置。
图10A是表示根据本公开的方法的步骤的流程图。所描述的过程可通过硬件逻辑及电路系统来执行。例如，以下过程被描述为通过存取电路系统及感测电路系统执行，如本文中所公开。然而，其它实施例可包含适用于执行所述过程的不同电路系统配置。
本公开的方法是一种执行读取序列以降低存储器单元的读取操作中的错误率的方法。在读取存储器单元之前，存取电路系统将数据写入到多个存储器单元。例如，存取电路系统将逻辑0及逻辑1写入到例如图1的存储器单元100的多个存储器单元。在一个实施例中，存取电路系统可通过施加具有负极性的编程脉冲而写入逻辑0且通过施加具有正极性的编程脉冲而写入逻辑1。还可采用相反惯例。在将数据写入到多个存储器单元之后，存取电路系统可使用本公开的读取序列来读取多个存储器单元。
更特定来说，在步骤910，将第一读取电压施加到多个存储器单元。接着，在步骤920，检测响应于第一读取电压的施加而由单元展现的第一阈值电压。在步骤930，接着基于在先前步骤中检测到的第一阈值电压使第一逻辑状态与多个存储器单元中的一或多个单元相关联。在一些实施例中，第一读取电压具有低于处于第一逻辑状态的存储器单元的预期最小阈值电压量值的第一量值。
与常规读取技术相反，本公开的方法提供将第二读取电压施加到多个存储器单元的进一步步骤940，其中第二读取电压具有相同于第一读取电压的极性及高于第一读取电压的第一量值的第二量值。在一些实施例中，第二量值高于处于第一逻辑状态的存储器单元的预期最高阈值电压量值。在一些实施例中，在步骤930中遮蔽第一逻辑状态与其相关联的一或多个存储器单元以免施加第二读取电压。
在步骤950中，方法接着提供检测响应于第二读取电压的施加而由多个存储器单元展现的第二阈值电压。基于第二阈值电压，在步骤960接着使第二逻辑状态与多个存储器单元中的一或多个单元相关联。
步骤970接着提供将第三读取电压施加到多个存储器单元，其中第三读取电压具有相同于第一及第二读取电压的极性且至少施加到在第二读取电压的施加期间已被再编程为相反逻辑状态的存储器单元群组。在一些实施例中，在步骤960中遮蔽第二逻辑状态与其相关联的一或多个存储器单元以免施加第三读取电压。步骤980提供检测响应于第三读取电压的施加而由多个存储器单元展现的第三阈值电压。最后，基于第三阈值电压，步骤990提供使第一逻辑状态或第二逻辑状态中的一者与多个存储器单元的单元中的一或多者相关联。方法900还可包含(未展示)将在以VDM2加偏压时经历阈值事件的至少存储器单元(例如，在例如数据点808的群组中的存储器单元)再编程为相反逻辑状态。在一些实施例中，电路系统142(包含存取电路系统143及感测电路系统145)可根据所述方法且如关于图7及8所描述那样将第一、第二及第三电压施加到存储器单元，检测第一、第二及第三阈值电压及/或阈值事件，且使第一及第二逻辑状态与存储器单元相关联。
图10B是表示根据本公开的实施例的方法的步骤的流程图。在步骤1010，将第i读取电压施加到多个存储器单元。例如，将第一读取电压VDM1施加到存储器单元。在步骤1020，检测响应于第i读取电压的施加而由所述单元展现的第i阈值电压。例如，针对在偏压到VDM1时展现阈值事件的所述单元，检测到低于VDM1的阈值电压。在步骤1030，使逻辑状态与单元相关联。例如，使逻辑状态1与具有低于步骤1020中的VDM1的阈值电压的单元相关联。在此阶段，其它存储器单元具有未确定状态。在步骤1040，进行第i读取电压是否已达到最后一个(k)读取电压的确认。如果已达到(是)，那么方法在步骤1050结束；如果尚未达到(否)，那么方法在步骤1060继续，其中从后续步骤遮蔽所述单元。在步骤1070，I计数器递增且方法继续在步骤1010施加下一(例如，i+1)读取电压。例如，将VDM2施加到未遮蔽存储器单元。方法可通过电路系统142(包含存取电路系统143及感测电路系统145)来实行，其可根据方法且如关于图7及8所描述那样将第一、第二及第三电压施加到存储器单元，检测第一、第二及第三阈值电压及/或阈值事件，且使第一及第二逻辑状态与存储器单元相关联。
如图10B中所展示，一旦单元被确定为处于逻辑状态(0或1)，便可从后续读取遮蔽(或屏蔽)所述单元。根据本公开的优选实施例，执行至少三个后续读取以获得具有大大减少的步骤数的读取操作，使得在图10B的流程图中，k可等于3。方法1000还可包含(未展示)将以VDM2加偏压时经历阈值事件的至少存储器单元(例如，在例如数据点808的群组中的存储器单元)再编程为相反逻辑状态。
在其它实施例中，方法1000包括施加(1010)斜坡读取电压，且检测阈值电压(1020)包括：对多少个单元经历阈值事件进行计数且在计数与处于给定逻辑状态的单元的预定数目匹配时停止各斜坡(因此，基于相应计数调整VDM1、VDM2及/或VDM3值)。在各步骤基于阈值电压检测(1020)而发生使逻辑状态与单元相关联(1030)。
图11是可执行本公开的读取序列的系统1100的高阶示意图。系统1100包含存储器装置1110，存储器装置1110继而包含存储器单元阵列1120及可操作地耦合到存储器单元1120的电路部分1130；存储器单元1120及电路部分1130形成存储器部分，在本文中称为存储器部分1100'。
存储器装置1110包括存储器控制器1140，存储器控制器1140表示例如响应于通过主机1150的命令而产生存储器存取命令的控制逻辑。存储器控制器1140存取存储器部分1100'。在一个实施例中，存储器控制器1140还可在主机1160中实施，特定来说作为主机处理器1160的部分，即使本公开不受特定架构限制。控制器1140可包含嵌入式固件且经调适以管理及控制存储器部分1100'的操作。
存储器装置1110还可包括其它组件，例如耦合到控制器1140的处理器单元、天线、与主机装置的连接构件(未展示)及类似者。
多个信号线将存储器控制器1140与存储器部分1100'耦合。例如，此类信号线可包含时钟、命令/地址及写入数据(DQ)、读取DQ及零个或更多个其它信号线。因此，存储器控制器1140经由合适总线可操作地耦合到存储器部分1100'。
存储器部分1100'表示系统1100的存储器资源。在一个实施例中，存储器单元阵列1120被管理为经由字线(行)及位线(行内的个别位)控制来存取的数据行。在一个实施例中，存储器单元阵列1120包含3D交叉点阵列，例如图2的存储器单元阵列200。存储器单元阵列1120可组织为存储器的单独通道、排及库。通道是到存储器部分内的存储位置的独立控制路径。排指代跨多个存储器装置的共同位置(例如，不同装置内的相同列地址)。库指代存储器装置内的存储器位置阵列。在一个实施例中，记忆库被划分为子库，子库具有用于子库的共享电路系统(例如，驱动器、信号线、控制逻辑)的至少一部分。将理解，存储器位置的通道、排、库或其它组织及组织的组合可与物理资源重叠。例如，相同物理存储器位置可经由作为特定库的特定通道存取，所述特定库还可属于排。因此，将以包含性而非排他性方式理解存储器资源的组织。
在一个实施例中，存储器控制器1140包含刷新(REF)逻辑1141。在一个实施例中，刷新逻辑1141指示用于刷新的位置及待执行的刷新的类型。刷新逻辑1141可触发存储器内的自我刷新，且可通过发送刷新命令以触发刷新操作的执行而发出外部刷新。
在一个实施例中，电路部分1130的存取电路系统1131对在读取序列期间未刷新的经存取存储器单元中的任何者执行刷新(例如，再编程)。因此，可实现存储器单元的完全刷新，这主要是因为具有最小额外刷新操作的存储器读取序列的副作用。
在实施例中，电路部分还可嵌入于存储器控制器中，即使本公开不受特定架构限制。
在图11中所说明的示范性实施例中，存储器控制器1140包含错误校正电路系统1142。错误检测/校正电路系统1142可包含用于实施错误校正码(ECC)以检测从存储器部分读取的数据中发生的错误的硬件逻辑。在一个实施例中，错误检测/校正电路系统1142还校正错误(直到基于经实施ECC码的特定错误率)。然而，在其它实施例中，错误检测/校正电路系统1142仅检测但未校正错误。
在所说明实施例中，存储器控制器1140包含命令(CMD)逻辑1143，命令(CMD)逻辑1143表示用于产生待发送到存储器部分的命令的逻辑或电路系统。存储器控制器1140还可包含计数器1144，例如在上文公开且经配置以对在读取操作期间切换的位的数目进行计数的每码字计数器。显然，还可采用其它架构，例如，计数器可嵌入于主机1150中或还在电路部分1130中。
基于经接收命令及地址信息，电路部分1130的存取电路系统1131执行用于执行命令的操作，例如本公开的读取序列。在一个此实施例中，电路部分1130包含用于检测一或多个存储器单元对第一电压及第二电压的电响应的感测电路系统1132。在一个实施例中，感测电路系统1132包含感测放大器。图说明嵌入于存储器部分1100'中的存取电路系统1131及感测电路系统1132，然而，其它实施例可包含与存储器部分1100'分离的存取电路系统及/或感测电路系统。例如，存取电路系统及感测电路系统可包含于例如存储器控制器1140的存储器控制器中。
在一个实施例中，存储器部分1100'包含一或多个暂存器1133。暂存器1133表示为存储器部分的操作提供配置或设定的一或多个存储装置或存储位置。
此外，在一个实施例中，电路部分1130还包含解码电路系统1134。
主机装置11500表示根据本文中所描述的任何实施例的运算装置，且其可为膝上型计算机、桌上型计算机、服务器、游戏或娱乐控制系统、扫描仪、复制机、打印机、路由或交换装置、嵌入式运算装置或其它电子装置(例如智能电话)。存储器装置1110还可嵌入于主机装置1150中。
在一个实施例中，系统1100包含耦合到处理器1160的接口1170，接口1170可表示用于需要较高频宽连接的系统组件及/或图形接口组件的较高速度接口或高输送量接口。图形接口介接到图形组件用于向系统1100的用户提供视觉显示。在一个实施例中，图形接口基于存储于存储器装置中的数据或基于由处理器执行的操作或两者产生显示。
系统还可包括通信地耦合到主机或存储器装置用于例如与其它系统连接的网络接口1180，及/或经耦合以将电力提供到所述系统的电池。
总之，一种根据本公开的用于读取存储器单元的示范性方法包括以下步骤：将第一读取电压施加到多个存储器单元；检测响应于所述第一读取电压的施加而由所述多个存储器单元展现的第一阈值电压；基于所述第一阈值电压，使第一逻辑状态与所述多个存储器单元中的一或多个单元相关联；将第二读取电压施加到所述多个存储器单元，其中所述第二读取电压具有相同于所述第一读取电压的极性及高于所述第一阈值电压的预期最高量值的量值；检测响应于所述第二读取电压的施加而由所述多个存储器单元展现的第二阈值电压；基于所述第二阈值电压，使第二逻辑状态与所述多个存储器单元中的一或多个单元相关联；将第三读取电压施加到所述多个存储器单元，其中所述第三读取电压具有相同于所述第一读取电压及所述第二读取电压的极性且至少施加到在所述第二读取电压的所述施加期间已被再编程为相反逻辑状态的存储器单元群组；检测响应于所述第三读取电压的施加而由所述多个存储器单元展现的第三阈值电压；及基于所述第三阈值电压，使所述第一逻辑状态或所述第二逻辑状态中的一者与所述多个存储器单元的所述单元中的一或多者相关联。还公开一种用于执行上述操作的电路部分，所述电路部分包含：存取电路系统，其用于施加所述读取电压且确定所述逻辑状态；及感测电路，其用于检测所述阈值电压。
根据实施例，所述存储器单元在所述存储器单元处于所述第二逻辑状态时展现具有较高量值的阈值电压，及在所述存储器单元处于所述第一逻辑状态时展现具有较低量值的阈值电压，且其中基于所述存储器单元响应于所述经施加读取电压中的一者是展现较高量值阈值电压还是较低量值阈值电压来确定给定单元的逻辑状态。
根据实施例，所述第二读取电压仅施加到在所述第一读取电压的所述施加之后未被确定为处于所述第一逻辑状态的存储器单元。
根据实施例，所述第三读取电压仅施加到在所述第二读取电压的所述施加之后未被确定为处于所述第二逻辑状态的存储器单元。
根据实施例，针对用第一极性编程的所述多个存储器单元的单元，所述第一阈值电压在第一范围内，针对用第二极性编程的所述多个存储器单元的单元，所述第二阈值电压在第二范围内，且所述第一范围及所述第二范围部分重叠。
根据实施例，所述第一读取电压低于处于所述第二逻辑状态的单元的预期最低阈值电压。
根据实施例，所述第二读取电压高于处于所述第一逻辑状态的单元的预期最高阈值电压。
根据实施例，在已在施加所述第二读取电压时再编程的最初处于所述第二逻辑状态的存储器单元之后，所述第三读取电压高于最初处于所述第二逻辑状态的所述存储器单元的最高预期阈值电压。
根据实施例，所述第二读取电压的量值大于所述第一读取电压的量值。
根据实施例，所述第三读取电压的量值低于所述第二读取电压的量值。
根据实施例，将所述第三读取电压选择为对应于在所述读取操作期间处于预定义状态的位的确定数目的电压，其中所述读取电压从起始电压增加，直到处于所述预定义状态的经计数字的所述数目达到预定值。
根据实施例，在预定等待时间之后将所述第三读取电压施加到所述单元。
此外，根据实施例，所述感测电路系统经配置以检测响应于所述第一读取电压而通过给定存储器单元的第一电流，其中所述存取电路系统经配置以基于所述第一电流的量值大于或等于第一阈值电流的检测而确定所述给定存储器单元处于所述第一逻辑状态。
根据实施例，所述感测电路系统经配置以检测响应于所述第二读取电压而通过所述给定存储器单元的第二电流，其中所述存取电路系统经配置以基于所述第二电流的量值小于第二阈值电流的检测而确定所述给定存储器单元处于所述第二逻辑状态。
根据实施例，所述感测电路系统经配置以检测响应于所述第三读取电压而通过所述给定存储器单元的第三电流，且其中所述存取电路系统经配置以基于所述第二电流的量值大于第三阈值电流的检测而确定所述给定存储器单元处于所述第二逻辑状态。
根据实施例，所述存取电路经配置以在所述第一读取电压及/或所述第二读取电压的所述施加之后遮蔽已被指派给定逻辑状态的所述存储器单元。
根据实施例，由所述存取电路施加的所述第一读取电压具有低于处于所述第二逻辑状态的存储器单元的预期最低阈值电压的量值，且其中由所述存取电路施加的所述第二读取电压具有高于处于所述第一逻辑状态的存储器单元的预期最高阈值电压的量值。
在前文具体实施方式中，参考形成其一部分且其中以说明方式展示特定实例的所附图式。在图式中，在数个视图各处，相似数字描述大体上类似的组件。在不脱离本公开的范围的情况下，可利用其它实例，且可进行结构、逻辑及/或电气改变。另外，如将明白，图中所提供的元件的比例及相对尺度希望说明本公开的实施例且不应被视为限制性意义。
如本文中所使用，“一”、“一个”或“数个”某物可指代一或多个此类事物。“多个”某物意指两个或更多个。如本文中所使用，术语“耦合”可包含不具有中介元件的电耦合、直接耦合及/或直接连接(例如，通过直接物理接触)，或具有中介元件间接耦合及/或连接。术语耦合可进一步包含彼此协作或互动的两个或更多个元件(例如，如在因果关系中)。
尽管本文中已说明及描述特定实例，但所属领域的一般技术人员将明白，经计算以实现相同结果的布置可置换所展示的特定实施例。本公开希望涵盖本公开的一或多个实施例的调适或变异。应理解，上述描述已依阐释性方式且非限制性方式进行。本公开的一或多个实例的范围应参考所附权利要求书以及此权利要求书所授权的等效物的全范围来确定。

Claims (24)

1.一种用于读取存储器单元的方法，其包括以下步骤：
将第一读取电压施加到多个存储器单元；
检测响应于所述第一读取电压的施加而由所述多个存储器单元展现的第一阈值电压；
基于所述第一阈值电压，使第一逻辑状态与所述多个存储器单元中的一或多个单元相关联；
将第二读取电压施加到所述多个存储器单元，其中所述第二读取电压具有相同于所述第一读取电压的极性；
检测响应于所述第二读取电压的施加而由所述多个存储器单元展现的第二阈值电压；
基于所述第二阈值电压，使第二逻辑状态与所述多个存储器单元中的一或多个单元相关联；
将第三读取电压施加到所述多个存储器单元，其中所述第三读取电压具有相同于所述第一读取电压及所述第二读取电压的极性且至少施加到在所述第二读取电压的所述施加期间已被再编程为相反逻辑状态的存储器单元群组；
检测响应于所述第三读取电压的施加而由所述多个存储器单元展现的第三阈值电压；及
基于所述第三阈值电压，使所述第一逻辑状态或所述第二逻辑状态中的一者与所述多个存储器单元的所述单元中的一或多者相关联。
2.根据权利要求1所述的方法，其中所述存储器单元在存储器单元处于所述第二逻辑状态时展现具有较高量值的阈值电压，及在所述存储器单元处于所述第一逻辑状态时展现具有较低量值的阈值电压，且其中基于所述存储器单元响应于所述经施加读取电压中的一者是展现较高量值阈值电压还是较低量值阈值电压来确定给定单元的逻辑状态。
3.根据权利要求1所述的方法，其中所述第二读取电压仅施加到在所述第一读取电压的所述施加之后未被确定为处于所述第一逻辑状态的存储器单元。
4.根据权利要求3所述的方法，其中所述第三读取电压仅施加到在所述第二读取电压的所述施加之后未被确定为处于所述第二逻辑状态且被编程为相反逻辑状态的存储器单元。
5.根据权利要求1所述的方法，其中针对用第一极性编程的所述多个存储器单元的单元，所述第一阈值电压在第一范围内，其中针对用第二极性编程的所述多个存储器单元的单元，所述第二阈值电压在第二范围内，且其中所述第一范围及第二范围部分重叠。
6.根据权利要求1所述的方法，其中所述第一读取电压低于处于所述第二逻辑状态的单元的预期最低阈值电压。
7.根据权利要求6所述的方法，其中所述第二读取电压高于处于所述第一逻辑状态的单元的预期最高阈值电压。
8.根据权利要求7所述的方法，其中在已在施加所述第二读取电压时再编程最初处于所述第二逻辑状态的存储器单元之后，所述第三读取电压高于最初处于所述第二逻辑状态的所述存储器单元的最高预期阈值电压。
9.根据权利要求1所述的方法，其中所述第二读取电压的量值大于所述第一读取电压的量值。
10.根据权利要求1所述的方法，其中所述第三读取电压的量值低于所述第二读取电压的量值。
11.根据权利要求1所述的方法，其中将所述第三读取电压选择为对应于在所述读取操作期间处于预定义状态的位的确定数目的电压，其中所述读取电压从起始电压增加，直到处于所述预定义状态的经计数位的所述数目达到预定值。
12.根据权利要求1所述的方法，其中在预定等待时间之后将所述第三读取电压施加到所述单元。
13.一种用于读取存储器单元的电路，其包括：
存取电路，其经配置以：
将第一读取电压施加到多个存储器单元；
将第二读取电压施加到所述多个存储器单元，其中所述第二读取电压具有相同于所述第一读取电压的极性的极性；及
将第三读取电压施加到所述多个存储器单元，其中所述第三读取电压具有相同于所述第一读取电压及所述第二读取电压的极性且至少施加到在所述第二读取电压的所述施加期间已被再编程为相反逻辑状态的存储器单元群组，
感测电路，其经配置以：
检测响应于所述第一读取电压的施加而由所述多个存储器单元展现的第一阈值电压；
检测响应于所述第二读取电压的施加而由所述多个存储器单元展现的第二阈值电压；及
检测响应于所述第三读取电压的施加而由所述多个存储器单元展现的第三阈值电压，
其中所述存取电路进一步经配置以：
基于由所述感测电路检测到的所述第一阈值电压，使第一逻辑状态与所述多个存储器单元中的一或多个单元相关联；
基于由所述感测电路检测到的所述第二阈值电压，使第二逻辑状态与所述多个存储器单元中的一或多个单元相关联；及
基于由所述感测电路检测到的所述第三阈值电压，使所述第一逻辑状态或所述第二逻辑状态中的一者与所述多个存储器单元的所述单元中的一或多者相关联。
14.根据权利要求13所述的电路，其中所述感测电路系统经配置以检测响应于所述第一读取电压而通过给定存储器单元的第一电流，其中所述存取电路系统经配置以基于所述第一电流的量值大于或等于第一阈值电流的检测而确定所述给定存储器单元处于所述第一逻辑状态。
15.根据权利要求14所述的电路，其中所述感测电路系统经配置以检测响应于所述第二读取电压而通过所述给定存储器单元的第二电流，其中所述存取电路系统经配置以基于所述第二电流的量值小于第二阈值电流的检测而确定所述给定存储器单元处于所述第二逻辑状态。
16.根据权利要求15所述的电路，其中所述感测电路系统经配置以检测响应于所述第三读取电压而通过所述给定存储器单元的第三电流，且其中所述存取电路系统经配置以基于所述第二电流的量值大于第三阈值电流的检测而确定所述给定存储器单元处于所述第二逻辑状态。
17.根据权利要求13所述的电路，其中所述存取电路经配置以在所述第一读取电压及/或所述第二读取电压的所述施加之后遮蔽已被指派给定逻辑状态的所述存储器单元。
18.根据权利要求13所述的电路，其中由所述存取电路施加的所述第一读取电压具有低于处于所述第二逻辑状态的存储器单元的预期最低阈值电压的量值，且其中由所述存取电路施加的所述第二读取电压具有高于处于所述第一逻辑状态的存储器单元的预期最高阈值电压的量值。
19.一种存储器装置，其包括：
存储器单元阵列，及
电路部分，其用于读取所述存储器单元，所述电路部分与所述存储器单元阵列可操作地耦合，且至少包括：
存取电路，其经配置以：
将第一读取电压施加到多个存储器单元；
将第二读取电压施加到所述多个存储器单元，其中所述第二读取电压具有相同于所述第一读取电压的极性的极性；及
将第三读取电压施加到所述多个存储器单元，其中所述第三读取电压具有相同于所述第一读取电压及所述第二读取电压的极性且至少施加到在所述第二读取电压的所述施加期间已被再编程为相反逻辑状态的存储器单元群组，
感测电路，其经配置以：
检测响应于所述第一读取电压的施加而由所述多个存储器单元展现的第一阈值电压；
检测响应于所述第二读取电压的施加而由所述多个存储器单元展现的第二阈值电压；及
检测响应于所述第三读取电压的施加而由所述多个存储器单元展现的第三阈值电压，
其中所述存取电路进一步经配置以：
基于由所述感测电路检测到的所述第一阈值电压，使第一逻辑状态与所述多个存储器单元中的一或多个单元相关联；
基于由所述感测电路检测到的所述第二阈值电压，使第二逻辑状态与所述多个存储器单元中的一或多个单元相关联；及
基于由所述感测电路检测到的所述第三阈值电压，使所述第一逻辑状态或所述第二逻辑状态中的一者与所述多个存储器单元的所述单元中的一或多者相关联。
20.根据权利要求19所述的存储器装置，其包含计数器，所述计数器经配置以对在所述第一读取电压、所述第二读取电压及/或所述第三读取电压的所述施加期间切换的位的数目进行计数，其中所述存取电路经配置以施加增加的读取电压，直到经计数的经切换位的所述数目达到预定值。
21.根据权利要求19所述的存储器装置，其中所述存储器单元阵列包括自选择存储器(SSM)或3D交叉点(3D X Point)存储器。
22.根据权利要求19所述的存储器装置，其进一步包括存储器控制器，所述存储器控制器经配置以产生存储器存取命令。
23.一种系统，其包括：
主机装置；及
存储器装置，其根据权利要求19且与所述主机装置可操作地耦合。
24.根据权利要求23所述的系统，其进一步包括以下中的任何者：显示器，其通信地耦合到所述存储器装置或所述主机；网络接口，其通信地耦合到所述存储器装置或所述主机；及电池，其经耦合以将电力提供到所述系统。
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