CN102779827A - 没有隔离装置的存储器 - Google Patents

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Abstract

本发明公开了一种基于没有隔离装置的存储单元的集成电路存储器。该存储单元被动地耦接至位线及字线。该存储单元包含串连的一反熔丝元件及一相变材料元件。穿过反熔丝层的一破裂细丝针对该相变元件作为一电极。控制电路是配置以施加偏压配置以用于该存储单元的操作，该偏压配置包含一第一写入偏压，配置以诱发相变材料中较高电阻相的一本体，以为所选择存储单元建立低于一读取门限的第一门限，该偏压配置还包含一第二写入偏压配置，配置以诱发相变材料中较高电阻相的较大本体，以为所选择存储单元建立高于该读取门限一第二门限，该偏压配置更包含一读取偏压配置，以施加该读取门限至该所选择存储单元。

Description

没有隔离装置的存储器
技术领域
本技术是关于集成电路存储器技术，包含使用相变材料的技术。
背景技术
很多三维(three-dimensional，3D)存储器概念已被提出，以制造高密度存储器。Li等人发表于IEEE装置及材料可信度会刊2004年9月第4卷第3期的文章「Evaluation of SiO2 Antifuse in a 3D-0TP Memory，」描述设置为存储单元的一种多晶硅二极管及反熔丝。Sasago等人发表于2009年VLST技术论坛技术论文摘要第24-25页的文章「Cross-point phase changememory with 4F2cell size driven by low-contact-resistivity poly-Si diode，」描述设置为存储单元的多晶硅二极管及相变元件(phase change element)。Kau等人发表于IEDM09-617(2009年)第27.1.1-27.1.4页的文章「A stackablecross point phase change memory，」描述一种包含双向定限开关0TS以作为隔离装置且带有相变元件的存储单元。这些技术依赖于隔离装置及存储元件的组合，以构成存储单元。该隔离装置对存储器结构增加了额外的程序和厚度及/或面积。此外，隔离装置/存储元件的方法不适用于诸多3D存储器结构，包含所谓的可去除位成本(Bit Cost Scalable，BiCS)结构以及包含大量记忆层的其它3D存储器结构。
在Chen等人发表于2003年IEDM 03-905第37.4.1-37.4.4页的文章「AnAccess-Transistor-Free(0T/1R)Non-Volatile Resistance Random AccessMemory(RRAM)Using a Novel Threshold Switching，Self-RectifyingChalcogenide Device，」中，描述了所谓的零个晶体管/一个电阻器0T/1R存储单元，其使用不包含各别隔离装置的相变元件(亦可见美国专利号7,236,394)。但是描述于Chen等人的文章中的0T/1R存储单元只能用于小的阵列，因为在完成该装置的制造之后，相变元件是处于低电阻的结晶相。此低电阻相使得用于阵列的第一编程步骤变得困难，因为在第一编程循环期间无法完全隔离未选择的存储单元。此外，Chen等人所描述的0T/1R存储单元技术包括一个在电极和相变元件之间比较大的接触区域，使得复位电流也必须比较高。再者，由于来自未选择存储单元的大量漏电流，阵列的尺寸必须十分受限以保留读取边际。因此，Chen等人的0T/1R存储单元并未被成功地针对高密度存储器部署。
因此，提供一个适用于高密度结构且易于制造的存储器技术是所期望的。
发明内容
基于未设有隔离装置的相变存储单元而描述一集成电路。该集成电路包含多条位线及多条字线。存储单元的阵列在没有独立隔离装置的情况下被动地耦接至该多条位线及该多条字线。阵列中的存储单元包含串连的反熔丝元件以及相变材料元件。感测电路是被耦接至该存储单元的阵列，以感测所选择的存储单元是否具有低于一读取门限的一门限。
控制电路被描述为可耦接至多条位线和多条字线，以针对装置的操作运用偏压配置。该偏压配置包含第一写入偏压配置，以通过诱发相变材料的较高电阻相(例如非晶相)的本体(volume)形成而在所选择的存储单元中建立第一门限，该第一门限低于该读取门限。该偏压配置还包含第二写入偏压配置，以通过诱发所选择存储单元中的相变材料的较高电阻相的本体形成而建立高于读取门限的第二门限。在控制电路的控制下施加读取偏压配置，以将读取门限运用于所选择的存储单元，而在感测电路的配合下感测数据值。
可以通过以反熔丝元件形成破裂细丝而使存储单元的阵列被初始化。所述初始化可以通过应用一个初始化偏压配置而执行，该初始化偏压配置用于使存储单元阵列中的反熔丝元件断裂，以形成所述破裂细丝。该破裂细丝是在芯片上(on-chip)控制电路的控制下、外部配备的控制下或外部配备与芯片上控制电路的组合的控制下，于制作工艺中或于存储器阵列的初始编程期间形成。
在一些实施例中，可使用类似上述的第一和第二写入偏压配置来形成破裂细丝，其中该第一和第二写入偏压配置也用于存储器的操作。在例如本文所述的实施例中，施加到所选择存储单元的写入偏压配置超过反熔丝的崩溃电压(breakdown voltage)，而未选择的存储单元仅被施加低于该崩溃电压的电压。
本文所描述的存储单元包含一反熔丝材料层，其具有第一及第二表面，其中该第一表面最接近第一存取导体(例如字线)或与第一存取导体接触。此外，存储单元包含一相变材料层，其具有第一及第二表面。相变材料层的第一表面与反熔丝材料层的第二表面相接触。相变材料层的第二表面是被动地耦接至第二存取导体，例如位线。包含穿过该反熔丝材料层的破裂细丝的电极经由被动地耦接至第一存取导体(例如字线)，并接触该相变材料层。
在一些实施例中，存储单元的阵列是被配置于三维结构中，该三维结构针对非常高密度存储器提供多阶的存储单元。
本文还描述了一种用于基于没有隔离装置的相变存储单元而操作一存储器装置的方法。例如，一操作方法可包含以下所述：
通过断裂反熔丝元件来初始化存储单元；
通过施加第一写入偏压配置以诱发相变材料元件的一有源区中的较高电阻相的本体，而在该存储单元中写入第一数据值，由此
建立用于所选择存储单元且低于一读取门限的第一门限，
通过施加第二写入偏压配置以诱发相变材料元件的该有源区中的较高电阻相的本体，而在该存储单元中写入一第二数据值，由此
建立用于所选择存储单元且高于该读取门限的第二门限；以及
通过感测所选择存储单元是否具有低于该读取门限的一门限而读取该存储单元中的数据。
本文所描述的存储单元也可根据一方法而操作，所述方法包含通过施加第一偏压配置来降低所选择存储单元的门限而将该第一数据值写入所选择存储单元中的步骤，所选择存储单元包含先前已被编程且具有第二门限的存储单元，在上述步骤之后应用第二偏压配置以建立第一门限。该第一偏压配置可为具有缓慢淬灭尾部(low quenching tail)的一设定脉冲，其将相变材料的有源区内的本体由较高电阻相改变为较低电阻相(例如结晶相)；以及该第二偏压配置可为复位脉冲，其适用于诱发相变材料元件的该有源区中的较高电阻相的本体，以建立第一门限。
本文所描述的技术的其它方面及益处可以通过参照以下的附图、详细说明及权利要求范围而了解。
附图说明
图1是没有隔离装置的相变存储单元在初始化之前的一个简化横截面图。
图2是图1中的存储单元在初始化及第一数据值的编程之后的简化横截面图。
图3是图1中的存储单元在初始化及第二数据值的编程之后的简化横截面图。
图4是以设定和复位状态操作的典型相变存储单元的电流对电压图。
图5是没有隔离装置的相变存储单元的电流对电压图，如本文所描述的，该没有隔离装置的相变存储单元具有由第一及第二门限电压所表示的数据值。
图6A描绘从低门限转换至高门限的代表性编程脉冲，以及可用于图1-3所示的存储单元的操作的一个组合的编程/读取脉冲。
图6B描绘从高门限转换至低门限的代表性编程脉冲序列，其可用于图1-3所示的存储单元的操作。
图7描绘一个编程脉冲的替代设定以及一个读取脉冲，其可用于图1-3所示的存储单元的操作。
图8是示出本文所描述的存储器装置的操作方法的流程图。
图9是形成于第一及第二存取线之间的交叉点的没有隔离装置的存储单元的透视图。
图10是图9的装置在X-Z平面上的横截面图。
图11是包含没有隔离装置的存储单元的3D存储器结构的一个示例的透视图。
图12描绘一个使用本文所描述的没有隔离装置的存储单元所实现的交叉点存储器阵列的一部分的示意图。
图13是具有没有隔离装置的存储单元的一个集成电路的方块图。
【主要元件符号说明】
101                                第一导电端
102                                第二导电端
102a                               第二导电端的表面
103                                反熔丝材料层
103a                               反熔丝材料层的第一表面
103b                               反熔丝材料层的第二表面
104                                相变材料层
104a                               相变材料层的第一表面
104b                               相变材料层的第二表面
105、115                           破裂细丝
106、116                           本体
400、401、500、501                 迹线
601                                第一脉冲
602                                第二脉冲
603a                               设定脉冲
603b                               复位脉冲
701                                第一编程脉冲
702                                第二编程脉冲
703                                读取脉冲
800～807、810、811～818            步骤
901                                第一存取线
902                                第二存取线
903、906                           导电衬垫端
904                                反熔丝材料层
905                                相变材料层
910、1240                          存储单元
1101-1、1101-2、1102-1、1102-2、
1103-1、1103-2                     字线
1201-1、1201-2、1202-1、1202-2
                                位线
1111-1、1111-2、1121-1、1121-2、
1131-1、1131-2、1141-1、1141-2
                                反熔丝材料层
1151-0、1151-1、1151-3、1161-0、
1161-1、1161-3、1171-0、1171-1、
1171-3、1181-0、1181-1
                                代表性存储单元
1200                            阵列
1210a～1210c                    字线
1220a～1220c                    位线
1300                            没有隔离装置的3D存储器阵列
1301                            列及平面译码器
1302                            字线
1303                            行译码器
1304                            位线
1305、1307                      总线
1306                            感测放大器/数据输入结构
1308                            偏压配置提供电压
1309                            电路
1311                            数据输入线
1315                            数据输出线
1350                            集成电路
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
参考图1-13，所提供的是无隔离装置的相变存储器装置及操作此类装置的方法的具体实施例的详细描述。
无隔离装置的相变存储单元的基本结构显示于图1-3中，其中图1描绘该装置处于初始化前的状态，图2描绘该装置被编程以储存第一数据值，以及图3描绘该装置被编程以储存第二数据值。
参考图1，该装置包含第一导电端101及第二导电端102。反熔丝材料层103具有与第一导电端101相接触的第一表面103a，以及在第一表面103a对面的第二表面103b。相变材料层104具有与该反熔丝材料层103的第二表面103b相接触的第一表面104a，以及在该第一表面104a对面的第二表面104b。相变材料层104的该第二表面是与该第二导电端102的表面102a相接触。
第一及第二导电端101、102可包含例如位线或字线的存取导体的各自部分，或包含被动地耦接至此类存取导体的导体材料层。当用于此，有电流联系于第一及第二元件间时且在没有干涉校正或开关装置(例如晶体管、二极管或及双向定限开关)的情况下，第一元件″被动地耦接″至第二元件。根据技术的此用途，反熔丝材料层103是被动地耦接至该第一导电端101，且该相变材料层104是被动地耦接至该第二导电端102。
在代表性实施例中，所选择用于第一及第二导电端101及102的材料可包括多种金属、类金属材料及掺杂的半导体。因此，可使用一或多层的材料，例如钨、铝、铜、氮化钛、氮化钽、氮化钨、掺杂的多晶硅及其它材料，来实现该导电端101、102。例如，在代表性系统中，这些可选的导电端101、102的厚度可介于10至100nm的范围。在其它实施例中，导电端101、102非常薄，或再厚一点。所选择用于第一导电端101的材料较佳是针对与反熔丝材料层103的相适性而选择。同样地，所选择用于第二导电端102的材料较佳是针对与相变材料层104的相适性而选择。可使用包含化学气相沉积、物理气相沉积或溅射、原子层沉积等各种已知技术将导体材料形成于集成电路上。
可以使用一或多层的电介质来实现反熔丝材料层103，所述电介质例如是二氧化硅、氮化硅、氧化铝或其它本领域熟知的反熔丝材料。在一代表性实施例中，该反熔丝材料层103包括一二氧化硅层，其具有大约5至10nm的厚度。可使用包含热氧化程序、化学气相沉积、物理气相沉积或溅射、原子层沉积等的各种已知技术将该反熔丝材料形成于集成电路上。
可以使用一或多层的相变材料来实现相变材料层104。例如，该相变材料可以为纯的化学剂量形式或包含添加剂或掺杂物的形式包括Ge2Sb2Te5，其具有例如10至50nm的厚度。
相变材料的实施例包含基于硫族的材料以及其它材料。硫族元素(chalcogens)包括氧(O)、硫(S)、硒(Se)及碲(Te)这四种元素中的任一元素，这四种元素构成元素周期表的VIA族的一部分。硫属化物包括硫族元素与更具正电性(electropositive)的元素或自由基的化合物。硫属化物合金包括硫属化物与诸如过渡金属的其它材料的结合。硫属化物合金通常含有元素周期表的IVA族中的一种或多种元素，诸如锗(Ge)与锡(Sn)。通常，硫属化物合金包括锑(Sb)、镓(Ga)、铟(In)以及银(Ag)中的一个或多个元素的组合。技术文献中已描述了许多基于相变的记忆材料，包括以下的合金：镓/锑(Ga/Sb)、铟/锑(In/Sb)、铟/硒(In/Se)、锑/碲(Sb/Te)、锗/碲(Ge/Te)、锗/锑/碲(Ge/Sb/Te)、铟/锑/碲(In/Sb/Te)、镓/硒/碲(Ga/Se/Te)、锡/锑/碲(Sn/Sb/Te)、铟/锑/锗(In/Sb/Ge)、银/铟/锑/碲(Ag/In/Sb/Te)、锗/锡/锑/碲(Ge/Sn/Sb/Te)、锗/锡/硒/碲(Ge/Sb/Se/Te)以及碲/锗/锑/硫(Te/Ge/Sb/S)。在锗/硒/碲(Ge/Sb/Te)合金族中，可使用的合金组合范围很广，这些组合可归纳为TeaGebSb100-(a+b)。有位研究员将最有用的合金描述为在沉积而成的材料中碲(Te)的平均浓度远低于70％，通常低于约60％，且一般是从低为大约23％至高为大约58％Te的范围内，且最佳是从大约48％至58％Te。此材料中锗的浓度高于约5％，且平均浓度是从约8％至约30％，一般保持在50％以下。最佳的是，锗的浓度是从约8％至约40％。此组合的主要构成元素的剩余元素是锑(Sb)。这些百分数是指构成元素的原子总和100％的原子百分数。(Ovshinsky 5,687,112专利第10-11栏)。经另一位研究员评估的特殊合金包括Ge2Sb2Te5、GeSb2Te4以及GeSb4Te7(Noboru Yamada：“高数据率记录所用的Ge-Sb-Te相变光盘的电位”，SPIE第3109卷第28-37页(1997))。一般而言，诸如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)的过渡金属以及其混合物或合金可与锗/锑/碲(Ge/Sb/Te)结合在一起，以形成具可编程电阻特性的相变合金。Ovshinsky‘112第11-13栏中给出了有用的记忆材料的特定示例，这些示例已并入本说明书作为参考。
有些实施例在硫属化物及其它相变材料中掺入杂质或在其中包含杂质的添加物，以利用掺杂的硫属化物来改良存储元件的导电性、转变温度、熔化温度及其它特性。对硫属化物进行掺杂所用的代表性杂质包括氮、硅、氧、二氧化硅、氮化硅、铜、银、金、铝、氧化铝、钽、氧化钽、氮化钽、钛以及氧化钛。请参见例如美国专利第6,800,504号与美国专利第7,893,419号。
相变材料能够在第一结构状态与第二结构状态之间变换，其中在第一结构状态中材料处于通常高电阻的非晶固相，在第二结构状态中材料在存储单元的主动通道区中局部有序地处于通常低电阻的结晶或多晶固相。这些材料是至少双稳态的(bistable)。术语“非晶”是指比单晶无序的相对无序结构，与结晶相相比具有诸如高电阻率的可侦测特性。术语“结晶”是指比非结晶结构有序的相对有序结构，与非晶相相比具有诸如低电阻率的可侦测特性。
形成硫属化物材料所采用的一种示例方法是在1mTorr～100mTorr的压力下利用氩气、氮气及/或氦气等源气体来执行物理气相沉积-溅射法(PVD-sputtering)或磁控溅射法(magnetron-sputtering)。沉积通常是在室温下完成的。可使用长宽比(aspect ratio)为1～5的准直器(collimator)来改良填充效能(full-in performance)。为了改良填充效能，也可使用几十伏特至几百伏特的直流偏压。另一方面，可同时使用直流偏压与准直器的组合。形成硫属化物材料所采用的一种示例方法是使用诸如标题为「硫属化物材料的化学气相沉积」的美国公开案第2006/0172067号中揭露的化学气相沉积(CVD)，此文献已并入本说明书作为参考。用于使用CVD来形成硫族化物材料的另一种例示性方法揭露于Lee等人发表于2007年VLST技术论坛技术论文摘要，第102至103页的文章「Highly Scalable Phase ChangeMemory with CVD GeSbTe for Sub 50nm Generation」中。选择性地在真空环境或氮气环境下执行沉积后退火处理(post-deposition annealingtreatment)，以改良硫属化物材料的晶态。退火温度通常在100℃至400℃范围内，退火时间不超过30分钟。添加剂可以通过共溅射(co-sputtering)或其它方法而被包含于相变材料中。
在使用图1所示的结构形成及图案化存储器装置并执行后段制作工艺以完成集成电路之后，相变材料层104将通常被施加热循环，该热循环会引起相变材料层104中转变成低电阻结晶相的转换或低电阻结晶相的保持。在存储单元的初始化之前，反熔丝材料层103会阻断第一及第二导电端101、102之间的电流。
参考图2，通过断裂(ruptur)由反熔丝材料层103制成的反熔丝元件而初始化具有图1所示结构的存储单元。对于其中反熔丝材料层103包括5至10nm规定厚度的二氧化硅薄膜的一实施例来说，5V的规定电压可被施加于跨越该第一及第二导电端101、102，以导致该二氧化硅的卸除(takedown)并形成延伸穿过反熔丝材料层103的导电路径(本文称为破裂细丝105)的形成。破裂细丝105作为与相变材料层104接触的电极，并被动地耦接至第一导电端101。破裂细丝105与该相变材料层104之间的接触面积可大体上少于相变材料层104的表面中与反熔丝材料层103接触的表面积。使用破裂细丝105作为电极的结果是电流会被集中在与相变材料层104的接触界面处。
一旦破裂细丝105形成，则通过诱发相变材料层104中的高电阻非晶相的本体(例如106)形成而写入数据。对于第一数据值(比方逻辑0)来说，本体106具有大得足以避免破裂细丝105和在层104中的结晶相材料的直接连结的第一尺寸。
参考图3，在另一个存储单元中，该破裂细丝115可以形成于结构中的不同位置。此外，为了编程第二数据值(比方逻辑1)，高电阻非晶相的本体116形成在破裂细丝115及层104之间的界面处的有源区中，该高电阻非晶相的本体116大于本体106，要不然就是被修饰以导致穿过材料的电流通道中的较高电阻。
第一数据值和第二数据值两者是通过具有高电阻的非晶相材料的本体106、116的形成而表示。因此，只要装置是在低于门限操作，两数据值是由阻断电流的高电阻结构表示。
图4是一个电流对电压(I-V)图，其示出相变存储器材料的典型先前技术设定及复位状态的特性。在刚开始处于设定状态且具有有源区中的低电阻结晶相的存储单元中，该I-V图示出一个具有实质上斜率的相当直的响应，如迹线401所示。对于刚开始处于复位状态且具有有源区中的高电阻非晶相的存储单元来说，I-V图在迹线400上显示出一个非常小的倾斜，直到达到了门限电压VTH。当达到了门限电压VTH，有一个负电阻区域或折回区域，其中相变材料的有源区熔化或开始熔化。最后，迹线400接近迹线401的线，且接着沿着迹线401的线往上。在现有技术相变存储单元的读取操作期间，足以侦测在低于门限电压V下操作的复位状态存储单元和设定状态存储单元的电阻间的差异。
图5是一个I-V图，其示出类似图2和3所示的存储单元的特性。迹线501代表类似图2所示的存储单元的特性，其在相对较低的门限VTH-L达到了折回处。迹线500表现出类似图3所示的存储单元的特性，其在相对较高的门限VTH-H达到了折回处。读取门限VREAD针对本文所描述的存储器装置的操作而被详细描述，该读取门限VREAD介于该相对较低的门限VTH-L及该相对较高的门限VTH-H之间。可以通过决定存储单元是否达到了折回状态且例如引导显著电流以响应读取门限VREAD或留在高电阻相，来侦测数据值。
可以被领略的是，存储单元可如本文所描述的内容而被实现，其中通过建立使门限电压落在多于两个的范围的写入协议及读取协议，使每个存储单元储存有多于两个数据值(即多于一个位)。
图6A及6B描绘可以被用于诸如图1-3的存储单元的操作的偏压配置。如图6A所述，第一脉冲601可被用于读取操作及用于编程低门限VTH-L状态。因此，在操作中，读取偏压配置及第一写入偏压配置可以相同，其中本文中术语″相同″意指用于驱动偏压配置的电路是以相同的方式被驱动。第一脉冲601的特征在于低门限VTH-L和高门限VTH-H之间的最高振幅。此外，脉冲601具有包含脉冲宽度及后缘斜率的脉冲形状，该脉冲形状在读取操作期间致使在存储单元中重新建立低门限状态。第二脉冲602可在从低门限状态或其它较低电阻情况的转换时用于编程高门限VTH-H状态。该第二脉冲602具有大于高门限状态的脉冲高度及设置以平息非晶状态中相转换的一后缘，以在存储单元中建立高门限VTH-H状态。
图6B示出用于写入操作的脉冲序列，该写入操作须要从高门限VTH-H状态转换至低门限VTH-L状态。该序列包含造成有源区变热至超过结晶温度且降低存储单元电阻的设定脉冲603a，其后跟随的是复位脉冲603b。在一些实施例中，设定脉冲可具有类似脉冲603a的形状，并具有可超过折回门限VTH-H的振幅，且其中后缘相对缓慢，以使相变材料确定于存储单元的有源区中的结晶相。在通过施加设定脉冲或通过其它偏压配置以降低所选择存储单元的电阻之后，脉冲603b可被施加以建立低门限VTH-L状态。此外，脉冲603b可具有一脉冲形状，其包含高于低门限VTH-L的脉冲高度、脉冲宽度及后缘斜率，以建立存储单元中的低门限状态。在一些实施例中脉冲603b可与读取脉冲601相同。
第一脉冲601、第二脉冲602及脉冲603b的特征可在于″复位″偏压配置，因为他们诱发存储单元的有源区中相变材料的高电阻非晶相的本体，其通常与此类装置中的″复位″状态相关。使用复位偏压配置以针对所有要被储存的数据值而编程存储单元的结果是，阵列中的所有存储单元对电流呈现高电阻，除非超过最低门限状态的折回门限的电压被施加到存储单元。因为此高电阻，当适当地操作时对于隔离装置的需求也就被消除了。
当第一脉冲601(或脉冲603b)及第二脉冲602可具有超过反熔丝元件的崩溃电压的最高振幅，则第一脉冲601(或脉冲603b)及第二脉冲602可被施加到如图1中所描绘处于初使状态的存储单元。在替代实施例中，对于初始化循环，初始化-编程脉冲可适应于对于此技术的特定实施方式最有效的脉冲形状。例如用于存储器的初始编程期间的写入脉冲可包含一个短、高的电压波峰及跟随其后的所需以达到期望门限值的脉冲形状。因此，包含大量存储单元的存储器阵列可在不用遭受Chen等人所描述的先前技术0T/1R存储单元的高漏电流问题的情况下被编程。
图7描绘脉冲的替代设定，其可用于类似图1-3的存储单元的操作。图7中脉冲的设定包含配置以建立低门限VTH-L状态的第一编程脉冲701、配置以建立高门限VTH-H状态的第二编程脉冲702及特别为读取操作配置的读取脉冲703。该读取脉冲703的特征在于一个相当窄的脉冲宽度，以最小化读取干扰问题。
图8A及8B提供一个流程图，其描述包含类似图1-3的存储单元阵列的一个集成电路存储器装置的操作方法。参考图8A，在第一步骤800，通过将一初始数据设定储存于阵列中的存储单元而将该存储单元初始化。所述初始数据设定可包括预先指定的信息，例如微码、计算器程序、影像档案、数据文件等，或可包括预先指定的数据样式，例如全零、全一、棋盘式交替的零和一等。可在制作工艺中使用工厂的机械来执行初始化步骤800。例如，生产线中的测试系统可被配置以通过运用集成电路上的控制电路或使用集成电路探针或其它连结以在外部控制下施加编程讯号，而初始化该存储单元。或者，可使用如上所述的集成电路上的控制电路来执行初始化步骤800。
在初始化该存储单元之后，该集成电路可等待读取或写入指令(801)。当接收到指令，该程序决定该指令为读取或写入指令(802)。若其为读取指令，地址被译码且要被读取的存储单元被选择(803)。要被用于读取操作中的感测电路被使能(804)。在与感测电路的协调下，第一读取/写入偏压配置被应用到所选择的存储单元或多个存储单元(805)，伴随着被施用到未选择存储单元以避免其数据混乱的适当抑制电压，其中该第一读取/写入偏压配置包含如上所述的第一读取及编程脉冲(参照图6A)。接着，该数据由感测电路输出(806)，且读取操作结束(807)。如果步骤802中的指令是一个写入指令，那么地址被译码且要被写入的存储单元被选择(810)，且程序如图8B所示的继续。
图8B中所示的第一步骤中，决定要被写入的该数据值是例如″0″的第一数据值或例如″1″的第二数据值(811)。在替代实施例中，如上所述，该数据值可针对每个存储单元呈现大于一个位，且步骤811将会被相应修改。如果要被写入的数据值是″0″，那么感测放大器被使能(813)，且该第一读取/写入偏压配置被施加(814)，伴随着被施用到未选择存储单元以避免其数据混乱的适当抑制电压。在感测放大器处被感测的该数据与预期的″0″值相比较，以确定读取/写入偏压是否成功(815)。如上述所说明的，如果所选择存储单元处于高门限状态，那么第一读取/写入偏压可能不会成功地产生至低门限状态的转换。因此，如果验证步骤(815)指出所选择存储单元储存的是″1″值，那么偏压配置中的第一脉冲(类似图6B所示者)被施加用于从该高至低门限状态的转换(816)。在第一脉冲之后，第二脉冲603b被施加，该第二脉冲603b可相同于第一读取/写入偏压配置(817)，并且所述写入结束(818)。如果该验证步骤(815)指出所选择存储单元储存的是″0″值，那么写入结束(818)。
如果在步骤811，决定要被写入的数据值是″1″，那么伴随着被施用到未选择存储单元以避免其数据混乱的适当抑制电压，例如图6A的脉冲602的第二写入偏压配置被施加以诱发高门限状态(812)。接着该写入程序结束(818)。
当适应于特定实施方式时，图8A-8B所说明的程序的步骤可同时执行或以不同的顺序执行。此外，当适应于特定实施方式时，可应用编程、读取和验证序列的不同组合。
图9是在交叉点阵列中一个单一存储单元(例如以上所描述者)的透视图。该交叉点阵列的特征在于诸如字线的第一存取线901及诸如位线的第二存取线902，该第二存取线902压在第一存取线901上面，且通常垂直于该第一存取线901。存储单元形成于交叉点，其包含如图1所说明的四层结构。该多层包含导电衬垫端903、反熔丝材料层904、相变材料层905以及导电衬垫端906。反熔丝材料层904及相变材料层905是以最佳化为用于存储单元操作的配置及厚度被实施。在一些实施例中，导电衬垫端903、906可省略，或使用作为结构的导电间隔物，以在制作工艺中被动地将存储单元耦接至存取线及/或保护层。
图10是图9的结构在X-Z平面上的横截面图。如以上所讨论，存储单元910包含四层结构，包含导电衬垫端903、反熔丝材料层904、相变材料层905及导电衬垫端906。
图11是来自三维配置中的没有隔离装置的相变存储单元阵列的一组存储单元的透视图。该三维阵列包含多条字线，其在第一阶中包含字线1101-1及1101-2、在第二阶中包含字线1102-1及1102-2及在第三阶中包含字线1103-1及1103-2。此外，该三维阵列包含多条位线，其在第一及第二阶的字线之间包含位线1201-1及1201-2，及在第二及第三阶的字线之间包含位线1202-1及1202-2。可使用单层导体或多层导体来实施该位线及字线。在所描述的实施方式中，字线1101-1和1101-2、字线1102-1和1102-2以及字线1103-1和1103-2的每一个具有形成于其上及下表面的反熔丝材料层(1111-1、1111-2、1121-1、1121-2、1131-1、1131-2、1141-1、1141-2)。多相变材料垫实施于交叉点，以使得该结构导致了四阶的存储单元，包含阶I中的代表性存储单元1151-0、1151-1及1151-3、阶II中的代表性存储单元1161-0、1161-1及1161-3、阶III中的代表性存储单元1171-0、1171-1及1171-3及阶IV中的代表性存储单元1181-0及1181-1。实施于图11的配置的整个阵列可具有很多层及在每一层中的很多条位线及字线，以形成相当高密度存储器装置。可实施包含三维阵列的其它3D配置，在该三维阵列中，类似图11的结构，该多条字线及该多条位线被设置以存取多阶的存储单元。
图12描绘一个使用本文所描述的没有隔离装置的存储单元所实现的交叉点存储器阵列的一部分的示意图。如图12所示阵列1200中的每一个存储单元都是没有隔离装置的存储器装置，其由电阻性存储器元件沿着相应字线1210a-1210c及相应位线1220a-1220c之间的电流路径来表示。
该阵列包括平行延伸于第一方向的多条字线1210a、1210b及1210c，及平行延伸于第二方向的多条位线1220a、1220b及1220c，该第二方向垂直于第一方向。该阵列1200被称为交叉点阵列，因为该字线1210a-1210c及位线1220a-1220c彼此交叉但是却未实际上相交，且该存储单元位于这些交叉点处。
存储单元1240是阵列1200中存储单元的代表且被设置在字线1210b及位线1220b的交叉点位置。存储单元1240被动地耦接至字线1210b及被动地耦接至位线1220b。
可通过施加适当的电压脉冲至相应的字线1210b及位线以诱发电流通过所选择存储单元1240，同时施加抑制电压至未选择的字线及位线，由此可达成读取或写入阵列1200中的存储单元1240。所施加电压的位准及持续时间取决于所执行的操作，例如读取操作或编程操作。
在另一个示例中，在读取及第一及第二复位偏压配置期间，相应脉冲的全电压V被施加到所选择的字线(例如字线1210b)，而相应脉冲的二分之一电压V/2被施加到未选择的字线(例如字线1210a及1210c)。此外，零电压被施加到所选择的位线(例如1220b)，而相应脉冲的一半电压V/2被施加到未选择的位线(例如位线1220a及1220c)。这造成所选择存储单元1240接收全脉冲高度V，而未选择的存储单元被施加V/2的偏压。
在另一个示例中，在读取及第一及第二复位偏压配置期间，相应脉冲的全电压V被施加到所选择的字线(例如字线1210b)，而相应脉冲的三分之一电压V/3被施加到未选择的字线(例如字线1210a及1210c)。此外，零电压被施加到所选择的位线(例如1220b)，而相应脉冲的三分之二电压2V/3被施加到未选择的位线(例如位线1220a及1220c)。这造成所选择存储单元1240接收全脉冲高度V，没有位于所选择字线或所选择位线的未选择存储单元接收+V/3的偏压，而共享所选择字线或所选择位线的未选择存储单元接收-V/3的偏压。
相似的偏压配置可被应用于存储器装置的3D配置。
图13示出一个集成电路1350，其包含一个没有隔离装置的3D存储器阵列1300。沿着存储器阵列1300中的列设置的列及平面译码器1301被耦接至多条字线1302并与其电交流。沿着存储器阵列1300中的行设置的行译码器1303被耦接至多条位线1304并与其电交流，以从3D存储器阵列1300中的多个存储单元读取数据或将数据写入于其中。地址在总线1305上提供至列及平面译码器1301及行译码器1303。感测放大器及诸如预充电电路等其它支持电路，伴随方块1306中的数据输入结构经由总线1307被耦接至行译码器1303。数据是经由数据输入线1311从集成电路1350上的输入/输出端口或其它数据来源提供至方块1306中的数据输入结构。数据是经由数据输出线1315从方块1306中的感测放大器提供至集成电路1350上的输入/输出埠，或提供至对集成电路1350来说的其它内部或外部数据目的地。偏压配置状态元件位于电路1309中，其控制偏压配置提供电压1308、该感测电路及该数据输入结构以用于读取及写入操作。可使用特别目的逻辑、通用处理器或其结合来实施该电路，其设置以使用类似图6、7及12所描述的偏压配置来执行本文所描述的操作模式，包含例如图8A及8B的程序。
虽然本发明已参照以上详述的较佳实施例及示例来加以揭露，将为我们所了解的是，这些示例意欲具有说明性而非限制性意义。所属技术领域中具有通常知识者将容易想到修改及组合，所述修改及组合将在本发明的精神以及随附权利要求的范畴内。

Claims (10)

1.一种集成电路，其特征在于，包含：
多条位线及多条字线；以及
一存储单元阵列，被动地耦接至该多条位线及该多条字线，该存储单元阵列中的存储单元分别包含串连的一反熔丝元件及相变材料的一元件，该相变材料具有一较低电阻相及较高电阻相。
2.如权利要求1所述的集成电路，包含：
耦接至该存储单元阵列的感测电路，以感测一所选择存储单元是否具有低于一读取门限的一门限；
耦接至该多条位线及该多条字线的控制电路，以为该存储单元的操作施加偏压配置，该偏压配置包含：
一第一写入偏压配置，以诱发一所选择存储单元的相变材料的该元件的一有源区中的该较高电阻相，而为该所选择存储单元建立低于该读取门限的一第一门限，
一第二写入偏压配置，以诱发一所选择存储单元的相变材料的该元件的该有源区中的该较高电阻相，而为该所选择存储单元建立高于该读取门限的一第二门限；以及
一读取偏压配置，以将该读取门限应用至一所选择存储单元。
3.如权利要求2所述的集成电路，其中该控制电路施加的该偏压配置包含一初始化偏压配置，以断裂该存储单元阵列中的该反熔丝元件，该反熔丝元件包含与相变材料的该元件接触的破裂细丝，且其中该读取偏压配置与该第一写入偏压配置相同，且包含一电压脉冲，该电压脉冲具有设置以建立该所选择存储单元中的该第一门限的一脉冲形状。
4.如权利要求1所述的集成电路，其中相变材料的该元件是与该反熔丝元件接触，且其中该存储单元阵列包括一三维阵列，且该多条位线及该多条字线被配置以存取该三维阵列中多阶的存储单元。
5.一集成电路存储器装置，其特征在于，包含：
一第一存取导体及一第二存取导体；
该第一存取导体及该第二存取导体之间的一存储单元，该存储单元包含：
具有第一及第二表面的一反熔丝材料层，该第一表面接近或接触该第一存取导体，
具有第一及第二表面的一相变材料层，该相变材料层的该第一表面与该反熔丝材料层的该第二表面相接触，该相变材料层的该第二表面被动地耦接至该第二存取导体；以及
一电极，包含穿过该反熔丝材料层的一破裂细丝，该破裂细丝被动地耦接至该第一存取导体及与该相变材料层接触。
6.如权利要求5所述的集成电路存储器装置，包含：
耦接至该存储单元的感测电路，以感测该存储单元是否具有低于一读取门限的一门限；以及
耦接至该第一及第二存取导体的控制电路，以施加偏压配置而用于该存储单元的操作，该偏压配置包含：
一第一写入偏压配置，以诱发相变材料的该元件的一有源区中的该较高电阻相，以为该存储单元建立低于该读取门限的一第一门限；
一第二写入偏压配置，以诱发相变材料的该元件的该有源区中的该较高电阻相，以为该存储单元建立高于该读取门限的一第二门限；
一读取偏压配置，以将该读取门限施加至该存储单元；以及
一初始化偏压配置，以形成该破裂细丝。
7.如权利要求6所述的集成电路存储器装置，其中该读取偏压配置与该第一写入偏压配置相同，且包含一电压脉冲，该电压脉冲具有设置以建立该所选择存储单元中的该第一门限的一脉冲形状。
8.一种操作包含串连的一反熔丝元件及相变材料的一元件的一存储单元的方法，该相变材料具有一较低电阻相及较高电阻相，其特征在于，该方法包含：
通过断裂该反熔丝元件来初始化该存储单元；
通过施加一第一写入偏压配置来诱发相变材料的该元件的一有源区中该较高电阻相的一第一本体，以为该所选择存储单元建立低于一读取门限的一第一门限，而将一第一数据值写入该存储单元中；
通过施加一第二写入偏压配置来诱发相变材料的该元件的该有源区中该较高电阻相的一第二本体，以为该所选择存储单元建立高于该读取门限的一第二门限，而将一第二数据值写入该存储单元；以及
通过感测该所选择存储单元是否具有低于该读取门限的一门限而读取该存储单元中的数据。
9.如权利要求8所述的方法，其中该存储单元在一集成电路上，且所述初始化是使用集成电路上的控制电路来执行。
10.如权利要求8所述的方法，其中所述读取包含施加一读取电压脉冲，该读取电压脉冲具有设置以重建该存储单元中的该第一门限的一脉冲形状，且其中该第一写入偏压配置包含施加一写入电压脉冲，其相同于该读取电压脉冲。
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