TWI466118B - 沒有隔離裝置的記憶體 - Google Patents

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Description

沒有隔離裝置的記憶體
本技術是關於積體電路記憶體技術，包含使用相變材料的技術。
很多三維(three-dimensional，3D)記憶體概念已被提出，以製造高密度記憶體。Li等人發表於IEEE裝置及材料可信度會刊2004年9月第4卷第3期的文章「Evaluation of SiO2 Antifuse in a 3D-0TP Memory，」描述設置為記憶體胞元的一種多晶矽二極體及反熔絲。Sasago等人發表於2009年VLST技術論壇技術論文摘要第24-25頁的文章「Cross-point phase change memory with 4F2cell size driven by low-contact-resistivity poly-Si diode，」描述設置為記憶體胞元的多晶矽二極體及相變元件(phase change element)。Kau等人發表於IEDM09-617(2009年)第27.1.1-27.1.4頁的文章「A stackable cross point phase change memory，」描述一種包含雙向定限開關0TS以作為隔離裝置且帶有相變元件的記憶體胞元。這些技術依賴於隔離裝置及記憶元件的組合，以構成記憶體胞元。該隔離裝置對記憶體結構增加了額外的程序和厚度及/或面積。此外，隔離裝置/記憶元件的方法不適用於諸多3D記憶體結構，包含所謂的可去除位元成本(Bit Cost Scalable，BiCS)結構以及包含大量記憶層的其他3D記憶體結構。
在Chen等人發表於2003年IEDM 03-905第37.4.1-37.4.4頁的文章「An Access-Transistor-Free(0T/1R)Non-Volatile Resistance Random Access Memory(RRAM)Using a Novel Threshold Switching,Self-Rectifying Chalcogenide Device，」中，描述了所謂的零個電晶體/一個電阻器0T/1R記憶體胞元，其使用不包含各別隔離裝置的相變元件(亦可見美國專利核准號7,236,394)。但是描述於Chen等人的文章中的0T/1R記憶體胞元只能用於小的陣列，因為在完成該裝置的製造之後，相變元件是處於低電阻的結晶相。此低電阻相使得用於陣列的第一編程步驟變得困難，因為在第一編程循環期間無法完全隔離未選擇的胞元。此外，Chen等人所描述的0T/1R胞元技術包括一個在電極和相變元件之間比較大的接觸區域，使得重置電流也必須比較高。再者，由於來自未選擇胞元的大量漏電流，陣列的尺寸必須十分受限以保留讀取邊際。因此，Chen等人的0T/1R胞元並未被成功地針對高密度記憶體部署。
因此，提供一個適用於高密度結構且易於製造的記憶體技術是所期望的。
基於未設有隔離裝置的相變記憶體胞元而描述一積體電路。該積體電路包含複數位元線及複數字元線。記憶體胞元的陣列在沒有獨立隔離裝置的情況下被動地耦接至該複數位元線及該複數字元線。陣列中的記憶體胞元包含串連的反熔絲元件以及相變材料元件。感測電路是被耦接至該記憶體胞元的陣列，以感測所選擇的記憶體胞元是否具有低於一讀取門檻的一門檻。
控制電路被描述為可耦接至複數位元線和複數字元線，以針對裝置的操作運用偏壓配置。該偏壓配置包含第一寫入偏壓配置，以藉由誘發相變材料的較高電阻相(例如非晶相)的本體(volume)形成而在所選擇的記憶體胞元中建立第一門檻，該第一門檻低於該讀取門檻。該偏壓配置還包含第二寫入偏壓配置，以藉由誘發所選擇記憶體胞元中的相變材料的較高電阻相的本體形成而建立高於讀取門檻的第二門檻。在控制電路的控制下施加讀取偏壓配置，以將讀取門檻運用於所選擇的記憶體胞元，而在感測電路的配合下感測資料值。
可以藉由以反熔絲元件形成破裂細絲而使記憶體胞元的陣列被初始化。所述初始化可以藉由應用一個初始化偏壓配置而執行，該初始化偏壓配置用於使記憶體胞元陣列中的反熔絲元件斷裂，以形成所述破裂細絲。該破裂細絲是在晶片上(on-chip)控制電路的控制下、外部配備的控制下或外部配備與晶片上控制電路的組合的控制下，於製程中或於記憶體陣列的初始編程期間形成。
在一些實施例中，可使用類似上述的第一和第二寫入偏壓配置來形成破裂細絲，其中該第一和第二寫入偏壓配置也用於記憶體的操作。在例如本文所述的實施例中，施加到所選擇胞元的寫入偏壓配置超過反熔絲的崩潰電壓(breakdown voltage)，而未選擇的胞元僅被施加低於該崩潰電壓的電壓。
本文所描述的記憶體胞元包含一反熔絲材料層，其具有第一及第二表面，其中該第一表面最接近第一存取導體(例如字元線)或與第一存取導體接觸。此外，記憶體胞元包含一相變材料層，其具有第一及第二表 面。相變材料層的第一表面與反熔絲材料層的第二表面相接觸。相變材料層的第二表面是被動地耦接至第二存取導體，例如位元線。包含穿過該反熔絲材料層的破裂細絲的電極經由被動地耦接至第一存取導體(例如字元線)，並接觸該相變材料層。
在一些實施例中，記憶體胞元的陣列是被配置於三維結構中，該三維結構針對非常高密度記憶體提供多階的記憶體胞元。
本文亦描述一種用於基於沒有隔離裝置的相變記憶體胞元而操作一記憶體裝置的方法。例如，一操作方法可包含以下所述：藉由斷裂反熔絲元件來初始化記憶體胞元；藉由施加第一寫入偏壓配置以誘發相變材料元件的一主動區中的較高電阻相的本體，而在該記憶體胞元中寫入第一資料值，藉此建立用於所選擇記憶體胞元且低於一讀取門檻的第一門檻，藉由施加第二寫入偏壓配置以誘發相變材料元件的該主動區中的較高電阻相的本體，而在該記憶體胞元中寫入一第二資料值，藉此建立用於所選擇記憶體胞元且高於該讀取門檻的第二門檻；以及藉由感測所選擇記憶體胞元是否具有低於該讀取門檻的一門檻而讀取該記憶體胞元中的資料。
本文所描述的記憶體胞元亦可根據一方法而操作，所述方法包含藉由施加第一偏壓配置來降低所選擇胞元的門檻而將該第一資料值寫入所選擇記憶體胞元中的步驟，所選擇記憶體胞元包含先前已被編程且具有第二門檻的胞元，在上述步驟之後應用第二偏壓配置以建立第一門檻。該第一偏壓配置可為具有緩慢淬滅尾部(low quenching tail)的一設定脈衝， 其將相變材料的主動區內的本體由較高電阻相改變為較低電阻相(例如結晶相)；以及該第二偏壓配置可為重置脈衝，其適用於誘發相變材料元件的該主動區中的較高電阻相的本體，以建立第一門檻。
本文所描述的技術的其他方面及益處可以藉由參照以下的附圖、詳細說明及申請專利範圍而瞭解。
101‧‧‧第一導電端
102‧‧‧第二導電端
102a‧‧‧第二導電端的表面
103‧‧‧反熔絲材料層
103a‧‧‧反熔絲材料層的第一表面
103b‧‧‧反熔絲材料層的第二表面
104‧‧‧相變材料層
104a‧‧‧相變材料層的第一表面
104b‧‧‧相變材料層的第二表面
105、115‧‧‧破裂細絲
106、116‧‧‧本體
400、401、500、501‧‧‧跡線
601‧‧‧第一脈衝
602‧‧‧第二脈衝
603a‧‧‧設定脈衝
603b‧‧‧重置脈衝
701‧‧‧第一編程脈衝
702‧‧‧第二編程脈衝
703‧‧‧讀取脈衝
800~807、810、811~818‧‧‧步驟
901‧‧‧第一存取線
902‧‧‧第二存取線
903、906‧‧‧導電襯墊端
904‧‧‧反熔絲材料層
905‧‧‧相變材料層
910、1240‧‧‧記憶體胞元
1101-1、1101-2、1102-1、1102-2、1103-1、1103-2‧‧‧字元線
1201-1、1201-2、1202-1、1202-2‧‧‧位元線
1111-1、1111-2、1121-1、1121-2、1131-1、1131-2、1141-1、1141-2‧‧‧反熔絲材料層
1151-0、1151-1、1151-3、1161-0、1161-1、1161-3、1171-0、1171-1、1171-3、1181-0、1181-1‧‧‧代表性記憶體胞元
1200‧‧‧陣列
1210a~1210c‧‧‧字元線
1220a~1220c‧‧‧位元線
1300‧‧‧沒有隔離裝置的3D記憶體陣列
1301‧‧‧列及平面解碼器
1302‧‧‧字元線
1303‧‧‧行解碼器
1304‧‧‧位元線
1305、1307‧‧‧匯流排
1306‧‧‧感測放大器/資料輸入結構
1308‧‧‧偏壓配置提供電壓
1309‧‧‧電路
1311‧‧‧資料輸入線
1315‧‧‧資料輸出線
1350‧‧‧積體電路
第1圖示出沒有隔離裝置的相變記憶體胞元在初始化之前的一個簡化橫截面圖。
第2圖示出第1圖中的記憶體胞元在初始化及第一資料值的編程之後的簡化橫截面圖。
第3圖示出第1圖中的記憶體胞元在初始化及第二資料值的編程之後的簡化橫截面圖。
第4圖是以設定和重置狀態操作的典型相變記憶體胞元的電流對電壓圖。
第5圖是沒有隔離裝置的相變記憶體胞元的電流對電壓圖，如本文所描述的，該沒有隔離裝置的相變記憶體胞元具有由第一及第二門檻電壓所表示的資料值。
第6A圖描繪從低門檻轉換至高門檻的代表性編程脈衝，以及可用於第1-3圖所示的記憶體胞元的操作的一個組合的編程/讀取脈衝。
第6B圖描繪從高門檻轉換至低門檻的代表性編程脈衝序列，其可用於 第1-3圖所示的記憶體胞元的操作。
第7圖描繪一個編程脈衝的替代設定以及一個讀取脈衝，其可用於第1-3圖所示的記憶體胞元的操作。
第8圖是示出本文所描述的記憶體裝置的操作方法的流程圖。
第9圖是形成於第一及第二存取線之間的交叉點的沒有隔離裝置的記憶體胞元的透視圖。
第10圖是第9圖的裝置在X-Z平面上的橫截面圖。
第11圖是包含沒有隔離裝置的記憶體胞元的3D記憶體結構的一個示例的透視圖。
第12圖描繪一個使用本文所描述的沒有隔離裝置的記憶體胞元所實現的交叉點記憶體陣列的一部分的示意圖。
第13圖是具有沒有隔離裝置的記憶體胞元的一個積體電路的方塊圖。
參考第1-13圖，所提供的是無隔離裝置的相變記憶體裝置及操作此類裝置的方法的具體實施例的詳細描述。
無隔離裝置的相變記憶體胞元的基本結構顯示於第1-3圖中，其中第1圖描繪該裝置處於初始化前的狀態，第2圖描繪該裝置被編程以儲存第一資料值，以及第3圖描繪該裝置被編程以儲存第二資料值。
參考第1圖，該裝置包含第一導電端101及第二導電端102。反熔絲材料層103具有與第一導電端101相接觸的第一表面103a，以及在第一表面103a對面的第二表面103b。相變材料層104具有與該反熔絲材料層 103的第二表面103b相接觸的第一表面104a，以及在該第一表面104a對面的第二表面104b。相變材料層104的該第二表面是與該第二導電端102的表面102a相接觸。
第一及第二導電端101、102可包含例如位元線或字元線的存取導體的各自部分，或包含被動地耦接至此類存取導體的導體材料層。當用於此，有電流連繫於第一及第二元件間時且在沒有干涉校正或開關裝置(例如電晶體、二極體或及雙向定限開關)的情況下，第一元件"被動地耦接"至第二元件。根據技術的此用途，反熔絲材料層103是被動地耦接至該第一導電端101，且該相變材料層104是被動地耦接至該第二導電端102。
在代表性實施例中，所選擇用於第一及第二導電端101及102的材料可包括多種金屬、類金屬材料及摻雜的半導體。因此，可使用一或多層的材料，例如鎢、鋁、銅、氮化鈦、氮化鉭、氮化鎢、摻雜的多晶矽及其他材料，來實現該導電端101、102。例如，在代表性系統中，這些可選的導電端101、102的厚度可介於10至100nm的範圍。在其他實施例中，導電端101、102非常薄，或再厚一點。所選擇用於第一導電端101的材料較佳是針對與反熔絲材料層103的相適性而選擇。同樣地，所選擇用於第二導電端102的材料較佳是針對與相變材料層104的相適性而選擇。可使用包含化學氣相沈積、物理氣相沈積或濺鍍、原子層沉積等各種已知技術將導體材料形成於積體電路上。
可以使用一或多層的介電質來實現反熔絲材料層103，所述介電質例如是二氧化矽、氮化矽、氧化鋁或其他本領域熟知的反熔絲材料。在一代表性實施例中，該反熔絲材料層103包括一二氧化矽層，其具有大約 5至10nm的厚度。可使用包含熱氧化程序、化學氣相沈積、物理氣相沈積或濺鍍、原子層沉積等的各種已知技術將該反熔絲材料形成於積體電路上。
可以使用一或多層的相變材料來實現相變材料層104。例如，該相變材料可以純的化學劑量形式或包含添加劑或摻雜物的形式包括Ge2Sb2Te5，其具有例如10至50nm的厚度。
相變材料的實施例包含基於硫族的材料以及其他材料。硫族元素(chalcogens)包括氧(O)、硫(S)、硒(Se)及碲(Te)這四種元素中的任一元素，這四種元素構成元素週期表的VIA族的一部分。硫屬化物包括硫族元素與更具正電性(electropositive)的元素或自由基的化合物。硫屬化物合金包括硫屬化物與諸如過渡金屬的其他材料的結合。硫屬化物合金通常含有元素週期表之IVA族中的一種或多種元素，諸如鍺(Ge)與錫(Sn)。通常，硫屬化物合金包括銻(Sb)、鎵(Ga)、銦(In)以及銀(Ag)中的一個或多個元素的組合。技術文獻中已描述了許多基於相變的記憶材料，包括以下的合金：鎵/銻(Ga/Sb)、銦/銻(In/Sb)、銦/硒(In/Se)、銻/碲(Sb/Te)、鍺/碲(Ge/Te)、鍺/銻/碲(Ge/Sb/Te)、銦/銻/碲(In/Sb/Te)、鎵/硒/碲(Ga/Se/Te)、錫/銻/碲(Sn/Sb/Te)、銦/銻/鍺(In/Sb/Ge)、銀/銦/銻/碲(Ag/In/Sb/Te)、鍺/錫/銻/碲(Ge/Sn/Sb/Te)、鍺/錫/硒/碲(Ge/Sb/Se/Te)以及碲/鍺/銻/硫(Te/Ge/Sb/S)。在鍺/硒/碲(Ge/Sb/Te)合金族中，可使用的合金組合範圍很廣，這些組合可歸納為TeaGebSb100-(a+b)。有位研究員將最有用的合金描述為在沈積而成的材料中碲(Te)的平均濃度遠低於70%，通常低於約60%，且一般是從低為大約23%至高為大約58% Te的範圍內，且最佳是從大約48%至58% Te。此材料中鍺的濃度高於約5%，且平均濃度是從約8%至約30%，一般保持在50%以下。 最佳的是，鍺的濃度是從約8%至約40%。此組合的主要構成元素的剩餘元素是銻(Sb)。這些百分數是指構成元素的原子總和100%的原子百分數。(Ovshinsky 5,687,112專利第10-11欄)。經另一位研究員評估的特殊合金包括Ge2Sb2Te5、GeSb2Te4以及GeSb4Te7(Noboru Yamada：“高資料率記錄所用的Ge-Sb-Te相變光碟的電位”，SPIE第3109卷第28-37頁(1997))。一般而言，諸如鉻(Cr)、鐵(Fe)、鎳(Ni)、鈮(Nb)、鈀(Pd)、鉑(Pt)的過渡金屬以及其混合物或合金可與鍺/銻/碲(Ge/Sb/Te)結合在一起，以形成具可程式化電阻特性的相變合金。Ovshinsky‘112第11-13欄中給出了有用的記憶材料的特定示例，這些示例已併入本說明書作為參考。
有些實施例在硫屬化物及其他相變材料中摻入雜質或在其中包含雜質的添加物，以利用摻雜的硫屬化物來改良記憶元件的導電性、轉變溫度、熔化溫度及其他特性。對硫屬化物進行摻雜所用的代表性雜質包括氮、矽、氧、二氧化矽、氮化矽、銅、銀、金、鋁、氧化鋁、鉭、氧化鉭、氮化鉭、鈦以及氧化鈦。請參見例如美國專利第6,800,504號與美國專利第7,893,419號。
相變材料能夠在第一結構狀態與第二結構狀態之間變換，其中在第一結構狀態中材料處於通常高電阻的非晶固相，在第二結構狀態中材料在胞元的主動通道區中局部有序地處於通常低電阻的結晶或多晶固相。這些材料是至少雙穩態的(bistable)。術語“非晶”是指比單晶無序的相對無序結構，與結晶相相比具有諸如高電阻率的可偵測特性。術語“結晶”是指比非結晶結構有序的相對有序結構，與非晶相相比具有諸如低電阻率的可偵測特性。
形成硫屬化物材料所採用的一種示例方法是在1mTorr~100mTorr的壓力下利用氬氣、氮氣及/或氦氣等源氣體來執行物理氣相沈積-濺鍍法(PVD-sputtering)或磁控濺鍍法(magnetron-sputtering)。沈積通常是在室溫下完成的。可使用長寬比(aspect ratio)為1~5的準直器(collimator)來改良填充效能(full-in performance)。為了改良填充效能，也可使用幾十伏特至幾百伏特的直流偏壓。另一方面，可同時使用直流偏壓與準直器之組合。形成硫屬化物材料所採用的一種示例方法是使用諸如標題為「硫屬化物材料的化學氣相沈積」的美國公開案第2006/0172067號中揭露的化學氣相沈積(CVD)，此文獻已併入本說明書作為參考。用於使用CVD來形成硫族化物材料的另一種例示性方法揭露於Lee等人發表於2007年VLST技術論壇技術論文摘要，第102至103頁的文章「Highly Scalable Phase Change Memory with CVD GeSbTe for Sub 50nm Generation」中。選擇性地在真空環境或氮氣環境下執行沈積後退火處理(post-deposition annealing treatment)，以改良硫屬化物材料的晶態。退火溫度通常在100℃至400℃範圍內，退火時間不超過30分鐘。添加劑可以藉由共濺鍍(co-sputtering)或其他方法而被包含於相變材料中。
在使用第1圖所示的結構形成及圖案化記憶體裝置並執行後段製程以完成積體電路之後，相變材料層104將通常被施加熱循環，該熱循環會引起相變材料層104中轉變成低電阻結晶相的轉換或低電阻結晶相的保持。在記憶體胞元的初始化之前，反熔絲材料層103會阻斷第一及第二導電端101、102之間的電流。
參考第2圖，藉由斷裂(ruptur)由反熔絲材料層103製成的反 熔絲元件而初始化具有第1圖所示結構的記憶體胞元。對於其中反熔絲材料層103包括5至10nm規定厚度的二氧化矽薄膜的一實施例來說，5V的規定電壓可被施加於跨越該第一及第二導電端101、102，以導致該二氧化矽的卸除(takedown)並形成延伸穿過反熔絲材料層103的導電路徑(本文稱為破裂細絲105)的形成。破裂細絲105作為與相變材料層104接觸的電極，並被動地耦接至第一導電端101。破裂細絲105與該相變材料層104之間的接觸面積可大體上少於相變材料層104的表面中與反熔絲材料層103接觸的表面積。使用破裂細絲105作為電極的結果是電流會被集中在與相變材料層104的接觸介面處。
一旦破裂細絲105形成，則藉由誘發相變材料層104中的高電阻非晶相的本體(例如106)形成而寫入資料。對於第一資料值(比方邏輯0)來說，本體106具有大得足以避免破裂細絲105和在層104中的結晶相材料的直接連結的第一尺寸。
參考第3圖，在另一個記憶體胞元中，該破裂細絲115可以形成於結構中的不同位置。此外，為了編程第二資料值(比方邏輯1)，高電阻非晶相的本體116形成在破裂細絲115及層104之間的界面處的主動區中，該高電阻非晶相的本體116大於本體106，要不然就是被修飾以導致穿過材料的電流通道中的較高電阻。
第一資料值和第二資料值兩者是藉由具有高電阻的非晶相材料的本體106、116的形成而表示。因此，只要裝置是在低於門檻操作，兩資料值是由阻斷電流的高電阻結構表示。
第4圖是一個電流對電壓(I-V)圖，其示出相變記憶體材料的 典型先前技術設定及重置狀態的特性。在剛開始處於設定狀態且具有主動區中的低電阻結晶相的記憶體胞元中，該I-V圖示出一個具有實質上斜率的相當直的回應，如跡線401所示。對於剛開始處於重置狀態且具有主動區中的高電阻非晶相的記憶體胞元來說，I-V圖在跡線400上顯示出一個非常小的傾斜，直到達到了門檻電壓VTH。當達到了門檻電壓VTH，有一個負電阻區域或折回區域，其中相變材料的主動區熔化或開始熔化。最後，跡線400接近跡線401的線，且接者沿著跡線401的線往上。在先前技術相變記憶體胞元的讀取操作期間，足以偵測在低於門檻電壓V下操作的重置狀態胞元和設定狀態胞元的電阻間的差異。
第5圖是一個I-V圖，其示出類似第2和3圖所示的記憶體胞元的特性。跡線501代表類似第2圖所示的記憶體胞元的特性，其在相對較低的門檻VTH-L達到了折回處。跡線500表現出類似第3圖所示的記憶體胞元的特性，其在相對較高的門檻VTH-H達到了折回處。。讀取門檻VREAD針對本文所描述的記憶體裝置的操作而被詳細描述，該讀取門檻VREAD介於該相對較低的門檻VTH-L及該相對較高的門檻VTH-H之間。可以藉由決定記憶體胞元是否達到了折回狀態且例如引導顯著電流以回應讀取門檻VREAD或留在高電阻相，來偵測資料值。
可以被領略的是，記憶體胞元可如本文所描述的內容而被實現，其中藉由建立使門檻電壓落在多於兩個的範圍的寫入協議及讀取協議，使每個胞元儲存有多於兩個資料值(即多於一個位元)。
第6A及6B圖描繪可以被用於諸如第1-3圖的記憶體胞元的操作的偏壓配置。如第6A圖所述，第一脈衝601可被用於讀取操作及用於編 程低門檻VTH-L狀態。因此，在操作中，讀取偏壓配置及第一寫入偏壓配置可以相同，其中本文中術語"相同"意指用於驅動偏壓配置的電路是以相同的方式被驅動。第一脈衝601的特徵在於低門檻VTH-L和高門檻VTH-H之間的最高振幅。此外，脈衝601具有包含脈衝寬度及後緣斜率的脈衝形狀，該脈衝形狀在讀取操作期間致使在記憶體胞元中重新建立低門檻狀態。第二脈衝602可在從低門檻狀態或其他較低電阻情況的轉換時用於編程高門檻VTH-H狀態。該第二脈衝602具有大於高門檻狀態的脈衝高度及設置以平息非晶狀態中相轉換的一後緣，以在記憶體胞元中建立高門檻VTH-H狀態。
第6B圖示出用於寫入操作的脈衝序列，該寫入操作須要從高門檻VTH-H狀態轉換至低門檻VTH-L狀態。該序列包含造成主動區變熱至超過結晶溫度且降低胞元電阻的設定脈衝603a，其後跟隨的是重置脈衝603b。在一些實施例中，設定脈衝可具有類似脈衝603a的形狀，並具有可超過折回門檻VTH-H的振幅，且其中後緣相對緩慢，以使相變材料確定於胞元的主動區中的結晶相。在藉由施加設定脈衝或藉由其他偏壓配置以降低所選擇胞元的電阻之後，脈衝603b可被施加以建立低門檻VTH-L狀態。此外，脈衝603b可具有一脈衝形狀，其包含高於低門檻VTH-L的脈衝高度、脈衝寬度及後緣斜率，以建立記憶體胞元中的低門檻狀態。在一些實施例中脈衝603b可與讀取脈衝601相同。
第一脈衝601、第二脈衝602及脈衝603b的特徵可在於"重置"偏壓配置，因為他們誘發胞元的主動區中相變材料的高電阻非晶相的本體，其通常與此類裝置中的"重置"狀態相關。使用重置偏壓配置以針對所有要被儲存的資料值而編程記憶體胞元的結果是，陣列中的所有記憶體胞元 對電流呈現高電阻，除非超過最低門檻狀態的折回門檻的電壓被施加到胞元。因為此高電阻，當適當地操作時對於隔離裝置的需求也就被消除了。
當第一脈衝601(或脈衝603b)及第二脈衝602可具有超過反熔絲元件的崩潰電壓的最高振幅，則第一脈衝601(或脈衝603b)及第二脈衝602可被施加到如第1圖中所描繪處於初使狀態的胞元。在替代實施例中，對於初始化循環，初始化-編程脈衝可適應於對於此技術的特定實施方式最有效的脈衝形狀。例如用於記憶體的初始編程期間的寫入脈衝可包含一個短、高的電壓波峰及跟隨其後的所需以達到期望門檻值的脈衝形狀。因此，包含大量胞元的記憶體陣列可在不用遭受Chen等人所描述的先前技術0T/1R胞元的高漏電流問題的情況下被程式化。
第7圖描繪脈衝的替代設定，其可用於類似第1-3圖的記憶體胞元的操作。第7圖中脈衝的設定包含配置以建立低門檻VTH-L狀態的第一編程脈衝701、配置以建立高門檻VTH-H狀態的第二編程脈衝702及特別為讀取操作配置的讀取脈衝703。該讀取脈衝703的特徵在於一個相當窄的脈衝寬度，以最小化讀取干擾問題。
第8A及8B圖提供一個流程圖，其描述包含類似第1-3圖的記憶體胞元陣列的一個積體電路記憶體裝置的操作方法。參考第8A圖，在第一步驟800，藉由將一初始資料設定儲存於陣列中的記憶體胞元而將該記憶體胞元初始化。所述初始資料設定可包括預先指定的資訊，例如微碼、計算機程式、影像檔案、資料檔案等，或可包括預先指定的資料樣式，例如全零、全一、棋盤式交替的零和一等。可在製程中使用工廠的機械來執行初始化步驟800。例如，生產線中的測試系統可被配置以藉由運用積體電路 上的控制電路或使用積體電路探針或其他連結以在外部控制下施加程式化訊號，而初始化該記憶體胞元。或者，可使用如上所述的積體電路上的控制電路來執行初始化步驟800。
在初始化該記憶體胞元之後，該積體電路可等待讀取或寫入指令(801)。當接收到指令，該程序決定該指令為讀取或寫入指令(802)。若其為讀取指令，位址被解碼且要被讀取的記憶體胞元被選擇(803)。要被用於讀取操作中的感測電路被使能(804)。在與感測電路的協調下，第一讀取/寫入偏壓配置被應用到所選擇的記憶體胞元或多個胞元(805)，伴隨著被施用到未選擇胞元以避免其資料混亂的適當抑制電壓，其中該第一讀取/寫入偏壓配置包含如上所述的第一讀取及編程脈衝(參照第6A圖)。接著，該資料由感測電路輸出(806)，且讀取操作結束(807)。如果步驟802中的指令是一個寫入指令，那麼位址被解碼且要被寫入的記憶體胞元被選擇(810)，且程序如第8B圖所示的繼續。
第8B圖中所示的第一步驟中，決定要被寫入的該資料值是例如"0"的第一資料值或例如"1"的第二資料值(811)。在替代實施例中，如上所述，該資料值可針對每個胞元呈現大於一個位元，且步驟811將會被相應修改。如果要被寫入的資料值是"0"，那麼感測放大器被使能(813)，且該第一讀取/寫入偏壓配置被施加(814)，伴隨著被施用到未選擇胞元以避免其資料混亂的適當抑制電壓。在感測放大器處被感測的該資料與預期的"0"值相比較，以確定讀取/寫入偏壓是否成功(815)。如上述所說明的，如果所選擇胞元處於高門檻狀態，那麼第一讀取/寫入偏壓可能不會成功地產生至低門檻狀態的轉換。因此，如果驗證步驟(815)指出所選擇胞元儲存的是"1" 值，那麼偏壓配置中的第一脈衝(類似第6B圖所示者)被施加用於從該高至低門檻狀態的轉換(816)。在第一脈衝之後，第二脈衝603b被施加，該第二脈衝603b可相同於第一讀取/寫入偏壓配置(817)，並且所述寫入結束(818)。如果該驗證步驟(815)指出所選擇胞元儲存的是"0"值，那麼寫入結束(818)。
如果在步驟811，決定要被寫入的資料值是"1"，那麼伴隨著被施用到未選擇胞元以避免其資料混亂的適當抑制電壓，例如第6A圖的脈衝602的第二寫入偏壓配置被施加以誘發高門檻狀態(812)。接著該寫入程序結束(818)。
當適應於特定實施方式時，第8A-8B圖所說明的程序的步驟可同時執行或以不同的順序執行。此外，當適應於特定實施方式時，可應用程式化、讀取和驗證序列的不同組合。
第9圖是在交叉點陣列中一個單一記憶體胞元(例如以上所描述者)的透視圖。該交叉點陣列的特徵在於諸如字元線的第一存取線901及諸如位元線的第二存取線902，該第二存取線902壓在第一存取線901上面，且通常垂直於該第一存取線901。記憶體胞元形成於交叉點，其包含如第1圖所說明的四層結構。該複數層包含導電襯墊端903、反熔絲材料層904、相變材料層905以及導電襯墊端906。反熔絲材料層904及相變材料層905是以最佳化為用於記憶體胞元操作的配置及厚度被實施。在一些實施例中，導電襯墊端903、906可省略，或使用作為結構的導電間隔物，以在製程中被動地將記憶體胞元耦接至存取線及/或保護層。
第10圖是第9圖的結構在X-Z平面上的橫截面圖。如以上所討論，記憶體胞元910包含四層結構，包含導電襯墊端903、反熔絲材料層 904、相變材料層905及導電襯墊端906。
第11圖是來自三維配置中的沒有隔離裝置的相變記憶體胞元陣列的一組胞元的透視圖。該三維陣列包含複數字元線，其在第一階中包含字元線1101-1及1101-2、在第二階中包含字元線1102-1及1102-2及在第三階中包含字元線1103-1及1103-2。此外，該三維陣列包含複數位元線，其在第一及第二階的字元線之間包含位元線1201-1及1201-2，及在第二及第三階的字元線之間包含位元線1202-1及1202-2。可使用單層導體或多層導體來實施該位元線及字元線。在所描述的實施方式中，字元線1101-1和1101-2、字元線1102-1和1102-2以及字元線1103-1和1103-2的每一個具有形成於其上及下表面的反熔絲材料層(1111-1、1111-2、1121-1、1121-2、1131-1、1131-2、1141-1、1141-2)。複數相變材料墊實施於交叉點，以使得該結構導致了四階的記憶體胞元，包含階I中的代表性記憶體胞元1151-0、1151-1及1151-3、階II中的代表性記憶體胞元1161-0、1161-1及1161-3、階III中的代表性記憶體胞元1171-0、1171-1及1171-3及階IV中的代表性記憶體胞元1181-0及1181-1。實施於第11圖的配置的整個陣列可具有很多層及在每一層中的很多位元線及字元線，以形成相當高密度記憶體裝置。可實施包含三維陣列的其他3D配置，在該三維陣列中，類似第11圖的結構，該複數字元線及該複數位元線被設置以存取多階的記憶體胞元。
第12圖描繪一個使用本文所描述的沒有隔離裝置的記憶體胞元所實現的交叉點記憶體陣列的一部分的示意圖。如第12圖所示陣列1200中的每一個記憶體胞元都是沒有隔離裝置的記憶體裝置，其由電阻性記憶體元件沿著相應字元線1210a-1210c及相應位元線1220a-1220c之間的 電流路徑來表示。
該陣列包括平行延伸於第一方向的複數字元線1210a、1210b及1210c，及平行延伸於第二方向的複數位元線1220a、1220b及1220c，該第二方向垂直於第一方向。該陣列1200被稱為交叉點陣列，因為該字元線1210a-1210c及位元線1220a-1220c彼此交叉但是卻未實際上相交，且該記憶體胞元位於這些交叉點處。
記憶體胞元1240是陣列1200中記憶體胞元的代表且被設置在字元線1210b及位元線1220b的交叉點位置。記憶體胞元1240被動地耦接至字元線1210b及被動地耦接至位元線1220b。
可藉由施加適當的電壓脈衝至相應的字元線1210b及位元線以誘發電流通過所選擇記憶體胞元1240，同時施加抑制電壓至未選擇的字元線及位元線，由此可達成讀取或寫入陣列1200中的記憶體胞元1240。所施加電壓的位準及持續時間取決於所執行的操作，例如讀取操作或編程操作。
在另一個示例中，在讀取及第一及第二重置偏壓配置期間，相應脈衝的全電壓V被施加到所選擇的字元線(例如字元線1210b)，而相應脈衝的二分之一電壓V/2被施加到未選擇的字元線(例如字元線1210a及1210c)。此外，零電壓被施加到所選擇的位元線(例如1220b)，而相應脈衝的一半電壓V/2被施加到未選擇的位元線(例如位元線1220a及1220c)。這造成所選擇胞元1240接收全脈衝高度V，而未選擇的胞元被施加V/2的偏壓。
在另一個示例中，在讀取及第一及第二重置偏壓配置期間，相應脈衝的全電壓V被施加到所選擇的字元線(例如字元線1210b)，而相應脈 衝的三分之一電壓V/3被施加到未選擇的字元線(例如字元線1210a及1210c)。此外，零電壓被施加到所選擇的位元線(例如1220b)，而相應脈衝的三分之二電壓2V/3被施加到未選擇的位元線(例如位元線1220a及1220c)。這造成所選擇胞元1240接收全脈衝高度V，沒有位於所選擇字元線或所選擇位元線上的未選擇胞元接收+V/3的偏壓，而共享所選擇字元線或所選擇位元線的未選擇胞元接收-V/3的偏壓。
相似的偏壓配置可被應用於記憶體裝置的3D配置。
第13圖示出一個積體電路1350，其包含一個沒有隔離裝置的3D記憶體陣列1300。沿著記憶體陣列1300中的列設置的列及平面解碼器1301被耦接至複數個字元線1302並與其電交流。沿著記憶體陣列1300中的行設置的行解碼器1303被耦接至複數個位元線1304並與其電交流，以從3D記憶體陣列1300中的多個記憶體胞元讀取資料或將資料寫入於其中。位址在匯流排1305上提供至列及平面解碼器1301及行解碼器1303。感測放大器及諸如預充電電路等其他支援電路，伴隨方塊1306中的資料輸入結構經由匯流排1307被耦接至行解碼器1303。資料是經由資料輸入線1311從積體電路1350上的輸入/輸出埠或其他資料來源提供至方塊1306中的資料輸入結構。資料是經由資料輸出線1315從方塊1306中的感測放大器提供至積體電路1350上的輸入/輸出埠，或提供至對積體電路1350來說的其他內部或外部資料目的地。偏壓配置狀態構件位於電路1309中，其控制偏壓配置提供電壓1308、該感測電路及該資料輸入結構以用於讀取及寫入操作。可使用特別目的邏輯、通用處理器或其結合來實施該電路，其設置以使用類似第6、7及12圖所描述的偏壓配置來執行本文所描述的操作模式，包含例如第8A及 8B圖的程序。
雖然本發明係已參照以上詳述的較佳實施例及示例來加以揭露，將為吾人所瞭解的是，這些示例意欲具有說明性而非限制性意義。預期熟習此項技術者將容易想到修改及組合，所述修改及組合將在本發明之精神以及隨附申請專利範圍之範疇內。
101‧‧‧第一導電端
102‧‧‧第二導電端
103‧‧‧反熔絲材料層
104‧‧‧相變材料層
105‧‧‧破裂細絲
106‧‧‧本體

Claims (9)

  1. 一種積體電路，包含：複數位元線及複數字元線；一記憶體胞元陣列，被動地耦接至該複數位元線及該複數字元線，該記憶體胞元陣列中的記憶體胞元分別包含串連的一反熔絲元件及相變材料的一元件，該相變材料具有一較低電阻相及較高電阻相；耦接至該記憶體胞元陣列的感測電路，以感測一所選擇記憶體胞元是否具有低於一讀取門檻的一門檻；以及耦接至該複數位元線及該複數字元線的控制電路，以為該記憶體胞元的操作施加偏壓配置，該偏壓配置包含：一第一寫入偏壓配置，以誘發一所選擇記憶體胞元的相變材料的該元件的一主動區中的該較高電阻相，而為該所選擇記憶體胞元建立低於該讀取門檻的一第一門檻；一第二寫入偏壓配置，以誘發一所選擇記憶體胞元的相變材料的該元件的該主動區中的該較高電阻相，而為該所選擇記憶體胞元建立高於該讀取門檻的一第二門檻；以及一讀取偏壓配置，以將該讀取門檻應用至一所選擇記憶體胞元。
  2. 如申請專利範圍第2項所述之積體電路，其中該控制電路施加的該偏壓配置包含一初始化偏壓配置，以斷裂該記憶體胞元陣列中的該反熔絲元件，該反熔絲元件包含與相變材料的該元件接觸的破裂細絲，且其中該讀取偏壓配置與該第一寫入偏壓配置相同，且包含一電壓脈衝，該電壓 脈衝具有設置以建立該所選擇記憶體胞元中的該第一門檻的一脈衝形狀。
  3. 如申請專利範圍第1項所述之積體電路，其中相變材料的該元件是與該反熔絲元件接觸，且其中該記憶體胞元陣列包括一三維陣列，且該複數字元線及該複數位元線被配置以存取該三維陣列中多階的記憶體胞元。
  4. 一積體電路記憶體裝置，包含：一第一存取導體及一第二存取導體；該第一存取導體及該第二存取導體之間的一記憶體胞元，該記憶體胞元包含：具有第一及第二表面的一反熔絲材料層，該第一表面接近或接觸該第一存取導體，具有第一及第二表面的一相變材料層，該相變材料層的該第一表面與該反熔絲材料層的該第二表面相接觸，該相變材料層的該第二表面被動地耦接至該第二存取導體；一電極，包含穿過該反熔絲材料層的一破裂細絲，該破裂細絲被動地耦接至該第一存取導體及與該相變材料層接觸；耦接至該記憶體胞元陣列的感測電路，以感測一所選擇記憶體胞元是否具有低於一讀取門檻的一門檻；以及耦接至該複數位元線及該複數字元線的控制電路，以為該記憶體胞元的操作施加偏壓配置，該偏壓配置包含：一第一寫入偏壓配置，以誘發一所選擇記憶體胞元的相變材料的該元件的一主動區中的該較高電阻相，而為該所選擇記憶體胞元建 立低於該讀取門檻的一第一門檻，一第二寫入偏壓配置，以誘發一所選擇記憶體胞元的相變材料的該元件的該主動區中的該較高電阻相，而為該所選擇記憶體胞元建立高於該讀取門檻的一第二門檻；以及一讀取偏壓配置，以將該讀取門檻應用至一所選擇記憶體胞元。
  5. 如申請專利範圍第4項所述之裝置，該偏壓配置更包含：一初始化偏壓配置，以形成該破裂細絲。
  6. 如申請專利範圍第5項所述之裝置，其中該讀取偏壓配置與該第一寫入偏壓配置相同，且包含一電壓脈衝，該電壓脈衝具有設置以建立該所選擇記憶體胞元中的該第一門檻的一脈衝形狀。
  7. 一種操作包含串連的一反熔絲元件及相變材料的一元件的一記憶體胞元的方法，該相變材料具有一較低電阻相及較高電阻相，該方法包含：藉由斷裂該反熔絲元件來初始化該記憶體胞元；藉由施加一第一寫入偏壓配置來誘發相變材料的該元件的一主動區中該較高電阻相的一第一本體，以為該所選擇記憶體胞元建立低於一讀取門檻的一第一門檻，而將一第一資料值寫入該記憶體胞元中；藉由施加一第二寫入偏壓配置來誘發相變材料的該元件的該主動區中該較高電阻相的一第二本體，以為該所選擇記憶體胞元建立高於該讀取門檻的一第二門檻，而將一第二資料值寫入該記憶體胞元；以及藉由感測該所選擇記憶體胞元是否具有低於該讀取門檻的一門檻而讀取該記憶體胞元中的資料。
  8. 如申請專利範圍第7項所述之方法，其中該記憶體胞元在一積體電路上，且所述初始化是使用積體電路上的控制電路來執行。
  9. 如申請專利範圍第7項所述之方法，其中所述讀取包含施加一讀取電壓脈衝，該讀取電壓脈衝具有設置以重建該記憶體胞元中的該第一門檻的一脈衝形狀，且其中該第一寫入偏壓配置包含施加一寫入電壓脈衝，其相同於該讀取電壓脈衝。
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