TWI688952B - 半導體記憶裝置及其資料讀出方法 - Google Patents

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Abstract

實施形態提供一種使記憶容量增加之半導體記憶裝置及其資料讀出方法。  實施形態之半導體記憶裝置具備記憶單元，該記憶單元具有：第1電阻變化元件，其能於第1狀態與電阻值比上述第1狀態高之第2狀態之間變化；及第2電阻變化元件，其與上述第1電阻變化元件串聯連接，能於第3狀態與電阻值比上述第3狀態高之第4狀態之間變化。上述記憶單元於第1閾值電流及第1閾值電壓下，發生第1急速折回，於大於上述第1閾值電流之第2閾值電流、及大於上述第1閾值電壓之第2閾值電壓下，發生第2急速折回。

Description

半導體記憶裝置及其資料讀出方法
實施形態係關於一種半導體記憶裝置及其資料讀出方法。
作為記憶大容量資料之半導體記憶裝置，已知有例如相變記憶體(PCM：Phase Change Memory)等使記憶單元之電阻值變化而記憶資訊之電阻變化型半導體記憶裝置。其中，已知有為了進一步提高記憶容量，而於1個記憶單元中使用複數個電阻變化膜記憶多位元資料之半導體記憶裝置。
實施形態提供一種使記憶容量增加之半導體記憶裝置及其資料讀出方法。
實施形態之半導體記憶裝置具備記憶單元，該記憶單元具有：第1電阻變化元件，其能於第1狀態與電阻值比上述第1狀態高之第2狀態之間變化；及第2電阻變化元件，其與上述第1電阻變化元件串聯連接，能於第3狀態與電阻值比上述第3狀態高之第4狀態之間變化。上述記憶單元於第1閾值電流及第1閾值電壓下，發生第1急速折回(snap back)，於大於上述第1閾值電流之第2閾值電流、及大於上述第1閾值電壓之第2閾值電壓下，發生第2急速折回。
實施形態之半導體記憶裝置之資料讀出方法於對上述記憶單元施加第1讀出電壓時，檢測流向上述記憶單元之第1讀出電流，該第1讀出電壓大在於上述第1電阻變化元件為上述第1狀態之下流通上述第1閾值電流時之上述記憶單元之兩端之電壓，且小於上述第1閾值電壓。於上述第1讀出電流大於與上述第1閾值電流大致相等之第1參考電流之情形時，斷定上述第1電阻變化元件為上述第1狀態。於該情形時，依然對上述記憶單元施加上述第1讀出電壓，並將上述第1讀出電流與大致等於上述第2閾值電流之第2參考電流加以比較，於上述第1讀出電流大於上述第2參考電流之情形時，斷定上述第2電阻變化元件為上述第3狀態，於上述第1讀出電流為上述第2參考電流以下之情形時，斷定上述第2電阻變化元件為上述第4狀態。
於上述第1讀出電流為上述第1參考電流以下之情形時，斷定上述第1電阻變化元件為上述第2狀態。於該情形時，對上述記憶單元施加大於上述第1閾值電壓且小於上述第2閾值電壓之第2讀出電壓，並檢測流向上述記憶單元之第2讀出電流，於上述第2讀出電流大於上述第2參考電流之情形時，斷定上述第2電阻變化元件為上述第3狀態，於上述第2讀出電流為上述第2參考電流以下之情形時，斷定上述第2電阻變化元件為上述第4狀態。
以下，參照圖式，詳細地對實施形態之半導體記憶裝置進行說明。再者，以下之實施形態歸根到底僅為一例，並非以限定本發明之意圖而表示。  [第1實施形態]  [構成]
圖1係第1實施形態之半導體記憶裝置之方塊圖。
本實施形態之半導體記憶裝置1具備記憶單元陣列11、自記憶單元陣列11中選擇所期望之記憶單元MC之列解碼器12及行解碼器13、對該等解碼器12、13賦予列位址及行位址之上層塊解碼器14、對半導體記憶裝置1之各部供給電力之電源15、及控制該等構件之控制電路16。
記憶單元陣列11分別具備複數個記憶多位元資料之記憶單元MC。記憶單元陣列11構成為，藉由對由列解碼器12及行解碼器13選擇出之所期望之位元線BL及字元線WL施加特定之電壓，能對所期望之記憶單元MC進行存取(資料寫入/資料讀出)。
圖2係表示記憶單元陣列11之部分構成之等效電路圖。
記憶單元陣列11具備複數根位元線BL、複數根字元線WL1、WL2、及與該等位元線BL及字元線WL1、WL2連接之複數個記憶單元MC1、MC2。
該等記憶單元MC1、MC2經由字元線WL1、WL2連接於列解碼器12，並且經由位元線BL連接於行解碼器13。記憶單元MC1、MC2分別記憶多位元資料，於此例中，記憶2位元資料。又，與共通之字元線WL1、WL2連接之複數個記憶單元MC1、MC2記憶例如1頁資料。
記憶單元MC1、MC2由作為第1電阻變化元件之第1電阻變化膜PCM1、選擇器SEL、及作為第2電阻變化元件之第2電阻變化膜PCM2此等三者之串聯電路構成。第1及第2電阻變化膜PCM1、PCM2例如由相變膜形成，該相變膜能根據所供給之電流模式(加熱模式)，取得低電阻之結晶狀態與高電阻之非晶狀態此等兩種狀態。藉由使此等兩種電阻值之狀態對應於“0”、“1”之資訊，能使第1及第2電阻變化膜PCM1、PCM2作為記憶單元發揮功能。又，記憶單元MC1、MC2之選擇器SEL作為整流元件發揮功能。因此，被選擇之字元線WL1、WL2以外之字元線WL1、WL2中幾乎不流通電流。
再者，以下，將包含與記憶單元陣列11之第1層對應之複數根位元線BL、複數根字元線WL1及複數個記憶單元MC1之構成稱為記憶體集結體MM0。同樣地，將包含與記憶單元陣列11之第2層對應之複數根位元線BL、複數根字元線WL2及複數個記憶單元MC2之構成稱為記憶體集結體MM1。
圖3係表示記憶單元陣列11之部分構成之概略性立體圖。
於此例中，記憶單元陣列11係所謂之交叉點型記憶單元陣列。即，於半導體基板SB之上方，設置有複數根字元線WL1，該複數根字元線WL1係沿著與半導體基板SB之上表面平行之Y方向隔開特定間隔而配置，沿著與半導體基板SB之上表面平行且與Y方向交叉之X方向平行地延伸。又，於此等複數根字元線WL1之上方，設置有沿著X方向隔開特定間隔而配置，且沿著Y方向平行地延伸之複數根位元線BL。進而，於複數根位元線BL之上方，設置有沿著Y方向隔開特定間隔而配置，且沿著X方向平行地延伸之複數根字元線WL2。又，於複數根字元線WL1與複數根位元線BL之交叉部，分別設置有記憶單元MC1。同樣地，於複數根位元線BL與複數根字元線WL2之交叉部，分別設置有記憶單元MC2。再者，於此例中，記憶單元MC1、MC2係角柱狀，但亦可為圓柱狀。
圖4係表示記憶體集結體MM0之部分構成之剖視圖。圖4(a)顯示與X方向正交之截面，圖4(b)顯示與Y方向正交之截面。再者，於以下之說明中，亦會將沿著Z方向遠離半導體基板SB(圖3)之方向表述為上，將沿著Z方向靠近半導體基板SB之方向表述為下。
記憶體集結體MM0具備：字元線WL1，其配置於半導體基板SB側，沿著X方向延伸；位元線BL，其相對於該字元線WL1對向配置於與半導體基板SB相反之側，且沿著Y方向延伸；記憶單元MC1，其配置於該等字元線WL1與位元線BL之間；及絕緣層20，其設置於複數個記憶單元MC1之XY方向之側面間。
記憶單元MC1係具備自字元線WL1側向位元線BL側沿著與X方向及Y方向交叉之Z方向依序積層之下部電極層21、障壁金屬層22、第1電阻變化膜(PCM1)23、障壁金屬層24、選擇器層(SEL)25、障壁金屬層26、第2電阻變化膜(PCM2)27、障壁金屬層28及上部電極層29而構成。藉由使第1電阻變化膜23與第2電阻變化膜27之體積(例如，Z方向之厚度及截面面積(XY方向之寬度)中之至少一者)不同，而使兩者之物理特性不同。因此，於障壁金屬層22、24之間之不存在第1電阻變化膜23之部分，設置有絕緣層30。再者，亦可將使第1及第2電阻變化膜23、27之體積不同此種方法取而代之，或於此種方法以外，採用使其等之材質不同之方法，而使兩者之物理特性不同。
字元線WL1、位元線BL、下部電極層21及上部電極層29例如由鎢(W)、鈦(Ti)、多晶矽(Poly Si)等導電材料構成。障壁金屬層22、24、26、28例如由氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等導電材料構成。又，對於該等電極層21、29及障壁金屬層22、24、26、28，亦可使用熱電阻效應較高之材料，以加熱第1及第2電阻變化膜23、27。選擇器層25例如由pin二極體等非歐姆元件構成，該pin二極體係由p型半導體層、本徵半導體層及n型半導體層構成。絕緣層20、30例如由氧化矽(SiO 2)、氮化矽(Si 3N 4)等絕緣體構成。
第1及第2電阻變化膜23、27例如由含有鍺(Ge)、銻(Sb)及碲(Te)之Ge-Sb-Te系(GST系)、含有銦(In)、銻(Sb)及碲(Te)之In-Sb-Te系(IST系)合金等硫屬化物材料形成。
上述第1及第2電阻變化膜23、27藉由熔融溫度以上之加熱與急速冷卻而成為非晶狀態(重設狀態：高電阻狀態)。又，第1及第2電阻變化膜23、27藉由加熱至低於熔融溫度且高於結晶溫度之溫度，然後緩慢地冷卻，而成為結晶狀態(設置狀態：低電阻狀態)。再者，於該實施形態中，第1電阻變化膜23之電阻值大於第2電阻變化膜27之電阻值，第1電阻變化膜23之熔融溫度及結晶溫度小於第2電阻變化膜27之熔融溫度及結晶溫度，但亦可使該等關係顛倒。  [記憶單元之特性]
其次，對本實施形態中之記憶單元MC1之物理特性進行說明。再者，於以下之說明中，有時會將第1電阻變化膜23稱為「PCM1」，將第2電阻變化膜27稱為「PCM2」，將該等PCM1、PCM2為低電阻狀態(第1狀態、第3狀態)之情況稱為「LRS」，將其等為高電阻狀態(第2狀態、第4狀態)之情況稱為「HRS」。
圖5係表示記憶單元MC1之電流電壓特性之曲線圖。橫軸表示對記憶單元MC1施加之電壓值，縱軸表示於記憶單元MC1中流通之電流值。再者，縱軸之電流值係對數刻度(logI)。
如圖5所示，若使流向記憶單元MC1之電流自0增加至第1電流I1，則於記憶單元MC1之兩端出現之電壓於PCM1為LRS時自0增加至第1電壓V1，於PCM1為HRS時自0增加至大於第1電壓V1之第2電壓V2。再者，如上所述，PCM1之電阻值大於PCM2之電阻值，因此流向記憶單元MC1之電流由PCM1之電阻值大致決定。
於PCM1為HRS之情形時，若流向記憶單元MC1之電流達到第1電流I1，所施加之電壓達到第1電壓V1，則於記憶單元MC1之兩端出現之電壓急遽地減少。將此種現象稱為「急速折回」。將於PCM1為HRS時發生第1急速折回P1之電流I1及電壓V1稱為「第1閾值電流Ith1」及「第1閾值電壓Vth1」。
其次，若使流向記憶單元MC1之電流自第1電流I1增加至第2電流I2，則於記憶單元MC1之兩端出現之電壓於PCM2為LRS時降低至小於第2電壓V2之第3電壓V3，於PCM2為HRS時增加至大於第2電壓V2之第4電壓V4。再者，此時PCM1成為低電阻狀態，因此流向記憶單元MC1之電流由PCM2之電阻值大致決定。
於PCM2為HRS之情形時，若流向記憶單元MC1之電流達到第2電流值I2，所施加之電壓達到第4電壓V4，則PCM2發生第2急速折回P2，從而於記憶單元MC1之兩端出現之電壓急遽地減少。將該電流I2及電壓V4稱為「第2閾值電流Ith2」及「第2閾值電壓Vth2」。
再者，PCM1、PCM2均為LRS時之電流電壓特性大致等於選擇器層25之電流電壓特性。換言之，圖5所示之記憶單元MC1之特性成為選擇器層25之電流電壓特性與PCM1、PCM2之電流電壓特性重疊所得之特性。如此例般，視選擇器層25之電流電壓特性，於PCM2為LRS時，亦有可能會表現出沿著負傾斜度發展之行為。
若流向記憶單元MC1之電流超過第2電流I2，則於特定之區域將特定之電流供給模式賦予給記憶單元MC1，藉此設置或重設PCM1、PCM2。自第1設置電流Iset1至第1重設電流Ireset1成為區域A，自第1重設電流Ireset1至第2設置電流Iset2成為區域B，自第2設置電流Iset2至第2重設電流Ireset2成為區域C，超過第2重設電流Ireset2則成為區域D。於區域A中，藉由特定之電流供給模式，使PCM1結晶(設置)。於區域B中，藉由特定之電流供給模式，使PCM1非晶化(重設)。於區域C中，藉由特定之電流供給模式，使PCM2結晶(設置)。於區域D中，藉由特定之電流供給模式，使PCM2非晶化(重設)。
圖6係表示記憶單元MC1中記憶之2位元資料與電流電壓特性曲線之關係之圖。各資料與特性曲線之關係如下所述。  (1)資料“00”
於PCM1為HRS，PCM2為HRS之情形時，對應於資料“00”。電流電壓特性形成為PCM1及PCM2均經歷急速折回之實線曲線。  (2)資料“01”
於PCM1為HRS，PCM2為LRS之情形時，對應於資料“01”。電流電壓特性形成為只有PCM1經歷急速折回之實線曲線。  (3)資料“10”
於PCM1為LRS，PCM2為HRS之情形時，對應於資料“10”。電流電壓特性形成為只有PCM2經歷急速折回之實線曲線。  (4)資料“11”
於PCM1為LRS，PCM2為LRS之情形時，對應於資料“11”。電流電壓特性形成為PCM1及PCM2均不經歷急速折回之實線曲線。  [讀出動作]
其次，對利用上述電流電壓特性之記憶單元之讀出動作進行說明。
圖7係表示控制電路16(圖1)中之讀出動作之流程圖。圖8表示於讀出動作時對記憶單元MC1施加之電壓及與流向記憶單元MC1之電流進行比較之參考電流之波形。圖9顯示讀出動作與記憶單元MC1之電流電壓特性之關係。
讀出動作包含自時刻t0至時刻t1之第1期間T1、及自時刻t1至時刻t2之第2期間T2此等兩個階段之動作。
於第1期間T1，對記憶單元MC1施加第1讀出電壓Vread1(S1)，並將流向記憶單元MC1之讀出電流Iread與第1參考電流Iref1加以比較(S2)。此處，第1讀出電壓Vread1被設定為滿足V1＜Vread1＜Vth1(＝V2)。又，第1參考電流Iref1被設定為與第1電流I1(＝Ith1)大致相等。若Iread＞Iref1，則斷定PCM1為LRS(S3)，若Iread≦Iref1，則斷定PCM1為HRS(S4)。
斷定PCM1為LRS之情形時，於其次之第2期間T2，使對記憶單元MC1施加之電壓依然維持為第1讀出電壓Vread1，並將讀出電流Iread與第2參考電流Iref2加以比較(S5)。此處，第2參考電流Iref2被設定為與第2電流I2(＝Ith2)大致相等。若Iread＞Iref2，則斷定PCM2為LRS(S6)，若Iread≦Iref2，若斷定PCM2為HRS(S7)。
另一方面，斷定PCM1為HRS之情形時，於第2期間T2，使對記憶單元MC1施加之電壓增加至第2讀出電壓Vread2(S8)，並將讀出電流Iread與第2參考電流Iref2加以比較(S9)。此處，第2讀出電壓Vread2被設定為滿足Vth1(＝V2)＜Vread2＜Vth2(＝V4)。若Iread＞Iref2，則斷定PCM2為LRS(S10)，若Iread≦Iref2，則斷定PCM2為HRS(S11)。
圖10顯示可於此種讀出動作中使用之讀出電路之一例。經由選擇開關41，對字元線WL施加電壓VWL。另一方面，對位元線BL大致施加對箝位電晶體43之閘極所施加之箝位電壓Vclamp。藉由改變箝位電壓Vclamp，而對連接於字元線WL與位元線BL之間之記憶單元MC1，施加第1讀出電壓Vread1或第2讀出電壓Vread2。流向記憶單元MC1之讀出電流Iread經由選擇開關42及箝位電晶體43，流向NMOS電晶體44。NMOS電晶體44連同NMOS電晶體45一併構成電流鏡電路。於NMOS電晶體45之汲極側，串聯連接有定電流源46。藉由定電流源46，向NMOS電晶體45流通第1參考電流Iref1或第2參考電流Iref2，因此NMOS電晶體45之汲極側之電壓VD於Iread＞Iref1或Iref2時降低，於Iread≦Iref1或Iref2時增加。利用比較器47將該電壓VD與基準電壓Vref加以比較，從而輸出比較結果Vout。  [效果]
於使用由電阻值不同之兩種相變膜等電阻變化膜串聯連接而成之記憶單元，讀出資料之情形時，一般而言，要對在施加固定之電壓或流通固定之電流之狀態下觀測到之四種電流或電壓進行判別。但若採用此種方法，則要進行電流軸或電壓軸等單軸方向上之4個階段之判定，因此容易產生讀出錯誤。
鑒於該點，根據第1實施形態之半導體記憶裝置，著眼於由發生急速折回之閾值電壓及閾值電流不同之2個電阻變化膜23、27串聯連接而構成之記憶單元MC1之電流電壓特性，利用電壓軸與電流軸兩者，進行各軸上之2個階段之資料判別。因此，有相較於上述一般方法，不易產生讀出錯誤之效果。  [寫入動作]
圖11A及圖11B表示電流供給模式，該電流供給模式表示第1實施形態之半導體記憶裝置之寫入動作。  (1)資料“00”之寫入
於寫入資料“00”(PCM1：HRS，PCM2：HRS)之情形時，如圖11A(a)所示，於時刻t0，向超過第2重設電流Ireset2之區域D，流通寫入電流Iprog，使PCM2成為熔融狀態。此時，因為PCM1之熔點低於PCM2之熔點，故而PCM1亦同時成為熔融狀態。於時刻t1，使電流值急遽地下降，藉此將PCM1、PCM2急速冷卻，使之成為非晶狀態。從而，PCM1、PCM2均成為HRS。  (2)資料“01”之寫入
於寫入資料“01”(PCM1：HRS，PCM2：LRS)之情形時，如圖11A(b)所示，於時刻t0，向超過第2設置電流Iset2之區域C，流通寫入電流Iprog，使PCM2成為結晶狀態。此時，因為PCM1之熔點低於PCM2之結晶溫度，故而PCM1成為熔融狀態。於時刻t2之前，使寫入電流Iprog先緩慢後急遽地下降，藉此使PCM1成為非晶狀態，使PCM2成為結晶狀態。從而，PCM1成為HRS，PCM2成為LRS。  (3)資料“10”之寫入
於寫入資料“10”(PCM1：LRS，PCM2：HRS)之情形時，如圖11B(c)所示，於時刻t0，向超過第2重設電流Ireset2之區域D，流通寫入電流Iprog，使PCM2成為熔融狀態。此時，因為PCM1之熔點低於PCM2之熔點，故而PCM1亦同時成為熔融狀態。其次，於時刻t1，使寫入電流Iprog急遽地下降至第1重設電流Ireset1以下之區域A。藉此，將PCM2急速冷卻，使之成為非晶狀態。若於該狀態下，將寫入電流Iprog保持為區域A之電流值，並於時刻t3之前使電流緩慢地下降，則PCM1結晶。從而，PCM1成為LRS，PCM2成為HRS。  (4)資料“11”之寫入
於寫入資料“11”(PCM1：LRS，PCM2：LRS)之情形時，如圖11B(d)所示，於時刻t0，向超過第2設置電流Iset2之區域C，流通寫入電流Iprog，於時刻t2之前，使電流值緩慢地下降，藉此使PCM2成為結晶狀態。此時，因為PCM1之熔點低於PCM2之結晶溫度，故而PCM1成為熔融狀態。於時刻t2，使寫入電流Iprog之電流值下降至超過第1設置電流Iset1之區域A之電流值。於時刻t3之前，使電流值更加緩慢地下降，藉此使PCM1結晶。從而，PCM1、PCM2均成為LRS。
如上所述，根據本實施形態之半導體記憶裝置，將PCM1、PCM2之不同熔點及結晶溫度考慮在內，設定由四種電流值組合而成之四種電流模式，將該等電流模式供給至記憶單元MC1，藉此能將四種不同狀態寫入記憶單元MC1中。  [第2實施形態]
圖12係表示第2實施形態之半導體記憶裝置之記憶單元MC1'之構成之剖視圖。
第1實施形態係使用2個電阻變化膜23、27之2位元MLC(Multi Level Cell，多層單元)，但於第2實施形態中，表示使用3個電阻變化膜之3位元TLC(Triple Level Cell，三層單元)之例。
如圖12所示，本實施形態之半導體記憶裝置中之記憶單元MC1'係具備自字元線WL1側向位元線BL側依序積層之下部電極層51、障壁金屬層52、第1電阻變化膜(PCM1)53、障壁金屬層54、選擇器層(SEL)55、障壁金屬層56、第2電阻變化膜(PCM2)57、障壁金屬層58、中間電極層59、障壁金屬層60、第3電阻變化膜(PCM3)61、障壁金屬層62及上部電極層63而構成。
藉由使第1電阻變化膜53、第2電阻變化膜57及第3電阻變化膜61之體積(例如，Z方向之厚度及截面面積(XY方向之寬度)中之至少一者)互不相同，而使三者之物理特性不同。因此，於障壁金屬層52、54之間之不存在第1電阻變化膜53之部分、及障壁金屬層56、58之間之不存在第2電阻變化膜57之部分，分別設置有絕緣層64、66。再者，亦可將使第1、第2及第3電阻變化膜53、57、61之體積不同此種方法取而代之，或於此種方法以外，採用使其等之材質不同之方法，而使三者之物理特性不同。  [記憶單元之物理特性與讀出動作]
其次，對本實施形態中之記憶單元MC1'之物理特性與讀出動作進行說明。再者，於以下之說明中，有時會將第1電阻變化膜53稱為「PCM1」，將第2電阻變化膜57稱為「PCM2」，將第3電阻變化膜61稱為「PCM3」，將該等PCM1、PCM2、PCM3為低電阻狀態之情況稱為「LRS」，將其等為高電阻狀態之情況稱為「HRS」。
圖13係表示記憶單元MC1'之電流電壓特性之曲線圖。除了於第1實施形態之記憶單元MC1中發生之第1及第2急速折回P1、P2以外，於本實施形態中，還會發生PCM3之第3急速折回P3。此處，將發生第3急速折回P3之電流值及電壓值稱為「第3閾值電流Ith3」及「第3閾值電壓Vth3」。其等與第1、第2閾值電流Ith1、Ith2及第1、第2閾值電壓Vth1、Vth2之關係如下所述：  Ith1＜Ith2＜Ith3  Vth1＜Vth2＜Vth3。
其次，基於圖14，對讀出動作進行說明。
首先，如(a)所示，對記憶單元MC1'施加第1讀出電壓Vread1，並將流向記憶單元MC1'之讀出電流Iread與第1參考電流Iref1加以比較。此處，第1讀出電壓Vread1被設定為滿足V1＜Vread1＜Vth1。又，第1參考電流Iref1被設定為與第1閾值電流Ith1大致相等。若Iread＞Iref1，則斷定PCM1為LRS，若Iread≦Iref1，則斷定PCM1為HRS。
如(b)所示，於斷定PCM1為LRS之情形時，使對記憶單元MC1'施加之電壓依然維持為第1讀出電壓Vread1，並將讀出電流Iread與第2參考電流Iref2加以比較。此處，第2參考電流Iref2被設定為與第2閾值電流Ith2大致相等。若Iread＞Iref2，則斷定PCM2為LRS，若Iread≦Iref2，則斷定PCM2為HRS。
另一方面，如(c)所示，於斷定PCM1為HRS之情形時，使對記憶單元MC1'施加之電壓增加至第2讀出電壓Vread2，並將讀出電流Iread與第2參考電流Iref2加以比較。此處，第2讀出電壓Vread2被設定為滿足Vth1＜Vread2＜Vth2。若Iread＞Iref2，則斷定PCM2為LRS，若Iread≦Iref2，則斷定PCM2為HRS。
如(d)所示，於斷定PCM1、PCM2均為LRS之情形時，使對記憶單元MC1'施加之電壓依然維持為第1讀出電壓Vread1，並將讀出電流Iread與第3參考電流Iref3加以比較。此處，第3參考電流Iref3被設定為與第3閾值電流Ith3大致相等。若Iread＞Iref3，則斷定PCM3為LRS，若Iread≦Iref3，則斷定PCM3為HRS。
如(e)所示，於斷定PCM1為LHS，PCM2為HRS之情形時，使對記憶單元MC1'施加之電壓增加至第3讀出電壓Vread3，並將讀出電流Iread與第3參考電流Iref3加以比較。此處，第3讀出電壓Vread3被設定為滿足Vth2＜Vread3＜Vth3。若Iread＞Iref3，則斷定PCM3為LRS，若Iread≦Iref3，則斷定PCM3為HRS。
如(f)所示，於斷定PCM1為HRS，PCM2為LRS之情形時，使對記憶單元MC1'施加之電壓依然維持為第2讀出電壓Vread2，並將讀出電流Iread與第3參考電流Iref3加以比較。若Iread＞Iref3，則斷定PCM3為LRS，若Iread≦Iref3，則斷定PCM3為HRS。
如(g)所示，於斷定PCM1、PCM2均為HRS之情形時，使對記憶單元MC1'施加之電壓增加至第3讀出電壓Vread3，並將讀出電流Iread與第3參考電流Iref3加以比較。若Iread＞Iref3，則斷定PCM3為LRS，若Iread≦Iref3，則斷定PCM3為HRS。  [效果]
如上所述，根據第2實施形態之半導體記憶裝置，著眼於由發生急速折回之閾值電壓及閾值電流不同之3個電阻變化膜53、57、61串聯連接而構成之記憶單元MC1'之電流電壓特性，利用電壓軸與電流軸兩者，進行各軸上之3個階段之資料判別。因此，有相較於單軸方向上之9個階段之判別，尤其不易產生讀出錯誤之效果。  [第3實施形態]
圖15～圖19係用以說明第3實施形態之半導體記憶裝置之圖。第3實施形態係將第1實施形態之記憶單元MC1應用於TCAM(Ternary Content Addressable Memory：三態內容尋址記憶體)之例。於TCAM中，同時搜索檢索資料與記憶資料，而輸出一致之位址。
圖15係表示TCAM單元之構成之電路圖。源極連接於檢索線SLp之PMOS電晶體71、73之閘極共通連接，並且連接於PMOS電晶體71之汲極，而構成電流鏡電路。於PMOS電晶體71之汲極，連接有電流源72。PMOS電晶體73之汲極經由與第1實施形態相同之記憶單元74，連接於檢索線SLr。PMOS電晶體73之汲極連接於NMOS電晶體75之閘極。NMOS電晶體75之汲極連接於匹配線ML，源極連接於檢索線SLn。
圖16顯示記憶單元74之電流電壓特性。再者，第1參考電流Iref1被設定為小於第1閾值電流Ith1之電流值，第2參考電流Iref2被設定為大於第1參考電流Ireef1且小於第2閾值電流Ith2之電流值。自電流源72流通第1參考電流Iref1時，記憶單元74之兩端之電壓於PCM1為HRS時比於PCM1為LRS時大。又，自電流源72流通第2參考電流Iref2時，記憶單元74之兩端之電壓於PCM2為HRS時比於PCM2為LRS時大。藉由其等之電壓差，PMOS電晶體73與記憶單元74之連接點A之電壓被切換成高位準或低位準，因此NMOS電晶體75被切換成接通狀態或斷開狀態。
圖17顯示PCM1、PCM2之狀態與記憶資料之對應關係。於PCM1、PCM2均為LRS時，對應於資料“X”(Don't care(忽略))。於PCM1為LRS，PCM2為HRS時，對應於資料“0”。於PCM1為HRS，PCM2為LRS時，對應於資料“1”。不使用PCM1、PCM2均為HRS之狀態(“N/A”(Non Available，無效))。
於此種TCAM單元中，例如，如圖18所示，對檢索線SLp、SLn分別施加電源電壓VDD、接地電壓VSS，對檢索線SLr施加讀出電壓Vread，向電流源72流通第2參考電流Iref2，以作為檢索資料“1”之檢索電流Iserch1。再者，讀出電壓Vread例如被設定為將PCM1、PCM2均為LRS時於記憶單元74之兩端出現之電壓抵消，從而使NMOS電晶體75不會接通之程度之電壓值。於記憶單元74中保持有資料“1”之情形時，因為PCM2為LRS，故而點A之電壓成為低位準，NMOS電晶體75成為斷開狀態。其結果，匹配線ML之電壓維持預充電壓，因此成為“資料一致”狀態。
另一方面，若向電流源72流通第1參考電流Iref1，以作為檢索資料“0”之檢索電流Iserch0，則於記憶單元74中保持有資料“1”之情形時，因為PCM1為HRS，故而點A之電壓成為高位準，NMOS電晶體75成為接通狀態。其結果，匹配線ML之電壓被放電，因此成為“資料不一致”狀態。
再者，於記憶單元74中保持有資料“0”之情形時，檢索電流Iserch0下成為“資料一致”狀態，檢索電流Iserch1下成為“資料不一致”狀態。又，於記憶單元74中保持資料“X”之情形時，流通檢索電流Iserch0、Iserch1均成為“資料一致”狀態。
圖19顯示此種TCAM之具體構成之電路圖。
與參考資料進行比較之資料記憶於與相同之匹配線MLi(i＝0、1、…，以下相同)及檢索線SLpi連接之TCAM單元組。於構成TCAM單元之電流鏡電路之PMOS電晶體71、73之間，連接有開關77。沿著與匹配線MLi及檢索線SLi交叉之方向排列之複數個TCAM單元中，PMOS電晶體73之閘極共通連接，記憶單元74之讀出電壓Vread賦予端共通連接。於PMOS電晶體73之共通連接點與接地端(VSS)之間，連接有NMOS電晶體78。記憶單元74之共通連接端經由NMOS電晶體76被賦予電壓。又，記憶單元74之共通連接端經由NMOS電晶體79連接於感測放大器80之輸入端。  [寫入動作]
於向記憶單元74寫入資料時，對每一TCAM單元組均要進行寫入動作。對與被選擇之TCAM單元組連接之檢索線SLpi施加電壓VDD，對與非選擇之TCAM單元組連接之檢索線SLpj(j≠i，以下同樣如此)施加電壓VSS。使NMOS電晶體76接通，對記憶單元74之一端施加寫入電壓Vwrite。使開關77接通。然後，對被選擇之TCAM單元之每一記憶單元74，驅動電流源72，以與使用圖11A、11B所說明之寫入資料相應之電流模式進行寫入。  [檢索動作]
於進行檢索動作之情形時，對所有匹配線ML預充電壓Vprchg。對所有檢索線SLp施加電壓VDD。使NMOS電晶體76接通，對記憶單元74之一端施加讀出電壓Vread。使開關77接通。然後，自電流源72向每一記憶單元，供給與檢索資料對應之檢索電流Iserch0、Iserch1。其結果，只有與和所有參考資料均一致之TCAM單元組連接之匹配線ML維持為電壓Vprchg，與存在哪怕1個不一致之TCAM單元之組連接之匹配線ML成為0位準。藉此，一致之匹配線被作為位址資料而輸出。  [讀出動作]
於讀出資料之情形時，對每一TCAM單元組均要進行讀出動作。對與被選擇之TCAM單元組連接之檢索線SLpi施加電壓VDD，對與非選擇之TCAM單元組連接之檢索線SLpj施加電壓VSS。使NMOS電晶體78接通，使PMOS電晶體73接通。使開關77斷開。使NMOS電晶體79接通，將記憶單元74之一端連接於電壓VDD，將另一端連接於感測放大器80。從而將記憶單元74之資料經由感測放大器80讀出。
如上所述，根據本實施形態，能實現相較於使用SRAM單元之先前TCAM，構成更加簡易之TCAM。
再者，上述例中，於PCM1、PCM2均為LRS時，對應於資料“X”，於PCM1為LRS，PCM2為HRS時，對應於資料“0”，於PCM1為HRS，PCM2為LRS時，對應於資料“1”。但亦可變更圖15所示之電路，而於PCM1、PCM2均為HRS時，對應於資料“X”，於PCM1為HRS，PCM2為LRS時，對應於資料“0”，於PCM1為LRS，PCM2為HRS時，對應於資料“1”。
以上，對若干實施形態進行了說明，但該等實施形態僅係作為示例而提出，並非意圖限定發明之範圍。該等新穎之實施形態可採用其他各種形態而實施，於不脫離發明主旨之範圍內，可進行各種省略、替換、變更。該等實施形態及其變化包含於發明之範圍及主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。  [備註]
於本說明書中，例如對下述事項進行了說明。  [事項1]
一種半導體記憶裝置，其由第1至第n(n為2以上之整數)電阻變化元件串聯連接而構成，該第1至第n電阻變化元件能於低電阻狀態與電阻值比該低電阻狀態高之高電阻狀態之間變化；且  於使流通之電流值增加時，發生n次急速折回，  流通之電流值越大，則發生各急速折回之閾值電壓越大。  [事項2]
一種半導體記憶裝置，其具備記憶單元，  該記憶單元具有：  第1電阻變化元件，其能於第1狀態與電阻值比上述第1狀態高之第2狀態之間變化；及  第2電阻變化元件，其與上述第1電阻變化元件串聯連接，能於第3狀態與電阻值比上述第3狀態高之第4狀態之間變化；且  上述記憶單元  於第1閾值電流及第1閾值電壓下，發生第1急速折回，  於大於上述第1閾值電流之第2閾值電流、及大於上述第1閾值電壓之第2閾值電壓下，發生第2急速折回。  [事項3]
根據事項2之半導體記憶裝置，其中  關於向上述記憶單元流通小於上述第1閾值電流之第1電流時之上述記憶單元之兩端之電壓，於上述第1電阻變化元件為上述第1狀態時，其為第1電壓，於上述第1電阻變化元件為上述第2狀態時，其為大於上述第1電壓且小於上述第1閾值電壓之第2電壓；且  關於向上述記憶單元流通大於上述第1閾值電流且小於上述第2閾值電流之第2電流時之上述記憶單元之兩端之電壓，於上述第2電阻變化元件為上述第3狀態時，其為第3電壓，於上述第2電阻變化元件為上述第4狀態時，其為大於上述第3電壓且小於上述第2閾值電壓之第4電壓。  [事項4]
一種半導體記憶裝置之資料讀出方法，其為事項3之半導體記憶裝置之資料讀出方法，  於對上述記憶單元施加第1讀出電壓時，檢測流向上述記憶單元之第1讀出電流，該第1讀出電壓大在於上述第1電阻變化元件為上述第1狀態之下流通上述第1閾值電流時之上述記憶單元之兩端之電壓，且小於上述第1閾值電壓；且  於上述第1讀出電流大於與上述第1閾值電流大致相等之第1參考電流之情形時，斷定上述第1電阻變化元件為上述第1狀態，而依然對上述記憶單元施加上述第1讀出電壓，並將上述第1讀出電流與大致等於上述第2閾值電流之第2參考電流加以比較，於上述第1讀出電流大於上述第2參考電流之情形時，斷定上述第2電阻變化元件為上述第3狀態，於上述第1讀出電流為上述第2參考電流以下之情形時，斷定上述第2電阻變化元件為上述第4狀態；  於上述第1讀出電流為上述第1參考電流以下之情形時，斷定上述第1電阻變化元件為上述第2狀態，而對上述記憶單元施加大於上述第1閾值電壓且小於上述第2閾值電壓之第2讀出電壓，並檢測流向上述記憶單元之第2讀出電流，於上述第2讀出電流大於上述第2參考電流之情形時，斷定上述第2電阻變化元件為上述第3狀態，於上述第2讀出電流為上述第2參考電流以下之情形時，斷定上述第2電阻變化元件為上述第4狀態。  [事項5]
一種半導體記憶裝置之資料讀出方法，其為事項3之半導體記憶裝置之資料讀出方法，  檢測向上述記憶單元流通小於上述第1閾值電流之第1參考電流時於上述記憶單元之兩端出現之第1讀出電壓，於上述第1讀出電壓為第5電壓時，斷定上述第1電阻變化元件為上述第1狀態，於上述第1讀出電壓為大於上述第5電壓之第6電壓時，斷定上述第1電阻變化元件為上述第2狀態，  檢測向上述記憶單元流通大於上述第1閾值電流且小於上述第2閾值電流之第2參考電流時於上述記憶單元之兩端出現之第2讀出電壓，於上述第2讀出電壓為第7電壓時，斷定上述第2電阻變化元件為上述第3狀態，於上述第2讀出電壓為大於上述第7電壓之第8電壓時，斷定上述第2電阻變化元件為上述第4狀態。  [事項6]
一種半導體記憶裝置之資料讀出方法，其為事項3之半導體記憶裝置之資料讀出方法，  上述記憶單元構成三態內容尋址記憶體(TCAM)，且  對上述第1狀態及上述第4狀態(或第2狀態及第3狀態)分配第1資料(“0”)，對上述第2狀態及上述第3狀態(或第1狀態及第4狀態)分配第2資料(“1”)，對上述第1狀態及上述第3狀態(或第2狀態及第4狀態)分配第3資料(“X”)，  於檢測與上述第1資料之一致/不一致時，檢測向上述記憶單元流通小於上述第1閾值電流之第1參考電流時於上述記憶單元之兩端出現之第1讀出電壓，於上述第1讀出電壓為第5電壓時，斷定其等一致(或不一致)，於上述第1讀出電壓為大於上述第5電壓之第6電壓時，斷定其等不一致(或一致)，  於檢測與上述第2資料之一致/不一致時，檢測向上述記憶單元流通大於上述第1閾值電流且小於上述第2閾值電流之第2參考電流時於上述記憶單元之兩端出現之第2讀出電壓，於上述第2讀出電壓為第7電壓時，斷定其等一致(或不一致)，於上述第2讀出電壓為大於上述第7電壓之第8電壓時，斷定其等不一致(或一致)。  [事項7]
一種半導體記憶裝置之資料寫入方法，其為事項3之半導體記憶裝置之資料寫入方法，  上述第1電阻變化元件藉由流通第1設置電流而被設置為上述第1狀態，藉由流通大於上述第1設置電流之第1重設電流而被重設為上述第2狀態，  上述第2電阻變化元件藉由流通大於上述第1重設電流之第2設置電流而被設置為上述第3狀態，藉由流通大於上述第2設置電流之第2重設電流而被重設為上述第4狀態。  [事項8]
根據事項7之半導體記憶裝置之資料寫入方法，其中  藉由向上述記憶單元流通上述第2重設電流，而將上述第1電阻變化元件設定為上述第2狀態，將上述第2電阻變化元件設定為上述第4狀態，  藉由向上述記憶單元流通上述第2設置電流，而將上述第1電阻變化元件設定為上述第2狀態，將上述第2電阻變化元件設定為上述第3狀態，  藉由向上述記憶單元流通上述第2重設電流後再流通上述第1設置電流，而將上述第1電阻變化元件設定為上述第1狀態，將上述第2電阻變化元件設定為上述第4狀態，  藉由向上述記憶單元流通上述第2設置電流後再流通上述第1設置電流，而將上述第1電阻變化元件設定為上述第1狀態，將上述第2電阻變化元件設定為上述第3狀態。  [事項9]
根據事項1～3中任一項之半導體記憶裝置，其中  上述第1及第2電阻變化元件包含沿著積層方向設置之第1及第2電阻變化膜，且  上述記憶單元包含沿著積層方向設置之上述第1及第2電阻變化膜、及選擇器層。  [事項10]
根據事項9之半導體記憶裝置，其中  關於上述第1及第2電阻變化膜，體積及材質中之至少一者不同。  [相關申請]
本申請享有以日本專利申請2018-166584號(申請日：2018年9月6日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之所有內容。
1                            半導體記憶裝置  11                          記憶單元陣列  12                          列解碼器 13                          行解碼器 14                          上層塊解碼器 15                          電源 16                          控制電路 20                          絕緣層 21                          下部電極層 22                          障壁金屬層 23                          第1電阻變化膜 24                          障壁金屬層 25                          選擇器層 26                          障壁金屬層 27                          第2電阻變化膜 28                          障壁金屬層 29                          上部電極層 30                          絕緣層 41                          選擇開關 42                          選擇開關 43                          箝位電晶體 44                          NMOS電晶體 45                          NMOS電晶體 46                          定電流源 47                          比較器 51                          下部電極層 52                          障壁金屬層 53                          第1電阻變化膜 54                          障壁金屬層 55                          選擇器層 56                          障壁金屬層 57                          第2電阻變化膜 58                          障壁金屬層 59                          中間電極層 60                          障壁金屬層 61                          第3電阻變化膜 62                          障壁金屬層 63                          上部電極層 64                          絕緣層 65                          絕緣層 66                          絕緣層 71                          PMOS電晶體 72                          電流源 73                          PMOS電晶體 74                          記憶單元 75                          NMOS電晶體 76                          NMOS電晶體 77                          開關 78                          NMOS電晶體 79                          NMOS電晶體 80                          感測放大器 A                           點 BL                         位元線 HRS                       高電阻狀態(第2狀態、第4狀態) I1                           第1電流 I2                           第2電流 Iprog                      寫入電流 Iread                      讀出電流 Iread1                     第1讀出電流 Iread2                     第2讀出電流 Iread3                     第3讀出電流 Ireset1                    第1重設電流 Ireset2                    第2重設電流 Iref                        參考電流 Iref1                       第1參考電流 Iref2                       第2參考電流 Iref3                       第3參考電流 Iset1                       第1設置電流 Iset2                       第2設置電流 Ith1                        第1閾值電流 Ith2                        第2閾值電流 Iserch0                   檢索電流 Iserch1                   檢索電流 LogI                       電流值(對數刻度) LRS                        低電阻狀態(第1狀態、第3狀態) MC                         記憶單元 MC1                       記憶單元 MC2                       記憶單元 MC1'                      記憶單元 MLi(i＝0、1、…)    匹配線 MM0                      記憶體集結體 MM1                      記憶體集結體 P1                          第1急速折回 P2                          第2急速折回 P3                          第3急速折回 PCM1                     第1電阻變化膜  PCM2                     第2電阻變化膜  PCM3                     第3電阻變化膜  SB                          半導體基板  SEL                        選擇器  SLni(i＝0、1、…)   檢索線 SLpi(i＝0、1、…)   檢索線 SLri(i＝0、1、…)    檢索線 t0                           時刻  T1                          第1期間  t1                           時刻  T2                          第2期間  t2                           時刻  V1                         第1電壓 V2                         第2電壓 V3                         第3電壓 V4                         第4電壓 Vclamp                   箝位電壓 VD                         電壓  VDD                      電壓  Vout                       比較結果  Vread                     讀出電壓  Vread1                    第1讀出電壓  Vread2                    第2讀出電壓  Vread3                    第3讀出電壓  Vref                       基準電壓  VSS                       電壓  Vth1                       第1閾值電壓 Vth2                       第2閾值電壓 Vth3                       第3閾值電壓 Vwrite                    寫入電壓  VWL                      電壓  WL                         字元線 WL1                       字元線 WL2                       字元線
圖1係第1實施形態之半導體記憶裝置之方塊圖。  圖2係表示該半導體記憶裝置之記憶單元陣列之構成之電路圖。  圖3係表示該記憶單元陣列之構成之立體圖。  圖4(a)及(b)係表示該半導體記憶裝置之記憶單元之構成之剖視圖。  圖5係表示該記憶單元之電流電壓特性之曲線圖。  圖6係表示該記憶單元中記憶之資料與電流電壓特性之關係之圖。  圖7係表示該資料之讀出動作之流程圖。  圖8(a)及(b)係表示於該讀出動作時對記憶單元施加之電壓與參考電流之波形圖。  圖9係表示該讀出動作與電流電壓特性之關係之圖。  圖10係表示可於該讀出動作中使用之讀出電路之電路圖。  圖11A(a)及(b)係表示該半導體記憶裝置之資料之寫入動作之電流波形圖。  圖11B(c)及(d)係表示該半導體記憶裝置之資料之寫入動作之電流波形圖。  圖12係表示第2實施形態之半導體記憶裝置之記憶單元之構成之剖視圖。  圖13係表示該記憶單元之電流電壓特性之曲線圖。  圖14(a)～(g)係表示該記憶單元中記憶之資料與電流電壓特性之關係之圖。  圖15係表示第3實施形態之半導體記憶裝置之TCAM(Ternary Content Addressable Memory：三態內容尋址記憶體)單元之電路圖。  圖16係表示該半導體記憶裝置之記憶單元之電流電壓特性之曲線圖。  圖17係表示該記憶單元中記憶之資料之圖。  圖18係表示該TCAM單元之動作之圖。  圖19係該半導體記憶裝置之電路圖。
HRS             高電阻狀態(第2狀態、第4狀態) Iref1             第1參考電流 Iref2             第2參考電流 LRS              低電阻狀態(第1狀態、第3狀態) LogI             電流值(對數刻度) PCM1           第1電阻變化膜  PCM2           第2電阻變化膜  t0                 時刻  T1                第1期間  t1                 時刻  T2                第2期間  t2                 時刻  Vread1          第1讀出電壓  Vread2          第2讀出電壓

Claims (8)

  1. 一種半導體記憶裝置，其具備記憶單元，該記憶單元具有：第1電阻變化元件，其能於第1狀態與電阻值比上述第1狀態高之第2狀態之間變化；及第2電阻變化元件，其與上述第1電阻變化元件串聯連接，能於第3狀態與電阻值比上述第3狀態高之第4狀態之間變化；且上述記憶單元於第1閾值電流及第1閾值電壓下，發生第1急速折回，於大於上述第1閾值電流之第2閾值電流、及大於上述第1閾值電壓之第2閾值電壓下，發生第2急速折回。
  2. 如請求項1之半導體記憶裝置，其中關於向上述記憶單元流通小於上述第1閾值電流之第1電流時之上述記憶單元之兩端之電壓，於上述第1電阻變化元件為上述第1狀態時，為第1電壓，於上述第1電阻變化元件為上述第2狀態時，為大於上述第1電壓且小於上述第1閾值電壓之第2電壓；且關於向上述記憶單元流通大於上述第1閾值電流且小於上述第2閾值電流之第2電流時之上述記憶單元之兩端之電壓，於上述第2電阻變化元件為上述第3狀態時，為第3電壓，於上述第2電阻變化元件為上述第4狀態時，為大於上述第3電壓且小於上述第2閾值電壓之第4電壓。
  3. 如請求項1或2之半導體記憶裝置，其中上述第1及第2電阻變化元件包含沿著積層方向設置之第1及第2電阻變化膜，且上述記憶單元包含沿著積層方向設置之上述第1及第2電阻變化膜、及選擇器層。
  4. 如請求項1之半導體記憶裝置，其中上述第1電阻變化元件之電阻變化膜與上述第2電阻變化元件之電阻變化膜之體積不同。
  5. 如請求項1之半導體記憶裝置，其中上述第1電阻變化元件之電阻變化膜與上述第2電阻變化元件之電阻變化膜之材質不同。
  6. 如請求項1之半導體記憶裝置，其中上述第1電阻變化元件係：藉由流通第1設置電流而被設置為上述第1狀態，且藉由流通大於上述第1設置電流之第1重設電流而被重設為上述第2狀態；上述第2電阻變化元件係：藉由流通大於上述第1重設電流之第2設置電流而被設置為上述第3狀態，且藉由流通大於上述第2設置電流之第2重設電流而被重設為上述第4狀態。
  7. 一種半導體記憶裝置之資料讀出方法，其係讀出如請求項2之半導體記憶裝置之資料之方法，於對上述記憶單元施加第1讀出電壓時，檢測流向上述記憶單元之第1讀出電流，該第1讀出電壓大在於上述第1電阻變化元件為上述第1狀態之下流通上述第1閾值電流時之上述記憶單元之兩端之電壓，且小於上述第1閾值電壓；且於上述第1讀出電流大於第1參考電流之情形時，斷定上述第1電阻變化元件為上述第1狀態，而依然對上述記憶單元施加上述第1讀出電壓，並將上述第1讀出電流與大於上述第1參考電流之第2參考電流加以比較，於上述第1讀出電流大於上述第2參考電流之情形時，斷定上述第2電阻變化元件為上述第3狀態，於上述第1讀出電流為上述第2參考電流以下之情形時，斷定上述第2電阻變化元件為上述第4狀態；於上述第1讀出電流為上述第1參考電流以下之情形時，斷定上述第1電阻變化元件為上述第2狀態，而對上述記憶單元施加大於上述第1閾值電壓且小於上述第2閾值電壓之第2讀出電壓，並檢測流向上述記憶單元之第2讀出電流，於上述第2讀出電流大於上述第2參考電流之情形時，斷定上述第2電阻變化元件為上述第3狀態，於上述第2讀出電流為上述第2參考電流以下之情形時，斷定上述第2電阻變化元件為上述第4狀態。
  8. 一種半導體記憶裝置之資料讀出方法，其係讀出如請求項2之半導體記憶裝置之資料之方法，檢測向上述記憶單元流通小於上述第1閾值電流之第1參考電流時於 上述記憶單元之兩端出現之第1讀出電壓，於上述第1讀出電壓為第5電壓時，斷定上述第1電阻變化元件為上述第1狀態，於上述第1讀出電壓為大於上述第5電壓之第6電壓時，斷定上述第1電阻變化元件為上述第2狀態，檢測向上述記憶單元流通大於上述第1閾值電流且小於上述第2閾值電流之第2參考電流時於上述記憶單元之兩端出現之第2讀出電壓，於上述第2讀出電壓為第7電壓時，斷定上述第2電阻變化元件為上述第3狀態，於上述第2讀出電壓為大於上述第7電壓之第8電壓時，斷定上述第2電阻變化元件為上述第4狀態。
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