KR100819005B1 - 저항체를 이용한 비휘발성 메모리 장치 - Google Patents

저항체를 이용한 비휘발성 메모리 장치 Download PDF

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강상범
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Abstract

저항체를 이용한 비휘발성 메모리 장치가 제공된다. 상기 비휘발성 메모리 장치는 다수의 메모리 셀 레이어(layer)가 수직으로 적층된 스택형 메모리 셀 어레이로, 각 메모리 셀 레이어는 다수의 메모리 셀 그룹 및/또는 다수의 리던던시 메모리 셀 그룹을 포함하는 스택형 메모리 셀 어레이, 및 스택형 메모리 셀 어레이 내의 다수의 메모리 셀 그룹 중 페일 메모리 셀 그룹을 리던던시 메모리 셀 그룹으로 리페어하는 리페어 제어 회로를 포함한다.
비휘발성 메모리 장치, 저항체, 스택형 메모리 셀 어레이, 리페어

Description

저항체를 이용한 비휘발성 메모리 장치{Nonvolatile memory device using variable resistive element}
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 각 레이어를 자세히 설명하기 위한 도면이다.
도 3a, 도 3b는 도 1의 스택형 메모리 셀 어레이를 자세히 설명하기 위한 단면도들이다.
도 4는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치에서 사용되는 메모리 셀 레이어를 설명하기 위한 도면이다.
도 5는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 리페어 동작을 설명하기 위한 개념도이다.
도 6은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 블록도이다.
도 7은 도 6의 퓨즈 박스를 설명하기 위한 개념적 회로도이다.
도 8은 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치에서 사용되는 메모리 셀 레이어를 설명하기 위한 도면이다.
도 9는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 리페어 동작을 설명하기 위한 개념도이다.
도 10은 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치에서 사용되는 퓨즈 박스를 설명하기 위한 개념적 회로도이다.
도 11은 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치에서 사용되는 메모리 셀 레이어를 설명하기 위한 도면이다.
도 12는 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치의 리페어 동작을 설명하기 위한 개념도이다.
도 13은 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치에서 사용되는 퓨즈 박스를 설명하기 위한 개념적 회로도이다.
도 14는 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치의 리페어 동작을 설명하기 위한 개념도이다.
도 15는 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치에서 사용되는 퓨즈 박스를 설명하기 위한 개념적 회로도이다.
도 16은 본 발명의 제5 실시예에 따른 비휘발성 메모리 장치에서 사용되는 메모리 셀 레이어를 설명하기 위한 도면이다.
도 17은 본 발명의 제5 실시예에 따른 비휘발성 메모리 장치의 리페어 동작을 설명하기 위한 개념도이다.
(도면의 주요부분에 대한 부호의 설명)
110 : 스택형 메모리 셀 어레이
110_1 ~ 110_8: 메모리 셀 레이어
120 : 로우 디코더 130 : 컬럼 디코더
140a ~ 140d : 퓨즈 박스 141 : 인에이블 퓨즈
142 : 어드레스 퓨즈 143 : 레이어 어드레스 퓨즈
144 : 블록 어드레스 퓨즈
본 발명은 저항체를 이용한 비휘발성 메모리 장치에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 장치에는 저항 메모리 장치(RRAM: Resistive RAM), 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 자기 메모리 장치(MRAM: Magnetic RAM) 등 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 가변 저항체의 저항 변화(RRAM), 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
여기서, 저항 메모리 셀은 상부 전극과 하부 전극 사이에 가변 저항 소자를 포함하고, 상부 및 하부 전극에 제공되는 전압에 따라 가변 저항 소자의 저항 레벨이 변하는 특성을 갖는다. 특히, 가변 저항 소자 내에는 셀 전류의 전류 경로(current path) 역할을 하는 필라멘트가 형성되어 있는데, 필라멘트가 일부 끊어져 있는 상태를 리셋 상태, 고저항 상태, 리셋 데이터(1데이터)로 정의하고, 필라 멘트가 연결되어 있는 상태를 셋 상태, 저저항 상태, 셋 데이터(0데이터)로 정의한다.
한편, 비휘발성 메모리 셀에 결함(defect)이 발생하는 경우(이하, 페일 메모리 셀이라고 함), 페일 메모리 셀을 미리 만들어 둔 여분의 비휘발성 메모리 셀(이하, 리던던시 메모리 셀이라고 함)로 리페어(repair)한다. 예를 들어, 페일 메모리 셀과 커플링된 워드 라인을 리던던시 메모리 셀과 커플링된 리던던시 워드 라인으로 대체함으로써 리페어할 수도 있고, 페일 메모리 셀과 커플링된 비트 라인을 리던던시 메모리 셀과 커플링된 리던던시 비트 라인으로 대체함으로써 리페어할 수도 있다.
본 발명이 이루고자 하는 기술적 과제는, 리페어가 가능한 스택형 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치에 관한 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 비휘발성 메모리 장치의 일 태양은 다수의 메모리 셀 레이어(layer)가 수직으로 적층된 스택형 메모리 셀 어레이로, 각 메모리 셀 레이어는 다수의 메모리 셀 그룹 및/또는 다수의 리던던시 메모리 셀 그룹을 포함하는 스택형 메모리 셀 어레이, 및 스택형 메모리 셀 어레이 내의 다수의 메모리 셀 그룹 중 페일 메모리 셀 그룹을 리던던시 메모리 셀 그룹으로 리페어하는 리페어 제어 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 비휘발성 메모리 장치의 다른 태양은 다수의 제1 메모리 셀 레이어(layer)가 수직으로 적층된 스택형 메모리 셀 어레이로, 각 메모리 셀 레이어는 제1 방향으로 연장되어 형성된 다수의 제1 도전 라인과 제2 방향으로 연장되어 형성된 다수의 제2 도전 라인이 서로 교차되는 영역에 정의된 다수의 메모리 셀과, 제1 방향으로 연장되어 형성된 다수의 제3 도전 라인과 제2 방향으로 연장되어 형성된 다수의 제4 도전 라인이 서로 교차되는 영역에 정의된 다수의 리던던시 메모리 셀을 포함하는 스택형 메모리 셀 어레이, 및 다수의 메모리 셀 중 페일 메모리 셀과 커플링된 제1 도전 라인을 제3 도전 라인으로 리페어하는 리페어 제어 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 비휘발성 메모리 장치의 또 다른 태양은 적어도 하나의 제1 메모리 셀 레이어와 적어도 하나의 제2 메모리 셀 레이어가 수직으로 적층된 스택형 메모리 셀 어레이로, 제1 메모리 셀 레이어는 다수의 제1 메모리 셀 블록을 포함하되, 각 제1 메모리 셀 블록은 제1 방향으로 연장되어 형성된 다수의 제1 도전 라인과 제2 방향으로 연장되어 형성된 다수의 제2 도전 라인이 서로 교차되는 영역에 정의된 다수의 메모리 셀을 포함하고, 제2 메모리 셀 레이어는 다수의 제2 메모리 셀 블록을 포함하되, 각 제2 메모리 셀 블록은 제1 방향으로 연장되어 형성된 다수의 제3 도전 라인과 제2 방향으로 연장되어 형성된 다수의 제4 도전 라인이 서로 교차되는 영역에 정의된 다수의 리던던시 메모리 셀을 포함하는 스택형 메모리 셀 어레이, 및 제1 메모리 셀 레이어의 제1 메모리 셀 블록 내의 페일 메모리 셀과 커플링된 제1 및 제2 도전 라인을, 제2 메모리 셀 레이어의 제2 메모리 셀 블록 내의 리던던시 메모리 셀과 커플링된 제3 및 제4 도전 라인으로 리페어하되, 제1 메모리 셀 블록과 제2 메모리 셀 블록은 동일한 블록 어드레스에 대응되는 리페어 제어 회로를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 본 발명의 실시예들은 저항 메모리 장치(RRAM: Resistive RAM)를 이용하여 설명할 것이다. 그러나, 본 발명은 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 강유전체 메모리 장치(FRAM: Ferroelectric RAM), 자기 메모리 장치(MRAM: Magnetic RAM)와 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 2는 도 1의 각 레이어를 자세히 설명하기 위한 도면이다. 도 3a, 도 3b는 도 1의 각 레이어를 자세히 설명하기 위한 단면도들이다.
우선, 도 1을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 스택형 메모리 셀 어레이(110)를 포함한다.
스택형 메모리 셀 어레이(110)는 다수의 메모리 셀 레이어(110_1~110_8)가 수직으로 적층된 형태를 갖는다. 도면에서는 8개의 메모리 셀 레이어(110_1~110_8)가 적층된 것을 예로 들고 있으나, 이에 한정되는 것은 아니다. 여기서, 각 메모리 셀 레이어(110_1~110_8)는 다수의 메모리 셀 그룹 및/또는 다수의 리던던시 메모리 셀 그룹을 포함할 수 있다. 즉, 각 메모리 셀 레이어(110_1~110_8)는 다수의 메모리 셀 그룹을 포함하거나(도 8, 도 16 참조), 다수의 리던던시 메모리 셀 그룹을 포함하거나(도 8 참조), 다수의 메모리 셀 그룹과 다수의 리던던시 메모리 셀 그룹을 포함할 수 있다(도 4, 도 11, 도 16 참조).
이러한 메모리 셀 레이어(110_1~110_8)는 도 2와 같이 크로스 포인트 구조(cross point structure)를 가질 수 있다. 여기서, 크로스 포인트 구조는 하나의 라인과 다른 라인이 서로 교차되는 영역에, 하나의 메모리 셀이 형성되어 있는 구조를 의미한다. 도 2에서는 설명의 편의상, 메모리 셀 레이어(110_1)를 예로 든다. 비트 라인(BL1_1~BL4_1)이 제1 방향으로 연장되어 형성되고, 워드 라인(WL1_1~WL3_1)이 상기 비트 라인(BL1_1~BL4_1)과 서로 교차되도록 제2 방향으로 연장되어 형성되고, 각 비트 라인(BL1_1~BL4_1)과 각 워드 라인(WL1_1~WL3_1)이 교차되는 영역에 비휘발성 메모리 셀(MC)이 형성되어 있음을 알 수 있다.
여기서, 비휘발성 메모리 셀(MC)은 예를 들어, 저항 메모리 셀일 수 있다. 이와 같은 경우, 비휘발성 메모리 셀(MC)은 직렬로 연결된 가변 저항 소자(B)와 억세스 소자(A)를 포함할 수 있다. 가변 저항 소자(B)는 예를 들어, NiO 또는 페로브스카이트(perovskite)를 포함할 수 있다. 페로브스카이트는 망가나이트(Pr0 .7Ca0 .3MnO3, Pr0 .5Ca0 .5MnO3, 기타 PCMO, LCMO 등), 타이터네이트(STO:Cr), 지르코네이트(SZO:Cr, Ca2Nb2O7:Cr, Ta2O5:Cr) 등의 조합물(composition)일 수 있다. 특히, 가변 저항 소자(B) 내에는 필라멘트가 형성되어 있는데, 필라멘트는 비휘발성 메모리 셀(MC)을 관통하여 흐르는 셀 전류의 전류 경로(current path)가 된다. 억세스 소자(A)는 도면에는 다이오드를 예로 들고 있으나, 이에 한정되는 것은 아니다.
좀 더 크로스 포인트 구조를 자세히 살펴보면, 메모리 셀 레이어(110_1~110_8)는 예를 들어, 도 3a 또는 도 3b와 같은 형태의 단면을 가질 수 있다.
도 3a 및 도 3b는 다수의 워드 라인(WL1_1~WL1_3)과 다수의 비트 라인(BL1_1~BL4_1, BL2_1~BL4_2)은 각각 서로 교차되도록 연장되어 형성되어 있고, 서로 교차되는 영역에 비휘발성 메모리 셀(MC)이 형성되어 있는 점은 동일하다. 그런데, 도 3a는 수직 방향으로 인접한 비휘발성 메모리 셀(MC)은 워드 라 인(WL1_1~WL1_3) 또는 비트 라인(BL1_1~BL4_1, BL2_1~BL4_2)을 서로 공유하고 있는 반면에, 도 3b는 수직 방향으로 인접한 비휘발성 메모리 셀(MC)은 워드 라인 또는 비트 라인을 서로 공유하지 않고, 전기적으로 분리되어 있다.
이하에서, 도 4 내지 도 7을 참조하여, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 설명한다.
도 4는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치에서 사용되는 메모리 셀 레이어를 설명하기 위한 도면이다. 도 5는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 리페어 동작을 설명하기 위한 개념도이다. 도 6은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 블록도이다. 도 7은 도 6의 퓨즈 박스를 설명하기 위한 개념적 회로도이다.
우선, 도 4를 참조하면, 스택형 메모리 셀 어레이(110)의 각 메모리 셀 레이어(예를 들어, 110_8)는 다수의 메모리 셀 블록(BLK1~BLKj, j는 자연수)를 포함한다. 여기서, 각 메모리 셀 블록(110_8)은 다수의 비휘발성 메모리 셀(MC)과 다수의 리던던시 메모리 셀(RC)를 포함한다. 구체적으로 설명하면, 다수의 비휘발성 메모리 셀(MC)은 다수의 워드 라인(WL1_8~WLm_8)과 다수의 비트 라인(BL1_8~BLn_8)이 교차되는 영역에 형성되고, 다수의 리던던시 메모리 셀(RC)은 다수의 워드 라인(WL1_8~WLm_8)과 다수의 리던던시 비트 라인(RBL1_8, RBL2_8)이 교차되는 영역, 다수의 리던던시 워드 라인(RWL1_8, RWL2_8)과 다수의 비트 라인(BL1_8~BLn_8)이 교차되는 영역, 다수의 리던던시 워드 라인(RWL1_8, RWL2_8)과 다수의 리던던시 비트 라인(RBL1_8, RBL2_8)이 교차되는 영역에 형성된다.
도 5를 참조하면, 이하에서 사용되는 용어를 미리 정의하면, 메모리 셀 그룹은 리페어의 단위가 되는 메모리 셀들의 집합을 의미하며, 예를 들어, 하나의 비트 라인 또는 리던던시 비트 라인에 커플링된 다수의 메모리 셀들이 될 수도 있고(G1, G2 참조), 하나의 워드 라인 또는 리던던시 워드 라인에 커플링된 다수의 메모리 셀들이 될 수도 있다(G3, G4 참조). 페일 메모리 셀 그룹(G1, G3)은 적어도 하나의 페일 메모리 셀을 포함하는 메모리 셀 그룹을 의미한다.
본 발명의 제1 실시예에 따른 비휘발성 메모리 장치는 페일 메모리 셀 그룹(G1, G3)을, 페일 메모리 셀 그룹(G1, G3)이 위치하는 메모리 셀 블록(BLK1, BLKj) 내의 리던던시 메모리 셀 그룹(G2, G4)으로 리페어할 수 있다. 즉, 각 메모리 셀 블록(예를 들어, BLK1) 내에 리던던시 메모리 셀 그룹(예를 들어, G2)이 배치되어 있기 때문에, 페일 메모리 셀 그룹(예를 들어, G1)을 다른 메모리 셀 블록(BLKj) 내에 있는 리던던시 메모리 셀 그룹으로 리페어하지 않을 수 있다.
구체적으로, 메모리 셀 레이어(110_8)의 메모리 셀 블록(BLK1)에 있는 페일 메모리 셀 그룹(G1)은, 동일 메모리 셀 레이어(110_8)의 동일 메모리 셀 블록(BLK1)에 있는 리던던시 메모리 셀 그룹(G2)으로 리페어하게 된다. 이러한 경우의 리페어 방법은, 페일 메모리 셀 그룹(G1)과 커플링된 비트 라인(BL1_8)을, 리던던시 메모리 셀 그룹(G2)과 커플링된 리던던시 비트 라인(RBL1_8)로 대체함으로써 리페어할 수 있다. 또한, 메모리 셀 레이어(110_8)의 메모리 셀 블록(BLKj)에 있는 페일 메모리 셀 그룹(G3)은, 동일 메모리 셀 레이어(110_8)의 동일 메모리 셀 블록(BLKj)에 있는 리던던시 메모리 셀 그룹(G4)으로 리페어하게 된다. 이러한 경우 의 리페어 방법은, 페일 메모리 셀 그룹(G3)과 커플링된 워드 라인(WL1_8)을, 리던던시 메모리 셀 그룹(G4)과 커플링된 리던던시 워드 라인(RWL1_8)로 대체함으로써 리페어할 수 있다.
도 6은 도 5에서 설명된 리페어 방법을 구현하기 위한 예시적인 블록도이다. 도 6을 참조하면, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치는 메모리 셀 블록(BLK1), 리페어 제어 회로를 포함할 수 있다. 여기서, 리페어 제어 회로는 리페어 동작에 관여하는 모든 회로 블록을 의미하며, 예를 들어, 로우 디코더(120), 컬럼 디코더(130), 퓨즈 박스(140a) 등을 포함할 수 있다.
로우 디코더(120)는 레이어 어드레스(LA), 블록 어드레스(BA) 및 로우 어드레스(XA)를 제공받아 디코딩하여, 메모리 셀 블록(BLK1)에서의 행(row)을 선택한다. 컬럼 디코더(130)는 레이어 어드레스(LA), 블록 어드레스(BA) 및 컬럼 어드레스(YA)를 제공받아 디코딩하여, 메모리 셀 블록(BLK1)에서의 열(column)을 선택한다.
퓨즈 박스(140a)는 메모리 셀 블록(BLK1) 내의 페일 메모리 셀 그룹(G1)에 대응되는 어드레스를 저장하고, 외부로부터 입력되는 어드레스와 상기 저장된 어드레스를 비교하여 동일할 경우 컬럼 디코더(130)를 디스에이블시키고 리던던시 메모리 셀 그룹(G2)을 선택한다. 본 발명의 제1 실시예에서, 퓨즈 박스(140a)는 리던던시 메모리 셀 그룹(G2)과 커플링되어 있다. 또한, 퓨즈 박스(140a)는 도 7에서와 같이, 퓨즈 박스(140a)를 인에이블시키는 인에이블 퓨즈(141)와, 페일 메모리 셀 그룹(G1)의 컬럼 어드레스(YA)를 저장하는 어드레스 퓨즈(142)와, 인에이블 퓨 즈(141)의 출력 신호, 어드레스 퓨즈(142)의 출력 신호, 레이어 어드레스(LA), 블록 어드레스(BA), 컬럼 어드레스(YA)를 소정 연산하여, 리페어 제어 신호(RCDT)를 출력하는 게이트부(148)를 포함할 수 있다. 도면에서는 게이트부(148)의 예로써 앤드(AND) 게이트를 제시하였으나, 이에 한정되는 것은 아니다.
전술한 바와 같이, 본 발명의 제1 실시예에서는, 메모리 셀 레이어(110_8)의 메모리 셀 블록(BLK1)에 있는 페일 메모리 셀 그룹(G1)을 동일 메모리 셀 레이어(110_8)의 동일 메모리 셀 블록(BLK1)에 있는 리던던시 메모리 셀 그룹(G2)으로 리페어한다. 따라서, 본 발명의 제1 실시예에서 사용되는 퓨즈 박스(140a)에는, 블록 어드레스(BA)를 저장하는 블록 어드레스 퓨즈, 레이어 어드레스(LA)를 저장하는 레이어 어드레스 퓨즈 등은 불필요하다. 즉, 퓨즈의 개수가 적을 수 있다.
도 5 내지 도 7의 설명에서는, 페일 메모리 셀 그룹(G1)과 커플링된 비트 라인(BL1_8)을 리던던시 메모리 셀 그룹(G2)과 커플링된 리던던시 비트 라인(RBL1_8)로 리페어하는 것을 예로 들었으나, 본 발명이 속하는 기술의 당업자는 상기 예로부터 페일 메모리 셀 그룹(G3)과 커플링된 워드 라인(WL1_8)을 리던던시 메모리 셀 그룹(G4)과 커플링된 리던던시 워드 라인(RWL1_8)로 리페어하는 것도 용이하게 유추할 수 있다.
이하에서, 도 8 내지 도 10을 참조하여, 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치를 설명한다.
도 8은 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치에서 사용되는 메모리 셀 레이어를 설명하기 위한 도면이다. 도 9는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 리페어 동작을 설명하기 위한 개념도이다. 도 10은 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치에서 사용되는 퓨즈 박스를 설명하기 위한 개념적 회로도이다. 도 4 내지 도 7과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
우선, 도 8 및 도 9를 참조하면, 본 발명의 제2 실시예에서, 스택형 메모리 셀 어레이(110)는 적어도 하나의 제1 메모리 셀 레이어(예를 들어, 110_1)와, 적어도 하나의 제2 메모리 셀 레이어(예를 들어, 110_8)를 포함한다. 제1 메모리 셀 레이어(110_1)는 다수의 제1 메모리 셀 블록(BLK1~BLKj)을 포함하되, 각 제1 메모리 셀 블록(BLK1~BLKj)은 다수의 워드 라인(WL1_1~WLm_1)과 다수의 비트 라인(BL1_1~BLn_1) 사이에 커플링된 다수의 비휘발성 메모리 셀(MC)을 포함하고, 제2 메모리 셀 레이어(110_8)는 다수의 제2 메모리 셀 블록(BLK1~BLKj)을 포함하되, 각 제2 메모리 셀 블록은 다수의 리던던시 워드 라인(RWL1_8~RWLm_8)과 다수의 리던던시 비트 라인(RBL1_8~RBLn_8) 사이에 커플링된 다수의 리던던시 메모리 셀(RC)을 포함한다.
도 9를 참조하면, 리페어 제어 회로는 제1 메모리 셀 레이어(110_1)의 제1 메모리 셀 블록(예를 들어, BLK1) 내의 페일 메모리 셀 그룹(G5)을, 제2 메모리 셀 레이어(110_7 또는 110_8)의 제2 메모리 셀 블록(예를 들어, BLK1) 내의 리던던시 메모리 셀 그룹(G6 또는 G7)으로 리페어하되, 페일 메모리 셀 그룹(G5)이 위치하는 메모리 셀 블록(BLK1)과, 리던던시 메모리 셀 그룹(G6, G7)이 위치하는 메모리 셀 블록(BLK1)이 동일한 블록 어드레스에 대응될 수 있다.
한편, 페일 메모리 셀 그룹(G5)과, 리던던시 메모리 셀 그룹(G6, G7)이 다른 메모리 셀 레이어에 위치하고 있으므로, 리페어하는 방법은 페일 메모리 셀 그룹(G5)과 커플링된 비트 라인(BL1_1)을, 리던던시 메모리 셀 그룹(G6, G7)과 커플링된 리던던시 비트 라인(RBL1_7, RBL1_8)로 리페어할 뿐만 아니라, 페일 메모리 셀 그룹(G5)과 커플링된 워드 라인을, 리던던시 메모리 셀 그룹(G6, G7)과 커플링된 워드 라인으로 리페어하여야 한다.
도 9에서 설명된 리페어 방법은 도 6과 유사한 방법을 통해서 구현할 수 있고, 구현된 블록도에서 사용될 수 있는 퓨즈 박스는 도 10과 같을 수 있다. 도 10을 참조하면, 퓨즈 박스(140b)는 퓨즈 박스(140b)를 인에이블시키는 인에이블 퓨즈(141)와, 페일 메모리 셀 그룹(G5)이 위치하는 제1 메모리 셀 레이어(110_1)에 대응되는 레이어 어드레스(LA)를 저장하는 레이어 어드레스 퓨즈(143)와, 페일 메모리 셀 그룹(G5)에 대응되는 컬럼 어드레스(YA)를 저장하는 어드레스 퓨즈(142)와, 인에이블 퓨즈(141)의 출력 신호, 레이어 어드레스 퓨즈(143)의 출력 신호, 어드레스 퓨즈(142)의 출력 신호, 레이어 어드레스(LA), 블록 어드레스(BA), 컬럼 어드레스(YA)를 소정 연산하여, 리페어 제어 신호(RCDT)를 출력하는 게이트부(148)를 포함할 수 있다.
전술한 바와 같이, 본 발명의 제2 실시예에서는, 페일 메모리 셀 그룹(G5)이 있는 메모리 셀 블록(BLK1)과, 상기 페일 메모리 셀 그룹(G5)이 리페어되는 리던던시 메모리 셀 그룹(G6, G7)이 있는 메모리 셀 블록(BLK1)이 동일한 블록 어드레스 에 대응되기 때문에, 블록 어드레스(BA)를 저장하는 블록 어드레스 퓨즈가 불필요하다.
이하에서, 도 11 내지 도 13을 참조하여, 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치를 설명한다.
도 11은 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치에서 사용되는 메모리 셀 레이어를 설명하기 위한 도면이다. 도 12는 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치의 리페어 동작을 설명하기 위한 개념도이다. 도 13은 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치에서 사용되는 퓨즈 박스를 설명하기 위한 개념적 회로도이다. 도 4 내지 도 7과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
우선, 도 11 및 도 12를 참조하면, 본 발명의 제3 실시예에서, 스택형 메모리 셀 어레이(110)의 각 메모리 셀 레이어(예를 들어, 110_8)는 적어도 하나의 제3 메모리 셀 블록(BLKj)과, 적어도 하나의 제4 메모리 셀 블록(BLK1)을 포함하되, 제3 메모리 셀 블록(BLKj)은 다수의 워드 라인(WL1_8~WLm_8)과 다수의 비트 라인(BL1_8~BLn_8) 사이에 커플링된 다수의 비휘발성 메모리 셀(MC)을 포함하고, 제4 메모리 셀 블록(BLK1)은 다수의 리던던시 워드 라인(RWL1_8~RWLm_8)과 다수의 리던던시 비트 라인(RBL1_8~RBLn_8) 사이에 커플링된 다수의 리던던시 메모리 셀(RC)을 포함한다.
도 12를 참조하면, 리페어 제어 회로는 제3 메모리 셀 블록(BLKj) 내의 페일 메모리 셀 그룹(G8)을, 제4 메모리 셀 블록(BLK1) 내의 리던던시 메모리 셀 그룹(G9)으로 리페어하되, 제3 메모리 셀 블록(BLKj) 및 제4 메모리 셀 블록(BLK1)은 동일한 메모리 셀 레이어(예를 들어, 110_8) 내에 위치한다.
한편, 페일 메모리 셀 그룹(G8)과, 리던던시 메모리 셀 그룹(G9)이 다른 메모리 셀 블록에 위치하고 있으므로, 리페어하는 방법은 페일 메모리 셀 그룹(G8)과 커플링된 비트 라인(BL1_8)을, 리던던시 메모리 셀 그룹(G9)과 커플링된 리던던시 비트 라인(RBL1_8)로 리페어할 뿐만 아니라, 페일 메모리 셀 그룹(G5)과 커플링된 워드 라인을, 리던던시 메모리 셀 그룹(G9)과 커플링된 워드 라인으로 리페어하여야 한다.
도 12에서 설명된 리페어 방법은 도 6과 유사한 방법을 통해서 구현할 수 있고, 구현된 블록도에서 사용될 수 있는 퓨즈 박스는 도 13과 같을 수 있다. 도 13의 퓨즈 박스(140c)는, 도 7의 퓨즈 박스(140a)와 비교해서, 페일 메모리 셀 그룹(G8)이 위치하는 제3 메모리 셀 블록(BLKj)에 대응되는 블록 어드레스(BA)를 저장하는 블록 어드레스 퓨즈(144)를 더 포함할 수 있다. 다만, 전술한 바와 같이, 본 발명의 제3 실시예에서는, 페일 메모리 셀 그룹(G8)이 있는 메모리 셀 블록(BLKj)와, 페일 메모리 셀 그룹(G8)이 리페어되는 리던던시 메모리 셀 그룹(G9)이 있는 메모리 셀 블록(BLK1)이 동일한 메모리 셀 레이어(110_8) 내에 위치하기 때문에, 레이어 어드레스(LA)를 저장하는 레이어 어드레스 퓨즈가 불필요하다.
이하에서, 도 14 내지 도 15를 참조하여, 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치를 설명한다.
도 14는 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치의 리페어 동작을 설명하기 위한 개념도이다. 도 15은 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치에서 사용되는 퓨즈 박스를 설명하기 위한 개념적 회로도이다. 도 11 내지 도 13과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
우선, 도 14 및 도 15를 참조하면, 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치는, 페일 메모리 셀 그룹(G8)이 있는 메모리 셀 블록(BLKj)와, 페일 메모리 셀 그룹(G8)이 리페어되는 리던던시 메모리 셀 그룹(G9, G10, G11)이 있는 메모리 셀 블록(BLK1)이 다른 메모리 셀 레이어(110_1, 110_7, 110_8) 내에 위치할 수 있다는 점이, 본 발명의 제3 실시예와 다르다. 도 15의 퓨즈 박스(140d)는, 도 13의 퓨즈 박스(140c)와 비교해서, 페일 메모리 셀 그룹(G8)이 위치하는 메모리 셀 레이어(110_1~110_8)에 대응되는 레이어 어드레스(LA)를 저장하는 레이어 어드레스 퓨즈(143)를 더 포함할 수 있다.
이하에서, 도 16 내지 도 17을 참조하여, 본 발명의 제5 실시예에 따른 비휘발성 메모리 장치를 설명한다.
도 16은 본 발명의 제5 실시예에 따른 비휘발성 메모리 장치에서 사용되는 메모리 셀 레이어를 설명하기 위한 도면이다. 도 17는 본 발명의 제5 실시예에 따른 비휘발성 메모리 장치의 리페어 동작을 설명하기 위한 개념도이다. 도 4 내지 도 7과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
우선, 도 16 및 도 17을 참조하면, 본 발명의 제5 실시예에서, 스택형 메모리 셀 어레이(110)는 적어도 하나의 제3 메모리 셀 레이어(예를 들어, 110_1)와, 적어도 하나의 제4 메모리 셀 레이어(예를 들어, 110_8)를 포함한다. 제3 메모리 셀 레이어(110_1)는 다수의 제5 메모리 셀 블록(BLK1~BLKj)을 포함하되, 각 제5 메모리 셀 블록(BLK1~BLKj)은 다수의 비휘발성 메모리 셀(MC)을 포함하고, 제4 메모리 셀 레이어(110_8)는 적어도 하나의 제6 메모리 셀 블록(예를 들어, BLKj)과, 적어도 하나의 제7 메모리 셀 블록(예를 들어, BLK1)을 포함하되, 제6 메모리 셀 블록(BLKj)은 다수의 비휘발성 메모리 셀(MC)을 포함하고, 제7 메모리 셀 블록(BLK1)은 다수의 리던던시 메모리 셀(RC)을 포함할 수 있다.
도 17을 참조하면, 리페어 제어 회로는 제3 메모리 셀 레이어(110_1)의 제5 메모리 셀 블록(BLK1~BLKj), 또는 제4 메모리 셀 레이어(110_8)의 제6 메모리 셀 블록(BLKj) 내의 페일 메모리 셀 그룹(G12, G13)을, 제4 메모리 셀 레이어(110_8)의 제8 메모리 셀 블록(BLK1) 내의 리던던시 메모리 셀 그룹(G14)으로 리페어할 수 있다. 본 발명의 제5 실시예에서 사용되는 퓨즈 박스는 도 15에 개시된 것과 동일할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 저항체를 이용한 비휘발성 메모리 장치는 리페어가 가능한 스택형 메모리 셀 어레이를 포함하고, 수율을 향상시킬 수 있다.

Claims (22)

  1. 다수의 메모리 셀 레이어(layer)가 수직으로 적층된 스택형 메모리 셀 어레이로, 상기 각 메모리 셀 레이어는 다수의 메모리 셀 그룹 및/또는 다수의 리던던시 메모리 셀 그룹을 포함하는 스택형 메모리 셀 어레이; 및
    상기 스택형 메모리 셀 어레이 내의 다수의 메모리 셀 그룹 중 페일 메모리 셀 그룹을 상기 리던던시 메모리 셀 그룹으로 리페어하는 리페어 제어 회로를 포함하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 각 메모리 셀 레이어는 다수의 메모리 셀 블록을 포함하되, 상기 각 메모리 셀 블록은 다수의 메모리 셀 그룹과 다수의 리던던시 메모리 셀 그룹을 포함하는 비휘발성 메모리 장치.
  3. 제 2항에 있어서,
    상기 리페어 제어 회로는 페일 메모리 셀 그룹을, 상기 페일 메모리 셀 그룹이 위치하는 메모리 셀 블록 내의 리던던시 메모리 셀 그룹으로 리페어하는 비휘발성 메모리 장치.
  4. 제 3항에 있어서,
    상기 리페어 제어 회로는 상기 리던던시 메모리 셀 그룹과 커플링된 퓨즈 박스를 포함하고,
    상기 퓨즈 박스는 상기 퓨즈 박스를 인에이블시키는 인에이블 퓨즈와, 상기 페일 메모리 셀 그룹에 대응되는 페일 어드레스를 저장하는 어드레스 퓨즈를 포함하는 비휘발성 메모리 장치.
  5. 제 1항에 있어서,
    상기 스택형 메모리 셀 어레이는 적어도 하나의 제1 메모리 셀 레이어와, 적어도 하나의 제2 메모리 셀 레이어를 포함하되, 상기 제1 메모리 셀 레이어는 다수의 제1 메모리 셀 블록을 포함하되, 상기 각 제1 메모리 셀 블록은 다수의 메모리 셀 그룹을 포함하고, 상기 제2 메모리 셀 레이어는 다수의 제2 메모리 셀 블록을 포함하되, 상기 각 제2 메모리 셀 블록은 다수의 리던던시 메모리 셀 그룹을 포함하는 비휘발성 메모리 장치.
  6. 제 5항에 있어서,
    상기 리페어 제어 회로는 상기 제1 메모리 셀 레이어의 상기 제1 메모리 셀 블록 내의 페일 메모리 셀 그룹을, 상기 제2 메모리 셀 레이어의 상기 제2 메모리 셀 블록 내의 리던던시 메모리 셀 그룹으로 리페어하되, 상기 제1 메모리 셀 블록과 상기 제2 메모리 셀 블록은 동일한 블록 어드레스에 대응되는 비휘발성 메모리 장치.
  7. 제 6항에 있어서,
    상기 리페어 제어 회로는 상기 리던던시 메모리 셀 그룹과 커플링된 퓨즈 박스를 포함하고,
    상기 퓨즈 박스는 상기 퓨즈 박스를 인에이블시키는 인에이블 퓨즈와, 상기 페일 메모리 셀 그룹이 위치하는 제1 메모리 셀 레이어에 대응되는 레이어 어드레스를 저장하는 레이어 어드레스 퓨즈와, 상기 페일 메모리 셀 그룹에 대응되는 페일 어드레스를 저장하는 어드레스 퓨즈를 포함하는 비휘발성 메모리 장치.
  8. 제 1항에 있어서,
    상기 각 메모리 셀 레이어는 적어도 하나의 제1 메모리 셀 블록과, 적어도 하나의 제2 메모리 셀 블록을 포함하되, 상기 제1 메모리 셀 블록은 다수의 메모리 셀 그룹을 포함하고, 상기 제2 메모리 셀 블록은 다수의 리던던시 메모리 셀 그룹을 포함하는 비휘발성 메모리 장치.
  9. 제 8항에 있어서,
    상기 리페어 제어 회로는 상기 제1 메모리 셀 블록 내의 페일 메모리 셀 그룹을, 상기 제2 메모리 셀 블록 내의 리던던시 메모리 셀 그룹으로 리페어하되, 상기 제1 메모리 셀 블록 및 상기 제2 메모리 셀 블록은 동일한 메모리 셀 레이어 또는 다른 메모리 셀 레이어 내에 위치하는 비휘발성 메모리 장치.
  10. 제 9항에 있어서,
    상기 리페어 제어 회로는 상기 리던던시 메모리 셀 그룹과 커플링된 퓨즈 박스를 포함하고,
    상기 퓨즈 박스는 상기 퓨즈 박스를 인에이블시키는 인에이블 퓨즈와, 상기 페일 메모리 셀 그룹이 위치하는 제1 메모리 셀 블록에 대응되는 블록 어드레스를 저장하는 블록 어드레스 퓨즈와, 상기 페일 메모리 셀 그룹에 대응되는 페일 어드레스를 저장하는 어드레스 퓨즈를 포함하는 비휘발성 메모리 장치.
  11. 제 10항에 있어서,
    상기 리페어 제어 회로는 상기 페일 메모리 셀 그룹이 위치하는 메모리 셀 레이어에 대응되는 레이어 어드레스를 저장하는 레이어 어드레스 퓨즈를 더 포함하는 비휘발성 메모리 장치.
  12. 제 1항에 있어서,
    상기 스택형 메모리 셀 어레이는 적어도 하나의 제1 메모리 셀 레이어와, 적어도 하나의 제2 메모리 셀 레이어를 포함하되, 상기 제1 메모리 셀 레이어는 다수의 제1 메모리 셀 블록을 포함하되, 상기 각 제1 메모리 셀 블록은 다수의 메모리 셀 그룹을 포함하고, 상기 제2 메모리 셀 레이어는 적어도 하나의 제2 메모리 셀 블록과, 적어도 하나의 제3 메모리 셀 블록을 포함하되, 상기 제2 메모리 셀 블록 은 다수의 메모리 셀 그룹을 포함하고, 상기 제3 메모리 셀 블록은 다수의 리던던시 메모리 셀 그룹을 포함하는 비휘발성 메모리 장치.
  13. 제 12항에 있어서,
    상기 리페어 제어 회로는 제1 메모리 셀 블록 또는 제2 메모리 셀 블록 내의 페일 메모리 셀 그룹을, 상기 제3 메모리 셀 블록 내의 리던던시 메모리 셀 그룹으로 리페어하는 비휘발성 메모리 장치.
  14. 제 13항에 있어서,
    상기 리페어 제어 회로는 상기 리던던시 메모리 셀 그룹과 커플링된 퓨즈 박스를 포함하고,
    상기 퓨즈 박스는 상기 퓨즈 박스를 인에이블시키는 인에이블 퓨즈와, 상기 페일 메모리 셀 그룹이 위치하는 메모리 셀 레이어에 대응되는 레이어 어드레스를 저장하는 레이어 어드레스 퓨즈와, 상기 페일 메모리 셀 그룹이 위치하는 메모리 셀 블록에 대응되는 블록 어드레스를 저장하는 블록 어드레스 퓨즈와, 상기 페일 메모리 셀 그룹에 대응되는 페일 어드레스를 저장하는 어드레스 퓨즈를 포함하는 비휘발성 메모리 장치.
  15. 제 1항에 있어서,
    상기 메모리 셀은 저항 메모리 셀인 비휘발성 메모리 장치.
  16. 제 1항에 있어서,
    상기 스택형 메모리 셀 어레이는 크로스 포인트 구조(cross point structure)를 갖는 비휘발성 메모리 장치.
  17. 다수의 제1 메모리 셀 레이어(layer)가 수직으로 적층된 스택형 메모리 셀 어레이로, 상기 각 메모리 셀 레이어는 제1 방향으로 연장되어 형성된 다수의 제1 도전 라인과 제2 방향으로 연장되어 형성된 다수의 제2 도전 라인이 서로 교차되는 영역에 정의된 다수의 메모리 셀과, 상기 제1 방향으로 연장되어 형성된 다수의 제3 도전 라인과 상기 제2 방향으로 연장되어 형성된 다수의 제4 도전 라인이 서로 교차되는 영역에 정의된 다수의 리던던시 메모리 셀을 포함하는 스택형 메모리 셀 어레이; 및
    상기 다수의 메모리 셀 중 페일 메모리 셀과 커플링된 제1 도전 라인을 상기 제3 도전 라인으로 리페어하는 리페어 제어 회로를 포함하는 비휘발성 메모리 장치.
  18. 제 17항에 있어서,
    상기 리페어 제어 회로는 상기 다수의 메모리 셀 중 페일 메모리 셀과 커플링된 제2 도전 라인을 상기 제4 도전 라인으로 리페어하는 비휘발성 메모리 장치.
  19. 제 17항에 있어서,
    상기 각 제1 메모리 셀 레이어는 다수의 메모리 셀 블록을 포함하되, 상기 각 메모리 셀 블록은 상기 다수의 메모리 셀과 상기 다수의 리던던시 메모리 셀을 포함하고,
    상기 리페어 제어 회로는 상기 다수의 메모리 셀 중 페일 메모리 셀과 커플링된 제1 도전 라인을, 상기 페일 메모리 셀이 위치하는 메모리 셀 블록 내의 제3 도전 라인으로 리페어하는 비휘발성 메모리 장치.
  20. 제 17항에 있어서,
    상기 각 제1 메모리 셀 레이어는 적어도 하나의 제1 메모리 셀 블록과, 적어도 하나의 제2 메모리 셀 블록을 포함하되, 상기 제1 메모리 셀 블록은 상기 다수의 메모리 셀을 포함하고, 상기 제2 메모리 셀 블록은 상기 다수의 리던던시 메모리 셀을 포함하고,
    상기 리페어 제어 회로는 상기 제1 메모리 셀 블록 내의 페일 메모리 셀과 커플링된 제1 및 제2 도전 라인을, 상기 제2 메모리 셀 블록 내의 리던던시 메모리 셀과 커플링된 제3 및 제4 도전 라인으로 리페어하는 비휘발성 메모리 장치.
  21. 제 20항에 있어서,
    상기 스택형 메모리 셀 어레이는 상기 다수의 메모리 셀을 포함하는 제2 메모리 셀 레이어를 더 포함하고,
    상기 리페어 제어 회로는 상기 제2 메모리 셀 레이어 내의 페일 메모리 셀과 커플링된 제1 및 제2 도전 라인을, 상기 제1 메모리 셀 레이어의 제2 메모리 셀 블록 내의 리던던시 메모리 셀과 커플링된 제3 및 제4 도전 라인으로 리페어하는 비휘발성 메모리 장치.
  22. 적어도 하나의 제1 메모리 셀 레이어와 적어도 하나의 제2 메모리 셀 레이어가 수직으로 적층된 스택형 메모리 셀 어레이로, 상기 제1 메모리 셀 레이어는 다수의 제1 메모리 셀 블록을 포함하되, 상기 각 제1 메모리 셀 블록은 제1 방향으로 연장되어 형성된 다수의 제1 도전 라인과 제2 방향으로 연장되어 형성된 다수의 제2 도전 라인이 서로 교차되는 영역에 정의된 다수의 메모리 셀을 포함하고, 상기 제2 메모리 셀 레이어는 다수의 제2 메모리 셀 블록을 포함하되, 상기 각 제2 메모리 셀 블록은 상기 제1 방향으로 연장되어 형성된 다수의 제3 도전 라인과 상기 제2 방향으로 연장되어 형성된 다수의 제4 도전 라인이 서로 교차되는 영역에 정의된 다수의 리던던시 메모리 셀을 포함하는 스택형 메모리 셀 어레이; 및
    상기 제1 메모리 셀 레이어의 상기 제1 메모리 셀 블록 내의 페일 메모리 셀과 커플링된 제1 및 제2 도전 라인을, 상기 제2 메모리 셀 레이어의 상기 제2 메모리 셀 블록 내의 리던던시 메모리 셀과 커플링된 제3 및 제4 도전 라인으로 리페어하되, 상기 제1 메모리 셀 블록과 상기 제2 메모리 셀 블록은 동일한 블록 어드레스에 대응되는 리페어 제어 회로를 포함하는 비휘발성 메모리 장치.
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