JP5655173B2 - クロスポイント型不揮発性記憶装置とその駆動方法 - Google Patents

Description

本発明は、抵抗変化型記憶素子を用いたクロスポイント型不揮発性半導体記憶装置に関するものであり、特にそのフォーミングに関する。

近年、デジタル技術の進展に伴い、携帯型情報機器及び情報家電などの電子機器が、よりいっそう高機能化している。そのため、不揮発性記憶装置の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、及び長寿命化の要求が高まっている。

こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細化が進められている。他方、フラッシュメモリに変わる素子として、いわゆる抵抗変化型記憶素子を用いて構成されたメモリ素子を有する不揮発性記憶装置の研究開発が進んでいる。抵抗変化型記憶素子とは、電気的信号に応じて抵抗値が変化しその抵抗値が電気的信号を切っても保たれる（不揮発に保持される）性質を有し、この抵抗値の変化によって情報を記憶することが可能な素子のことをいう。

抵抗変化型記憶素子の代表的なものとしては、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：磁性メモリ）、ＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：相変化メモリ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：抵抗変化メモリ）など、がある。

これら抵抗変化型記憶素子を用いた不揮発性記憶装置の構成方法の一例として、クロスポイント構成が知られている。クロスポイント構成では、直交するビット線とワード線との交点に、ビット線とワード線とに挟まれて、各メモリセルが設置される。メモリセルは、抵抗変化型記憶素子単体もしくは抵抗変化型記憶素子とダイオードのような非線形特性を有するスイッチング素子との直列接続体として構成されるメモリ素子から構成され、メモリ素子の一方の電極はワード線に接続され、他方の電極はビット線に接続されている。クロスポイント構成は、抵抗変化型記憶素子がアクセストランジスタを介してビット線に接続されるいわゆる１Ｔ１Ｒ（１トランジスタ１抵抗）構成に比べ、大規模集積化に適しているという特徴を持つ。

クロスポイント構成において、複数のメモリセルはアレイ状に配置されてクロスポイントセルアレイを構成する。クロスポイント構成では、対象とするメモリセルに含まれるメモリ素子の抵抗値を検知する（読み出し）ために対応するビット線とワード線とに読み出し電圧が印加される。読み出し電圧が印加されると、検知対象（読み出し対象）とするメモリセルを流れる電流に加え、上下のビット線及びワード線によって並列に接続された他のメモリセル（検知対象とするメモリセル以外のメモリセル）を介した電流も流れる。この「他のメモリセルを介して流れる電流」を本明細書では回り込み電流と呼ぶ。

回り込み電流は、クロスポイントセルアレイに記憶されたデータの状態（検知対象とするメモリセルが所属するクロスポイントセルアレイ内の全てのメモリセルに含まれるメモリ素子の抵抗値及びその分布）で変化する。従って、読み出し時に検出される電流には、常に一定値でない回り込み電流が含まれている。この回り込み電流は、読み出し対象とするメモリセルに含まれるメモリ素子の抵抗値を正確に検知することを妨げる。回り込み電流による、メモリセルに含まれるメモリ素子の抵抗値の検知感度低下を抑制する構成を有する半導体記憶装置が、特許文献１に開示されている。

抵抗変化型記憶素子を可逆的に抵抗変化動作可能な状態にするためには、フォーミングと呼ばれる操作を行うことが必要であることが一般的に知られている。このフォーミングに関する技術が特許文献２に開示されている。

また、クロスポイント型の半導体記憶装置において正確なフォーミング動作を実行する手段として、フォーミング動作時に、ワード線ＷＬに流れるリーク電流を検知する検知回路を備える構成が特許文献３で開示されている。この特許文献３では、フォーミング動作時に、ビット線ＢＬに定電流を供給する電流供給が行われるとともに、検知回路で検知されたリーク電流に基づき、それと同じ電流値の補償電流が補償回路によりビット線ＢＬに供給されることが開示されている。

特許第４６２５５１０号公報 国際公開第２０１１／１２１９７０号 特開２０１１−１９８４４５号公報

しかしながら、従来のフォーミング方法に対して、さらなる安定性の向上が求められているという課題がある。

本発明は、前記従来の課題を解決するもので、安定なフォーミングを実現することが可能なクロスポイント型不揮発性記憶装置とそのフォーミング方法を提供することを目的とする。

上記目的を達成するために、本発明に係るクロスポイント型不揮発性記憶装置の一形態は、第１の平面内において互いに平行に形成された複数のワード線と、前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、前記複数のワード線と前記複数のビット線との立体交差点に設けられ、第１の抵抗状態と前記第１の抵抗状態より抵抗値の低い第２の抵抗状態との２つの抵抗状態をとる抵抗変化素子を含んで構成されたメモリセルが行列状に配列されたクロスポイントメモリセルアレイと、前記ワード線の１本を選択するワード線選択器と、前記ビット線の１本を選択するビット線選択器と、前記ビット線選択器及び前記ワード線選択器により前記ビット線及び前記ワード線を選択することで選択された前記メモリセルに対し、前記選択されたメモリセルの抵抗変化素子の抵抗状態を変化させる書き込み電流又は書き込み電圧を供給する書き込み回路と、前記選択されたメモリセルに対し、前記選択されたメモリセルの抵抗変化素子の抵抗状態を読み出すためのロード電流を供給するセンスアンプ回路と、前記センスアンプ回路及び前記書き込み回路を制御する制御回路とを備え、前記クロスポイントメモリセルアレイにおいて、（Ａ）前記選択されたビット線につながる前記メモリセルのうち前記選択されたメモリセル以外のメモリセルで抵抗変化素子が前記第２の抵抗状態にあるものを第１メモリセルとし、（Ｂ）前記選択されたワード線につながる前記メモリセルのうち前記選択されたメモリセル以外のメモリセルで抵抗変化素子が前記第２の抵抗状態にあるものを第２メモリセルとし、前記制御回路は、前記書き込み電流又は前記書き込み電圧と前記ロード電流との少なくともいずれかの大きさを、前記第１メモリセルに接続されたワード線と、前記第２メモリセルに接続されたビット線との交点にある前記メモリセルのうち前記第２の抵抗状態にあるものの個数に比例して変更することを特徴とする。

なお、これらの全般的または具体的な態様は、システム、方法、集積回路、コンピュータプログラムまたはコンピュータ読み取り可能なＣＤ−ＲＯＭなどの記録媒体で実現されてもよく、システム、方法、集積回路、コンピュータプログラムおよび記録媒体の任意な組み合わせで実現されてもよい。

本発明のクロスポイント型不揮発性半導体記憶装置とその駆動方法によると、安定なフォーミングが実現できるという効果が得られる。

図１Ａは、本発明の実施の形態に係るクロスポイント型不揮発性記憶装置の構成を示す回路図である。 図１Ｂは、本発明の実施の形態に係るクロスポイント型不揮発性記憶装置の可変電圧源の構成を示す回路図である。 図１Ｃは、本発明の実施の形態に係るクロスポイント型不揮発性記憶装置の可変電圧源の構成を示す回路図である。 図２Ａは、本発明の実施の形態に係るメモリセルの構成を示す回路図である。 図２Ｂは、本発明の実施の形態に係るメモリセルの断面図である。 図２Ｃは、本発明の実施の形態に係るメモリセルの抵抗変化に係るＩＶ特性を示す図である。 図３Ａは、本発明の実施の形態に係る評価用素子の構成を示す回路図である。 図３Ｂは、本発明の実施の形態に係る評価用素子に対しフォーミングパルスを印加したときの、抵抗値の推移を３評価用素子分示す図である。 図４Ａは、本発明の実施の形態に係る４×４のメモリセルアレイの構成を詳細に示す図である。 図４Ｂは、本発明の実施の形態に係る４×４のメモリセルアレイの等価回路図である。 図４Ｃは、本発明の実施の形態に係る４×４のメモリセルアレイの等価回路図を縮退した等価回路図である。 図５Ａは、本発明の実施の形態に係る４×４のメモリセルアレイのフォーミング過程を説明する等価回路図である。 図５Ｂは、本発明の実施の形態に係る４×４のメモリセルアレイのフォーミング過程を説明する等価回路図である。 図５Ｃは、本発明の実施の形態に係る４×４のメモリセルアレイのフォーミング過程を説明する等価回路図である。 図５Ｄは、本発明の実施の形態に係る４×４のメモリセルアレイのフォーミング過程を説明する等価回路図である。 図５Ｅは、本発明の実施の形態に係る４×４のメモリセルアレイのフォーミング過程を説明する等価回路図である。 図５Ｆは、本発明の実施の形態に係る４×４のメモリセルアレイのフォーミング過程を説明する等価回路図である。 図５Ｇは、本発明の実施の形態に係る４×４のメモリセルアレイのフォーミング過程を説明する等価回路図である。 図５Ｈは、本発明の実施の形態に係る４×４のメモリセルアレイのフォーミング過程を説明する等価回路図である。 図５Ｉは、本発明の実施の形態に係る４×４のメモリセルアレイのフォーミング過程を説明する等価回路図である。 図５Ｊは、本発明の実施の形態に係る４×４のメモリセルアレイのフォーミング過程を説明する等価回路図である。 図５Ｋは、本発明の実施の形態に係る４×４のメモリセルアレイのフォーミング過程を説明する等価回路図である。 図５Ｌは、本発明の実施の形態に係る４×４のメモリセルアレイのフォーミング過程を説明する等価回路図である。 図６は、本発明の実施の形態に係るメモリセルアレイの回り込み電流経路数を説明する図である。 図７は、本発明の実施の形態に係るメモリセルアレイの回り込み電流経路数を説明する図の等価回路図である。 図８は、本発明の実施の形態に係るメモリセルアレイの回り込み電流経路数と回り込み電流値の関係を説明する図である。 図９Ａは、本発明の実施の形態に係る読み出し回路を説明する図である。 図９Ｂは、本発明の実施の形態に係る書き込み回路を説明する図である。 図１０Ａは、本発明の実施の形態に係る４×４のメモリセルアレイのフォーミング過程の前半部を示す図である。 図１０Ｂは、本発明の実施の形態に係る４×４のメモリセルアレイのフォーミング過程の後半部を示す図である。 図１１は、本発明の実施の形態に係る４×４のメモリセルアレイのフォーミング過程に対応する回り込み電流経路数の推移を説明する図である。 図１２は、本発明の実施の形態に係るロード電流制御電圧ＬＡ（Ｍ）と回り込み電流経路数との関係を示す図である。 図１３は、本発明の実施の形態に係るロード電流供給用トランジスタのゲート電圧とその出力電流との関係を説明する図である。 図１４は、本発明の実施の形態に係るフォーミングの流れを示すフローチャートである。 図１５は、本発明の実施の形態に係る電圧Ｖｗ（Ｍ）と回り込み電流経路数との関係を示す図である。 図１６は、本発明の実施の形態に係る電圧Ｖｗ（Ｍ）と書き込み回路の出力電流（フォーミング電流）との関係を説明する図である。 図１７は、本発明の実施の形態に係るフォーミングの流れを示すフローチャートである。 図１８は、特許文献１に記載の半導体記憶装置の主要部分のブロック構成を示す図である。 図１９Ａは、特許文献１に記載の半導体記憶装置でリファレンスメモリアレイに設定されるデータの一例を示す図である。 図１９Ｂは、特許文献１に記載の半導体記憶装置でリファレンスメモリアレイに設定されるデータの一例を示す図である。

本発明の実施の形態について説明する前に、本発明に至った経緯について説明する。

本発明者は、「背景技術」の欄において記載した、クロスポイント型の半導体記憶装置におけるフォーミング動作に関し、以下の問題が生じることを見出した。

特許文献１に記載の半導体記憶装置の主要部分のブロック構成を図１８に示す。

この半導体記憶装置は、クロスポイントタイプのメモリセルアレイ１１０と、各データ線を個別に駆動するデータ線ドライブ回路１１１と、各ビット線を個別に駆動するビット線ドライブ回路１１２と、複数のデータ線の中から読み出し対象の選択メモリセルに接続する選択データ線を選択する行デコーダ１１３と、複数のビット線の中から読み出し対象の選択メモリセルに接続する選択ビット線を選択する列デコーダ１１４と、を備えている。

この半導体記憶装置は、更に、メモリセルアレイ１１０と同じアレイサイズで同じメモリセルを使用したリファレンス電圧発生用の２つのリファレンスメモリセルアレイ１２０ａ、１２０ｂと、リファレンスメモリセルアレイ１２０ａ、１２０ｂの出力電圧からリファレンス電圧レベルＶｒｅｆ０、Ｖｒｅｆ１を生成し、メモリセルアレイ１１０の選択データ線の電圧レベルから読み出し電圧レベルＶｍを生成し、読み出し電圧レベルとリファレンス電圧レベルとを比較して、選択メモリセルの記憶状態（抵抗状態）を判定するセンス回路１１５と、を備えている。

リファレンスメモリセルアレイ１２０ａは、選択メモリセルが高抵抗状態にある高抵抗メモリセルの選択行選択線を流れる電流がメモリセルアレイの非選択メモリセルの抵抗状態の分布パターンに依存して最大状態となる電流状態が設定されている。一方、リファレンスメモリセルアレイ１２０ｂは、選択メモリセルが低抵抗状態にある低抵抗メモリセルの選択行選択線を流れる電流がメモリセルアレイの非選択メモリセルの抵抗状態の分布パターンに依存して最小状態となる電流状態が設定されている。センス回路１１５は、これら最大状態及び最小状態の中間状態の電流と比較して、選択メモリセルの抵抗状態を検知する。

図１９Ａ及び図１９Ｂは、リファレンスメモリセルアレイ１２０ａ、１２０ｂに設定されるデータの一例を示す図である。図１９Ａはリファレンスメモリセルアレイ１２０ａに設定されるパターンＡを示し、図１９Ｂはリファレンスメモリセルアレイ１２０ｂに設定されるパターンＣを示している。

この場合、リファレンスメモリセルアレイ１２０ａが、高抵抗状態の選択メモリセルの読み出し時において選択されたデータ線を流れる電流が他の非選択メモリセルの電気抵抗状態の分布パターンに依存して最大状態となる第１電流状態を実現し、第１リファレンス電流発生回路として機能する。また、リファレンスメモリセルアレイ１２０ｂが、低抵抗状態の選択メモリセルの読み出し時において選択されたデータ線を流れる電流が他の非選択メモリセルの電気抵抗状態の分布パターンに依存して最小状態となる第２電流状態を実現し、第２リファレンス電流発生回路として機能する。

クロスポイントタイプのメモリセルアレイでは書き込みデータに依存して回り込み電流の大きさが変わる。図１９Ａに示すパターンＡのように、高抵抗よりなる行及び列がクロスした位置にある高抵抗メモリセルを読み出した場合に、最も回り込み電流が大きくなり、読み出し電流が最も大きくなる。また、低抵抗メモリセルが分布している行と列のクロスした位置にある低抵抗メモリセルを読み出した場合に、最も読み出し電流が小さくなる。従って、選択されたデータ線を流れる電流が最大電流となると考えられる高抵抗状態の書き込みパターン（パターンＡ）と最小状態となると考えられる低抵抗状態の書き込みパターン（パターンＣ）とを事前に用意しておき、それらの中間状態を基準として選択メモリセルの抵抗状態を検知することで安定な読み出し動作を実現することができる。

しかしながら図１８の構成では、メモリセルアレイと同じ大きさのリファレンスセルアレイを複数個用意しておく必要があり、チップサイズの増大を招くという課題を有している。

また、別の観点として抵抗変化型記憶素子に関係して次のような課題が考えられる。

特許文献２に開示されているように、抵抗変化型記憶素子ではフォーミングと呼ばれるフィラメント形成操作を製造後少なくとも１回行うことが必要で、フォーミングをした結果、可逆的な抵抗変化動作が可能になる。フォーミング前の初期状態の抵抗変化型記憶素子の抵抗値は、通常の高抵抗状態よりさらに高抵抗状態（以下、超高抵抗状態と称す）にある。そして、対象メモリセルの抵抗値をモニターしながら、その抵抗状態に応じて適宜所定のフォーミングパルスが対象メモリセルに印加される。

ところで、クロスポイント型記憶装置においては、フォーミングを進めてフォーミング済みのメモリセル数が増加するにつれて、初期状態に比べ抵抗値が低い状態のメモリセルが増加し、その結果回り込み電流が徐々に増加する。メモリセルの抵抗値をモニターしながら、その抵抗状態に応じて適宜所定のフォーミングパルスを印加するフォーミングを実行するためには、逐次変化する回り込み電流量を、メモリセルがフォーミングされた時の電流と区別しフォーミング判定をする必要がある。しかしながら、このような電流の区別は難しく、安定なフォーミングを実現することは困難である。

このとき、特許文献１に記載の技術をフォーミングに応用して、この問題を解決することも考えられる。すなわち、リファレンスメモリセルアレイの一方で全てのメモリセルがフォーミングされていない状態を実現し、他方で１つのメモリセルのみがフォーミングされていない状態を実現し、それらの中間状態を基準としてフォーミング判定をすることも考えられる。しかしながら、既に述べたようにこの方法ではチップサイズの増大という問題が生じる。

また特許文献３では、クロスポイント型の半導体記憶装置においてフォーミング時のリーク電流を検出し、そのリーク電流に相当する補償電流を供給することで、正確なフォーミング動作を実行する手段が開示されている。しかしながら、ここでのリーク電流とは、フォーミングを実施する超高抵抗状態の選択メモリセルに流れる電流のことで、非選択メモリセルに流れる回り込み電流については特に示されていない。

本発明者は、このような事情に鑑み、回り込み電流の影響下においてより正確なフォーミングを行うことができるクロスポイント型不揮発性記憶装置およびその駆動方法を鋭意検討した結果、本発明に到達した。なお、以上の説明は、以下で説明する本発明の実施の形態を理解する上で一助とするものであり、本発明はこれに限定されない。

本発明の一態様に係るクロスポイント型不揮発性記憶装置は、第１の平面内において互いに平行に形成された複数のワード線と、前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、前記複数のワード線と前記複数のビット線との立体交差点に設けられ、第１の抵抗状態と前記第１の抵抗状態より抵抗値の低い第２の抵抗状態との２つの抵抗状態をとる抵抗変化素子を含んで構成されたメモリセルが行列状に配列されたクロスポイントメモリセルアレイと、前記ワード線の１本を選択するワード線選択器と、前記ビット線の１本を選択するビット線選択器と、前記ビット線選択器及び前記ワード線選択器により前記ビット線及び前記ワード線を選択することで選択された前記メモリセルに対し、前記選択されたメモリセルの抵抗変化素子の抵抗状態を変化させる書き込み電流又は書き込み電圧を供給する書き込み回路と、前記選択されたメモリセルに対し、前記選択されたメモリセルの抵抗変化素子の抵抗状態を読み出すためのロード電流を供給するセンスアンプ回路と、前記センスアンプ回路及び前記書き込み回路を制御する制御回路とを備え、前記クロスポイントメモリセルアレイにおいて、（Ａ）前記選択されたビット線につながる前記メモリセルのうち前記選択されたメモリセル以外のメモリセルで抵抗変化素子が前記第２の抵抗状態にあるものを第１メモリセルとし、（Ｂ）前記選択されたワード線につながる前記メモリセルのうち前記選択されたメモリセル以外のメモリセルで抵抗変化素子が前記第２の抵抗状態にあるものを第２メモリセルとし、前記制御回路は、前記書き込み電流又は前記書き込み電圧と前記ロード電流との少なくともいずれかの大きさを、前記第１メモリセルに接続されたワード線と、前記第２メモリセルに接続されたビット線との交点にある前記メモリセルのうち前記第２の抵抗状態にあるものの個数に比例して変更することを特徴とする。

また、前記抵抗変化素子は、形成後の初期状態において前記第１の抵抗状態にあり、フォーミングが行われると前記初期状態から低抵抗状態と前記低抵抗状態より抵抗値の高い高抵抗状態とへ可逆的に変化が可能な前記第２の抵抗状態になり、前記書き込み電流又は前記書き込み電圧は、前記選択されたメモリセルの抵抗変化素子に対し、前記フォーミングを行うフォーミングパルスであり、前記ロード電流は、前記フォーミングパルスの供給により、前記選択されたメモリセルの抵抗変化素子が前記第２の抵抗状態になったことを確認するための電流であってもよい。

また、前記メモリセルは、窒素不足型の窒化シリコンで構成されるダイオード素子と前記抵抗変化素子とが直列接続されて構成されてもよい。

本態様によれば、前記第１メモリセルに接続されたワード線と、前記第２メモリセルに接続されたビット線との交点にある前記メモリセルのうち前記第２の抵抗状態にあるものの個数、つまり回り込み電流経路数に対応してフォーミング判定のロード電流（読み出し電流）を変更する。従って、ロード電流を、適切な回り込み電流量を補填して選択メモリセルに供給することができる。その結果、初期状態の選択メモリセルに対して実施するフォーミング工程において、回り込み電流の影響を排除して選択メモリセルのフォーミングの判定を行うことが可能となるため、安定なフォーミングを実現することができる。

また、回り込み電流経路数に対応して書き込み電流又は書き込み電圧（フォーミングパルス）を変更するので、フォーミングパルスを、適切な回り込み電流量を補填して選択メモリセルに供給することができる。その結果、フォーミング工程において、回り込み電流の影響を排除して選択メモリセルのフォーミングを行うことが可能となるため、安定なフォーミングを実現することができる。

また、前記制御回路は、前記ロード電流について前記変更を行い、前記センスアンプ回路は、前記選択されたビット線に電流量の異なるロード電流を前記変更後のロード電流として選択的に切り替えて供給するロード電流源を有し、前記選択されたビット線に流れ込む電流量が基準の電流量より多い場合は第１の論理値を出力し、前記基準の電流量より少ない場合は第２の論理値を出力してもよい。

また、前記センスアンプ回路は、前記選択されたビット線の電圧と基準の電圧とを比較し、前記選択されたビット線の電圧が前記基準の電圧より高い場合は第２の論理値を出力し、前記基準の電圧より低い場合は第１の論理値を出力する差動アンプを有し、前記センスアンプ回路は、前記選択されたメモリセルの抵抗変化素子が前記第２の抵抗状態にあるときに、前記選択されたメモリセルに前記変更後のロード電流を供給すると第１の論理値を出力し、前記選択されたメモリセルの抵抗変化素子が前記第１の抵抗状態にあるときに、前記選択されたメモリセルに前記変更後のロード電流を供給すると第２の論理値を出力してもよい。

また、前記ロード電流源は、ＭＯＳトランジスタを有し、前記クロスポイント型不揮発性記憶装置は、さらに、前記ＭＯＳトランジスタのゲート端子に電気的に接続され、前記ゲート端子に電圧値の異なる電圧を選択的に切り替えて供給する可変電圧源を備え、前記ロード電流源は、少なくとも前記第１のロード電流と、前記第２のロード電流と、前記第１のロード電流と前記第２のロード電流との間の第３のロード電流とを選択的に切り替えて供給し、前記制御回路は、前記第２のロード電流を前記ロード電流源に供給させる場合は前記第３のロード電流を前記ロード電流源に供給させる場合に比べ前記ＭＯＳトランジスタの出力電流が大きくなり、かつ、前記第３のロード電流を前記ロード電流源に供給させる場合は前記第１のロード電流を前記ロード電流源に供給させる場合に比べ前記ＭＯＳトランジスタの出力電流が大きくなるように前記可変電圧源の電圧値を調整してもよい。又は、前記ロード電流源は、ＭＯＳトランジスタを有し、前記クロスポイント型不揮発性記憶装置は、さらに、前記ＭＯＳトランジスタのゲート端子に電気的に接続され、異なる電圧が選択的に切り替えて供給される外部電圧印加端子を備え、前記ロード電流源は、少なくとも前記第１のロード電流と、前記第２のロード電流と、前記第１のロード電流と前記第２のロード電流との間の第３のロード電流とを選択的に切り替えて供給し、前記制御回路は、前記第２のロード電流を前記ロード電流源に供給させる場合は前記第３のロード電流を前記ロード電流源に供給させる場合に比べ前記ＭＯＳトランジスタの出力電流が大きくなり、かつ、前記第３のロード電流を前記ロード電流源に供給させる場合は前記第１のロード電流を前記ロード電流源に供給させる場合に比べ前記ＭＯＳトランジスタの出力電流が大きくなるように前記外部電圧印加端子に供給する電圧値を調整してもよい。

本態様によれば、フォーミング前の状態で適切な回り込み電流量を補填できるまでロード電流源の電流駆動能力を上げおき、その電流駆動能力を使って選択メモリセルのフォーミング判定を行うことで、フォーミング判定を安定化し、安定なフォーミングを実現することができる。

また、抵抗変化前の状態で適切な回り込み電流量を補填できるまでロード電流源の電流駆動能力を上げおき、その電流駆動能力を使って選択メモリセルの抵抗変化の判定を行うことで、抵抗変化の判定を安定化し、安定な情報の読み出しを実現することができる。

また、本発明に係るクロスポイント型不揮発性記憶装置の駆動方法の一形態は、クロスポイント型不揮発性記憶装置の駆動方法であり、前記クロスポイント型不揮発性記憶装置は、第１の平面内において互いに平行に形成された複数のワード線と、前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、前記複数のワード線と前記複数のビット線との立体交差点に設けられ、第１の抵抗状態と前記第１の抵抗状態より抵抗値の低い第２の抵抗状態との２つの抵抗状態をとる抵抗変化素子を含んで構成されたメモリセルが行列状に配列されたクロスポイントメモリセルアレイと、前記ワード線の１本を選択するワード線選択器と、前記ビット線の１本を選択するビット線選択器と、前記ビット線選択器及び前記ワード線選択器により前記ビット線及び前記ワード線を選択することで選択された前記メモリセルに対し、前記選択されたメモリセルの抵抗変化素子の抵抗状態を変化させる書き込み電流又は書き込み電圧を供給する書き込み回路と、前記選択されたメモリセルに対し、前記選択されたメモリセルの抵抗変化素子の抵抗状態を読み出すためのロード電流を供給するセンスアンプ回路とを備え、前記クロスポイントメモリセルアレイにおいて、（Ａ）前記選択されたビット線につながる前記メモリセルのうち前記選択されたメモリセル以外のメモリセルで抵抗変化素子が前記第２の抵抗状態にあるものを第１メモリセルとし、（Ｂ）前記選択されたワード線につながる前記メモリセルのうち前記選択されたメモリセル以外のメモリセルで抵抗変化素子が前記第２の抵抗状態にあるものを第２メモリセルとし、前記クロスポイント型不揮発性記憶装置の駆動方法は、前記書き込み電流又は前記書き込み電圧と前記ロード電流との少なくともいずれかの大きさを、前記第１メモリセルに接続されたワード線と、前記第２メモリセルに接続されたビット線との交点にある前記メモリセルのうち前記第２の抵抗状態にあるものの個数に比例して変更する第１のステップを含むことを特徴とする。

また、前記センスアンプ回路は、前記選択されたビット線に電流量の異なるロード電流を選択的に切り替えて供給するロード電流源を有し、前記選択されたビット線に流れ込む電流量が基準の電流量より多い場合は第１の論理値を出力し、前記基準の電流量より少ない場合は第２の論理値を出力し、前記第１のステップでは、前記ロード電流について前記変更を行い、前記選択されたメモリセルに、前記変更後のロード電流を供給し、前記センスアンプ回路の出力が前記第２の論理値であることを確認する第２のステップと、前記第２のステップの後で、前記選択されたメモリセルに前記書き込み電流又は前記書き込み電圧を供給する第３のステップと、前記第３のステップの後で、前記選択されたメモリセルに前記変更後のロード電流を供給し、前記選択されたメモリセルの抵抗変化素子の抵抗状態を読み出す第４のステップとを含み、前記第４のステップにおいて、前記センスアンプ回路の出力が前記第１の論理値の場合は、前記選択されたメモリセルの抵抗変化素子の抵抗状態は変化したと判定し、前記書き込み電流又は前記書き込み電圧の供給を終了し、前記センスアンプ回路の出力が前記第２の論理値の場合は、前記選択されたメモリセルの抵抗変化素子の抵抗状態は変化していないと判定し、前記第３のステップを再度実行してもよい。又は、前記センスアンプ回路は、ロード電流源を有し、前記選択されたビット線に流れ込む電流量が基準の電流量より多い場合は第１の論理値を出力し、前記基準の電流量より少ない場合は第２の論理値を出力し、前記第１のステップでは、前記書き込み電流又は前記書き込み電圧について前記変更を行い、前記選択されたメモリセルに、前記ロード電流を供給し、前記センスアンプ回路の出力が前記第２の論理値であることを確認する第２のステップと、前記第２のステップの後で、前記選択されたメモリセルに前記変更後の書き込み電流又は書き込み電圧を供給する第３のステップと、前記第３のステップの後で、前記選択されたメモリセルに前記ロード電流を供給し、前記選択されたメモリセルの抵抗変化素子の抵抗状態を読み出す第４のステップとを含み、前記第４のステップにおいて、前記センスアンプ回路の出力が前記第１の論理値の場合は、前記選択されたメモリセルの抵抗変化素子の抵抗状態は変化したと判定し、前記変更後の書き込み電流又は書き込み電圧の供給を終了し、前記センスアンプ回路の出力が前記第２の論理値の場合は、前記選択されたメモリセルの抵抗変化素子の抵抗状態は変化していないと判定し、前記第３のステップを再度実行してもよい。

また、前記抵抗変化素子は、形成後の初期状態において前記第１の抵抗状態にあり、フォーミングが行われると前記初期状態から低抵抗状態と前記低抵抗状態より抵抗値の高い高抵抗状態との間で可逆的に変化が可能な前記第２の抵抗状態になり、前記書き込み電流又は前記書き込み電圧は、前記選択されたメモリセルの抵抗変化素子に対し、前記フォーミングを行うフォーミングパルスであり、前記ロード電流は、前記フォーミングパルスの供給により、前記選択されたメモリセルの抵抗変化素子が前記第２の抵抗状態になったことを確認するための電流であってもよい。

また、前記メモリセルは、窒素不足型のシリコン窒化膜を有して構成されるダイオード素子と前記抵抗変化素子とが直列接続されて構成されてもよい。

本態様によれば、安定なフォーミングを実現することができる。また、安定な情報の書き込み及び読み出しを実現することができる。

以下、本発明の実施の形態について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、図面において、実質的に同一の構成、動作、及び効果を表す要素については、同一の符号を付す。

なお、本明細書では、メモリセルアレイを構成するメモリセルの個数は原理的な理解を易しくするため図示しやすい模式的なもので示しているが、さらに多数個のメモリセルに拡張してもその効果は変わるものではない。

また、１層のクロスポイントセルアレイについてのみ図面を用いて説明しているが、本発明は１層のクロスポイントセルアレイにのみ限定されるものではなく、２層以上のクロスポイントセルアレイについても、１層ごとのクロスポイントセルアレイに対して本発明の構成を適用すれば、同様の効果が得られる。

［クロスポイント型不揮発性記憶装置の構成］
図１Ａは、本発明の実施の形態に係るクロスポイント型不揮発性記憶装置１００の構成を示す回路図である。

この不揮発性記憶装置１００は、第１の平面内において互いに平行に形成された複数のワード線３と、第１の平面に平行な第２の平面内において互いに平行にかつ複数のワード線３と立体交差するように形成された複数のビット線４と、複数のワード線３と複数のビット線４との立体交差点に設けられている。第１の抵抗状態としての超高抵抗状態と、超高抵抗状態より抵抗値の低い第２の抵抗状態としての高抵抗状態又は低抵抗状態との２つの抵抗状態を有する抵抗変化素子を含んで構成されたメモリセル２が行列状に配列されたメモリセルアレイ（クロスポイントメモリセルアレイ）１を備える。さらに、ワード線３の１本を選択するワード線選択器である行選択回路５と、ビット線４の１本を選択するビット線選択器である列選択回路６とを備える。さらに、行選択回路５及び列選択回路６によりビット線４及びワード線３を選択することで選択されたメモリセル２に対し、選択されたメモリセル２の抵抗変化素子の抵抗状態を変化させる書き込み電流としてのフォーミングパルスを供給する書き込み回路１５と、選択されたメモリセル２に対し、選択されたメモリセル２の抵抗変化素子の抵抗状態を読み出すための読み出し電流としてのロード電流を供給するセンスアンプ回路（ＳＡ）７と、センスアンプ回路７及び書き込み回路１５を制御する制御回路１８とを備える。制御回路１８は、フォーミングパルスとロード電流との少なくともいずれかの大きさ（絶対値）を、メモリセルアレイ１における選択されたメモリセル２以外のメモリセル２で抵抗変化素子が上記第２の抵抗状態（高抵抗状態又は低抵抗状態）にあるものの数及び場所に応じて変更する。

メモリセルアレイ１において、（Ａ）選択されたビット線４につながるメモリセル２のうち選択されたメモリセル２以外のメモリセル２で抵抗変化素子が第２の抵抗状態にあるものを第１メモリセルとし、（Ｂ）選択されたワード線３につながるメモリセル２のうち選択されたメモリセル２以外のメモリセル２で抵抗変化素子が第２の抵抗状態にあるものを第２メモリセルとする。このとき、制御回路１８は、フォーミングパルスとロード電流との少なくともいずれかの大きさを、第１メモリセルに接続されたワード線３と、第２メモリセルに接続されたビット線４との交点にあるメモリセル２のうち第２の抵抗状態にある個数（回り込み電流経路数）に比例して変更し、回り込み電流経路数が大きいほど大きくする。

抵抗変化素子は、形成後の初期状態において超高抵抗状態にあり、フォーミングが行われると初期状態から、低抵抗状態と低抵抗状態より抵抗値の高い高抵抗状態との間で可逆的に変化が可能な第２の抵抗状態になる。フォーミングパルスは、選択されたメモリセル２の抵抗変化素子に対し、フォーミングを行うパルスであり、ロード電流は、フォーミングパルスの供給により、選択されたメモリセル２の抵抗変化素子が超高抵抗状態から高抵抗状態又は低抵抗状態になったことを確認するために、選択されたメモリセル２に読み出し電流として供給する電流である。

制御回路１８は、ロード電流について前述の変更を行い、センスアンプ回路７は、選択されたビット線４に電流量の異なるロード電流を変更後のロード電流として選択的に切り替えて供給するロード電流源である回り込み電流補償用ロード電流供給部８を有している。この回り込み電流補償用ロード電流供給部８は、選択されたビット線４に流れ込む電流量が基準の電流量より多い場合は第１の論理値として‘Ｌ’レベルを出力し、基準の電流量より少ない場合は第２の論理値として‘Ｈ’レベルを出力する。

制御回路１８は、メモリセル２が選択された状態で、選択されたメモリセル２にフォーミングパルスが印加される前に、センスアンプ回路７の出力が‘Ｈ’レベルとなる所定の電流量に回り込み電流補償用ロード電流供給部８のロード電流の電流量を設定した後、回り込み電流補償用ロード電流供給部８に所定の電流量のロード電流を供給させてセンスアンプ回路７の出力が‘Ｌ’レベルとなるまで、所定のメモリセル２に対しフォーミングパルスを印加させる。

センスアンプ回路７は、列選択回路６により選択されたビット線４の電圧と基準の電圧（比較電圧ＲＥＦ）とを比較し、列選択回路６により選択されたビット線４の電圧が基準の電圧より高い場合は‘Ｈ’レベルを出力し、基準の電圧より低い場合は‘Ｌ’レベルを出力する差動アンプ１４を有する。センスアンプ回路７は、選択されたメモリセル２の抵抗変化素子が第２の抵抗状態にあるときに、選択されたメモリセル２に変更後の所定のロード電流を供給すると‘Ｌ’レベルを出力し、選択されたメモリセル２の抵抗変化素子が第１の超高抵抗状態にあるときに、選択されたメモリセル２に変更後の所定のロード電流を供給すると‘Ｈ’レベルを出力する。

回り込み電流補償用ロード電流供給部８は、第１のロード電流と、第１のロード電流より多い第２のロード電流を選択的に切り替えて選択されたビット線４に供給する。センスアンプ回路７は、メモリセルアレイ１の全てのメモリセル２がフォーミングされていない状態において、所定のメモリセル２が選択されたとき、所定のメモリセル２にフォーミングパルスが印加される前で、回り込み電流補償用ロード電流供給部８のロード電流が第１のロード電流及び第２のロード電流の何れの場合も‘Ｈ’レベルを出力する。さらに、センスアンプ回路７は、メモリセルアレイ１の１つの所定のメモリセル２以外の全てのメモリセル２がフォーミングされている状態において、所定のメモリセル２が選択されたとき、所定のメモリセル２にフォーミングパルスが印加される前に、回り込み電流補償用ロード電流供給部８のロード電流が第１のロード電流の場合に‘Ｌ’レベルを出力し、第２のロード電流の場合に‘Ｈ’レベルを出力する。

回り込み電流補償用ロード電流供給部８は、Ｐ型ＭＯＳトランジスタ８ｂを有する。不揮発性記憶装置１００は、さらに、Ｐ型ＭＯＳトランジスタ８ｂのゲート端子に接続され、Ｐ型ＭＯＳトランジスタ８ｂのゲート端子に電圧値の異なる電圧を選択的に切り替えて供給する可変電圧源１６を備える。回り込み電流補償用ロード電流供給部８は、少なくとも第１のロード電流と、第２のロード電流と、第１のロード電流と第２のロード電流との間の第３のロード電流とを選択的に切り替えて供給する。制御回路１８は、第２のロード電流を回り込み電流補償用ロード電流供給部８に供給させる場合は、第３のロード電流を回り込み電流補償用ロード電流供給部８に供給させる場合に比べＰ型ＭＯＳトランジスタ８ｂの出力電流が大きくなり、かつ、第３のロード電流を回り込み電流補償用ロード電流供給部８に供給させる場合は、第１のロード電流を回り込み電流補償用ロード電流供給部８に供給させる場合に比べＰ型ＭＯＳトランジスタ８ｂの出力電流が大きくなるように可変電圧源１６の電圧値を調整する。

以下、本実施の形態に係る不揮発性記憶装置１００について詳細に説明する。この不揮発性記憶装置１００は、メモリセルアレイ（クロスポイントメモリセルアレイ）１と、行選択回路５と、列選択回路６と、センスアンプ回路７と、書き込み回路１５と、可変電圧源１６及び１７と、制御回路１８と、記憶部（メモリ）３０とから構成される。なお、記憶部３０は、不揮発性記憶装置１００とは別チップに設けられてもよいし、制御回路１８内に設けられてもよい。

メモリセルアレイ１では、ワード線３とビット線４との交点のそれぞれに設けられたクロスポイント型のメモリセル２がマトリックス状に配列されている。

なお、図１Ａではメモリセルアレイ１を４×４の配列に簡単化している。また、メモリセル２の各々の配置場所に対応して、Ｍ１１からＭ４４までの行列記号でその位置を表現している。また、以降の説明において、対応する図のメモリセルアレイ１に行列記号の表記が無い場合も、図１Ａの行列記号に対応させて説明している。

行選択回路５は複数のワード線３のうち１本を選択制御し、列選択回路６は複数のビット線４のうち１本を選択制御する。

センスアンプ回路７は、列選択回路６で選択されるビット線に流れる電流量の大小に応じて、論理的な値であるデータ“１”及びデータ“０”のいずれかを判定信号ＳＯとして出力する。センスアンプ回路７では、回り込み電流補償用ロード電流供給部８、リード電流検知用ロード電流供給部９、データ“０”ベリファイ用ロード電流供給部１０、及びデータ“１”ベリファイ用ロード電流供給部１１が並列に接続されている。この４つのロード電流供給部はクランプ用Ｎ型ＭＯＳトランジスタ（ビット線クランプトランジスタ）１２を介して列選択回路６につながっており、また差動アンプ１４の一方の入力端子とつながっている。

回り込み電流補償用ロード電流供給部８は、直列に接続されたＰ型ＭＯＳトランジスタ８ａ及びＰ型ＭＯＳトランジスタ８ｂで構成された電流出力量が可変な電流源であり、クランプ用Ｎ型ＭＯＳトランジスタ１２のドレインに接続されている。Ｐ型ＭＯＳトランジスタ８ａのゲートには、回り込み電流補償用ロード電流供給部８の選択、非選択を指示する選択信号ＮＳが供給されている。一方、Ｐ型ＭＯＳトランジスタ８ｂのゲートには、その電圧値で回り込み電流補償用ロード電流供給部８の電流出力量を調整可能にすべくロード電流制御電圧ＬＡ（Ｍ）（Ｍは自然数）が供給されている。

リード電流検知用ロード電流供給部９は、直列に接続されたＰ型ＭＯＳトランジスタ９ａ及びＰ型ＭＯＳトランジスタ９ｂで構成された電流出力量が可変な電流源であり、クランプ用Ｎ型ＭＯＳトランジスタ１２のドレインに接続されている。Ｐ型ＭＯＳトランジスタ９ａのゲートには、リード電流検知用ロード電流供給部９の選択、非選択を指示する選択信号Ｎ０１が供給されている。一方、Ｐ型ＭＯＳトランジスタ９ｂのゲートには、その電圧値でリード電流検知用ロード電流供給部９の電流出力量を調整可能にすべくロード電流制御電圧ＬＢ（Ｎ）（Ｎは自然数）が供給されている。

データ“０”ベリファイ用ロード電流供給部１０は、直列に接続されたＰ型ＭＯＳトランジスタ１０ａ及びＰ型ＭＯＳトランジスタ１０ｂで構成された電流出力量が可変な電流源であり、クランプ用Ｎ型ＭＯＳトランジスタ１２のドレインに接続されている。Ｐ型ＭＯＳトランジスタ１０ａのゲートには、データ“０”ベリファイ用ロード電流供給部１０の選択、非選択を指示する選択信号Ｎ０が供給されている。一方、Ｐ型ＭＯＳトランジスタ１０ｂのゲートには、その電圧値でデータ“０”ベリファイ用ロード電流供給部１０の電流出力量を調整可能にすべくロード電流制御電圧ＬＢ（Ｎ）が供給されている。

データ“１”ベリファイ用ロード電流供給部１１は、直列に接続されたＰ型ＭＯＳトランジスタ１１ａ及びＰ型ＭＯＳトランジスタ１１ｂで構成された電流出力量が可変な電流源であり、クランプ用Ｎ型ＭＯＳトランジスタ１２のドレインに接続されている。Ｐ型ＭＯＳトランジスタ１１ａのゲートには、データ“１”ベリファイ用ロード電流供給部１１の選択、非選択を指示する選択信号Ｎ１が供給されている。一方、Ｐ型ＭＯＳトランジスタ１１ｂのゲートには、その電圧値でデータ“１”ベリファイ用ロード電流供給部１１の電流出力量を調整可能にすべくロード電流制御電圧ＬＢ（Ｎ）が供給されている。

クランプ電圧制御回路１３は、その出力がクランプ用Ｎ型ＭＯＳトランジスタ１２のゲートに接続されており、読み出し動作において列選択回路６で選択されるビット線の電圧を所定電圧以下に抑える働きをする。

差動アンプ１４は、２つの入力端子を備え、４つのロード電流供給部とクランプ用Ｎ型ＭＯＳトランジスタ１２との接点ＳＥＮを第１の入力とし、所定の電圧に設定された比較電圧ＲＥＦを第２の入力とし、その出力をＳＯとしている。差動アンプ１４の出力ＳＯは、センスアンプ回路７の出力となる。

パルス用電圧源Ｖｗ（Ｍ）は、制御回路１８で指示される所定のパルス電圧を書き込み回路１５に供給する。このパルス用電圧源Ｖｗ（Ｍ）は、不揮発性記憶装置１００の内部に電源回路を設け、それで生成される電圧を用いてパルス電圧を生成しても良いし、または不揮発性記憶装置１００の外部より直接供給される電圧を用いてパルス電圧を生成してもよい。

書き込み回路１５は、列選択回路６と行選択回路５との何れかまたは両方に接続され（図１Ａでは行選択回路５への接続のケースは図示していない）、メモリセル２への情報の書き込み時に書き込みパルスを、メモリセル２のフォーミング時にフォーミングパルスを、列選択回路６と行選択回路５との何れかまたは両方に供給する。書き込み回路１５は、パルス電圧源Ｖｗ（Ｍ）からのパルス電圧Ｖｗ（Ｍ）を調整することで、書き込みパルス（書き込み電圧や書き込み電流）を生成して列選択回路６と行選択回路５との何れかまたは両方に供給する。

書き込み回路１５は、パルス用電圧源Ｖｗ（Ｍ）から供給される電圧がソースに印加され、ドレインがメモリセルアレイ１に接続されたトランジスタ等から構成され、パルス用電圧源Ｖｗ（Ｍ）からの電圧に応じて異なる書き込み電圧をメモリセルアレイ１に供給する。

可変電圧源１６は、制御回路１８で指示される所定のロード電流制御電圧ＬＡ（Ｍ）を出力する。

可変電圧源１７は、制御回路１８で指示される所定のロード電流制御電圧ＬＢ（Ｎ）を出力する。

制御回路１８は、パルス用電圧源Ｖｗ（Ｍ）（書き込み回路１５）、可変電圧源１６及び１７を制御し、出力電圧の選択指示を行う。

記憶部３０には、メモリセルアレイ１のフォーミングにおいてフォーミング対象の各メモリセル２が選択されたときの回り込み電流経路数を示すテーブルが格納されている。制御回路１８は、記憶部３０のテーブルに基づいて最適なフォーミングパルス及びロード電流の少なくともいずれかが供給されるように、フォーミング対象のメモリセル２毎にフォーミングパルス及びロード電流を変更する。具体的には、制御回路１８は、テーブルでフォーミング対象のメモリセル２に対応付けられた回り込み電流経路数に比例したフォーミングパルス及びロード電流をフォーミング対象のメモリセル２に供給する。

このとき、記憶部３０のテーブルの回り込み電流経路数は、メモリセルアレイ１のフォーミングにおいてフォーミング対象のメモリセル２がどのような順番で選択されていくか、つまりフォーミング順に依存して変わる。従って、記憶部３０には、フォーミング順に対応して複数のテーブルが格納されていてもよい。

図１Ｂ及び図１Ｃは可変電圧源１６及び１７の構成の一例を示す回路図である。

図１Ｂに示すように、可変電圧源１６では、６個の固定抵抗素子１９が電源部とグランド部との間で直列接続されている。可変電圧源１６は、各接点ＬＡ（１）、ＬＡ（２）、ＬＡ（３）、ＬＡ（４）、ＬＡ（５）、ＬＡ（６）、ＬＡ（７）の一箇所をロード電流制御電圧選択スイッチ２０で選択し、ロード電流制御電圧ＬＡ（Ｍ）として出力する。

また、図１Ｃに示すように、可変電圧源１７は、６個の固定抵抗素子１９が電源部とグランド部との間で直列接続されている。可変電圧源１７は、各接点ＬＢ（１）、ＬＢ（２）、ＬＢ（３）、ＬＢ（４）、ＬＢ（５）、ＬＢ（６）、ＬＢ（７）の一箇所をロード電流制御電圧選択スイッチ２０で選択し、ロード電流制御電圧ＬＢ（Ｎ）として出力する。

なお、可変電圧源１６及び１７は、固定抵抗素子１９の直列体で構成され、等分割電圧を供給する構成が示されているが、電圧分割に重み付け分割をして供給する構成であってもよい。また固定抵抗素子１９の代わりにトランジスタが用いられてもよい。また、一般的に知られているその他の可変電圧供給手段の構成であっても良いことは言うまでも無い。

図２Ａは、メモリセル２の構成を示す回路図である。

メモリセル２では、抵抗変化素子２ａとダイオード素子２ｂとが直列に接続されている。

図２Ｂはメモリセル２の断面構造の一例を示す断面図である。

メモリセル２は、抵抗変化素子２ａとダイオード素子２ｂとの積層体から構成されている。

ダイオード素子２ｂは、半導体層２３を第１電極２２と第２電極２４で挟んだＭＳＭ構造で形成され、抵抗変化素子２ａはダイオード素子２ｂの第２電極２４を下部電極として共有し、その上に第１の抵抗変化層２５、第２の抵抗変化層２６、及び上部電極としての第３電極２７が形成された構造を有している。抵抗変化素子２ａ及びダイオード素子２ｂは、絶縁層２９で覆われている。

第１電極２２は、第１ビア２１を介してワード線３に接続され、第３電極２７は第２ビア２８を介してビット線４に接続される。

半導体層２３の材料には、窒素不足型シリコン窒化物（ＳｉＮ_ｘ）が用いられる。ここで、窒素不足型シリコン窒化物とは、化学量論的組成のシリコン窒化物であるＳｉ_３Ｎ_４よりも窒素含有率が小さいシリコン窒化物を指し、窒素不足型シリコン窒化物は半導体的な特性を示す。

第１電極２２及び第２電極２４の材料には、ＴａＮ（窒化タンタル）、ＴｉＮ（窒化チタン）またはＷ（タングステン）を用いることができるが、ここでは膜厚５０ｎｍのＴａＮを用いている。

第３電極２７の材料には、Ｐｔ（白金）、Ｉｒ（イリジウム）及びＰｄ（パラジウム）などの貴金属もしくはこれらの合金を用いることができるが、ここでは膜厚５０ｎｍのＩｒを用いている。

抵抗変化素子２ａは、第２電極２４と、第３電極２７と、第２電極２４と第３電極２７との間に配置される第１の抵抗変化層２５、第２の抵抗変化層２６にて構成される。第１の抵抗変化層２５及び第２の抵抗変化層２６は、抵抗変化層と総称される。

抵抗変化層は、第２電極２４と第３電極２７との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する層である。例えば、第２電極２４と第３電極２７との間に与えられる電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する層である。抵抗変化層は、第２電極２４に接続する第１の抵抗変化層２５と、第３電極２７に接続する第２の抵抗変化層２６の少なくとも２層を積層して構成される。

第１の抵抗変化層２５は、酸素不足型の第１の金属酸化物で構成され、第２の抵抗変化層２６は、第１の金属酸化物よりも酸素不足度が小さい第２の金属酸化物で構成されている。抵抗変化素子２ａの第２の抵抗変化層２６中には、電気パルスの印加に応じて酸素不足度が可逆的に変化する微小な局所領域が形成されている。局所領域は、酸素欠陥サイトから構成されるフィラメントを含むと考えられる。

「酸素不足度」とは、金属酸化物において、その化学量論的組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定でありかつより高い抵抗値を有している。

例えば、金属がタンタル（Ｔａ）の場合、上述の定義による化学量論的組成の酸化物はＴａ_２Ｏ_５であるので、ＴａＯ_２．５と表現できる。ＴａＯ_２．５の酸素不足度は０％であり、ＴａＯ_１．５の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。

酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。

「酸素含有率」とは、総原子数に占める酸素原子の比率である。例えば、Ｔａ_２Ｏ_５の酸素含有率は、総原子数に占める酸素原子の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。例えば、第１の金属酸化物層を構成する金属と、第２の金属酸化物層を構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第２の金属酸化物の酸素含有率が第１の金属酸化物の酸素含有率よりも大きいとき、第２の金属酸化物の酸素不足度は第１の金属酸化物の酸素不足度より小さい。

抵抗変化層を構成する金属にタンタルを用いる場合、第１の金属酸化物の組成をＴａＯ_ｘとした場合にｘが０．８以上１．９以下であり、かつ、第２の金属酸化物の組成をＴａＯ_ｙとした場合にｙが２．１以上である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物の膜厚は１ｎｍ以上８ｎｍ以下としてもよい。

抵抗変化層を構成する金属は、タンタル以外の金属を用いてもよい。抵抗変化層を構成する金属としては、遷移金属、またはアルミニウム（Ａｌ）を用いることができる。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。

例えば、ハフニウム酸化物を用いる場合、第１の金属酸化物の組成をＨｆＯ_ｘとした場合にｘが０．９以上１．６以下であり、かつ、第２の金属酸化物の組成をＨｆＯ_ｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物の膜厚は、３〜４ｎｍとしてもよい。

また、ジルコニウム酸化物を用いる場合、第１の金属酸化物の組成をＺｒＯ_ｘとした場合にｘが０．９以上１．４以下であり、かつ、第２の金属酸化物の組成をＺｒＯ_ｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物の膜厚は、１〜５ｎｍとしてもよい。

第１の抵抗変化層２５となる第１の金属酸化物を構成する第１の金属と、第２の抵抗変化層２６となる第２の金属酸化物を構成する第２の金属とは、異なる金属を用いてもよい。この場合、第２の金属酸化物は、第１の金属酸化物よりも酸素不足度が小さい、つまり抵抗が高くてもよい。このような構成とすることにより、抵抗変化時に第２電極２４と第３電極２７との間に印加された電圧は、第２の金属酸化物に、より多くの電圧が分配され、第２の金属酸化物中で発生する酸化還元反応をより起こしやすくすることができる。

また、第１の金属酸化物を構成する第１の金属と、第２の金属酸化物を構成する第２の金属とを、互いに異なる材料を用いる場合、第２の金属の標準電極電位は、第１の金属の標準電極電位より低くてもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。これにより、標準電極電位が相対的に低い第２の金属酸化物において、酸化還元反応が起こりやすくなる。なお、抵抗変化現象は、抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こってフィラメント（導電パス）が変化することにより、その抵抗値（酸素不足度）が変化すると考えられる。

例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯ_ｘ）を用い、第２の金属酸化物にチタン酸化物（ＴｉＯ_２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。このように、第２の金属酸化物に第１の金属酸化物より標準電極電位が低い金属の酸化物を用いることにより、第２の金属酸化物中でより酸化還元反応が発生しやすくなる。その他の組み合わせとして、高抵抗層となる第２の金属酸化物にアルミニウム酸化物（Ａｌ_２Ｏ_３）を用いることができる。例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯ_ｘ）を用い、第２の金属酸化物にアルミニウム酸化物（Ａｌ_２Ｏ_３）を用いてもよい。

積層構造の抵抗変化層における抵抗変化現象は、いずれも抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こって、局所領域中のフィラメント（導電パス）が変化することにより、その抵抗値が変化すると考えられる。

つまり、第２の金属酸化物に接続する第３電極２７に、第２電極２４を基準にして正の電圧を印加したとき、抵抗変化層中の酸素イオンが第２の金属酸化物側に引き寄せられる。これによって、第２の金属酸化物中に形成された微小な局所領域中で酸化反応が発生し、酸素不足度が減少する。その結果、局所領域中のフィラメントが繋がりにくくなり、抵抗値が増大すると考えられる。

逆に、第２の金属酸化物に接続する第３電極２７に、第２電極２４を基準にして負の電圧を印加したとき、第２の金属酸化物中の酸素イオンが第１の金属酸化物側に押しやられる。これによって、第２の金属酸化物中に形成された微小な局所領域中で還元反応が発生し、酸素不足度が増加する。その結果、局所領域中のフィラメントが繋がりやすくなり、抵抗値が減少すると考えられる。

酸素不足度がより小さい第２の金属酸化物に接続されている第３電極２７は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など、第２の金属酸化物を構成する金属及び第２電極２４を構成する材料と比べて標準電極電位が、より高い材料で構成する。また、酸素不足度がより高い第１の金属酸化物に接続されている第２電極２４は、例えば、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）など、第１の金属酸化物を構成する金属と比べて標準電極電位が、より低い材料で構成してもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。

すなわち、第３電極２７の標準電極電位Ｖ２、第２の金属酸化物を構成する金属の標準電極電位Ｖｒ２、第１の金属酸化物を構成する金属の標準電極電位Ｖｒ１、第２電極２４の標準電極電位Ｖ１との間には、Ｖｒ２＜Ｖ２、かつＶ１＜Ｖ２なる関係を満足してもよい。さらには、Ｖ２＞Ｖｒ２で、Ｖｒ１≧Ｖ１の関係を満足してもよい。

上記の構成とすることにより、第２電極と第２の金属酸化物の界面近傍の第２の金属酸化物中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。

なお、メモリセル２の構成は、図２Ｂの構成に限定されるものではなく、図２Ａの等価回路を実現できる構成であれば他の構成でもよい。

図２Ｃは、メモリセル２の抵抗変化のＶＩカーブを示す図である。

図２Ｃでは、ビット線４を基準にしてワード線３が高電圧となる電圧方向が負電圧側で、ワード線３を基準にしてビット線４が高電圧となる電圧方向が正電圧側に対応している。そして、メモリセル２は、Ｃ点からＡ点の間の負電圧領域で高抵抗状態から低抵抗状態に遷移し、反対にＤ点からＢ点を超える正電圧領域で低抵抗状態から高抵抗状態に遷移する双方向の抵抗変化動作をする。言い換えると、低抵抗化（ＬＲ化）の負電圧印加で高抵抗状態から低抵抗状態に遷移し、高抵抗化（ＨＲ化）の正電圧印加で低抵抗状態から高抵抗状態に遷移する。なお、Ｃ点とＤ点の間で見える、電流がほぼ流れないオフ領域がダイオード素子２ｂの非線形特性によるものである。

［抵抗変化素子のフォーミング特性］
ところで、図２Ｃに示す可逆的な抵抗変化動作は、メモリセル２を形成後フォーミングとよぶ操作を行う事で開始できる。例えば特許文献２に記載されているフォーミング操作の一例を説明する。

図３Ａは、測定に用いられた評価用素子の構成を示す回路図である。

図３Ａの評価用素子では、図２Ｂと同じ構造の抵抗変化素子２ａと１．５ｋΩの固定抵抗素子とが直列に接続されている。

図３Ｂは、図３Ａの３つの評価用素子に対しフォーミングパルスを印加したときの、抵抗値の推移を３評価用素子分示す図である。図３Ｂでは、例えばフォーミング用の正電圧パルス（パルス幅＝１μｓ）を印加してフォーミングを試みたときの、抵抗変化素子２ａの抵抗値とフォーミングパルスの累積パルス印加時間との関係をプロットしている。

図３Ｂに示されるように、評価用素子によって累積パルス印加時間は異なるが、評価用素子は数十ＭΩの超高抵抗状態（第１の抵抗状態）から数十ｋΩ台の高抵抗状態（第２の抵抗状態）に突然低下している。この低下した抵抗状態がフォーミングのなされた状態に対応する。この評価結果からもわかるように、抵抗変化素子によってフォーミングが完了するパルス印加回数が異なる。しかし、その抵抗値が初期状態に比べ大きく低下した状態を捉えそこでフォーミングを終了すれば、無駄が無く、良好なフォーミングを行うことができる。

［クロスポイント型不揮発性記憶装置のフォーミングに関係する基本的な説明］
以下、本発明の詳細を説明する前に、本発明の基本となる新たな知見について説明する。

これはクロスポイント型不揮発性記憶装置の回り込み電流に関するものである。以下では、図４Ａ乃至図８を参照しながら当該知見について説明するが、これは後述の本発明の構成を理解するための一助とするものである。したがって、本発明はこれらの図面及びその説明に限定されない。

図４Ａは、図１Ａに示すメモリセルアレイ１の構成を詳細に示す図である。

図４Ａにおいて、ワード線３のそれぞれは、選択線の説明を分かり易くするためＷＬ１〜ＷＬ４と記している。同様に、ビット線４のそれぞれは、ＢＬ１〜ＢＬ４と記している。また、ＷＬ３及びＢＬ３が選択線つまり選択ワード線及び選択ビット線であることを示すため、ＷＬ３及びＢＬ３を太線で図示している。ＷＬ３及びＢＬ３の選択の具体的動作は、ＷＬ３とＢＬ３の両者の間に所定電圧差を印加してＷＬ３及びＢＬ３が交差するメモリセル２に電流を流し、それ以外のワード線３及びビット線４はフローティング状態とするものである。また、メモリセル２について、白丸はフォーミング前の状態のメモリセル、黒丸はフォーミング後の状態のメモリセル、斜線付き丸は選択された状態のメモリセル（図４ＡではＭ３３）を示すものとする。これは、以降の説明でも同様である。

図４Ｂは、図４Ａのメモリセルアレイ１を等価回路図に展開したものである。

図４Ｂにおいて、ビット線４（ＢＬ３）とワード線３（ＷＬ３）との間に選択されたメモリセル２（Ｍ３３）が接続されている。またそれと並列に、例えばビット線４（ＢＬ３）に一端が接続されるメモリセル２（Ｍ１３）は、他端がワード線３（ＷＬ１）に繋がり、さらにメモリセル２（Ｍ１１）を介してビット線４（ＢＬ１）に繋がり、メモリセル２（Ｍ３１）を介してワード線３（ＷＬ３）に繋がる。従って、メモリセル２（Ｍ１３）−メモリセル２（Ｍ１１）−メモリセル２（Ｍ３１）のように、ビット線４（ＢＬ３）及びワード線３（ＷＬ３）が３段直列な関係の非選択のメモリセル２を介して接続された電流経路、即ち回り込み電流経路が形成されている。また、同様に、メモリセル２（Ｍ１３）−メモリセル２（Ｍ１２）−メモリセル２（Ｍ３２）、メモリセル２（Ｍ１３）−メモリセル２（Ｍ１４）−メモリセル２（Ｍ３４）、メモリセル２（Ｍ２３）−メモリセル２（Ｍ２１）−メモリセル２（Ｍ３１）、メモリセル２（Ｍ２３）−メモリセル２（Ｍ２２）−メモリセル２（Ｍ３２）、メモリセル２（Ｍ２３）−メモリセル２（Ｍ２４）−メモリセル２（Ｍ３４）、メモリセル２（Ｍ４３）−メモリセル２（Ｍ４１）−メモリセル２（Ｍ３１）、メモリセル２（Ｍ４３）−メモリセル２（Ｍ４２）−メモリセル２（Ｍ３２）、メモリセル２（Ｍ４３）−メモリセル２（Ｍ４４）−メモリセル２（Ｍ３４）の回り込み電流経路も形成されている。

図４Ｃは、選択された状態のメモリセル２（Ｍ３３）以外のメモリセル２の抵抗が同じ状態の時の図４Ｂで示す等価回路を縮退した等価回路を示すものである。

選択された状態のメモリセル２（Ｍ３３）以外のメモリセル２の抵抗状態が同一である。従って、３段直列な関係の非選択のメモリセル２を介した回り込み電流経路は、図４Ｃに示されるように、上段部にメモリセル２が３個並列に接続され、中段部にメモリセル２が９個並列に（上段部個数と下段部個数の積）に接続され、下段部にメモリセル２が３個並列に接続された関係に単純化できる。

次にメモリセルアレイ１の等価回路図を用いて、いくつかのケース（選択されたメモリセル２以外のメモリセル２の抵抗状態が異なるケース）についてフォーミングにおける回り込み電流量を説明する。

図５Ａは、図４Ａで示したのと同様に、メモリセル２（Ｍ３３）を選択し、フォーミングする場合を示している。但し、図５Ａは、選択されたビット線４（ＢＬ３）に繋がるメモリセル２（Ｍ１３）及びメモリセル２（Ｍ２３）と、選択されたワード線３（ＷＬ３）に繋がるメモリセル２（Ｍ３１）及びメモリセル２（Ｍ３２）とは、黒丸で示すように、既にフォーミングされた状態を仮定している。一方、黒丸で示した以外の白丸のメモリセル２はフォーミングされていない状態を仮定している。

図５Ｂは、図５Ａの等価回路図を示すものである。なお、図５Ｂの接続関係は既に図４Ｂで説明しているので省略する。

図５Ｂの等価回路図によると、３段直列な関係の非選択のメモリセル２を介した回り込み電流経路では、中段部に何れもフォーミング前の状態のメモリセル２が接続されている。フォーミング前のメモリセル２は超高抵抗状態にあり、従って回り込み電流はこの中段部で遮断され、図５Ａの状態では回り込み電流は発生しない。このような状態を、回り込み電流経路数が０と定義する。

図５Ｃは、図４Ａで示したのと同様に、メモリセル２（Ｍ３３）を選択し、フォーミングする場合を示している。但し、図５Ｃは、図５Ａの状態に対し、メモリセル２（Ｍ１１）がフォーミングされた状態を仮定している。

図５Ｄは、図５Ｃの等価回路図を示すものである。

図５Ｄの等価回路図によると、３段直列な関係の非選択のメモリセル２を介した回り込み電流経路では、メモリセル２（Ｍ１３）−メモリセル２（Ｍ１１）−メモリセル２（Ｍ３１）の１経路が何れもフォーミングされたメモリセル２で繋がっている。一方、それ以外の他の回り込み電流経路では、上段部、中段部または下段部にフォーミング前の超高抵抗状態のメモリセル２があるため、回り込み電流は遮断される。このような状態を、回り込み電流経路数が１と定義する。

図５Ｅは、図４Ａで示したのと同様に、メモリセル２（Ｍ３３）を選択し、フォーミングする場合を示している。但し、図５Ｅは、図５Ｃの状態に対し、メモリセル２（Ｍ１１）の代わりにメモリセル２（Ｍ１４）がフォーミングされた状態を仮定している。

図５Ｆは、図５Ｅの等価回路図を示すものである。

図５Ｆの等価回路図によると、３段直列な関係の非選択のメモリセル２を介した回り込み電流経路では、上段部、中段部または下段部にフォーミング前の超高抵抗状態のメモリセル２があるため、回り込み電流は遮断される。従って、回り込み電流経路数が０となる。即ち図５Ｆの場合と図５Ｃの場合とで、フォーミング後のメモリセル２の数は同じだが、フォーミング後のメモリセル２の配置場所が異なることに依って回り込み電流経路数が変わることがわかる。

図５Ｇは、図４Ａで示したのと同様に、メモリセル２（Ｍ３３）を選択し、フォーミングする場合を示している。但し、図５Ｇは、図５Ｃでの状態に対し、さらにメモリセル２（Ｍ１２）がフォーミングされた状態を仮定している。

図５Ｈは、図５Ｇの等価回路図を示すものである。

図５Ｈの等価回路図によると、３段直列な関係の非選択のメモリセル２を介した回り込み電流経路では、メモリセル２（Ｍ１３）−メモリセル２（Ｍ１１）−メモリセル２（Ｍ３１）、メモリセル２（Ｍ１３）−メモリセル２（Ｍ１２）−メモリセル２（Ｍ３２）の２経路が何れもフォーミングされたメモリセル２で繋がっている。一方、それ以外の他の回り込み電流経路では、上段部、中段部または下段部にフォーミング前の超高抵抗状態のメモリセル２があるため、回り込み電流は遮断される。このような状態を、回り込み電流経路数が２と定義する。

図５Ｉは、図４Ａで示したのと同様に、メモリセル２（Ｍ３３）を選択し、フォーミングする場合を示している。但し、図５Ｉは、図５Ｇでの状態に対し、さらにメモリセル２（Ｍ２１）がフォーミングされた状態を仮定している。

図５Ｊは、図５Ｉの等価回路図を示すものである。

図５Ｊの等価回路図によると、３段直列な関係の非選択のメモリセル２を介した回り込み電流経路では、メモリセル２（Ｍ１３）−メモリセル２（Ｍ１１）−メモリセル２（Ｍ３１）、メモリセル２（Ｍ１３）−メモリセル２（Ｍ１２）−メモリセル２（Ｍ３２）、メモリセル２（Ｍ２３）−メモリセル２（Ｍ２１）−メモリセル２（Ｍ３１）の３経路が何れもフォーミングされたメモリセル２で繋がっている。一方、それ以外の他の回り込み電流経路では、上段部、中段部または下段部にフォーミング前の超高抵抗状態のメモリセル２があるため、回り込み電流は遮断される。このような状態を、回り込み電流経路数が３と定義する。

図５Ｋは、図４Ａで示したのと同様に、メモリセル２（Ｍ３３）を選択し、フォーミングする場合を示している。但し、図５Ｋは、図５Ｉでの状態に対し、さらにメモリセル２（Ｍ２２）がフォーミングされた状態を仮定している。

図５Ｌは、図５Ｋの等価回路図を示すものである。

図５Ｌの等価回路図によると、３段直列な関係の非選択のメモリセル２を介した回り込み電流経路では、メモリセル２（Ｍ１３）−メモリセル２（Ｍ１１）−メモリセル２（Ｍ３１）、メモリセル２（Ｍ１３）−メモリセル２（Ｍ１２）−メモリセル２（Ｍ３２）、メモリセル２（Ｍ２３）−メモリセル２（Ｍ２１）−メモリセル２（Ｍ３１）、メモリセル２（Ｍ２３）−メモリセル２（Ｍ２２）−メモリセル２（Ｍ３２）の４経路が何れもフォーミングされたメモリセル２で繋がっている。一方、それ以外の他の回り込み電流経路では、上段部、中段部または下段部にフォーミング前の超高抵抗状態のメモリセル２があるため、回り込み電流は遮断される。このような状態を、回り込み電流経路数が４と定義する。

以上の説明で分かるように回り込み電流経路数は、選択ビット線に接続されたフォーミング済みのメモリセル２（Ｍ１３、Ｍ２３）が接続された非選択ワード線と、選択ワード線に接続されたフォーミング済みのメモリセル２（Ｍ３１、Ｍ３２）が接続された非選択ビット線との交点に位置するメモリセル２（図５Ａ、図５Ｃ、図５Ｅ、図５Ｇ、図５Ｉ及び図５Ｋにおいて破線で囲うメモリセル２（Ｍ１１、Ｍ１２、Ｍ２１、Ｍ２２））の内、フォーミング済みのメモリセル２の個数に相当（一致）している。

次に回り込み電流経路数を一般化して説明する。

図６は４行４列のメモリセルアレイ１を、Ｍ行Ｎ列のメモリセルアレイ１０１に拡張し一般化したものである。メモリセルアレイ１０１の個別の構成要素はメモリセルアレイ１と同一なのでその詳細説明は省略する。

なお、図６では、ワード線は選択ワード線１０３のみを、ビット線は選択ビット線１０４のみを表示し、非選択ワード線及び非選択ビット線の表示は省略している。また選択ワード線１０３または選択ビット線１０４以外に接続されるメモリセルは、フォーミング済みのメモリセルのみを示し、それ以外は省略している。

また、図６では、選択ワード線１０３と選択ビット線１０４との交点の選択メモリセル１０２ａをフォーミングする場合を示している。選択ワード線１０３にはフォーミング済みのメモリセルがｎビット、選択ビット線１０４にはフォーミング済みのメモリセルがｍビット存在しているとしている。そして、そのフォーミング済みのメモリセルの各々に接続される非選択ビット線（図示なし）及び非選択ワード線（図示なし）の交差する領域を交差領域１０５とし、この交差領域１０５にＡビットのフォーミング済みメモリセル領域１０６ａが含まれるとしている。

また、図６では、交差領域１０５内のフォーミング済みメモリセル領域１０６ａをｍ０行ｎ０列のまとまった単位で表現しているが、これは後ほどの説明を簡単にするためのもので、交差領域１０５内のフォーミング済みメモリセル領域１０６ａは分散されたメモリセルの行及び列から構成されるものであってもよい。また、交差領域１０５に属さない領域にＢビットのフォーミング済みメモリセル領域１０６ｂが存在してもよい。

図７は、図６に示すＭ行Ｎ列のメモリセルアレイ１０１の縮退した等価回路図を示すものである。

図７では、選択ビット線１０４と選択ワード線１０３とに両端が接続された選択メモリセル１０２ａと並列に、回り込み電流経路としてＡビット（＝ｍ０ビット×ｎ０ビット）からなるフォーミング済みメモリセル領域１０６ａを中間段とする３段直列の回り込み電流経路が形成されている。この３段直列の回り込み電流経路で、上段は選択ビット線１０４に接続されたフォーミング済みのｍビットのメモリセルの内、交差領域１０５のメモリセルを介して選択ワード線１０３に接続されたフォーミング済みのｍ０ビットのメモリセルから構成される。そして、下段は選択ワード線１０３に接続されたフォーミング済みのｎビットのメモリセルの内、交差領域１０５のメモリセルを介して選択ビット線１０４に接続されたフォーミング済みのｎ０ビットのメモリセルから構成される。

図６のような一般化した場合の回り込み電流経路数も、図５Ａ〜図５Ｌの説明から類推でき、交差領域１０５に属するフォーミング済みメモリセルの数であるＡに相当する。一方、交差領域１０５以外のフォーミング済みメモリセルを介した回り込み電流経路は、メモリセルアレイ１０１の等価回路図で示される３段直列の非選択のメモリセルの回り込み電流経路の上段部または下段部の何れかで遮断された状態に対応するため回り込み電流経路数に寄与しない。

図８は、回り込み電流経路数と回り込み電流値の関係を示している。

回り込み電流経路数は回り込み電流経路の並列個数に相当するため、回り込み電流経路数と回り込み電流値は概ね線形関係にある。また回り込み電流経路数は、フォーミング対象の最後のメモリセル１ビットを残し、その他の全てのメモリセルがフォーミング済みの状態であるときに最大値となる。即ちＭ行Ｎ列のメモリセルアレイにおいて、フォーミング済みメモリセル領域１０６ａが（Ｍ−１）×（Ｎ−１）のメモリセルから構成されるときに最大となる。この時の回り込み電流値をＩＳｍａｘとすると、それ以外の時の回り込み電流値は、回り込み電流値＝ＩＳｍａｘ×｛回り込み電流経路数／（Ｍ−１）×（Ｎ−１）｝として、回り込み電流経路数より比例配分で算出することが出来る。回り込み電流経路数は、その時点までにどのメモリセルをフォーミングしたかの情報を基に求めることができる。

なお、この回り込み電流値は、選択ビット線１０４と選択ワード線１０３との間の印加電圧に依存する。即ち選択メモリセル１０２ａを読み出し動作する場合と、フォーミング動作する場合とでは、同じ回り込み電流経路数の状態であっても回り込み電流値は異なるので、各々の動作に対応した回り込み電流値を算出することは言うまでもない。

図９Ａは、本発明をフォーミング時のメモリセルのフォーミング状態を判定するフォーミング動作（読み出し動作）に適用した場合の概念を説明するものである。

選択メモリセル１０２ａの情報を読み出す場合、センスアンプ回路７のリード電流検知用ロード電流供給部９に対応するロード電流源２０８ａで選択メモリセル１０２ａのフォーミング判定に必要なロード電流ＩＭｒをメモリセルアレイ１０１に供給する。さらにセンスアンプ回路７の回り込み電流補償用ロード電流供給部８に対応するロード電流源２０８ｂで非選択メモリセル群１０２ｂに流れる回り込み電流ＩＳｒに相当する電流をメモリセルアレイ１０１に並列に供給する。これらのロード電流ＩＭｒ及び回り込み電流ＩＳｒによりフォーミング対象のメモリセルに供給される最終的なフォーミング判定のロード電流が構成される。このとき、ロード電流ＩＭｒは、回り込み電流が無い状態において、フォーミング済みの選択メモリセル１０２ａをセンスアンプ回路７でフォーミング判定できる電流であり、選択メモリセル１０２ａのアドレスに依らず一定値である。一方、回り込み電流ＩＳｒは、フォーミング済みの非選択メモリセル群１０２ｂが含む回り込み電流経路数ｍ０×ｎ０に依存し、読み出し動作を阻害するノイズ的成分として働く。

しかし、回り込み電流経路数は、図５Ａ乃至図５Ｌで説明したように、フォーミングを行う選択メモリセル１０２ａのアドレス経路（フォーミング対象のメモリセルを選択する順番）を元に、フォーミング対象の選択メモリセル１０２ａのアドレス毎に予め算出しておくことができる。従って、図８で示したように回り込み電流経路数と回り込み電流の関係より、その都度（選択メモリセル１０２ａ毎）の回り込み電流経路数に相当する回り込み電流ＩＳｒに対応する電流をロード電流源２０８ｂで補償電流として流すことにより、回り込み電流の影響を排除できる。その結果、フォーミング対象の選択メモリセル１０２ａのフォーミング判定を安定に行うことができる。

なお、図９Ａでは、ロード電流源２０８ａとロード電流源２０８ｂとは２つの分離した２つのロード回路として説明したが、一つのロード回路で構成し、図９Ａで示した趣旨に従って１つのロード回路のロード電流（駆動電流）を調整してメモリセルアレイ１０１に供給してもよい。

図９Ｂは本発明を、フォーミング時の印加パルス（フォーミングパルス）に適用した場合の概念を説明するものである。

選択メモリセル１０２ａをフォーミングする場合、書き込み回路１５内の書き込み回路２１５ａにより選択メモリセル１０２ａのフォーミングに必要なフォーミング電流ＩＭｗをメモリセルアレイ１０１に供給する。さらに書き込み回路２１５ｂで非選択メモリセル群１０２ｂに流れる回り込み電流ＩＳｗに相当する電流をメモリセルアレイ１０１に並列に供給する。これらのフォーミング電流ＩＭｗ及び回り込み電流ＩＳｗによりフォーミング対象のメモリセルに供給される最終的なフォーミング電流が構成される。このとき、フォーミング電流ＩＭｗは、回り込み電流が無い状態において選択メモリセル１０２ａをフォーミングできる電流であり、選択メモリセル１０２ａのアドレスに依らず一定値である。一方、回り込み電流ＩＳｗは、フォーミング済みの非選択メモリセル群１０２ｂが含む回り込み電流経路数ｍ０×ｎ０に依存し、フォーミング対象の選択メモリセル１０２ａに流すフォーミング電流を低下させフォーミング動作を阻害する。

しかし、回り込み電流経路数は、図５Ａ乃至図５Ｌで説明したように、フォーミングを行う選択メモリセル１０２ａのアドレス経路を元に、フォーミング対象の選択メモリセル１０２ａのアドレス毎に予め算出しておくことができる。従って、図８で示したように回り込み電流経路数と回り込み電流との関係より、その都度（選択メモリセル１０２ａ毎）の回り込み電流経路数に相当する回り込み電流ＩＳｗに対応する電流を書き込み回路２１５ｂで補償電流として流すことで、回り込み電流の影響を排除できる。その結果、選択メモリセル１０２ａの安定なフォーミングを実現できる。

なお、書き込み回路２１５ａと書き込み回路２１５ｂは２つの分離した２つの書き込み回路として説明したが、一つの書き込み回路で構成し、図９Ｂで示した趣旨に従って１つの書き込み回路のフォーミング電流を調整してメモリセルアレイ１０１に供給してもよい。

以上の説明を基に、本発明の不揮発性記憶装置１００のフォーミング方法を説明する。

［不揮発性記憶装置のフォーミング判定方法］
まず、不揮発性記憶装置１００のフォーミングにおいて、フォーミング判定のロード電流を回り込み電流経路数に応じて設定する例（図９Ａの例）を説明する。

図１０Ａ及び図１０Ｂは、製造後のフォーミングを行う前のメモリセルアレイ１に配列される１６ビットのメモリセル２について、フォーミングのアドレス順番（フォーミング順）と、それに対応する各々の時の回り込み電流経路数を示している。図１０Ａ及び図１０Ｂにおいて、矢印がフォーミングの行われるメモリセル２が変更される流れを示している。また、回り込み電流経路数を符号Ｐと表記している。

なお、図１０Ａ及び図１０Ｂでは、選択ワード線を切り替えることなくワード線方向（右方向）に選択ビット線を順次切り替えながらメモリセル２をスキャンし、最大アドレスに到達したら、ビット線方向（下方向）の隣に選択ワード線を切り替えて、再びワード線方向に選択ビット線を順次切り替えるワード線スキャン方式を示しているが、これは一例であって、これに限定されるものではない。

まず、ステップＳ１では、ワード線３（ＷＬ１）とビット線４（ＢＬ１）に所定の電圧を印加し、メモリセル２（Ｍ１１）をフォーミングする。この時の回り込み電流経路数Ｐは０である。

次に、ステップＳ２では、ワード線３（ＷＬ１）とビット線４（ＢＬ２）に所定の電圧を印加し、メモリセル２（Ｍ１２）をフォーミングする。この時メモリセル２（Ｍ１１）はフォーミング済みであるが回り込み電流経路数Ｐは０のままである。

次に、ステップＳ３〜Ｓ５のメモリセル２（Ｍ１３、Ｍ１４及びＭ２１）のフォーミングでは、ステップＳ１〜Ｓ２のフォーミングと同様のフォーミングが行われるため、その詳細な説明は省略するが、回り込み電流経路数Ｐは０のままである。

次に、ステップＳ６のメモリセル２（Ｍ２２）のフォーミングにおいて、破線で示すフォーミング済みメモリセル領域（図１０ＡのＡ）が回り込み電流経路となり、回り込み電流経路数Ｐが１となる。

次に、ステップＳ７のメモリセル２（Ｍ２３）のフォーミングにおいて、フォーミング済みメモリセル領域（図１０ＡのＢ）が回り込み電流経路となり、回り込み電流経路数Ｐが２となる。

次に、ステップＳ８のメモリセル２（Ｍ２４）のフォーミングにおいて、フォーミング済みメモリセル領域（図１０ＡのＣ）が回り込み電流経路となり、回り込み電流経路数Ｐが３に増加する。

次に、図１０Ｂにおいて、ステップＳ９では、選択ワード線がワード線３（ＷＬ２）からワード線３（ＷＬ３）に切り替わり、メモリセル２（Ｍ３１）のフォーミングに移る。メモリセル２（Ｍ３１）のフォーミングでは、回り込み電流経路を形成するフォーミング済みメモリセル領域は存在しなくなり、回り込み電流経路数Ｐは０となる。

次に、ステップＳ１０のメモリセル２（Ｍ３２）のフォーミングにおいて、フォーミング済みメモリセル領域（図１０ＢのＤ）が回り込み電流経路となり、回り込み電流経路数Ｐが２となる。

次に、ステップＳ１１のメモリセル２（Ｍ３３）のフォーミングにおいて、フォーミング済みメモリセル領域（図１０ＢのＥ）が回り込み電流経路となり、回り込み電流経路数Ｐが４となる。

次に、ステップＳ１２のメモリセル２（Ｍ３４）のフォーミングにおいて、フォーミング済みメモリセル領域（図１０ＢのＦ）が回り込み電流経路となり、回り込み電流経路数Ｐが６に増加する。

次に、ステップＳ１３では、選択ワード線が再びワード線３（ＷＬ３）からワード線３（ＷＬ４）に切り替わり、メモリセル２（Ｍ４１）のフォーミングに移る。メモリセル２（Ｍ４１）のフォーミングでは、回り込み電流経路を形成するフォーミング済みメモリセル領域は存在しなくなり、回り込み電流経路数Ｐは０となる。

次に、ステップＳ１４のメモリセル２（Ｍ４２）のフォーミングにおいて、フォーミング済みメモリセル領域（図１０ＢのＧ）が回り込み電流経路となり、回り込み電流経路数Ｐが３となる。

次に、ステップＳ１５のメモリセル２（Ｍ４３）のフォーミングにおいて、フォーミング済みメモリセル領域（図１０ＢのＨ）が回り込み電流経路となり、回り込み電流経路数Ｐが６となる。

最後に、ステップＳ１６のメモリセル２（Ｍ４４）のフォーミングにおいて、フォーミング済みメモリセル領域（図１０ＢのＩ）が回り込み電流経路となり、回り込み電流経路数Ｐが９の最大値になる。

図１１は、図１０Ａ及び図１０Ｂで説明の回り込み電流経路数Ｐの推移を示すグラフである。

フォーミング済みのメモリセル２の数はフォーミングの進行とともに単調増加するが、図１１に示されるように、回り込み電流経路数は単調増加とはならず増減を繰り返す。回り込み電流経路数は、フォーミングされるメモリセル２の場所に応じて、０、１、２、３、４、６、９の離散的な値をとる。

図１２は、回り込み電流補償用ロード電流供給部８のＰ型ＭＯＳトランジスタ８ｂのゲート端子へ設定するロード電流制御電圧ＬＡ（Ｍ）と回り込み電流経路数との関係を示している。

図１２に示されるように、離散的な回り込み電流経路数０、１、２、３、４、６、９に対応してＬＡ（１）からＬＡ（７）を、可変電圧源１６の出力であるロード電流制御電圧ＬＡ（Ｍ）に対応させている。これにより、メモリセル２をフォーミングするときの回り込み電流経路数に応じて、そのときに回り込み電流補償用ロード電流供給部８がフォーミング判定のために供給するロード電流を変化させることができる。

図１３は、Ｐ型ＭＯＳトランジスタ８ｂに流れるロード電流と、そのゲート端子に印加するロード電流制御電圧ＬＡ（Ｍ）との関係を示す電圧−電流特性（Ｖ−Ｉ特性）である。図１３では、回り込み電流経路数が１つのときに回り込み電流補償用ロード電流供給部８によりフォーミング判定のために供給する回り込み電流をＩＳｒ１として、その整数倍の電流値とそれに対応するゲート電圧値を示している。

図１３のＶ−Ｉ特性において、回り込み電流経路数が０の場合には回り込み電流が流れないため、ゲート電圧値ＬＡ（１）をロード電流０に対応させている。しかし、回り込み電流経路数に比例して回り込み電流は増加するため、回り込み電流経路数が１のときのゲート電圧値ＬＡ（２）をロード電流１×Ｉｓ、回り込み電流経路数が２のときのゲート電圧値ＬＡ（３）にロード電流２×Ｉｓ、回り込み電流経路数が３のときのゲート電圧値ＬＡ（４）にロード電流３×Ｉｓ、回り込み電流経路数が４のときのゲート電圧値ＬＡ（５）にロード電流４×Ｉｓ、回り込み電流経路数が６のときのゲート電圧値ＬＡ（６）にロード電流６×Ｉｓ、回り込み電流経路数が９のときのゲート電圧値ＬＡ（７）にロード電流９×Ｉｓを各々対応させている。

ここで、フォーミング判定のロード電流を回り込み電流経路数に応じて設定する構成は、可変電圧源１６を、図１Ｂの各電圧値が図１３の関係を満足するように設計しておき、かつ、図１１及び図１２の関係を示すテーブルを記憶部３０に格納しておくことにより実現される。具体的には、制御回路１８が記憶部３０に格納された図１１及び図１２の関係を示すテーブルに基づいて、可変電圧源１６を制御することにより実現される。

なお、例えば可変電圧源１６をさらに細分化された電圧設定も可能な構成にしておき、フォーミング段階で上記に示した必要なゲート電圧値をプログラム設定する構成でもよい。また、Ｐ型ＭＯＳトランジスタ８ｂのゲート端子の電圧を、可変電圧源１６より供給するのではなく、不揮発性記憶装置１００の外部より直接ＤＣ電圧を供給する構成でもよい。この場合、不揮発性記憶装置１００は、Ｐ型ＭＯＳトランジスタ８ｂのゲート端子に電気的に接続され、異なる電圧が選択的に切り替えて供給される外部電圧印加端子を備え、制御回路１８は、外部電圧印加端子に供給する電圧値を調整してＰ型ＭＯＳトランジスタ８ｂの出力電流を調整することで、回り込み電流補償用ロード電流供給部８に供給させるロード電流を調整する。

次に、図３Ｂのようなフォーミング特性を有する抵抗変化素子で構成された不揮発性記憶装置１００についてのフォーミング方法（駆動方法）を説明する。

図１４はフォーミングの流れを示すフローチャートである。

メモリセル２のフォーミング方法では、まず、フォーミング対象の領域の先頭アドレスがフォーミング対象のメモリセル２として指定（選択）される。

次に、回り込み電流補償用ロード電流供給部８及びリード電流検知用ロード電流供給部９つまりセンスアンプ回路７から供給されるロード電流の値を、メモリセルアレイ１におけるフォーミング対象のメモリセル２以外のメモリセル２で抵抗変化素子が第２の抵抗状態にあるものの数及び場所に応じて変更する。つまり、フォーミング対象のメモリセル２の回り込み電流経路数に対応して回り込み電流補償用ロード電流供給部８のゲート電圧を設定する第１のステップ（ステップＳ１）が行われる。その後、フォーミング対象のメモリセル２に、変更後のロード電流を供給し、センスアンプ回路７の出力が‘Ｌ’レベルか否かを判定する（‘Ｈ’レベルであることを確認する）第２のステップ（ステップＳ２）が行われる。

ここで、第１のステップでは、ロード電流の値を、前述した第１メモリセルに接続されたワード線３と、前述した第２メモリセルに接続されたビット線４との交点にあるメモリセル２のうち第２の抵抗状態にあるものの個数に比例して変更する。また第２のステップではフォーミング対象のメモリセル２にはこの時点ではまだ一度もフォーミングパルスは供給されていないため、センスアンプ回路７の出力は‘Ｈ’レベルであることが期待される。なおこの段階で‘Ｌ’レベルであった場合は、既にフォーミングされた状態と判断し、選択されたメモリセル２のフォーミングは終了する。

次に、第２のステップの後で、フォーミング対象のメモリセル２に書き込み電流としてのフォーミングパルスを供給する第３のステップ（ステップＳ２ａ）が行われる。

次に、第３のステップの後で、フォーミング対象のメモリセル２に第１のステップ（ステップＳ１）で設定した変更後のロード電流を供給し、フォーミング対象のメモリセル２の抵抗変化素子の抵抗状態を読み出す第４のステップ（ステップＳ２）が行われる。

次に、第４のステップにおいて、センスアンプ回路７の出力が‘Ｌ’レベルの場合（ステップＳ２でＹ）は、フォーミング対象のメモリセル２はフォーミングがなされた（抵抗変化素子の抵抗状態が変化した）と判定し、フォーミングパルスの供給を終了してフォーミング対象のメモリセル２のフォーミングを終了する。一方、センスアンプ回路７の出力が‘Ｈ’レベルの場合（ステップＳ２でＮ）は、フォーミング対象のメモリセル２はフォーミングがなされていない（抵抗変化素子の抵抗状態が変化していない）と判定し、第３のステップ（ステップＳ２ａ）を再度実行する。

次に、第５のステップ（ステップＳ３）において、フォーミングがフォーミング対象の領域の最終アドレスまで実行されていればフォーミングを終了し、最終アドレスではない場合は、１アドレス進めて（ステップＳ３ａ）再度第１のステップ（ステップＳ１）からのフォーミングを続ける。

以下では、図１４で示したフォーミング方法について、図１０Ａ及び図１０Ｂに示すフォーミング順番に従いフォーミングするとして詳細に説明する。

まず、フォーミング対象の領域が決められ、その領域の先頭アドレスであるメモリセル２（Ｍ１１）がフォーミング対象のメモリセル２として指定される。

次に、メモリセル２（Ｍ１１）の回り込み電流経路数に対応して回り込み電流補償用ロード電流供給部８のゲート電圧を設定する（ステップＳ１）。メモリセル２（Ｍ１１）をフォーミングするときの回り込み電流経路数は０であるため、図１２より可変電圧源１６の出力であるロード電流制御電圧ＬＡ（Ｍ）としてゲート電圧ＬＡ（１）が設定される。

次に、メモリセル２（Ｍ１１）の情報（抵抗状態）をセンスアンプ回路７で読み出す。そして、センスアンプ回路７の出力ＳＯの結果に応じて分岐判断を行い、メモリセル２（Ｍ１１）が可逆的な抵抗変化動作が可能な状態か判断する（ステップＳ２）。具体的には、ステップＳ１で設定された条件でメモリセルアレイ１に電流印加を行った状態で、センスアンプ回路７の出力ＳＯが‘Ｈ’レベルから‘Ｌ’レベルに変更されたか判断する。

次に、センスアンプ回路７の出力ＳＯが‘Ｌ’レベルの場合（ステップＳ２でＹ）、メモリセル２（Ｍ１１）は可逆的な抵抗変化動作が可能な状態（第１の抵抗状態に対してより抵抗値が低い第２の抵抗状態）にあると判断し、次の処理に移る。一方、センスアンプ回路７の出力ＳＯが‘Ｈ’レベルの場合（ステップＳ２でＮ）、メモリセル２（Ｍ１１）は第２の抵抗状態より抵抗値が高い第１の抵抗状態にあると判断し、フォーミングパルスを印加する（ステップＳ２ａ）。そしてセンスアンプ回路７の出力が‘Ｌ’レベルとなるまで、または事前に指定の所定回数分のフォーミングパルスの印加が行われるまで同様の処理を繰り返す。

次に、メモリセル２（Ｍ１１）を示すアドレスが、フォーミング領域の最終アドレスか否かを判定する（ステップＳ３）。最終アドレスで無い場合（ステップＳ３でＮ）は、１アドレス進め（ステップＳ３ａ）、再度ステップＳ１より同様の処理を実行する。最終アドレスはメモリセル２（Ｍ４４）であり、メモリセル２（Ｍ１１）は最終アドレスで無いため、メモリセル２（Ｍ１１）の１アドレス先のメモリセル２（Ｍ１２）について、再度ステップＳ１より同様の処理を実行する。

メモリセル２（Ｍ１２）以降のアドレスのフォーミングについて、メモリセル２（Ｍ１２）からメモリセル２（Ｍ２１）までは回り込み電流経路数は０のため、ステップＳ１では可変電圧源１６の出力であるロード電流制御電圧ＬＡ（Ｍ）としてゲート電圧ＬＡ（１）が設定される。従って、上述したステップＳ１、ステップＳ２、ステップＳ３及びステップＳ３ａと同様の処理がメモリセル２（Ｍ１２）からメモリセル２（Ｍ２１）について繰り返される。

しかし、メモリセル２（Ｍ２２）では、回り込み電流経路数は１に増加するため、メモリセル２（Ｍ２２）のフォーミングのステップＳ１では可変電圧源１６の出力であるロード電流制御電圧ＬＡ（Ｍ）としてゲート電圧ＬＡ（２）が設定される。そして、メモリセル２（Ｍ２２）のフォーミングにおいて、上述したステップＳ２、ステップＳ３及びステップＳ３ａを実行する。

メモリセル２（Ｍ２３）以降のフォーミングにおいても同様に、図１１及び図１２に基づいてメモリセル２のアドレスに対応するゲート電圧（ゲート電圧設定値）を、可変電圧源１６の出力であるロード電流制御電圧ＬＡ（Ｍ）として設定し、上述したステップＳ２、ステップＳ３及びステップＳ３ａを実行する。そして、メモリセル２（Ｍ４４）のフォーミングにおいて、ステップＳ３でＹとなった場合に、フォーミングを終了する。

［クロスポイント型不揮発性記憶装置のフォーミング電圧設定方法］
次に、不揮発性記憶装置１００のフォーミングにおいて、フォーミング電流を回り込み電流経路数に応じて設定する例（図９Ｂの例）を説明する。なお、以下では、図１０Ａ及び図１０Ｂに示すフォーミング順番に従いフォーミングが行われるとして説明する。従って、その時々のフォーミングを行っているアドレスでの回り込み電流経路数の推移も同じなので、回り込み電流経路数についての説明は省略する。

図１５は、書き込み回路１５に供給するパルス電圧Ｖｗ（Ｍ）と回り込み電流経路数との関係を示している。

図１５に示されるように、離散的な回り込み電流経路数０、１、２、３、４、６、９にパルス電圧Ｖｗ（１）からパルス電圧Ｖｗ（７）を対応させている。これにより、メモリセル２をフォーミングするときの回り込み電流経路数に応じて、そのときに書き込み回路１５がフォーミングのために供給するフォーミング電流を変化させることができる。

図１６は、書き込み回路１５に供給するパルス電圧Ｖｗ（Ｍ）と、書き込み回路１５の出力電流（フォーミング電流）との関係を示す電圧−電流特性（Ｖ−Ｉ特性）である。図１６では、回り込み電流経路が無い場合に、選択メモリセルをフォーミングするのに必要なフォーミング電流をＩＭｗとし、また回り込み電流経路数が１つのときに書き込み回路１５によりフォーミングのために供給する回り込み電流をＩＳｗ１として、その整数倍の電流値とそれに対応するパルス電圧Ｖｗ（Ｍ）を示している。

図１６のＶ−Ｉ特性において、回り込み電流経路数０の場合には回り込み電流が流れないため、パルス電圧Ｖｗ（１）を、書き込み回路１５の出力電流ＩＭｗを駆動可能な電圧として対応させている。しかし、回り込み電流経路数に比例して回り込み電流は増加するため、回り込み電流経路数１のときのパルス電圧Ｖｗ（２）を、出力電流ＩＭｗ＋ＩＳｗ１を駆動可能な電圧として対応させ、回り込み電流経路数２のときのパルス電圧Ｖｗ（３）を、出力電流ＩＭｗ＋２×ＩＳｗ１を駆動可能な電圧として対応させ、回り込み電流経路数３のときのパルス電圧Ｖｗ（４）を、出力電流ＩＭｗ＋３×ＩＳｗ１を駆動可能な電圧として対応させ、回り込み電流経路数４のときのパルス電圧Ｖｗ（５）を、出力電流ＩＭｗ＋４×ＩＳｗ１を駆動可能な電圧として対応させ、回り込み電流経路数６のときのパルス電圧Ｖｗ（６）を、出力電流ＩＭｗ＋６×ＩＳｗ１を駆動可能な電圧として対応させ、回り込み電流経路数９のときのパルス電圧Ｖｗ（７）を、出力電流ＩＭｗ＋９×ＩＳｗ１を駆動可能な電圧として対応させている。

ここで、フォーミング電流を回り込み電流経路数に応じて設定する構成は、図１１及び図１５の関係を示すテーブルを記憶部３０に格納しておくことにより実現される。具体的には、制御回路１８が、記憶部３０に格納された図１１及び図１５の関係を示すテーブルに基づいて、パルス電圧源Ｖｗ（Ｍ）を制御することにより実現される。

次に図３Ｂのようなフォーミング特性を有する抵抗変化素子で構成された不揮発性記憶装置１００についてのフォーミング方法（駆動方法）を説明する。

図１７はフォーミングの流れを示すフローチャートである。

メモリセル２のフォーミング方法では、まず、フォーミング対象の領域の先頭アドレスがフォーミング対象のメモリセル２として指定（選択）される。

次に、書き込み回路１５から供給される書き込み電流としてのフォーミングパルスの値を、メモリセルアレイ１における選択されたメモリセル２以外のメモリセル２で抵抗変化素子が第２の抵抗状態にあるものの数及び場所に応じて変更する第１のステップ（ステップＳ１）が行われる。つまり、フォーミング対象のメモリセル２の回り込み電流経路数に対応してフォーミング電流を設定する第１のステップ（ステップＳ１）が行われる。その後、選択されたメモリセル２に、所定のロード電流を供給し、センスアンプ回路７の出力が‘Ｌ’レベルか否かを判定する（‘Ｈ’レベルであることを確認する）第２のステップ（ステップＳ１）が行われる。

ここで、第１のステップでは、フォーミングパルスの値を、前述した第１メモリセルに接続されたワード線３と、前述した第２メモリセルに接続されたビット線４との交点にあるメモリセル２のうち第２の抵抗状態にあるものの個数に比例して変更する。また、第２のステップでは、フォーミング対象のメモリセル２にはこの時点ではまだ一度もフォーミングパルスは供給されていないため、センスアンプ回路７の出力は‘Ｈ’レベルであることが期待される。なお、この段階で‘Ｌ’レベルであった場合は、既にフォーミングされた状態と判断し、選択されたメモリセル２のフォーミングは終了する。

次に、第２のステップの後で、フォーミング対象のメモリセル２に第１のステップで変更した変更後のフォーミングパルスを供給する第３のステップ（ステップＳ２ａ）が行われる。

次に、第３のステップの後で、センスアンプ回路７でフォーミング対象のメモリセル２に所定のロード電流を供給し、フォーミング対象のメモリセル２の抵抗変化素子の抵抗状態を読み出す第４のステップ（ステップＳ２）が行われる。

次に、第４のステップにおいて、センスアンプ回路７の出力が‘Ｌ’レベルの場合（ステップＳ２でＹ）は、フォーミング対象のメモリセル２はフォーミングがなされた（抵抗変化素子の抵抗状態が変化した）と判定し、フォーミングパルスの供給を終了してフォーミング対象のメモリセル２のフォーミングを終了する。一方、センスアンプ回路７の出力が‘Ｈ’レベルの場合（ステップＳ２でＮ）は、フォーミング対象のメモリセル２はフォーミングがなされていない（抵抗変化素子の抵抗状態が変化していない）と判定し、第３のステップ（ステップＳ２ａ）を再度実行する。

次に、第５のステップ（ステップＳ３）において、フォーミングがフォーミング対象の領域の最終アドレスまで実行されていればフォーミングを終了し、最終アドレスではない場合は、１アドレス進めて（ステップＳ３ａ）再度第１のステップ（ステップＳ１）からのフォーミングを続ける。

図１４で示したフォーミング方法がフォーミング対象のメモリセル２の回り込み電流経路数に対応させてフォーミング判定のロード電流値を変更するのに対し、図１７で示したフォーミング方法は、フォーミング対象のメモリセル２の回り込み電流経路数に対応させてフォーミングのフォーミング電流値を変更する点でのみ異なる。従って、図１７のフォーミング方法の詳細な説明は省略する。

なお、図１７のフォーミング電流を回り込み電流経路数に応じて切り替える構成と、図１４のロード電流値を回り込み電流経路数に応じて切り替える構成とが組み合わせられても良い。つまり、フォーミング対象のメモリセル２のアドレスに応じて、そのアドレスのメモリセル２のフォーミングを行うときのフォーミング電流及びロード電流値の双方が切り替えられてもよい。

以上のように本実施の形態のクロスポイント型不揮発性記憶装置によれば、フォーミング対象のメモリセル２のアドレスに応じて、メモリセル２のフォーミングを行うときのフォーミング電流及びロード電流値の少なくともいずれかがそのアドレスの回り込み電流経路数を考慮して切り替えられる。従って、フォーミングにおいて回り込み電流の影響を排除し、安定なフォーミングを実現できる。

以上、本発明のクロスポイント型不揮発性記憶装置及びその駆動方法について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。

例えば、本実施の形態では、フォーミング電流値を適切な値に切り替えるとした。これは、フォーミング前のメモリセルは超高抵抗状態であるのに対し、フォーミング後のメモリセルはそれに比べて抵抗値が十分低く、回り込み電流経路のインピーダンスとしてはフォーミング後のメモリセルが支配的で、フォーミング前のメモリセルは無視して取り扱える点に基づく。従って、本発明はフォーミングに限られるものではなく、例えば高抵抗化及び低抵抗化の少なくとも２つの書き込み状態を持つメモリセルにおいて、高抵抗化の書き込み状態（高抵抗状態）のメモリセルの抵抗値が低抵抗化の書き込み状態（低抵抗状態）のメモリセルの抵抗値に比べ十分高い場合には、本発明をメモリセルの書き込み及び読み出し動作にも適用することができる。一般的に高抵抗状態の抵抗値は低抵抗状態の抵抗値に比べ１０倍以上の抵抗値を有しており、従って高抵抗状態のメモリセルへ流れる電流を相対的に無視できる場合は、低抵抗状態のメモリセルだけで回り込み電流経路数が形成されるとして本発明を適用することができる。

この場合、抵抗変化素子は低抵抗状態と高抵抗状態とへ可逆的に変化し、書き込み電流又は書き込み電圧は、選択されたメモリセルの抵抗変化素子に対し、低抵抗状態と高抵抗状態とを可逆的に変化させる電気的信号であり、ロード電流は、選択されたメモリセルの抵抗変化素子が低抵抗状態及び高抵抗状態のいずれにあるのかを確認するための電流である。言い換えると、上記実施の形態において、フォーミング動作をメモリセルへの通常の書き込み動作とし、フォーミング判定の動作をメモリセルの情報の読み出し動作として、フォーミングパルスが低抵抗状態と高抵抗状態とを可逆的に変化させる電気的信号に置き換えられ、フォーミング判定のロード電流が低抵抗状態及び高抵抗状態のいずれにあるのかを確認するためのロード電流に置き換えられる。従って、第１の抵抗状態が高抵抗状態であり、第２の抵抗状態が低抵抗状態であるとして、書き込み対象のメモリセルのアドレスに応じて、そのアドレスの回り込み電流経路に対応した電流又は電圧となるように電気的信号が切り替えられる。また、読み出し対象のメモリセルのアドレスに応じて、そのアドレスの回り込み電流経路に対応した電流となるようにロード電流が切り替えられる。

また、回り込み電流補償用ロード電流供給部８からの回り込み電流と、データ“０”ベリファイ用ロード電流供給部１０又はデータ“１”ベリファイ用ロード電流供給部１１からのロード電流により情報の読み出し対象のメモリセルに供給される最終的な情報読み出しのロード電流が構成される。また、書き込み回路１５からの書き込み電流により情報の書き込み対象のメモリセルに供給される最終的な電気的信号が構成される。

また、情報の書き込み及び読み出しが行われるメモリセル以外のいずれのメモリセルが低抵抗状態にあるのかを容易に把握できるように、いずれのメモリセルに情報の書き込み及び読み出しを行うかについて、規則性がある不揮発性記憶装置に適用されていてもよい。

また、本実施の形態では、フォーミングパルスは書き込み電流であり、選択メモリセルのフォーミングが電流印加により行われるとしたが、フォーミングパルスは書き込み電圧であり、選択メモリセルのフォーミングが電圧印加により行われてもよい。この場合、書き込み回路は、回り込み電流経路数に比例して変化する書き込み電圧を印加する。

また、本実施の形態では、１アドレス毎に回り込み電流経路数に応じた回り込み電流を供給する（回り込み電流の補正を行う）とした。しかし、大規模なメモリセルアレイの場合、１アドレス毎の回り込み電流の変化量は小さいため、２以上の所定のアドレス毎に図１４及び図１７のステップＳ１の工程を行い、フォーミングを簡略化してもよい。

本発明は、クロスポイント型不揮発性記憶装置とその駆動方法において、クロスポイント型不揮発性記憶装置固有の回り込み電流をキャンセルし、安定したフォーミングを実現できるので、デジタル家電、メモリカード、携帯型電話機及びパーソナルコンピュータなどの種々の電子機器に用いられる不揮発性半導体記憶装置として有用である。

１、１０１、１１０ メモリセルアレイ
２ メモリセル
２ａ 抵抗変化素子
２ｂ ダイオード素子
３ ワード線
４ ビット線
５ 行選択回路
６ 列選択回路
７ センスアンプ回路
８ 回り込み電流補償用ロード電流供給部
８ａ、８ｂ、９ａ、９ｂ、１０ａ、１０ｂ、１１ａ、１１ｂ Ｐ型ＭＯＳトランジスタ
９ リード電流検知用ロード電流供給部
１０ データ“０”ベリファイ用ロード電流供給部
１１ データ“１”ベリファイ用ロード電流供給部
１２ クランプ用Ｎ型ＭＯＳトランジスタ
１３ クランプ電圧制御回路
１４ 差動アンプ
１５ 書き込み回路
１６、１７ 可変電圧源
１８ 制御回路
１９ 固定抵抗素子
２０ ロード電流制御電圧選択スイッチ
２１ 第１ビア
２２ 第１電極
２３ 半導体層
２４ 第２電極
２５ 第１の抵抗変化層
２６ 第２の抵抗変化層
２７ 第３電極
２８ 第２ビア
２９ 絶縁層
３０ 記憶部
１００ 不揮発性記憶装置
１０２ａ 選択メモリセル
１０２ｂ 非選択メモリセル群
１０３ 選択ワード線
１０４ 選択ビット線
１０５ 交差領域
１０６ａ、１０６ｂ フォーミング済みメモリセル領域
１１１ データ線ドライブ回路
１１２ ビット線ドライブ回路
１１３ 行デコーダ
１１４ 列デコーダ
１１５ センス回路
１２０ａ、１２０ｂ リファレンスメモリセルアレイ
２０８ａ、２０８ｂ ロード電流源
２１５ａ、２１５ｂ 書き込み回路

Claims (12)

1. 第１の平面内において互いに平行に形成された複数のワード線と、
   前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、
   前記複数のワード線と前記複数のビット線との立体交差点に設けられ、第１の抵抗状態と前記第１の抵抗状態より抵抗値の低い第２の抵抗状態との２つの抵抗状態をとる抵抗変化素子を含んで構成されたメモリセルが行列状に配列されたクロスポイントメモリセルアレイと、
   前記ワード線の１本を選択するワード線選択器と、
   前記ビット線の１本を選択するビット線選択器と、
   前記ビット線選択器及び前記ワード線選択器により前記ビット線及び前記ワード線を選択することで選択された前記メモリセルに対し、前記選択されたメモリセルの抵抗変化素子の抵抗状態を変化させる書き込み電流又は書き込み電圧を供給する書き込み回路と、
   前記選択されたメモリセルに対し、前記選択されたメモリセルの抵抗変化素子の抵抗状態を読み出すためのロード電流を供給するセンスアンプ回路と、
   前記センスアンプ回路及び前記書き込み回路を制御する制御回路とを備え、
   前記クロスポイントメモリセルアレイにおいて、（Ａ）前記選択されたビット線につながる前記メモリセルのうち前記選択されたメモリセル以外のメモリセルで抵抗変化素子が前記第２の抵抗状態にあるものを第１メモリセルとし、（Ｂ）前記選択されたワード線につながる前記メモリセルのうち前記選択されたメモリセル以外のメモリセルで抵抗変化素子が前記第２の抵抗状態にあるものを第２メモリセルとし、
   前記制御回路は、前記書き込み電流又は前記書き込み電圧と前記ロード電流との少なくともいずれかの大きさを、前記第１メモリセルに接続されたワード線と、前記第２メモリセルに接続されたビット線との交点にある前記メモリセルのうち前記第２の抵抗状態にあるものの個数に比例して変更する
   クロスポイント型不揮発性記憶装置。
2. 前記制御回路は、前記ロード電流について前記変更を行い、
   前記センスアンプ回路は、前記選択されたビット線に電流量の異なるロード電流を前記変更後のロード電流として選択的に切り替えて供給するロード電流源を有し、前記選択されたビット線に流れ込む電流量が基準の電流量より多い場合は第１の論理値を出力し、前記基準の電流量より少ない場合は第２の論理値を出力する
   請求項１に記載のクロスポイント型不揮発性記憶装置。
3. 前記センスアンプ回路は、前記選択されたビット線の電圧と基準の電圧とを比較し、前記選択されたビット線の電圧が前記基準の電圧より高い場合は第２の論理値を出力し、前記基準の電圧より低い場合は第１の論理値を出力する差動アンプを有し、
   前記センスアンプ回路は、
   前記選択されたメモリセルの抵抗変化素子が前記第２の抵抗状態にあるときに、前記選択されたメモリセルに前記変更後のロード電流を供給すると第１の論理値を出力し、
   前記選択されたメモリセルの抵抗変化素子が前記第１の抵抗状態にあるときに、前記選択されたメモリセルに前記変更後のロード電流を供給すると第２の論理値を出力する
   請求項２に記載のクロスポイント型不揮発性記憶装置。
4. 前記ロード電流源は、ＭＯＳトランジスタを有し、
   前記クロスポイント型不揮発性記憶装置は、さらに、前記ＭＯＳトランジスタのゲート端子に電気的に接続され、前記ゲート端子に電圧値の異なる電圧を選択的に切り替えて供給する可変電圧源を備え、
   前記ロード電流源は、少なくとも前記第１のロード電流と、前記第２のロード電流と、前記第１のロード電流と前記第２のロード電流との間の第３のロード電流とを選択的に切り替えて供給し、
   前記制御回路は、前記第２のロード電流を前記ロード電流源に供給させる場合は前記第３のロード電流を前記ロード電流源に供給させる場合に比べ前記ＭＯＳトランジスタの出力電流が大きくなり、かつ、前記第３のロード電流を前記ロード電流源に供給させる場合は前記第１のロード電流を前記ロード電流源に供給させる場合に比べ前記ＭＯＳトランジスタの出力電流が大きくなるように前記可変電圧源の電圧値を調整する
   請求項３に記載のクロスポイント型不揮発性記憶装置。
5. 前記ロード電流源は、ＭＯＳトランジスタを有し、
   前記クロスポイント型不揮発性記憶装置は、さらに、前記ＭＯＳトランジスタのゲート端子に電気的に接続され、異なる電圧が選択的に切り替えて供給される外部電圧印加端子を備え、
   前記ロード電流源は、少なくとも前記第１のロード電流と、前記第２のロード電流と、前記第１のロード電流と前記第２のロード電流との間の第３のロード電流とを選択的に切り替えて供給し、
   前記制御回路は、前記第２のロード電流を前記ロード電流源に供給させる場合は前記第３のロード電流を前記ロード電流源に供給させる場合に比べ前記ＭＯＳトランジスタの出力電流が大きくなり、かつ、前記第３のロード電流を前記ロード電流源に供給させる場合は前記第１のロード電流を前記ロード電流源に供給させる場合に比べ前記ＭＯＳトランジスタの出力電流が大きくなるように前記外部電圧印加端子に供給する電圧値を調整する
   請求項３に記載のクロスポイント型不揮発性記憶装置。
6. 前記抵抗変化素子は、形成後の初期状態において前記第１の抵抗状態にあり、フォーミングが行われると前記初期状態から低抵抗状態と前記低抵抗状態より抵抗値の高い高抵抗状態とへ可逆的に変化が可能な前記第２の抵抗状態になり、
   前記書き込み電流又は前記書き込み電圧は、前記選択されたメモリセルの抵抗変化素子に対し、前記フォーミングを行うフォーミングパルスであり、
   前記ロード電流は、前記フォーミングパルスの供給により、前記選択されたメモリセルの抵抗変化素子が前記第２の抵抗状態になったことを確認するための電流である
   請求項１〜５のいずれか１項に記載のクロスポイント型不揮発性記憶装置。
7. 前記メモリセルは、窒素不足型の窒化シリコンで構成されるダイオード素子と前記抵抗変化素子とが直列接続されて構成される
   請求項１〜６のいずれか１項に記載のクロスポイント型不揮発性記憶装置。
8. クロスポイント型不揮発性記憶装置の駆動方法であり、
   前記クロスポイント型不揮発性記憶装置は、
   第１の平面内において互いに平行に形成された複数のワード線と、
   前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、
   前記複数のワード線と前記複数のビット線との立体交差点に設けられ、第１の抵抗状態と前記第１の抵抗状態より抵抗値の低い第２の抵抗状態との２つの抵抗状態をとる抵抗変化素子を含んで構成されたメモリセルが行列状に配列されたクロスポイントメモリセルアレイと、
   前記ワード線の１本を選択するワード線選択器と、
   前記ビット線の１本を選択するビット線選択器と、
   前記ビット線選択器及び前記ワード線選択器により前記ビット線及び前記ワード線を選択することで選択された前記メモリセルに対し、前記選択されたメモリセルの抵抗変化素子の抵抗状態を変化させる書き込み電流又は書き込み電圧を供給する書き込み回路と、
   前記選択されたメモリセルに対し、前記選択されたメモリセルの抵抗変化素子の抵抗状態を読み出すためのロード電流を供給するセンスアンプ回路とを備え、
   前記クロスポイントメモリセルアレイにおいて、（Ａ）前記選択されたビット線につながる前記メモリセルのうち前記選択されたメモリセル以外のメモリセルで抵抗変化素子が前記第２の抵抗状態にあるものを第１メモリセルとし、（Ｂ）前記選択されたワード線につながる前記メモリセルのうち前記選択されたメモリセル以外のメモリセルで抵抗変化素子が前記第２の抵抗状態にあるものを第２メモリセルとし、
   前記クロスポイント型不揮発性記憶装置の駆動方法は、
   前記書き込み電流又は前記書き込み電圧と前記ロード電流との少なくともいずれかの大きさを、前記第１メモリセルに接続されたワード線と、前記第２メモリセルに接続されたビット線との交点にある前記メモリセルのうち前記第２の抵抗状態にあるものの個数に比例して変更する第１のステップを含む
   クロスポイント型不揮発性記憶装置の駆動方法。
9. 前記センスアンプ回路は、前記選択されたビット線に電流量の異なるロード電流を選択的に切り替えて供給するロード電流源を有し、前記選択されたビット線に流れ込む電流量が基準の電流量より多い場合は第１の論理値を出力し、前記基準の電流量より少ない場合は第２の論理値を出力し、
   前記第１のステップでは、前記ロード電流について前記変更を行い、
   前記選択されたメモリセルに、前記変更後のロード電流を供給し、前記センスアンプ回路の出力が前記第２の論理値であることを確認する第２のステップと、
   前記第２のステップの後で、前記選択されたメモリセルに前記書き込み電流又は前記書き込み電圧を供給する第３のステップと、
   前記第３のステップの後で、前記選択されたメモリセルに前記変更後のロード電流を供給し、前記選択されたメモリセルの抵抗変化素子の抵抗状態を読み出す第４のステップとを含み、
   前記第４のステップにおいて、
   前記センスアンプ回路の出力が前記第１の論理値の場合は、前記選択されたメモリセルの抵抗変化素子の抵抗状態は変化したと判定し、前記書き込み電流又は前記書き込み電圧の供給を終了し、
   前記センスアンプ回路の出力が前記第２の論理値の場合は、前記選択されたメモリセルの抵抗変化素子の抵抗状態は変化していないと判定し、前記第３のステップを再度実行する
   請求項８に記載のクロスポイント型不揮発性記憶装置の駆動方法。
10. 前記センスアンプ回路は、ロード電流源を有し、前記選択されたビット線に流れ込む電流量が基準の電流量より多い場合は第１の論理値を出力し、前記基準の電流量より少ない場合は第２の論理値を出力し、
    前記第１のステップでは、前記書き込み電流又は前記書き込み電圧について前記変更を行い、
    前記選択されたメモリセルに、前記ロード電流を供給し、前記センスアンプ回路の出力が前記第２の論理値であることを確認する第２のステップと、
    前記第２のステップの後で、前記選択されたメモリセルに前記変更後の書き込み電流又は書き込み電圧を供給する第３のステップと、
    前記第３のステップの後で、前記選択されたメモリセルに前記ロード電流を供給し、前記選択されたメモリセルの抵抗変化素子の抵抗状態を読み出す第４のステップとを含み、
    前記第４のステップにおいて、
    前記センスアンプ回路の出力が前記第１の論理値の場合は、前記選択されたメモリセルの抵抗変化素子の抵抗状態は変化したと判定し、前記変更後の書き込み電流又は書き込み電圧の供給を終了し、
    前記センスアンプ回路の出力が前記第２の論理値の場合は、前記選択されたメモリセルの抵抗変化素子の抵抗状態は変化していないと判定し、前記第３のステップを再度実行する
    請求項８に記載のクロスポイント型不揮発性記憶装置の駆動方法。
11. 前記抵抗変化素子は、形成後の初期状態において前記第１の抵抗状態にあり、フォーミングが行われると前記初期状態から低抵抗状態と前記低抵抗状態より抵抗値の高い高抵抗状態との間で可逆的に変化が可能な前記第２の抵抗状態になり、
    前記書き込み電流又は前記書き込み電圧は、前記選択されたメモリセルの抵抗変化素子に対し、前記フォーミングを行うフォーミングパルスであり、
    前記ロード電流は、前記フォーミングパルスの供給により、前記選択されたメモリセルの抵抗変化素子が前記第２の抵抗状態になったことを確認するための電流である
    請求項８〜１０のいずれか１項に記載のクロスポイント型不揮発性記憶装置の駆動方法。
12. 前記メモリセルは、窒素不足型のシリコン窒化膜を有して構成されるダイオード素子と前記抵抗変化素子とが直列接続されて構成される
    請求項８〜１１のいずれか１項に記載のクロスポイント型不揮発性記憶装置の駆動方法。

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