WO2013145737A1 - クロスポイント型不揮発性記憶装置とその駆動方法 - Google Patents

クロスポイント型不揮発性記憶装置とその駆動方法 Download PDF

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WO2013145737A1
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current
resistance
resistance state
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一彦 島川
亮太郎 東
佳一 加藤
昭文 川原
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パナソニック株式会社
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Definitions

  • the present invention relates to a cross-point type nonvolatile semiconductor memory device using a resistance change type memory element, and more particularly to its forming.
  • the resistance change type memory element has a property that a resistance value changes according to an electric signal, and the resistance value is maintained even when the electric signal is cut off (held in a nonvolatile manner). Refers to an element capable of storing information.
  • Typical examples of the resistance change type memory element include MRAM (Magnetorescent Random Access Memory: magnetic memory), PRAM (Phase Change Random Access Memory: phase change memory), ReRAM (Resistor Random Memory resistance resistance memory, etc.). There is.
  • a cross-point configuration is known as an example of a configuration method of a nonvolatile memory device using these resistance change type memory elements.
  • each memory cell is placed between the bit line and the word line at the intersection of the orthogonal bit line and the word line.
  • a memory cell is composed of a memory element configured as a resistance variable memory element alone or a serial connection body of a resistance variable memory element and a switching element having nonlinear characteristics such as a diode, and one electrode of the memory element is a word The other electrode is connected to the bit line.
  • the cross-point configuration is suitable for large-scale integration as compared to a so-called 1T1R (1-transistor 1-resistance) configuration in which a resistance change type storage element is connected to a bit line via an access transistor.
  • a plurality of memory cells are arranged in an array to form a cross point cell array.
  • a read voltage is applied to the corresponding bit line and word line in order to detect (read) the resistance value of the memory element included in the target memory cell.
  • read target when a read voltage is applied, in addition to the current flowing through the memory cell to be detected (read target), other memory cells connected in parallel by the upper and lower bit lines and word lines (other than the memory cell to be detected) Current also flows through the memory cell). This “current flowing through another memory cell” is referred to as a sneak current in this specification.
  • the sneak current changes depending on the state of data stored in the cross-point cell array (resistance values and distribution of memory elements included in all memory cells in the cross-point cell array to which the memory cell to be detected belongs). Therefore, the current detected at the time of reading includes a sneak current that is not always a constant value. This sneak current prevents accurate detection of the resistance value of the memory element included in the memory cell to be read.
  • a semiconductor memory device having a configuration that suppresses a decrease in detection sensitivity of a resistance value of a memory element included in a memory cell due to a sneak current is disclosed in Patent Document 1.
  • Patent Document 2 It is generally known that it is necessary to perform an operation called forming in order to reversibly change the resistance of the resistance change memory element. A technique relating to this forming is disclosed in Patent Document 2.
  • Patent Document 3 discloses a configuration including a detection circuit that detects a leak current flowing in the word line WL during the forming operation as means for executing an accurate forming operation in the cross-point type semiconductor memory device.
  • current supply for supplying a constant current to the bit line BL is performed during the forming operation, and a compensation current having the same current value is generated by the compensation circuit based on the leakage current detected by the detection circuit. It is disclosed that it is supplied to BL.
  • An object of the present invention is to solve the above-mentioned conventional problems, and to provide a cross-point type nonvolatile memory device capable of realizing stable forming and a forming method thereof.
  • one embodiment of a cross-point type nonvolatile memory device includes a plurality of word lines formed in parallel to each other in a first plane and parallel to the first plane.
  • a plurality of bit lines formed parallel to each other in the second plane and three-dimensionally intersecting with the plurality of word lines, and provided at a three-dimensional intersection of the plurality of word lines and the plurality of bit lines;
  • a cross-point memory in which memory cells each including a resistance change element having two resistance states, ie, one resistance state and a second resistance state having a resistance value lower than that of the first resistance state are arranged in a matrix
  • a cell line a word line selector for selecting one of the word lines, a bit line selector for selecting one of the bit lines, and the bit line and the word line selector.
  • a write circuit for supplying a write current or a write voltage for changing a resistance state of a resistance change element of the selected memory cell to the memory cell selected by selecting the word line; and the selected memory
  • a sense amplifier circuit for supplying a load current for reading the resistance state of the variable resistance element of the selected memory cell to the cell; and a control circuit for controlling the sense amplifier circuit and the write circuit,
  • the circuit is configured such that the resistance change element in the memory cell other than the selected memory cell in the cross-point memory cell array has a magnitude of at least one of the write current or the write voltage and the load current. It changes according to the number and place of what is in a state.
  • FIG. 1A is a circuit diagram showing a configuration of a cross-point type nonvolatile memory device according to an embodiment of the present invention.
  • FIG. 1B is a circuit diagram showing a configuration of a variable voltage source of the cross-point type nonvolatile memory device according to the embodiment of the present invention.
  • FIG. 1C is a circuit diagram showing a configuration of a variable voltage source of the cross-point type nonvolatile memory device according to the embodiment of the present invention.
  • FIG. 2A is a circuit diagram showing a configuration of the memory cell according to the embodiment of the present invention.
  • FIG. 2B is a cross-sectional view of the memory cell according to the embodiment of the present invention.
  • FIG. 1A is a circuit diagram showing a configuration of a cross-point type nonvolatile memory device according to an embodiment of the present invention.
  • FIG. 1B is a circuit diagram showing a configuration of a variable voltage source of the cross-point type nonvolatile memory device according to the embodiment of the present invention.
  • FIG. 2C is a diagram showing an IV characteristic related to resistance change of the memory cell according to the embodiment of the present invention.
  • FIG. 3A is a circuit diagram showing a configuration of an evaluation element according to the embodiment of the present invention.
  • FIG. 3B is a diagram showing a change in resistance value for three evaluation elements when a forming pulse is applied to the evaluation element according to the embodiment of the present invention.
  • FIG. 4A is a diagram showing in detail the configuration of a 4 ⁇ 4 memory cell array according to the embodiment of the present invention.
  • FIG. 4B is an equivalent circuit diagram of the 4 ⁇ 4 memory cell array according to the embodiment of the present invention.
  • FIG. 4C is an equivalent circuit diagram obtained by degenerating an equivalent circuit diagram of the 4 ⁇ 4 memory cell array according to the embodiment of the present invention.
  • FIG. 5A is an equivalent circuit diagram illustrating a forming process of the 4 ⁇ 4 memory cell array according to the embodiment of the present invention.
  • FIG. 5B is an equivalent circuit diagram illustrating a forming process of the 4 ⁇ 4 memory cell array according to the embodiment of the present invention.
  • FIG. 5C is an equivalent circuit diagram illustrating a forming process of the 4 ⁇ 4 memory cell array according to the embodiment of the present invention.
  • FIG. 5D is an equivalent circuit diagram illustrating a forming process of the 4 ⁇ 4 memory cell array according to the embodiment of the present invention.
  • FIG. 5E is an equivalent circuit diagram illustrating a forming process of the 4 ⁇ 4 memory cell array according to the embodiment of the present invention.
  • FIG. 5F is an equivalent circuit diagram illustrating a forming process of the 4 ⁇ 4 memory cell array according to the embodiment of the present invention.
  • FIG. 5G is an equivalent circuit diagram illustrating a forming process of the 4 ⁇ 4 memory cell array according to the embodiment of the present invention.
  • FIG. 5H is an equivalent circuit diagram illustrating a forming process of the 4 ⁇ 4 memory cell array according to the embodiment of the present invention.
  • FIG. 5I is an equivalent circuit diagram illustrating a forming process of the 4 ⁇ 4 memory cell array according to the embodiment of the present invention.
  • FIG. 5J is an equivalent circuit diagram illustrating a forming process of the 4 ⁇ 4 memory cell array according to the embodiment of the present invention.
  • FIG. 5G is an equivalent circuit diagram illustrating a forming process of the 4 ⁇ 4 memory cell array according to the embodiment of the present invention.
  • FIG. 5H is an equivalent circuit diagram illustrating a forming process of the 4 ⁇ 4 memory cell array according to the embodiment of the present invention.
  • FIG. 5K is an equivalent circuit diagram illustrating a forming process of the 4 ⁇ 4 memory cell array according to the embodiment of the present invention.
  • FIG. 5L is an equivalent circuit diagram illustrating a forming process of the 4 ⁇ 4 memory cell array according to the embodiment of the present invention.
  • FIG. 6 is a diagram illustrating the number of sneak current paths in the memory cell array according to the embodiment of the present invention.
  • FIG. 7 is an equivalent circuit diagram for explaining the number of sneak current paths in the memory cell array according to the embodiment of the present invention.
  • FIG. 8 is a diagram for explaining the relationship between the number of sneak current paths and the sneak current value of the memory cell array according to the embodiment of the present invention.
  • FIG. 9A is a diagram illustrating a read circuit according to an embodiment of the present invention.
  • FIG. 9A is a diagram illustrating a read circuit according to an embodiment of the present invention.
  • FIG. 9B is a diagram for explaining the write circuit according to the embodiment of the present invention.
  • FIG. 10A is a diagram showing the first half of the forming process of the 4 ⁇ 4 memory cell array according to the embodiment of the present invention.
  • FIG. 10B is a diagram showing the latter half of the forming process of the 4 ⁇ 4 memory cell array according to the embodiment of the present invention.
  • FIG. 11 is a diagram for explaining the transition of the number of sneak current paths corresponding to the forming process of the 4 ⁇ 4 memory cell array according to the embodiment of the present invention.
  • FIG. 12 is a diagram showing the relationship between the load current control voltage LA (M) and the number of sneak current paths according to the embodiment of the present invention.
  • FIG. M load current control voltage
  • FIG. 13 is a diagram for explaining the relationship between the gate voltage of the load current supply transistor and the output current thereof according to the embodiment of the present invention.
  • FIG. 14 is a flowchart showing a forming flow according to the embodiment of the present invention.
  • FIG. 15 is a diagram showing the relationship between the voltage Vw (M) and the number of sneak current paths according to the embodiment of the present invention.
  • FIG. 16 is a diagram for explaining the relationship between the voltage Vw (M) and the output current (forming current) of the write circuit according to the embodiment of the present invention.
  • FIG. 17 is a flowchart showing a forming flow according to the embodiment of the present invention.
  • FIG. 18 is a diagram showing a block configuration of main parts of the semiconductor memory device described in Patent Document 1.
  • FIG. 19A is a diagram illustrating an example of data set in the reference memory array in the semiconductor memory device described in Patent Document 1.
  • FIG. 19B is a diagram illustrating an example of data set in the reference memory array in the semiconductor memory device described in Patent
  • the present inventor has found that the following problems occur regarding the forming operation in the cross-point type semiconductor memory device described in the “Background Art” section.
  • FIG. 18 shows a block configuration of a main part of the semiconductor memory device described in Patent Document 1.
  • This semiconductor memory device includes a cross-point type memory cell array 110, a data line drive circuit 111 that individually drives each data line, a bit line drive circuit 112 that individually drives each bit line, and a plurality of data lines.
  • the semiconductor memory device further includes two reference memory cell arrays 120a and 120b for generating reference voltages using the same memory cells with the same array size as the memory cell array 110, and the reference voltage level from the output voltages of the reference memory cell arrays 120a and 120b.
  • Vref0 and Vref1 are generated, the read voltage level Vm is generated from the voltage level of the selected data line of the memory cell array 110, the read voltage level is compared with the reference voltage level, and the storage state (resistance state) of the selected memory cell is determined.
  • a sense circuit 115 for determination.
  • the current that flows through the selected row selection line of the high-resistance memory cell in which the selected memory cell is in the high-resistance state depends on the distribution pattern of the resistance state of the non-selected memory cells in the memory cell array.
  • the state is set.
  • the current flowing through the selected row selection line of the low resistance memory cell in which the selected memory cell is in the low resistance state is set to the minimum state depending on the distribution pattern of the resistance state of the unselected memory cells in the memory cell array.
  • a current state is set.
  • the sense circuit 115 detects the resistance state of the selected memory cell by comparing the current in the intermediate state between the maximum state and the minimum state.
  • 19A and 19B are diagrams illustrating an example of data set in the reference memory cell arrays 120a and 120b.
  • 19A shows a pattern A set in the reference memory cell array 120a
  • FIG. 19B shows a pattern C set in the reference memory cell array 120b.
  • the current flowing through the selected data line at the time of reading the selected memory cell in the high resistance state becomes the maximum state depending on the distribution pattern of the electric resistance state of the other non-selected memory cells.
  • the first current state is realized and functions as a first reference current generation circuit.
  • the current flowing through the selected data line at the time of reading the selected memory cell in the low resistance state becomes the minimum state depending on the distribution pattern of the electric resistance state of the other non-selected memory cells.
  • a two-current state is realized and functions as a second reference current generation circuit.
  • the magnitude of the sneak current changes depending on the write data.
  • a high-resistance memory cell in a position where rows and columns made of high resistance are crossed as in pattern A shown in FIG. 19A is read, the sneak current becomes the largest and the read current becomes the largest.
  • a low resistance memory cell at a position where a row and a column in which the low resistance memory cells are distributed is crossed, the read current becomes the smallest.
  • a high resistance state writing pattern (pattern A) that is considered to have the maximum current flowing through the selected data line and a low resistance state writing pattern (pattern C) that is considered to be the minimum state are prepared in advance.
  • a stable read operation can be realized by detecting the resistance state of the selected memory cell with reference to the intermediate state.
  • a filament forming operation called forming As disclosed in Patent Document 2, in a resistance change type memory element, it is necessary to perform a filament forming operation called forming at least once after manufacturing. As a result of forming, a reversible resistance change operation becomes possible. .
  • the resistance value of the resistance change memory element in the initial state before forming is in a higher resistance state (hereinafter referred to as an ultra-high resistance state) than in a normal high resistance state. Then, while monitoring the resistance value of the target memory cell, a predetermined forming pulse is appropriately applied to the target memory cell according to the resistance state.
  • the sneak current gradually increases.
  • the amount of sneak current that changes sequentially is determined as the current when the memory cell is formed. It is necessary to make a distinction and form determination. However, it is difficult to distinguish such currents, and it is difficult to realize stable forming.
  • Patent Document 3 discloses a means for detecting a leakage current at the time of forming in a cross-point type semiconductor memory device and supplying a compensation current corresponding to the leakage current to execute an accurate forming operation.
  • the leakage current here is a current that flows in the selected memory cell in the ultra-high resistance state in which forming is performed, and a sneak current that flows in the unselected memory cell is not particularly shown.
  • the present inventor has arrived at the present invention as a result of earnestly examining a cross-point type nonvolatile memory device capable of performing more accurate forming under the influence of a sneak current and a driving method thereof.
  • the above description helps to understand the embodiment of the present invention described below, and the present invention is not limited to this.
  • a cross-point type nonvolatile memory device includes a plurality of word lines formed in parallel to each other in a first plane and parallel to each other in a second plane parallel to the first plane. And a plurality of bit lines formed to three-dimensionally intersect with the plurality of word lines, and a three-dimensional intersection of the plurality of word lines and the plurality of bit lines, the first resistance state and the first
  • a cross-point memory cell array in which memory cells each including a resistance change element having two resistance states, ie, a second resistance state having a resistance value lower than that of the first resistance state, are arranged in a matrix, and one of the word lines
  • a word line selector for selecting a book, a bit line selector for selecting one of the bit lines, and the bit line selector and the word line selector to select the bit line and the word line.
  • a write circuit for supplying a write current or a write voltage for changing a resistance state of a resistance change element of the selected memory cell to the memory cell selected in step (a), and the selected for the selected memory cell.
  • a sense amplifier circuit that supplies a load current for reading the resistance state of the resistance change element of the memory cell, and a control circuit that controls the sense amplifier circuit and the write circuit, wherein the control circuit includes the write current or The magnitude and / or location of at least one of the write voltage and the load current in the memory cell other than the selected memory cell in the cross-point memory cell array in which the variable resistance element is in the second resistance state It changes according to.
  • the resistance change element is in the second resistance state
  • B a memory cell other than the selected memory cell among the memory cells connected to the selected word line, in which the resistance change element is in the second resistance state.
  • a memory cell is used, and the control circuit connects at least one of the write current or the write voltage and the load current to a word line connected to the first memory cell and to the second memory cell. It may be changed in proportion to the number of the memory cells in the second resistance state among the memory cells at the intersections with the bit lines.
  • the variable resistance element is in the first resistance state in an initial state after formation, and when forming is performed, the initial state is changed to a low resistance state and a high resistance state having a higher resistance value than the low resistance state.
  • the second resistance state that can be reversibly changed is entered, and the write current or the write voltage is a forming pulse for performing the forming on the resistance change element of the selected memory cell, and the load current May be a current for confirming that the resistance change element of the selected memory cell is in the second resistance state by supplying the forming pulse.
  • the resistance change element reversibly changes between the first resistance state and the second resistance state, and the write current or the write voltage is applied to the resistance change element of the selected memory cell.
  • An electrical signal that reversibly changes between the first resistance state and the second resistance state, and the load current is determined by the resistance change element of the selected memory cell and the first resistance state. It may be a current for confirming which of the second resistance states it is.
  • the memory cell may be configured by connecting a diode element made of nitrogen-deficient silicon nitride and the resistance change element in series.
  • the load current (reading current) for forming determination is changed corresponding to the number and location of the memory cells in which the variable resistance element is in the low resistance state, that is, corresponding to the number of sneak current paths. Therefore, the load current can be supplied to the selected memory cell while compensating for an appropriate amount of sneak current. As a result, in the forming process performed on the selected memory cell in the initial state, it is possible to determine the forming of the selected memory cell by eliminating the influence of the sneak current, so that stable forming can be realized. it can.
  • the forming pulse can be supplied to the selected memory cell with an appropriate amount of sneak current.
  • the forming process it is possible to perform the formation of the selected memory cell while eliminating the influence of the sneak current, and thus stable forming can be realized.
  • the electrical signal is selected by adding an appropriate amount of sneak current. Can be supplied to the cell. As a result, the resistance of the selected memory cell can be changed by eliminating the influence of the sneak current, so that stable information writing can be realized.
  • the load current (readout current) for reading the resistance state of the variable resistance element is changed in accordance with the number of sneak current paths, the load signal can be supplied to the selected memory cell with an appropriate amount of sneak current. it can. As a result, it is possible to determine the resistance state of the selected memory cell by eliminating the influence of the sneak current, so that stable information reading can be realized.
  • the control circuit performs the change on the load current, and the sense amplifier circuit selectively switches and supplies a load current having a different amount of current to the selected bit line as the changed load current.
  • a load current source that outputs a first logic value when the amount of current flowing into the selected bit line is greater than a reference current amount; and a second logic value when the amount is less than the reference current amount. It may be output.
  • the sense amplifier circuit compares the voltage of the selected bit line with a reference voltage, and outputs a second logic value when the voltage of the selected bit line is higher than the reference voltage. And a differential amplifier that outputs a first logical value when the voltage is lower than the reference voltage, and the sense amplifier circuit has a resistance change element of the selected memory cell in the second resistance state.
  • a first logic value is output, and when the variable resistance element of the selected memory cell is in the first resistance state, When the changed load current is supplied to the selected memory cell, the second logic value may be output.
  • the load current source includes a MOS transistor, and the cross-point type nonvolatile memory device is further electrically connected to a gate terminal of the MOS transistor, and selects a voltage having a different voltage value for the gate terminal.
  • a variable voltage source that is switched and supplied, wherein the load current source includes at least the first load current, the second load current, the first load current, and the second load current.
  • the third load current is selectively switched and supplied, and the control circuit supplies the second load current to the load current source when the second load current is supplied to the load current source.
  • the output current of the MOS transistor is larger than when the third load current is supplied, and the third load current is supplied to the load current source, the first load is supplied.
  • the voltage value of the variable voltage source may be adjusted so that the output current of the MOS transistor is greater than in the case of supplying a flow to the load current source.
  • the load current source includes a MOS transistor, and the cross-point type nonvolatile memory device is further electrically connected to a gate terminal of the MOS transistor, and a different voltage is selectively switched and supplied.
  • An external voltage application terminal, and the load current source includes at least a first load current, a second load current, and a third load current between the first load current and the second load current.
  • the control circuit selectively switches and supplies the load current, and the control circuit supplies the second load current to the load current source as compared with the case where the third load current is supplied to the load current source.
  • the first load current is supplied to the load current.
  • the voltage value to be supplied to an external voltage applying terminal may be adjusted so that the output current of the MOS transistor is greater than in the case of supply to the source.
  • the current drive capability of the load current source is increased until an appropriate amount of sneak current can be compensated in the state before forming, and the forming determination of the selected memory cell is performed by using the current drive capability.
  • the determination can be stabilized and stable forming can be realized.
  • the resistance change is determined by determining the resistance change of the selected memory cell using that current drive capability. This makes it possible to realize stable reading of information.
  • One embodiment of a method for driving a crosspoint nonvolatile memory device is a method for driving a crosspoint nonvolatile memory device, wherein the crosspoint nonvolatile memory device is within the first plane.
  • a plurality of word lines formed in parallel to each other, and a plurality of bit lines formed in parallel to each other and three-dimensionally intersecting with the plurality of word lines in a second plane parallel to the first plane;
  • a resistor that is provided at a solid intersection of the plurality of word lines and the plurality of bit lines and takes two resistance states, a first resistance state and a second resistance state having a resistance value lower than that of the first resistance state.
  • a cross-point memory cell array in which memory cells including change elements are arranged in a matrix, a word line selector that selects one of the word lines, and one of the bit lines are selected.
  • a bit line selector ; and a resistance change element of the selected memory cell with respect to the memory cell selected by selecting the bit line and the word line by the bit line selector and the word line selector.
  • a write circuit for supplying a write current or a write voltage for changing the resistance state, and a sense amplifier for supplying a load current for reading the resistance state of the resistance change element of the selected memory cell to the selected memory cell
  • the number of memory cells other than the cell in which the variable resistance element is in the second resistance state Characterized in that it comprises a first step of changing depending on the location.
  • a memory cell other than the selected memory cell among the memory cells connected to the selected bit line, the resistance change element is in the second resistance state
  • B Among the memory cells connected to the selected word line, a memory cell other than the selected memory cell in which the variable resistance element is in the second resistance state is used as the second memory cell.
  • a value of at least one of the write current or the write voltage and the load current is applied to the word line connected to the first memory cell and the second memory cell. You may change in proportion to the number of the memory cells in the second resistance state among the memory cells at the intersections with the connected bit lines.
  • the sense amplifier circuit includes a load current source that selectively switches and supplies a load current having a different amount of current to the selected bit line, and a current amount flowing into the selected bit line is a reference current.
  • a first logic value is output if greater than the amount, a second logic value is output if less than the reference current amount, and the load current is changed in the first step, and the selection is performed.
  • a fourth step of reading the resistance state of the variable resistance element of the selected memory cell and in the fourth step, when the output of the sense amplifier circuit is the first logic value, When it is determined that the resistance state of the resistance change element of the selected memory cell has changed, the supply of the write current or the write voltage is terminated, and the output of the sense amplifier circuit is the second logic value, It may be determined that the resistance state of the resistance change element of the selected memory cell has not changed, and the third step may be executed again.
  • the sense amplifier circuit has a load current source, and outputs a first logical value when the amount of current flowing into the selected bit line is larger than a reference current amount, and is smaller than the reference current amount.
  • a second logical value is output, and in the first step, the write current or the write voltage is changed, the load current is supplied to the selected memory cell, and the sense amplifier circuit A second step of confirming that the output of the second logic value is the second logical value, and a second step of supplying the changed write current or write voltage to the selected memory cell after the second step.
  • the load current is supplied to the selected memory cell, and the resistance state of the resistance change element of the selected memory cell is read.
  • the fourth step if the output of the sense amplifier circuit is the first logic value, it is determined that the resistance state of the resistance change element of the selected memory cell has changed, When supply of the write current or write voltage after the change is finished and the output of the sense amplifier circuit is the second logical value, the resistance state of the resistance change element of the selected memory cell is not changed. And the third step may be executed again.
  • the variable resistance element is in the first resistance state in the initial state after formation, and when forming is performed, the low resistance state and the high resistance state having a higher resistance value than the low resistance state from the initial state.
  • the second resistance state that can be reversibly changed between the write current and the write voltage is a forming pulse that performs the forming on the resistance change element of the selected memory cell.
  • the load current may be a current for confirming that the resistance change element of the selected memory cell is in the second resistance state by supplying the forming pulse.
  • the resistance change element reversibly changes between the first resistance state and the second resistance state, and the write current or the write voltage is the resistance change element of the selected memory cell.
  • the load signal is an electrical signal that reversibly changes between the first resistance state and the second resistance state
  • the load current is determined by the resistance change element of the selected memory cell. It may be a current for checking whether the current state or the second resistance state is present.
  • the memory cell may be configured by connecting a diode element having a nitrogen-deficient silicon nitride film and the resistance change element in series.
  • stable forming can be realized.
  • stable writing and reading of information can be realized.
  • the number of memory cells constituting the memory cell array is shown as a schematic one that is easy to show for easy understanding of the principle. The effect does not change.
  • FIG. 1A is a circuit diagram showing a configuration of a cross-point type nonvolatile memory device 100 according to an embodiment of the present invention.
  • the nonvolatile memory device 100 includes a plurality of word lines 3 formed in parallel to each other in a first plane, and a plurality of word lines 3 in parallel to each other in a second plane parallel to the first plane.
  • a plurality of bit lines 4 formed so as to cross three-dimensionally, a plurality of word lines 3 and a plurality of bit lines 4 are provided at three-dimensional intersections.
  • a resistance change element having two resistance states that is, an ultrahigh resistance state as a first resistance state and a high resistance state or a low resistance state as a second resistance state having a resistance value lower than that of the ultrahigh resistance state.
  • a memory cell array (cross-point memory cell array) 1 in which the configured memory cells 2 are arranged in a matrix is provided.
  • a row selection circuit 5 that is a word line selector that selects one of the word lines 3 and a column selection circuit 6 that is a bit line selector that selects one of the bit lines 4 are provided. Further, a write operation for changing the resistance state of the resistance change element of the selected memory cell 2 to the selected memory cell 2 by selecting the bit line 4 and the word line 3 by the row selection circuit 5 and the column selection circuit 6.
  • a write circuit 15 for supplying a forming pulse as a current, and a sense amplifier for supplying a load current as a read current for reading the resistance state of the resistance change element of the selected memory cell 2 to the selected memory cell 2
  • a circuit (SA) 7 and a control circuit 18 for controlling the sense amplifier circuit 7 and the write circuit 15 are provided.
  • the control circuit 18 determines the magnitude (absolute value) of at least one of the forming pulse and the load current so that the resistance change element in the memory cell 2 other than the selected memory cell 2 in the memory cell array 1 is in the second resistance state. Change according to the number and location of things (high resistance state or low resistance state).
  • memory cells 2 other than the selected memory cell 2 among the memory cells 2 connected to the selected bit line 4, in which the variable resistance element is in the second resistance state are defined as a second memory cell.
  • the control circuit 18 determines the magnitude of at least one of the forming pulse and the load current at the intersection of the word line 3 connected to the first memory cell and the bit line 4 connected to the second memory cell.
  • the memory cell 2 is changed in proportion to the number of the memory cells 2 in the second resistance state (number of sneak current paths), and increases as the number of sneak current paths increases.
  • the resistance change element is in an extremely high resistance state in the initial state after formation, and when forming is performed, the resistance change element reversibly changes from the initial state to a low resistance state and a high resistance state having a higher resistance value than the low resistance state. Becomes a second resistance state.
  • the forming pulse is a pulse for forming the resistance change element of the selected memory cell 2, and the load current is supplied from the resistance pulse of the selected memory cell 2 when the resistance change element of the selected memory cell 2 is brought into an ultrahigh resistance state. This current is supplied as a read current to the selected memory cell 2 in order to confirm that the high resistance state or the low resistance state has been entered.
  • the control circuit 18 changes the load current as described above, and the sense amplifier circuit 7 selectively supplies a load current having a different amount of current to the selected bit line 4 as a changed load current.
  • the sneak current compensation load current supply unit 8 is provided. When the amount of current flowing into the selected bit line 4 is greater than the reference current amount, the sneak current compensation load current supply unit 8 outputs the “L” level as the first logical value, and the reference current amount When the number is small, the 'H' level is output as the second logical value.
  • the control circuit 18 wraps around to a predetermined current amount at which the output of the sense amplifier circuit 7 becomes the “H” level before the forming pulse is applied to the selected memory cell 2.
  • the load current supply unit 8 for sneak current compensation is supplied with a predetermined amount of load current, and the output of the sense amplifier circuit 7 is “L”. Until a level is reached, a forming pulse is applied to a predetermined memory cell 2.
  • the sense amplifier circuit 7 compares the voltage of the bit line 4 selected by the column selection circuit 6 with a reference voltage (comparison voltage REF), and the voltage of the bit line 4 selected by the column selection circuit 6 is the reference voltage.
  • the differential amplifier 14 outputs “H” level when the voltage is higher, and outputs “L” level when the voltage is lower than the reference voltage.
  • the sense amplifier circuit 7 outputs an 'L' level when a predetermined load current after change is supplied to the selected memory cell 2 when the variable resistance element of the selected memory cell 2 is in the second resistance state. Then, when the resistance change element of the selected memory cell 2 is in the first ultrahigh resistance state, if a predetermined load current after the change is supplied to the selected memory cell 2, an “H” level is output.
  • the sneak current compensation load current supply unit 8 selectively switches between the first load current and the second load current larger than the first load current and supplies the first bit current 4 to the selected bit line 4.
  • the sense amplifier circuit 7 wraps around before a forming pulse is applied to the predetermined memory cell 2.
  • the load current of the load current supply unit 8 for current compensation is either the first load current or the second load current
  • the “H” level is output.
  • the sense amplifier circuit 7 selects the predetermined memory cell 2 when the predetermined memory cell 2 is selected.
  • the load current of the sneak current compensation load current supply unit 8 is the first load current
  • the output is 'L'
  • the load current is the second load current
  • the output is 'H'. Output level.
  • the sneak current compensation load current supply unit 8 includes a P-type MOS transistor 8b.
  • the nonvolatile memory device 100 further includes a variable voltage source 16 that is connected to the gate terminal of the P-type MOS transistor 8b and selectively supplies voltages having different voltage values to the gate terminal of the P-type MOS transistor 8b.
  • the sneak current compensation load current supply unit 8 selectively selects at least the first load current, the second load current, and the third load current between the first load current and the second load current. Switch to supply.
  • the control circuit 18 supplies the second load current to the sneak current compensation load current supply unit 8
  • the control circuit 18 compares the third load current to the sneak current compensation load current supply unit 8 in comparison with the P-type MOS.
  • the first load current is supplied to the sneak current compensation load current supply unit 8.
  • the voltage value of the variable voltage source 16 is adjusted so that the output current of the P-type MOS transistor 8b becomes larger than the case.
  • the nonvolatile memory device 100 includes a memory cell array (cross point memory cell array) 1, a row selection circuit 5, a column selection circuit 6, a sense amplifier circuit 7, a write circuit 15, variable voltage sources 16 and 17,
  • the control circuit 18 and a storage unit (memory) 30 are included.
  • the storage unit 30 may be provided in a separate chip from the nonvolatile storage device 100 or may be provided in the control circuit 18.
  • cross-point type memory cells 2 provided at each intersection of the word line 3 and the bit line 4 are arranged in a matrix.
  • the memory cell array 1 is simplified to a 4 ⁇ 4 array. Further, the positions of the memory cells 2 are expressed by matrix symbols M11 to M44 corresponding to the arrangement locations of the memory cells 2. Further, in the following description, even when there is no matrix symbol notation in the memory cell array 1 of the corresponding figure, the explanation is made corresponding to the matrix symbol of FIG. 1A.
  • the row selection circuit 5 selects and controls one of the plurality of word lines 3, and the column selection circuit 6 selects and controls one of the plurality of bit lines 4.
  • the sense amplifier circuit 7 outputs either a logical value of data “1” or data “0” as a determination signal SO according to the amount of current flowing through the bit line selected by the column selection circuit 6. To do.
  • a sneak current compensation load current supply unit 8 a read current detection load current supply unit 9, a data “0” verify load current supply unit 10, and a data “1” verify load current supply unit 11. are connected in parallel.
  • the four load current supply units are connected to the column selection circuit 6 via the clamping N-type MOS transistor (bit line clamp transistor) 12 and are connected to one input terminal of the differential amplifier 14.
  • the sneak current compensation load current supply unit 8 is a current source having a variable current output amount composed of a P-type MOS transistor 8a and a P-type MOS transistor 8b connected in series. Connected to the drain. A selection signal NS for instructing selection or non-selection of the sneak current compensation load current supply unit 8 is supplied to the gate of the P-type MOS transistor 8a. On the other hand, the load current control voltage LA (M) (M is a natural number) is supplied to the gate of the P-type MOS transistor 8b so that the current output amount of the wraparound current compensation load current supply unit 8 can be adjusted by the voltage value. Has been.
  • the load current supply unit 9 for detecting the read current is a current source having a variable current output composed of a P-type MOS transistor 9a and a P-type MOS transistor 9b connected in series. Connected to the drain. A selection signal N01 for instructing selection or non-selection of the read current detection load current supply unit 9 is supplied to the gate of the P-type MOS transistor 9a.
  • the load current control voltage LB (N) (N is a natural number) is supplied to the gate of the P-type MOS transistor 9b so that the current output amount of the read current detection load current supply unit 9 can be adjusted by the voltage value. Has been.
  • the data “0” verify load current supply unit 10 is a current source having a variable current output amount composed of a P-type MOS transistor 10a and a P-type MOS transistor 10b connected in series, and a clamp N-type MOS transistor. 12 drains.
  • a selection signal N0 is supplied to the gate of the P-type MOS transistor 10a to instruct selection or non-selection of the load load supply unit 10 for verifying data “0”.
  • the load current control voltage LB (N) is supplied to the gate of the P-type MOS transistor 10b so that the current output amount of the data “0” verification load current supply unit 10 can be adjusted by the voltage value. .
  • the data “1” verify load current supply unit 11 is a current source having a variable current output amount, which is composed of a P-type MOS transistor 11 a and a P-type MOS transistor 11 b connected in series. 12 drains.
  • a selection signal N1 for instructing selection or non-selection of the data “1” verification load current supply unit 11 is supplied to the gate of the P-type MOS transistor 11a.
  • the load current control voltage LB (N) is supplied to the gate of the P-type MOS transistor 11b so that the current output amount of the data “1” verification load current supply unit 11 can be adjusted by the voltage value. .
  • the clamp voltage control circuit 13 has an output connected to the gate of the clamping N-type MOS transistor 12, and functions to suppress the voltage of the bit line selected by the column selection circuit 6 to a predetermined voltage or lower in the read operation.
  • the differential amplifier 14 has two input terminals.
  • the contact SEN between the four load current supply units and the clamping N-type MOS transistor 12 is a first input, and the comparison voltage REF set to a predetermined voltage is the first. 2 and the output is SO.
  • the output SO of the differential amplifier 14 becomes the output of the sense amplifier circuit 7.
  • the pulse voltage source Vw (M) supplies the write circuit 15 with a predetermined pulse voltage instructed by the control circuit 18.
  • the pulse voltage source Vw (M) may be provided with a power supply circuit inside the nonvolatile memory device 100 to generate a pulse voltage using a voltage generated by the power source circuit, or external to the nonvolatile memory device 100.
  • a pulse voltage may be generated using a voltage supplied more directly.
  • the write circuit 15 is connected to either or both of the column selection circuit 6 and the row selection circuit 5 (the case of connection to the row selection circuit 5 is not shown in FIG. 1A).
  • a write pulse at the time of writing and a forming pulse at the time of forming the memory cell 2 are supplied to either or both of the column selection circuit 6 and the row selection circuit 5.
  • the write circuit 15 generates a write pulse (write voltage or write current) by adjusting the pulse voltage Vw (M) from the pulse voltage source Vw (M), and generates a write pulse between the column selection circuit 6 and the row selection circuit 5. Supply to either or both.
  • the write circuit 15 includes a transistor or the like in which a voltage supplied from a pulse voltage source Vw (M) is applied to the source and a drain is connected to the memory cell array 1, and a voltage from the pulse voltage source Vw (M). In response to this, a different write voltage is supplied to the memory cell array 1.
  • variable voltage source 16 outputs a predetermined load current control voltage LA (M) indicated by the control circuit 18.
  • variable voltage source 17 outputs a predetermined load current control voltage LB (N) indicated by the control circuit 18.
  • the control circuit 18 controls the pulse voltage source Vw (M) (write circuit 15), the variable voltage sources 16 and 17, and instructs the selection of the output voltage.
  • the storage unit 30 stores a table indicating the number of sneak current paths when each memory cell 2 to be formed is selected in the forming of the memory cell array 1.
  • the control circuit 18 changes the forming pulse and the load current for each memory cell 2 to be formed so that at least one of the optimal forming pulse and the load current is supplied based on the table of the storage unit 30. Specifically, the control circuit 18 supplies the forming target memory cell 2 with a forming pulse and a load current proportional to the number of sneak current paths associated with the forming target memory cell 2 in the table.
  • the storage unit 30 may store a plurality of tables corresponding to the forming order.
  • 1B and 1C are circuit diagrams showing an example of the configuration of the variable voltage sources 16 and 17.
  • variable voltage source 16 As shown in FIG. 1B, in the variable voltage source 16, six fixed resistance elements 19 are connected in series between the power supply unit and the ground unit.
  • the variable voltage source 16 has a load current control voltage at one point of each contact LA (1), LA (2), LA (3), LA (4), LA (5), LA (6), LA (7). It selects with the selection switch 20, and outputs as load current control voltage LA (M).
  • variable voltage source 17 includes six fixed resistance elements 19 connected in series between the power supply unit and the ground unit.
  • the variable voltage source 17 has a load current control voltage at one point of each contact LB (1), LB (2), LB (3), LB (4), LB (5), LB (6), LB (7). It selects with the selection switch 20, and outputs as load current control voltage LB (N).
  • variable voltage sources 16 and 17 are configured by a serial body of fixed resistance elements 19 and are configured to supply an equally divided voltage, but may be configured to be supplied by weighted voltage division. Good.
  • a transistor may be used instead of the fixed resistance element 19. Needless to say, other variable voltage supply means that are generally known may be used.
  • FIG. 2A is a circuit diagram showing a configuration of the memory cell 2.
  • the resistance change element 2a and the diode element 2b are connected in series.
  • FIG. 2B is a sectional view showing an example of a sectional structure of the memory cell 2.
  • the memory cell 2 is composed of a laminated body of a resistance change element 2a and a diode element 2b.
  • the diode element 2b is formed in an MSM structure in which the semiconductor layer 23 is sandwiched between the first electrode 22 and the second electrode 24, and the resistance change element 2a shares the second electrode 24 of the diode element 2b as a lower electrode, on which The first variable resistance layer 25, the second variable resistance layer 26, and a third electrode 27 as an upper electrode are formed.
  • the resistance change element 2 a and the diode element 2 b are covered with an insulating layer 29.
  • the first electrode 22 is connected to the word line 3 through the first via 21, and the third electrode 27 is connected to the bit line 4 through the second via 28.
  • Nitrogen-deficient silicon nitride (SiN x ) is used as the material for the semiconductor layer 23.
  • the nitrogen-deficient silicon nitride refers to a silicon nitride having a lower nitrogen content than Si 3 N 4, which is a silicon nitride having a stoichiometric composition, and the nitrogen-deficient silicon nitride is semiconductor-like. Show properties.
  • TaN tantalum nitride
  • TiN titanium nitride
  • W tungsten
  • TaN having a thickness of 50 nm is used.
  • a noble metal such as Pt (platinum), Ir (iridium) and Pd (palladium) or an alloy thereof can be used.
  • Ir having a film thickness of 50 nm is used.
  • the resistance change element 2 a includes a second resistance change layer 25 and a second resistance change layer 26 disposed between the second electrode 24, the third electrode 27, and the second electrode 24 and the third electrode 27. Configured.
  • the first resistance change layer 25 and the second resistance change layer 26 are collectively referred to as a resistance change layer.
  • the resistance change layer is a layer whose resistance value reversibly changes based on an electrical signal applied between the second electrode 24 and the third electrode 27. For example, it is a layer that reversibly transitions between a high resistance state and a low resistance state according to the polarity of the voltage applied between the second electrode 24 and the third electrode 27.
  • the resistance change layer is configured by stacking at least two layers, a first resistance change layer 25 connected to the second electrode 24 and a second resistance change layer 26 connected to the third electrode 27.
  • the first resistance change layer 25 is composed of an oxygen-deficient first metal oxide
  • the second resistance change layer 26 is a second metal oxide having a lower degree of oxygen deficiency than the first metal oxide. It consists of things.
  • a small local region is formed in which the degree of oxygen deficiency reversibly changes in accordance with the application of an electric pulse.
  • the local region is considered to include a filament composed of oxygen defect sites.
  • Oxygen deficiency refers to an oxide having a stoichiometric composition (the stoichiometric composition having the highest resistance value in the case where there are a plurality of stoichiometric compositions) in a metal oxide. Is the ratio of oxygen deficiency to the amount of oxygen constituting. A metal oxide having a stoichiometric composition is more stable and has a higher resistance value than a metal oxide having another composition.
  • the oxide having the stoichiometric composition according to the above definition is Ta 2 O 5 , and can be expressed as TaO 2.5 .
  • the oxygen excess metal oxide has a negative oxygen deficiency.
  • the oxygen deficiency is described as including a positive value, 0, and a negative value.
  • An oxide with a low degree of oxygen deficiency has a high resistance value because it is closer to a stoichiometric oxide, and an oxide with a high degree of oxygen deficiency has a low resistance value because it is closer to the metal constituting the oxide.
  • Oxygen content is the ratio of oxygen atoms to the total number of atoms.
  • the oxygen content of Ta 2 O 5 is the ratio of oxygen atoms to the total number of atoms (O / (Ta + O)), which is 71.4 atm%. Therefore, the oxygen-deficient tantalum oxide has an oxygen content greater than 0 and less than 71.4 atm%.
  • the oxygen content has a corresponding relationship with the degree of oxygen deficiency. That is, when the oxygen content of the second metal oxide is greater than the oxygen content of the first metal oxide, the oxygen deficiency of the second metal oxide is greater than the oxygen deficiency of the first metal oxide. small.
  • the composition of the first metal oxide is TaO x
  • x is 0.8 or more and 1.9 or less
  • the second metal oxide is composed of
  • the resistance value of the variable resistance layer can be stably changed at high speed.
  • the thickness of the second metal oxide may be 1 nm or more and 8 nm or less.
  • the metal constituting the resistance change layer may be a metal other than tantalum.
  • a metal constituting the variable resistance layer a transition metal or aluminum (Al) can be used.
  • the transition metal tantalum (Ta), titanium (Ti), hafnium (Hf), zirconium (Zr), niobium (Nb), tungsten (W), nickel (Ni), or the like can be used. Since transition metals can take a plurality of oxidation states, different resistance states can be realized by oxidation-reduction reactions.
  • the composition of the first metal oxide when used, when the composition of the first metal oxide is HfO x , x is 0.9 or more and 1.6 or less, and the composition of the second metal oxide is HfO y When y is larger than the value of x, the resistance value of the resistance change layer can be stably changed at high speed.
  • the thickness of the second metal oxide may be 3 to 4 nm.
  • the composition of the first metal oxide is ZrO x
  • x is 0.9 or more and 1.4 or less
  • the composition of the second metal oxide is ZrO y
  • the resistance value of the resistance change layer can be stably changed at high speed.
  • the thickness of the second metal oxide may be 1 to 5 nm.
  • the first metal constituting the first metal oxide to be the first resistance change layer 25 is different from the second metal constituting the second metal oxide to be the second resistance change layer 26.
  • a metal may be used.
  • the second metal oxide may have a lower degree of oxygen deficiency than the first metal oxide, that is, may have a higher resistance.
  • the standard electrode potential of the second metal is: It may be lower than the standard electrode potential of the first metal.
  • the standard electrode potential represents a characteristic that the higher the value is, the more difficult it is to oxidize. Thereby, an oxidation-reduction reaction easily occurs in the second metal oxide having a relatively low standard electrode potential.
  • the resistance change phenomenon is caused by a change in the filament (conducting path) caused by an oxidation-reduction reaction in a minute local region formed in the second metal oxide having a high resistance. Degree) is considered to change.
  • metal oxide Al 2 O 3
  • Al 2 O 3 aluminum oxide
  • oxygen-deficient tantalum oxide (TaO x ) may be used for the first metal oxide
  • aluminum oxide (Al 2 O 3 ) may be used for the second metal oxide.
  • the resistance change phenomenon in the variable resistance layer of the laminated structure is that a redox reaction occurs in a small local region formed in the second metal oxide having a high resistance, and a filament (conductive path) in the local region. It is considered that the resistance value is changed by changing.
  • the third electrode 27 connected to the second metal oxide having a smaller oxygen deficiency constitutes a second metal oxide such as platinum (Pt), iridium (Ir), palladium (Pd), etc.
  • the standard electrode potential is made of a material higher than that of the material constituting the metal and the second electrode 24.
  • the second electrode 24 connected to the first metal oxide having a higher degree of oxygen deficiency is, for example, tungsten (W), nickel (Ni), tantalum (Ta), titanium (Ti), aluminum (Al ), Tantalum nitride (TaN), titanium nitride (TiN), or the like, the standard electrode potential may be made of a material lower than that of the metal constituting the first metal oxide.
  • the standard electrode potential represents a characteristic that the higher the value is, the more difficult it is to oxidize.
  • the standard electrode potential V2 of the third electrode 27, the standard electrode potential Vr2 of the metal constituting the second metal oxide, the standard electrode potential Vr1 of the metal constituting the first metal oxide, and the standard of the second electrode 24 The relationship of Vr2 ⁇ V2 and V1 ⁇ V2 may be satisfied between the electrode potential V1. Furthermore, V2> Vr2 and Vr1 ⁇ V1 may be satisfied.
  • the configuration of the memory cell 2 is not limited to the configuration of FIG. 2B, and may be other configurations as long as the equivalent circuit of FIG. 2A can be realized.
  • FIG. 2C is a diagram showing a VI curve of resistance change of the memory cell 2.
  • the voltage direction in which the word line 3 becomes high voltage with respect to the bit line 4 corresponds to the negative voltage side
  • the voltage direction in which the bit line 4 becomes high voltage with respect to the word line 3 corresponds to the positive voltage side. is doing.
  • the memory cell 2 transitions from the high resistance state to the low resistance state in the negative voltage region between point C and point A, and conversely, from the low resistance state to the high resistance state in the positive voltage region exceeding point D to point B. Bidirectional resistance change operation to transition to.
  • a transition from the high-resistance state to the low-resistance state is made by applying a negative voltage with low resistance (LR), and a transition from the low-resistance state to the high-resistance state is made by applying a positive voltage with high resistance (HR).
  • LR negative voltage with low resistance
  • HR positive voltage with high resistance
  • the reversible resistance changing operation shown in FIG. 2C can be started by performing an operation called forming after forming the memory cell 2.
  • an operation called forming after forming the memory cell 2 For example, an example of the forming operation described in Patent Document 2 will be described.
  • FIG. 3A is a circuit diagram showing a configuration of an evaluation element used for measurement.
  • variable resistance element 2a having the same structure as that of FIG. 2B and a 1.5 k ⁇ fixed resistance element are connected in series.
  • FIG. 3B is a diagram showing the transition of the resistance value for the three evaluation elements when a forming pulse is applied to the three evaluation elements of FIG. 3A.
  • the evaluation element varies from an ultrahigh resistance state (first resistance state) of several tens of M ⁇ to a high resistance state (first state) of several tens of k ⁇ . 2 resistance state).
  • This reduced resistance state corresponds to the state where the forming is performed.
  • the number of pulse applications that complete the forming differs depending on the resistance change element. However, if a state in which the resistance value is greatly reduced as compared with the initial state is captured and the forming is terminated there, there is no waste and good forming can be performed.
  • FIG. 4A is a diagram showing in detail the configuration of the memory cell array 1 shown in FIG. 1A.
  • each of the word lines 3 is indicated as WL1 to WL4 for easy understanding of the explanation of the selection line.
  • each of the bit lines 4 is denoted by BL1 to BL4.
  • WL3 and BL3 are selection lines, that is, a selection word line and a selection bit line, WL3 and BL3 are illustrated by bold lines.
  • the specific operation of selecting WL3 and BL3 is to apply a predetermined voltage difference between WL3 and BL3 to cause a current to flow through the memory cell 2 where WL3 and BL3 intersect, and to the other word lines 3 and bit lines 4 Is a floating state.
  • a white circle indicates a memory cell in a state before forming
  • a black circle indicates a memory cell in a state after forming
  • a hatched circle indicates a selected memory cell (M33 in FIG. 4A). This is the same in the following description.
  • FIG. 4B is an expansion of the memory cell array 1 of FIG. 4A in an equivalent circuit diagram.
  • the selected memory cell 2 (M33) is connected between the bit line 4 (BL3) and the word line 3 (WL3).
  • the memory cell 2 (M13) having one end connected to the bit line 4 (BL3) is connected to the word line 3 (WL1) at the other end, and is further connected to the bit line via the memory cell 2 (M11). 4 (BL1) and connected to the word line 3 (WL3) via the memory cell 2 (M31). Therefore, a non-selected memory in which the bit line 4 (BL3) and the word line 3 (WL3) are in a three-stage serial relationship, such as memory cell 2 (M13) -memory cell 2 (M11) -memory cell 2 (M31).
  • a current path connected via the cell 2, that is, a sneak path is formed.
  • FIG. 4C shows an equivalent circuit obtained by degenerating the equivalent circuit shown in FIG. 4B when the resistances of the memory cells 2 other than the selected memory cell 2 (M33) are in the same state.
  • the resistance states of the memory cells 2 other than the selected memory cell 2 (M33) are the same. Therefore, as shown in FIG. 4C, the sneak path through the non-selected memory cell 2 in the three-stage serial relationship is such that three memory cells 2 are connected in parallel in the upper stage and the memory cell 2 in the middle stage. Are connected in parallel (the product of the number of the upper stage portion and the number of the lower stage portion), and the memory cell 2 is connected in parallel to the lower stage portion.
  • FIG. 5A shows a case where the memory cell 2 (M33) is selected and formed in the same manner as shown in FIG. 4A.
  • FIG. 5A shows that the memory cell 2 (M13) and the memory cell 2 (M23) connected to the selected bit line 4 (BL3) and the memory cell 2 (M31) connected to the selected word line 3 (WL3) and
  • the memory cell 2 (M32) is assumed to be already formed as shown by a black circle. On the other hand, it is assumed that the memory cells 2 other than those indicated by black circles are not formed.
  • FIG. 5B shows an equivalent circuit diagram of FIG. 5A.
  • the connection relationship in FIG. 5B has already been described with reference to FIG.
  • the memory cells 2 in the state before forming are connected to the middle stage.
  • the memory cell 2 before forming is in an extremely high resistance state, and therefore the sneak current is cut off at this middle stage, and no sneak current is generated in the state of FIG. 5A.
  • Such a state is defined as the number of sneak current paths being zero.
  • FIG. 5C shows a case where the memory cell 2 (M33) is selected and formed in the same manner as shown in FIG. 4A. However, FIG. 5C assumes a state in which the memory cell 2 (M11) is formed with respect to the state of FIG. 5A.
  • FIG. 5D shows an equivalent circuit diagram of FIG. 5C.
  • the memory cell 2 (M13) ⁇ the memory cell 2 (M11) ⁇ the memory cell 2 (M31)
  • One path is connected by the formed memory cell 2.
  • the sneak current is cut off because the memory cell 2 in the ultra high resistance state before forming is present in the upper, middle or lower stage. Such a state is defined as the number of sneak current paths being one.
  • FIG. 5E shows a case where the memory cell 2 (M33) is selected and formed in the same manner as shown in FIG. 4A. However, FIG. 5E assumes a state in which the memory cell 2 (M14) is formed instead of the memory cell 2 (M11) with respect to the state of FIG. 5C.
  • FIG. 5F shows an equivalent circuit diagram of FIG. 5E.
  • the memory cell 2 in the ultrahigh resistance state before forming is formed in the upper stage, the middle stage, or the lower stage. Therefore, the sneak current is cut off. Therefore, the number of sneak current paths is zero. That is, it can be seen that the number of memory cells 2 after forming is the same in the case of FIG. 5F and the case of FIG. 5C, but the number of sneak current paths changes depending on the arrangement location of the memory cells 2 after forming.
  • FIG. 5G shows a case where the memory cell 2 (M33) is selected and formed in the same manner as shown in FIG. 4A. However, FIG. 5G assumes a state in which the memory cell 2 (M12) is further formed with respect to the state in FIG. 5C.
  • FIG. 5H shows an equivalent circuit diagram of FIG. 5G.
  • the two paths of memory cell 2 (M13) -memory cell 2 (M12) -memory cell 2 (M32) are all connected by the formed memory cell 2.
  • the sneak current is cut off because the memory cell 2 in the ultra high resistance state before forming is present in the upper, middle or lower stage. Such a state is defined as the number of sneak current paths being two.
  • FIG. 5I shows a case where the memory cell 2 (M33) is selected and formed in the same manner as shown in FIG. 4A. However, FIG. 5I assumes that the memory cell 2 (M21) is further formed with respect to the state in FIG. 5G.
  • FIG. 5J shows an equivalent circuit diagram of FIG. 5I.
  • the three paths of memory cell 2 (M13) -memory cell 2 (M12) -memory cell 2 (M32), memory cell 2 (M23) -memory cell 2 (M21) -memory cell 2 (M31) are all formed.
  • the memory cells 2 are connected.
  • the sneak current is cut off because the memory cell 2 in the ultra high resistance state before forming is present in the upper, middle or lower stage. Such a state is defined as the number of sneak current paths being three.
  • FIG. 5K shows a case where the memory cell 2 (M33) is selected and formed in the same manner as shown in FIG. 4A. However, FIG. 5K assumes a state in which the memory cell 2 (M22) is further formed with respect to the state in FIG. 5I.
  • FIG. 5L shows an equivalent circuit diagram of FIG. 5K.
  • the sneak current is cut off because the memory cell 2 in the ultra high resistance state before forming is present in the upper, middle or lower stage. Such a state is defined as the number of sneak current paths being four.
  • the number of sneak current paths is determined by the unselected word line connected to the selected memory cell 2 (M13, M23) connected to the selected bit line and the formed word line connected to the selected word line.
  • Memory cell 2 memory cell surrounded by a broken line in FIGS. 5A, 5C, 5E, 5G, 5I, and 5K located at the intersection with the non-selected bit line to which the memory cell 2 (M31, M32) is connected 2 (M11, M12, M21, M22)) (corresponds to (matches) the number of formed memory cells 2).
  • FIG. 6 shows a generalization by expanding the memory cell array 1 of 4 rows and 4 columns to the memory cell array 101 of M rows and N columns. Since individual components of the memory cell array 101 are the same as those of the memory cell array 1, detailed description thereof is omitted.
  • only the selected word line 103 is displayed as the word line, only the selected bit line 104 is displayed as the bit line, and the display of the non-selected word line and the non-selected bit line is omitted.
  • the memory cells connected to other than the selected word line 103 or the selected bit line 104 are only formed memory cells, and the others are omitted.
  • FIG. 6 shows a case where the selected memory cell 102a at the intersection of the selected word line 103 and the selected bit line 104 is formed.
  • the selected word line 103 has n bits of formed memory cells
  • the selected bit line 104 has m bits of formed memory cells.
  • An area where an unselected bit line (not shown) and an unselected word line (not shown) connected to each of the formed memory cells intersect is defined as an intersection area 105, and A-bit forming is performed in the intersection area 105. It is assumed that the completed memory cell region 106a is included.
  • the formed memory cell region 106a in the intersection region 105 is expressed in a unit of m0 rows and n0 columns, but this is for simplifying the later explanation.
  • the formed memory cell area 106a may be composed of rows and columns of distributed memory cells.
  • a B-bit formed memory cell region 106 b may exist in a region that does not belong to the intersection region 105.
  • FIG. 7 shows a degenerated equivalent circuit diagram of the memory cell array 101 with M rows and N columns shown in FIG.
  • a three-stage sneak path is formed in the middle stage.
  • the upper stage is a m-bit memory cell connected to the selected bit line 104, and a formed word connected to the selected word line 103 via the memory cell in the intersection region 105.
  • the lower stage is composed of formed n-bit memory cells connected to the selected bit line 104 via the memory cells in the intersection region 105 among the formed n-bit memory cells connected to the selected word line 103. Is done.
  • the sneak current path through the formed memory cells other than the intersecting region 105 is either the upper stage or the lower stage of the sneak current path of the three-stage series non-selected memory cells shown in the equivalent circuit diagram of the memory cell array 101. Therefore, it does not contribute to the number of sneak current paths.
  • FIG. 8 shows the relationship between the number of sneak current paths and the sneak current value.
  • this sneak current value depends on the voltage applied between the selected bit line 104 and the selected word line 103. That is, since the sneak current value differs between the case where the selected memory cell 102a is read and the case where the forming operation is performed even if the number of sneak current paths is the same, the sneak current value corresponding to each operation is calculated. Needless to say.
  • FIG. 9A explains the concept when the present invention is applied to a forming operation (reading operation) for determining a forming state of a memory cell at the time of forming.
  • the load current source 208a corresponding to the read current detection load current supply unit 9 of the sense amplifier circuit 7 uses the load current IMr necessary for forming determination of the selected memory cell 102a to the memory cell array 101. Supply. Further, the load current source 208b corresponding to the sneak current compensation load current supply unit 8 of the sense amplifier circuit 7 supplies a current corresponding to the sneak current ISr flowing in the non-selected memory cell group 102b to the memory cell array 101 in parallel. These load current IMr and sneak current ISr constitute a final forming determination load current supplied to the memory cell to be formed.
  • the load current IMr is a current that allows the sensed amplifier circuit 7 to determine the formation of the selected memory cell 102a that has been formed in a state where there is no sneak current, and is a constant value regardless of the address of the selected memory cell 102a.
  • the sneak current ISr depends on the number m0 ⁇ n0 of sneak current paths included in the formed unselected memory cell group 102b, and acts as a noise component that inhibits the read operation.
  • the number of sneak current paths is determined based on the address path of the selected memory cell 102a to be formed (the order in which the memory cells to be formed are selected). It can be calculated in advance for each address 102a. Therefore, as shown in FIG. 8, from the relationship between the number of sneak current paths and the sneak current, the load current source 208b supplies a current corresponding to the sneak current ISr corresponding to the number of sneak current paths (for each selected memory cell 102a) each time. By flowing as compensation current, the influence of sneak current can be eliminated. As a result, the forming determination of the selected memory cell 102a to be formed can be performed stably.
  • the load current source 208a and the load current source 208b have been described as two separate load circuits. However, the load current source 208a and the load current source 208b are configured by one load circuit, and in accordance with the purpose shown in FIG. 9A, The load current (drive current) may be adjusted and supplied to the memory cell array 101.
  • FIG. 9B explains the concept when the present invention is applied to an applied pulse (forming pulse) during forming.
  • the write circuit 215a in the write circuit 15 supplies the memory cell array 101 with a forming current IMw necessary for forming the selected memory cell 102a. Further, the write circuit 215b supplies a current corresponding to the sneak current ISw flowing through the non-selected memory cell group 102b to the memory cell array 101 in parallel. These forming current IMw and sneak current ISw constitute the final forming current supplied to the memory cell to be formed. At this time, the forming current IMw is a current that can form the selected memory cell 102a in a state where there is no sneak current, and is a constant value regardless of the address of the selected memory cell 102a.
  • the sneak current ISw depends on the number m0 ⁇ n0 of sneak current paths included in the formed unselected memory cell group 102b, and reduces the forming current that flows to the selected memory cell 102a to be formed, thereby inhibiting the forming operation.
  • the number of sneak current paths is calculated in advance for each address of the selected memory cell 102a to be formed based on the address path of the selected memory cell 102a to be formed. Can do. Therefore, as shown in FIG. 8, from the relationship between the number of sneak current paths and the sneak current, the write circuit 215b generates a current corresponding to the sneak current ISw corresponding to the number of sneak current paths (for each selected memory cell 102a) each time. By flowing as compensation current, the influence of sneak current can be eliminated. As a result, stable forming of the selected memory cell 102a can be realized.
  • the write circuit 215a and the write circuit 215b are described as two separate two write circuits. However, the write circuit 215a and the write circuit 215b are configured by one write circuit and adjust the forming current of one write circuit according to the purpose shown in FIG. You may supply to the cell array 101.
  • FIG. 1 A block diagram illustrating an exemplary computing environment in accordance with the present disclosure.
  • FIGS. 10A and 10B show the forming address order (forming order) and the corresponding sneak path for each time for the 16-bit memory cells 2 arranged in the memory cell array 1 before forming after forming. Shows the number.
  • arrows indicate the flow of changing the memory cell 2 in which forming is performed.
  • the number of sneak current paths is denoted by a symbol P.
  • the memory cell 2 is scanned while sequentially switching the selected bit line in the word line direction (right direction) without switching the selected word line.
  • the word line scanning method in which the selected word line is switched next to () and the selected bit line is sequentially switched again in the word line direction is shown, but this is an example, and the present invention is not limited to this.
  • step S1 a predetermined voltage is applied to the word line 3 (WL1) and the bit line 4 (BL1) to form the memory cell 2 (M11). At this time, the number P of sneak current paths is zero.
  • step S2 a predetermined voltage is applied to the word line 3 (WL1) and the bit line 4 (BL2) to form the memory cell 2 (M12). At this time, the memory cell 2 (M11) has been formed, but the number P of sneak current paths remains zero.
  • step S6 the formed memory cell region (A in FIG. 10A) indicated by a broken line becomes a sneak current path, and the number P of sneak current paths becomes 1.
  • the formed memory cell region (B in FIG. 10A) becomes a sneak current path, and the number P of sneak current paths becomes 2.
  • step S8 the formed memory cell region (C in FIG. 10A) becomes a sneak path, and the number P of sneak paths increases to 3.
  • step S9 the selected word line is switched from the word line 3 (WL2) to the word line 3 (WL3), and the process proceeds to the forming of the memory cell 2 (M31).
  • the forming of the memory cell 2 (M31) there is no formed memory cell region that forms a sneak current path, and the number P of sneak current paths becomes zero.
  • the formed memory cell region (D in FIG. 10B) becomes a sneak current path, and the number P of sneak current paths becomes 2.
  • the formed memory cell region (E in FIG. 10B) becomes a sneak current path, and the number P of sneak current paths becomes 4.
  • the formed memory cell region (F in FIG. 10B) becomes a sneak path, and the number P of sneak paths increases to 6.
  • step S13 the selected word line is switched again from the word line 3 (WL3) to the word line 3 (WL4), and the process proceeds to the forming of the memory cell 2 (M41).
  • the forming of the memory cell 2 (M41) there is no formed memory cell region that forms a sneak current path, and the number P of sneak current paths becomes zero.
  • the formed memory cell region (G in FIG. 10B) becomes a sneak current path, and the number P of sneak current paths becomes 3.
  • the formed memory cell region (H in FIG. 10B) becomes a sneak current path, and the number P of sneak current paths becomes 6.
  • the formed memory cell region (I in FIG. 10B) becomes a sneak current path, and the number P of sneak current paths becomes the maximum value of 9.
  • FIG. 11 is a graph showing the transition of the number of sneak current paths P described in FIGS. 10A and 10B.
  • the number of formed memory cells 2 monotonously increases as the forming progresses, but as shown in FIG. 11, the number of sneak current paths does not increase monotonously but repeatedly increases and decreases.
  • the number of sneak current paths takes discrete values of 0, 1, 2, 3, 4, 6, 9 depending on the location of the memory cell 2 to be formed.
  • FIG. 12 shows the relationship between the load current control voltage LA (M) set to the gate terminal of the P-type MOS transistor 8b of the sneak current compensation load current supply unit 8 and the number of sneak current paths.
  • LA (1) to LA (7) corresponding to the number of discrete sneak current paths 0, 1, 2, 3, 4, 6, 9 are output from the variable voltage source 16. It corresponds to a certain load current control voltage LA (M).
  • FIG. 13 is a voltage-current characteristic (VI characteristic) showing the relationship between the load current flowing through the P-type MOS transistor 8b and the load current control voltage LA (M) applied to the gate terminal thereof.
  • V characteristic voltage-current characteristic
  • the sneak current supplied for forming determination by the sneak current compensation load current supply unit 8 is ISr1
  • an integer multiple of the current value and the corresponding gate voltage value are expressed as ISr1.
  • the gate voltage value LA (1) corresponds to the load current 0.
  • the gate voltage value LA (2) when the number of sneak current paths is 1 is the load current 1 ⁇ Is
  • the gate when the number of sneak current paths is 2 The voltage value LA (3) has a load current 2 ⁇ Is, and the gate voltage value LA (4) when the number of sneak current paths is 3, the load current 3 ⁇ Is, and the gate voltage value LA (4 when the number of sneak current paths is 4 ( 5) Load current 4 ⁇ Is, gate voltage value LA (6) when the number of sneak current paths is 6, load current 6 ⁇ Is, load to gate voltage value LA (7) when the number of sneak current paths is 9 Currents 9 ⁇ Is are associated with each other.
  • the configuration for setting the load current for forming determination according to the number of sneaking current paths is such that the variable voltage source 16 is designed so that each voltage value in FIG. 1B satisfies the relationship in FIG.
  • the control circuit 18 is realized by controlling the variable voltage source 16 based on a table showing the relationship of FIGS. 11 and 12 stored in the storage unit 30.
  • variable voltage source 16 may be configured to be capable of further subdivided voltage setting, and the necessary gate voltage value described above may be programmed in the forming stage.
  • the voltage of the gate terminal of the P-type MOS transistor 8b may be supplied directly from the outside of the nonvolatile memory device 100, instead of being supplied from the variable voltage source 16.
  • the nonvolatile memory device 100 includes an external voltage application terminal that is electrically connected to the gate terminal of the P-type MOS transistor 8b and that is supplied with different voltages selectively switched. By adjusting the voltage value supplied to the application terminal and adjusting the output current of the P-type MOS transistor 8b, the load current to be supplied to the sneak current compensation load current supply unit 8 is adjusted.
  • FIG. 14 is a flowchart showing the flow of forming.
  • the start address of the forming target area is designated (selected) as the forming target memory cell 2.
  • the load current values supplied from the sneak current compensation load current supply unit 8 and the read current detection load current supply unit 9, that is, the sense amplifier circuit 7, are stored in the memory cell array 1 except for the memory cell 2 to be formed.
  • the change is made according to the number and location of the resistance change elements in the cell 2 in the second resistance state. That is, the first step (step S1) for setting the gate voltage of the sneak current compensation load current supply unit 8 corresponding to the number of sneak current paths of the memory cell 2 to be formed is performed. Thereafter, the changed load current is supplied to the forming-target memory cell 2 to determine whether or not the output of the sense amplifier circuit 7 is at the “L” level (confirms that it is at the “H” level). Step (Step S2) is performed.
  • the value of the load current is determined based on the memory cell at the intersection of the word line 3 connected to the first memory cell and the bit line 4 connected to the second memory cell. 2 is changed in proportion to the number of those in the second resistance state.
  • the output of the sense amplifier circuit 7 is expected to be at the ‘H’ level. If it is at the “L” level at this stage, it is determined that the forming has already been performed, and the forming of the selected memory cell 2 is completed.
  • step S2a a third step of supplying a forming pulse as a write current to the memory cell 2 to be formed is performed.
  • step S1 the changed load current set in the first step (step S1) is supplied to the memory cell 2 to be formed, and the resistance of the variable resistance element of the memory cell 2 to be formed is changed.
  • step S2 A fourth step (step S2) for reading the state is performed.
  • step S2 when the output of the sense amplifier circuit 7 is 'L' level (Y in step S2), the memory cell 2 to be formed is formed (the resistance state of the resistance change element changes). The supply of the forming pulse is finished, and the forming of the memory cell 2 to be formed is finished. On the other hand, when the output of the sense amplifier circuit 7 is at the “H” level (N in step S2), it is determined that the memory cell 2 to be formed has not been formed (the resistance state of the resistance change element has not changed). Then, the third step (step S2a) is executed again.
  • step S3 if the forming has been executed up to the final address of the area to be formed, the forming is terminated. If not, the address is advanced by one address (step S3a). The forming from step 1 (step S1) is continued.
  • FIG. 14 will be described in detail assuming that the forming method is performed according to the forming order shown in FIGS. 10A and 10B.
  • a forming target area is determined, and a memory cell 2 (M11) which is a head address of the area is designated as a forming target memory cell 2.
  • the gate voltage of the sneak current compensation load current supply unit 8 is set corresponding to the number of sneak current paths of the memory cell 2 (M11) (step S1). Since the number of sneak current paths when forming the memory cell 2 (M11) is 0, the gate voltage LA (1) is set as the load current control voltage LA (M) that is the output of the variable voltage source 16 from FIG.
  • step S2 the information (resistance state) of the memory cell 2 (M11) is read by the sense amplifier circuit 7. Then, branch determination is made according to the result of the output SO of the sense amplifier circuit 7, and it is determined whether or not the memory cell 2 (M11) can perform a reversible resistance change operation (step S2). Specifically, it is determined whether the output SO of the sense amplifier circuit 7 has been changed from the ‘H’ level to the ‘L’ level in a state where a current is applied to the memory cell array 1 under the conditions set in step S ⁇ b> 1.
  • step S2 when the output SO of the sense amplifier circuit 7 is at the “L” level (Y in step S2), the memory cell 2 (M11) is in a state in which a reversible resistance change operation is possible (relative to the first resistance state). The second resistance state having a lower resistance value is determined), and the next process is started.
  • the output SO of the sense amplifier circuit 7 is at the “H” level (N in step S2), it is determined that the memory cell 2 (M11) is in the first resistance state having a higher resistance value than the second resistance state. Then, a forming pulse is applied (step S2a). Then, the same processing is repeated until the output of the sense amplifier circuit 7 becomes ‘L’ level or until a predetermined number of forming pulses are applied in advance.
  • step S3 it is determined whether or not the address indicating the memory cell 2 (M11) is the final address of the forming area (step S3). If it is not the final address (N in step S3), the address is advanced by one address (step S3a), and the same processing is executed again from step S1. Since the final address is the memory cell 2 (M44) and the memory cell 2 (M11) is not the final address, the memory cell 2 (M12) that is one address ahead of the memory cell 2 (M11) is again the same as in step S1. Execute the process.
  • step S1 the load current which is the output of the variable voltage source 16 in step S1.
  • the gate voltage LA (1) is set as the control voltage LA (M). Therefore, the same processing as that in step S1, step S2, step S3, and step S3a described above is repeated for memory cell 2 (M12) to memory cell 2 (M21).
  • the number of sneak current paths increases to 1, so that the load current control voltage LA (M), which is the output of the variable voltage source 16, is set in step S1 of the memory cell 2 (M22) forming.
  • a gate voltage LA (2) is set. Then, in the forming of the memory cell 2 (M22), the above-described steps S2, S3, and S3a are executed.
  • the gate voltage (gate voltage setting value) corresponding to the address of the memory cell 2 is converted into the load current which is the output of the variable voltage source 16 based on FIGS.
  • the control voltage LA (M) is set, and the above-described steps S2, S3, and S3a are executed. Then, in the forming of the memory cell 2 (M44), when the answer is Y in step S3, the forming is finished.
  • FIG. 15 shows the relationship between the pulse voltage Vw (M) supplied to the write circuit 15 and the number of sneak current paths.
  • the pulse voltage Vw (1) to the pulse voltage Vw (7) are associated with the number of discrete sneak current paths 0, 1, 2, 3, 4, 6, and 9, respectively.
  • the forming current supplied by the write circuit 15 for forming at that time can be changed according to the number of sneak current paths when forming the memory cell 2.
  • FIG. 16 is a voltage-current characteristic (VI characteristic) showing the relationship between the pulse voltage Vw (M) supplied to the write circuit 15 and the output current (forming current) of the write circuit 15.
  • V characteristic voltage-current characteristic
  • the forming current required to form the selected memory cell is IMw
  • the sneak current supplied for forming by the write circuit 15 when the number of sneak current paths is one. Is an integer multiple of the current value and the corresponding pulse voltage Vw (M).
  • the pulse voltage Vw (1) is made to correspond to the voltage that can drive the output current IMw of the write circuit 15. .
  • the pulse voltage Vw (2) at the time of the sneak current path number 1 is made to correspond to the voltage that can drive the output current IMw + ISw1, and the number of sneak current paths is 2.
  • the pulse voltage Vw (3) at this time corresponds to the voltage that can drive the output current IMw + 2 ⁇ ISw1, and the pulse voltage Vw (4) when the number of sneak current paths is 3 can drive the output current IMw + 3 ⁇ ISw1.
  • the pulse voltage Vw (5) when the number of sneak current paths is 4 is made to correspond as the voltage that can drive the output current IMw + 4 ⁇ ISw1, and the pulse voltage Vw (6) when the number of sneak current paths is 6 is ,
  • the output current IMw + 6 ⁇ ISw1 is made to correspond as a driveable voltage, and the pulse voltage Vw (7) when the number of sneak current paths is 9 It is made to correspond to output current IMw + 9 ⁇ ISw1 as drivable voltage.
  • the configuration in which the forming current is set according to the number of sneaking current paths is realized by storing a table showing the relationship of FIGS. 11 and 15 in the storage unit 30.
  • the control circuit 18 is realized by controlling the pulse voltage source Vw (M) based on a table showing the relationship of FIG. 11 and FIG. 15 stored in the storage unit 30.
  • FIG. 17 is a flowchart showing the flow of forming.
  • the start address of the forming target area is designated (selected) as the forming target memory cell 2.
  • step S1 the value of the forming pulse as the write current supplied from the write circuit 15 is determined based on the number of the memory cells 2 other than the selected memory cell 2 in the memory cell array 1 and the resistance change element in the second resistance state.
  • a first step (step S1) that changes according to the location is performed. That is, the first step (step S1) for setting the forming current corresponding to the number of sneak current paths of the memory cell 2 to be formed is performed. Thereafter, a predetermined load current is supplied to the selected memory cell 2 to determine whether or not the output of the sense amplifier circuit 7 is at the “L” level (confirms that it is at the “H” level).
  • a step S1) is performed.
  • the value of the forming pulse is determined based on the memory cell at the intersection of the word line 3 connected to the first memory cell and the bit line 4 connected to the second memory cell. 2 is changed in proportion to the number of those in the second resistance state.
  • the output of the sense amplifier circuit 7 is expected to be at the ‘H’ level. If it is at the ‘L’ level at this stage, it is determined that the forming has already been performed, and the forming of the selected memory cell 2 is completed.
  • step S2a a third step of supplying the changed forming pulse changed in the first step to the memory cell 2 to be formed is performed.
  • Step S2 the sense amplifier circuit 7 supplies a predetermined load current to the memory cell 2 to be formed, and reads the resistance state of the resistance change element of the memory cell 2 to be formed.
  • step S2 when the output of the sense amplifier circuit 7 is 'L' level (Y in step S2), the memory cell 2 to be formed is formed (the resistance state of the resistance change element changes). The supply of the forming pulse is finished, and the forming of the memory cell 2 to be formed is finished. On the other hand, when the output of the sense amplifier circuit 7 is at the “H” level (N in step S2), it is determined that the memory cell 2 to be formed has not been formed (the resistance state of the resistance change element has not changed). Then, the third step (step S2a) is executed again.
  • step S3 if the forming has been executed up to the final address of the area to be formed, the forming is terminated. If not, the address is advanced by one address (step S3a). The forming from step 1 (step S1) is continued.
  • the forming method shown in FIG. 14 changes the load current value for forming determination in accordance with the number of sneak current paths of the memory cell 2 to be formed, whereas the forming method shown in FIG. 17 is the memory cell to be formed.
  • the only difference is that the forming current value of the forming is changed corresponding to the number of sneak current paths of 2. Therefore, detailed description of the forming method of FIG. 17 is omitted.
  • the configuration in which the forming current in FIG. 17 is switched according to the number of sneak current paths and the configuration in which the load current value in FIG. 14 is switched according to the number of sneak current paths may be combined. That is, both the forming current and the load current value when forming the memory cell 2 at the address may be switched according to the address of the memory cell 2 to be formed.
  • At least one of the forming current and the load current value when forming the memory cell 2 according to the address of the memory cell 2 to be formed are switched in consideration of the number of sneak current paths of the address. Therefore, it is possible to eliminate the influence of the sneak current in forming and realize stable forming.
  • the forming current value is switched to an appropriate value.
  • the memory cell before forming is in an extremely high resistance state, whereas the memory cell after forming has a sufficiently low resistance value, and the memory cell after forming is dominant as the impedance of the sneak path. This is based on the point that memory cells before forming can be ignored. Therefore, the present invention is not limited to forming.
  • the resistance value of the memory cell in the high resistance write state (high resistance state). Is sufficiently higher than the resistance value of the memory cell in the low resistance write state (low resistance state), the present invention can be applied to the write and read operations of the memory cell.
  • the resistance value in the high resistance state has a resistance value more than 10 times the resistance value in the low resistance state. Therefore, if the current flowing through the memory cell in the high resistance state can be relatively ignored, the resistance value is low.
  • the present invention can be applied on the assumption that the number of sneak current paths is formed only by the memory cells in the resistance state.
  • the resistance change element reversibly changes between a low resistance state and a high resistance state
  • the write current or write voltage changes between a low resistance state and a high resistance state with respect to the resistance change element of the selected memory cell.
  • the load current is an electric signal for reversibly changing, and is a current for confirming whether the resistance change element of the selected memory cell is in a low resistance state or a high resistance state.
  • the forming operation is a normal write operation to the memory cell
  • the forming determination operation is the memory cell information read operation
  • the forming pulse is reversibly switched between the low resistance state and the high resistance state.
  • the first resistance state is the high resistance state and the second resistance state is the low resistance state
  • the current or voltage corresponding to the wraparound current path of the address according to the address of the memory cell to be written The electrical signal is switched so that Further, according to the address of the memory cell to be read, the load current is switched so that the current corresponds to the sneak path of the address.
  • the sneak current from the sneak current compensation load current supply unit 8 and the load current from the data “0” verification load current supply unit 10 or the data “1” verification load current supply unit 11 are used to read information.
  • a final information read load current supplied to the memory cell is formed.
  • a final electric signal supplied to the memory cell to which information is written is constituted by the write current from the write circuit 15.
  • regularity as to which memory cell information is written to and read from so that it can be easily understood which memory cell other than the memory cell to which information is written and read is in a low resistance state. It may be applied to a certain nonvolatile memory device.
  • the forming pulse is a write current and the selected memory cell is formed by applying a current.
  • the forming pulse is a write voltage and the selected memory cell is formed by applying a voltage. May be.
  • the write circuit applies a write voltage that varies in proportion to the number of sneak current paths.
  • a sneak current corresponding to the number of sneak current paths is supplied for each address (correction of the sneak current is performed).
  • the amount of change in the sneak current for each address is small, even if the process of step S1 in FIGS. 14 and 17 is performed for every two or more predetermined addresses, forming is simplified. Good.
  • the present invention cancels a sneak current unique to a cross-point type nonvolatile memory device and realizes stable forming in the cross-point type nonvolatile memory device and its driving method, so that digital home appliances, memory cards, portable telephones, It is useful as a nonvolatile semiconductor memory device used in various electronic devices such as personal computers.

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Abstract

　不揮発性記憶装置（１００）は、センスアンプ回路（７）及び書き込み回路（１５）を制御する制御回路（１８）を備え、制御回路（１８）は、ロード電流とフォーミングパルス電流または電圧との少なくともいずれかの大きさを、メモリセルアレイ（１）における選択されたメモリセル（２）以外のメモリセル（２）で抵抗変化素子が第２の抵抗状態にあるものの数及び場所に応じて変更する。

Description

クロスポイント型不揮発性記憶装置とその駆動方法
　本発明は、抵抗変化型記憶素子を用いたクロスポイント型不揮発性半導体記憶装置に関するものであり、特にそのフォーミングに関する。
　近年、デジタル技術の進展に伴い、携帯型情報機器及び情報家電などの電子機器が、よりいっそう高機能化している。そのため、不揮発性記憶装置の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、及び長寿命化の要求が高まっている。
　こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細化が進められている。他方、フラッシュメモリに変わる素子として、いわゆる抵抗変化型記憶素子を用いて構成されたメモリ素子を有する不揮発性記憶装置の研究開発が進んでいる。抵抗変化型記憶素子とは、電気的信号に応じて抵抗値が変化しその抵抗値が電気的信号を切っても保たれる（不揮発に保持される）性質を有し、この抵抗値の変化によって情報を記憶することが可能な素子のことをいう。
　抵抗変化型記憶素子の代表的なものとしては、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ：磁性メモリ）、ＰＲＡＭ（Ｐｈａｓｅ　Ｃｈａｎｇｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ：相変化メモリ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ：抵抗変化メモリ）など、がある。
　これら抵抗変化型記憶素子を用いた不揮発性記憶装置の構成方法の一例として、クロスポイント構成が知られている。クロスポイント構成では、直交するビット線とワード線との交点に、ビット線とワード線とに挟まれて、各メモリセルが設置される。メモリセルは、抵抗変化型記憶素子単体もしくは抵抗変化型記憶素子とダイオードのような非線形特性を有するスイッチング素子との直列接続体として構成されるメモリ素子から構成され、メモリ素子の一方の電極はワード線に接続され、他方の電極はビット線に接続されている。クロスポイント構成は、抵抗変化型記憶素子がアクセストランジスタを介してビット線に接続されるいわゆる１Ｔ１Ｒ（１トランジスタ１抵抗）構成に比べ、大規模集積化に適しているという特徴を持つ。
　クロスポイント構成において、複数のメモリセルはアレイ状に配置されてクロスポイントセルアレイを構成する。クロスポイント構成では、対象とするメモリセルに含まれるメモリ素子の抵抗値を検知する（読み出し）ために対応するビット線とワード線とに読み出し電圧が印加される。読み出し電圧が印加されると、検知対象（読み出し対象）とするメモリセルを流れる電流に加え、上下のビット線及びワード線によって並列に接続された他のメモリセル（検知対象とするメモリセル以外のメモリセル）を介した電流も流れる。この「他のメモリセルを介して流れる電流」を本明細書では回り込み電流と呼ぶ。
　回り込み電流は、クロスポイントセルアレイに記憶されたデータの状態（検知対象とするメモリセルが所属するクロスポイントセルアレイ内の全てのメモリセルに含まれるメモリ素子の抵抗値及びその分布）で変化する。従って、読み出し時に検出される電流には、常に一定値でない回り込み電流が含まれている。この回り込み電流は、読み出し対象とするメモリセルに含まれるメモリ素子の抵抗値を正確に検知することを妨げる。回り込み電流による、メモリセルに含まれるメモリ素子の抵抗値の検知感度低下を抑制する構成を有する半導体記憶装置が、特許文献１に開示されている。
　抵抗変化型記憶素子を可逆的に抵抗変化動作可能な状態にするためには、フォーミングと呼ばれる操作を行うことが必要であることが一般的に知られている。このフォーミングに関する技術が特許文献２に開示されている。
　また、クロスポイント型の半導体記憶装置において正確なフォーミング動作を実行する手段として、フォーミング動作時に、ワード線ＷＬに流れるリーク電流を検知する検知回路を備える構成が特許文献３で開示されている。この特許文献３では、フォーミング動作時に、ビット線ＢＬに定電流を供給する電流供給が行われるとともに、検知回路で検知されたリーク電流に基づき、それと同じ電流値の補償電流が補償回路によりビット線ＢＬに供給されることが開示されている。
特許第４６２５５１０号公報 国際公開第２０１１／１２１９７０号 特開２０１１－１９８４４５号公報
　しかしながら、従来のフォーミング方法に対して、さらなる安定性の向上が求められているという課題がある。
　本発明は、前記従来の課題を解決するもので、安定なフォーミングを実現することが可能なクロスポイント型不揮発性記憶装置とそのフォーミング方法を提供することを目的とする。
　上記目的を達成するために、本発明に係るクロスポイント型不揮発性記憶装置の一形態は、第１の平面内において互いに平行に形成された複数のワード線と、前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、前記複数のワード線と前記複数のビット線との立体交差点に設けられ、第１の抵抗状態と前記第１の抵抗状態より抵抗値の低い第２の抵抗状態との２つの抵抗状態をとる抵抗変化素子を含んで構成されたメモリセルが行列状に配列されたクロスポイントメモリセルアレイと、前記ワード線の１本を選択するワード線選択器と、前記ビット線の１本を選択するビット線選択器と、前記ビット線選択器及び前記ワード線選択器により前記ビット線及び前記ワード線を選択することで選択された前記メモリセルに対し、前記選択されたメモリセルの抵抗変化素子の抵抗状態を変化させる書き込み電流又は書き込み電圧を供給する書き込み回路と、前記選択されたメモリセルに対し、前記選択されたメモリセルの抵抗変化素子の抵抗状態を読み出すためのロード電流を供給するセンスアンプ回路と、前記センスアンプ回路及び前記書き込み回路を制御する制御回路とを備え、前記制御回路は、前記書き込み電流又は前記書き込み電圧と前記ロード電流との少なくともいずれかの大きさを、前記クロスポイントメモリセルアレイにおける前記選択されたメモリセル以外のメモリセルで抵抗変化素子が前記第２の抵抗状態にあるものの数及び場所に応じて変更することを特徴とする。
　なお、これらの全般的または具体的な態様は、システム、方法、集積回路、コンピュータプログラムまたはコンピュータ読み取り可能なＣＤ－ＲＯＭなどの記録媒体で実現されてもよく、システム、方法、集積回路、コンピュータプログラムおよび記録媒体の任意な組み合わせで実現されてもよい。
　本発明のクロスポイント型不揮発性半導体記憶装置とその駆動方法によると、安定なフォーミングが実現できるという効果が得られる。
図１Ａは、本発明の実施の形態に係るクロスポイント型不揮発性記憶装置の構成を示す回路図である。 図１Ｂは、本発明の実施の形態に係るクロスポイント型不揮発性記憶装置の可変電圧源の構成を示す回路図である。 図１Ｃは、本発明の実施の形態に係るクロスポイント型不揮発性記憶装置の可変電圧源の構成を示す回路図である。 図２Ａは、本発明の実施の形態に係るメモリセルの構成を示す回路図である。 図２Ｂは、本発明の実施の形態に係るメモリセルの断面図である。 図２Ｃは、本発明の実施の形態に係るメモリセルの抵抗変化に係るＩＶ特性を示す図である。 図３Ａは、本発明の実施の形態に係る評価用素子の構成を示す回路図である。 図３Ｂは、本発明の実施の形態に係る評価用素子に対しフォーミングパルスを印加したときの、抵抗値の推移を３評価用素子分示す図である。 図４Ａは、本発明の実施の形態に係る４×４のメモリセルアレイの構成を詳細に示す図である。 図４Ｂは、本発明の実施の形態に係る４×４のメモリセルアレイの等価回路図である。 図４Ｃは、本発明の実施の形態に係る４×４のメモリセルアレイの等価回路図を縮退した等価回路図である。 図５Ａは、本発明の実施の形態に係る４×４のメモリセルアレイのフォーミング過程を説明する等価回路図である。 図５Ｂは、本発明の実施の形態に係る４×４のメモリセルアレイのフォーミング過程を説明する等価回路図である。 図５Ｃは、本発明の実施の形態に係る４×４のメモリセルアレイのフォーミング過程を説明する等価回路図である。 図５Ｄは、本発明の実施の形態に係る４×４のメモリセルアレイのフォーミング過程を説明する等価回路図である。 図５Ｅは、本発明の実施の形態に係る４×４のメモリセルアレイのフォーミング過程を説明する等価回路図である。 図５Ｆは、本発明の実施の形態に係る４×４のメモリセルアレイのフォーミング過程を説明する等価回路図である。 図５Ｇは、本発明の実施の形態に係る４×４のメモリセルアレイのフォーミング過程を説明する等価回路図である。 図５Ｈは、本発明の実施の形態に係る４×４のメモリセルアレイのフォーミング過程を説明する等価回路図である。 図５Ｉは、本発明の実施の形態に係る４×４のメモリセルアレイのフォーミング過程を説明する等価回路図である。 図５Ｊは、本発明の実施の形態に係る４×４のメモリセルアレイのフォーミング過程を説明する等価回路図である。 図５Ｋは、本発明の実施の形態に係る４×４のメモリセルアレイのフォーミング過程を説明する等価回路図である。 図５Ｌは、本発明の実施の形態に係る４×４のメモリセルアレイのフォーミング過程を説明する等価回路図である。 図６は、本発明の実施の形態に係るメモリセルアレイの回り込み電流経路数を説明する図である。 図７は、本発明の実施の形態に係るメモリセルアレイの回り込み電流経路数を説明する図の等価回路図である。 図８は、本発明の実施の形態に係るメモリセルアレイの回り込み電流経路数と回り込み電流値の関係を説明する図である。 図９Ａは、本発明の実施の形態に係る読み出し回路を説明する図である。 図９Ｂは、本発明の実施の形態に係る書き込み回路を説明する図である。 図１０Ａは、本発明の実施の形態に係る４×４のメモリセルアレイのフォーミング過程の前半部を示す図である。 図１０Ｂは、本発明の実施の形態に係る４×４のメモリセルアレイのフォーミング過程の後半部を示す図である。 図１１は、本発明の実施の形態に係る４×４のメモリセルアレイのフォーミング過程に対応する回り込み電流経路数の推移を説明する図である。 図１２は、本発明の実施の形態に係るロード電流制御電圧ＬＡ（Ｍ）と回り込み電流経路数との関係を示す図である。 図１３は、本発明の実施の形態に係るロード電流供給用トランジスタのゲート電圧とその出力電流との関係を説明する図である。 図１４は、本発明の実施の形態に係るフォーミングの流れを示すフローチャートである。 図１５は、本発明の実施の形態に係る電圧Ｖｗ（Ｍ）と回り込み電流経路数との関係を示す図である。 図１６は、本発明の実施の形態に係る電圧Ｖｗ（Ｍ）と書き込み回路の出力電流（フォーミング電流）との関係を説明する図である。 図１７は、本発明の実施の形態に係るフォーミングの流れを示すフローチャートである。 図１８は、特許文献１に記載の半導体記憶装置の主要部分のブロック構成を示す図である。 図１９Ａは、特許文献１に記載の半導体記憶装置でリファレンスメモリアレイに設定されるデータの一例を示す図である。 図１９Ｂは、特許文献１に記載の半導体記憶装置でリファレンスメモリアレイに設定されるデータの一例を示す図である。
　本発明の実施の形態について説明する前に、本発明に至った経緯について説明する。
　本発明者は、「背景技術」の欄において記載した、クロスポイント型の半導体記憶装置におけるフォーミング動作に関し、以下の問題が生じることを見出した。
　特許文献１に記載の半導体記憶装置の主要部分のブロック構成を図１８に示す。
　この半導体記憶装置は、クロスポイントタイプのメモリセルアレイ１１０と、各データ線を個別に駆動するデータ線ドライブ回路１１１と、各ビット線を個別に駆動するビット線ドライブ回路１１２と、複数のデータ線の中から読み出し対象の選択メモリセルに接続する選択データ線を選択する行デコーダ１１３と、複数のビット線の中から読み出し対象の選択メモリセルに接続する選択ビット線を選択する列デコーダ１１４と、を備えている。
　この半導体記憶装置は、更に、メモリセルアレイ１１０と同じアレイサイズで同じメモリセルを使用したリファレンス電圧発生用の２つのリファレンスメモリセルアレイ１２０ａ、１２０ｂと、リファレンスメモリセルアレイ１２０ａ、１２０ｂの出力電圧からリファレンス電圧レベルＶｒｅｆ０、Ｖｒｅｆ１を生成し、メモリセルアレイ１１０の選択データ線の電圧レベルから読み出し電圧レベルＶｍを生成し、読み出し電圧レベルとリファレンス電圧レベルとを比較して、選択メモリセルの記憶状態（抵抗状態）を判定するセンス回路１１５と、を備えている。
　リファレンスメモリセルアレイ１２０ａは、選択メモリセルが高抵抗状態にある高抵抗メモリセルの選択行選択線を流れる電流がメモリセルアレイの非選択メモリセルの抵抗状態の分布パターンに依存して最大状態となる電流状態が設定されている。一方、リファレンスメモリセルアレイ１２０ｂは、選択メモリセルが低抵抗状態にある低抵抗メモリセルの選択行選択線を流れる電流がメモリセルアレイの非選択メモリセルの抵抗状態の分布パターンに依存して最小状態となる電流状態が設定されている。センス回路１１５は、これら最大状態及び最小状態の中間状態の電流と比較して、選択メモリセルの抵抗状態を検知する。
　図１９Ａ及び図１９Ｂは、リファレンスメモリセルアレイ１２０ａ、１２０ｂに設定されるデータの一例を示す図である。図１９Ａはリファレンスメモリセルアレイ１２０ａに設定されるパターンＡを示し、図１９Ｂはリファレンスメモリセルアレイ１２０ｂに設定されるパターンＣを示している。
　この場合、リファレンスメモリセルアレイ１２０ａが、高抵抗状態の選択メモリセルの読み出し時において選択されたデータ線を流れる電流が他の非選択メモリセルの電気抵抗状態の分布パターンに依存して最大状態となる第１電流状態を実現し、第１リファレンス電流発生回路として機能する。また、リファレンスメモリセルアレイ１２０ｂが、低抵抗状態の選択メモリセルの読み出し時において選択されたデータ線を流れる電流が他の非選択メモリセルの電気抵抗状態の分布パターンに依存して最小状態となる第２電流状態を実現し、第２リファレンス電流発生回路として機能する。
　クロスポイントタイプのメモリセルアレイでは書き込みデータに依存して回り込み電流の大きさが変わる。図１９Ａに示すパターンＡのように、高抵抗よりなる行及び列がクロスした位置にある高抵抗メモリセルを読み出した場合に、最も回り込み電流が大きくなり、読み出し電流が最も大きくなる。また、低抵抗メモリセルが分布している行と列のクロスした位置にある低抵抗メモリセルを読み出した場合に、最も読み出し電流が小さくなる。従って、選択されたデータ線を流れる電流が最大電流となると考えられる高抵抗状態の書き込みパターン（パターンＡ）と最小状態となると考えられる低抵抗状態の書き込みパターン（パターンＣ）とを事前に用意しておき、それらの中間状態を基準として選択メモリセルの抵抗状態を検知することで安定な読み出し動作を実現することができる。
　しかしながら図１８の構成では、メモリセルアレイと同じ大きさのリファレンスセルアレイを複数個用意しておく必要があり、チップサイズの増大を招くという課題を有している。
　また、別の観点として抵抗変化型記憶素子に関係して次のような課題が考えられる。
　特許文献２に開示されているように、抵抗変化型記憶素子ではフォーミングと呼ばれるフィラメント形成操作を製造後少なくとも１回行うことが必要で、フォーミングをした結果、可逆的な抵抗変化動作が可能になる。フォーミング前の初期状態の抵抗変化型記憶素子の抵抗値は、通常の高抵抗状態よりさらに高抵抗状態（以下、超高抵抗状態と称す）にある。そして、対象メモリセルの抵抗値をモニターしながら、その抵抗状態に応じて適宜所定のフォーミングパルスが対象メモリセルに印加される。
　ところで、クロスポイント型記憶装置においては、フォーミングを進めてフォーミング済みのメモリセル数が増加するにつれて、初期状態に比べ抵抗値が低い状態のメモリセルが増加し、その結果回り込み電流が徐々に増加する。メモリセルの抵抗値をモニターしながら、その抵抗状態に応じて適宜所定のフォーミングパルスを印加するフォーミングを実行するためには、逐次変化する回り込み電流量を、メモリセルがフォーミングされた時の電流と区別しフォーミング判定をする必要がある。しかしながら、このような電流の区別は難しく、安定なフォーミングを実現することは困難である。
　このとき、特許文献１に記載の技術をフォーミングに応用して、この問題を解決することも考えられる。すなわち、リファレンスメモリセルアレイの一方で全てのメモリセルがフォーミングされていない状態を実現し、他方で１つのメモリセルのみがフォーミングされていない状態を実現し、それらの中間状態を基準としてフォーミング判定をすることも考えられる。しかしながら、既に述べたようにこの方法ではチップサイズの増大という問題が生じる。
　また特許文献３では、クロスポイント型の半導体記憶装置においてフォーミング時のリーク電流を検出し、そのリーク電流に相当する補償電流を供給することで、正確なフォーミング動作を実行する手段が開示されている。しかしながら、ここでのリーク電流とは、フォーミングを実施する超高抵抗状態の選択メモリセルに流れる電流のことで、非選択メモリセルに流れる回り込み電流については特に示されていない。
　本発明者は、このような事情に鑑み、回り込み電流の影響下においてより正確なフォーミングを行うことができるクロスポイント型不揮発性記憶装置およびその駆動方法を鋭意検討した結果、本発明に到達した。なお、以上の説明は、以下で説明する本発明の実施の形態を理解する上で一助とするものであり、本発明はこれに限定されない。
　本発明の一態様に係るクロスポイント型不揮発性記憶装置は、第１の平面内において互いに平行に形成された複数のワード線と、前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、前記複数のワード線と前記複数のビット線との立体交差点に設けられ、第１の抵抗状態と前記第１の抵抗状態より抵抗値の低い第２の抵抗状態との２つの抵抗状態をとる抵抗変化素子を含んで構成されたメモリセルが行列状に配列されたクロスポイントメモリセルアレイと、前記ワード線の１本を選択するワード線選択器と、前記ビット線の１本を選択するビット線選択器と、前記ビット線選択器及び前記ワード線選択器により前記ビット線及び前記ワード線を選択することで選択された前記メモリセルに対し、前記選択されたメモリセルの抵抗変化素子の抵抗状態を変化させる書き込み電流又は書き込み電圧を供給する書き込み回路と、前記選択されたメモリセルに対し、前記選択されたメモリセルの抵抗変化素子の抵抗状態を読み出すためのロード電流を供給するセンスアンプ回路と、前記センスアンプ回路及び前記書き込み回路を制御する制御回路とを備え、前記制御回路は、前記書き込み電流又は前記書き込み電圧と前記ロード電流との少なくともいずれかの大きさを、前記クロスポイントメモリセルアレイにおける前記選択されたメモリセル以外のメモリセルで抵抗変化素子が前記第２の抵抗状態にあるものの数及び場所に応じて変更することを特徴とする。
　ここで、前記クロスポイントメモリセルアレイにおいて、（Ａ）前記選択されたビット線につながる前記メモリセルのうち前記選択されたメモリセル以外のメモリセルで抵抗変化素子が前記第２の抵抗状態にあるものを第１メモリセルとし、（Ｂ）前記選択されたワード線につながる前記メモリセルのうち前記選択されたメモリセル以外のメモリセルで抵抗変化素子が前記第２の抵抗状態にあるものを第２メモリセルとし、前記制御回路は、前記書き込み電流又は前記書き込み電圧と前記ロード電流との少なくともいずれかの大きさを、前記第１メモリセルに接続されたワード線と、前記第２メモリセルに接続されたビット線との交点にある前記メモリセルのうち前記第２の抵抗状態にあるもの個数に比例して変更してもよい。
　また、前記抵抗変化素子は、形成後の初期状態において前記第１の抵抗状態にあり、フォーミングが行われると前記初期状態から低抵抗状態と前記低抵抗状態より抵抗値の高い高抵抗状態とへ可逆的に変化が可能な前記第２の抵抗状態になり、前記書き込み電流又は前記書き込み電圧は、前記選択されたメモリセルの抵抗変化素子に対し、前記フォーミングを行うフォーミングパルスであり、前記ロード電流は、前記フォーミングパルスの供給により、前記選択されたメモリセルの抵抗変化素子が前記第２の抵抗状態になったことを確認するための電流であってもよい。又は、前記抵抗変化素子は、前記第１の抵抗状態と前記第２の抵抗状態とを可逆的に変化し、前記書き込み電流又は前記書き込み電圧は、前記選択されたメモリセルの抵抗変化素子に対し、前記第１の抵抗状態と前記第２の抵抗状態とに可逆的に変化させる電気的信号であり、前記ロード電流は、前記選択されたメモリセルの抵抗変化素子が前記第１の抵抗状態及び前記第２の抵抗状態のいずれにあるのかを確認するための電流であってもよい。
　また、前記メモリセルは、窒素不足型の窒化シリコンで構成されるダイオード素子と前記抵抗変化素子とが直列接続されて構成されてもよい。
　本態様によれば、抵抗変化素子が低抵抗状態にあるメモリセルの数及び場所に対応して、つまり回り込み電流経路数に対応してフォーミング判定のロード電流（読み出し電流）を変更する。従って、ロード電流を、適切な回り込み電流量を補填して選択メモリセルに供給することができる。その結果、初期状態の選択メモリセルに対して実施するフォーミング工程において、回り込み電流の影響を排除して選択メモリセルのフォーミングの判定を行うことが可能となるため、安定なフォーミングを実現することができる。
　また、回り込み電流経路数に対応して書き込み電流又は書き込み電圧（フォーミングパルス）を変更するので、フォーミングパルスを、適切な回り込み電流量を補填して選択メモリセルに供給することができる。その結果、フォーミング工程において、回り込み電流の影響を排除して選択メモリセルのフォーミングを行うことが可能となるため、安定なフォーミングを実現することができる。
　また、回り込み電流経路数に対応して抵抗変化素子の抵抗状態を変化させる書き込み電流又は書き込み電圧（電気的信号）を変更するので、電気的信号を、適切な回り込み電流量を補填して選択メモリセルに供給することができる。その結果、回り込み電流の影響を排除して選択メモリセルの抵抗変化を行うことが可能となるため、安定な情報の書き込みを実現することができる。
　また、回り込み電流経路数に対応して抵抗変化素子の抵抗状態を読み出すロード電流（読み出し電流）を変更するので、ロード信号を、適切な回り込み電流量を補填して選択メモリセルに供給することができる。その結果、回り込み電流の影響を排除して選択メモリセルの抵抗状態の判定を行うことが可能となるため、安定な情報の読み出しを実現することができる。
　また、前記制御回路は、前記ロード電流について前記変更を行い、前記センスアンプ回路は、前記選択されたビット線に電流量の異なるロード電流を前記変更後のロード電流として選択的に切り替えて供給するロード電流源を有し、前記選択されたビット線に流れ込む電流量が基準の電流量より多い場合は第１の論理値を出力し、前記基準の電流量より少ない場合は第２の論理値を出力してもよい。
　また、前記センスアンプ回路は、前記選択されたビット線の電圧と基準の電圧とを比較し、前記選択されたビット線の電圧が前記基準の電圧より高い場合は第２の論理値を出力し、前記基準の電圧より低い場合は第１の論理値を出力する差動アンプを有し、前記センスアンプ回路は、前記選択されたメモリセルの抵抗変化素子が前記第２の抵抗状態にあるときに、前記選択されたメモリセルに前記変更後のロード電流を供給すると第１の論理値を出力し、前記選択されたメモリセルの抵抗変化素子が前記第１の抵抗状態にあるときに、前記選択されたメモリセルに前記変更後のロード電流を供給すると第２の論理値を出力してもよい。
　また、前記ロード電流源は、ＭＯＳトランジスタを有し、前記クロスポイント型不揮発性記憶装置は、さらに、前記ＭＯＳトランジスタのゲート端子に電気的に接続され、前記ゲート端子に電圧値の異なる電圧を選択的に切り替えて供給する可変電圧源を備え、前記ロード電流源は、少なくとも前記第１のロード電流と、前記第２のロード電流と、前記第１のロード電流と前記第２のロード電流との間の第３のロード電流とを選択的に切り替えて供給し、前記制御回路は、前記第２のロード電流を前記ロード電流源に供給させる場合は前記第３のロード電流を前記ロード電流源に供給させる場合に比べ前記ＭＯＳトランジスタの出力電流が大きくなり、かつ、前記第３のロード電流を前記ロード電流源に供給させる場合は前記第１のロード電流を前記ロード電流源に供給させる場合に比べ前記ＭＯＳトランジスタの出力電流が大きくなるように前記可変電圧源の電圧値を調整してもよい。又は、前記ロード電流源は、ＭＯＳトランジスタを有し、前記クロスポイント型不揮発性記憶装置は、さらに、前記ＭＯＳトランジスタのゲート端子に電気的に接続され、異なる電圧が選択的に切り替えて供給される外部電圧印加端子を備え、前記ロード電流源は、少なくとも前記第１のロード電流と、前記第２のロード電流と、前記第１のロード電流と前記第２のロード電流との間の第３のロード電流とを選択的に切り替えて供給し、前記制御回路は、前記第２のロード電流を前記ロード電流源に供給させる場合は前記第３のロード電流を前記ロード電流源に供給させる場合に比べ前記ＭＯＳトランジスタの出力電流が大きくなり、かつ、前記第３のロード電流を前記ロード電流源に供給させる場合は前記第１のロード電流を前記ロード電流源に供給させる場合に比べ前記ＭＯＳトランジスタの出力電流が大きくなるように前記外部電圧印加端子に供給する電圧値を調整してもよい。
　本態様によれば、フォーミング前の状態で適切な回り込み電流量を補填できるまでロード電流源の電流駆動能力を上げおき、その電流駆動能力を使って選択メモリセルのフォーミング判定を行うことで、フォーミング判定を安定化し、安定なフォーミングを実現することができる。
　また、抵抗変化前の状態で適切な回り込み電流量を補填できるまでロード電流源の電流駆動能力を上げおき、その電流駆動能力を使って選択メモリセルの抵抗変化の判定を行うことで、抵抗変化の判定を安定化し、安定な情報の読み出しを実現することができる。
　また、本発明に係るクロスポイント型不揮発性記憶装置の駆動方法の一形態は、クロスポイント型不揮発性記憶装置の駆動方法であり、前記クロスポイント型不揮発性記憶装置は、第１の平面内において互いに平行に形成された複数のワード線と、前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、前記複数のワード線と前記複数のビット線との立体交差点に設けられ、第１の抵抗状態と前記第１の抵抗状態より抵抗値の低い第２の抵抗状態との２つの抵抗状態をとる抵抗変化素子を含んで構成されたメモリセルが行列状に配列されたクロスポイントメモリセルアレイと、前記ワード線の１本を選択するワード線選択器と、前記ビット線の１本を選択するビット線選択器と、前記ビット線選択器及び前記ワード線選択器により前記ビット線及び前記ワード線を選択することで選択された前記メモリセルに対し、前記選択されたメモリセルの抵抗変化素子の抵抗状態を変化させる書き込み電流又は書き込み電圧を供給する書き込み回路と、前記選択されたメモリセルに対し、前記選択されたメモリセルの抵抗変化素子の抵抗状態を読み出すためのロード電流を供給するセンスアンプ回路とを備え、前記クロスポイント型不揮発性記憶装置の駆動方法は、前記書き込み電流又は前記書き込み電圧と前記ロード電流との少なくともいずれかの大きさを、前記クロスポイントメモリセルアレイにおける前記選択されたメモリセル以外のメモリセルで抵抗変化素子が前記第２の抵抗状態にあるものの数及び場所に応じて変更する第１のステップを含むことを特徴とする。
　ここで、前記クロスポイントメモリセルアレイにおいて、（Ａ）前記選択されたビット線につながる前記メモリセルのうち前記選択されたメモリセル以外のメモリセルで抵抗変化素子が前記第２の抵抗状態にあるものを第１メモリセルとし、（Ｂ）前記選択されたワード線につながる前記メモリセルのうち前記選択されるメモリセル以外のメモリセルで抵抗変化素子が前記第２の抵抗状態にあるものを第２メモリセルとし、前記第１のステップでは、前記書き込み電流又は前記書き込み電圧と前記ロード電流との少なくともいずれかの値を、前記第１メモリセルに接続されたワード線と、前記第２メモリセルに接続されたビット線との交点にある前記メモリセルのうち前記第２の抵抗状態にあるものの個数に比例して変更してもよい。
　また、前記センスアンプ回路は、前記選択されたビット線に電流量の異なるロード電流を選択的に切り替えて供給するロード電流源を有し、前記選択されたビット線に流れ込む電流量が基準の電流量より多い場合は第１の論理値を出力し、前記基準の電流量より少ない場合は第２の論理値を出力し、前記第１のステップでは、前記ロード電流について前記変更を行い、前記選択されたメモリセルに、前記変更後のロード電流を供給し、前記センスアンプ回路の出力が前記第２の論理値であることを確認する第２のステップと、前記第２のステップの後で、前記選択されたメモリセルに前記書き込み電流又は前記書き込み電圧を供給する第３のステップと、前記第３のステップの後で、前記選択されたメモリセルに前記変更後のロード電流を供給し、前記選択されたメモリセルの抵抗変化素子の抵抗状態を読み出す第４のステップとを含み、前記第４のステップにおいて、前記センスアンプ回路の出力が前記第１の論理値の場合は、前記選択されたメモリセルの抵抗変化素子の抵抗状態は変化したと判定し、前記書き込み電流又は前記書き込み電圧の供給を終了し、前記センスアンプ回路の出力が前記第２の論理値の場合は、前記選択されたメモリセルの抵抗変化素子の抵抗状態は変化していないと判定し、前記第３のステップを再度実行してもよい。又は、前記センスアンプ回路は、ロード電流源を有し、前記選択されたビット線に流れ込む電流量が基準の電流量より多い場合は第１の論理値を出力し、前記基準の電流量より少ない場合は第２の論理値を出力し、前記第１のステップでは、前記書き込み電流又は前記書き込み電圧について前記変更を行い、前記選択されたメモリセルに、前記ロード電流を供給し、前記センスアンプ回路の出力が前記第２の論理値であることを確認する第２のステップと、前記第２のステップの後で、前記選択されたメモリセルに前記変更後の書き込み電流又は書き込み電圧を供給する第３のステップと、前記第３のステップの後で、前記選択されたメモリセルに前記ロード電流を供給し、前記選択されたメモリセルの抵抗変化素子の抵抗状態を読み出す第４のステップとを含み、前記第４のステップにおいて、前記センスアンプ回路の出力が前記第１の論理値の場合は、前記選択されたメモリセルの抵抗変化素子の抵抗状態は変化したと判定し、前記変更後の書き込み電流又は書き込み電圧の供給を終了し、前記センスアンプ回路の出力が前記第２の論理値の場合は、前記選択されたメモリセルの抵抗変化素子の抵抗状態は変化していないと判定し、前記第３のステップを再度実行してもよい。
　また、前記抵抗変化素子は、形成後の初期状態において前記第１の抵抗状態にあり、フォーミングが行われると前記初期状態から前記低抵抗状態と前記低抵抗状態より抵抗値の高い高抵抗状態との間で可逆的に変化が可能な前記第２の抵抗状態になり、前記書き込み電流又は前記書き込み電圧は、前記選択されたメモリセルの抵抗変化素子に対し、前記フォーミングを行うフォーミングパルスであり、前記ロード電流は、前記フォーミングパルスの供給により、前記選択されたメモリセルの抵抗変化素子が前記第２の抵抗状態になったことを確認するための電流であってもよい。又は、前記抵抗変化素子は、前記第１の抵抗状態と前記第２の抵抗状態との間で可逆的に変化し、前記書き込み電流又は前記書き込み電圧は、前記選択されたメモリセルの抵抗変化素子に対し、前記第１の抵抗状態と前記第２の抵抗状態とを可逆的に変化させる電気的信号であり、前記ロード電流は、前記選択されたメモリセルの抵抗変化素子が前記第１の抵抗状態及び前記第２の抵抗状態のいずれにあるのかを確認するための電流であってもよい。
　また、前記メモリセルは、窒素不足型のシリコン窒化膜を有して構成されるダイオード素子と前記抵抗変化素子とが直列接続されて構成されてもよい。
　本態様によれば、安定なフォーミングを実現することができる。また、安定な情報の書き込み及び読み出しを実現することができる。
　以下、本発明の実施の形態について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、図面において、実質的に同一の構成、動作、及び効果を表す要素については、同一の符号を付す。
　なお、本明細書では、メモリセルアレイを構成するメモリセルの個数は原理的な理解を易しくするため図示しやすい模式的なもので示しているが、さらに多数個のメモリセルに拡張してもその効果は変わるものではない。
　また、１層のクロスポイントセルアレイについてのみ図面を用いて説明しているが、本発明は１層のクロスポイントセルアレイにのみ限定されるものではなく、２層以上のクロスポイントセルアレイについても、１層ごとのクロスポイントセルアレイに対して本発明の構成を適用すれば、同様の効果が得られる。
　［クロスポイント型不揮発性記憶装置の構成］
　図１Ａは、本発明の実施の形態に係るクロスポイント型不揮発性記憶装置１００の構成を示す回路図である。
　この不揮発性記憶装置１００は、第１の平面内において互いに平行に形成された複数のワード線３と、第１の平面に平行な第２の平面内において互いに平行にかつ複数のワード線３と立体交差するように形成された複数のビット線４と、複数のワード線３と複数のビット線４との立体交差点に設けられている。第１の抵抗状態としての超高抵抗状態と、超高抵抗状態より抵抗値の低い第２の抵抗状態としての高抵抗状態又は低抵抗状態との２つの抵抗状態を有する抵抗変化素子を含んで構成されたメモリセル２が行列状に配列されたメモリセルアレイ（クロスポイントメモリセルアレイ）１を備える。さらに、ワード線３の１本を選択するワード線選択器である行選択回路５と、ビット線４の１本を選択するビット線選択器である列選択回路６とを備える。さらに、行選択回路５及び列選択回路６によりビット線４及びワード線３を選択することで選択されたメモリセル２に対し、選択されたメモリセル２の抵抗変化素子の抵抗状態を変化させる書き込み電流としてのフォーミングパルスを供給する書き込み回路１５と、選択されたメモリセル２に対し、選択されたメモリセル２の抵抗変化素子の抵抗状態を読み出すための読み出し電流としてのロード電流を供給するセンスアンプ回路（ＳＡ）７と、センスアンプ回路７及び書き込み回路１５を制御する制御回路１８とを備える。制御回路１８は、フォーミングパルスとロード電流との少なくともいずれかの大きさ（絶対値）を、メモリセルアレイ１における選択されたメモリセル２以外のメモリセル２で抵抗変化素子が上記第２の抵抗状態（高抵抗状態又は低抵抗状態）にあるものの数及び場所に応じて変更する。
　メモリセルアレイ１において、（Ａ）選択されたビット線４につながるメモリセル２のうち選択されたメモリセル２以外のメモリセル２で抵抗変化素子が第２の抵抗状態にあるものを第１メモリセルとし、（Ｂ）選択されたワード線３につながるメモリセル２のうち選択されたメモリセル２以外のメモリセル２で抵抗変化素子が第２の抵抗状態にあるものを第２メモリセルとする。このとき、制御回路１８は、フォーミングパルスとロード電流との少なくともいずれかの大きさを、第１メモリセルに接続されたワード線３と、第２メモリセルに接続されたビット線４との交点にあるメモリセル２のうち第２の抵抗状態にある個数（回り込み電流経路数）に比例して変更し、回り込み電流経路数が大きいほど大きくする。
　抵抗変化素子は、形成後の初期状態において超高抵抗状態にあり、フォーミングが行われると初期状態から、低抵抗状態と低抵抗状態より抵抗値の高い高抵抗状態との間で可逆的に変化が可能な第２の抵抗状態になる。フォーミングパルスは、選択されたメモリセル２の抵抗変化素子に対し、フォーミングを行うパルスであり、ロード電流は、フォーミングパルスの供給により、選択されたメモリセル２の抵抗変化素子が超高抵抗状態から高抵抗状態又は低抵抗状態になったことを確認するために、選択されたメモリセル２に読み出し電流として供給する電流である。
　制御回路１８は、ロード電流について前述の変更を行い、センスアンプ回路７は、選択されたビット線４に電流量の異なるロード電流を変更後のロード電流として選択的に切り替えて供給するロード電流源である回り込み電流補償用ロード電流供給部８を有している。この回り込み電流補償用ロード電流供給部８は、選択されたビット線４に流れ込む電流量が基準の電流量より多い場合は第１の論理値として‘Ｌ’レベルを出力し、基準の電流量より少ない場合は第２の論理値として‘Ｈ’レベルを出力する。
　制御回路１８は、メモリセル２が選択された状態で、選択されたメモリセル２にフォーミングパルスが印加される前に、センスアンプ回路７の出力が‘Ｈ’レベルとなる所定の電流量に回り込み電流補償用ロード電流供給部８のロード電流の電流量を設定した後、回り込み電流補償用ロード電流供給部８に所定の電流量のロード電流を供給させてセンスアンプ回路７の出力が‘Ｌ’レベルとなるまで、所定のメモリセル２に対しフォーミングパルスを印加させる。
　センスアンプ回路７は、列選択回路６により選択されたビット線４の電圧と基準の電圧（比較電圧ＲＥＦ）とを比較し、列選択回路６により選択されたビット線４の電圧が基準の電圧より高い場合は‘Ｈ’レベルを出力し、基準の電圧より低い場合は‘Ｌ’レベルを出力する差動アンプ１４を有する。センスアンプ回路７は、選択されたメモリセル２の抵抗変化素子が第２の抵抗状態にあるときに、選択されたメモリセル２に変更後の所定のロード電流を供給すると‘Ｌ’レベルを出力し、選択されたメモリセル２の抵抗変化素子が第１の超高抵抗状態にあるときに、選択されたメモリセル２に変更後の所定のロード電流を供給すると‘Ｈ’レベルを出力する。
　回り込み電流補償用ロード電流供給部８は、第１のロード電流と、第１のロード電流より多い第２のロード電流を選択的に切り替えて選択されたビット線４に供給する。センスアンプ回路７は、メモリセルアレイ１の全てのメモリセル２がフォーミングされていない状態において、所定のメモリセル２が選択されたとき、所定のメモリセル２にフォーミングパルスが印加される前で、回り込み電流補償用ロード電流供給部８のロード電流が第１のロード電流及び第２のロード電流の何れの場合も‘Ｈ’レベルを出力する。さらに、センスアンプ回路７は、メモリセルアレイ１の１つの所定のメモリセル２以外の全てのメモリセル２がフォーミングされている状態において、所定のメモリセル２が選択されたとき、所定のメモリセル２にフォーミングパルスが印加される前に、回り込み電流補償用ロード電流供給部８のロード電流が第１のロード電流の場合に‘Ｌ’レベルを出力し、第２のロード電流の場合に‘Ｈ’レベルを出力する。
　回り込み電流補償用ロード電流供給部８は、Ｐ型ＭＯＳトランジスタ８ｂを有する。不揮発性記憶装置１００は、さらに、Ｐ型ＭＯＳトランジスタ８ｂのゲート端子に接続され、Ｐ型ＭＯＳトランジスタ８ｂのゲート端子に電圧値の異なる電圧を選択的に切り替えて供給する可変電圧源１６を備える。回り込み電流補償用ロード電流供給部８は、少なくとも第１のロード電流と、第２のロード電流と、第１のロード電流と第２のロード電流との間の第３のロード電流とを選択的に切り替えて供給する。制御回路１８は、第２のロード電流を回り込み電流補償用ロード電流供給部８に供給させる場合は、第３のロード電流を回り込み電流補償用ロード電流供給部８に供給させる場合に比べＰ型ＭＯＳトランジスタ８ｂの出力電流が大きくなり、かつ、第３のロード電流を回り込み電流補償用ロード電流供給部８に供給させる場合は、第１のロード電流を回り込み電流補償用ロード電流供給部８に供給させる場合に比べＰ型ＭＯＳトランジスタ８ｂの出力電流が大きくなるように可変電圧源１６の電圧値を調整する。
　以下、本実施の形態に係る不揮発性記憶装置１００について詳細に説明する。この不揮発性記憶装置１００は、メモリセルアレイ（クロスポイントメモリセルアレイ）１と、行選択回路５と、列選択回路６と、センスアンプ回路７と、書き込み回路１５と、可変電圧源１６及び１７と、制御回路１８と、記憶部（メモリ）３０とから構成される。なお、記憶部３０は、不揮発性記憶装置１００とは別チップに設けられてもよいし、制御回路１８内に設けられてもよい。
　メモリセルアレイ１では、ワード線３とビット線４との交点のそれぞれに設けられたクロスポイント型のメモリセル２がマトリックス状に配列されている。
　なお、図１Ａではメモリセルアレイ１を４×４の配列に簡単化している。また、メモリセル２の各々の配置場所に対応して、Ｍ１１からＭ４４までの行列記号でその位置を表現している。また、以降の説明において、対応する図のメモリセルアレイ１に行列記号の表記が無い場合も、図１Ａの行列記号に対応させて説明している。
　行選択回路５は複数のワード線３のうち１本を選択制御し、列選択回路６は複数のビット線４のうち１本を選択制御する。
　センスアンプ回路７は、列選択回路６で選択されるビット線に流れる電流量の大小に応じて、論理的な値であるデータ“１”及びデータ“０”のいずれかを判定信号ＳＯとして出力する。センスアンプ回路７では、回り込み電流補償用ロード電流供給部８、リード電流検知用ロード電流供給部９、データ“０”ベリファイ用ロード電流供給部１０、及びデータ“１”ベリファイ用ロード電流供給部１１が並列に接続されている。この４つのロード電流供給部はクランプ用Ｎ型ＭＯＳトランジスタ（ビット線クランプトランジスタ）１２を介して列選択回路６につながっており、また差動アンプ１４の一方の入力端子とつながっている。
　回り込み電流補償用ロード電流供給部８は、直列に接続されたＰ型ＭＯＳトランジスタ８ａ及びＰ型ＭＯＳトランジスタ８ｂで構成された電流出力量が可変な電流源であり、クランプ用Ｎ型ＭＯＳトランジスタ１２のドレインに接続されている。Ｐ型ＭＯＳトランジスタ８ａのゲートには、回り込み電流補償用ロード電流供給部８の選択、非選択を指示する選択信号ＮＳが供給されている。一方、Ｐ型ＭＯＳトランジスタ８ｂのゲートには、その電圧値で回り込み電流補償用ロード電流供給部８の電流出力量を調整可能にすべくロード電流制御電圧ＬＡ（Ｍ）（Ｍは自然数）が供給されている。
　リード電流検知用ロード電流供給部９は、直列に接続されたＰ型ＭＯＳトランジスタ９ａ及びＰ型ＭＯＳトランジスタ９ｂで構成された電流出力量が可変な電流源であり、クランプ用Ｎ型ＭＯＳトランジスタ１２のドレインに接続されている。Ｐ型ＭＯＳトランジスタ９ａのゲートには、リード電流検知用ロード電流供給部９の選択、非選択を指示する選択信号Ｎ０１が供給されている。一方、Ｐ型ＭＯＳトランジスタ９ｂのゲートには、その電圧値でリード電流検知用ロード電流供給部９の電流出力量を調整可能にすべくロード電流制御電圧ＬＢ（Ｎ）（Ｎは自然数）が供給されている。
　データ“０”ベリファイ用ロード電流供給部１０は、直列に接続されたＰ型ＭＯＳトランジスタ１０ａ及びＰ型ＭＯＳトランジスタ１０ｂで構成された電流出力量が可変な電流源であり、クランプ用Ｎ型ＭＯＳトランジスタ１２のドレインに接続されている。Ｐ型ＭＯＳトランジスタ１０ａのゲートには、データ“０”ベリファイ用ロード電流供給部１０の選択、非選択を指示する選択信号Ｎ０が供給されている。一方、Ｐ型ＭＯＳトランジスタ１０ｂのゲートには、その電圧値でデータ“０”ベリファイ用ロード電流供給部１０の電流出力量を調整可能にすべくロード電流制御電圧ＬＢ（Ｎ）が供給されている。
　データ“１”ベリファイ用ロード電流供給部１１は、直列に接続されたＰ型ＭＯＳトランジスタ１１ａ及びＰ型ＭＯＳトランジスタ１１ｂで構成された電流出力量が可変な電流源であり、クランプ用Ｎ型ＭＯＳトランジスタ１２のドレインに接続されている。Ｐ型ＭＯＳトランジスタ１１ａのゲートには、データ“１”ベリファイ用ロード電流供給部１１の選択、非選択を指示する選択信号Ｎ１が供給されている。一方、Ｐ型ＭＯＳトランジスタ１１ｂのゲートには、その電圧値でデータ“１”ベリファイ用ロード電流供給部１１の電流出力量を調整可能にすべくロード電流制御電圧ＬＢ（Ｎ）が供給されている。
　クランプ電圧制御回路１３は、その出力がクランプ用Ｎ型ＭＯＳトランジスタ１２のゲートに接続されており、読み出し動作において列選択回路６で選択されるビット線の電圧を所定電圧以下に抑える働きをする。
　差動アンプ１４は、２つの入力端子を備え、４つのロード電流供給部とクランプ用Ｎ型ＭＯＳトランジスタ１２との接点ＳＥＮを第１の入力とし、所定の電圧に設定された比較電圧ＲＥＦを第２の入力とし、その出力をＳＯとしている。差動アンプ１４の出力ＳＯは、センスアンプ回路７の出力となる。
　パルス用電圧源Ｖｗ（Ｍ）は、制御回路１８で指示される所定のパルス電圧を書き込み回路１５に供給する。このパルス用電圧源Ｖｗ（Ｍ）は、不揮発性記憶装置１００の内部に電源回路を設け、それで生成される電圧を用いてパルス電圧を生成しても良いし、または不揮発性記憶装置１００の外部より直接供給される電圧を用いてパルス電圧を生成してもよい。
　書き込み回路１５は、列選択回路６と行選択回路５との何れかまたは両方に接続され（図１Ａでは行選択回路５への接続のケースは図示していない）、メモリセル２への情報の書き込み時に書き込みパルスを、メモリセル２のフォーミング時にフォーミングパルスを、列選択回路６と行選択回路５との何れかまたは両方に供給する。書き込み回路１５は、パルス電圧源Ｖｗ（Ｍ）からのパルス電圧Ｖｗ（Ｍ）を調整することで、書き込みパルス（書き込み電圧や書き込み電流）を生成して列選択回路６と行選択回路５との何れかまたは両方に供給する。
　書き込み回路１５は、パルス用電圧源Ｖｗ（Ｍ）から供給される電圧がソースに印加され、ドレインがメモリセルアレイ１に接続されたトランジスタ等から構成され、パルス用電圧源Ｖｗ（Ｍ）からの電圧に応じて異なる書き込み電圧をメモリセルアレイ１に供給する。
　可変電圧源１６は、制御回路１８で指示される所定のロード電流制御電圧ＬＡ（Ｍ）を出力する。
　可変電圧源１７は、制御回路１８で指示される所定のロード電流制御電圧ＬＢ（Ｎ）を出力する。
　制御回路１８は、パルス用電圧源Ｖｗ（Ｍ）（書き込み回路１５）、可変電圧源１６及び１７を制御し、出力電圧の選択指示を行う。
　記憶部３０には、メモリセルアレイ１のフォーミングにおいてフォーミング対象の各メモリセル２が選択されたときの回り込み電流経路数を示すテーブルが格納されている。制御回路１８は、記憶部３０のテーブルに基づいて最適なフォーミングパルス及びロード電流の少なくともいずれかが供給されるように、フォーミング対象のメモリセル２毎にフォーミングパルス及びロード電流を変更する。具体的には、制御回路１８は、テーブルでフォーミング対象のメモリセル２に対応付けられた回り込み電流経路数に比例したフォーミングパルス及びロード電流をフォーミング対象のメモリセル２に供給する。
　このとき、記憶部３０のテーブルの回り込み電流経路数は、メモリセルアレイ１のフォーミングにおいてフォーミング対象のメモリセル２がどのような順番で選択されていくか、つまりフォーミング順に依存して変わる。従って、記憶部３０には、フォーミング順に対応して複数のテーブルが格納されていてもよい。
　図１Ｂ及び図１Ｃは可変電圧源１６及び１７の構成の一例を示す回路図である。
　図１Ｂに示すように、可変電圧源１６では、６個の固定抵抗素子１９が電源部とグランド部との間で直列接続されている。可変電圧源１６は、各接点ＬＡ（１）、ＬＡ（２）、ＬＡ（３）、ＬＡ（４）、ＬＡ（５）、ＬＡ（６）、ＬＡ（７）の一箇所をロード電流制御電圧選択スイッチ２０で選択し、ロード電流制御電圧ＬＡ（Ｍ）として出力する。
　また、図１Ｃに示すように、可変電圧源１７は、６個の固定抵抗素子１９が電源部とグランド部との間で直列接続されている。可変電圧源１７は、各接点ＬＢ（１）、ＬＢ（２）、ＬＢ（３）、ＬＢ（４）、ＬＢ（５）、ＬＢ（６）、ＬＢ（７）の一箇所をロード電流制御電圧選択スイッチ２０で選択し、ロード電流制御電圧ＬＢ（Ｎ）として出力する。
　なお、可変電圧源１６及び１７は、固定抵抗素子１９の直列体で構成され、等分割電圧を供給する構成が示されているが、電圧分割に重み付け分割をして供給する構成であってもよい。また固定抵抗素子１９の代わりにトランジスタが用いられてもよい。また、一般的に知られているその他の可変電圧供給手段の構成であっても良いことは言うまでも無い。
　図２Ａは、メモリセル２の構成を示す回路図である。
　メモリセル２では、抵抗変化素子２ａとダイオード素子２ｂとが直列に接続されている。
　図２Ｂはメモリセル２の断面構造の一例を示す断面図である。
　メモリセル２は、抵抗変化素子２ａとダイオード素子２ｂとの積層体から構成されている。
　ダイオード素子２ｂは、半導体層２３を第１電極２２と第２電極２４で挟んだＭＳＭ構造で形成され、抵抗変化素子２ａはダイオード素子２ｂの第２電極２４を下部電極として共有し、その上に第１の抵抗変化層２５、第２の抵抗変化層２６、及び上部電極としての第３電極２７が形成された構造を有している。抵抗変化素子２ａ及びダイオード素子２ｂは、絶縁層２９で覆われている。
　第１電極２２は、第１ビア２１を介してワード線３に接続され、第３電極２７は第２ビア２８を介してビット線４に接続される。
　半導体層２３の材料には、窒素不足型シリコン窒化物（ＳｉＮｘ）が用いられる。ここで、窒素不足型シリコン窒化物とは、化学量論的組成のシリコン窒化物であるＳｉ３Ｎ４よりも窒素含有率が小さいシリコン窒化物を指し、窒素不足型シリコン窒化物は半導体的な特性を示す。
　第１電極２２及び第２電極２４の材料には、ＴａＮ（窒化タンタル）、ＴｉＮ（窒化チタン）またはＷ（タングステン）を用いることができるが、ここでは膜厚５０ｎｍのＴａＮを用いている。
　第３電極２７の材料には、Ｐｔ（白金）、Ｉｒ（イリジウム）及びＰｄ（パラジウム）などの貴金属もしくはこれらの合金を用いることができるが、ここでは膜厚５０ｎｍのＩｒを用いている。
　抵抗変化素子２ａは、第２電極２４と、第３電極２７と、第２電極２４と第３電極２７との間に配置される第１の抵抗変化層２５、第２の抵抗変化層２６にて構成される。第１の抵抗変化層２５及び第２の抵抗変化層２６は、抵抗変化層と総称される。
　抵抗変化層は、第２電極２４と第３電極２７との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する層である。例えば、第２電極２４と第３電極２７との間に与えられる電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する層である。抵抗変化層は、第２電極２４に接続する第１の抵抗変化層２５と、第３電極２７に接続する第２の抵抗変化層２６の少なくとも２層を積層して構成される。
　第１の抵抗変化層２５は、酸素不足型の第１の金属酸化物で構成され、第２の抵抗変化層２６は、第１の金属酸化物よりも酸素不足度が小さい第２の金属酸化物で構成されている。抵抗変化素子２ａの第２の抵抗変化層２６中には、電気パルスの印加に応じて酸素不足度が可逆的に変化する微小な局所領域が形成されている。局所領域は、酸素欠陥サイトから構成されるフィラメントを含むと考えられる。
　「酸素不足度」とは、金属酸化物において、その化学量論的組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定でありかつより高い抵抗値を有している。
　例えば、金属がタンタル（Ｔａ）の場合、上述の定義による化学量論的組成の酸化物はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％であり、ＴａＯ１．５の酸素不足度は、酸素不足度＝（２．５－１．５）／２．５＝４０％となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。
　酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。
　「酸素含有率」とは、総原子数に占める酸素原子の比率である。例えば、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素原子の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。例えば、第１の金属酸化物層を構成する金属と、第２の金属酸化物層を構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第２の金属酸化物の酸素含有率が第１の金属酸化物の酸素含有率よりも大きいとき、第２の金属酸化物の酸素不足度は第１の金属酸化物の酸素不足度より小さい。
　抵抗変化層を構成する金属にタンタルを用いる場合、第１の金属酸化物の組成をＴａＯｘとした場合にｘが０．８以上１．９以下であり、かつ、第２の金属酸化物の組成をＴａＯｙとした場合にｙが２．１以上である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物の膜厚は１ｎｍ以上８ｎｍ以下としてもよい。
　抵抗変化層を構成する金属は、タンタル以外の金属を用いてもよい。抵抗変化層を構成する金属としては、遷移金属、またはアルミニウム（Ａｌ）を用いることができる。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。
　例えば、ハフニウム酸化物を用いる場合、第１の金属酸化物の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、かつ、第２の金属酸化物の組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物の膜厚は、３～４ｎｍとしてもよい。
　また、ジルコニウム酸化物を用いる場合、第１の金属酸化物の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、かつ、第２の金属酸化物の組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物の膜厚は、１～５ｎｍとしてもよい。
　第１の抵抗変化層２５となる第１の金属酸化物を構成する第１の金属と、第２の抵抗変化層２６となる第２の金属酸化物を構成する第２の金属とは、異なる金属を用いてもよい。この場合、第２の金属酸化物は、第１の金属酸化物よりも酸素不足度が小さい、つまり抵抗が高くてもよい。このような構成とすることにより、抵抗変化時に第２電極２４と第３電極２７との間に印加された電圧は、第２の金属酸化物に、より多くの電圧が分配され、第２の金属酸化物中で発生する酸化還元反応をより起こしやすくすることができる。
　また、第１の金属酸化物を構成する第１の金属と、第２の金属酸化物を構成する第２の金属とを、互いに異なる材料を用いる場合、第２の金属の標準電極電位は、第１の金属の標準電極電位より低くてもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。これにより、標準電極電位が相対的に低い第２の金属酸化物において、酸化還元反応が起こりやすくなる。なお、抵抗変化現象は、抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こってフィラメント（導電パス）が変化することにより、その抵抗値（酸素不足度）が変化すると考えられる。
　例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２の金属酸化物にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝－１．６３ｅＶ）はタンタル（標準電極電位＝－０．６ｅＶ）より標準電極電位が低い材料である。このように、第２の金属酸化物に第１の金属酸化物より標準電極電位が低い金属の酸化物を用いることにより、第２の金属酸化物中でより酸化還元反応が発生しやすくなる。その他の組み合わせとして、高抵抗層となる第２の金属酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いることができる。例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２の金属酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いてもよい。
　積層構造の抵抗変化層における抵抗変化現象は、いずれも抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こって、局所領域中のフィラメント（導電パス）が変化することにより、その抵抗値が変化すると考えられる。
　つまり、第２の金属酸化物に接続する第３電極２７に、第２電極２４を基準にして正の電圧を印加したとき、抵抗変化層中の酸素イオンが第２の金属酸化物側に引き寄せられる。これによって、第２の金属酸化物中に形成された微小な局所領域中で酸化反応が発生し、酸素不足度が減少する。その結果、局所領域中のフィラメントが繋がりにくくなり、抵抗値が増大すると考えられる。
　逆に、第２の金属酸化物に接続する第３電極２７に、第２電極２４を基準にして負の電圧を印加したとき、第２の金属酸化物中の酸素イオンが第１の金属酸化物側に押しやられる。これによって、第２の金属酸化物中に形成された微小な局所領域中で還元反応が発生し、酸素不足度が増加する。その結果、局所領域中のフィラメントが繋がりやすくなり、抵抗値が減少すると考えられる。
　酸素不足度がより小さい第２の金属酸化物に接続されている第３電極２７は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など、第２の金属酸化物を構成する金属及び第２電極２４を構成する材料と比べて標準電極電位が、より高い材料で構成する。また、酸素不足度がより高い第１の金属酸化物に接続されている第２電極２４は、例えば、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）など、第１の金属酸化物を構成する金属と比べて標準電極電位が、より低い材料で構成してもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。
　すなわち、第３電極２７の標準電極電位Ｖ２、第２の金属酸化物を構成する金属の標準電極電位Ｖｒ２、第１の金属酸化物を構成する金属の標準電極電位Ｖｒ１、第２電極２４の標準電極電位Ｖ１との間には、Ｖｒ２＜Ｖ２、かつＶ１＜Ｖ２なる関係を満足してもよい。さらには、Ｖ２＞Ｖｒ２で、Ｖｒ１≧Ｖ１の関係を満足してもよい。
　上記の構成とすることにより、第２電極と第２の金属酸化物の界面近傍の第２の金属酸化物中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
　なお、メモリセル２の構成は、図２Ｂの構成に限定されるものではなく、図２Ａの等価回路を実現できる構成であれば他の構成でもよい。
　図２Ｃは、メモリセル２の抵抗変化のＶＩカーブを示す図である。
　図２Ｃでは、ビット線４を基準にしてワード線３が高電圧となる電圧方向が負電圧側で、ワード線３を基準にしてビット線４が高電圧となる電圧方向が正電圧側に対応している。そして、メモリセル２は、Ｃ点からＡ点の間の負電圧領域で高抵抗状態から低抵抗状態に遷移し、反対にＤ点からＢ点を超える正電圧領域で低抵抗状態から高抵抗状態に遷移する双方向の抵抗変化動作をする。言い換えると、低抵抗化（ＬＲ化）の負電圧印加で高抵抗状態から低抵抗状態に遷移し、高抵抗化（ＨＲ化）の正電圧印加で低抵抗状態から高抵抗状態に遷移する。なお、Ｃ点とＤ点の間で見える、電流がほぼ流れないオフ領域がダイオード素子２ｂの非線形特性によるものである。
　［抵抗変化素子のフォーミング特性］
　ところで、図２Ｃに示す可逆的な抵抗変化動作は、メモリセル２を形成後フォーミングとよぶ操作を行う事で開始できる。例えば特許文献２に記載されているフォーミング操作の一例を説明する。
　図３Ａは、測定に用いられた評価用素子の構成を示す回路図である。
　図３Ａの評価用素子では、図２Ｂと同じ構造の抵抗変化素子２ａと１．５ｋΩの固定抵抗素子とが直列に接続されている。
　図３Ｂは、図３Ａの３つの評価用素子に対しフォーミングパルスを印加したときの、抵抗値の推移を３評価用素子分示す図である。図３Ｂでは、例えばフォーミング用の正電圧パルス（パルス幅＝１μｓ）を印加してフォーミングを試みたときの、抵抗変化素子２ａの抵抗値とフォーミングパルスの累積パルス印加時間との関係をプロットしている。
　図３Ｂに示されるように、評価用素子によって累積パルス印加時間は異なるが、評価用素子は数十ＭΩの超高抵抗状態（第１の抵抗状態）から数十ｋΩ台の高抵抗状態（第２の抵抗状態）に突然低下している。この低下した抵抗状態がフォーミングのなされた状態に対応する。この評価結果からもわかるように、抵抗変化素子によってフォーミングが完了するパルス印加回数が異なる。しかし、その抵抗値が初期状態に比べ大きく低下した状態を捉えそこでフォーミングを終了すれば、無駄が無く、良好なフォーミングを行うことができる。
　［クロスポイント型不揮発性記憶装置のフォーミングに関係する基本的な説明］
　以下、本発明の詳細を説明する前に、本発明の基本となる新たな知見について説明する。
　これはクロスポイント型不揮発性記憶装置の回り込み電流に関するものである。以下では、図４Ａ乃至図８を参照しながら当該知見について説明するが、これは後述の本発明の構成を理解するための一助とするものである。したがって、本発明はこれらの図面及びその説明に限定されない。
　図４Ａは、図１Ａに示すメモリセルアレイ１の構成を詳細に示す図である。
　図４Ａにおいて、ワード線３のそれぞれは、選択線の説明を分かり易くするためＷＬ１～ＷＬ４と記している。同様に、ビット線４のそれぞれは、ＢＬ１～ＢＬ４と記している。また、ＷＬ３及びＢＬ３が選択線つまり選択ワード線及び選択ビット線であることを示すため、ＷＬ３及びＢＬ３を太線で図示している。ＷＬ３及びＢＬ３の選択の具体的動作は、ＷＬ３とＢＬ３の両者の間に所定電圧差を印加してＷＬ３及びＢＬ３が交差するメモリセル２に電流を流し、それ以外のワード線３及びビット線４はフローティング状態とするものである。また、メモリセル２について、白丸はフォーミング前の状態のメモリセル、黒丸はフォーミング後の状態のメモリセル、斜線付き丸は選択された状態のメモリセル（図４ＡではＭ３３）を示すものとする。これは、以降の説明でも同様である。
　図４Ｂは、図４Ａのメモリセルアレイ１を等価回路図に展開したものである。
　図４Ｂにおいて、ビット線４（ＢＬ３）とワード線３（ＷＬ３）との間に選択されたメモリセル２（Ｍ３３）が接続されている。またそれと並列に、例えばビット線４（ＢＬ３）に一端が接続されるメモリセル２（Ｍ１３）は、他端がワード線３（ＷＬ１）に繋がり、さらにメモリセル２（Ｍ１１）を介してビット線４（ＢＬ１）に繋がり、メモリセル２（Ｍ３１）を介してワード線３（ＷＬ３）に繋がる。従って、メモリセル２（Ｍ１３）－メモリセル２（Ｍ１１）－メモリセル２（Ｍ３１）のように、ビット線４（ＢＬ３）及びワード線３（ＷＬ３）が３段直列な関係の非選択のメモリセル２を介して接続された電流経路、即ち回り込み電流経路が形成されている。また、同様に、メモリセル２（Ｍ１３）－メモリセル２（Ｍ１２）－メモリセル２（Ｍ３２）、メモリセル２（Ｍ１３）－メモリセル２（Ｍ１４）－メモリセル２（Ｍ３４）、メモリセル２（Ｍ２３）－メモリセル２（Ｍ２１）－メモリセル２（Ｍ３１）、メモリセル２（Ｍ２３）－メモリセル２（Ｍ２２）－メモリセル２（Ｍ３２）、メモリセル２（Ｍ２３）－メモリセル２（Ｍ２４）－メモリセル２（Ｍ３４）、メモリセル２（Ｍ４３）－メモリセル２（Ｍ４１）－メモリセル２（Ｍ３１）、メモリセル２（Ｍ４３）－メモリセル２（Ｍ４２）－メモリセル２（Ｍ３２）、メモリセル２（Ｍ４３）－メモリセル２（Ｍ４４）－メモリセル２（Ｍ３４）の回り込み電流経路も形成されている。
　図４Ｃは、選択された状態のメモリセル２（Ｍ３３）以外のメモリセル２の抵抗が同じ状態の時の図４Ｂで示す等価回路を縮退した等価回路を示すものである。
　選択された状態のメモリセル２（Ｍ３３）以外のメモリセル２の抵抗状態が同一である。従って、３段直列な関係の非選択のメモリセル２を介した回り込み電流経路は、図４Ｃに示されるように、上段部にメモリセル２が３個並列に接続され、中段部にメモリセル２が９個並列に（上段部個数と下段部個数の積）に接続され、下段部にメモリセル２が３個並列に接続された関係に単純化できる。
　次にメモリセルアレイ１の等価回路図を用いて、いくつかのケース（選択されたメモリセル２以外のメモリセル２の抵抗状態が異なるケース）についてフォーミングにおける回り込み電流量を説明する。
　図５Ａは、図４Ａで示したのと同様に、メモリセル２（Ｍ３３）を選択し、フォーミングする場合を示している。但し、図５Ａは、選択されたビット線４（ＢＬ３）に繋がるメモリセル２（Ｍ１３）及びメモリセル２（Ｍ２３）と、選択されたワード線３（ＷＬ３）に繋がるメモリセル２（Ｍ３１）及びメモリセル２（Ｍ３２）とは、黒丸で示すように、既にフォーミングされた状態を仮定している。一方、黒丸で示した以外の白丸のメモリセル２はフォーミングされていない状態を仮定している。
　図５Ｂは、図５Ａの等価回路図を示すものである。なお、図５Ｂの接続関係は既に図４Ｂで説明しているので省略する。
　図５Ｂの等価回路図によると、３段直列な関係の非選択のメモリセル２を介した回り込み電流経路では、中段部に何れもフォーミング前の状態のメモリセル２が接続されている。フォーミング前のメモリセル２は超高抵抗状態にあり、従って回り込み電流はこの中段部で遮断され、図５Ａの状態では回り込み電流は発生しない。このような状態を、回り込み電流経路数が０と定義する。
　図５Ｃは、図４Ａで示したのと同様に、メモリセル２（Ｍ３３）を選択し、フォーミングする場合を示している。但し、図５Ｃは、図５Ａの状態に対し、メモリセル２（Ｍ１１）がフォーミングされた状態を仮定している。
　図５Ｄは、図５Ｃの等価回路図を示すものである。
　図５Ｄの等価回路図によると、３段直列な関係の非選択のメモリセル２を介した回り込み電流経路では、メモリセル２（Ｍ１３）－メモリセル２（Ｍ１１）－メモリセル２（Ｍ３１）の１経路が何れもフォーミングされたメモリセル２で繋がっている。一方、それ以外の他の回り込み電流経路では、上段部、中段部または下段部にフォーミング前の超高抵抗状態のメモリセル２があるため、回り込み電流は遮断される。このような状態を、回り込み電流経路数が１と定義する。
　図５Ｅは、図４Ａで示したのと同様に、メモリセル２（Ｍ３３）を選択し、フォーミングする場合を示している。但し、図５Ｅは、図５Ｃの状態に対し、メモリセル２（Ｍ１１）の代わりにメモリセル２（Ｍ１４）がフォーミングされた状態を仮定している。
　図５Ｆは、図５Ｅの等価回路図を示すものである。
　図５Ｆの等価回路図によると、３段直列な関係の非選択のメモリセル２を介した回り込み電流経路では、上段部、中段部または下段部にフォーミング前の超高抵抗状態のメモリセル２があるため、回り込み電流は遮断される。従って、回り込み電流経路数が０となる。即ち図５Ｆの場合と図５Ｃの場合とで、フォーミング後のメモリセル２の数は同じだが、フォーミング後のメモリセル２の配置場所が異なることに依って回り込み電流経路数が変わることがわかる。
　図５Ｇは、図４Ａで示したのと同様に、メモリセル２（Ｍ３３）を選択し、フォーミングする場合を示している。但し、図５Ｇは、図５Ｃでの状態に対し、さらにメモリセル２（Ｍ１２）がフォーミングされた状態を仮定している。
　図５Ｈは、図５Ｇの等価回路図を示すものである。
　図５Ｈの等価回路図によると、３段直列な関係の非選択のメモリセル２を介した回り込み電流経路では、メモリセル２（Ｍ１３）－メモリセル２（Ｍ１１）－メモリセル２（Ｍ３１）、メモリセル２（Ｍ１３）－メモリセル２（Ｍ１２）－メモリセル２（Ｍ３２）の２経路が何れもフォーミングされたメモリセル２で繋がっている。一方、それ以外の他の回り込み電流経路では、上段部、中段部または下段部にフォーミング前の超高抵抗状態のメモリセル２があるため、回り込み電流は遮断される。このような状態を、回り込み電流経路数が２と定義する。
　図５Ｉは、図４Ａで示したのと同様に、メモリセル２（Ｍ３３）を選択し、フォーミングする場合を示している。但し、図５Ｉは、図５Ｇでの状態に対し、さらにメモリセル２（Ｍ２１）がフォーミングされた状態を仮定している。
　図５Ｊは、図５Ｉの等価回路図を示すものである。
　図５Ｊの等価回路図によると、３段直列な関係の非選択のメモリセル２を介した回り込み電流経路では、メモリセル２（Ｍ１３）－メモリセル２（Ｍ１１）－メモリセル２（Ｍ３１）、メモリセル２（Ｍ１３）－メモリセル２（Ｍ１２）－メモリセル２（Ｍ３２）、メモリセル２（Ｍ２３）－メモリセル２（Ｍ２１）－メモリセル２（Ｍ３１）の３経路が何れもフォーミングされたメモリセル２で繋がっている。一方、それ以外の他の回り込み電流経路では、上段部、中段部または下段部にフォーミング前の超高抵抗状態のメモリセル２があるため、回り込み電流は遮断される。このような状態を、回り込み電流経路数が３と定義する。
　図５Ｋは、図４Ａで示したのと同様に、メモリセル２（Ｍ３３）を選択し、フォーミングする場合を示している。但し、図５Ｋは、図５Ｉでの状態に対し、さらにメモリセル２（Ｍ２２）がフォーミングされた状態を仮定している。
　図５Ｌは、図５Ｋの等価回路図を示すものである。
　図５Ｌの等価回路図によると、３段直列な関係の非選択のメモリセル２を介した回り込み電流経路では、メモリセル２（Ｍ１３）－メモリセル２（Ｍ１１）－メモリセル２（Ｍ３１）、メモリセル２（Ｍ１３）－メモリセル２（Ｍ１２）－メモリセル２（Ｍ３２）、メモリセル２（Ｍ２３）－メモリセル２（Ｍ２１）－メモリセル２（Ｍ３１）、メモリセル２（Ｍ２３）－メモリセル２（Ｍ２２）－メモリセル２（Ｍ３２）の４経路が何れもフォーミングされたメモリセル２で繋がっている。一方、それ以外の他の回り込み電流経路では、上段部、中段部または下段部にフォーミング前の超高抵抗状態のメモリセル２があるため、回り込み電流は遮断される。このような状態を、回り込み電流経路数が４と定義する。
　以上の説明で分かるように回り込み電流経路数は、選択ビット線に接続されたフォーミング済みのメモリセル２（Ｍ１３、Ｍ２３）が接続された非選択ワード線と、選択ワード線に接続されたフォーミング済みのメモリセル２（Ｍ３１、Ｍ３２）が接続された非選択ビット線との交点に位置するメモリセル２（図５Ａ、図５Ｃ、図５Ｅ、図５Ｇ、図５Ｉ及び図５Ｋにおいて破線で囲うメモリセル２（Ｍ１１、Ｍ１２、Ｍ２１、Ｍ２２））の内、フォーミング済みのメモリセル２の個数に相当（一致）している。
　次に回り込み電流経路数を一般化して説明する。
　図６は４行４列のメモリセルアレイ１を、Ｍ行Ｎ列のメモリセルアレイ１０１に拡張し一般化したものである。メモリセルアレイ１０１の個別の構成要素はメモリセルアレイ１と同一なのでその詳細説明は省略する。
　なお、図６では、ワード線は選択ワード線１０３のみを、ビット線は選択ビット線１０４のみを表示し、非選択ワード線及び非選択ビット線の表示は省略している。また選択ワード線１０３または選択ビット線１０４以外に接続されるメモリセルは、フォーミング済みのメモリセルのみを示し、それ以外は省略している。
　また、図６では、選択ワード線１０３と選択ビット線１０４との交点の選択メモリセル１０２ａをフォーミングする場合を示している。選択ワード線１０３にはフォーミング済みのメモリセルがｎビット、選択ビット線１０４にはフォーミング済みのメモリセルがｍビット存在しているとしている。そして、そのフォーミング済みのメモリセルの各々に接続される非選択ビット線（図示なし）及び非選択ワード線（図示なし）の交差する領域を交差領域１０５とし、この交差領域１０５にＡビットのフォーミング済みメモリセル領域１０６ａが含まれるとしている。
　また、図６では、交差領域１０５内のフォーミング済みメモリセル領域１０６ａをｍ０行ｎ０列のまとまった単位で表現しているが、これは後ほどの説明を簡単にするためのもので、交差領域１０５内のフォーミング済みメモリセル領域１０６ａは分散されたメモリセルの行及び列から構成されるものであってもよい。また、交差領域１０５に属さない領域にＢビットのフォーミング済みメモリセル領域１０６ｂが存在してもよい。
　図７は、図６に示すＭ行Ｎ列のメモリセルアレイ１０１の縮退した等価回路図を示すものである。
　図７では、選択ビット線１０４と選択ワード線１０３とに両端が接続された選択メモリセル１０２ａと並列に、回り込み電流経路としてＡビット（＝ｍ０ビット×ｎ０ビット）からなるフォーミング済みメモリセル領域１０６ａを中間段とする３段直列の回り込み電流経路が形成されている。この３段直列の回り込み電流経路で、上段は選択ビット線１０４に接続されたフォーミング済みのｍビットのメモリセルの内、交差領域１０５のメモリセルを介して選択ワード線１０３に接続されたフォーミング済みのｍ０ビットのメモリセルから構成される。そして、下段は選択ワード線１０３に接続されたフォーミング済みのｎビットのメモリセルの内、交差領域１０５のメモリセルを介して選択ビット線１０４に接続されたフォーミング済みのｎ０ビットのメモリセルから構成される。
　図６のような一般化した場合の回り込み電流経路数も、図５Ａ～図５Ｌの説明から類推でき、交差領域１０５に属するフォーミング済みメモリセルの数であるＡに相当する。一方、交差領域１０５以外のフォーミング済みメモリセルを介した回り込み電流経路は、メモリセルアレイ１０１の等価回路図で示される３段直列の非選択のメモリセルの回り込み電流経路の上段部または下段部の何れかで遮断された状態に対応するため回り込み電流経路数に寄与しない。
　図８は、回り込み電流経路数と回り込み電流値の関係を示している。
　回り込み電流経路数は回り込み電流経路の並列個数に相当するため、回り込み電流経路数と回り込み電流値は概ね線形関係にある。また回り込み電流経路数は、フォーミング対象の最後のメモリセル１ビットを残し、その他の全てのメモリセルがフォーミング済みの状態であるときに最大値となる。即ちＭ行Ｎ列のメモリセルアレイにおいて、フォーミング済みメモリセル領域１０６ａが（Ｍ－１）×（Ｎ－１）のメモリセルから構成されるときに最大となる。この時の回り込み電流値をＩＳｍａｘとすると、それ以外の時の回り込み電流値は、回り込み電流値＝ＩＳｍａｘ×｛回り込み電流経路数／（Ｍ－１）×（Ｎ－１）｝として、回り込み電流経路数より比例配分で算出することが出来る。回り込み電流経路数は、その時点までにどのメモリセルをフォーミングしたかの情報を基に求めることができる。
　なお、この回り込み電流値は、選択ビット線１０４と選択ワード線１０３との間の印加電圧に依存する。即ち選択メモリセル１０２ａを読み出し動作する場合と、フォーミング動作する場合とでは、同じ回り込み電流経路数の状態であっても回り込み電流値は異なるので、各々の動作に対応した回り込み電流値を算出することは言うまでもない。
　図９Ａは、本発明をフォーミング時のメモリセルのフォーミング状態を判定するフォーミング動作（読み出し動作）に適用した場合の概念を説明するものである。
　選択メモリセル１０２ａの情報を読み出す場合、センスアンプ回路７のリード電流検知用ロード電流供給部９に対応するロード電流源２０８ａで選択メモリセル１０２ａのフォーミング判定に必要なロード電流ＩＭｒをメモリセルアレイ１０１に供給する。さらにセンスアンプ回路７の回り込み電流補償用ロード電流供給部８に対応するロード電流源２０８ｂで非選択メモリセル群１０２ｂに流れる回り込み電流ＩＳｒに相当する電流をメモリセルアレイ１０１に並列に供給する。これらのロード電流ＩＭｒ及び回り込み電流ＩＳｒによりフォーミング対象のメモリセルに供給される最終的なフォーミング判定のロード電流が構成される。このとき、ロード電流ＩＭｒは、回り込み電流が無い状態において、フォーミング済みの選択メモリセル１０２ａをセンスアンプ回路７でフォーミング判定できる電流であり、選択メモリセル１０２ａのアドレスに依らず一定値である。一方、回り込み電流ＩＳｒは、フォーミング済みの非選択メモリセル群１０２ｂが含む回り込み電流経路数ｍ０×ｎ０に依存し、読み出し動作を阻害するノイズ的成分として働く。
　しかし、回り込み電流経路数は、図５Ａ乃至図５Ｌで説明したように、フォーミングを行う選択メモリセル１０２ａのアドレス経路（フォーミング対象のメモリセルを選択する順番）を元に、フォーミング対象の選択メモリセル１０２ａのアドレス毎に予め算出しておくことができる。従って、図８で示したように回り込み電流経路数と回り込み電流の関係より、その都度（選択メモリセル１０２ａ毎）の回り込み電流経路数に相当する回り込み電流ＩＳｒに対応する電流をロード電流源２０８ｂで補償電流として流すことにより、回り込み電流の影響を排除できる。その結果、フォーミング対象の選択メモリセル１０２ａのフォーミング判定を安定に行うことができる。
　なお、図９Ａでは、ロード電流源２０８ａとロード電流源２０８ｂとは２つの分離した２つのロード回路として説明したが、一つのロード回路で構成し、図９Ａで示した趣旨に従って１つのロード回路のロード電流（駆動電流）を調整してメモリセルアレイ１０１に供給してもよい。
　図９Ｂは本発明を、フォーミング時の印加パルス（フォーミングパルス）に適用した場合の概念を説明するものである。
　選択メモリセル１０２ａをフォーミングする場合、書き込み回路１５内の書き込み回路２１５ａにより選択メモリセル１０２ａのフォーミングに必要なフォーミング電流ＩＭｗをメモリセルアレイ１０１に供給する。さらに書き込み回路２１５ｂで非選択メモリセル群１０２ｂに流れる回り込み電流ＩＳｗに相当する電流をメモリセルアレイ１０１に並列に供給する。これらのフォーミング電流ＩＭｗ及び回り込み電流ＩＳｗによりフォーミング対象のメモリセルに供給される最終的なフォーミング電流が構成される。このとき、フォーミング電流ＩＭｗは、回り込み電流が無い状態において選択メモリセル１０２ａをフォーミングできる電流であり、選択メモリセル１０２ａのアドレスに依らず一定値である。一方、回り込み電流ＩＳｗは、フォーミング済みの非選択メモリセル群１０２ｂが含む回り込み電流経路数ｍ０×ｎ０に依存し、フォーミング対象の選択メモリセル１０２ａに流すフォーミング電流を低下させフォーミング動作を阻害する。
　しかし、回り込み電流経路数は、図５Ａ乃至図５Ｌで説明したように、フォーミングを行う選択メモリセル１０２ａのアドレス経路を元に、フォーミング対象の選択メモリセル１０２ａのアドレス毎に予め算出しておくことができる。従って、図８で示したように回り込み電流経路数と回り込み電流との関係より、その都度（選択メモリセル１０２ａ毎）の回り込み電流経路数に相当する回り込み電流ＩＳｗに対応する電流を書き込み回路２１５ｂで補償電流として流すことで、回り込み電流の影響を排除できる。その結果、選択メモリセル１０２ａの安定なフォーミングを実現できる。
　なお、書き込み回路２１５ａと書き込み回路２１５ｂは２つの分離した２つの書き込み回路として説明したが、一つの書き込み回路で構成し、図９Ｂで示した趣旨に従って１つの書き込み回路のフォーミング電流を調整してメモリセルアレイ１０１に供給してもよい。
　以上の説明を基に、本発明の不揮発性記憶装置１００のフォーミング方法を説明する。
　［不揮発性記憶装置のフォーミング判定方法］
　まず、不揮発性記憶装置１００のフォーミングにおいて、フォーミング判定のロード電流を回り込み電流経路数に応じて設定する例（図９Ａの例）を説明する。
　図１０Ａ及び図１０Ｂは、製造後のフォーミングを行う前のメモリセルアレイ１に配列される１６ビットのメモリセル２について、フォーミングのアドレス順番（フォーミング順）と、それに対応する各々の時の回り込み電流経路数を示している。図１０Ａ及び図１０Ｂにおいて、矢印がフォーミングの行われるメモリセル２が変更される流れを示している。また、回り込み電流経路数を符号Ｐと表記している。
　なお、図１０Ａ及び図１０Ｂでは、選択ワード線を切り替えることなくワード線方向（右方向）に選択ビット線を順次切り替えながらメモリセル２をスキャンし、最大アドレスに到達したら、ビット線方向（下方向）の隣に選択ワード線を切り替えて、再びワード線方向に選択ビット線を順次切り替えるワード線スキャン方式を示しているが、これは一例であって、これに限定されるものではない。
　まず、ステップＳ１では、ワード線３（ＷＬ１）とビット線４（ＢＬ１）に所定の電圧を印加し、メモリセル２（Ｍ１１）をフォーミングする。この時の回り込み電流経路数Ｐは０である。
　次に、ステップＳ２では、ワード線３（ＷＬ１）とビット線４（ＢＬ２）に所定の電圧を印加し、メモリセル２（Ｍ１２）をフォーミングする。この時メモリセル２（Ｍ１１）はフォーミング済みであるが回り込み電流経路数Ｐは０のままである。
　次に、ステップＳ３～Ｓ５のメモリセル２（Ｍ１３、Ｍ１４及びＭ２１）のフォーミングでは、ステップＳ１～Ｓ２のフォーミングと同様のフォーミングが行われるため、その詳細な説明は省略するが、回り込み電流経路数Ｐは０のままである。
　次に、ステップＳ６のメモリセル２（Ｍ２２）のフォーミングにおいて、破線で示すフォーミング済みメモリセル領域（図１０ＡのＡ）が回り込み電流経路となり、回り込み電流経路数Ｐが１となる。
　次に、ステップＳ７のメモリセル２（Ｍ２３）のフォーミングにおいて、フォーミング済みメモリセル領域（図１０ＡのＢ）が回り込み電流経路となり、回り込み電流経路数Ｐが２となる。
　次に、ステップＳ８のメモリセル２（Ｍ２４）のフォーミングにおいて、フォーミング済みメモリセル領域（図１０ＡのＣ）が回り込み電流経路となり、回り込み電流経路数Ｐが３に増加する。
　次に、図１０Ｂにおいて、ステップＳ９では、選択ワード線がワード線３（ＷＬ２）からワード線３（ＷＬ３）に切り替わり、メモリセル２（Ｍ３１）のフォーミングに移る。メモリセル２（Ｍ３１）のフォーミングでは、回り込み電流経路を形成するフォーミング済みメモリセル領域は存在しなくなり、回り込み電流経路数Ｐは０となる。
　次に、ステップＳ１０のメモリセル２（Ｍ３２）のフォーミングにおいて、フォーミング済みメモリセル領域（図１０ＢのＤ）が回り込み電流経路となり、回り込み電流経路数Ｐが２となる。
　次に、ステップＳ１１のメモリセル２（Ｍ３３）のフォーミングにおいて、フォーミング済みメモリセル領域（図１０ＢのＥ）が回り込み電流経路となり、回り込み電流経路数Ｐが４となる。
　次に、ステップＳ１２のメモリセル２（Ｍ３４）のフォーミングにおいて、フォーミング済みメモリセル領域（図１０ＢのＦ）が回り込み電流経路となり、回り込み電流経路数Ｐが６に増加する。
　次に、ステップＳ１３では、選択ワード線が再びワード線３（ＷＬ３）からワード線３（ＷＬ４）に切り替わり、メモリセル２（Ｍ４１）のフォーミングに移る。メモリセル２（Ｍ４１）のフォーミングでは、回り込み電流経路を形成するフォーミング済みメモリセル領域は存在しなくなり、回り込み電流経路数Ｐは０となる。
　次に、ステップＳ１４のメモリセル２（Ｍ４２）のフォーミングにおいて、フォーミング済みメモリセル領域（図１０ＢのＧ）が回り込み電流経路となり、回り込み電流経路数Ｐが３となる。
　次に、ステップＳ１５のメモリセル２（Ｍ４３）のフォーミングにおいて、フォーミング済みメモリセル領域（図１０ＢのＨ）が回り込み電流経路となり、回り込み電流経路数Ｐが６となる。
　最後に、ステップＳ１６のメモリセル２（Ｍ４４）のフォーミングにおいて、フォーミング済みメモリセル領域（図１０ＢのＩ）が回り込み電流経路となり、回り込み電流経路数Ｐが９の最大値になる。
　図１１は、図１０Ａ及び図１０Ｂで説明の回り込み電流経路数Ｐの推移を示すグラフである。
　フォーミング済みのメモリセル２の数はフォーミングの進行とともに単調増加するが、図１１に示されるように、回り込み電流経路数は単調増加とはならず増減を繰り返す。回り込み電流経路数は、フォーミングされるメモリセル２の場所に応じて、０、１、２、３、４、６、９の離散的な値をとる。
　図１２は、回り込み電流補償用ロード電流供給部８のＰ型ＭＯＳトランジスタ８ｂのゲート端子へ設定するロード電流制御電圧ＬＡ（Ｍ）と回り込み電流経路数との関係を示している。
　図１２に示されるように、離散的な回り込み電流経路数０、１、２、３、４、６、９に対応してＬＡ（１）からＬＡ（７）を、可変電圧源１６の出力であるロード電流制御電圧ＬＡ（Ｍ）に対応させている。これにより、メモリセル２をフォーミングするときの回り込み電流経路数に応じて、そのときに回り込み電流補償用ロード電流供給部８がフォーミング判定のために供給するロード電流を変化させることができる。
　図１３は、Ｐ型ＭＯＳトランジスタ８ｂに流れるロード電流と、そのゲート端子に印加するロード電流制御電圧ＬＡ（Ｍ）との関係を示す電圧－電流特性（Ｖ－Ｉ特性）である。図１３では、回り込み電流経路数が１つのときに回り込み電流補償用ロード電流供給部８によりフォーミング判定のために供給する回り込み電流をＩＳｒ１として、その整数倍の電流値とそれに対応するゲート電圧値を示している。
　図１３のＶ－Ｉ特性において、回り込み電流経路数が０の場合には回り込み電流が流れないため、ゲート電圧値ＬＡ（１）をロード電流０に対応させている。しかし、回り込み電流経路数に比例して回り込み電流は増加するため、回り込み電流経路数が１のときのゲート電圧値ＬＡ（２）をロード電流１×Ｉｓ、回り込み電流経路数が２のときのゲート電圧値ＬＡ（３）にロード電流２×Ｉｓ、回り込み電流経路数が３のときのゲート電圧値ＬＡ（４）にロード電流３×Ｉｓ、回り込み電流経路数が４のときのゲート電圧値ＬＡ（５）にロード電流４×Ｉｓ、回り込み電流経路数が６のときのゲート電圧値ＬＡ（６）にロード電流６×Ｉｓ、回り込み電流経路数が９のときのゲート電圧値ＬＡ（７）にロード電流９×Ｉｓを各々対応させている。
　ここで、フォーミング判定のロード電流を回り込み電流経路数に応じて設定する構成は、可変電圧源１６を、図１Ｂの各電圧値が図１３の関係を満足するように設計しておき、かつ、図１１及び図１２の関係を示すテーブルを記憶部３０に格納しておくことにより実現される。具体的には、制御回路１８が記憶部３０に格納された図１１及び図１２の関係を示すテーブルに基づいて、可変電圧源１６を制御することにより実現される。
　なお、例えば可変電圧源１６をさらに細分化された電圧設定も可能な構成にしておき、フォーミング段階で上記に示した必要なゲート電圧値をプログラム設定する構成でもよい。また、Ｐ型ＭＯＳトランジスタ８ｂのゲート端子の電圧を、可変電圧源１６より供給するのではなく、不揮発性記憶装置１００の外部より直接ＤＣ電圧を供給する構成でもよい。この場合、不揮発性記憶装置１００は、Ｐ型ＭＯＳトランジスタ８ｂのゲート端子に電気的に接続され、異なる電圧が選択的に切り替えて供給される外部電圧印加端子を備え、制御回路１８は、外部電圧印加端子に供給する電圧値を調整してＰ型ＭＯＳトランジスタ８ｂの出力電流を調整することで、回り込み電流補償用ロード電流供給部８に供給させるロード電流を調整する。
　次に、図３Ｂのようなフォーミング特性を有する抵抗変化素子で構成された不揮発性記憶装置１００についてのフォーミング方法（駆動方法）を説明する。
　図１４はフォーミングの流れを示すフローチャートである。
　メモリセル２のフォーミング方法では、まず、フォーミング対象の領域の先頭アドレスがフォーミング対象のメモリセル２として指定（選択）される。
　次に、回り込み電流補償用ロード電流供給部８及びリード電流検知用ロード電流供給部９つまりセンスアンプ回路７から供給されるロード電流の値を、メモリセルアレイ１におけるフォーミング対象のメモリセル２以外のメモリセル２で抵抗変化素子が第２の抵抗状態にあるものの数及び場所に応じて変更する。つまり、フォーミング対象のメモリセル２の回り込み電流経路数に対応して回り込み電流補償用ロード電流供給部８のゲート電圧を設定する第１のステップ（ステップＳ１）が行われる。その後、フォーミング対象のメモリセル２に、変更後のロード電流を供給し、センスアンプ回路７の出力が‘Ｌ’レベルか否かを判定する（‘Ｈ’レベルであることを確認する）第２のステップ（ステップＳ２）が行われる。
　ここで、第１のステップでは、ロード電流の値を、前述した第１メモリセルに接続されたワード線３と、前述した第２メモリセルに接続されたビット線４との交点にあるメモリセル２のうち第２の抵抗状態にあるものの個数に比例して変更する。また第２のステップではフォーミング対象のメモリセル２にはこの時点ではまだ一度もフォーミングパルスは供給されていないため、センスアンプ回路７の出力は‘Ｈ’レベルであることが期待される。なおこの段階で‘Ｌ’レベルであった場合は、既にフォーミングされた状態と判断し、選択されたメモリセル２のフォーミングは終了する。
　次に、第２のステップの後で、フォーミング対象のメモリセル２に書き込み電流としてのフォーミングパルスを供給する第３のステップ（ステップＳ２ａ）が行われる。
　次に、第３のステップの後で、フォーミング対象のメモリセル２に第１のステップ（ステップＳ１）で設定した変更後のロード電流を供給し、フォーミング対象のメモリセル２の抵抗変化素子の抵抗状態を読み出す第４のステップ（ステップＳ２）が行われる。
　次に、第４のステップにおいて、センスアンプ回路７の出力が‘Ｌ’レベルの場合（ステップＳ２でＹ）は、フォーミング対象のメモリセル２はフォーミングがなされた（抵抗変化素子の抵抗状態が変化した）と判定し、フォーミングパルスの供給を終了してフォーミング対象のメモリセル２のフォーミングを終了する。一方、センスアンプ回路７の出力が‘Ｈ’レベルの場合（ステップＳ２でＮ）は、フォーミング対象のメモリセル２はフォーミングがなされていない（抵抗変化素子の抵抗状態が変化していない）と判定し、第３のステップ（ステップＳ２ａ）を再度実行する。
　次に、第５のステップ（ステップＳ３）において、フォーミングがフォーミング対象の領域の最終アドレスまで実行されていればフォーミングを終了し、最終アドレスではない場合は、１アドレス進めて（ステップＳ３ａ）再度第１のステップ（ステップＳ１）からのフォーミングを続ける。
　以下では、図１４で示したフォーミング方法について、図１０Ａ及び図１０Ｂに示すフォーミング順番に従いフォーミングするとして詳細に説明する。
　まず、フォーミング対象の領域が決められ、その領域の先頭アドレスであるメモリセル２（Ｍ１１）がフォーミング対象のメモリセル２として指定される。
　次に、メモリセル２（Ｍ１１）の回り込み電流経路数に対応して回り込み電流補償用ロード電流供給部８のゲート電圧を設定する（ステップＳ１）。メモリセル２（Ｍ１１）をフォーミングするときの回り込み電流経路数は０であるため、図１２より可変電圧源１６の出力であるロード電流制御電圧ＬＡ（Ｍ）としてゲート電圧ＬＡ（１）が設定される。
　次に、メモリセル２（Ｍ１１）の情報（抵抗状態）をセンスアンプ回路７で読み出す。そして、センスアンプ回路７の出力ＳＯの結果に応じて分岐判断を行い、メモリセル２（Ｍ１１）が可逆的な抵抗変化動作が可能な状態か判断する（ステップＳ２）。具体的には、ステップＳ１で設定された条件でメモリセルアレイ１に電流印加を行った状態で、センスアンプ回路７の出力ＳＯが‘Ｈ’レベルから‘Ｌ’レベルに変更されたか判断する。
　次に、センスアンプ回路７の出力ＳＯが‘Ｌ’レベルの場合（ステップＳ２でＹ）、メモリセル２（Ｍ１１）は可逆的な抵抗変化動作が可能な状態（第１の抵抗状態に対してより抵抗値が低い第２の抵抗状態）にあると判断し、次の処理に移る。一方、センスアンプ回路７の出力ＳＯが‘Ｈ’レベルの場合（ステップＳ２でＮ）、メモリセル２（Ｍ１１）は第２の抵抗状態より抵抗値が高い第１の抵抗状態にあると判断し、フォーミングパルスを印加する（ステップＳ２ａ）。そしてセンスアンプ回路７の出力が‘Ｌ’レベルとなるまで、または事前に指定の所定回数分のフォーミングパルスの印加が行われるまで同様の処理を繰り返す。
　次に、メモリセル２（Ｍ１１）を示すアドレスが、フォーミング領域の最終アドレスか否かを判定する（ステップＳ３）。最終アドレスで無い場合（ステップＳ３でＮ）は、１アドレス進め（ステップＳ３ａ）、再度ステップＳ１より同様の処理を実行する。最終アドレスはメモリセル２（Ｍ４４）であり、メモリセル２（Ｍ１１）は最終アドレスで無いため、メモリセル２（Ｍ１１）の１アドレス先のメモリセル２（Ｍ１２）について、再度ステップＳ１より同様の処理を実行する。
　メモリセル２（Ｍ１２）以降のアドレスのフォーミングについて、メモリセル２（Ｍ１２）からメモリセル２（Ｍ２１）までは回り込み電流経路数は０のため、ステップＳ１では可変電圧源１６の出力であるロード電流制御電圧ＬＡ（Ｍ）としてゲート電圧ＬＡ（１）が設定される。従って、上述したステップＳ１、ステップＳ２、ステップＳ３及びステップＳ３ａと同様の処理がメモリセル２（Ｍ１２）からメモリセル２（Ｍ２１）について繰り返される。
　しかし、メモリセル２（Ｍ２２）では、回り込み電流経路数は１に増加するため、メモリセル２（Ｍ２２）のフォーミングのステップＳ１では可変電圧源１６の出力であるロード電流制御電圧ＬＡ（Ｍ）としてゲート電圧ＬＡ（２）が設定される。そして、メモリセル２（Ｍ２２）のフォーミングにおいて、上述したステップＳ２、ステップＳ３及びステップＳ３ａを実行する。
　メモリセル２（Ｍ２３）以降のフォーミングにおいても同様に、図１１及び図１２に基づいてメモリセル２のアドレスに対応するゲート電圧（ゲート電圧設定値）を、可変電圧源１６の出力であるロード電流制御電圧ＬＡ（Ｍ）として設定し、上述したステップＳ２、ステップＳ３及びステップＳ３ａを実行する。そして、メモリセル２（Ｍ４４）のフォーミングにおいて、ステップＳ３でＹとなった場合に、フォーミングを終了する。
　［クロスポイント型不揮発性記憶装置のフォーミング電圧設定方法］
　次に、不揮発性記憶装置１００のフォーミングにおいて、フォーミング電流を回り込み電流経路数に応じて設定する例（図９Ｂの例）を説明する。なお、以下では、図１０Ａ及び図１０Ｂに示すフォーミング順番に従いフォーミングが行われるとして説明する。従って、その時々のフォーミングを行っているアドレスでの回り込み電流経路数の推移も同じなので、回り込み電流経路数についての説明は省略する。
　図１５は、書き込み回路１５に供給するパルス電圧Ｖｗ（Ｍ）と回り込み電流経路数との関係を示している。
　図１５に示されるように、離散的な回り込み電流経路数０、１、２、３、４、６、９にパルス電圧Ｖｗ（１）からパルス電圧Ｖｗ（７）を対応させている。これにより、メモリセル２をフォーミングするときの回り込み電流経路数に応じて、そのときに書き込み回路１５がフォーミングのために供給するフォーミング電流を変化させることができる。
　図１６は、書き込み回路１５に供給するパルス電圧Ｖｗ（Ｍ）と、書き込み回路１５の出力電流（フォーミング電流）との関係を示す電圧－電流特性（Ｖ－Ｉ特性）である。図１６では、回り込み電流経路が無い場合に、選択メモリセルをフォーミングするのに必要なフォーミング電流をＩＭｗとし、また回り込み電流経路数が１つのときに書き込み回路１５によりフォーミングのために供給する回り込み電流をＩＳｗ１として、その整数倍の電流値とそれに対応するパルス電圧Ｖｗ（Ｍ）を示している。
　図１６のＶ－Ｉ特性において、回り込み電流経路数０の場合には回り込み電流が流れないため、パルス電圧Ｖｗ（１）を、書き込み回路１５の出力電流ＩＭｗを駆動可能な電圧として対応させている。しかし、回り込み電流経路数に比例して回り込み電流は増加するため、回り込み電流経路数１のときのパルス電圧Ｖｗ（２）を、出力電流ＩＭｗ＋ＩＳｗ１を駆動可能な電圧として対応させ、回り込み電流経路数２のときのパルス電圧Ｖｗ（３）を、出力電流ＩＭｗ＋２×ＩＳｗ１を駆動可能な電圧として対応させ、回り込み電流経路数３のときのパルス電圧Ｖｗ（４）を、出力電流ＩＭｗ＋３×ＩＳｗ１を駆動可能な電圧として対応させ、回り込み電流経路数４のときのパルス電圧Ｖｗ（５）を、出力電流ＩＭｗ＋４×ＩＳｗ１を駆動可能な電圧として対応させ、回り込み電流経路数６のときのパルス電圧Ｖｗ（６）を、出力電流ＩＭｗ＋６×ＩＳｗ１を駆動可能な電圧として対応させ、回り込み電流経路数９のときのパルス電圧Ｖｗ（７）を、出力電流ＩＭｗ＋９×ＩＳｗ１を駆動可能な電圧として対応させている。
　ここで、フォーミング電流を回り込み電流経路数に応じて設定する構成は、図１１及び図１５の関係を示すテーブルを記憶部３０に格納しておくことにより実現される。具体的には、制御回路１８が、記憶部３０に格納された図１１及び図１５の関係を示すテーブルに基づいて、パルス電圧源Ｖｗ（Ｍ）を制御することにより実現される。
　次に図３Ｂのようなフォーミング特性を有する抵抗変化素子で構成された不揮発性記憶装置１００についてのフォーミング方法（駆動方法）を説明する。
　図１７はフォーミングの流れを示すフローチャートである。
　メモリセル２のフォーミング方法では、まず、フォーミング対象の領域の先頭アドレスがフォーミング対象のメモリセル２として指定（選択）される。
　次に、書き込み回路１５から供給される書き込み電流としてのフォーミングパルスの値を、メモリセルアレイ１における選択されたメモリセル２以外のメモリセル２で抵抗変化素子が第２の抵抗状態にあるものの数及び場所に応じて変更する第１のステップ（ステップＳ１）が行われる。つまり、フォーミング対象のメモリセル２の回り込み電流経路数に対応してフォーミング電流を設定する第１のステップ（ステップＳ１）が行われる。その後、選択されたメモリセル２に、所定のロード電流を供給し、センスアンプ回路７の出力が‘Ｌ’レベルか否かを判定する（‘Ｈ’レベルであることを確認する）第２のステップ（ステップＳ１）が行われる。
　ここで、第１のステップでは、フォーミングパルスの値を、前述した第１メモリセルに接続されたワード線３と、前述した第２メモリセルに接続されたビット線４との交点にあるメモリセル２のうち第２の抵抗状態にあるものの個数に比例して変更する。また、第２のステップでは、フォーミング対象のメモリセル２にはこの時点ではまだ一度もフォーミングパルスは供給されていないため、センスアンプ回路７の出力は‘Ｈ’レベルであることが期待される。なお、この段階で‘Ｌ’レベルであった場合は、既にフォーミングされた状態と判断し、選択されたメモリセル２のフォーミングは終了する。
　次に、第２のステップの後で、フォーミング対象のメモリセル２に第１のステップで変更した変更後のフォーミングパルスを供給する第３のステップ（ステップＳ２ａ）が行われる。
　次に、第３のステップの後で、センスアンプ回路７でフォーミング対象のメモリセル２に所定のロード電流を供給し、フォーミング対象のメモリセル２の抵抗変化素子の抵抗状態を読み出す第４のステップ（ステップＳ２）が行われる。
　次に、第４のステップにおいて、センスアンプ回路７の出力が‘Ｌ’レベルの場合（ステップＳ２でＹ）は、フォーミング対象のメモリセル２はフォーミングがなされた（抵抗変化素子の抵抗状態が変化した）と判定し、フォーミングパルスの供給を終了してフォーミング対象のメモリセル２のフォーミングを終了する。一方、センスアンプ回路７の出力が‘Ｈ’レベルの場合（ステップＳ２でＮ）は、フォーミング対象のメモリセル２はフォーミングがなされていない（抵抗変化素子の抵抗状態が変化していない）と判定し、第３のステップ（ステップＳ２ａ）を再度実行する。
　次に、第５のステップ（ステップＳ３）において、フォーミングがフォーミング対象の領域の最終アドレスまで実行されていればフォーミングを終了し、最終アドレスではない場合は、１アドレス進めて（ステップＳ３ａ）再度第１のステップ（ステップＳ１）からのフォーミングを続ける。
　図１４で示したフォーミング方法がフォーミング対象のメモリセル２の回り込み電流経路数に対応させてフォーミング判定のロード電流値を変更するのに対し、図１７で示したフォーミング方法は、フォーミング対象のメモリセル２の回り込み電流経路数に対応させてフォーミングのフォーミング電流値を変更する点でのみ異なる。従って、図１７のフォーミング方法の詳細な説明は省略する。
　なお、図１７のフォーミング電流を回り込み電流経路数に応じて切り替える構成と、図１４のロード電流値を回り込み電流経路数に応じて切り替える構成とが組み合わせられても良い。つまり、フォーミング対象のメモリセル２のアドレスに応じて、そのアドレスのメモリセル２のフォーミングを行うときのフォーミング電流及びロード電流値の双方が切り替えられてもよい。
　以上のように本実施の形態のクロスポイント型不揮発性記憶装置によれば、フォーミング対象のメモリセル２のアドレスに応じて、メモリセル２のフォーミングを行うときのフォーミング電流及びロード電流値の少なくともいずれかがそのアドレスの回り込み電流経路数を考慮して切り替えられる。従って、フォーミングにおいて回り込み電流の影響を排除し、安定なフォーミングを実現できる。
　以上、本発明のクロスポイント型不揮発性記憶装置及びその駆動方法について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
　例えば、本実施の形態では、フォーミング電流値を適切な値に切り替えるとした。これは、フォーミング前のメモリセルは超高抵抗状態であるのに対し、フォーミング後のメモリセルはそれに比べて抵抗値が十分低く、回り込み電流経路のインピーダンスとしてはフォーミング後のメモリセルが支配的で、フォーミング前のメモリセルは無視して取り扱える点に基づく。従って、本発明はフォーミングに限られるものではなく、例えば高抵抗化及び低抵抗化の少なくとも２つの書き込み状態を持つメモリセルにおいて、高抵抗化の書き込み状態（高抵抗状態）のメモリセルの抵抗値が低抵抗化の書き込み状態（低抵抗状態）のメモリセルの抵抗値に比べ十分高い場合には、本発明をメモリセルの書き込み及び読み出し動作にも適用することができる。一般的に高抵抗状態の抵抗値は低抵抗状態の抵抗値に比べ１０倍以上の抵抗値を有しており、従って高抵抗状態のメモリセルへ流れる電流を相対的に無視できる場合は、低抵抗状態のメモリセルだけで回り込み電流経路数が形成されるとして本発明を適用することができる。
　この場合、抵抗変化素子は低抵抗状態と高抵抗状態とへ可逆的に変化し、書き込み電流又は書き込み電圧は、選択されたメモリセルの抵抗変化素子に対し、低抵抗状態と高抵抗状態とを可逆的に変化させる電気的信号であり、ロード電流は、選択されたメモリセルの抵抗変化素子が低抵抗状態及び高抵抗状態のいずれにあるのかを確認するための電流である。言い換えると、上記実施の形態において、フォーミング動作をメモリセルへの通常の書き込み動作とし、フォーミング判定の動作をメモリセルの情報の読み出し動作として、フォーミングパルスが低抵抗状態と高抵抗状態とを可逆的に変化させる電気的信号に置き換えられ、フォーミング判定のロード電流が低抵抗状態及び高抵抗状態のいずれにあるのかを確認するためのロード電流に置き換えられる。従って、第１の抵抗状態が高抵抗状態であり、第２の抵抗状態が低抵抗状態であるとして、書き込み対象のメモリセルのアドレスに応じて、そのアドレスの回り込み電流経路に対応した電流又は電圧となるように電気的信号が切り替えられる。また、読み出し対象のメモリセルのアドレスに応じて、そのアドレスの回り込み電流経路に対応した電流となるようにロード電流が切り替えられる。
　また、回り込み電流補償用ロード電流供給部８からの回り込み電流と、データ“０”ベリファイ用ロード電流供給部１０又はデータ“１”ベリファイ用ロード電流供給部１１からのロード電流により情報の読み出し対象のメモリセルに供給される最終的な情報読み出しのロード電流が構成される。また、書き込み回路１５からの書き込み電流により情報の書き込み対象のメモリセルに供給される最終的な電気的信号が構成される。
　また、情報の書き込み及び読み出しが行われるメモリセル以外のいずれのメモリセルが低抵抗状態にあるのかを容易に把握できるように、いずれのメモリセルに情報の書き込み及び読み出しを行うかについて、規則性がある不揮発性記憶装置に適用されていてもよい。
　また、本実施の形態では、フォーミングパルスは書き込み電流であり、選択メモリセルのフォーミングが電流印加により行われるとしたが、フォーミングパルスは書き込み電圧であり、選択メモリセルのフォーミングが電圧印加により行われてもよい。この場合、書き込み回路は、回り込み電流経路数に比例して変化する書き込み電圧を印加する。
　また、本実施の形態では、１アドレス毎に回り込み電流経路数に応じた回り込み電流を供給する（回り込み電流の補正を行う）とした。しかし、大規模なメモリセルアレイの場合、１アドレス毎の回り込み電流の変化量は小さいため、２以上の所定のアドレス毎に図１４及び図１７のステップＳ１の工程を行い、フォーミングを簡略化してもよい。
　本発明は、クロスポイント型不揮発性記憶装置とその駆動方法において、クロスポイント型不揮発性記憶装置固有の回り込み電流をキャンセルし、安定したフォーミングを実現できるので、デジタル家電、メモリカード、携帯型電話機及びパーソナルコンピュータなどの種々の電子機器に用いられる不揮発性半導体記憶装置として有用である。
　　１、１０１、１１０　　メモリセルアレイ
　　２　　メモリセル
　　２ａ　　抵抗変化素子
　　２ｂ　　ダイオード素子
　　３　　ワード線
　　４　　ビット線
　　５　　行選択回路
　　６　　列選択回路
　　７　　センスアンプ回路
　　８　　回り込み電流補償用ロード電流供給部
　　８ａ、８ｂ、９ａ、９ｂ、１０ａ、１０ｂ、１１ａ、１１ｂ　　Ｐ型ＭＯＳトランジスタ
　　９　　リード電流検知用ロード電流供給部
　　１０　　データ“０”ベリファイ用ロード電流供給部
　　１１　　データ“１”ベリファイ用ロード電流供給部
　　１２　　クランプ用Ｎ型ＭＯＳトランジスタ
　　１３　　クランプ電圧制御回路
　　１４　　差動アンプ
　　１５　　書き込み回路
　　１６、１７　　可変電圧源
　　１８　　制御回路
　　１９　　固定抵抗素子
　　２０　　ロード電流制御電圧選択スイッチ
　　２１　　第１ビア
　　２２　　第１電極
　　２３　　半導体層
　　２４　　第２電極
　　２５　　第１の抵抗変化層
　　２６　　第２の抵抗変化層
　　２７　　第３電極
　　２８　　第２ビア
　　２９　　絶縁層
　　３０　　記憶部
　　１００　　不揮発性記憶装置
　　１０２ａ　　選択メモリセル
　　１０２ｂ　非選択メモリセル群
　　１０３　　選択ワード線
　　１０４　　選択ビット線
　　１０５　　交差領域
　　１０６ａ、１０６ｂ　　フォーミング済みメモリセル領域
　　１１１　　データ線ドライブ回路
　　１１２　　ビット線ドライブ回路
　　１１３　　行デコーダ
　　１１４　　列デコーダ
　　１１５　　センス回路
　　１２０ａ、１２０ｂ　　リファレンスメモリセルアレイ
　　２０８ａ、２０８ｂ　　ロード電流源
　　２１５ａ、２１５ｂ　　書き込み回路

Claims (16)

  1. 　第１の平面内において互いに平行に形成された複数のワード線と、
    　前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、
    　前記複数のワード線と前記複数のビット線との立体交差点に設けられ、第１の抵抗状態と前記第１の抵抗状態より抵抗値の低い第２の抵抗状態との２つの抵抗状態をとる抵抗変化素子を含んで構成されたメモリセルが行列状に配列されたクロスポイントメモリセルアレイと、
    　前記ワード線の１本を選択するワード線選択器と、
    　前記ビット線の１本を選択するビット線選択器と、
    　前記ビット線選択器及び前記ワード線選択器により前記ビット線及び前記ワード線を選択することで選択された前記メモリセルに対し、前記選択されたメモリセルの抵抗変化素子の抵抗状態を変化させる書き込み電流又は書き込み電圧を供給する書き込み回路と、
    　前記選択されたメモリセルに対し、前記選択されたメモリセルの抵抗変化素子の抵抗状態を読み出すためのロード電流を供給するセンスアンプ回路と、
    　前記センスアンプ回路及び前記書き込み回路を制御する制御回路とを備え、
    　前記制御回路は、前記書き込み電流又は前記書き込み電圧と前記ロード電流との少なくともいずれかの大きさを、前記クロスポイントメモリセルアレイにおける前記選択されたメモリセル以外のメモリセルで抵抗変化素子が前記第２の抵抗状態にあるものの数及び場所に応じて変更する
    　クロスポイント型不揮発性記憶装置。
  2. 　前記クロスポイントメモリセルアレイにおいて、（Ａ）前記選択されたビット線につながる前記メモリセルのうち前記選択されたメモリセル以外のメモリセルで抵抗変化素子が前記第２の抵抗状態にあるものを第１メモリセルとし、（Ｂ）前記選択されたワード線につながる前記メモリセルのうち前記選択されたメモリセル以外のメモリセルで抵抗変化素子が前記第２の抵抗状態にあるものを第２メモリセルとし、
    　前記制御回路は、前記書き込み電流又は前記書き込み電圧と前記ロード電流との少なくともいずれかの大きさを、前記第１メモリセルに接続されたワード線と、前記第２メモリセルに接続されたビット線との交点にある前記メモリセルのうち前記第２の抵抗状態にあるもの個数に比例して変更する
    　請求項１に記載のクロスポイント型不揮発性記憶装置。
  3. 　前記制御回路は、前記ロード電流について前記変更を行い、
    　前記センスアンプ回路は、前記選択されたビット線に電流量の異なるロード電流を前記変更後のロード電流として選択的に切り替えて供給するロード電流源を有し、前記選択されたビット線に流れ込む電流量が基準の電流量より多い場合は第１の論理値を出力し、前記基準の電流量より少ない場合は第２の論理値を出力する
    　請求項１又は２に記載のクロスポイント型不揮発性記憶装置。
  4. 　前記センスアンプ回路は、前記選択されたビット線の電圧と基準の電圧とを比較し、前記選択されたビット線の電圧が前記基準の電圧より高い場合は第２の論理値を出力し、前記基準の電圧より低い場合は第１の論理値を出力する差動アンプを有し、
    　前記センスアンプ回路は、
    　前記選択されたメモリセルの抵抗変化素子が前記第２の抵抗状態にあるときに、前記選択されたメモリセルに前記変更後のロード電流を供給すると第１の論理値を出力し、
    　前記選択されたメモリセルの抵抗変化素子が前記第１の抵抗状態にあるときに、前記選択されたメモリセルに前記変更後のロード電流を供給すると第２の論理値を出力する
    　請求項３に記載のクロスポイント型不揮発性記憶装置。
  5. 　前記ロード電流源は、ＭＯＳトランジスタを有し、
    　前記クロスポイント型不揮発性記憶装置は、さらに、前記ＭＯＳトランジスタのゲート端子に電気的に接続され、前記ゲート端子に電圧値の異なる電圧を選択的に切り替えて供給する可変電圧源を備え、
    　前記ロード電流源は、少なくとも前記第１のロード電流と、前記第２のロード電流と、前記第１のロード電流と前記第２のロード電流との間の第３のロード電流とを選択的に切り替えて供給し、
    　前記制御回路は、前記第２のロード電流を前記ロード電流源に供給させる場合は前記第３のロード電流を前記ロード電流源に供給させる場合に比べ前記ＭＯＳトランジスタの出力電流が大きくなり、かつ、前記第３のロード電流を前記ロード電流源に供給させる場合は前記第１のロード電流を前記ロード電流源に供給させる場合に比べ前記ＭＯＳトランジスタの出力電流が大きくなるように前記可変電圧源の電圧値を調整する
    　請求項４に記載のクロスポイント型不揮発性記憶装置。
  6. 　前記ロード電流源は、ＭＯＳトランジスタを有し、
    　前記クロスポイント型不揮発性記憶装置は、さらに、前記ＭＯＳトランジスタのゲート端子に電気的に接続され、異なる電圧が選択的に切り替えて供給される外部電圧印加端子を備え、
    　前記ロード電流源は、少なくとも前記第１のロード電流と、前記第２のロード電流と、前記第１のロード電流と前記第２のロード電流との間の第３のロード電流とを選択的に切り替えて供給し、
    　前記制御回路は、前記第２のロード電流を前記ロード電流源に供給させる場合は前記第３のロード電流を前記ロード電流源に供給させる場合に比べ前記ＭＯＳトランジスタの出力電流が大きくなり、かつ、前記第３のロード電流を前記ロード電流源に供給させる場合は前記第１のロード電流を前記ロード電流源に供給させる場合に比べ前記ＭＯＳトランジスタの出力電流が大きくなるように前記外部電圧印加端子に供給する電圧値を調整する
    　請求項４に記載のクロスポイント型不揮発性記憶装置。
  7. 　前記抵抗変化素子は、形成後の初期状態において前記第１の抵抗状態にあり、フォーミングが行われると前記初期状態から低抵抗状態と前記低抵抗状態より抵抗値の高い高抵抗状態とへ可逆的に変化が可能な前記第２の抵抗状態になり、
    　前記書き込み電流又は前記書き込み電圧は、前記選択されたメモリセルの抵抗変化素子に対し、前記フォーミングを行うフォーミングパルスであり、
    　前記ロード電流は、前記フォーミングパルスの供給により、前記選択されたメモリセルの抵抗変化素子が前記第２の抵抗状態になったことを確認するための電流である
    　請求項１～６のいずれか１項に記載のクロスポイント型不揮発性記憶装置。
  8. 　前記抵抗変化素子は、前記第１の抵抗状態と前記第２の抵抗状態とを可逆的に変化し、
    　前記書き込み電流又は前記書き込み電圧は、前記選択されたメモリセルの抵抗変化素子に対し、前記第１の抵抗状態と前記第２の抵抗状態とに可逆的に変化させる電気的信号であり、
    　前記ロード電流は、前記選択されたメモリセルの抵抗変化素子が前記第１の抵抗状態及び前記第２の抵抗状態のいずれにあるのかを確認するための電流である
    　請求項１～６のいずれか１項に記載のクロスポイント型不揮発性記憶装置。
  9. 　前記メモリセルは、窒素不足型の窒化シリコンで構成されるダイオード素子と前記抵抗変化素子とが直列接続されて構成される
    　請求項１～８のいずれか１項に記載のクロスポイント型不揮発性記憶装置。
  10. 　クロスポイント型不揮発性記憶装置の駆動方法であり、
    　前記クロスポイント型不揮発性記憶装置は、
    　第１の平面内において互いに平行に形成された複数のワード線と、
    　前記第１の平面に平行な第２の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、
    　前記複数のワード線と前記複数のビット線との立体交差点に設けられ、第１の抵抗状態と前記第１の抵抗状態より抵抗値の低い第２の抵抗状態との２つの抵抗状態をとる抵抗変化素子を含んで構成されたメモリセルが行列状に配列されたクロスポイントメモリセルアレイと、
    　前記ワード線の１本を選択するワード線選択器と、
    　前記ビット線の１本を選択するビット線選択器と、
    　前記ビット線選択器及び前記ワード線選択器により前記ビット線及び前記ワード線を選択することで選択された前記メモリセルに対し、前記選択されたメモリセルの抵抗変化素子の抵抗状態を変化させる書き込み電流又は書き込み電圧を供給する書き込み回路と、
    　前記選択されたメモリセルに対し、前記選択されたメモリセルの抵抗変化素子の抵抗状態を読み出すためのロード電流を供給するセンスアンプ回路とを備え、
    　前記クロスポイント型不揮発性記憶装置の駆動方法は、
    　前記書き込み電流又は前記書き込み電圧と前記ロード電流との少なくともいずれかの大きさを、前記クロスポイントメモリセルアレイにおける前記選択されたメモリセル以外のメモリセルで抵抗変化素子が前記第２の抵抗状態にあるものの数及び場所に応じて変更する第１のステップを含む
    　クロスポイント型不揮発性記憶装置の駆動方法。
  11. 　前記クロスポイントメモリセルアレイにおいて、（Ａ）前記選択されたビット線につながる前記メモリセルのうち前記選択されたメモリセル以外のメモリセルで抵抗変化素子が前記第２の抵抗状態にあるものを第１メモリセルとし、（Ｂ）前記選択されたワード線につながる前記メモリセルのうち前記選択されるメモリセル以外のメモリセルで抵抗変化素子が前記第２の抵抗状態にあるものを第２メモリセルとし、
    　前記第１のステップでは、前記書き込み電流又は前記書き込み電圧と前記ロード電流との少なくともいずれかの値を、前記第１メモリセルに接続されたワード線と、前記第２メモリセルに接続されたビット線との交点にある前記メモリセルのうち前記第２の抵抗状態にあるものの個数に比例して変更する
    　請求項１０に記載のクロスポイント型不揮発性記憶装置の駆動方法。
  12. 　前記センスアンプ回路は、前記選択されたビット線に電流量の異なるロード電流を選択的に切り替えて供給するロード電流源を有し、前記選択されたビット線に流れ込む電流量が基準の電流量より多い場合は第１の論理値を出力し、前記基準の電流量より少ない場合は第２の論理値を出力し、
    　前記第１のステップでは、前記ロード電流について前記変更を行い、
    　前記選択されたメモリセルに、前記変更後のロード電流を供給し、前記センスアンプ回路の出力が前記第２の論理値であることを確認する第２のステップと、
    　前記第２のステップの後で、前記選択されたメモリセルに前記書き込み電流又は前記書き込み電圧を供給する第３のステップと、
    　前記第３のステップの後で、前記選択されたメモリセルに前記変更後のロード電流を供給し、前記選択されたメモリセルの抵抗変化素子の抵抗状態を読み出す第４のステップとを含み、
    　前記第４のステップにおいて、
    　前記センスアンプ回路の出力が前記第１の論理値の場合は、前記選択されたメモリセルの抵抗変化素子の抵抗状態は変化したと判定し、前記書き込み電流又は前記書き込み電圧の供給を終了し、
    　前記センスアンプ回路の出力が前記第２の論理値の場合は、前記選択されたメモリセルの抵抗変化素子の抵抗状態は変化していないと判定し、前記第３のステップを再度実行する
    　請求項１０又は１１に記載のクロスポイント型不揮発性記憶装置の駆動方法。
  13. 　前記センスアンプ回路は、ロード電流源を有し、前記選択されたビット線に流れ込む電流量が基準の電流量より多い場合は第１の論理値を出力し、前記基準の電流量より少ない場合は第２の論理値を出力し、
    　前記第１のステップでは、前記書き込み電流又は前記書き込み電圧について前記変更を行い、
    　前記選択されたメモリセルに、前記ロード電流を供給し、前記センスアンプ回路の出力が前記第２の論理値であることを確認する第２のステップと、
    　前記第２のステップの後で、前記選択されたメモリセルに前記変更後の書き込み電流又は書き込み電圧を供給する第３のステップと、
    　前記第３のステップの後で、前記選択されたメモリセルに前記ロード電流を供給し、前記選択されたメモリセルの抵抗変化素子の抵抗状態を読み出す第４のステップとを含み、
    　前記第４のステップにおいて、
    　前記センスアンプ回路の出力が前記第１の論理値の場合は、前記選択されたメモリセルの抵抗変化素子の抵抗状態は変化したと判定し、前記変更後の書き込み電流又は書き込み電圧の供給を終了し、
    　前記センスアンプ回路の出力が前記第２の論理値の場合は、前記選択されたメモリセルの抵抗変化素子の抵抗状態は変化していないと判定し、前記第３のステップを再度実行する
    　請求項１０又は１１に記載のクロスポイント型不揮発性記憶装置の駆動方法。
  14. 　前記抵抗変化素子は、形成後の初期状態において前記第１の抵抗状態にあり、フォーミングが行われると前記初期状態から前記低抵抗状態と前記低抵抗状態より抵抗値の高い高抵抗状態との間で可逆的に変化が可能な前記第２の抵抗状態になり、
    　前記書き込み電流又は前記書き込み電圧は、前記選択されたメモリセルの抵抗変化素子に対し、前記フォーミングを行うフォーミングパルスであり、
    　前記ロード電流は、前記フォーミングパルスの供給により、前記選択されたメモリセルの抵抗変化素子が前記第２の抵抗状態になったことを確認するための電流である
    　請求項１０～１３のいずれか１項に記載のクロスポイント型不揮発性記憶装置の駆動方法。
  15. 　前記抵抗変化素子は、前記第１の抵抗状態と前記第２の抵抗状態との間で可逆的に変化し、
    　前記書き込み電流又は前記書き込み電圧は、前記選択されたメモリセルの抵抗変化素子に対し、前記第１の抵抗状態と前記第２の抵抗状態とを可逆的に変化させる電気的信号であり、
    　前記ロード電流は、前記選択されたメモリセルの抵抗変化素子が前記第１の抵抗状態及び前記第２の抵抗状態のいずれにあるのかを確認するための電流である
    　請求項１０～１３のいずれか１項に記載のクロスポイント型不揮発性記憶装置の駆動方法。
  16. 　前記メモリセルは、窒素不足型のシリコン窒化膜を有して構成されるダイオード素子と前記抵抗変化素子とが直列接続されて構成される
    　請求項１０～１５のいずれか１項に記載のクロスポイント型不揮発性記憶装置の駆動方法。
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