CN102884584A - 交叉点型电阻变化非易失性存储装置及其读取方法 - Google Patents

Abstract

一种交叉点型电阻变化非易失性存储装置，具备：在多个位线与多个字线的交点位置上形成的交叉点型的存储单元阵列（200）、从存储单元阵列（200）选择至少一个存储单元（51）的字线解码器电路（103）、从所选择的存储单元读取数据的读取电路（106）、供给第1定电流的非选择字线用电流源（199）、以及对来自所选择的存储单元的数据的读取进行控制的控制电路（109），控制电路（109）在读取电路（106）进行数据读取时，以向非选择字线供给第1定电流的方式，对字线解码器电路（103）、读取电路（106）及非选择字线用电流源（199）进行控制。

Description

交叉点型电阻变化非易失性存储装置及其读取方法

技术领域

本发明涉及交叉点型电阻变化非易失性存储装置及其读取方法，即涉及具有使用了所谓的电阻变化元件而构成的交叉点型存储单元的非易失性存储装置及其读取方法。

背景技术

近年来，具有使用了所谓的电阻变化元件而构成的存储单元的非易失性存储装置的研究开发在推进。所谓电阻变化元件，是指具有电阻值根据电信号而变化（在高电阻状态与低电阻状态之间转变的）的性质、能够通过该电阻值的变化来存储信息的元件。

并且，关于采用电阻变化元件的存储单元，其中一种具有所谓的交叉点构造。在交叉点构造中，在正交配置的位线与字线的交点位置上，由位线与字线夹持而构成各存储单元。近年来，开发出各种这样的交叉点型的电阻变化非易失性存储装置（例如参照专利文献1、专利文献2）。

在专利文献1中示出了将具有双向性的可变电阻体用作交叉点构造的存储单元的非易失性存储装置。其中，示出了，为了降低非选择存储单元中流过的所谓的漏电流，而采用例如压敏电阻（varistor）作为构成存储单元的双向型非线性元件的情况，并公开了，在读取时向选择位线施加读取电压Vr、向选择字线施加VSS、向非选择字线与非选择位线施加比读取电压Vr低的电压、从而进行读取的情况。

在专利文献2中也示出了一种非易失性存储装置，具有交叉点构造的存储单元阵列，其中，将由双向性的可变电阻体与双向型非线性元件构成的存储单元在平行布线的多个字线和与上述字线正交布线的多个位线的各个交点上配置成矩阵状。其中公开的双向型非线性元件的作用也被记载为，用于降低经由非选择存储单元流过的所谓的漏电流。但是，由于漏电流量依赖于存储单元阵列的阵列大小，因此如果增大阵列大小则无法忽略漏电流。针对这样的课题，作为降低漏电流的方法，在专利文献2中，公开了向非选择字线及非选择位线施加规定电压的手段，从而能够进行更加稳定的读取。

现有技术文献

专利文献

专利文献1：日本特开2006－203098号公报（图7）

专利文献2：国际公开第2008/149493号

发明概要

发明要解决的课题

但是，在向非选择字线等施加电压的方法中，虽然能够改善理论上的读取余量（margin），但是在采用流过电阻变化元件的电流相对于施加的电压的变动而剧烈变化的存储单元的交叉点型电阻变化非易失性存储装置中，施加的电压的偏差带来的影响较大，其结果是，存在考虑了电压偏差的实际的读取余量降低这样的课题。

发明内容

鉴于上述问题，本发明第一目的在于，提供一种使用了电流特性相对于电压变动而言敏感的存储单元的交叉点型电阻变化非易失性存储装置及其读取方法，将考虑了施加电压等电信号的偏差后的实际的读取余量扩大，能够实现稳定的读取。

并且，本发明第二目的在于，提供一种对于经由非选择单元流入选择字线的电流的变化所引起的电磁噪声（EMI）的产生这样的问题、也能够进行稳定动作的交叉点型电阻变化非易失性存储装置及其读取方法。

解决课题的手段

本发明的交叉点型电阻变化非易失性存储装置的一方式，具备：交叉点型的存储单元阵列，配置有多个具有电阻变化元件和双向的电流控制元件的存储单元，上述各存储单元形成于在X方向上延伸的多个位线与在Y方向上延伸的多个字线之间的交点位置，上述电阻变化元件通过施加极性不同的电压而可逆地向低电阻状态及高电阻状态的至少2个状态转变，上述双向的电流控制元件与上述电阻变化元件串联连接，具有非线性的电流电压特性；解码器电路，从上述多个位线中选择至少一个位线，从上述多个字线中选择至少一个字线，从而从上述存储单元阵列中选择至少一个存储单元；读取电路，从所选出的存储单元中读取数据；第1电流源，供给第1定电流；以及控制电路，对从所选出的存储单元的数据的读取进行控制；上述控制电路对上述解码器电路、上述读取电路及上述第1电流源进行控制，以使得在上述读取电路进行数据的读取时，向由上述解码器电路选出的位线即选择位线施加第1电压，向由上述解码器电路选出的字线即选择字线施加第2电压，向未被上述解码器电路选出的字线即非选择字线供给上述第1定电流，上述第1电压是从上述读取电路输出的用于读取的电压。

发明效果

本发明具有上述这样的结构，在交叉点型电阻变化非易失性存储装置中，具有将考虑了施加电压等电信号的偏差后的实际的读取余量扩大、能够使读取特性的稳定性提高这样的效果。

并且，因为能够抑制大的电流变化，从而还具有能够使电流变化引起的电磁噪声（EMI）降低这样的效果。

附图说明

图1为单层及多层交叉点存储单元的立体结构图。

图2为存储单元的剖面结构图。

图3为存储单元的剖面结构图。

图4为存储单元的等价电路图。

图5为存储单元的I－V特性图表。

图6为将存储单元矩阵状配置的存储单元阵列的电路图。

图7为对存储单元阵列的阵列等价电路的展开说明图。

图8为存储单元阵列的简化等价电路图。

图9为说明非选择线Hi－z时的读取状态的等价电路图。

图10为存储单元阵列的I－V特性图表。

图11为向非选择字线施加了电压的情况下的等价电路图。

图12为存储单元阵列的I－V特性图表。

图13为本发明实施方式1的向非选择字线施加了电流的情况下的等价电路图。

图14为存储单元阵列的I－V特性图表。

图15为存储单元阵列的I－V特性图表。

图16A的（a）为表示相对于漏电流Ib_nw的Isel（LR）/Isel（HR）电流比的图表，图16A的（b）为表示相对于漏电流Ib_nw的读出（sense）电流Isen的图表。

图16B为存储单元阵列的I－V特性图表。

图17为将存储单元层叠为2层构造的情况下的存储单元剖面结构图。

图18为说明存储单元的图标记的图。

图19为本发明实施方式的2层交叉点存储单元阵列的剖面结构图。

图20为表示本发明实施方式1的存储单元阵列的结构的电路图。

图21为表示图20的存储单元阵列及其周边电路的电路图。

图22为表示将图20的存储单元阵列采用了多个的交叉点型电阻变化非易失性存储装置的主要部分的电路图。

图23为表示本发明实施方式1的交叉点型电阻变化非易失性存储装置的结构的电路图。

图24为表示本发明实施方式1的字线控制系统周边电路的一例的电路图。

图25为表示构成本发明实施方式1的读取系统的周边电路的一例的电路图。

图26为表示本发明实施方式1的交叉点型电阻变化非易失性存储装置的读取的序列的图。

图27为本发明实施方式2的将存储单元层叠为4层构造的情况下的存储单元剖面结构图。

图28为本发明实施方式2的8层交叉点存储单元阵列的剖面结构图。

图29为表示本发明实施方式2的存储单元阵列的结构的电路图。

图30为表示本发明实施方式2的字线控制系统周边电路的一例的电路图。

具体实施方式

首先，在对本发明的实施方式进行说明之前，参照附图对本发明解决的课题进行详细说明。

〔存储单元的构造与特性〕

图1的（a）是表示所谓的单层交叉点存储单元阵列的立体结构的图。这里，图示出：在任意的一方向上平行地大量布线的字线（例如第2层布线）52、与字线52正交地在一方向上平行地大量布线的位线（例如第1层布线）53、以及在字线52和位线53的交差位置上配置而与字线52及位线53电连接的存储单元51。

图1的（b）是表示所谓的多层交叉点存储单元阵列的立体结构的图。这里，图示出：位线53配置在第1布线层（第1层位线53a），在其上层，以与位线53正交的状态将字线52配置在第2布线层（第1层字线52a），进而在其上层，以与字线52正交的状态将位线53配置在第3布线层（第2层位线53b），进而在其上层，以与位线53正交的状态将字线52配置在第4布线层（第2层字线52b），进而在其上层，以与字线52正交的状态将位线53配置在第5布线层（第3层位线53c），以这种方式重重堆积的构造。在字线52与位线53之间的各交点的位置上，由位线53与字线52夹持而构成存储单元51。

这样，可以知道，交叉点方式的存储单元阵列是在布线的交点上形成存储单元的简单的结构，并且通过将其在垂直方向上堆积，能够不依靠微细化而实现单位面积的存储单元的面积的缩小，因此成为适于高集成化的结构。

下面，以本发明者过去发明的多层交叉点存储单元阵列为例，在具体构成交叉点存储单元阵列的基础上，对新发现的课题进行说明。

〔存储单元的构造〕

图2示出用于交叉点存储单元阵列的存储单元51的剖面结构图。存储单元51具有将电阻变化元件10与电流控制元件29串联连接的结构，构成1比特。

构成电阻变化元件10的电阻变化层将第1电阻变化层（在这里，是第1过渡金属氧化物层）13和第2电阻变化层（在这里，是第2过渡金属氧化物层）12层叠。在本实施方式中，作为其一例，将第1钽氧化物层（第1电阻变化层13的一例）与第2钽氧化物层（第2电阻变化层12的一例）层叠而构成。

该电阻变化元件10构成为，在由氮化钽（TaN）构成的下部电极14的上层将氧不足型的第1钽氧化物（TaO_x、0＜x＜2.5）作为第1电阻变化层（构成电阻变化层的第1区域）13进行层叠，向其上部界面照射300℃、200Ｗ、20秒的氧等离子体，将由氧浓度比TaO_x高的第2钽氧化物（TaO_ｙ、x＜y）构成的第2电阻变化层（构成电阻变化层的第2区域）12较薄地形成，在其上层层叠由铂（Pt）构成的上部电极11。这里，所谓氧不足型是指，氧量少于作为表现通常绝缘性的化学计量组成的金属氧化物的组成、表现半导体的电气特性的金属氧化物的组成状态。由第2钽氧化物构成的第2电阻变化层（以下称为第2钽氧化物层）12的氧含有率，比由第1钽氧化物构成的第1电阻变化层（以下称为第1钽氧化物层）13的氧含有率高。例如，作为化学计量组成的Ta₂O₅的氧含有率，氧占总原子数的比率（O/（Ta＋O））为71.4％。因此，所谓氧不足型的钽氧化物，氧含有率大于0％、小于71.4％。这里，电阻变化元件采用的过渡金属氧化物的电阻值随着氧含有率越大而越高。

并且，上述换言之可以表述为，第2钽氧化物层12的氧不足度比第1钽氧化物层13的氧不足度少。

所谓氧不足度，是指在各个过渡金属中相对于构成其化学计量组成的氧化物而言不足的氧的比例。例如，在过渡金属为钽（Ta）的情况下，化学计量氧化物的组成为Ta₂O₅，可以表现为TaO_2.5。TaO_2.5的氧不足度为0％。例如TaO_1.5组成的氧不足型的钽氧化物的氧不足度是氧不足度＝（2.5－1.5）/2.5＝40％。

并且，构成第1及第2电阻变化层的金属也可以采用钽以外的过渡金属。作为过渡金属，可以使用钽（Ta）、钛（Ti）、铪（Hf）、锆（Zr）、铌（Nb）、钨（Ｗ）等。由于过渡金属可以成为多个氧化状态，因此能够通过氧化还原反应实现不同的电阻状态。例如，在使用钽氧化物的情况下，在第1钽氧化物层13的组成为TaO_x的情况下x为0.8以上1.9以下，并且，在第2钽氧化物层12的组成为TaO_y且y比x的值大的情况下，可以确认使电阻变化层的电阻值稳定而高速地变化。该情况下，第2钽氧化物层12的膜厚优选为1nm以上8nm以下。使用铪氧化物的情况下，在作为第1电阻变化层13的一例的第1铪氧化物层13的组成为HfO_x的情况下x为0.9以上1.6以下，并且，在作为第2电阻变化层12的一例的第2铪氧化物层12的组成为HfO_y且y比x的值大的情况下，可以确认使电阻变化层的电阻值稳定而高速地变化。该情况下，第2铪氧化物层12的膜厚优选为3nm以上4nm以下。并且，使用锆氧化物的情况下，在作为第1电阻变化层13的一例的第1锆氧化物层13的组成为ZrO_x的情况下x为0.9以上1.4以下，并且，在作为第2电阻变化层12的一例的第2锆氧化物层12的组成为ZrO_y且y比x的值大的情况下，可以确认使电阻变化层的电阻值稳定而高速地变化。该情况下，第2锆氧化物层12的膜厚优选为1nm以上5nm以下。如上所述，由电阻高且膜厚薄的第2电阻变化层和电阻低的第1电阻变化层的层叠结构构成电阻变化膜，从而施加于电阻变化元件的电压能够向电阻高的第2电阻变化层分配更多的电压，更容易引起在第2电阻变化层中发生的氧化还原反应。

并且，构成作为第1电阻变化层13的一例的第1过渡金属氧化物层13的第1过渡金属、与构成作为第2电阻变化层12的一例的第2过渡金属氧化物层12的第2过渡金属，可以使用不同的材料。该情况下，优选为，第2过渡金属氧化物层12与第1过渡金属氧化物层13相比氧不足度小、即电阻高。通过采用这样的结构，当电阻变化时在上部电极11及下部电极14间施加的电压向第2过渡金属氧化物层12分配更多的电压，能够更容易引起在第2过渡金属氧化物层12中发生的氧化还原反应。并且，第1过渡金属与第2过渡金属采用彼此不同的材料的情况下，优选为，第2过渡金属的标准电极电位比第1过渡金属的标准电极电位低。可以认为，在电阻高的第2过渡金属氧化物层12中形成的微小的（filament）中引起氧化还原反应从而其电阻值变化，因此发生电阻变化现象。例如，通过对第1过渡金属氧化物层13使用氧不足型的钽氧化物，对第2过渡金属氧化物层12使用钛氧化物（TiO₂），从而能够得到稳定的电阻变化动作。钛（标准电极电位＝－1.63eV）与钽（标准电极电位＝－0.6eV）相比是标准电极电位低的材料。标准电极电位表示其值越高则越难以氧化的特性。通过对第2过渡金属氧化物层12配置与第1过渡金属氧化物层13相比标准电极电位低的金属氧化物，从而在第2过渡金属氧化物层12中更容易发生氧化还原反应。

在本实施方式中，成为与第2电阻变化层12相接的电极的上部电极11使用铂（Pt），但是不限于铂，优选采用比构成第1电阻变化层13的钽（Ta）的标准电极电位及构成下部电极14的氮化钽（TaN）的标准电极电位高的材料。在满足这样的标准电极电位的条件的结构的情况下，电阻变化在与由铂（Pt）构成的上部电极11相接的、由氧浓度更高的TaO_y构成的第2电阻变化层12中发生。在将上部电极11的电压施加得比下部电极14的电压高出规定电压以上的情况下，电阻变化元件10向高电阻状态变化，反之在将下部电极14的电压施加得比上部电极11的电压高出规定电压以上的情况下，电阻变化元件10向低电阻状态变化。

电流控制元件29是在施加电压的正负双向上具有非线性的电流电压特性的二极管元件，具有将由氮不足型氮化硅构成的电流控制层22通过由氮化钽（TaN）等构成的下部电极23与上部电极21夹持的结构。所谓双向非线性的电流电压特性是指，在双向上流通电流，并且在规定的电压范围，电流控制元件29表现高电阻（截止）状态，在与规定的电压范围相比电压高的区域及电压低的区域表现低电阻（导通）状态。即，施加电压的绝对值为规定值以下时，电流控制元件29表现高电阻（截止）状态，比规定值大时，电流控制元件29表现低电阻（导通）状态。

存储单元51是用柱体（ビア）27将电阻变化元件10与电流控制元件29串联连接的存储单元。通过柱体26，将电阻变化元件10的上部电极11与上部布线70（与位线53或字线52的任意一方对应）连接，通过柱体28，将电流控制元件29的下部电极23与下部布线71（与位线53或字线52的任意另一方对应）连接。

并且，在图2中，电流控制元件29与电阻变化元件10的位置关系也可以上下颠倒。

并且，存储单元51也可以是图3所示的省略柱体27的结构。并且，也可以是省略柱体26及柱体28的任意一方或双方的结构。

图3为表示构成本发明实施方式的多层结构的存储单元阵列的交叉点型电阻变化非易失性存储装置的存储单元51的剖面结构的图。

存储单元51通过将由氮化钽（TaN）构成的第1电极23、由氮不足型氮化硅构成的电流控制层22、由TaN构成的第2电极21、由氧不足型钽氧化物（TaO_x）构成的第1电阻变化层13、由将第1电阻变化层13在氧等离子体环境中氧化而形成的比TaO_x氧浓度高的TaO_y（x＜y）构成的第2电阻变化层12、由铂（Pt）构成的第3电极11依次层叠的结构而构成。在存储单元51的下层，配置由铝（Al）构成的下部布线71，该下部布线71与存储单元51的第1电极23通过第1柱体28连接。另一方面，在存储单元51的上层，配置由铝（Al）构成的上部布线70，该上部布线70与存储单元51的第3电极11通过第3柱体26连接。并且，下部布线71与上部布线70以相互正交的方式配置。

在该结构中，通过第1电极23、电流控制层22和第2电极21构成电流控制元件29，通过第2电极21、第1电阻变化层13、第2电阻变化层12和第3电极11构成电阻变化元件10。即，存储单元51具有：通过施加极性不同的电压而能够在低电阻状态及高电阻状态的至少2个状态之间可逆地转变的电阻变化元件10，以及与该电阻变化元件10串联连接的电流控制元件29。

这里，第2电极21兼用各自一方的电极。并且，在该存储单元结构中，如以图2的结构进行说明的那样，在与由标准电极电位比第1电阻变化层13的构成材料即钽以及与电阻变化元件10的下部电极相当的第2电极21的构成材料即TaN都高的材料（在这里为铂（Pt））构成的第3电极相接、且由氧浓度比第1电阻变化层13高的TaO_y构成的第2电阻变化层12中发生电阻变化。在将上部布线70的电压施加得比下部布线71的电压高出规定电压以上的情况下，电阻变化元件10向高电阻化方向变化，反之在将下部布线71的电压施加得比上部布线70的电压高出规定电压以上的情况下，电阻变化元件10向低电阻化方向变化。即，电阻变化元件10中，将第2电极、第3电极以及它们夹持的第1电阻变化层13、第2电阻变化层12在Z方向（层叠方向）上依次配置，从第2电极看向第3电极方向的结构与从第3电极看向第2电极方向的结构具有非对称性，具有当以第2电极为基准向第3电极施加规定电压以上的电压时向高电阻状态变化、当以第3电极为基准向第2电极施加规定电压以上的电压时向低电阻状态变化的特性。

图4是表示与电阻变化元件10的结构对应的连接关系的电路图，即示出了与存储单元51对应的等价电路图。

〔存储单元的特性〕

接着，参照图5对存储单元51的动作进行说明。图5是对于具有图2的结构的存储单元51、以与下部布线71相比上部布线70成为高电压的极性为正而施加了电压的情况下的电压与电流的关系的实测特性图。

最初，假设存储单元51为高电阻状态。对于存储单元51，若从施加电压0V起缓慢施加与上部布线70相比下部布线71成为高电位的负极性的电压，则从C点开始流出电流，电阻变化元件开始从高电阻状态向低电阻状态变化。进而在直到A点为止向负方向施加电压，根据施加电压而剧烈地进行低电阻化。其后，保持低电阻状态而在施加电压成为0V为止缓慢施加电压。A点由在低电阻化时流过电阻变化元件的电流的值决定。

然后，对于存储单元51，若施加与下部布线71相比上部布线70成为高电位的正极性的电压，则从D点开始流出电流，在与低电阻状态的到达电压（A点）大致点对称的点即B点，电阻变化元件开始从低电阻状态向高电阻状态变化。并且，若直到E点为止进行施加，则虽然可以看到电流增加，但若此后降低施加电压，则与提高施加电压时相比电流变小，因此可知向高电阻状态变化。

即，图5所示的实测数据，示出了双向性的电阻变化特性，即，对于具有图2的结构的存储单元51，当以上部布线70的电压为基准使下部布线71的电压升高到规定电压VLth（C点）以上时向低电阻状态变化，当以下部布线71的电压为基准使上部布线70的电压升高到规定电压VHth（B点）以上时向高电阻状态变化，并且，示出了低电阻状态的施加电压（A点）和向高电阻状态的变化开始电压（B点）具有成为大致点对称的电压及电流的关系。

并且，在本存储单元51中，在从高电阻状态向低电阻状态变化时，低电阻状态的电阻值向低电阻值（A点）变化，该低电阻值（A点）对应于以能在电阻变化元件10中进行电阻变化的规定电压（绝对值为VLth以上的电压）而流过电阻变化元件10的电流值的大小。并且，示出了低电阻状态的施加电压及电流（A点）和向高电阻状态的变化开始电压及电流（B点）相对于原点大致点对称的特性，因此，高电阻化电压及电流与低电阻化电压及电流绝对值相同（极性相反），并且需要通过绝对值为低电阻化电压及电流以上的电压及电流进行驱动。

即，为了进行稳定的电阻变化动作，在低电阻化中以规定的电流值进行电流限制而获得规定的低电阻状态，另一方面，在高电阻化中，需要施加与低电阻化反向的电压，进行比低电阻化时更多的电流驱动，从而实现稳定的电阻变化。

并且，即使向存储单元51施加电压，低电阻化时（即在高电阻状态下）从0V到C点的电压区间以及高电阻化时（即在低电阻状态下）从0V到D点的电压区间也是不显著地流过电流的电压帯。

C点、D点对应于电流控制元件29的阈值电压（以下称为VF）和电阻变化元件10的电阻变化电压的合计电压。优选为，在交叉点存储单元阵列中，向选择存储单元施加该合计电压以上的电压，对非选择存储单元，以工作点来到该C点与D点之间的方式进行控制而减弱向非选择存储单元的漏电流，进行交叉点存储单元阵列的读取、写入的动作。

〔交叉点存储单元阵列与阵列等价电路〕

接着，对交叉点存储单元阵列的阵列等价电路进行说明。

与图1同样地，将存储单元51按矩阵状配置的存储单元阵列1的电路图在图6中示出。

在图6中，24是n个布线平行配置的字线，25是与字线非接触地正交的m个布线平行配置的位线。将电阻变化元件10与电流控制元件29串联连接的存储单元51位于字线24与位线25的各个交点，电阻变化元件10的一端与对应的位线25连接，电流控制元件29的一端与对应的字线24连接。即，图6的存储单元阵列1，由在位线方向上排列n个存储单元51、在字线方向上排列m个存储单元51的、（n×m）个存储单元51构成。

图7是用于说明对存储单元阵列的阵列等价电路的展开的、示意性地表现以选择位线和选择字线为基准而在其间构成的选择存储单元和非选择存储单元的连接关系的、所谓的选择视点结构图。

图6中的选择存储单元30与选择位线BL1和选择字线WL1连接。图7为图6的等价电路，是将图6的结构分为选择存储单元30和非选择存储单元组进行说明的图。选择存储单元30将其一端与选择位线BL1连接、另一端与选择字线WL1连接。其它的大量非选择存储单元表示为：（1）将存储单元51的一端与选择位线BL1连接的（n－1）个第1非选择存储单元组190；（2）将存储单元51的一端与选择字线WL1连接的（m－1）个第3非选择存储单元组192；（3）经由大量非选择字线组而与第1非选择存储单元组190的存储单元51的另一端连接、经由大量非选择位线组而与第3非选择存储单元组192的存储单元51的另一端连接的（n－1）×（m－1）个第2非选择存储单元组191。并且，在本说明书中，作为省略标记，将位线也记为“BL”，将字线也记为“WL”。

第1非选择存储单元组190的1个存储单元51的另一端与（m－1）个第2非选择存储单元组191的存储单元51的一端连接。该第1非选择存储单元组190与第2非选择存储单元组191的关系的结构存在（n－1）个。第3非选择存储单元组192的1个存储单元51的另一端与（n－1）个第2非选择存储单元组191的存储单元51的另一端连接。该第3非选择存储单元组192与第2非选择存储单元组191的关系的结构存在（m－1）个。

第1非选择存储单元组190的1个存储单元51与第2非选择存储单元组191的（m－1）个存储单元51相连接的状态在第1非选择存储单元组190与第2非选择存储单元组191之间存在多个同样的关系，因此非选择字线组的各节点为大致相同的电压。并且，第3非选择存储单元组192的1个存储单元51与第2非选择存储单元组191的（n－1）个存储单元51相连接的状态在第3非选择存储单元组192与第2非选择存储单元组191之间存在多个同样的关系，因此非选择位线组的各节点为大致相同的电压。

因此，图7所示的等价电路能够简化为，使非选择字线组的全部节点为1个并使非选择位线组的全部节点为一个。这样简化的等价电路如图8所示。

在图8中，选择存储单元30的一端与选择位线BL1连接，另一端与选择字线WL1连接。第1非选择存储单元193与第1非选择存储单元组190等价，并联数为（n－1）个。第2非选择存储单元194与第2非选择存储单元组191等价，并联数为（n－1）×（m－1）个。第3非选择存储单元195与第3非选择存储单元组192等价，并联数为（m－1）个。上述第1非选择存储单元193、第2非选择存储单元194、第3非选择存储单元195串联连接。不与第2非选择存储单元194连接的第1非选择存储单元193的另一个端子与选择位线BL1连接，不与第2非选择存储单元194连接的第3非选择存储单元195的另一个端子与选择字线WL1连接。设将第1非选择存储单元193与第2非选择存储单元194连接的中间节点为非选择字线NSWL，设将第2非选择存储单元194与第3非选择存储单元195连接的中间节点为非选择位线NSBL。

如以上这样，表示图6所示的交叉点存储单元阵列的选择存储单元与非选择存储单元之间的关系的等价电路如图8所示。以下，对于交叉点存储单元阵列的任意的选择存储单元的读取特性，与选择存储单元的I－V特性一起，也会触及经由非选择存储单元的所谓的漏电流相关的I－V特性。关于相对于这样的存储单元阵列的I－V特性的说明，今后为了简化而使用图8的等价电路进行说明。

〔读取时的等价电路与Ｉ－V特性〕

接着，使用图8的等价电路，对以往的读取动作及其特性使用图9和图10进行说明。

图9为表示对于图8的存储单元阵列的等价电路、在非选择字线及非选择位线为高阻抗状态（以下记为Hi－z状态）下、通过读出放大器读取1比特的选择存储单元的情况下的状态的状态构成图。

在图9中，197为读取时的读出用电源，该读出用电源197生成电压VSA作为用于读取的电压（读出电压）。196是一端与读出用电源197连接、另一端与选择位线BL1连接的电流检测电路，该电流检测电路196是所谓的判别选择存储单元为0数据或1数据的读出放大器。选择字线WL1与地（GND）电压0V电连接。设将第1非选择存储单元193与第2非选择存储单元194连接的非选择字线（WL）组为NW点，其状态为Hi－z。将第2非选择存储单元194与第3非选择存储单元195连接的非选择位线（BL）组的状态同样为Hi－z。当然，选择存储单元30的一端与选择位线BL1连接，另一端与选择字线WL1连接。

此外，在向图9的选择位线BL1施加读出用电源197的电压VSA（假设电流检测电路196的阻抗非常接近于0Ω）、向选择字线WL1施加GND的状态下，在选择存储单元30中从选择位线BL1朝向选择字线WL1流过电流Isel，在第1非选择存储单元193中流过从选择位线BL1流入的电流Ib_nw，在第2非选择存储单元194及第3非选择存储单元195中流过向选择字线WL1流出的电流Inw_w，在电流检测电路196中流过将向上述选择存储单元30流过的电流Isel与向上述第1非选择存储单元193流过的电流Ib_nw合计起来的电流Isen，在GND端子流过将向上述选择存储单元30流过的电流Isel与向第2非选择存储单元194及第3非选择存储单元195流过的电流Inw_w合计起来的电流Iswl。即，流过电流检测电路196的读出电流Isen用以下的式1表示。

Isen＝Isel＋Ib_nw···式1

流入GND端子的电流Iswl用以下的式2表示。

Iswl＝Isel＋Inw_w···式2

这里，由于非选择WL组与非选择BL组均为Hi－z状态，

成为Ib_nw＝Inw_w···式3，

因此，读出电流Isen与GND电流Iswl的大小相同。

这里，在认为存储单元阵列的规模为同一位线上的比特数是128bit（n＝128）、同一字线上的比特数为1024bit（m＝1024）的情况下，图9中的各非选择存储单元的比特数为，第1非选择存储单元193为n－1＝127个，第2非选择存储单元194为（n－1）×（m－1）＝127×1023个，第3非选择存储单元195为m－1＝1023个。

本存储单元阵列的电压电流特性（I－V特性）在图10中示出。

在图10中，横轴为施加于各单元的电压，纵轴为流过各单元的电流。特性线为流过选择存储单元30的电流Isel、流过第1非选择存储单元193的电流Ib_nw、流过第2非选择存储单元194及第3非选择存储单元195的电流Inw_w，分别描绘了表示出电阻变化元件的电阻状态为高电阻状态（HR）和低电阻状态（LR）的2状态（在非选择存储单元中，表示其全部电阻变化元件的电阻状态为高电阻的情况和低电阻的情况的2种状态）的计6个。作为一例，假设这里的电阻变化元件的高电阻状态的电阻值比低电阻状态的电阻值高1位数。此外，选择存储单元为低电阻状态（LR）的情况用白三角表示，选择存储单元为高电阻状态（HR）的情况用白圆表示，非选择存储单元全部为低电阻状态（LR）的情况的Ib_nw以及Inw_w用黑三角表示，非选择存储单元全部为高电阻状态（HR）的情况的Ib_nw以及Inw_w用黑圆表示。

图10所示的各特性线是在以下的条件下作成的。即，选择存储单元30的特性，在读出电压为VSA时，在电阻变化元件的电阻值为高电阻状态的情况下为Isel（HR），在低电阻状态的情况下为Isel（LR）。并且，关于第1非选择存储单元193的特性，在选择位线BL1的施加电压为VSA的情况下，对于使非选择WL组（NW点）的电压从0变化为VSA的情况下的在第1非选择存储单元193中流过的电流Ib_nw，分别表示第1非选择存储单元193的全部电阻变化元件为高电阻状态（HR）的情况和低电阻状态（LR）的情况。关于将第2非选择存储单元194与第3非选择存储单元195组合考虑的特性，以选择字线WL1的电压0V为基准，对于使非选择WL组（NW点）的电压从0变化为VSA的情况下的在第2非选择存储单元194和第3非选择存储单元195中流过的电流Inw_w，分别表示全部电阻变化元件为高电阻状态（HR）的情况和低电阻状态（LR）的情况。即，非选择存储单元的特性表示以选择位线BL1或选择字线WL1的电压为基准而使非选择字线组（NW点）的电压变化的情况。

在本特性中，对于流过非选择存储单元的电流Ib_nw和Inw_w，由于非选择WL组及非选择BL组为Hi－z而成为Ib_nw＝Inw_w，因此基于图10的I－V特性的工作点成为特性Ib_nw和特性Inw_w的交点位置，其电流量在全部的非选择存储单元的电阻变化元件为高电阻状态（HR）的情况下成为Ib_nw1，另一方面，在全部的非选择存储单元的电阻变化元件为低电阻状态（LR）的情况下成为Ib_nw2。这里，Ib_nw1和Ib_nw2与图中的Ihz大致相等。

即，选择存储单元30的电流Isel在电阻变化元件为高电阻状态的情况下为Isel（HR），另一方面，在电阻变化元件为低电阻状态的情况下为Isel（LR），而流过非选择存储单元的电流则根据非选择存储单元的电阻变化元件的电阻状态而变动，大多成为大致Ihz，为Isel（HR）的10倍以上。因此，根据上述式1，电流检测电路196的读出电流Isen，在选择存储单元30的电阻变化元件为高电阻状态并且非选择存储单元的电阻变化元件全部为低电阻状态的情况下成为Isel（HR）＋Ib_nw2，另一方面，在选择存储单元30的电阻变化元件为低电阻状态并且非选择存储单元的电阻变化元件全部为高电阻状态的情况下成为Isel（LR）＋Ib_nw1。在图10的例中，选择存储单元30的电流Isel的低电阻状态的电流Isel（LR）相对于高电阻状态的电流Isel（HR）的比率为3.2倍，而读出电流Isen的电流（Isel（LR）＋Ib_nw1）相对于电流（Isel（HR）＋Ib_nw2）的比率为1.1倍，可知降低为仅选择存储单元的读出电流比率的约3分之1。另外，读出电流Isen的电流比率，是选择存储单元的电阻变化元件为高电阻状态和低电阻状态时的读出电流Isen的电流比率的最差值，与交叉点型电阻变化非易失性存储装置的读取余量相当。

这样，在非选择WL组与非选择BL组均为Hi－z状态的情况下，通过电流检测电路196判定并读取选择存储单元30的电阻状态，可以说效率非常差。

〔非选择WL偏置引起的读取效率的提高与课题〕

在专利文献2中，在读取时，作为提高读取效率的措施，公开有向非选择WL组和非选择BL组分别进行电压施加的情况。但是，由于在读取动作中选择存储单元30的电流量通过与位线侧连接的电流检测电路196进行判别，因此从希望流向电流检测电路196的电流Isen的大部分成为选择存储单元30的电流Isel的观点看，因此使经由第1非选择存储单元193从选择位线BL1流出的漏电流Ib_nw减少即可。因此，为了读取的效率化的向非选择线的电压仅对第1非选择存储单元193的非选择WL组施加即可。

相对于图9的读取的等价电路，为了实现读取的效率化而向非选择字线施加电压的情况的等价电路在图11中示出。

在图11中，198为非选择字线用电源，该非选择字线用电源198与非选择WL组（NW点）连接，生成电压VNW。其它构成要素以及存储单元阵列的规模与图9相同而省略说明。

非选择字线用电源198的电压VNW在读出用电源197的电压VSA以下。即，成为VNW≦VSA。

接着，图11的等价电路中的读取时的电压电流特性（I－V特性）在图12中示出。

在图12中，横轴为向各单元施加的电压，纵轴为流过各单元的电流，所记载的特性线与图10相同。但是，由于从非选择字线用电源198向非选择WL组（NW点）施加电压VNW，因此本图的特性线与图10工作点不同。

对于选择存储单元30而言，通过与图9相同的偏置状态，单元电流Isel在电阻变化元件的电阻值为高电阻状态的情况下成为Isel（HR），在低电阻状态的情况下成为Isel（LR）。

此外，图12所示的第1非选择存储单元193的特性线和将第2非选择存储单元194和第3非选择存储单元195组合考虑的特性线与图10相同。即，以NW点分离的两个组的非选择存储单元特性线表示以选择位线BL1或选择字线WL1的电压为基准而改变非选择字线组（NW点）的电压的情况。

在图12中，关于流过非选择存储单元的电流Ib_nw与Inw_w，由于非选择字线用电源198与非选择WL组（NW点）连接，施加电压VNW，因此，电流Ib_nw与电流Inw_w的工作点成为从图10所示的非选择WL组为Hi－z的情况下的上述工作点向高电压侧偏移后的点。即，电流Ib_nw与电流Inw_w的工作点处的电流，在全部的非选择存储单元的电阻变化元件为高电阻状态（HR）的情况下分别成为Ib_nw1、Inw_w1，另一方面，在全部的非选择存储单元的电阻变化元件为低电阻状态（LR）的情况下分别成为Ib_nw2、Inw_w2。这里，Ib_nw1与Ib_nw2的值大致相等。

从电流检测电路196经由选择BL向非选择存储单元的电流，由于向非选择字线组（NW点）施加电压VNW，因此流过第1非选择存储单元193的电流为Ib_nw。

即，流过选择存储单元30的电流Isel在电阻变化元件为高电阻状态的情况下为Isel（HR），在低电阻状态的情况下为Isel（LR），而流过非选择存储单元的电流则根据非选择存储单元的电阻变化元件的电阻状态而变动，成为Ib_nw1以上Ib_nw2以下。因此，根据上述式1，电流检测电路196的读出电流Isen，在选择存储单元30的电阻变化元件为高电阻状态并且非选择存储单元的电阻变化元件全部为低电阻状态的情况下成为Isel（HR）＋Ib_nw2，另一方面，在选择存储单元30的电阻变化元件为低电阻状态并且非选择存储单元的电阻变化元件全部为高电阻状态的情况下成为Isel（LR）＋Ib_nw1。选择存储单元30的电流Isel的低电阻状态的电流（Isel（LR））相对于高电阻状态的电流（Isel（HR））的比率为3.2倍，而读出电流Isen的电流（Isel（LR）＋Ib_nw1）相对于电流（Isel（HR）＋Ib_nw2）的比率为1.98倍，仅为约3分之2的降低。

这样，与图9、图10所示的非选择WL组与非选择BL组均为Hi－z状态的情况相比（该情况下，读出电流Isen的电流比率为1.1倍），可以得知，在向非选择字线组（NW点）施加电压的结构中（该情况下，因为读出电流Isen的电流比率为1.98倍），读出电流Isen的电流比率优化了2倍左右。即，根据向非选择字线组施加电压的专利文献2的方法，确实可以改善理论上的读取余量。

但是，向非选择字线组（NW点）施加电压的结构，以施加电压VNW在各种情况下都实现稳定化为前提，但是通常由于电路元件的制造偏差及外部电源噪声引起的偏差，电压VNW发生变动。假设电压VNW的1成左右发生变动，则如图12所示，以VNW为中心以摆幅ΔVNW变动。此时，非选择存储单元电流Inw_w变动ΔInw_w1的量，Ib_nw在全部的非选择存储单元的电阻变化元件为高电阻状态（HR）的情况下成为（Isel（HR）＋Ib_nw3）以上（Isel（HR）＋Ib_nw4）以下，在全部的非选择存储单元的电阻变化元件为低电阻状态（LR）的情况下成为（Isel（LR）＋Ib_nw3）以上（Isel（LR）＋Ib_nw4）以下。因此，根据上述式1，电流检测电路196的读出电流Isen，在选择存储单元30的电阻变化元件为高电阻状态并且非选择存储单元的电阻变化元件全部为低电阻状态的情况下成为（Isel（HR）＋Ib_nw3）以上（Isel（HR）＋Ib_nw4）以下，另一方面，在选择存储单元30的电阻变化元件为低电阻状态并且非选择存储单元的电阻变化元件全部为高电阻状态的情况下成为（Isel（LR）＋Ib_nw3）以上（Isel（LR）＋Ib_nw4）以下。选择存储单元30的高电阻状态和低电阻状态能够判别的最差的读出电流分别成为，选择存储单元30的电阻变化元件为高电阻状态的情况下的读出电流Isen的最大值（Isel（HR）＋Ib_nw4）、和选择存储单元30的电阻变化元件为低电阻状态的情况下的读出电流Isen的最小值（Isel（LR）＋Ib_nw3）。此时，（Isel（LR）＋Ib_nw3）相对于（Isel（HR）＋Ib_nw4）的比率为1.42倍。

即，如果考虑工作点的电压变动，则读出电流Isen的电流比率降低为1.42倍。这是因为，可以认为，由二极管引起的存储单元的电流特性相对于电压进行指数性变化的非线性特性，从而非选择存储单元组的电流相对于电压变化敏感地变动。

即，在专利文献2中公开了作为实现读取的效率化的对策而向非选择WL组（NW点）施加电压的结构，但是对于采用相对于电压变动而言电流变化特性陡峭的本存储单元的存储装置，电压偏差的影响大，其结果是，已明确判断出存在考虑了电压偏差的实际的读取余量降低这样的课题。

因此，本发明目的在于，提供一种交叉点型电阻变化非易失性存储装置，使用电流特性相对于电压敏感的存储单元，能够将考虑了施加电压等电信号的偏差后的实际的读取余量扩大，实现稳定的读取。

并且，本发明目的在于，提供一种交叉点型电阻变化非易失性存储装置，对于经由非选择单元流入选择字线的电流的变化引起的电磁噪声（EMI）产生这样的问题，也能够实现稳定动作。

为了达成上述目的，本发明者考虑了以下的方式。

即，本发明的交叉点型电阻变化非易失性存储装置的一方式，具备：交叉点型的存储单元阵列，配置有多个具有电阻变化元件和双向的电流控制元件的存储单元，上述各存储单元形成于在X方向上延伸的多个位线与在Y方向上延伸的多个字线之间的交点位置，上述电阻变化元件通过施加极性不同的电压而可逆地向低电阻状态及高电阻状态的至少2个状态转变，上述双向的电流控制元件与上述电阻变化元件串联连接，具有非线性的电流电压特性；解码器电路，从上述多个位线中选择至少一个位线，从上述多个字线中选择至少一个字线，从而从上述存储单元阵列中选择至少一个存储单元；读取电路，从所选出的存储单元中读取数据；第1电流源，供给第1定电流；以及控制电路，对从所选出的存储单元的数据的读取进行控制；上述控制电路对上述解码器电路、上述读取电路及上述第1电流源进行控制，以使得在上述读取电路进行数据的读取时，向由上述解码器电路选出的位线即选择位线施加第1电压，向由上述解码器电路选出的字线即选择字线施加第2电压，向未被上述解码器电路选出的字线即非选择字线供给上述第1定电流，上述第1电压是从上述读取电路输出的用于读取的电压。

由此，对非选择字线，不是施加定电压而是施加定电流，采用所谓的非选择字线电流施加方式。根据本方式，对于使用了相对于电压而言电流特性敏感的本存储单元的交叉点型电阻变化非易失性存储装置，能够将考虑了施加的电信号的偏差后的实际的读取余量扩大，实现稳定的读取特性。

并且，在这种非选择字线电流施加方式中，向非选择字线施加的电流的偏差，与以往的定电压施加方式相比变小，因此对于经由非选择单元流入选择字线的电流的变化所引起的电磁噪声（EMI）的产生这样的问题，也能够稳定的动作。

这里，上述读取电路与上述第1电流源可以连接于至少在上述数据的读取时供给规定电压的相同电源。由此，使用用于读取电路的单一的读出用电源构成读取电路和第1电流源，本发明的非选择字线电流施加方式能够以简易的电路实现。

并且，上述交叉点型电阻变化非易失性存储装置还可以具备：第1开关电路，将上述第1电压和数据的读取之前的预充电用的第3电压中的某个选择性地与由上述解码器电路选出的位线连接；第2开关电路，将上述第2电压和上述第3电压中的某个选择性地与由上述解码器电路选出的字线连接；以及第3开关电路，将上述第1定电流和上述第3电压中的某个选择性地与未被上述解码器电路选出的字线连接。具体而言，优选为，上述控制电路在第1步骤中对上述第1至第3开关电路进行控制，以使得经由上述第1开关电路向上述选择位线供给上述第3电压，经由上述第2开关电路向上述选择字线供给上述第3电压，经由上述第3开关电路向上述非选择字线供给第3电压；上述控制电路在第2步骤中对上述第1至第3开关电路进行控制，以使得经由上述第1开关电路向上述选择位线供给上述第1电压，经由上述第2开关电路向上述选择字线供给上述第2电压，经由上述第3开关电路向上述非选择字线供给上述第1定电流。由此，实现数据的读取之前的预充电，能够实现更可靠的数据读取。

此外，优选为，在上述第1步骤中向上述非选择字线供给的上述第3电压，与在上述第2步骤中供给的来自上述第1电流源的电流所决定的上述非选择字线的电压大致相等。由此，能够抑制从第1步骤向第2步骤切换时的非选择字线的电压电平的变动，实现稳定的数据读取。

此外，上述交叉点型电阻变化非易失性存储装置可以具备多个上述存储单元阵列；上述解码器电路具有：字线解码器电路，在上述多个存储单元阵列中选择规定字线；以及字线预解码器电路，对通过上述字线解码器电路选出的字线控制电压或电流的供给；上述第1电流源，向上述字线预解码器电路供给上述第1定电流；上述字线预解码器电路，经由上述第3开关电路，与上述第1定电流或者上述第3电压连接。由此，对非选择字线经由第3开关电路及字线预解码器电路施加来自第1电流源的定电流，能够简易地实现非选择字线电流施加方式。

此外，上述读取电路，可以具备：第1PMOS晶体管、第2PMOS晶体管、流通第2定电流的第2电流源、以及差动检测电路；上述差动检测电路具有第1输入端子和第2输入端子，对上述第1输入端子的电压和与上述第2输入端子连接的基准电压进行比较并将其大小作为逻辑信号输出；上述第1PMOS晶体管具有源极端子、栅极端子和漏极端子，上述源极端子与上述第1电压连接，上述栅极端子与上述漏极端子连接，上述漏极端子经由上述第1开关电路与上述选择位线连接；上述第2PMOS晶体管具有源极端子、栅极端子和漏极端子，上述源极端子与上述第1电压连接，上述栅极端子与上述第1PMOS晶体管的上述栅极端子连接，上述漏极端子与上述第2电流源的一个端子连接；上述第2电流源的另一个端子与GND电压连接；上述差动检测电路的第1输入端子与上述第2PMOS晶体管的漏极端子连接。由此，能够实现通过电流施加检测存储单元内的电阻变化元件的电阻状态的数据读取方式。

此外，将从上述位线来看在上方的上述字线与该位线之间的交点位置形成的上述存储单元作为奇数层的存储单元；将从上述位线来看在下方的上述字线与该位线之间的交点位置形成的上述存储单元作为偶数层的存储单元；将按照在层重叠的方向即Z方向上排列的上述多个位线组的每个而构成的、在上述Y方向上排列配置的多个XZ面的每个作为垂直阵列面的情况下；上述各垂直阵列面共通地具有垂直地贯通上述各垂直阵列面的上述多个字线；在上述各垂直阵列面中，全部的偶数层的上述位线与在Z方向上相连的第1柱体共通地连接，并且，全部的奇数层的上述位线与在Z方向上相连的第2柱体共通地连接；上述交叉点型电阻变化非易失性存储装置还具备：全局位线，按照上述多个垂直阵列面的每个而设置；多个第1位线选择开关元件，按照上述垂直阵列面的每个而设置，一端与上述第1柱体连接；多个第2位线选择开关元件，按照上述垂直阵列面的每个而设置，一端与上述第2柱体连接；双向电流限制电路，按照上述垂直阵列面的每个而设置，设置在与该垂直阵列面对应的上述第1位线选择开关元件的另一端及与该垂直阵列面对应的上述第2位线选择开关元件的另一端和与该垂直阵列面对应的上述全局位线之间，对在上述第1位线选择开关元件及上述第2位线选择开关元件和上述全局位线之间流过的双向的电流分别进行限制；以及电流限制控制电路，控制上述双向电流限制电路；上述解码器电路具有：全局位线解码器/驱动器电路，对上述多个全局位线，供给用于对上述存储单元进行选择、写入以及读取的信号；以及对上述多个字线供给用于对上述存储单元进行选择、写入以及读取的信号的字线解码器电路及字线预解码器电路；上述读取电路，从通过上述全局位线解码器/驱动器和上述字线解码器以及上述字线预解码器选出的存储单元中读取数据。由此，对于适合大存储容量的多层结构的交叉点型存储单元阵列，也能够适用本发明的非选择字线电流施加方式。

另外，本发明不仅能够作为交叉点型电阻变化非易失性存储装置实现，也能够作为其读取方法实现。其读取方法的一方式，是交叉点型电阻变化非易失性存储装置的读取方法，该交叉点型电阻变化非易失性存储装置具备交叉点型的存储单元阵列，该交叉点型的存储单元阵列配置有多个具有电阻变化元件和双向的电流控制元件的存储单元，上述各存储单元形成于在X方向上延伸的多个位线与在Y方向上延伸的多个字线之间的交点位置，上述电阻变化元件通过施加极性不同的电压而可逆地向低电阻状态及高电阻状态的至少2个状态转变，上述双向的电流控制元件与上述电阻变化元件串联连接，具有非线性的电流电压特性；该交叉点型电阻变化非易失性存储装置的读取方法包含以下步骤：解码步骤，上述存储单元阵列，从上述多个位线中选择至少一个位线，从上述多个字线中选择至少一个字线，从而从上述存储单元阵列中选择至少一个存储单元；读取步骤，从所选出的存储单元中读取数据；以及电流供给步骤，在从所选出的存储单元读取数据时，向在上述解码步骤中选出的位线即选择位线施加用于上述读取的第1电压，向在上述解码步骤中选出的字线即选择字线施加第2电压，向在上述解码步骤中未被选出的字线即非选择字线供给第1定电流。

以下，对于达成上述目的的本发明的实施方式，参照附图进行说明。并且，以下说明的实施方式均为本发明的一具体例。以下的实施方式中示出的数值、形状、材料、构成要素、构成要素的配置位置以及连接方式、步骤、步骤的顺序等为一例而非限定本发明的主旨。并且，在以下实施方式的构成要素中，对于表示最上位概念的独立权利要求没有记载的构成要素，作为任意的构成要素进行说明。

（实施方式1）

本发明的交叉点型电阻变化非易失性存储装置特征在于，对非选择字不是施加定电压而是施加定电流（非选择字线电流施加方式）。因此，首先，说明通过向非选择字线施加定电流而扩大实际的读取余量、从而能够实现稳定的读取的情况。

对于图9的读取等价电路，为了实现读取的效率化而向非选择字线施加了电流的情况的等价电路在图13中示出。

在图13中，199为非选择字线用电流源，该非选择字线用电流源199是本发明的第1电流源的一例，对非选择WL组（NW点）生成恒定电流（第1电流）Inswl。非选择字线用电流源199的一端与非选择WL组（NW点）连接，另一端与和电流检测电路196的电源相同的读出用电源197连接。结果，非选择WL组（NW点）的最大电压成为读出用电源197的电压VSA。其它构成要素以及存储单元阵列的规模与图9相同而省略说明。

对图13中的电流路径和各自的关系进行说明。

在图13的结构中，向选择位线BL1施加读出用电源197的电压VSA（假设电流检测电路196的阻抗非常接近于0Ω），选择字线WL1与GND端子189连接。在选择存储单元30中从选择位线BL1朝向选择字线WL1流过电流Isel，在第1非选择存储单元193中流过从选择位线BL1流入的电流Ib_nw，从非选择字线用电流源199提供电流Inswl，在第2非选择存储单元194以及第3非选择存储单元195中流过将向第1非选择存储单元193流过的电流Ib_nw与来自非选择字线用电流源199的电流Inswl合计起来的电流Inw_w，该上述电流Inw_w流入选择字线WL1，在电流检测电路196中流过将向上述选择存储单元30流过的电流Isel与向上述第1非选择存储单元193流过的电流Ib_nw合计起来的电流Isen，向GND端子流过将向上述选择存储单元30流过的电流Isel与向第2非选择存储单元194以及第3非选择存储单元195流过的电流Inw_w合计起来的电流Iswl。

即，流过电流检测电路196的读出电流Isen如上述式1所示。

此外，流入GND端子189的电流Iswl如上述式2所示。

另一方面，如上述那样，由于流过第2非选择存储单元194以及第3非选择存储单元195的电流Inw_w，是将向第1非选择存储单元193流过的电流Ib_nw与来自非选择字线用电流源199的电流Inswl的电流合计而得的电流，因此通过以下公式表示。

Inw_w＝Ib_nw＋Inswl···式4

本发明的来自非选择字线用电流源199的电流Inswl能够设定为任意的电流量，其结果是，根据来自非选择字线用电流源199的电流Inswl的设定电流，上述式4所示的来自非选择字线用电流源199的电流Inswl以外的电流的电流量发生变化（根据来自非选择字线用电流源199的电流Inswl的设定电流，非选择WL组（NW点）的电压变化，因此向第1非选择存储单元193流过的电流Ib_nw也变化）。

根据本发明的来自非选择字线用电流源199的电流Inswl的设定电流量，非选择存储单元侧的基于电流及电压的工作点变化。接着，与其详细情况一起，对于本发明的非选择字线电流施加方式的优点，使用图14的电压电流特性（I－V特性）图说明其概要，使用图15（a）以及图15（b）说明详细情况。

图14表示图13的非选择字线电流施加方式的等价电路中的读取时的电压电流特性（I－V特性）。

图14中，横轴为施加于各单元的电压，纵轴为流过各单元的电流，所记载的特性线与图10相同。但是，由于向非选择WL组（NW点）施加来自非选择字线用电流源199的电流Inswl，因此本图的特性线与图10工作点不同。

这里，在图14中，作为工作点VNW，对于从非选择字线用电流源199向非选择字线施加电流Inswl的情况下的读取动作进行说明。

对于选择存储单元30而言，根据与图9相同的偏置状态，设单元电流Isel在电阻变化元件的电阻值为高电阻状态的情况下为Isel（HR）、在低电阻状态的情况下为Isel（LR）。

另一方面，关于流过非选择存储单元的电流，使NW点的电压共通，根据上述式4的关系式，Inswl＝Inw_w－Ib_nw成立，Inw_w以工作点（A）进行动作，Ib_nw以工作点（B）进行动作，此时的NW点的电压以VNW进行动作。

此外，电流Inw_w、电流Ib_nw的特性根据非选择存储单元的电阻变化元件的状态而稍有变化，因此，以下使用存储单元的电阻变化元件被划分为两个极端的状态、即全部存储单元的电阻变化元件为高电阻状态的情况和为低电阻状态的情况下的图15（a）和图15（b），对详细的工作点的状态进行说明。

图15（a）是对于图14中的全部电阻变化元件为高电阻状态的情况而表示工作点的图。图15（b）是对于图14中的全部电阻变化元件为低电阻状态的情况而表示工作点的图。

在图15（a）中，在设来自非选择字线用电流源199的施加电流为Inswl12的情况下，电压VNW成为VNW12，流过第1非选择存储单元193的电流Ib_nw成为Ib_nw12。

另一方面，优选为来自非选择字线用电流源199的施加电流Inswl在任何情况下都能够稳定化，但是通常由于电路元件的制造偏差及外部电源噪声等引起的偏差，施加电流Inswl会发生变动。假设电流Inswl变动1成左右，以Inswl＝Inswl12为中心而设摆幅为ΔInswl，则电流Inswl在最小为Inswl＝Inswl11＝Inswl12－ΔInswl、最大为Inswl＝Inswl13＝Inswl12＋ΔInswl的范围内变动。

在图15（a）中，在来自非选择字线用电流源199的施加电流Inswl为最小电流量Inswl11的情况下，电压VNW成为VNW11，流过第1非选择存储单元193的电流Ib_nw成为Ib_nw13。此外，在来自非选择字线用电流源199的施加电流Inswl成为最大电流量Inswl13的情况下，电压VNW成为VNW13，流过第1非选择存储单元193的电流Ib_nw成为Ib_nw11。这里，VNW11＜VNW12＜VNW13，Ib_nw11＜Ib_nw12＜Ib_nw13。

因此，在全部的电阻变化元件为高电阻状态的情况下，在来自非选择字线用电流源199的电流Inswl具有中心值Inswl12且10％的偏差ΔInswl而被施加的情况下，流过第1非选择存储单元193的电流Ib_nw在Ib_nw11以上Ib_nw13以下的范围内发生偏差。

在图15（b）中，在将来自非选择字线用电流源199的施加电流Inswl设为标准电流量Inswl12的情况下，电压VNW成为VNW12，流过第1非选择存储单元193的电流Ib_nw成为Ib_nw15。

另一方面，与上述同样，设想来自非选择字线用电流源199的施加电流Inswl在最小为Inswl＝Inswl11、最大为Inswl＝Inswl13的范围内变动的情况。

在图15（b）中，来自非选择字线用电流源199的施加电流Inswl成为最小电流量Inswl11的情况下，电压VNW成为VNW14，流过第1非选择存储单元193的电流Ib_nw成为Ib_nw16。此外，来自非选择字线用电流源199的施加电流Inswl成为最大电流量Inswl13的情况下，电压VNW成为VNW16，流过第1非选择存储单元193的电流Ib_nw成为Ib_nw14。这里，VNW14＜VNW15＜VNW16，Ib_nw14＜Ib_nw15＜Ib_nw16。

因此，在全部的电阻变化元件为低电阻状态的情况下，在来自非选择字线用电流源199的电流Inswl具有中心值Inswl12且10％的偏差ΔInswl而被施加的情况下，流过第1非选择存储单元193的电流Ib_nw在Inswl14以上Inswl16以下的范围内发生偏差。

接着，对于考虑了上述偏差的本发明的非选择字线电流施加方式的读取容易性进行试计算。

根据上述式1，电流检测电路196的读出电流Isen在选择存储单元30的电阻变化元件为高电阻状态并且非选择存储单元的电阻变化元件全部为低电阻状态的情况下为（Isel（HR）＋Ib_nw14）以上（Isel（HR）＋Ib_nw16）以下，另一方面，在选择存储单元30的电阻变化元件为低电阻状态并且非选择存储单元的电阻变化元件全部为高电阻状态的情况下为（Isel（LR）＋Ib_nw11）以上（Isel（LR）＋Ib_nw13）以下。

选择存储单元30的高电阻状态和低电阻状态能够判别的最差的读出电流，分别成为选择存储单元30的电阻变化元件为高电阻状态的情况下的读出电流Isen的最大值（Isel（HR）＋Ib_nw16）、和选择存储单元30的电阻变化元件为低电阻状态的情况下的读出电流Isen的最小值（Isel（LR）＋Ib_nw11）。此时，（Isel（LR）＋Ib_nw11）相对于（Isel（HR）＋Ib_nw16）的读出电流的比率为1.78倍。

即，本发明的非选择字线电流施加方式的读出电流Isen的电流比率即使在考虑施加电流Inswl的10％的变动的情况下也成为1.78倍。这是比图11的对非选择字线进行电压施加的方式的读出电流Isen的电流比率1.42倍良好的值，意味着与非选择字线电压施加方式相比，本发明的非选择字线电流施加方式能够更容易地读取选择存储单元的状态（即读取余量大）。即，通过本发明的非选择字线电流施加方式，考虑了施加的电信号的偏差后的实际的读取余量变大，能够稳定的读取。

此外，根据本发明，向非选择字线组（NW点）施加的电流Inw_w的偏差ΔInw_w2大致与ΔInswl相等，是非选择字线电压施加方式中的电流Inw_w的偏差（图12的ΔInw_w1）的5分之1左右，还兼具有抑制电流变化引起的电磁噪声（EMI）的效果。即，根据本发明的非选择字线电流施加方式，对于产生经由非选择单元流入选择字线的电流的变化引起的电磁噪声（EMI）这样的问题，也能够稳定地动作。

这里，对本发明的非选择字线电流施加方式的施加电流量的决定方法进行说明。

图16A（a）为表示相对于流过在选择位线上相连的全部非选择存储单元的漏电流Ib_nw的、用Isen（LR）/Isen（HR）表示的电流比（即、包含漏电流的HR单元选择时的读出电流与LR单元选择时的读出电流的电流比率）的图表。并且，图16A（b）为表示相对于流过在选择位线上相连的全部非选择存储单元的漏电流Ib_nw的读出电流Isen的图表。

在图16A（a）中，从读取容易性的观点出发，包含漏电流的HR单元选择时的读出电流与LR单元选择时的读出电流的电流比率优选为1.5倍以上（但是，由于还依赖于读出放大器的性能而难以规定数字）。

这里，作为本发明的非选择字线电流施加方式的施加电流量决定方法，记载根据单体的选择存储单元的单元电流进行求取的方法。

如图16A（b）所示，对于电阻变化元件为高电阻状态时的选择存储单元电流（Isel（HR）、s点）附加漏电流。在电阻变化元件为低电阻状态时的选择存储单元电流（Isel（LR））所相当的电流（p点），流过单体的LR单元的电流与包含漏电流的HR单元电流相等。此时，电流比率成为选择单元单体的电流比率（在图16A（a）中，约3.2）的大致一半的1.6左右（在图16A（a）中为r点），但这因电阻变化元件的特性而不同。能够使该状态作为非选择电流Ib_nw的最大电流的大致标准（在图16A（b）中，Ib_nw＝Ib_nw21）。

即，根据图15（c）的特性图求取从选择BL向非选择WL流过符合Isel（HR）＋漏电流＝Isel（LR）的漏电流时的非选择WL施加电流（Inswl21），将Inswl21以上的电流向非选择WL施加。

使用上述值和图16B（与图15（b）相同的图表）具体地说明该求取方法，流向非选择BL的电流Ib_nw＝Ib_nw21，此时的NW点的电压为VNW21。NW点的电压为VNW21时流过在选择字线上相连的全部非选择存储单元的漏电流Inw_w为Inw_w21，因此非选择WL施加电流（Inswl21）根据上述式4而成为Inswl21＝Inw_w21－Ib_nw21。

此时由于原始的电流Ib_nw21为最大值，因此这里求出的施加电流Inswl21成为最小电流。因此，该情况的非选择WL施加电流Inswl优选至少为Inswl21，能够决定为设定这以上的电流值。

〔非选择WL电流施加方式的交叉点型电阻变化非易失性存储装置的电路结构〕

下面，对使用本发明的非选择字线电流施加方式的交叉点型电阻变化非易失性存储装置的整体电路以及字线驱动系统的具体电路例进行说明。对于本说明，以将32个WL×m个BL（m为整数且m＞32）的长方形存储单元阵列块配置了2层的结构为前提。

图17示出将用于交叉点存储单元阵列的存储单元51层叠为2层结构的情况下的存储单元剖面结构图（各层的存储单元51的结构与图2或图3相同，为了简化说明而采用图2的结构）。

在图17中，存储单元51具有将电阻变化元件10与电流控制元件29串联连接的结构而构成1比特，由将该存储单元51按上下层进行了层叠的2层构成。在该2层结构中，将第1层存储单元的下部端子与一个位线71连接，将第1层存储单元的上部端子与字线70连接，将第2层存储单元的下部端子与字线70连接，将第2层存储单元的上部端子与另一个位线71连接。即，在第1层存储单元与第2层存储单元的中间配置字线70，上述字线70与第1层存储单元的上部端子连接并与第2层存储单元下部端子连接而共有化地构成。

另外，在图17中，电流控制元件29与电阻变化元件10的位置关系也可以上下颠倒。

图18表示存储单元51的图标记。存储单元51以表示将电阻变化元件10与电流控制元件29串联连接的结构的图来表示。这里，在存储单元51的图标记中，电阻变化元件10为了明确标记位于上部电极11侧的第2电阻变化层12的方向而将其方向涂黑表示。即，在图18中，相对于布线71向布线70施加了正的电压时，电阻变化元件10进行高电阻化，反之相对于布线70向布线71施加了正的电压时，电阻变化元件10进行低电阻化。

图19是本实施方式的交叉点型电阻变化非易失性存储装置的一部分（一个垂直阵列面），表示出从字线方向观察到的以与图17相同的方式将存储单元层叠了的多层交叉点存储单元阵列的存储单元阵列的剖面结构、和在其下层部配置的电路结构的结构概要图。

在由铝等布线材料构成并在该纸面上沿水平方向（X方向）延伸地配置的第1层位线53a、与由铝等布线材料构成并在该纸面上沿垂直方向（Y方向：未图示）延伸地配置的第1层字线52a之间的交点处，配置存储单元51。这些存储单元51在第1层位线53a上沿着X方向排列n比特，形成第1层存储单元51a。

并且，在第1层存储单元51a的上层（Z方向），使第1层字线52a在下，以在该纸面的横方向（X方向）上延伸的方式配置由铝等布线材料构成的第2层位线53b，在第1层字线52a与第2层位线53b之间的交点处，配置存储单元51。这些存储单元51，在第2层位线53b上沿着X方向排列n比特，构成第2层存储单元51b。第1层存储单元51a与第2层存储单元51b构成了将存储单元51堆积了2层的3维存储单元阵列。

这样，各存储单元51，在沿X方向延伸而形成于多个层的多个位线53a～53b、与沿Y方向延伸而在第1层位线53a和与第2层位线53b之间的层上形成的第1层字线52a的各个交点位置，由该位线与该字线夹持而形成各存储单元51。这里，将从该位线来看形成于与上方的字线的交点位置处的存储单元称为奇数层（第1层）的存储单元（在这里是第1层存储单元51a），将从该位线来看形成于与下方的字线的交点位置处的存储单元称为偶数层（第2层）的存储单元（在这里是第2层存储单元51b）。

并且，第1层位线53a通过作为第2柱体的一例的奇数层位线柱体（奇数层BL柱体）55而被共通连接，第2层位线53b通过作为第1柱体的一例的偶数层位线柱体（偶数层BL柱体）54而被共通连接。这样，由于是在Z方向上相邻的层的存储单元组共有位线或字线中的某个的结构，因此能够以最少的布线层数构成多层交叉点存储单元阵列，实现低成本化。

根据本实施方式，特征在于，在从第1层存储单元51a到第2层存储单元51b的任一个层中，在存储单元51内，电阻变化元件10都能够相对于Z方向以相同的结构及制造条件形成（例如，在任一个层中，都能够在更下层侧形成第2电极21，在其上形成第1电阻变化层13，在其上形成第2电阻变化层12，在其上形成第3电极11），从而无论存储单元位于奇数层或偶数层，都能够制造相同结构的存储单元。即，构成偶数层的存储单元的电阻变化元件10、与构成奇数层的存储单元的电阻变化元件10相对于Z方向以相同的朝向配置。

偶数层位线柱体54与由NMOS晶体管构成的作为第1位线选择开关元件的一例的偶数层位线选择开关元件57的漏极或源极中的一个连接。另一方面，奇数层位线柱体55与由NMOS晶体管构成的作为第2位线选择开关元件的一例的奇数层位线选择开关元件58的漏极或源极中的一个连接。偶数层位线选择开关元件57的漏极或源极中的另一个以及奇数层位线选择开关元件58的漏极或源极中的另一个与共通接点（GBLI）共通连接。此外，偶数层位线选择开关元件57的栅极与偶数层位线选择信号线连接，奇数层位线选择开关元件58的栅极与奇数层位线选择信号线连接。

此外，共通接点GBLI与由NMOS晶体管构成的N型电流限制元件90的漏极或源极中的一个连接，并且，与由PMOS晶体管构成的P型电流限制元件91的漏极或源极中的一个连接。N型电流限制元件90的漏极或源极中的另一个与全局位线56（GBL）连接，P型电流限制元件91的漏极或源极中的另一个也同样地与全局位线56（GBL）连接。即，N型电流限制元件90与P型电流限制元件91并联连接，构成对在偶数层位线选择开关元件57及奇数层位线选择开关元件58与全局位线56（GBL）之间流过的双向的电流分别进行限制的双向电流限制电路920。

在N型电流限制元件90的栅极连接有与节点CMN连接的信号线，在P型电流限制元件91的栅极连接有与节点CMP连接的信号线。本发明是关于读取的技术，在读取模式中，由于N型电流限制元件90与P型电流限制元件91总为导通状态，因此从节点CMP及节点CMN向各栅极施加的信号的电压分别是CMP为0V、CMN为VSA。顺便说一下，N型电流限制元件90与P型电流限制元件91在写入动作时作为电流限制元件发挥功能。

另外，将图19所示的在位线53a及53b排列的方向上进行了切片（slice）的结构的组称为垂直阵列面。即，将按照在层重叠的方向即Z方向上排列的每个位线组而构成的、共通地具有垂直贯通的字线、在Y方向上排列配置的多个XZ面的每一个称为垂直阵列面。在图20中示出将上述垂直阵列面以面相对的方式排列4个的情况下的结构图。

在图20中，将位线延伸的方向作为X方向，将字线延伸的方向作为Y方向，将位线、字线的层进行重叠的方向作为Z方向。

在图20中，位线（BL）在X方向上延伸并形成于多个层（图20中为2层）。字线（WL）在Y方向上延伸并形成于位线间的层（图20中为1层）。并且，在存储单元阵列100中，在位线与字线的交点位置，由该位线与该字线夹持而形成各存储单元（MC）51。并且，为了图的简化，对于存储单元51的一部分及字线的一部分省略图示。

并且，按照在Z方向上对齐的各层的位线BL组的每个，通过在与字线WL之间形成的存储单元51，分别构成4个垂直阵列面0～3。在各垂直阵列面0～3中，字线（WL）是共通的。在图20的例中，在各垂直阵列面0～3中，存储单元51在X方向上配置32个（图19中n＝32），在Z方向上配置2个。存储单元阵列100由在Y方向上排列的4个垂直阵列面0～3构成。

但是，垂直阵列面中的存储单元的个数、在Y方向上排列的垂直阵列面的个数不限于此。

并且，在各垂直阵列面0～3中，偶数层的位线BL通过图19中的偶数层位线柱体54而被共通地连接（BL_e0～BL_e3），奇数层的位线BL通过图19中的奇数层位线柱体55而被共通地连接（BL_o0～BL_o3）。并且，在图19中，偶数层位线柱体54是将全部偶数层的位线在Z方向上相连的第1柱体的一例。并且，奇数层位线柱体55是将全部奇数层的位线在Z方向上相连的第2柱体的一例。

并且，与各垂直阵列面0～3对应设置的全局位线GBL000～GBL003在Y方向上延伸形成。并且，按照各垂直阵列面0～3，分别设有奇数层位线选择开关元件61～64及偶数层位线选择开关元件65～68。并且，偶数层位线选择开关元件65～68是按照每个垂直阵列面设置的、一端与第1柱体（偶数层位线柱体54）连接的多个第1位线选择开关元件的一例。并且，奇数层位线选择开关元件61～64是按照每个垂直阵列面设置的、一端与第2柱体（奇数层位线柱体55）连接的多个第2位线选择开关元件的一例。

在图20中，奇数层位线选择开关元件61～64及偶数层位线选择开关元件65～68由NMOS晶体管构成。并且，由NMOS晶体管构成的N型电流限制元件90、92、94、96与由PMOS晶体管构成的P型电流限制元件91、93、95、97相关的奇数层位线选择开关元件61～64及偶数层位线选择开关元件65～68的各个与相关的各全局位线GBL000～GBL003，通过奇数层位线选择开关元件61～64及偶数层位线选择开关元件65～68的漏极或源极的扩散层端子连接。N型电流限制元件90、92、94、96的栅极端子与控制电压用节点CMN共通连接，P型电流限制元件91、93、95、97的栅极端子共通连接有控制电压用节点CMP。并且，节点CMN与节点CMP的电压可以设定为在读取时各自连接的电流限制元件为导通的状态。

奇数层位线选择开关元件61～64，分别经由相关的N型电流限制元件90、92、94、96以及P型电流限制元件91、93、95、97，按照奇数层位线选择信号BLs_o0，对该垂直阵列面涉及的全局位线GBL000～GBL003与在该垂直阵列面中分别共通地连接的奇数层的位线BL_o0～BL_o3之间的电连接或非电连接进行切换控制。另一方面，偶数层位线选择开关元件65～68，分别经由相关的N型电流限制元件90、92、94、96以及P型电流限制元件91、93、95、97，按照偶数层位线选择信号BLs_e0，对该垂直阵列面涉及的全局位线GBL000～GBL003与在该垂直阵列面中分别共通地连接的偶数层的位线BL_e0～BL_e3之间的电连接或非电连接进行切换控制。

在该结构中，在任意的存储单元层中，都能够以使电阻变化元件10的Z方向的结构为相同结构而形成的存储单元51形成各垂直阵列面0～3。并且，在图19中，将偶数层的位线53b及奇数层的位线53a分别通过独立的柱体（偶数层位线柱体54以及奇数层位线柱体55）共通地连接，并且，将这些柱体与全局位线GBL经由偶数层位线选择开关元件57或奇数层位线选择开关元件58与双向电流限制电路920进行连接，从而实现分层位线方式的多层交叉点结构。

图21为表示图20的存储单元阵列100及其周边电路的电路图。并且，在本图中，如本图右下所示，由电阻变化元件10与电流控制元件29的串联连接构成的各个存储单元为了方便而用具有白色区域和黑色区域的四边形图示。

在图21中，全局位线解码器/驱动器电路98是将用于选择存储单元51的信号向各全局位线GBL000～GBL003提供的电路，对全局位线GBL000～GBL003选择性地进行驱动控制。

电流限制控制电路99是对双向电流限制电路920进行控制的电路，在进行对所选择的存储单元的电阻状态进行检测的读取动作的情况下，是将N型电流限制元件90、92、94、96与P型电流限制元件91、93、95、97全部激活为导通状态的电路。

即，该电流限制控制电路99是对双向电流限制电路920进行控制的电路，在读取动作时，是使成为一对的N型电流限制元件90、92、94、96及P型电流限制元件91、93、95、97的双方成为ON状态的控制电路，作为对于节点CMN及节点CMP的输出电压VCMN及VCMP，在读取模式的情况下也生成对于读取脉冲不限制电流量这样的足够高的电压的VCMN和足够低的电压的VCMP。

子位线选择电路73是对奇数层位线选择开关元件61～64及偶数层位线选择开关元件65～68进行控制的电路，根据地址信号A0～Ax，输出偶数层位线选择信号BLs_e0及奇数层位线选择信号BLs_o0。

字线解码器电路74是根据地址信号Ay、将用于选择存储单元51的信号向各字线WL00000～WL00031选择性地切换供给的解码器开关电路。字线预解码器电路111是根据地址信号Ay、对预解码信号GWL0～GWL31选择性地进行供给控制的预解码器电路。根据字线预解码器电路111的预解码信号GWL0～GWL31与字线解码器电路74的开关选择状态，将任意的字线选择控制为规定的状态。

另外，通过全局位线解码器/驱动器电路98、子位线选择电路73、字线解码器电路74及字线预解码器电路111，构成本发明的解码器电路，即：从多个位线选择至少一个位线、从多个字线选择至少一个字线，从而从存储单元阵列100选择至少一个存储单元的解码器电路。

图22为表示本实施方式的交叉点型电阻变化非易失性存储装置的主要部分300的电路图。

如图22所示，在实际的交叉点型电阻变化非易失性存储装置的主要部分300中，通过配置多个图20所示的存储单元阵列100（与各垂直阵列面相当），构成存储单元阵列200。在图20的结构中，存储单元阵列100是在X（位线）方向上n比特、在Y（字线）方向上4比特的存储单元阵列。在图22的例中，将存储单元阵列100在Y方向上配置p个（这里p＝(m/4）的整数）、将在X方向上n比特在Y方向上m比特的存储单元按矩阵状配置的存储单元阵列模块250作为单位模块，将存储单元阵列模块250配置了16个模块的结构作为存储单元阵列200。

字线预解码器电路111将预解码信号GWLi（这里，i为0～n－1的整数且n＝32）向字线解码器电路74选择性地进行供给控制。字线解码器电路103（图21中为字线解码器电路74）根据模块选择信号BLKj（这里，j为0～15的整数），选择任意的1个存储单元阵列模块，对选出的存储单元阵列模块向n个字线输出预解码信号GWLi。即，通过模块选择信号BLKj而被选出的模块的n个字线通过预解码信号GWL0～GWL31的信号而被直接地控制。本结构的详细情况另外使用详细附图在后面说明。

全局位线解码器/驱动器电路102是对多个全局位线提供用于对存储单元进行选择、写入以及读取的信号的电路，具体而言，通过模块选择信号BLKj，选择与选择模块相关联的全局位线组（这里为全局位线GBLj0～GBLj3，j为00～15），对选出的各全局位线GBLj0～GBLj3通过写入及读取模式进行驱动控制。

电流限制控制电路104，对于根据模块选择信号BLKj而选出的存储单元阵列模块250，分别生成按照动作模式对双向电流限制电路920进行控制的电压VCMNj与VCMPj（j为0～15的整数）。并且，对于非选择状态的存储单元阵列模块250，生成并供给VCMNj＝0V、VCMPj＝VPoff（VPoff为与非选择存储单元阵列模块250相关联的P型电流限制元件91截止的电压）。

子位线选择电路101（图21中为子位线选择电路73）根据地址信号A0～Ax，控制对各存储单元阵列100的偶数层位线选择信号BLs_ek（这里k为0～(p－1)的整数）及奇数层位线选择信号BLs_ok（这里k为0～(p－1)的整数），以使存储单元阵列200内的属于任意的选择垂直阵列面的奇数层位线选择开关元件（图20中为奇数层位线选择开关元件61～64）或偶数层位线选择开关元件（图20中为偶数层位线选择开关元件65～68）的某个导通。

图23为表示本实施方式的交叉点型电阻变化非易失性存储装置400的整体结构的电路图。在图23中，主要部分300与图22所示的结构相当。

在图23中，地址输入电路110在高电阻化写入循环、低电阻化写入循环或读取循环的期间，将来自外部的地址信号暂时锁存，将锁存了的地址信号向子位线选择电路101、全局位线解码器/驱动器电路102、字线预解码器电路111、字线解码器电路103及电流限制控制电路104输出。

非选择字线用电流源199是本发明的第1电流源的一例，在读取动作时生成规定的定电流（第1定电流），并经由字线预解码器电路111以及字线解码器电路103向非选择字线进行施加供给。

控制电路109接受多个输入信号，将表示高电阻化写入循环、低电阻化写入循环、读取循环及备用（standby）时的状态的信号，向本发明的解码器电路（子位线选择电路101、全局位线解码器/驱动器电路102、字线预解码器电路111、字线解码器电路103）、电流限制控制电路104、写入电路105、读取电路106、及数据输入输出电路107作为分别相应的信号输出。

此外，控制电路109将高电阻化写入循环、低电阻化写入循环及读取循环时的高电阻化写入、低电阻化写入、或者读取脉冲生成触发信号向脉冲生成电路108输出。

特别是，为了实现本发明的非选择字线电流施加方式，控制电路109对上述解码器电路、读取电路106及非选择字线用电流源199进行控制，以使得在读取电路106进行数据读取时，向本发明的解码器电路所选择的位线即选择位线施加用于读取的第1电压（VSA），向上述解码器电路所选择的字线即选择字线施加第2电压（GND电位），向上述解码器电路未选择的字线即非选择字线供给来自第1电流源（非选择字线用电流源199）的第1定电流（Inswl）。

脉冲生成电路108，在高电阻化写入循环、低电阻化写入循环及读取循环内的各高电阻化写入、低电阻化写入或读取时间，生成规定期间的（tp_E、tp_P、tp_R）脉冲，向全局位线解码器/驱动器电路102、字线预解码器电路111及字线解码器电路103输出。

数据输入输出电路107是与外部进行数据交换的电路模块，在写入时将数据DQ锁存，在下一数据来到之前的期间，向写入电路105输出写入数据，在读取时将来自读取电路106的读取数据锁存，在下一输出数据来到之前的期间，将读取数据向外部端子DQ输出。

写入电路105是向由全局位线解码器/驱动器电路102与字线解码器电路103所选出的存储单元写入数据的电路，接受来自数据输入输出电路107的数据信号，向全局位线解码器/驱动器电路102、字线预解码器电路111、电流限制控制电路104输出写入信号。

读取电路106是从通过本发明的解码器电路即子位线选择电路101、全局位线解码器/驱动器电路102、字线预解码器电路111以及字线解码器电路103所选出的存储单元将数据读取的电路，检测被选出的存储单元的存储数据状态（该存储单元所含的电阻变化元件的电阻状态），将其结果作为数据信号向数据输入输出电路107输出。图9的电流检测电路196与读取电路106相当。

接着，利用图24详细地说明与读取时的字线的选择以及对字线的电压电流施加相关联的、从非选择字线用电流源199～字线预解码器电路111～字线解码器电路103～到字线为止的电路结构及其动作。

在图24中，PMOS晶体管135在源极端子上连接读取电源VSA，栅极端子在控制电路109的控制下连接规定的固定电压Vic，漏极端子与输出端子连接，以PMOS晶体管135为主构成要素，是生成由VSA电压与规定的固定电压Vic决定的第1定电流Inswl的非选择字线用电流源199的构成例。非选择字线用电流源199的输出端子与节点NWS连接。PMOS晶体管136在源极端子上连接读取时的预充电电源VPR，在栅极端子上连接预充电信号NPRE，在漏极端子上连接节点NWS，具有在读取动作的预充电时将节点NWS设定为VPR的功能。这些PMOS晶体管135及136还构成本发明的第3开关电路，即构成在控制电路109的控制下、将非选择字线用电流源199和第3电压（VPR）中的某个与节点NWS（即非选择字线）选择性地连接的第3开关电路。

缓冲电路134按照输入信号来选择输出高电压侧电压或低电压侧电压。该缓冲电路134将用于供给高电压侧电压的端子与节点NWS连接，将用于供给低电压侧电压的端子连接GND（0V），将各输入端子与全局字线选择信号GWLSi（i为0～n－1的整数）分别连接，将各输出端子与全局字线GWLi（i为0～n－1的整数）分别连接。由n个(这里，n＝32)缓冲电路134构成的字线预解码器电路111，通过全局字线选择信号GWLSi对规定的1个全局字线GWLi进行选择控制，将所选出的全局字线GWLi作为GND电压（第2电压），将非选择的全局字线置于节点NWS状态（预充电时施加第3电压VPR、读出时施加第1定电流Inswl的状态）。该缓冲电路134在预充电时，作为本发明的第2开关电路发挥功能，即作为在控制电路109的控制下、将第2电压（GND电压）和第3电压（VPR）中的某个与选择字线选择性地连接的第2开关电路发挥功能。

PMOS晶体管130将源极或漏极中的一个端子与全局字线的1个GWLi（i为0～n－1的整数）连接，将源极或漏极中的另一个端子与对应的字线WL000i连接，将栅极端子与反相器（inverter）（反转逻辑电路）133的输出端子连接。NMOS晶体管131将源极或漏极中的一个端子与全局字线的1个GWLi连接，将源极或漏极中的另一个端子与对应的字线WL000i连接，将栅极端子与对应的模块选择信号BLKj（这里，j为0～15的整数）连接。CMOS开关电路132将PMOS晶体管130与NMOS晶体管131彼此的漏极端子与源极端子并联连接，构成字线选择开关电路。字线选择开关电路132配置于存储单元阵列模块250内的各字线（在图24中1个存储单元阵列模块内的字线的个数是n＝32个，字线选择开关电路132也配置32个）。与1个存储单元阵列模块250对应的n个字线选择开关电路132，根据与存储单元阵列模块250对应的模块选择信号BLKj，在选择时n个字线选择开关电路132全部成为导通状态，在非选择时全部成为截止状态。与16个各存储单元阵列模块对应地配置上述n个字线选择开关电路132，n个字线选择开关电路132构成字线解码器电路103。

根据该结构，在选择任意的字线的情况下，首先，表示选择字线所属的存储单元阵列模块250的模块选择信号BLKj成为选择（High）状态，通过字线解码器电路103，接受模块选择信号BLKj而与选择模块对应的32个字线选择开关全部成为导通状态（与选择模块以外的非选择模块对应的字线选择开关全部成为截止状态）。并且，字线预解码器电路111内的与选择字线对应的1个选择全局字线GWLn0（n0为与选择全局字线对应的整数）接受全局字线选择信号GWLSn0的选择信号（Low状态）而被设定为GND状态，其它的31个非选择全局字线GWLn设定为节点NWS的电压状态。节点NWS在读取的预充电时（第1步骤）接受NPRE信号的Low状态而设定为VPR电压，在读取的读出时（第2步骤）接受NPRE信号的High状态而将PMOS晶体管136设定为截止状态，因此设定为能够流过非选择字线用电流源199的输出电流Inswl。

另外，关于全部的字线，非选择的存储单元阵列模块250，由于相关的字线选择开关全部成为截止状态，因此上述非选择字线成为高阻抗（Hi－z）状态。

接着，在图25中示出由所选出的存储单元阵列模块250、在读取时与上述选择存储单元阵列模块250相关联的读取电路106、全局位线解码器/驱动器电路102以及奇偶数层选择开关元件158的位线系选择电路、选择字线系电路以及非选择字线系的非选择字线用电流源199、在预充电时供给预充电电压的各种开关电路构成的读取结构电路图。

在图25中，选择存储单元30通过选择位线BLe1及选择字线WL1进行选择，第1非选择存储单元193将与选择位线BLe1连接的31个非选择存储单元用等价电路表示，第3非选择存储单元195将与选择字线WL1连接的1023个非选择存储单元用电路表示，第2非选择存储单元194将与非选择字线及非选择位线连接的31×1023个非选择存储单元用等价电路表示。在本图中，将通过包含选择存储单元30的选择存储单元阵列模块250的选择存储单元与非选择存储单元的3串联结构来表现的等价电路表示为存储单元阵列模块250内的结构。

选择字线通过基于字线解码器电路103与字线预解码器电路111的上述图24的动作，在预充电时（第1步骤中）被施加预充电电压（第3电压）VPR，在读出时（第2步骤中）被施加GND电压（第2电压）。非选择字线组（NW点）通过基于字线解码器电路103与字线预解码器电路111的上述图24的动作，在预充电时（第1步骤中）被施加预充电电压（第3电压）VPR，在读出时（第2步骤中）被施加来自非选择字线用电流源199的非选择字线电流（第1定电流）Inswl。

选择位线BL_e1通过按照奇偶数层选择信号BLs_o0而选择性地被设定为导通状态的奇偶数层选择开关元件158以及全局位线解码器/驱动器电路102，选择性地与节点YD连接。

140是构成读取电路106的第1PMOS晶体管的一例，是源极端子与VSA电源连接、栅极端子与漏极端子相连接的二极管连接的PMOS晶体管。

146是对PMOS晶体管140的漏极端子与YD节点进行连接/非连接控制的开关元件，该开关元件146在控制信号NACT为Low时成为连接状态。145是对预充电电压（第3电压）VPR与YD节点进行连接/非连接控制的开关元件，该开关元件145在控制信号NPRE为Low时成为连接状态。这些开关元件145及146构成本发明的第1开关电路，即，构成在控制电路109的控制下、将读取电路106和在数据读取之前的预充电用的第3电压的某个与选择位线选择性地连接的第1开关电路。

PMOS晶体管141是构成读取电路106的第2PMOS晶体管的一例，是源极端子与VSA电源连接、栅极端子与PMOS晶体管140的栅极端子连接、漏极端子与SEN节点连接的PMOS晶体管。PMOS晶体管140与PMOS晶体管141成为电流镜连接结构，因此与流过PMOS晶体管140的电流Iload0相同的电流量的电流也流过PMOS晶体管141。

PMOS晶体管144将源极端子与VSA电源连接，将栅极端子与VPRM电压连接，将漏极端子与节点s0连接，作为通过将规定的VPRM电压向栅极端子施加而流过恒定电流Iso0的恒流源进行动作。

NMOS晶体管143是源极端子与GND电源连接、栅极端子与漏极端子相连接的二极管连接的NMOS晶体管，在漏极端子上连接节点s0。NMOS晶体管142是构成读取电路106的第2电流源的一例，是源极端子与GND端子连接、栅极端子与NMOS晶体管143的栅极端子连接、漏极端子与SEN节点连接的NMOS晶体管。NMOS晶体管143与NMOS晶体管142成为电流镜连接结构，因此与流过NMOS晶体管143的电流Iso0相同电流量的电流也流过NMOS晶体管142。

因此，SEN节点的电压状态由PMOS晶体管141的镜（mirror）电流Iload0与NMOS晶体管142的镜电流Iso0的大小关系（实际为由PMOS晶体管140的电流决定的PMOS晶体管141的电流能力与由NMOS晶体管143的电流决定的NMOS晶体管142的电流能力的大小关系）决定。即，电流Iload0大于规定电流Iso0的情况下（Iload0＞Iso0），SEN节点电压VSEN成为接近VSA的电压，电流Iload0小于规定电流Iso0的情况下（Iload0＜Iso0），SEN节点电压VSEN成为接近GND电压的电压。

148是对VREF端子（第2输入端子）的电压与SEN节点的电压（第1输入端子的电压）进行大小比较、将比较结果作为逻辑信号DOUT输出的差动检测电路，该差动检测电路148，在VSEN＞VREF时输出DOUT＝Low，在VSEN＜VREF时输出DOUT＝High。

读取电路106是从通过上述解码器电路选出的存储单元中读取数据的电路，由PMOS晶体管140、141、144、NMOS晶体管142、143、开关元件145、146和差动检测电路148构成。

并且，为了使选择位线的电压与PMOS晶体管140的源极电压VSA为相同电平，与PMOS晶体管140进行电流镜连接的PMOS晶体管141可以为耗尽型。

接着，对于图25的读取系统电路在控制电路109下的读取动作，使用图26的读取序列图进行说明。图26的读取序列将预充电（第1步骤）及读出（第2步骤）作为1个循环而示出2个循环量。

在图26的读取序列中，从时间t0到t1为预充电时间（第1步骤），从t1到t2为读出时间（第2步骤），将从t0到t2作为读取的1个循环。非选择字线用电流源199总是生成电流Inswl。

在该读取中，选择存储单元阵列模块0，因此模块选择信号BLK0为High状态，BLK1～15为Low状态。

在预充电时间（第1步骤）中，在控制电路109的控制下，NPRE＝Low、NACT＝High，从而开关元件145与136为导通状态，开关元件146为断开状态，属于所选出的存储单元阵列模块250的选择位线、选择字线、非选择字线全部被设定为预充电电压（第3电压）VPR。并且，属于非选择的存储单元阵列模块250的全部位线及全部字线成为高阻抗（Hi－z）状态。

在时间t1成为读出状态（第2步骤），则在控制电路109的控制下，成为NPRE＝High、NACT＝Low，非选择字线组停止预充电电压VPR的供给，成为仅恒定电流（第1定电流）Inswl的供给。因此非选择字线从VPR电平向由电流Inswl决定的电压电平微动。这里，VPR电压电平优选地在读出时对于非选择字线组设定为尽可能接近由来自非选择字线用电流源199的恒定电流Inswl的供给所决定的选择字线组的稳定时电压。这样，在第1步骤（预充电时）中向非选择字线供给的第3电压VPR设定为，与在第2步骤（读出时）中供给的来自非选择字线用电流源199的恒定电流Inswl的供给所决定的非选择字线的电压大致相等。第3电压VPR与由来自非选择字线用电流源199的恒定电流Inswl的供给所决定的非选择字线的电压的差优选为第3电压VPR的10％以内。由此，能够抑制从第1步骤（预充电）向第2步骤（读出）切换时的非选择字线的电压电平的变动，实现更稳定的数据读取。

另一方面，选择全局位线（在图26中为GBL001）从预充电电压VPR向读出电压（第1电压）VSA变化，选择位线（在图26中为BL_e1）接受全局位线的状态变化而从预充电电压（第3电压）VPR向读出电压（第1电压）VSA变化，选择字线（在图26中为WL00001）从预充电电压VPR（第3电压）向GND电压（第2电压）0V变化。

选择存储单元30成为读出状态（第2步骤）时，在控制电路109的控制下，如上所述地，选择位线电压成为VSA电平（第1电压）、选择字线电压成为GND电压（第2电压），因此流出单元电流。此时的选择存储单元30的电流量由电阻变化元件10的电阻状态决定其大小，电阻变化元件10的电阻状态为高电阻的情况下，与低电阻的情况相比存储单元电流变小。即，在选择存储单元30的电阻变化元件10的电阻值高（低）的情况下，选择存储单元30的电流量变少（多）。

成为读出状态（第2步骤）时，如上所述地在选择存储单元30中流过电流，该电流经由选择全局位线、YD节点向PMOS晶体管140传输。选择存储单元30的电阻变化元件10的电阻状态引起的电流量的差异大致原样地表现为PMOS晶体管140的电流量的差异。即，在选择存储单元30的电阻变化元件10为高电阻状态的情况下，单元电流减少从而PMOS晶体管140的电流量也减少，反之在选择存储单元30的电阻变化元件10为低电阻状态的情况下，单元电流增多从而PMOS晶体管140的电流量也增多。因此，通过对PMOS晶体管140的电流量进行检测判断，能够对选择存储单元的电阻变化元件10把握作为电阻状态的大小而存储的逻辑数据值。

在与PMOS晶体管140进行电流镜连接的PMOS晶体管141中流过与PMOS晶体管140同样的电流。并且，通过流过PMOS晶体管141的电流量（流过PMOS晶体管140的电流量）、与以一定电流能力进行控制的NMOS晶体管142的电流量的平衡（駆け引き）决定SEN节点电压。在PMOS晶体管140的电流量少的情况下，SEN节点的电压降低到GND电压附近，在PMOS晶体管140的电流量多的情况下，SEN节点的电压上升到VSA附近。因此，选择存储单元30的电阻变化元件10为高电阻状态（HR）的情况下，SEN节点的电压降低到GND电压附近，选择存储单元30的电阻变化元件10为低电阻状态（HR）的情况下，SEN节点的电压上升到VSA附近。

通过将差动检测电路148的一个输入端子VREF的电压设定并施加为VSA电压的一半这样的规定电压，从而差动检测电路148能够将SEN节点电压的大小状态作为High/Low的逻辑电平向DOUT端子输出。因此，选择存储单元30的电阻变化元件10的电阻状态被变换为DOUT端子的High/Low逻辑电平，从而能够判断电阻变化元件10的存储数据。

这样，在从t1到t2的读出时的期间，对选择存储单元30的存储数据进行检测判断而从DOUT端子输出。

若到达时间t2则再次成为预充电状态（第1步骤），因此在控制电路109的控制下，变化为NPRE＝Low、NACT＝High，开关元件145与136成为导通状态，开关元件146成为断开状态，选择位线、选择字线、非选择字线全部再度被设定为预充电电压VPR。

将t0→t1的预充电与t1→t2的读出作为1个循环，按各循环单位依次变更选择存储单元并进行重复，从而能够读取存储单元阵列内的各存储单元的存储数据。

这样，控制电路109控制第1～第3开关电路，以使得在第1步骤（预充电时）中，经由第1开关电路（开关元件145及146）向选择位线供给第3电压VPR，经由第2开关电路（缓冲电路134）向选择字线供给第3电压VPR，经由第3开关电路（PMOS晶体管135及136）向非选择字线供给第3电压VPR。另一方面，控制电路109控制第1～第3开关电路，以使得在第2步骤（读出时）中，经由第1开关电路（开关元件145及146）向选择位线连接读取电路106，经由第2开关电路（缓冲电路134）向选择字线连接第2电压（GND电压），经由第3开关电路（PMOS晶体管135及136）向非选择字线连接非选择字线用电流源199。

如上述那样，根据本实施方式，能够对选择存储单元所属的存储单元阵列模块的非选择字线组施加规定电流的结构的交叉点型电阻变化非易失性存储装置400，能够在读取时扩大写入数据的读取余量，实现能够稳定的读取的非易失性存储装置。

（实施方式2）

图27表示将用于交叉点存储单元阵列的存储单元51层叠为4层结构的情况下的本发明实施方式2的存储单元剖面结构图（各层的存储单元51的结构与图2或图3相同，为了简化说明而采用图2的结构）。

在图27中，存储单元51具有将电阻变化元件10与电流控制元件29串联连接的结构而构成1比特，由将该存储单元51在上下层上层叠的4层构成。在该4层结构中，将第1层存储单元的下部端子与位线71a连接，将第1层存储单元的上部端子与字线70a连接，将第2层存储单元的下部端子与字线70a连接，将第2层存储单元的上部端子与位线71b连接，将第3层存储单元的下部端子与位线71b连接，将第3层存储单元的上部端子与字线70b连接，将第4层存储单元的下部端子与字线70b连接，将第4层存储单元的上部端子与位线71c连接。

即，在第1层存储单元与第2层存储单元的中间配置字线70a，上述字线70a成为与第1层存储单元的上部端子和第2层存储单元下部端子一起连接的共有化结构。同样地，在第2层存储单元与第3层存储单元之间配置位线71b，上述位线71b成为与第2层存储单元的上部端子和第3层存储单元下部端子一起连接的共有化结构。同样地，在第3层存储单元与第4层存储单元之间配置字线70b，上述字线70b成为与第3层存储单元的上部端子和第4层存储单元下部端子一起连接的共有化结构。

另外，在图27中，电流控制元件29与电阻变化元件10的位置关系也可以上下颠倒。

图28是本实施方式2的交叉点型电阻变化非易失性存储装置的一部分（一个垂直阵列面），是表示从字线方向看到的以与图27相同的方式将存储单元8层层叠的多层交叉点存储单元阵列的存储单元阵列的剖面结构、和在其下层部配置的电路结构的结构概要图。

由铝等布线材料构成的以在该纸面上向水平方向（X方向）延伸的方式配置的第1层位线53a、与由铝等布线材料构成的以在该纸面上向垂直方向（Y方向：未图示）延伸的方式配置的第1层字线52a的交点处，配置存储单元51。这些存储单元51在第1层位线53a上沿着X方向排列n比特，形成第1层存储单元51a。

并且，在第1层存储单元51a的上层（Z方向），使第1层字线52a在下，在与由铝等布线材料构成的在该纸面的X方向上延伸配置的第2层位线53b的交点处，配置存储单元51。这些存储单元51也是在第2层位线53b上沿着X方向排列n比特，形成第2层存储单元51b。并且，所谓Z方向，是层重叠的方向。

以下，同样地，以将字线或位线共用的形式，在第2层位线53b与第2层字线52b的交点处形成第3层存储单元51c，在第2层字线52b与第3层位线53c的交点处形成第4层存储单元51d，在第3层位线53c与第3层字线52c的交点处形成第5层存储单元51e，在第3层字线52c与第4层位线53d的交点处形成第6层存储单元51f，在第4层位线53d与第4层字线52d的交点处形成第7层存储单元51g，在第4层字线52d与第5层位线53e的交点处形成第8层存储单元51h。这样，在本实施方式中，形成将存储单元51进行8层堆积的3维存储单元阵列。

这样，在（1）在X方向上延伸的形成于多个层的多个位线53a～53e、与（2）在Y方向上延伸的在第1层位线53a与第2层位线53b之间的层形成的第1层字线52a、在第2层位线53b与第3层位线53c之间的层形成的第2层字线52b、在第3层位线53c与第4层位线53d之间的层形成的第3层字线52c、以及在第4层位线53d与第5层位线53e之间的层形成的第4层字线52d之间的各个交点位置，由该位线与该字线夹持而形成各存储单元51。这里，将从该位线来看在上方的字线与该位线之间的交点位置形成的存储单元称为奇数层（第1、3、5、7层）的存储单元，将从该位线来看在下方的字线与该位线之间的交点位置形成的存储单元称为偶数层（第2、4、6、8层）的存储单元。

并且，第1、3、5层位线53a、53c、53e通过作为第2柱体的一例的奇数层位线柱体55而被共通连接，第2、4层位线53b、53d通过作为第1柱体的一例的偶数层位线柱体54而被共通连接。这样，在Z方向上相邻的层的存储单元组是将位线或字线中的某个共有的结构，因此能够以最少的布线层数构成多层交叉点存储单元阵列，实现低成本化。

在本实施方式中，特征在于，在从第1层存储单元51a到第2层存储单元51b的任一个层中，在存储单元51内，电阻变化元件10都能够相对于Z方向以相同结构及制造条件形成（例如，在任一个层中，都能够在更下层侧形成第2电极21，在其上形成第1电阻变化层13，在其上形成第2电阻变化层12，在其上形成第3电极11），从而无论存储单元位于奇数层或偶数层，都能够制造相同结构的存储单元。即，构成偶数层的存储单元的电阻变化元件10、与构成奇数层的存储单元的电阻变化元件10相对于Z方向以相同朝向配置。

偶数层位线柱体（偶数层BL柱体）54与由NMOS晶体管构成的作为第1位线选择开关元件的一例的偶数层位线选择开关元件57的漏极或源极中的一个连接，另一方面，奇数层位线柱体（奇数层BL柱体）55与由NMOS晶体管构成的作为第2位线选择开关元件的一例的奇数层位线选择开关元件58的漏极或源极中的一个连接。偶数层位线选择开关元件57的漏极或源极中的另一个以及奇数层位线选择开关元件58的漏极或源极中的另一个被共通连接于共通接点（GBLI）。并且，偶数层位线选择开关元件57的栅极与偶数层位线选择信号线连接，奇数层位线选择开关元件58的栅极与奇数层位线选择信号线连接。

此外，共通接点GBLI与由NMOS晶体管构成的N型电流限制元件90的漏极或源极中的一个连接，并且与由PMOS晶体管构成的P型电流限制元件91的漏极或源极中的一个连接。N型电流限制元件90的漏极或源极中的另一个与全局位线（GBL）连接，P型电流限制元件91的漏极或源极中的另一个也同样地与全局位线（GBL）连接。即，N型电流限制元件90与P型电流限制元件91并联连接，构成对在偶数层位线选择开关元件57及奇数层位线选择开关元件58与全局位线（GBL）之间流过的双向的电流分别进行限制的双向电流限制电路920。

在N型电流限制元件90的栅极，连接与节点CMN连接的信号线，在P型电流限制元件91的栅极，连接与节点CMP连接的信号线。本发明是与读取有关的技术，在读取模式中，N型电流限制元件90与P型电流限制元件91总为导通状态，因此从节点CMP及节点CMN向各栅极施加的信号的电压分别是，CMP为0V、CMN为VSA。顺便说一下，N型电流限制元件90与P型电流限制元件91在写入动作时作为电流限制元件发挥功能。

另外，将图28所示的在位线53排列的方向上进行了切片的结构的组称为垂直阵列面。即，将按照在层重叠的方向即Z方向上排列的每个位线组而构成的、共通地具有垂直贯通的字线、在Y方向上排列配置的多个XZ面的每一个称为垂直阵列面。

在图29中示出将上述垂直阵列面以面相对的方式排列4个的情况下的结构图。

在图29中，将位线延伸的方向作为X方向，将字线延伸的方向作为Y方向，将位线、字线的层进行重叠的方向作为Z方向。

在图29中，位线（BL）53在X方向上延伸而形成于多个层（图29中为5层）。字线（WL）52在Y方向上延伸而形成于位线间的各层（图29中为4层）。并且，在存储单元阵列100中，在位线53与字线52之间的交点位置，由该位线53与该字线52夹持而形成各存储单元（MC）51。并且，为了图的简化，对于存储单元51的一部分及字线的一部分省略图示。

并且，按照在Z方向上对齐的各层的位线BL组的每个，通过在与字线WL之间形成的存储单元51，分别构成垂直阵列面0～3。在各垂直阵列面0～3中，字线WL是共通的。在图29的例中，在各垂直阵列面0～3中，存储单元51在X方向上配置32个（图11中n＝32）在Z方向上配置8个。并且，存储单元阵列100由在Y方向上排列的4个垂直阵列面0～3构成。

但是，垂直阵列面的存储单元的个数、在Y方向上排列的垂直阵列面的个数不限于此。

并且，在各垂直阵列面0～3中，偶数层的位线BL通过图28的偶数层位线柱体54而被共通地连接（BL_e0～BL_e3），奇数层的位线BL通过图28的奇数层位线柱体55而被共通地连接（BL_o0～BL_o3）。

并且，与各垂直阵列面0～3对应设置的全局位线GBL000～GBL003在Y方向上延伸形成。并且，按照各垂直阵列面0～3的每个，分别设置有奇数层位线选择开关元件61～64及偶数层位线选择开关元件65～68。在图29中，奇数层位线选择开关元件61～64及偶数层位线选择开关元件65～68由NMOS晶体管构成。此外，由NMOS晶体管构成的N型电流限制元件90、92、94、96和由PMOS晶体管构成的P型电流限制元件91、93、95、97相关的奇数层位线选择开关元件61～64及偶数层位线选择开关元件65～68的每一个与相关的各全局位线GBL000～GBL003，通过奇数层位线选择开关元件61～64及偶数层位线选择开关元件65～68的另一个漏极或源极的扩散层端子进行连接。N型电流限制元件90、92、94、96的栅极端子与控制电压用节点CMN共通连接，P型电流限制元件91、93、95、97的栅极端子与控制电压用节点CMP共通连接。并且，节点CMN与节点CMP的电压可以根据要限制的电流量而任意地设定。

奇数层位线选择开关元件61～64分别经由相关的N型电流限制元件90、92、94、96以及P型电流限制元件91、93、95、97，按照奇数层位线选择信号BLs_o0，对该垂直阵列面涉及的全局位线GBL000～GBL003与在该垂直阵列面中分别被共通地连接的奇数层的位线BL_o0～BL_o3之间的电连接或非电连接进行切换控制。另一方面，偶数层位线选择开关元件65～68，分别经由相关的N型电流限制元件90、92、94、96以及P型电流限制元件91、93、95、97，按照偶数层位线选择信号BLs_e0，对该垂直阵列面涉及的全局位线GBL000～GBL003与在该垂直阵列面中分别被共通地连接的偶数层的位线BL_e0～BL_e3之间的电连接或非电连接进行切换控制。

在该结构中，在任意的存储单元层中，都能够以使电阻变化元件10的Z方向的结构为相同结构而形成的存储单元51形成各垂直阵列面0～3。并且，在图28中，将偶数层的位线53b、53d及奇数层的位线53a、53c、53e分别通过独立的柱体（偶数层位线柱体54以及奇数层位线柱体55）共通地连接，并且将这些柱体与全局位线GBL经由偶数层位线选择开关元件57或奇数层位线选择开关元件58和双向电流限制电路920进行连接，从而实现分层位线方式的多层交叉点结构。

接着，对将存储单元层叠了8层的多层交叉点存储单元阵列的读取时的与字线选择及对字线的电压电流施加相关联的、从非选择字线用电流源199～字线预解码器电路111～字线解码器电路103～到字线为止的电路结构及其动作，使用图30进行详细说明。

在图30中，PMOS晶体管135在源极端子上连接读取电源VSA，在栅极端子上在控制电路109的控制下连接规定的固定电压Vic，漏极端子与输出端子连接，是以PMOS晶体管135为主构成要素的、生成由VSA电压与规定的固定电压Vic所决定的恒定电流Inswl的非选择字线用电流源199的结构例。非选择字线用电流源199的输出端子与节点NWS连接。PMOS晶体管136在源极端子上连接读取时的预充电电源VPR，在栅极端子上连接预充电信号NPRE，在漏极端子上连接节点NWS，具有在读取动作的预充电时将节点NWS设定为VPR的功能。

缓冲电路134是按照输入信号来选择并输出高电压侧电压或低电压侧电压的电路。该缓冲电路134，将用于供给高电压侧电压的端子与节点NWS连接，将用于供给低电压侧电压的端子向GND端子（0V）连接，各输入端子与全局字线选择信号GWLSgi（g为0～l－1的整数，i为00～n－1的整数，根据将字线在l层(这里l＝4)进行了层叠的存储单元阵列，g由表示Z方向的层编号的编号表现，i由表示X方向的配置编号的2位数编号表现）分别连接，各输出端子与全局字线GWLgi（g为0～l－1的整数、i为00～n－1的整数）分别连接。由l×n个缓冲电路134构成的字线预解码器电路111，根据全局字线选择信号GWLSgi，将规定的1个全局字线GWLln作为选择全局字线进行选择控制。即，对表示全局字线选择信号GWLSgi内的任意1个选择的Low电平，将其它设定为High电平。将所选出的1个全局字线GWLgi设定为GND电压，将其它全部的非选择全局字线与非选择字线用电流源199连接。

字线选择开关电路132是将PMOS晶体管130与NMOS晶体管131彼此的漏极端子和源极端子并联连接、并通过各自的栅极端子对漏极－源极间的导通/非导通进行控制的CMOS型的字线选择开关电路。反相器133将模块选择信号BLKj（j为0～15的整数）作为输入而输出其反转信号。上述PMOS晶体管130的栅极端子与反相器133的输出端子连接，上述NMOS晶体管131的栅极端子与对应的模块选择信号BLKj连接。对各字线分别设置字线选择开关电路132，以存储单元阵列模块单位构成进行字线与全局字线之间的电连接控制的字线解码器电路103。

字线选择开关电路132存在于存储单元阵列模块250内的各字线（在图30中1个存储单元阵列模块内的字线数为n个×l层＝32个×4层＝128个，因此字线选择开关电路132也存在128个）。与1个存储单元阵列模块250对应的4×32个字线选择开关电路132，根据与存储单元阵列模块250对应的模块选择信号BLKj，在选择时4×32个字线选择开关电路132全部为导通状态，在非选择时全部成为截止状态。与16个各存储单元阵列模块对应地存在上述4×32个字线选择开关电路132，128个字线选择开关电路132构成字线解码器电路103。

根据该结构，在选择任意的字线的情况下，首先，输出对选择字线所属的一个存储单元阵列模块250进行指定的模块选择信号BLKj（High状态），通过字线解码器电路103，接受模块选择信号BLKj而与1个选择模块对应的4×32个字线选择开关全部成为导通状态。另一方面，与选择模块以外的其它非选择模块对应的4×32个字线选择开关全部成为截止状态。进而，字线预解码器电路111内的与选择字线对应的1个选择全局字线GWLn0（n0为与选择全局字线对应的整数）接受全局字线选择信号GWLSln0的输出信号（Low状态）而被设定为GND状态，其它的4×31个非选择全局字线GWLln与节点NWS连接。节点NWS，在读取的预充电时（第1步骤）接受NPRE信号的Low状态而被设定为VPR电压，在读取的读出时（第2步骤）接受NPRE信号的High状态而将PMOS晶体管136设定为截止状态，因此设定为仅施加非选择字线用电流源199的输出电流Inswl。

另外，关于全部的字线，非选择的存储单元阵列模块250，由于字线解码器电路103内的相关的字线选择开关电路132全部成为截止状态，因此上述非选择字线成为高阻抗（Hi－z）状态。

在如本存储单元阵列那样以多层的字线构成的多层结构的交叉点型存储单元阵列中，也能够通过构成与多个字线结构对应的字线预解码器电路、字线解码器电路，从而以与单层的字线结构同样的方法进行动作。即，通过应用以实施方式1的单层的字线结构说明的读取序列，能够进行以多层的字线构成的多层结构的交叉点型存储单元阵列的读取。

如以上这样，根据本实施方式，在超过2层的多层结构的交叉点型存储单元阵列中，能够构成能够对选择存储单元所属的存储单元阵列模块的非选择字线组施加规定电流的交叉点型电阻变化非易失性存储装置，能够在读取时将写入数据的读取余量扩大，实现能够稳定读取的非易失性存储装置。

以上，对于本发明的交叉点型电阻变化非易失性存储装置，基于实施方式1及2进行了说明，但是本发明不限于这些实施方式。在不脱离本发明主旨的范围内，对各实施方式实施本领域技术人员能够想到的各种变形而得到的方式、以及将各实施方式的构成要素任意组合来实现的方式也包含于本发明。

例如，本发明不仅能够作为交叉点型电阻变化非易失性存储装置实现，而且能够作为交叉点型电阻变化非易失性存储装置的读取方法实现。

具体而言，本发明的一方式，是在控制电路109的控制下从交叉点型电阻变化非易失性存储装置400中读取数据的方法，是具备交叉点型的存储单元阵列200的交叉点型电阻变化非易失性存储装置400的读取方法，该交叉点型的存储单元阵列200，将具有通过施加极性不同的电压而向低电阻状态及高电阻状态的至少2个状态可逆地转变的电阻变化元件10、和与上述电阻变化元件10串联连接的具有非线性电流电压特性的双向电流控制元件29的存储单元配置多个，上述各存储单元形成于在X方向上延伸的多个位线与在Y方向上延伸的多个字线之间的交点位置。

该读取方法，包含以下步骤：解码步骤，字线解码器电路103等从上述多个位线中选择至少一个位线、从上述多个字线中选择至少一个字线，从而从上述存储单元阵列200中选择至少一个存储单元；读取步骤，读取电路106从所选出的存储单元中读取数据；以及电流供给步骤，在读取来自所选出的存储单元的数据时，控制电路109进行控制，向在上述解码步骤中选出的位线即选择位线施加用于上述读取的第1电压，向在上述解码步骤中选出的字线即选择字线施加第2电压，向在上述解码步骤中未被选择的字线即非选择字线供给第1定电流。

由此，对于非选择字线，不是施加定电压而是施加定电流，采用所谓的非选择字线电流施加方式。根据本方式，对于使用相对于电压而言电流特性敏感的本存储单元的交叉点型电阻变化非易失性存储装置400，能够将考虑了施加的电信号的偏差后的实际的读取余量扩大，实现稳定的读取特性。

并且，在这种非选择字线电流施加方式中，向非选择字线施加的电流的偏差与以往的定电压施加方式相比变小，因此对于经由非选择单元流入选择字线的电流的变化引起的电磁噪声（EMI）的产生这样的问题，也能够稳定的动作。

这里，在上述电流供给步骤中，可以利用至少在上述数据的读取时供给规定的电压的相同电源生成上述第1电压与上述第1定电流。由此，本发明的非选择字线电流施加方式能够简易地实现。

并且，该读取方法还可以包含以下步骤：第1开关步骤，通过上述第1开关电路，将上述第1电压与数据读取之前的预充电用的第3电压中的某个与在上述解码步骤中选出的位线选择性地连接；第2开关步骤，通过上述第2开关电路，将上述第2电压与上述第3电压中的某个与在上述解码步骤中选出的字线选择性地连接；以及第3开关步骤，通过上述第3开关电路，将上述第1定电流与上述第3电压中的某个与在上述解码步骤中未被选择的字线选择性地连接。

更具体而言，优选为，在上述电流供给步骤中，在第1步骤中，控制上述第1至第3开关步骤的动作，以使得通过上述第1开关步骤向上述选择位线供给上述第3电压，通过上述第2开关步骤向上述选择字线供给上述第3电压，通过上述第3开关步骤向上述非选择字线供给第3电压，在第2步骤中，控制上述第1至第3开关步骤的动作，以使得通过上述第1开关步骤向上述选择位线供给上述第1电压，通过上述第2开关步骤向上述选择字线供给上述第2电压，通过上述第3开关步骤向上述非选择字线供给上述第1定电流。由此，能够实现在数据读取之前的预充电，实现更加可靠的数据读取。

另外，优选为，在上述第1步骤中向上述非选择字线供给的上述第3电压、与在上述第2步骤中供给的来自上述第1电流源的电流所决定的上述非选择字线的电压大致相等。由此，能够抑制从第1步骤向第2步骤切换时的非选择字线的电压电平的变动，实现更加稳定的数据读取。

并且，上述解码步骤可以包含：字线解码步骤，通过字线解码器电路103，在上述多个存储单元阵列200中，选择规定的字线；以及字线预解码步骤，通过字线预解码器电路111，对通过上述字线解码步骤选出的字线控制电压或电流的供给。由此，经由第3开关电路及字线预解码器电路向非选择字线施加来自第1电流源的定电流，能够简易地实现非选择字线电流施加方式。

这里，优选为，在上述读取步骤中，使用上述第1PMOS晶体管、上述第2PMOS晶体管、流过第2定电流的上述第2电流源、差动检测电路148来读取上述数据。由此，能够实现通过电流施加来检测存储单元内的电阻变化元件的电阻状态的数据读取方式。

并且，将从上述位线来看在上方的上述字线与该位线之间的交点位置形成的上述存储单元作为奇数层的存储单元，将从上述位线来看在下方的上述字线与该位线之间的交点位置形成的上述存储单元作为偶数层的存储单元，将按照在层重叠的方向即Z方向上排列的上述多个位线组的每个而构成的、在上述Y方向上排列配置的多个XZ面的每一个作为垂直阵列面0～3，则上述各垂直阵列面0～3，共通地具有垂直地贯通上述各垂直阵列面0～3的上述多个字线，在上述各垂直阵列面0～3中，全部的偶数层的上述位线与在Z方向上相连的第1柱体共通地连接，并且，全部的奇数层的上述位线与在Z方向上相连的第2柱体共通地连接，上述交叉点型电阻变化非易失性存储装置400还具备：按照上述多个垂直阵列面0～3的每一个设置的全局位线GBL；按照上述垂直阵列面0～3的每一个设置、一端与上述第1柱体连接的多个第1位线选择开关元件；按照上述垂直阵列面0～3的每一个设置、一端与上述第2柱体连接的多个第2位线选择开关元件；按照上述垂直阵列面0～3的每一个设置、在与该垂直阵列面对应的上述第1位线选择开关元件的另一端及与该垂直阵列面对应的上述第2位线选择开关元件的另一端和与该垂直阵列面对应的上述全局位线GBL之间设置的、对在上述第1位线选择开关元件及上述第2位线选择开关元件和上述全局位线GBL之间流过的双向的电流分别进行限制的双向电流限制电路920；以及控制上述双向电流限制电路的电流限制控制电路104；上述解码步骤包含：全局位线解码/驱动步骤，通过全局位线解码器/驱动器电路102，对上述多个全局位线GBL，供给用于对上述存储单元进行选择、写入以及读取的信号；以及字线解码步骤，通过字线解码器电路103，对上述多个字线，供给用于对上述存储单元进行选择、写入及读取的信号；在上述读取步骤中，从通过上述全局位线解码/驱动步骤和上述字线解码步骤选出的存储单元中读取数据。

由此，对于适合大存储容量的多层结构的交叉点型存储单元阵列，也能够适用本发明的非选择字线电流施加方式。

工业实用性

本发明作为交叉点型电阻变化非易失性存储装置，特别是通过在读取动作时对于选择存储单元所属的存储单元阵列模块的非选择字线组施加规定电流的简便的结构，扩大写入数据的读取余量，能够实现能够稳定读取的非易失性存储装置，因此，作为低成本且具有稳定的存储单元读取特性的非易失性存储装置、例如作为以便携终端为代表的各种电子设备的存储装置具有实用性。

符号说明

1、100、200  存储单元阵列

10  电阻变化元件

11  上部电极（第3电极）

12  第2电阻变化层（第2过渡金属氧化物层、第2钽氧化物层、第2铪氧化物层、第2锆氧化物层）

13  第1电阻变化层（第1过渡金属氧化物层、第1钽氧化物层、第1铪氧化物层、第1锆氧化物层）

14  下部电极

21  上部电极（第2电极）

22  电流控制层

23  下部电极（第1电极）

24  字线

25  位线

26～28  柱体

29  电流控制元件

30、260～267  选择存储单元

51  存储单元

52、52a～52d  字线

53、53a～53e  位线

54  偶数层位线柱体

55  奇数层位线柱体

57、65～68  偶数层位线选择开关元件

58、61～64  奇数层位线选择开关元件

70、70a、70b  上部布线（字线）

71、71a、71b、71c  下部布线（位线）

73、101  子位线选择电路

74、103  字线解码器电路

90、92、94、96  N型电流限制元件

91、93、95、97  P型电流限制元件

98、102  全局位线解码器/驱动器电路

99、104  电流限制控制电路

105  写入电路

106  读取电路

107  数据输入输出电路

108  脉冲生成电路

109  控制电路

110  地址输入电路

111  字线预解码器电路

130、135、136、140、141、144  PMOS晶体管

131、142、143  NMOS晶体管

132  字线选择开关电路（CMOS开关电路）

133  反相器（反转逻辑电路）

134  缓冲电路

145、146  开关元件

148  差动检测电路

158  奇偶数层选择开关元件

190  第1非选择存储单元组

191  第2非选择存储单元组

192  第3非选择存储单元组

193  第1非选择存储单元

194  第2非选择存储单元

195  第3非选择存储单元

196  电流检测电路

197  读出用电源

198  非选择字线用电源

199  非选择字线用电流源

250  存储单元阵列模块

300  主要部分

400  交叉点型电阻变化非易失性存储装置

920  双向电流限制电路

Claims (16)

1.一种交叉点型电阻变化非易失性存储装置，具备：

交叉点型的存储单元阵列，配置有多个具有电阻变化元件和双向的电流控制元件的存储单元，上述各存储单元形成于在X方向上延伸的多个位线与在Y方向上延伸的多个字线之间的交点位置，上述电阻变化元件通过施加极性不同的电压而可逆地向低电阻状态及高电阻状态的至少2个状态转变，上述双向的电流控制元件与上述电阻变化元件串联连接，具有非线性的电流电压特性；

解码器电路，从上述多个位线中选择至少一个位线，从上述多个字线中选择至少一个字线，从而从上述存储单元阵列中选择至少一个存储单元；

读取电路，从所选出的存储单元中读取数据；

第1电流源，供给第1定电流；以及

控制电路，对从所选出的存储单元的数据的读取进行控制；

上述控制电路对上述解码器电路、上述读取电路及上述第1电流源进行控制，以使得在上述读取电路进行数据的读取时，向由上述解码器电路选出的位线即选择位线施加第1电压，向由上述解码器电路选出的字线即选择字线施加第2电压，向未被上述解码器电路选出的字线即非选择字线供给上述第1定电流，上述第1电压是从上述读取电路输出的用于读取的电压。

2.如权利要求1所述的交叉点型电阻变化非易失性存储装置，

上述读取电路与上述第1电流源连接于至少在上述数据的读取时供给规定电压的相同电源。

3.如权利要求1或2所述的交叉点型电阻变化非易失性存储装置，

上述交叉点型电阻变化非易失性存储装置还具备：

第1开关电路，将上述第1电压和数据的读取之前的预充电用的第3电压中的某个选择性地与由上述解码器电路选出的位线连接；

第2开关电路，将上述第2电压和上述第3电压中的某个选择性地与由上述解码器电路选出的字线连接；以及

第3开关电路，将上述第1定电流和上述第3电压中的某个选择性地与未被上述解码器电路选出的字线连接。

4.如权利要求3所述的交叉点型电阻变化非易失性存储装置，

上述控制电路在第1步骤中对上述第1至第3开关电路进行控制，以使得经由上述第1开关电路向上述选择位线供给上述第3电压，经由上述第2开关电路向上述选择字线供给上述第3电压，经由上述第3开关电路向上述非选择字线供给第3电压；

上述控制电路在第2步骤中对上述第1至第3开关电路进行控制，以使得经由上述第1开关电路向上述选择位线供给上述第1电压，经由上述第2开关电路向上述选择字线供给上述第2电压，经由上述第3开关电路向上述非选择字线供给上述第1定电流。

5.如权利要求4所述的交叉点型电阻变化非易失性存储装置，

在上述第1步骤中向上述非选择字线供给的上述第3电压，与在上述第2步骤中供给的来自上述第1电流源的电流所决定的上述非选择字线的电压大致相等。

6.如权利要求1～5中的任一项所述的交叉点型电阻变化非易失性存储装置，

上述交叉点型电阻变化非易失性存储装置具备多个上述存储单元阵列；

上述解码器电路具有：

字线解码器电路，在上述多个存储单元阵列中选择规定字线；以及

字线预解码器电路，对通过上述字线解码器电路选出的字线控制电压或电流的供给；

上述第1电流源，向上述字线预解码器电路供给上述第1定电流；

上述字线预解码器电路，经由上述第3开关电路，与上述第1定电流或者上述第3电压连接。

7.权利要求1～6中的任一项所述的交叉点型电阻变化非易失性存储装置，

上述读取电路具备第1PMOS晶体管、第2PMOS晶体管、流通第2定电流的第2电流源、以及差动检测电路；

上述差动检测电路具有第1输入端子和第2输入端子，对上述第1输入端子的电压和与上述第2输入端子连接的基准电压进行比较并将其大小作为逻辑信号输出；

上述第1PMOS晶体管具有源极端子、栅极端子和漏极端子，上述源极端子与上述第1电压连接，上述栅极端子与上述漏极端子连接，上述漏极端子经由上述第1开关电路与上述选择位线连接；

上述第2PMOS晶体管具有源极端子、栅极端子和漏极端子，上述源极端子与上述第1电压连接，上述栅极端子与上述第1PMOS晶体管的上述栅极端子连接，上述漏极端子与上述第2电流源的一个端子连接；

上述第2电流源的另一个端子与GND电压连接；

上述差动检测电路的第1输入端子与上述第2PMOS晶体管的漏极端子连接。

8.如权利要求1～7中的任一项所述的交叉点型电阻变化非易失性存储装置，

将从上述位线来看在上方的上述字线与该位线之间的交点位置形成的上述存储单元作为奇数层的存储单元；

将从上述位线来看在下方的上述字线与该位线之间的交点位置形成的上述存储单元作为偶数层的存储单元；

将按照在层重叠的方向即Z方向上排列的上述多个位线组的每个而构成的、在上述Y方向上排列配置的多个XZ面的每个作为垂直阵列面的情况下；

上述各垂直阵列面共通地具有垂直地贯通上述各垂直阵列面的上述多个字线；

在上述各垂直阵列面中，全部的偶数层的上述位线与在Z方向上相连的第1柱体共通地连接，并且，全部的奇数层的上述位线与在Z方向上相连的第2柱体共通地连接；

上述交叉点型电阻变化非易失性存储装置还具备：

全局位线，按照上述多个垂直阵列面的每个而设置；

多个第1位线选择开关元件，按照上述垂直阵列面的每个而设置，一端与上述第1柱体连接；

多个第2位线选择开关元件，按照上述垂直阵列面的每个而设置，一端与上述第2柱体连接；

双向电流限制电路，按照上述垂直阵列面的每个而设置，设置在与该垂直阵列面对应的上述第1位线选择开关元件的另一端及与该垂直阵列面对应的上述第2位线选择开关元件的另一端和与该垂直阵列面对应的上述全局位线之间，对在上述第1位线选择开关元件及上述第2位线选择开关元件和上述全局位线之间流过的双向的电流分别进行限制；以及

电流限制控制电路，控制上述双向电流限制电路；

上述解码器电路具有：

全局位线解码器/驱动器电路，对上述多个全局位线，供给用于对上述存储单元进行选择、写入以及读取的信号；以及

对上述多个字线供给用于对上述存储单元进行选择、写入以及读取的信号的字线解码器电路及字线预解码器电路；

上述读取电路，从通过上述全局位线解码器/驱动器和上述字线解码器以及上述字线预解码器选出的存储单元中读取数据。

9.一种交叉点型电阻变化非易失性存储装置的读取方法，

该交叉点型电阻变化非易失性存储装置具备交叉点型的存储单元阵列，该交叉点型的存储单元阵列配置有多个具有电阻变化元件和双向的电流控制元件的存储单元，上述各存储单元形成于在X方向上延伸的多个位线与在Y方向上延伸的多个字线之间的交点位置，上述电阻变化元件通过施加极性不同的电压而可逆地向低电阻状态及高电阻状态的至少2个状态转变，上述双向的电流控制元件与上述电阻变化元件串联连接，具有非线性的电流电压特性；

该交叉点型电阻变化非易失性存储装置的读取方法包含以下步骤：

解码步骤，从上述多个位线中选择至少一个位线，从上述多个字线中选择至少一个字线，从而从上述存储单元阵列中选择至少一个存储单元；

读取步骤，从所选出的存储单元中读取数据；以及

电流供给步骤，在从所选出的存储单元读取数据时，向在上述解码步骤中选出的位线即选择位线施加用于上述读取的第1电压，向在上述解码步骤中选出的字线即选择字线施加第2电压，向在上述解码步骤中未被选出的字线即非选择字线供给第1定电流。

10.如权利要求9所述的交叉点型电阻变化非易失性存储装置的读取方法，

在上述电流供给步骤中，利用至少在上述数据的读取时供给规定电压的相同电源生成上述第1电压与上述第1定电流。

11.如权利要求9或10所述的交叉点型电阻变化非易失性存储装置的读取方法，还包含以下步骤：

第1开关步骤，将上述第1电压和数据的读取前的预充电用的第3电压中的某个选择性地与在上述解码步骤中选出的位线连接；

第2开关步骤，将上述第2电压和上述第3电压中的某个选择性地与在上述解码步骤中选出的字线连接；以及

第3开关步骤，将上述第1定电流和上述第3电压中的某个选择性地与在上述解码步骤中未被选出的字线连接。

12.如权利要求11所述的交叉点型电阻变化非易失性存储装置的读取方法，

在上述电流供给步骤中，

在第1步骤中，对上述第1至第3开关步骤的动作进行控制，以使得通过上述第1开关步骤向上述选择位线供给上述第3电压，通过上述第2开关步骤向上述选择字线供给上述第3电压，通过上述第3开关步骤向上述非选择字线供给第3电压；

在第2步骤中，对上述第1至第3开关步骤的动作进行控制，以使得通过上述第1开关步骤向上述选择位线供给上述第1电压，通过上述第2开关步骤向上述选择字线供给上述第2电压，通过上述第3开关步骤向上述非选择字线供给上述第1定电流。

13.如权利要求12所述的交叉点型电阻变化非易失性存储装置的读取方法，

在上述第1步骤中向上述非选择字线供给的上述第3电压，与在上述第2步骤中供给的来自上述第1电流源的电流所决定的上述非选择字线的电压大致相等。

14.如权利要求9～13中的任一项所述的交叉点型电阻变化非易失性存储装置的读取方法，

上述解码步骤包含以下步骤：

字线解码步骤，在上述多个存储单元阵列中，选择规定字线；以及

字线预解码步骤，对通过上述字线解码步骤选出的字线，控制电压或电流的供给。

15.如权利要求9～14中的任一项所述的交叉点型电阻变化非易失性存储装置的读取方法，

在上述读取步骤中，使用第1PMOS晶体管、第2PMOS晶体管、流通第2定电流的第2电流源、以及差动检测电路来读取上述数据。

16.如权利要求9～15中的任一项所述的交叉点型电阻变化非易失性存储装置的读取方法，

将从上述位线来看在上方的上述字线与该位线之间的交点位置形成的上述存储单元作为奇数层的存储单元；

将从上述位线来看在下方的上述字线与该位线之间的交点位置形成的上述存储单元作为偶数层的存储单元；

将按照在层重叠的方向即Z方向上排列的上述多个位线组的每个而构成的、在上述Y方向上排列配置的多个XZ面的每个作为垂直阵列面的情况下；

上述各垂直阵列面共通地具有垂直地贯通上述各垂直阵列面的上述多个字线；

在上述各垂直阵列面中，全部的偶数层的上述位线与在Z方向上相连的第1柱体共通地连接，并且，全部的奇数层的上述位线与在Z方向上相连的第2柱体共通地连接；

上述交叉点型电阻变化非易失性存储装置还具备：

全局位线，按照上述多个垂直阵列面的每个而设置；

多个第1位线选择开关元件，按照上述垂直阵列面的每个而设置，一端与上述第1柱体连接；

多个第2位线选择开关元件，按照上述垂直阵列面的每个而设置，一端与上述第2柱体连接；

双向电流限制电路，按照上述垂直阵列面的每个而设置，设置在与该垂直阵列面对应的上述第1位线选择开关元件的另一端及与该垂直阵列面对应的上述第2位线选择开关元件的另一端和与该垂直阵列面对应的上述全局位线之间，对在上述第1位线选择开关元件及上述第2位线选择开关元件和上述全局位线之间流过的双向的电流分别进行限制；以及

电流限制控制电路，控制上述双向电流限制电路；

上述解码步骤包含以下步骤：

全局位线解码/驱动步骤，对上述多个全局位线，供给用于对上述存储单元进行选择、写入以及读取的信号；以及

字线解码步骤，对上述多个字线，供给用于对上述存储单元进行选择、写入以及读取的信号；

在上述读取步骤中，从在上述全局位线解码/驱动步骤和上述字线解码步骤中选出的存储单元中读取数据。

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