CN102640287B - 电阻变化型非易失性存储装置 - Google Patents

电阻变化型非易失性存储装置 Download PDF

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Abstract

提供一种能够以最小间隔来对存储单元阵列的位线和字线进行布线的非易失性存储装置。该非易失性存储装置中，基本阵列面（0～3）分别具有仅将该基本阵列面内的偶数层的位线相互连接的第1通孔群（121～124）、和仅将该基本阵列面内的奇数层的位线相互连接的第2通孔群（131～134），第1基本阵列面内的第1通孔群与在Y方向上与第1基本阵列面邻接的第2基本阵列面内的第2通孔群在Y方向上相互邻接，并且，第1基本阵列面内的第2通孔群与第2基本阵列面内的第1通孔群在Y方向上相互邻接，在将第1基本阵列面的第1通孔群与和第1基本阵列面有关的第1全局线连接时，将第2基本阵列面的第1通孔群与电位被固定了的非选择位线用全局位线（GBL_NS）连接。

Description

电阻变化型非易失性存储装置
技术领域
本发明涉及具有使用所谓的电阻变化型元件构成的存储单元的电阻变化型非易失性存储装置。
背景技术
近年来，具有使用所谓的电阻变化型元件构成的存储单元的电阻变化型非易失性存储装置（下文中也简称作“非易失性存储装置”。）的研究开发正在发展。所谓电阻变化型元件是指，具有根据电信号而电阻值发生变化的性质、并能够根据该电阻值的变化来存储信息的元件。
此外，对于使用了电阻变化型元件的存储单元，其中之一使用了所谓的交叉点结构。在交叉点结构中，在正交配置的位线和字线的交点位置上，构成由位线和字线夹着的各存储单元。以往，作为这样的交叉点结构的非易失性存储装置，提出了各种形态（专利文献1～6、非专利文献1等）。
专利文献1中，示出了将具有双向性的可变电阻体作为存储单元来使用的非易失性存储装置。其中，为了降低在非选择单元中流过的所谓漏电流，公开了对存储单元的二极管使用例如非线性电阻（varistor）来作为双向非线性元件的情况。此外，还公开了交叉点结构。
专利文献2中，示出了具备具有多层结构的三维交叉点型可变电阻存储单元阵列的非易失性存储装置。
非专利文献1中，公开了将可变电阻膜和单向二极管组合而成的存储单元结构。此外，还公开了多层结构。
专利文献3中，公开了使用由可通过双极性电压进行改写的可变电阻存储器元件和齐纳二极管构成的存储单元的多层存储器结构。
专利文献4中，公开了使用由存储元件和单向控制元件构成的存储单元的多层存储器结构。
专利文献5中，公开了使用如下存储单元的具有三维结构的非易失性存储器，该存储单元具备具有多晶硅二极管、并能够通过单极性电压进行改写的可变电阻存储器元件（RRAM）。专利文献5中，如图24所示，示出了将同一阵列面内的奇数层、偶数层的字线分别与不同的纵布线（treetrunk）连接的所谓字线结构。这里，某个阵列面的奇数层、偶数层的字线经由驱动器（driver）分别与不同的驱动电路连接。此外，在某个阵列面中选择奇数层的字线的驱动器、选择偶数层的字线的驱动器、以及在与该阵列面邻接的阵列面中选择奇数层的字线的驱动器和选择偶数层的字线的驱动器分别通过不同的控制信号得到控制。另外，专利文献5中，示出了字线的情况，但是能够容易地推测出不仅适用于字线，还可适用于位线。
现有技术文献
专利文献
专利文献1：日本特开2006－203098号公报（图2、图5）
专利文献2：日本特开2005－311322号公报（图4）
专利文献3：日本特表2006－514393号公报
专利文献4：日本特开2004－31948号公报
专利文献5：日本特开2007－165873号公报（图5、9）
专利文献6：国际公开第2009/001534号
非专利文献
非专利文献1：Ｉ．G．Baek等“Multi-layer Cross-point Binary OxideResistive Memory(0xRRAM)for Post-NAND Storage Application”，IEDM2005(IEEE international ELECTRON DEVICES meeting 2005)，769-772，Session 31（Fig.7、Fig.11），2005年12月5日
发明概要
发明要解决的问题
但是，上述现有的非易失性存储装置，在作为集成电路实现的情况下，其布图面积增大，存在高集成化困难的问题。
例如，在上述专利文献5所示的结构中，驱动同一阵列面内的奇数层的字线的驱动器和驱动偶数层的字线的驱动器分别通过不同的控制信号得到控制，并且与不同的驱动电路连接。此外，某个阵列面及与其邻接的阵列面的驱动器分别通过不同的控制信号得到控制，并且与不同的驱动电路连接。因此，对于两个阵列面需要4个驱动器，并且，上述4个驱动器分别需要与不同的驱动电路连接，不能使驱动器的一端共通，所以驱动器的布图面积变大，结果，存在非易失性存储装置的高集成化困难的问题。
对于上述问题，专利文献6中，示出了如下技术：采用使同一阵列面内的奇数层、偶数层的位线分别与共通的接触通孔连接的层级位线结构，并分别使用选择开关对连接有上述奇数层的位线、偶数层的位线的各接触通孔进行选择，使该选择开关的扩散区域的一方实现共通，从而能够抑制布图面积的增加。此外，一并示出了如下技术：将多个面内的奇数层位线用的选择开关的栅极共通地连接，同样地将偶数层位线用的选择开关的栅极共通地连接而构成模块，并以上述模块为单位进行访问，从而能够减少布图面积。
这里，存储单元阵列的设计中，通常要求面积尽量小，且位线和字线分别以在安装工艺中可允许的最小间隔来布线。另一方面，由于若因微细化而使邻接的布线间隔减小则布线间的耦合电容（coupling capacitance）变大，所以因电容耦合而将信号传送到与选择出的位线和选择出的字线邻接的非选择的位线或非选择的字线，从而对选择出的位线和选择出的字线的信号动作产生影响。专利文献6所示的结构（图25）中，在基本阵列面群400中，在选择位于模块内部的阵列面内的存储单元的情况和选择位于模块端部的阵列面内的存储单元的情况下，与选择位线邻接的非选择位线的信号的动作不同，即使存储单元中存储的电阻值相同，也因选择出的存储单元的位置而导致选择线的信号动作产生差异，从而存在读出速度发生偏差的问题（后面描述该动作的细节）。因此，需要采用以下某种对策，即：与上述偏差的量相应地，对读出速度设置余量（margin）而进行电路设计、或对位线和字线的布线间隔设置余量来进行布图设计。
发明内容
鉴于上述问题，本发明的目的在于，提供一种非易失性存储装置，使用了电阻变化型非易失性存储元件，不需要在读出电路的设计中设置余量，而能够实现以安装工艺中允许的最小间隔对存储单元阵列的位线和字线进行布线。
解决问题所采用的手段
为了达到上述目的，本发明的电阻变化型非易失性存储装置的一个方案是，一种电阻变化型非易失性存储装置，具备存储单元，该存储单元具有电阻状态根据电信号而可逆地变化的电阻变化型元件，其特征在于，具备：基板；多层位线，将在与上述基板的主面平行的面中正交的方向设为X方向及Y方向、将在上述基板的主面上层叠的方向设为Z方向的情况下，该多层位线通过将在Y方向上排列多个沿X方向延伸的位线而构成的层在Z方向上层叠来构成；多层字线，形成在上述多层位线的各个层间，通过将在X方向上排列多个沿Y方向延伸的字线而构成的层在Z方向上层叠来构成；存储单元阵列，具有形成在上述多层位线和上述多层字线之间的各个交点上、由该位线和该字线夹着的多个上述存储单元；将在上述多层位线之中Y方向的位置相同的多层位线、与和该多个位线交叉的上述字线之间所夹着的多个上述存储单元设为基本阵列面的情况下，该存储单元阵列通过在X方向及Y方向上以矩阵状配置多个基本阵列面群而构成，该基本阵列面群由在Y方向上排列配置的多个上述基本阵列面构成；多个选择位线用全局位线，对应于上述多个基本阵列面的每个基本阵列面而设置；非选择位线用全局位线，对应于上述多个基本阵列面而设置；以及多组第1选择开关元件、第2选择开关元件、第3选择开关元件和第4选择开关元件的组，对应于上述多个基本阵列面的每个基本阵列面而设置；上述多个基本阵列面的每个基本阵列面还具有第1内部布线和第2内部布线，该第1内部布线仅将该基本阵列面内的偶数层的位线在Z方向上相互连接，该第2内部布线仅将该基本阵列面内的奇数层的位线在Z方向上相互连接；对于上述多个基本阵列面的每个基本阵列面，该基本阵列面内的上述第1内部布线，经由对应于该基本阵列面的上述第1选择开关元件和上述第2选择开关元件的组中的一个，与对应于该基本阵列面的上述选择位线用全局位线连接，该基本阵列面内的上述第2内部布线，经由对应于该基本阵列面的上述第1选择开关元件和上述第2选择开关元件的组中的另一个，与对应于该基本阵列面的上述选择位线用全局位线连接；在将构成上述基本阵列面群的上述多个基本阵列面的一个设为第1基本阵列面、将在Y方向上与该第1基本阵列面邻接的上述多个基本阵列面的另一个设为第2基本阵列面时，上述第1基本阵列面内的上述第1内部布线与上述第2基本阵列面内的上述第2内部布线在Y方向上相互邻接，并且，上述第1基本阵列面内的上述第2内部布线与上述第2基本阵列面内的上述第1内部布线在Y方向上相互邻接；上述第1基本阵列面内的上述第1内部布线，经由对应于该第1基本阵列面的上述第1选择开关元件，与对应于该第1基本阵列面的上述选择位线用全局位线连接，或者经由对应于该第1基本阵列面的上述第3选择开关元件，与上述非选择位线用全局位线连接，并且，上述第1基本阵列面内的上述第2内部布线，经由对应于该第1基本阵列面的上述第2选择开关元件，与对应于该第1基本阵列面的上述选择位线用全局位线连接，或者经由对应于该第1基本阵列面的上述第4选择开关元件，与上述非选择位线用全局位线连接；上述第2基本阵列面内的上述第2内部布线，经由对应于该第2基本阵列面的上述第1选择开关元件，与对应于该第2基本阵列面的上述选择位线用全局位线连接，或者经由对应于该第2基本阵列面的上述第3选择开关元件，与上述非选择位线用全局位线连接，并且，上述第2基本阵列面内的上述第1内部布线，经由对应于该第2基本阵列面的上述第2选择开关元件，与对应于该第2基本阵列面的上述选择位线用全局位线连接，或者经由对应于该第2基本阵列面的上述第4选择开关元件，与上述非选择位线用全局位线连接；在与上述多个基本阵列面对应的上述多个第1选择开关元件、上述多个第2选择开关元件、上述多个第3选择开关元件和上述多个第4选择开关元件中，上述多个第1选择开关元件的电连接和非电连接通过共通的第1位线选择信号来控制，上述多个第2选择开关元件的电连接和非电连接通过共通的第2位线选择信号来控制，上述多个第3选择开关元件的电连接和非电连接通过共通的第3位线选择信号来控制，上述多个第4选择开关元件的电连接和非电连接通过共通的第4位线选择信号来控制。
由此，由于第1基本阵列面内的第1内部布线和在Y方向与第1基本阵列面邻接的第2基本阵列面内的第2内部布线在Y方向上相互邻接，且第1基本阵列面内的第2内部布线和第2基本阵列面内的第1内部布线在Y方向上相互邻接，因此，与选择的位线的位置无关，与选择位线在同一布线层中（即，在Y方向）邻接的非选择的位线与非选择位线用全局位线连接，电位被固定。由此，不会出现选择位线的信号根据该选择位线的位置而在动作上产生差异这样的问题。此外，不用对读出电路设计设置余量，而能够以安装工艺中允许的最小间隔来对存储单元阵列的位线和字线进行布线。
这里，优选为，在上述多个基本阵列面的每个基本阵列面中，上述第1选择开关元件和上述第3选择开关元件，分别通过上述第1位线选择信号和上述第3位线选择信号而被控制，使得在一个被连接的情况下另一个成为非连接；上述第2选择开关元件和上述第4选择开关元件，分别通过上述第2位线选择信号和上述第4位线选择信号而被控制，使得在一个被连接的情况下另一个成为非连接；并且上述第1选择开关元件和上述第2选择开关元件，分别通过上述第1位线选择信号和上述第2位线选择信号而被控制，使得在一个被连接的情况下另一个成为非连接。由此，在选择第1位线选择信号时（第1选择开关元件成为连接时），第2和第3位线选择信号成为非选择（第2和第3选择开关元件为非连接），第4位线选择信号成为选择（第4选择开关元件为连接），因此，与选择的位线的位置无关，控制为，与选择位线在相同的布线层中（即，在Y方向）邻接的非选择的位线与非选择位线用全局位线连接，电位被固定。
这里，优选为，上述多个第1选择开关元件和上述多个第3选择开关元件分别由n型MOS晶体管和p型MOS晶体管中的一方和另一方构成；上述多个第2选择开关元件和上述多个第4选择开关元件分别由n型MOS晶体管和p型MOS晶体管中的一方和另一方构成；上述第1位线选择信号和上述第3位线选择信号为同一信号；上述第2位线选择信号和上述第4位线选择信号为同一信号；上述第1位线选择信号和上述第2位线选择信号中的一个进行控制，使得将对应的上述第1至第4选择开关元件连接；上述第1位线选择信号和上述第2位线选择信号中的另一个进行控制，使得对应的上述第1至第4选择开关元件成为非连接。由此，由于第1位线选择信号和第3位线选择信号被共通化，并且第2位线选择信号和第4位线选择信号被共通化，因此，能够仅使用两种位线选择信号，实现将多个基本阵列面的每个基本阵列面中的2个内部布线的一个与选择位线用全局位线连接、并且将另一个与非选择位线用全局位线连接的控制，该控制实现简化。
这里，优选为，上述多个第1选择开关元件和上述多个第2选择开关元件由n型MOS晶体管构成，上述多个第3选择开关元件和上述多个第4选择开关元件由p型MOS晶体管构成。由此，需要大的驱动能力的选择位线侧的选择开关元件即第1选择开关元件和第2选择开关元件使用n型MOS晶体管，不需要大的驱动能力的非选择位线固定侧的选择开关元件即第3选择开关元件和第4选择开关元件使用p型MOS晶体管，所以能够使布图面积更小。
并且，可以是，还具备：全局位线解码器/驱动器，进行如下操作：选择上述多个选择位线用全局位线中的至少一个，对选择出的至少一个选择位线用全局位线施加读出用电压；以及对上述非选择位线用全局位线施加预先规定的预充电电压；读出电路，读出与由上述全局位线解码器/驱动器选择出的至少一个选择位线用全局位线相对应的基本阵列面内的存储单元的电阻状态；以及控制电路，控制上述全局位线解码器/驱动器；上述控制电路控制上述全局位线解码器/驱动器，使得从上述基本阵列面内的存储单元进行读出动作时，经由上述非选择位线用全局位线向上述基本阵列面的位线施加上述预充电电压。由此，在从存储单元进行的读出中，经由非选择位线用全局位线向基本阵列面的位线施加预充电电压，因此预充电动作高速化。
这里，可以是，还具备：全局位线解码器/驱动器，进行如下操作：选择上述多个选择位线用全局位线中的至少一个，对选择出的至少一个选择位线用全局位线施加读出用电压；以及驱动上述非选择位线用全局位线；读出电路，读出与由上述全局位线解码器/驱动器选择出的至少一个选择位线用全局位线相对应的基本阵列面内的存储单元的电阻状态；以及控制电路，控制上述全局位线解码器/驱动器；上述控制电路控制上述全局位线解码器/驱动器，使得从上述基本阵列面内的存储单元进行读出动作时，上述非选择位线用全局位线成为浮置状态。由于非选择位线用全局位线的布线电容通常较大，因此即使设为浮置状态电压也几乎不变的情况较多。由此，通过不驱动非选择位线用全局位线而使其为浮置状态，能够减小电流消耗。
另外，可以是，上述非选择位线用全局位线与对应于上述第1基本阵列面的上述选择位线用全局位线平行且邻接地配置，并且与对应于上述第2基本阵列面的上述选择位线用全局位线平行且邻接地配置。由此，由于非选择位线用全局位线作为选择位线用全局位线的屏蔽线而发挥作用，所以降低了读出动作时来自其他布线的噪音。
此外，可以是，对于上述多个基本阵列面的每个基本阵列面，该基本阵列面内的上述第1内部布线，在Z方向上，通过单一的通孔将隔着该基本阵列面内的奇数层的位线而邻接的该基本阵列面内的全部偶数层的位线之间连接，该基本阵列面内的上述第2内部布线，在Z方向上，通过单一的通孔将隔着该基本阵列面内的偶数层的位线而邻接的该基本阵列面内的全部奇数层的位线之间连接。由此，通过使第1内部布线为单一的贯通孔结构，从而在形成偶数层的位线的时刻，不形成奇数层贯通孔，在通孔区域中，偶数层的位线间空出基本阵列面间的2倍间隔，从而制造工艺变得容易。同样，通过使第2内部布线为单一的贯通孔结构，从而在形成奇数层的位线的时刻，不形成偶数层贯通孔，在通孔区域中，奇数层的位线间空出基本阵列面间的2倍间隔，从而制造工艺变得容易。
此外，可以是，对于上述多个基本阵列面的每个基本阵列面，在对应于该基本阵列面的上述第1选择开关元件的一端及对应于该基本阵列面的上述第2选择开关元件的一端、与对应于该基本阵列面的上述选择位线用全局位线之间，还具备电流限制电路。由此，由于在第1选择开关元件和第2选择开关元件与选择位线用全局位线之间插入电流限制电路，避免了例如由于将电阻变化型元件过于低电阻化从而之后的动作变得不稳定这样的问题。
此外，可以是，还具备读出控制电路，使得从上述第1基本阵列面内的存储单元进行读出动作时，不同时从上述第2基本阵列面内的存储单元进行读出动作。此时，优选为，上述读出控制电路，在从上述第1基本阵列面内的存储单元进行读出动作时，还同时从在Y方向上与上述第1基本阵列面不邻接的第3基本阵列面内的存储单元进行读出动作。由此，在同时选择（读出）基本阵列面群内的任意的多个基本阵列面内的存储单元的情况下，在Y方向上与各选择位线邻接的位线始终为非选择位线，所以不会有根据选择的存储单元（位线）的位置、Y方向的邻接线中的信号动作不同从而读出速度发生偏差的问题。
发明效果
根据本发明，可以不对读出电路的读出速度设置余量而设计读出电路，且可以将由多层层叠的存储单元阵列构成的电阻变化型非易失性存储装置以作为集成电路进行安装的工艺中允许的最小布线间隔来构成，所以能够实现电阻变化型非易失性存储装置的小面积化。
附图说明
图1A是本发明的实施方式的存储单元的电路图；
图1B是本发明的实施方式的单向型存储单元的电路图；
图1C是本发明的实施方式的无二极管存储单元的电路图；
图2是表示双向二极管元件的电压－电流特性的一例的曲线；
图3A是表示单层交叉点结构的图；
图3B是表示多层交叉点结构的图；
图4A是表示本发明的实施方式的存储单元的截面结构的一例的图；
图4B是表示本发明的实施方式的存储单元的截面结构的另一例的图；
图4C是表示本发明的实施方式的存储单元的截面结构的另一例的图；
图4D是表示本发明的实施方式的存储单元的截面结构的另一例的图；
图4E是表示本发明的实施方式的、图1C的无二极管存储单元的截面结构的一例的图；
图5是表示本发明的实施方式的存储单元的电流－电压的关系的曲线；
图6是表示第一实施方式的基本阵列面群的结构的一实施方式的电路图；
图7是表示第二实施方式的基本阵列面群的结构的一实施方式的电路图；
图8是表示图7的基本阵列面群及其周边电路的电路图；
图9是表示使用了多个图7的基本阵列面群的电阻变化型非易失性存储装置的主要部分的电路图；
图10是表示本发明的电阻变化型非易失性存储装置的整体结构的电路图；
图11是图7的基本阵列面群的写入周期、擦除周期、准备（standby）动作的定时波形图；
图12A是图7的基本阵列面群的读出动作（BL_e2访问时）的定时波形图；
图12B是图7的基本阵列面群的读出动作（BL_e3访问时）的定时波形图；
图13是图7的基本阵列面群的读出动作的定时波形图；
图14是表示本发明的基本阵列面群的物理结构的平面图；
图15是表示本发明的基本阵列面群的物理结构的截面图；
图16是将本发明的基本阵列面群的物理结构按各层分解后的平面图；
图17是将本发明的基本阵列面群的物理结构按各层分解后的平面图；
图18是将本发明的基本阵列面群的物理结构按各层分解后的平面图；
图19是表示本发明的基本阵列面群的物理结构的截面图；
图20是将本发明的基本阵列面群的物理结构按各层分解后的平面图；
图21是表示第三实施方式的基本阵列面群的结构的一实施方式的电路图；
图22A是表示现有的基本阵列面群的读出动作（BL_e2访问时）的仿真结果的波形图；
图22B是表示现有的基本阵列面群的读出动作（BL_e3访问时）的仿真结果的波形图；
图23A是表示本发明的基本阵列面群的读出动作（BL_e2访问时）的仿真结果的波形图；
图23B是表示本发明的基本阵列面群的读出动作（BL_e3访问时）的仿真结果的波形图；
图24是表示现有的基本阵列面的结构的截面图；
图25是表示技术的基本阵列面群的结构的电路图；
图26A是图25的基本阵列面群的读出动作（BL_e2访问时）的定时波形图；
图26B是图25的基本阵列面群的读出动作（BL_e3访问时）的定时波形图。
具体实施方式
下面，参考附图来详细说明本发明的电阻变化型非易失性存储装置的实施方式。
＜本发明的电阻变化型非易失性存储装置的结构＞
（存储单元）
图1A是本实施方式的电阻变化型非易失性存储装置具有的存储单元（交叉点存储单元）的电路图。如图1A所示，本实施方式中，以如下双向（bipolar）型存储单元为前提，该双向型存储单元是通过施加极性不同的规定阈值以上的电压或电流、导致存储单元的电阻值变化的双向型存储单元。双向型存储单元由在双向的电压或电流的施加中发生电阻变化的电阻变化型非易失性存储元件1（下文中也称作电阻变化型元件1）和与该电阻变化型元件1串联连接的双向（bidirectional）二极管元件2构成。电阻变化型元件1至少能够成为低电阻状态和高电阻状态，根据所施加的不同极性的电信号，电阻值（电阻状态）可逆变化，从而能够存储信息。即，电阻变化型元件1具有如下特性：在低电阻状态时，向电阻变化型元件1施加的电压具有第1极性，当其绝对值超过规定的第1电压时，变化为高电阻状态，在高电阻状态时，当向电阻变化型元件1施加的与第1电压的施加方向（施加极性）反向（第2极性）的施加电压的绝对值超过规定的第2电压时，变化为低电阻状态。双向二极管元件2对于施加电压具有非线性的电流特性，且具有在双向（正电压区域和负电压区域）流过电流的双向性。
图2表示双向二极管元件2的电压－电流特性的一例。Ｉt（＞0）表示决定双向二极管元件2的阈值电压的规定电流值，Ｖ1表示第1阈值电压（正阈值电压），Ｖ2表示第2阈值电压(负阈值电压)。如图2所示，其特性是非线性，在电压Ｖ满足Ｖ2＜Ｖ＜Ｖ1的区域中，电阻大，实质上电流不流动。此时，若设流过双向二极管元件2的电流为I，则I满足－Ｉt＜Ｉ＜Ｉt的关系。另一方面，在电压Ｖ满足Ｖ≤Ｖ2或Ｖ1≤Ｖ的区域中，电阻值急剧降低，流过大电流。此时，在满足Ｖ1≤Ｖ的区域中Ｉt≤Ｉ，在满足Ｖ≤Ｖ2的区域中Ｉ≤－Ｉt。
这里，用于决定阈值电压的规定电流（Ｉt）是可任意决定的值，根据二极管所控制的元件的特性、二极管的特性来决定。通常，将阈值电流决定为，从实质上电流不流动的状态切换到流过大电流的状态的时刻的电流。
另外，在图2中，按原点对称地记载了正电压时的电流大小和负电压时的电流大小，但不需要必须对称。例如，可以是｜Ｖ1｜＜｜Ｖ2｜，也可以是｜Ｖ2｜＜｜Ｖ1｜。
此外，通过在位线和字线之间设置的双向型存储单元，实现1比特的存储元件。
另外，本发明的电阻变化型非易失性存储装置具有的存储单元的结构也可以采用如图1B所示那样的由电阻变化型元件1和单向二极管元件2a构成的单向型存储单元、或如图1C所示那样的仅由电阻变化型元件1构成的无二极管存储单元。
这里，在图1A和图1B中，电阻变化型元件的一端与位线连接，电阻变化型元件的另一端与二极管元件的一端连接，二极管元件的另一端与字线连接，但也可以是，将电阻变化型元件的一端与字线连接，将电阻变化型元件的另一端与二极管元件的一端连接，将二极管元件的另一端与位线连接。
图3A和图3B是表示包含存储单元的立体结构的概念图。图3A是所谓的单层交叉点存储单元的立体结构，在正交配置的位线和字线的交点位置上，构成由位线和字线夹着的存储单元MC。图3B是所谓的多层交叉点存储单元的立体结构，采用将图3A的单层交叉点存储单元堆积而得到的结构。
图4A是本实施方式的各种存储单元的截面结构例。图4A中，下部布线11和上部布线12中一个是位线，另一个是字线。并且，在下部布线11和上部布线12之间顺序形成了下部电极13、二极管层14、内部电极15、电阻变化层16和上部电极17。即，在图4A的结构中，二极管元件2由下部电极13、二极管层14和内部电极15构成，电阻变化型元件1由内部电极15、电阻变化层16和上部电极17构成。
另外，关于电阻变化层16，可以使用贫氧型的过渡金属氧化物。过渡金属氧化物可以使用钽氧化物，在将其组成表示为ＴaＯx的情况下，0＜x＜2.5。即，氧的含有量需要比作为化学计量组成的Ｔa2Ｏ5少。特别是，本实施方式的ＴaＯx膜优选为0.8≤x≤1.9。
作为过渡金属氧化物，还可以使用铪氧化物和锆氧化物。在将铪氧化物的组成表示为ＨfＯx的情况下，至少需要满足0＜x＜2.0。进一步，优选为0.9≤x≤1.6。此外，在将锆氧化物的组成表示为ZrＯx的情况下，至少需要满足0＜x＜2.0。进一步，优选为0.9≤x≤1.4。
图4B是本实施方式的存储单元的截面结构的另一例，电阻变化层为层叠结构。即，电阻变化层16由第1电阻变化层16a和第2电阻变化层16b的层叠结构构成。这里，优选为，第2电阻变化层16b与第1电阻变化层16a相比，氧含有量更多，膜厚更薄。例如，在使用钽氧化物的情况下，由第1钽氧化物层（组成：ＴaＯx）16a和第2钽氧化物层（组成：ＴaＯy）16b的层叠结构构成。这里，优选为，满足0＜x＜2．5且x＜y。更优选的是，第2钽氧化物层（ＴaＯy）16b与上部电极17相接，膜厚为1nm以上8nm以下，并且满足0.8≤x≤1.9且2.1≤y。
层叠结构的电阻变化层使用铪氧化物的情况下，由第1铪氧化物层（组成：ＨfＯx）16a和第2铪氧化物层（组成：ＨfＯy）16b的层叠结构构成。这里，优选为，满足0＜x＜2.0且x＜y。更优选的是，第2铪氧化物层（ＨfＯy）16b与上部电极17相接，膜厚为4nm以上5nm以下，并且满足0.9≤x≤1.6且1.8＜y。此外，层叠结构的电阻变化层使用锆氧化物的情况下，由第1锆氧化物层（组成：ZrＯx）16a和第2锆氧化物层（组成：ZrＯy）16b的层叠结构构成。这里，优选为，满足0＜x＜2.0且x＜y。更优选的是，第2锆氧化物层（ZrＯy）16b与上部电极17相接，膜厚为1nm以上5nm以下，并且满足0.9≤x≤1.4且1.9＜y。
另外，优选为，与第2电阻变化层16b相接的上部电极17使用例如Au（金）、Pt（铂）、Ir（铱）、Pd（钯）、Cu（铜）和Ag（银）等、标准电极电位比构成第2电阻变化层16b的金属（例如Ｔa、Ｈf、或Zr）的标准电极电位高的材料中的1个或多个材料构成，内部电极15由标准电极电位比构成上部电极17的材料的标准电极电位小的材料（例如Ｗ、Ni、或ＴaN等）构成。
图4C和图4D是本实施方式的存储单元的截面结构的另一例。图4C中，省略了内部电极15，图4D中，进一步省略了下部电极13和上部电极17，下部布线11、上部布线12还分别兼用作下部电极、上部电极。在图4C的构造中，二极管元件2由下部电极13、二极管层14和电阻变化层16（兼用作二极管元件2的另一电极）构成，电阻变化型元件1由二极管层14（兼用作电阻变化型元件1的另一电极）、电阻变化层16和上部电极17构成。在图4D的构造中，二极管元件2由下部布线11、二极管层14及电阻变化层16（兼用作二极管元件2的另一电极）构成，电阻变化型元件1由二极管层14（兼用作电阻变化型元件1的另一电极）、电阻变化层16及上部布线12构成。随着存储单元的结构变简单，能够使用的材料受到限制。
此外，图4E是图1C的无二极管存储单元的截面结构的一例。在图4C、图4D和图4E的任何一个中，都与图4B同样，能够使电阻变化层16为层叠结构。另外，图4A～图4E示出了在二极管元件之上配置电阻变化型元件的结构，但也可以采用在电阻变化型元件之上配置二极管元件的结构。
图5是表示本实施方式的存储单元的电流－电压的关系的图表。图5的图表对应于图1A的电路图的存储单元的电流－电压特性。在图5中，横轴是在位线－字线间施加的电压、纵轴是存储单元中流过的电流。此外，在图5中所示的“LR单元”表示存储单元（更严格来讲，是存储单元中的电阻变化型元件）是低电阻状态的情况，“HR单元”表示存储单元（更严格来讲，是存储单元中的电阻变化型元件）是高电阻状态的情况。如图5所示，若假设当前存储单元是低电阻状态（LR单元），则在电压升高而向存储单元施加的电压超过“2V”左右时，电流大幅增加。在电压进一步升高而接近“4V”时，存储单元的电阻值急剧变化而成为高电阻状态（HR单元），电流大幅减小。另一方面，在向存储单元施加的电压减少而低于“-4V”左右时，存储单元的电阻值急剧变化而成为低电阻状态（LR单元），电流大幅增加。这样，对于施加电压的极性，电阻变化在双方向上产生。
（第一实施方式）
图6是表示第一实施方式的电阻变化型非易失性存储装置的基本阵列面群100的结构的电路图。图6中，设位线（也称作子位线）延伸的方向为X方向，设字线延伸的方向为Y方向，设位线、字线的层重叠的方向为Z方向。换言之，将在与基板（未图示）的主面平行的面中正交的方向设为X方向和Y方向，将在该基板的主面上层叠的方向设为Z方向，该基板作为形成存储单元的基底（base）。
图6中，在将沿Y方向排列多个沿X方向延伸的位线而构成的结构作为层的情况下，位线BL形成为沿Z方向层叠的多个层（基本阵列面，图6中，由4层基本阵列面构成一个基本阵列面群）。在将沿X方向排列多个沿Y方向延伸的字线而构成的结构作为层的情况下，字线WL形成为位线间的各层（图6中为3层）。并且，在基本阵列面群100中，在各位线BL和各字线WL之间的三维交点位置，由该位线BL和该字线WL夹着而形成各存储单元MC。另外，为了简化附图，对存储单元MC的一部分和字线的一部分省略了图示。
并且，通过按在Z方向上整齐的（即，Y方向的位置相同）各层的每个位线BL群而在与字线WL之间形成的存储单元MC，分别构成基本阵列面0～3。即，在多层位线BL中的Y方向的位置相同的多层位线与和该多个位线交叉的字线WL之间夹着的多个存储单元的集合是一个基本阵列面。各基本阵列面0～3中，字线WL是共通的。在图6的例子中，在各基本阵列面0～3中，存储单元MC在X方向配置了32个，在Z方向配置了6个。此外，基本阵列面群100由在Y方向上排列的4个基本阵列面0～3构成。另外，在图6中，还一并图示了与基本阵列面群100（基本阵列面群0）邻接的其他基本阵列面群（基本阵列面群1）中的基本阵列面4。但是，基本阵列面中的存储单元的个数、以及沿Y方向排列的基本阵列面的个数不限于此。
并且，各基本阵列面0～3中，各基本阵列面内的偶数层的位线BL（BL_e0～BL_e3）经由第1通孔群121～124各自共通地连接，奇数层的位线BL（BL_o0～BL_o3）经由第2通孔群131～134各自共通地连接。即，多个基本阵列面0～3分别具有仅将该基本阵列面内的偶数层位线BL相互在Z方向上连接的第1通孔群121～124和仅将该基本阵列面内的奇数层位线相互在Z方向上连接的第2通孔群131～134。另外，第1通孔群121～124是本发明的“第1内部布线”的一例，第2通孔群131～134是本发明的“第2内部布线”的一例。
另外，如图6所示，所谓“偶数层的位线BL_e0”是指，基本阵列面0的4层位线中，从最上层起第2层和第4层的位线，所谓“偶数层的位线BL_e1”是指，基本阵列面1的4层位线中，从最上层起第2层和第4层的位线，所谓“偶数层的位线BL_e2”是指，基本阵列面2的4层位线中，从最上层起第2层和第4层的位线，所谓“偶数层的位线BL_e3”是指，基本阵列面3的4层位线中，从最上层起第2层和第4层的位线。
此外，所谓“奇数层的位线BL_o0”是指，基本阵列面0的4层位线中，从最上层起第1层和第3层的位线，所谓“奇数层的位线BL_o1”是指，基本阵列面1的4层位线中，从最上层起第1层和第3层的位线，所谓“奇数层的位线BL_o2”是指，基本阵列面2的4层位线中，从最上层起第1层和第3层的位线，所谓“奇数层的位线BL_o3”是指，基本阵列面3的4层位线中，从最上层起第1层和第3层的位线。
这里，基本阵列面0和2中，将偶数层的位线BL（BL_e0及BL_e2）共通连接的第1通孔群121及123从Y方向来看配置在基本阵列面0及2内的左侧，将奇数层的位线BL（BL_o0及BL_o2）共通连接的第2通孔群131及133从Y方向来看配置在基本阵列面0及2内的右侧。另一方面，基本阵列面1和3中，将偶数层的位线BL（BL_e1及BL_e3）共通连接的第1通孔群122及124从Y方向来看配置在基本阵列面1及3内的右侧，将奇数层的位线BL（BL_o1及BL_o3）共通连接的第2通孔群132及134从Y方向来看配置在基本阵列面1和3内的左侧。即，将构成基本阵列面群0的多个基本阵列面0～3的一个设为第1基本阵列面、将在Y方向上与该第1基本阵列面邻接的另一个设为第2基本阵列面时，第1基本阵列面内的第1通孔群121～124和第2基本阵列面内的第2通孔群131～134在Y方向上互邻接接，且第1基本阵列面内的第2通孔群131～134和第2基本阵列面内的第1通孔群121～124在Y方向上互邻接接。
并且，与基本阵列面0～3各自对应而沿Y方向延伸形成有全局（global）位线GBL000～GBL003，用于在写入、擦除和读出时向选择位线供给规定电压。此外，按每个基本阵列面0～3，分别设有第1选择开关元件101～104和第2选择开关元件111～114。图6中，设第1选择开关元件101～104和第2选择开关元件111～114由n型MOS晶体管构成。这里，作为选择开关元件使用n型MOS晶体管是因为，在同一栅极宽度的结构的晶体管的情况下，通常n型MOS晶体管比p型MOS晶体管驱动力高。另外，全局位线GBL000～GBL003是本发明的“选择位线用全局位线”的一例。即，本说明书中，还将“选择位线用全局位线”简称作“全局位线”。
并且，对应于多个基本阵列面0～3的整体而沿Y方向延伸形成有用于向非选择位线供给固定电位的非选择位线用全局位线GBL_NS。此外，按每个基本阵列面0～3，分别设有第3选择开关元件501～504和第4选择开关元件511～514。图6中，设第3选择开关元件501～504和第4选择开关元件511～514由n型MOS晶体管构成。另外，非选择位线用全局位线GBL_NS是本发明的“非选择位线用全局位线”的一例。
第1选择开关元件101～104中，将它们的栅极共通连接，并分别根据向栅极供给的第1位线选择信号BLs_f0，来切换控制该基本阵列面的（对应的）全局位线GBL000～GBL003与该基本阵列面的通孔群121、132、123和134之间的电连接/非电连接。第2选择开关元件111～114中，将它们的栅极共通连接，并分别根据向栅极供给的第2位线选择信号BLs_s0，来切换控制该基本阵列面的（对应的）选择位线用全局位线GBL000~GBL0003和该基本阵列面的通孔群131、122、133和124之间的电连接/电非连接。
第1选择开关元件101～104和第2选择开关元件111～114中，第1选择开关元件101和第2选择开关元件111、第1选择开关元件102和第2选择开关元件112、第1选择开关元件103和第2选择开关元件113、以及第1选择开关元件104和第2选择开关元件114分别成对构成。
通过第1位线选择信号BLs_f0和第2位线选择信号BLs_s0进行控制，以使得当第1选择开关元件或第2选择开关元件中的1个被连接（导通）时，成对的第2选择开关元件或第1选择开关元件成为非连接（截止），偶数层或奇数层的位线中的一方与对应的全局位线GBL000～GBL003连接。
并且，第3选择开关元件501～504，根据向它们的栅极共通地供给的第3位线选择信号BLns_f0，来切换控制非选择位线用全局位线GBL_NS与基本阵列面0～3的通孔群121、132、123、134之间的电连接/非电连接。第4选择开关元件511～514，根据向它们的栅极共通地供给的第4位线选择信号BLns_s0，来切换控制非选择位线用全局位线GBL_NS与基本阵列面0～3的通孔群131、122、133、124之间的电连接/非电连接。
这里，第1选择开关元件101～104和第3选择开关元件501～504中，第1选择开关元件101和第3选择开关元件501、第1选择开关元件102和第3选择开关元件502、第1选择开关元件103和第3选择开关元件503、以及第1选择开关元件104和第3选择开关元件504分别成对构成。同样，第2选择开关元件111～114和第4选择开关元件511～514中，第2选择开关元件111和第4选择开关元件511、第2选择开关元件112和第4选择开关元件512、第2选择开关元件113和第4选择开关元件513、以及第2选择开关元件114和第4选择开关元件514分别成对构成。
通过第1位线选择信号BLs_f0和第3位线选择信号BLns_f0进行控制，以使得当第1选择开关元件101～104或第3选择开关元件501～504中的一个被连接（导通）时，成对的第3选择开关元件501～504或第1选择开关元件101～104非连接（截止）。
同样，通过第2位线选择信号BLs_s0和第4位线选择信号BLns_s0进行控制，以使得当第2选择开关元件111～114或第4选择开关元件511～514中的一个被连接（导通）时，成对的第4选择开关元件511～514或第2选择开关元件111～114非连接（截止）。
通过上述第1至第4选择开关元件的控制，控制为，在各基本阵列面中，在将偶数层或奇数层的位线中的一方与对应的全局位线GBL000～GBL003进行了连接的情况下，偶数层或奇数层的位线中的另一方的位线与非选择位线用全局位线GBL_NS连接。
根据这样的选择开关元件的结构，当着眼于在Y方向上邻接的2个基本阵列面时，进行以下控制。
即，在作为邻接的2个基本阵列面中的一个的第1基本阵列面中，第1基本阵列面内的第1通孔群121～124，经由与该第1基本阵列面对应的第1选择开关元件101～104被连接到与该第1基本阵列面对应的全局位线GBL000～GBL003，或者经由与该第1基本阵列面对应的第3选择开关元件501～504被连接到非选择位线用全局位线GBL_NS，并且，第1基本阵列面内的第2通孔群131～134，经由与该第1基本阵列面对应的第2选择开关元件111～114被连接到与该第1基本阵列面对应的全局位线GBL000～GBL003，或者经由与该第1基本阵列面对应的第4选择开关元件511～514被连接到非选择位线用全局位线GBL_NS。
另一方面，在作为邻接的2个基本阵列面中的一个的第2基本阵列面中，第2基本阵列面内的第2通孔群131～134，经由与该第2基本阵列面对应的第1选择开关元件101～104被连接到与该第2基本阵列面对应的全局位线GBL000～GBL003，或者经由与该第1基本阵列面对应的第3选择开关元件501～504被连接到非选择位线用全局位线GBL_NS，并且，第2基本阵列面内的第1通孔群121～124，经由与该第2基本阵列面对应的第2选择开关元件111～114被连接到与该第2基本阵列面对应的全局位线GBL000～GBL003，或者经由与该第2基本阵列面对应的第4选择开关元件511～514被连接到非选择位线用全局位线GBL_NS。
通过采用这样的结构，与选择位线在Y方向上邻接的非选择位线始终与非选择位线用全局位线GBL_NS连接而使其电位固定，因此，当读出所选择的存储单元时，能够抑制因邻接的非选择位线的电位变动而对读出动作带来的影响，能够实现稳定的读出动作。即，上述的第1基本阵列面内的第1通孔群和在Y方向上与第1基本阵列面邻接的第2基本阵列面内的第2通孔群在Y方向上互邻接接，并且，第1基本阵列面内的第2通孔群和第2基本阵列面内的第1通孔群在Y方向上互邻接接，因此，与所选的位线的位置无关，与选择位线在相同布线层中（即，在Y方向上）邻接的非选择位线被连接到非选择位线用全局位线从而电位被固定。由此，选择位线中的信号不会有根据该选择位线的位置而在动作中产生差异的问题。另外，能够不对读出电路的设计设置余量而以安装工艺中允许的最小间隔来对存储单元阵列的位线和字线进行布线。
此外，通过该结构，本实施方式的电阻变化型非易失性存储装置实现了上述的多层交叉点结构。此外，还实现了利用位线BL和全局位线GBL的层级位线方式。进而，在各基本阵列面0～3中，经由第1通孔群和第2通孔群将各基本阵列面内的偶数层的位线BL和奇数层的位线BL分别共通地连接，从而能够将用于实现层级位线方式的选择开关元件的数量减小到2个。由此，能够实现阵列尺寸小的基本阵列面群，而不会增大布图面积。此外，为了将偶数层的位线BL和奇数层的位线BL与非选择位线用全局位线GBL_NS连接，通过进一步设置第3选择开关元件501～504和第4选择开关元件511～514这2个选择开关元件，能够在位线的非选择时利用非选择位线用全局位线GBL_NS来固定电位。
（第2实施方式）
图7是表示第2实施方式的电阻变化型非易失性存储装置中的基本阵列面群100的结构的电路图。基本阵列面0～4的存储单元阵列部分的结构与图6的情形相同。图7中，将第1选择开关元件101～104和第2选择开关元件111～114由n型MOS晶体管构成。
并且，对应于多个基本阵列面0～3的整体而沿Y方向延伸形成有一条非选择位线用全局位线GBL_NS。此外，按每个基本阵列面0～3，分别设有第3选择开关元件501～504和第4选择开关元件511～514。图7中，设第3选择开关元件501～504和第4选择开关元件511～514分别由p型MOS晶体管构成。这里，作为第3选择开关元件、第4选择开关元件而使用p型MOS晶体管是因为，为了固定非选择位线而驱动能力可以较小，从而能够使用在相同栅极宽度的情况下驱动能力比n型MOS晶体管小的p型MOS晶体管。另外，非选择位线用全局位线GBL_NS是本发明的“非选择位线用全局位线”的一例。
第1选择开关元件101～104中，将它们的栅极共通连接，并分别根据向栅极供给的第1位线选择信号BLs_f0，来切换控制该基本阵列面的（对应的）全局位线GBL000～GBL003与该基本阵列面的通孔群121、132、123和134之间的电连接/非电连接。第2选择开关元件111～114中，将它们的栅极共通连接，并分别根据向栅极供给的第2位线选择信号BLs_s0，来切换控制该基本阵列面的（对应的）全局位线GBL000～GBL003与该基本阵列面的通孔群131、122、133和124之间的电连接/非电连接。
第3选择开关元件501～504由p型MOS晶体管构成，根据第3位线选择信号（这里是第1位线选择信号BLs_f0），来切换控制非选择位线用全局位线GBL_NS与基本阵列面0～3的通孔群121、132、123、134之间的电连接/非电连接。即，通过第1位线选择信号BLs_f0，控制第1选择开关元件101～104，以使得与基本阵列面0～3对应的全局位线GBL000～GBL003与基本阵列面0～3的通孔群121、132、123、134分别成为非电连接，同时，控制第3选择开关元件501～504，以使得将非选择位线用全局位线GBL_NS和基本阵列面0～3的通孔群121、132、123、134分别连接。这样，本实施方式中，第1位线选择信号BLs_f0不仅是共通地控制第1选择开关元件101～104的电连接和非电连接的第1位线选择信号，而且是共通地控制第3选择开关元件501～504的电连接和非电连接的第3位线选择信号。换言之，第1位线选择信号BLs_f0和第3位线选择信号是用一信号。
第4选择开关元件511～514由p型MOS晶体管构成，根据第4位线选择信号（这里是第2位线选择信号BLs_s0），来切换控制非选择位线用全局位线GBL_NS与基本阵列面0～3的通孔群131、122、133、124之间的电连接/非电连接。即，通过第2位线选择信号BLs_s0，控制第2选择开关元件111～114，以使得与该基本阵列面0～3对应的全局位线GBL000～GBL003与基本阵列面0～3的通孔群131、122、133、124成为非电连接，同时，控制第4选择开关元件511～514，以使得非选择位线用全局位线GBL_NS与该基本阵列面0～3的通孔群131、122、133、124连接。这样，本实施方式中，第2位线选择信号BLs_s0不仅是共通地控制第2选择开关元件111～114的电连接和非电连接的第2位线选择信号，而且是共通地控制第4选择开关元件511～514的电连接和非电连接的第4位线选择信号。换言之，第2位线选择信号BLs_s0和第4位线选择信号是同一信号。
通过该结构，本实施方式的电阻变化型非易失性存储装置实现了上述的多层交叉点结构。此外，还实现了使用了位线BL和全局位线GBL的层级位线方式。并且，各基本阵列面0～3中，经由第1通孔群和第2通孔群分别共通地连接各基本阵列面内的偶数层的位线BL和奇数层的位线BL，从而能够将用于实现层级位线方式的选择开关元件的数量减少到2个。由此，能够实现阵列尺寸小的基本阵列面群，而不会增大布图面积。此外，为了将偶数层的位线BL和奇数层的位线BL与非选择位线用全局位线GBL_NS连接，还需要第3选择开关元件501～504和第4选择开关元件511～514这2个选择开关元件，但这些第3选择开关元件501～504和第4选择开关元件511～514的栅极能够分别与第1选择开关元件101～104的栅极和第2选择开关元件111～114的栅极共通，所以栅极的布线容易（简化）。因此，能够以较少的布图面积的增加来实现用于固定非选择位线的电路。
此外，该结构中，在基本阵列面0中，偶数层的位线BL_e0经由第1通孔群121而与第1选择开关元件101和第3选择开关元件501连接，奇数层的位线BL_o0经由第2通孔群131而与第2选择开关元件111和第4选择开关元件511连接。另一方面，在相对于基本阵列面0在Y方向上邻接的基本阵列面1中，偶数层的位线BL_e1经由第1通孔群122而与第2选择开关元件112和第4选择开关元件512连接，奇数层的位线BL_o1经由第2通孔群132而与第1选择开关元件102和第3选择开关元件502连接。
此外，基本阵列面群100内的各基本阵列面内的第1选择开关元件101～104和第3选择开关元件501～504中，它们的栅极与第1位线选择信号BLs_f0共通地连接，通过向各个选择开关元件的栅极供给的第1位线选择信号BLs_f0，控制各个选择开关元件的电连接（导通）/非电连接（截止），当选择（导通）第1位线选择信号BLs_f0而将第1选择开关元件101～104控制为连接（导通）时，第3选择开关元件501～504被控制为非连接（截止），当不选择（截止）第1位线选择信号BLs_f0而将第1选择开关元件101～104控制为非连接（截止）时，第3选择开关元件501～504被控制为连接（导通）。同样，第2选择开关元件111～114和第4选择开关元件501～504中，它们的栅极与第2位线选择信号BLs_s0共通地连接，通过向各个选择开关元件的栅极供给的第2位线选择信号BLs_s0，控制各个选择开关元件的电连接（导通）/非电连接（截止），当选择（导通）第2位线选择信号BLs_s0而将第2选择开关元件111～114连接（导通）时，第4选择开关元件501～504被控制为非连接（截止），当不选择（截止）第2位线选择信号BLs_s0而将第2选择开关元件111～114控制为非连接（截止）时，第4选择开关元件501～504被控制为连接（导通）。
此外，在本实施例的动作时，第1位线选择信号BLs_f0和第2位线选择信号BLs_s0被控制为，在选择了一个时另一个成为非选择。
由此，若选择第1位线选择信号BLs_f0，则在基本阵列面0中，偶数层的位线BL_e0经由第1通孔群121和第1选择开关元件101而与全局位线GBL000连接，奇数层的位线BL_o0经由第2通孔群131和第4选择开关元件511而与非选择位线用全局位线GBL_NS连接，基本阵列面1中，奇数层的位线BL_o1经由第2通孔群132和第1选择开关元件112而与全局位线GBL001连接，偶数层的位线BL_e1经由第1通孔群122和第3选择开关元件502而与非选择位线用全局位线GBL_NS连接。基本阵列面2与基本阵列面0相同，基本阵列面3与基本阵列面1相同。
即，在该结构中，具有以下特征，即：当选择某个基本阵列面群100的第1位线选择信号BLs_f0、且在某个基本阵列面中将偶数层的位线与全局位线连接时，在Y方向上与该基本阵列面邻接的2个基本阵列面中，偶数层的位线与全局位线成为非电连接，并且与非选择位线用全局位线GBL_NS连接。另外，对于奇数层的位线，与前述相同的关系也成立，并且，该关系始终成立而与所选择的基本阵列面的位置无关。
通过这种结构，第1基本阵列面0～3内的第1通孔群（121、122、123、124）内的1个、和在Y方向上与第1基本阵列面0～3邻接的第2基本阵列面0～3内的第2通孔群（131、132、133、134）内的1个在Y方向上互邻接接（例如，121和132），并且，第1基本阵列面0～3内的第2通孔群（131、132、133、134）内的1个、和第2基本阵列面0～3内的第1通孔群（121、122、123、124）内的1个在Y方向上互邻接接（例如131和122），因此，与选择的位线的位置无关，在与选择位线相同的Z方向的布线层中，在Y方向上邻接的非选择的位线与非选择位线用全局位线连接从而电位被固定。由此，选择位线中的信号不会有根据该选择位线的位置而在动作中产生差异的问题。另外，可以不对读出电路的设计设置余量，而以安装工艺中允许的最小间隔来对存储单元阵列的位线和字线进行布线。
另外，本实施方式中，第1选择开关元件101～104和第2选择开关元件111～114由n型MOS晶体管构成，第3选择开关元件501～504和第4选择开关元件511～514由p型MOS晶体管构成，但本发明的电阻变化型非易失性存储装置并不限于这种结构。也可以是，第1选择开关元件101～104和第3选择开关元件501～504分别由n型MOS晶体管和p型MOS晶体管的一方和另一方构成，第2选择开关元件111～114和第4选择开关元件511～514分别由n型MOS晶体管和p型MOS晶体管的一方和另一方构成。
＜与周边电路的连接关系＞
图8是表示图7的第二实施方式所示的基本阵列面群100及其周边电路之间的连接关系的电路图。图8中，全局位线解码器/驱动器202对全局位线GBL和非选择位线用全局位线GBL_NS进行驱动控制。即，全局位线解码器/驱动器202进行如下操作：选择多个全局位线中的至少一个，并对所选出的至少一个全局位线施加读出用电压，以及对非选择位线用全局位线GBL_NS进行驱动。子位线选择电路203根据地址信号A0～Ax，来控制第1位线选择信号BLs_f0和第2位线选择信号BLs_s0。另外，图8的结构还可以在第一实施方式中适用。该情况下，第1实施方式中，子位线选择电路203还进一步控制第3位线选择信号BLns_f0和第4位线选择信号BLns_s0。字线解码器/驱动器201驱动控制各字线WL。
图9是表示电阻变化型非易失性存储装置的主要部分300的电路图。如图9所示，在实际的装置中，配置多个（图7中在纵向是n+1个）图7所示的基本阵列面群100来构成模块，并配置多个模块来构成存储单元阵列200。在各模块内，全局位线和字线是共通的。在图9的例子中，配置了（n＋1）×16个基本阵列面群100。字线解码器/驱动器201驱动控制各字线WL，全局位线解码器/驱动器202驱动控制各全局位线GBL和非选择位线用全局位线GBL_NS。子位线选择电路203根据地址信号A0～Ax，来控制针对各基本阵列面群100的第1控制信号BLs_f0～BLs_fn和第2控制信号BLs_s0～BLs_sn。另外，图9的结构还可以在第1实施方式中适用。该情况下，在第1实施方式中，子位线选择电路203还控制第3位线选择信号BLns_f0和第4位线选择信号BLns_s0。
此外，图9中，对各模块分别设置非选择位线用全局位线GBL_NS，但也可以在多个模块中共通地设置。
＜电阻变化型非易失性存储装置＞
图10是表示电阻变化型非易失性存储装置500的整体结构的电路图。图10中，主要部分300相当于图9所示的结构。
图10中，地址输入电路211在擦除（高电阻化）周期（cycle）、写入(低电阻化)周期或读出周期间，暂时锁存（latch）来自外部的地址信号，将锁存后的地址信号输出到子位线选择电路203、全局位线解码器/驱动器202以及字线解码器/驱动器201。控制电路212接收多个输入信号，将表示擦除周期、写入周期、读出周期以及准备（stand by）时的状态的信号，分别作为相应的信号输出到子位线选择电路203、全局位线解码器/驱动器202、字线解码器/驱动器201、写入电路214和数据输入输出电路215。此外，控制电路212将擦除周期、写入周期及读出周期时的擦除、写入或读出脉冲生成触发信号输出到脉冲生成电路213。脉冲生成电路213在任意的期间（tp_E、tp_Ｗ、或tp_R的期间）生成擦除周期、写入周期及读出周期内的各擦除、写入、或读出时间脉冲，输出到全局位线解码器/驱动器202和字线解码器/驱动器201。
＜本发明的电阻变化型非易失性存储装置500的动作＞
图11、图12A和图12B是图7所示的第2实施方式所示的基本阵列面群的动作定时图。存储器的动作大致分为4种，即图11所示的写入周期、擦除周期、准备、以及图12A和图12B所示的读出周期。以下所示的动作还可以在第1实施方式中同样地加以说明。第1实施方式中，当将选择电压Vsel施加到第1位线选择信号BLs_f0、第2位线选择信号BLs_s0中所选出的一个时，进一步向第3位线选择信号BLns_f0和第4位线选择信号BLns_s0分别施加与第2位线选择信号BLs_s0和第1位线选择信号BLs_f0同样的信号。
首先，说明写入周期。图11中，作为写入动作的一例，示出了向与位线BL_e2和字线WL00000连接的存储单元进行写入(低电阻化)的情况。在写入周期中，所选择的存储单元的电阻变化型元件从高电阻状态变为低电阻状态。首先，向所选择的全局位线（图11中是GBL002）和所选择的字线（图11中是WL00000）施加预充电（precharge）电压Vp。不向除此之外的非选择全局位线、非选择位线用全局位线GBL_NS、非选择字线施加预充电电压。此外，向第1位线选择信号BLs_f0、第2位线选择信号BLs_s0之中被选择的一个（图11中是BLs_f0）施加选择电压Ｖsel，将选择位线（图11中是BL_e2）预充电到预充电电压Vp。非选择全局位线、非选择位线、非选择字线利用从选择位线、选择字线经过存储单元的潜行电流，被预充电到预充电电压Vp。
接着，向选择全局位线GBL002施加写入电压Vw，从而向选择位线BL_e2施加写入电压Vw。一并向选择字线WL00000施加0Ｖ，向与选择位线BL_e2和选择字线WL00000连接的存储单元施加写入电压Vw，从而进行向存储单元的写入。此时，非选择位线变化为由选择位线BL_e2的电压Vw和选择字线WL00000的电压0Ｖ决定的、比0Ｖ高且比Vw低的稳定电压Vwnb，非选择字线变化为同样比0Ｖ高且比Vw低的稳定电压Vwnw，所以向非选择的存储单元仅施加比写入电压Vw小的电压。
接着，说明擦除周期。图11中，作为擦除动作的一例，示出了将与位线BL_e2和字线WL00000连接的存储单元擦除（高电阻化）的情况。擦除周期中，基本动作与写入周期相同，不同点在于，对所选择的存储单元施加相对于预充电电压Vp逆极性的电压Ｖe。首先，向所选择的全局位线（图11中是GBL002）和所选择的字线（图11中是WL00000）施加预充电电压Vp。不向除此之外的非选择全局位线、非选择位线用全局位线GBL_NS、非选择字线施加预充电电压。此外，向第1位线选择信号BLs_f0、第2位线选择信号BLs_s0之中被选择的一个（图11中是BLs_f0）施加选择电压Ｖsel，将选择位线（图11中是BL_e2）预充电到预充电电压Vp。非选择全局位线、非选择位线、非选择字线利用从选择位线、选择字线经过存储单元的潜行电流，被预充电到预充电电压Vp。
接着，向选择字线WL00000施加擦除电压Ｖe。一并向选择全局位线施加0Ｖ，从而向选择位线BL_e2施加0V，向与选择位线BL_e2和选择字线WL00000连接的存储单元施加擦除电压Ｖe，由此进行存储单元的擦除。此时，非选择位线变化为由选择字线WL00000的电压Ｖe和选择位线BL_e2的电压0Ｖ决定的、比0Ｖ高比Ｖe低的稳定电压Ｖenb，非选择字线同样变化为比0Ｖ高且比Ｖe低的稳定电压Ｖenw，所以向非选择的存储单元仅施加比擦除电压Ｖe小的电压。
接着，说明读出周期。图12A中，作为读出动作的一例，示出了将与位线BL_e2和字线WL00000连接的存储单元读出的情况。读出周期中，首先，向选择全局位线（图12A中是GBL002）施加预充电电压VPR_GBL，向除此之外的非选择全局位线施加预充电电压VPR_NGBL。
向非选择位线用全局位线GBL_NS施加预充电电压VPR_NGBL。此外，向第1位线选择信号BLs_f0、第2位线选择信号BLs_s0之中被选择的一个（图12A中是BLs_f0）施加选择电压（图12A中是Vsel），向除此之外的非选择的位线选择信号施加非选择电压（图12A中是0V）。在非选择的基本阵列面群中，向第1和第2位线选择信号施加非选择电压。不向选择字线（图12A中是WL00000）、非选择字线施加电压。根据以上的电压施加，通过选择全局位线GBL002，将选择位线（图12A中是BL_e2）预充电到预充电电压VPR_SBL，通过非选择全局位线、非选择位线用全局位线GBL_NS，将非选择位线预充电到预充电电压VPR_NSBL。此外，从选择位线、非选择位线经由存储单元，将选择字线、非选择字线预充电到VPR_WL。
这里，可以通过选择全局位线和非选择全局位线、或仅通过选择全局位线进行预充电，但如前所述地通过使用选择全局位线、非选择全局位线、非选择位线用全局位线GBL_NS进行预充电，能够高速进行预充电。即，控制电路212，当从基本阵列面内的存储单元进行读出动作时，可以控制全局位线解码器/驱动器202，以使得经由非选择位线用全局位线GBL_NS向基本阵列面的位线施加预充电电压。
接着，停止向选择全局位线GBL002的电压施加，使选择字线WL00000的电压从VPR_WL变为0V。不向除此之外的非选择字线施加电压。向非选择位线用全局位线GBL_NS继续施加VPR_NGBL。由此，向所选择的存储单元施加读出电压VPR_SBL，根据存储单元的电阻变化型元件的电阻值，将选择位线BL_e2、选择全局位线GBL002中蓄积的电荷放电。通过用图10的读出电路216检测该选择全局位线GBL002的电位成为判定电压VREF为止的时间ΔtRD，对存储单元是处于低电阻状态还是处于高电阻状态进行判定。
这里，通过使选择字线WL00000从VPR_WL变化为0Ｖ，从而非选择位线、非选择字线分别从VPR_NSBL、VPR_WL向由选择位线BL_e2、选择字线WL00000的电压决定的稳定电压变化。
此时，与选择位线BL_e2在同一层中（即，在Y方向上）邻接的非选择位线为位线BL_e1和BL_e3，但由于这两个非选择位线BL_e1、BL_e3通过第2位线选择信号BLs_s0而与非选择位线用全局位线GBL_NS连接，所以不从预充电电压VPR_NSBL变化，对选择位线的信号动作不产生影响。
另外，在前述内容中，向非选择位线用全局位线GBL_NS持续施加VPR_NGBL，但由于非选择位线用全局位线GBL_NS的布线电容通常较大，因此，即使设为浮置状态、电压也几乎不变化的情况较多。这种情况下，不驱动非选择位线用全局位线GBL_NS而将其设为浮置状态，从而能够减少电流消耗。即，也可以是，在从基本阵列面内的存储单元进行读出动作时，控制电路212控制全局位线解码器/驱动器202，使得非选择位线用全局位线GBL_NS为浮置状态。
此外，图12B中，作为读出动作的另一例，示出了读出与位线BL_e3和字线WL00000连接的存储单元的情况。设电阻变化型元件的电阻值与连接于上述位线BL_e2及字线WL00000的存储单元相同。读出周期中，首先向选择全局位线（图12B中的GBL003）施加预充电电压VPR_GBL，向除此之外的非选择全局位线施加预充电电压VPR_NGBL。向非选择位线用全局位线GBL_NS施加预充电电压VPR_NGBL。此外，向第1位线选择信号BLs_f0、第2位线选择信号BLs_s0之中被选择的一个（图12Ｂ中是BLs_s0）施加选择电压（图12Ｂ中是Vsel），向除此之外的非选择的位线选择信号施加非选择电压（图12B中是0V）。不向选择字线（图12B中是WL00000）、非选择字线施加电压。根据以上的电压施加，通过全局位线GBL003，将选择位线（图12Ｂ中是BL_e3）预充电到预充电电压VPR_SBL，通过非选择全局位线、非选择位线用全局位线GBL_NS，将非选择位线预充电到预充电电压VPR_NSBL。此外，从选择位线、非选择位线经由存储单元，将选择字线、非选择字线预充电到VPR_WL。
另外，可以通过选择全局位线和非选择全局位线、或仅通过选择全局位线进行预充电，这与读出与非选择位线BL_e2和选择字线WL00000连接的存储单元的情况相同。
接着，停止向选择全局位线GBL003的电压施加，使选择字线WL00000的电压从VPR_WL变为0V。不向除此之外的非选择字线施加电压。向非选择位线用全局位线GBL_NS继续施加VPR_NGBL。由此，向所选出的存储单元施加读出电压VPR_SBL，通过存储单元将选择位线BL_e3、选择全局位线GBL003中蓄积的电荷放电。由图10的读出电路216检测该选择全局位线GBL003的电位达到判定电压VREF为止的时间ΔtRD，从而判定存储单元是处于低电阻状态还是处于高电阻状态。
这里，通过使选择字线WL00000从VPR_WL变为0V，从而非选择位线、非选择字线分别从VPR_NSBL和VPR_WL向由选择位线BL_e3、选择字线WL00000各自的电压决定的稳定电压变化。
此时，与选择位线BL_e3在同一层中（即、在Y方向上）邻接的非选择位线为位线BL_e2和BL_e4，但由于这两个非选择位线BL_e2、BL_e4分别通过位线选择信号BLs_f0、BLs_f1而与非选择位线用全局位线GBL_NS连接，所以不从预充电电压VPR_NSBL变化。
即，与读出和选择位线BL_e2及选择字线WL00000连接的存储单元的情况相同，与选择位线邻接的非选择位线不从预充电电压VPR_NSBL变化，不对选择位线中的信号动作产生影响，所以，若选择存储单元的电阻变化型元件的电阻值相同，则全局位线的电位成为判定电压VREF为止的时间ΔtRD与读出和选择位线BL_e2及选择字线WL00000连接的存储单元的情况大致为相同的值。
另一方面，考虑存储单元阵列为现有例的专利文献6、即图25所示的结构的情况。
图26A中，作为读出动作的一例，示出了读出与位线BL_e2及字线WL00000连接的存储单元的情况。在读出周期中，首先向选择全局位线（图26A中是GBL002）施加预充电电压VPR_GBL。向除此之外的非选择全局位线施加电压或不施加电压都可以。此外，向偶数层选择信号BLs_e0和奇数层选择信号BLs_o0之中被选择的一个（图26A中是BLs_e0）施加选择电压Vsel，向除此之外的非选择的层选择信号施加非选择电压（图26A中是0V）。不向选择字线（图26A中是WL00000）、非选择字线施加电压。根据以上的电压施加，通过全局位线GBL002，将选择位线（图26A中是BL_e2）预充电到预充电电压VPR_SBL，从选择位线BL_e2经由存储单元，将选择字线WL00000、非选择字线预充电到VPR_WL，从选择、非选择字线经由存储单元，将非选择位线预充电到VPR_NSBL。
接着，停止对选择全局位线GBL002的电压施加，使选择字线WL00000的电压从VPR_WL变为0V。不向除此之外的非选择字线施加电压。由此，向所选出的存储单元施加读出电压VPR_SBL，根据存储单元的电阻变化型元件的电阻值，将选择位线BL_e2和选择全局位线GBL002所蓄积的电荷放电。通过由图10的读出电路216检测该选择全局位线GBL002的电位成为判定电压VREF为止的时间ΔtRD，从而判定存储单元是处于低电阻状态还是处于高电阻状态。
这里，通过使选择字线WL00000从VPR_WL变为0V，使非选择位线和非选择字线分别从VPR_NSBL、VPR_WL向由选择位线BL_e2和选择字线WL00000的电压决定的稳定电压变化。
此时，如图25所示，与选择位线BL_e2在同一层（即，在Y方向上）邻接的非选择位线是BL_e1和BL_e3。这两个非选择位线BL_e1和BL_e3通过偶数层选择信号BLs_e0分别与全局位线GBL001和GBL003连接，但由于全局位线的布线的负载能力大，所以两个非选择位线BL_e1和BL_e3的信号以较慢的速度向上述稳定电压变化。该邻接的非选择位线BL_e1和BL_e3的电压变化分别经由与选择位线BL_e2邻接的非选择位线BL_e1和BL_e3之间的布线间电容向选择位线BL_e2传递，所以与图12A的情况相比，选择位线BL_e2的信号的变化速度变快。
此外，图26B中，示出了存储单元阵列是现有例的结构的情况下的读出动作的另一例，即读出与位线BL_e3和字线WL00000连接的存储单元的情况。设电阻变化型元件的电阻值与上述连接于位线BL_e2和字线WL00000的存储单元相同。在读出周期中，首先向选择全局位线（图26B中是GBL003）施加预充电电压VPR_GBL。向除此之外的非选择全局位线施加或不施加电压都可以。此外，向偶数层选择信号BLs_e0和奇数层选择信号BLs_o0之中被选择的一个（图26B中是BLs_e0）施加选择电压Vsel，向除此之外的非选择的层选择信号施加非选择电压（图26B中是0V）。不向选择字线（图26B中是WL00000）、非选择字线施加电压。根据以上的电压施加，通过全局位线GBL003，将选择位线（图26B中是BL_e3）预充电到预充电电压VPR_SBL，从选择位线BL_e3经由存储单元，将选择字线WL00000、非选择字线预充电到VPR_WL，从选择、非选择字线经由存储单元，将非选择位线预充电到VPR_NSBL。
在预充电结束后，停止向选择全局位线GBL003的电压施加，使选择字线WL00000的电压从VPR_WL变到0V。不向除此之外的非选择字线施加电压。由此，向所选出的存储单元施加读出电压VPR_SBL，通过存储单元将选择位线BL_e3和选择全局位线GBL003所蓄积的电荷放电。通过由图10的读出电路216检测该选择全局位线GBL003的电位成为判定电压VREF为止的时间ΔtRD，从而判定存储单元是低电阻状态还是高电阻状态。
这里，由于选择字线WL00000从VPR_WL变为0V，从而非选择位线和非选择字线分别从VPR_NSBL和VPR_WL向由选择位线BL_e3和选择字线WL00000的电压决定的稳定电压变化。
此时，如图25所示，与选择位线BL_e3在相同的层中（即，在Y方向）邻接的非选择位线为位线BL_e2和BL_e4。该非选择位线BL_e2通过偶数层选择信号BLs_e0与全局位线连接，布线的负载能力大，所以与图26A的情况相同，非选择位线BL_e2的信号以较慢的速度向上述稳定电压变化。另一方面，非选择位线BL_e4通过层选择信号BLs_e1（由于偶数层选择开关元件405是非连接状态）被从全局位线切断，布线的负载能力小，所以非选择位线BL_e4的信号迅速向上述稳定电压变化。该邻接的非选择位线的变化经由选择位线和邻接的非选择位线之间的布线间电容向选择位线传递，但由于在一个邻接非选择位线BL_e2中信号变化的速度快、在另一个邻接非选择位线BL_e4中信号变化的速度慢，所以选择位线BL_e3的信号变化速度比图26A的情况进一步加快。
即，邻接非选择位线BL_e2的信号的变化速度慢，邻接非选择位线BL_e4的信号的变化速度快，而如上所述，在读出与位线BL_e2和字线WL00000连接的存储单元的情况下，邻接非选择位线BL_e1、BL_e3的变化都较慢。因此，即使选择存储单元的电阻变化型元件的电阻值相同，全局位线的电位成为判定电压VREF为止的时间ΔtRD也比读出与位线BL_e2及字线WL00000连接的存储单元的情况快，在判定时间上产生偏差。
如上所述，在存储单元阵列是现有例的结构的情况下，即使存储单元的电阻变化型元件的电阻值相同，也根据读出的存储单元的位置而在读出时间上产生偏差，而在存储单元阵列是本实施方式的结构的情况下，具有读出时间不会因读出的存储单元的位置而产生偏差这样的特征。
（从不邻接的基本阵列面同时读出）
以上，说明了在读出周期中从基本阵列面群100内的1个基本阵列面仅读出1个存储单元的情况。即，示出了仅选择一条全局位线来进行读出动作的情况，但在图7所示的基本阵列面群的电路结构中，具有与基本阵列面群中含有的基本阵列面的数量对应的全局位线。由于在基本阵列面群内字线是共通的，所以在读出周期中，通过同时选择这些多个全局位线，能够同时读出多个基本阵列面上的同一字线所连接的存储单元。
但是，在同时选择基本阵列面群内的任意的多个基本阵列面内的存储单元的情况下，会产生以下三种情况，即：相对于各选择位线而在Y方向的两侧邻接的位线中，双方都是非选择位线的情况，一个是选择位线另一个是非选择位线的情况、或双方都是选择位线的情况。因此，与上述图25、图26A和图26B中说明的现有的电路结构的情况相同，根据选择的存储单元（位线）的位置，在Y方向上的邻接线中的信号变动不同，所以有读出速度偏差的问题。
该问题能够通过在读出某个基本阵列面内的比特的情况下、同时读出不与该基本阵列面在Y方向的两侧邻接的基本阵列面内的比特而得到解决。例如，在图7的电路结构的情况下，在控制电路212的控制下，全局位线解码器/驱动器202在选择基本阵列面0内的存储单元时，同时选择基本阵列面2内的存储单元即可，在选择基本阵列面1内的存储单元时，同时选择基本阵列面3内的存储单元即可。即，可以设置这样一种读出控制电路，使得在从第1基本阵列面内的存储单元进行读出动作时，不从邻接的第2基本阵列面内的存储单元同时进行读出动作，换言之，在从第1基本阵列面内的存储单元进行读出动作时，还从与第1基本阵列面在Y方向上不邻接的第3基本阵列面内的存储单元同时进行读出动作。这样的读出控制电路通过控制电路212和全局位线解码器/驱动器202来实现。
图13示出了图7的电路结构下的同时读出动作的一例、即同时读出与选择位线BL_e1和选择字线WL00000连接的存储单元、以及与选择位线BL_e3和选择字线WL00000连接的存储单元的情况。动作的概要与图12B的情况相同，但不同点在于，全局位线解码器/驱动器202除了全局位线GBL003之外，还能够同时选择全局位线GBL001。此时，与作为选择位线之一的BL_e1在Y方向邻接的非选择位线为位线BL_e0和BL_e2，而这两个非选择位线BL_e0和BL_e2通过位线选择信号BL_f0而与非选择位线用全局位线GBL_NS连接。另一方面，与作为另一个选择位线的BL_e3在Y方向邻接的非选择位线为位线BL_e2和BL_e4，而这两个非选择位线BL_e2和BL_e4也分别通过位线选择信号BL_f0和BL_f1而与非选择位线用全局位线GBL_NS连接。由此，对于选择位线BL_e1和BL_e3双方而言，在Y方向上邻接的非选择位线都与非选择位线用全局位线GBL_NS连接，所以与图12A和图12B的情况同样，若选择存储单元的电阻变化型元件的电阻值相同，则全局位线的电位成为判定电压VREF为止的时间ΔtRD对于两者大致为相同的值。
另外，对于同时读出与位线BL_e0和字线WL00000连接的存储单元和与位线BL_e2和字线WL00000连接的存储单元的情况、以及同时读出与位线BL_e0和字线WL00000连接的存储单元和与位线BL_e3和字线WL00000连接的存储单元的情况也同样，与选择位线在Y方向邻接的非选择位线全部与非选择位线用全局位线GBL_NS连接。因此，对于以上三种情况，若选择存储单元的电阻变化型元件的电阻值相同，则全局位线的电位成为判定电压VREF为止的时间ΔtRD在三种情况下大致为相同的值。
以上，说明了一种方式，即，在读出动作中，经由选择单元将选择全局位线的蓄积电荷放电，由图10的读出电路216检测选择全局位线GBL002的电位达到判定电压VREF为止的时间ΔtRD，从而判定存储单元是处于低电阻状态还是高电阻状态，但读出方法并不限于上述方式。例如，也可以是，在读出电路216内设置读出放大器（sense amplifier）电路，将选择全局位线与读出放大器电路连接，将上述的电位变动放大来进行检测。此外，也可以是，采用通常所使用的复制（replica）电路，来生成判定存储单元是低电阻状态还是高电阻状态的时间。
并且，也可以是，在读出电路216内设置负载电流施加电路，从负载电流施加电路向选择全局位线流过一定的负载电流。该情况下，通过设置负载电流量以使得在选择单元为高电阻状态的情况下选择全局位线不放电、而仅在选择单元为低电阻状态的情况下选择全局位线放电，从而通过将一定时间后的选择全局位线的电位与参考电位相比较，来实现电阻状态的判定。另外，上述负载电流量也可以采用通常所使用的复制电路来生成。无论在何种读出方法中，在读出动作时，都能够通过将与所选择的位线邻接的非选择位线连接到非选择位线用全局位线GBL NS来进行稳定的读出。
＜基本阵列面群的物理结构（布图）＞
图14、图15是表示第2实施方式的基本阵列面群的物理结构的一实施方式的图。图14是平面图，图15分别是基本阵列面0和2及基本阵列面1和3的截面图。图14中，左右方向是位线BL延伸的X方向，上下方向是字线WL延伸的Y方向，与纸面正交的方向为Z方向。图15中，左右方向是位线BL延伸的X方向，上下方向是Z方向，与纸面正交的方向是字线WL延伸的Y方向。
图14、图15所示的物理结构中，在基板3上形成有配置了多个存储单元MC的基本阵列面群。并且，全局位线GBL0～GBL3、非选择位线用全局位线GBL_NS在最下层的位线BL的更下层（第1布线166的层）中在Y方向上延伸而形成。此外，第1、第2选择开关元件由n型MOSFET构成，第3、第4选择开关元件由p型MOSFET构成，由全局位线GBL0～GBL3、非选择位线用全局位线GBL_NS的更下方的在基板3上形成的扩散层106a、106b和栅极107构成。另外，在第1实施方式中，第1、第2、第3和第4选择开关元件也可以全部由n型MOSFET或p型MOSFET构成。全局位线GBL0～GBL3和扩散层106a、非选择位线用全局位线GBL_NS和扩散层106b经由第1通孔165连接。
此外，各基本阵列面0～3中，偶数层的各位线（这里是两层的量的位线）BL经由在偶数层的位线间进行连接的第1通孔群121～124（包含第1奇数层贯通孔162）而被共通地连接（BL_e0～BL_e3）。同样，奇数层的各位线（这里是2层的量的位线）BL经由在奇数层的位线间进行连接的第2通孔群131～134（第2偶数层贯通孔163）而被共通地连接（BL_o0～BL_o3）。并且，被共通地连接的偶数层的位线BL_e0～BL_e3分别经由第3通孔151而与第2布线168连接，被共通地连接的奇数层的位线BL_o0～BL_o3分别经由第1偶数层贯通孔161而与第2布线168连接。
这里，图15（a）表示基本阵列面0和2的截面图，图15（b）表示基本阵列面1和3的截面图。如图15（a）所示那样，在基本阵列面0和2中，将偶数层的位线BL_e0和BL_e2分别与第2布线168连接的第1通孔群121和123分别配置在基本阵列面内的左侧，将奇数层的位线BL_o0和BL_o2分别与第2布线168连接的第2通孔群131、133分别配置在基本阵列面内的右侧。另一方面，如图15（b）所示那样，基本阵列面1和3中，将偶数层的位线BL_e1和BL_e3分别与第2布线168连接的第1通孔群122和124分别配置在基本阵列面内的右侧，将奇数层的位线BL_o1和BL_o3分别与第2布线168连接的第2通孔群132和134分别配置在基本阵列面内的左侧。
图16和图17是按每个层来分解图14、图15所示的物理结构中、第3通孔151和第1偶数层贯通孔161的下层的部分而得到的平面图。图18同样，是按每个层来分解第3通孔151和第1偶数层贯通孔161的上层而得到的平面图。另外，图16是与图15对应的平面图，图17是使非选择位线用全局位线GBL_NS作为所选择的全局位线的屏蔽（shield）线而发挥作用的情况下的变形例的平面图。下面，使用图16～图18，来进一步详细说明本实施方式的基本阵列面群的物理结构。
图16（a）是表示形成了从构成第1、第2、第3和第4选择开关元件的扩散层和栅极到第1通孔165的状态的平面图。如图16（a）所示，图7所示的第1选择开关元件101～104、第2选择开关元件111～114、第3选择开关元件501～504和第4选择开关元件511～514通过由扩散层106a、106b和栅极107（107a和107b）形成的MOSFET构成。此外，构成基本阵列面0的第1选择开关元件101和第2选择开关元件111的MOSFET构成将成为源极或漏极的扩散区域的一个共用的MOSFET对。同样，构成第3选择开关元件501和第4选择开关元件511的MOSFET构成将成为源极或漏极的扩散区域的一个共用的MOSFET对。同样，基本阵列面1的第1选择开关元件102和第2选择开关元件112、基本阵列面2的第1选择开关元件103和第2选择开关元件113、以及基本阵列面3的第1选择开关元件104和第2选择开关元件114也分别构成将扩散区域共用的MOSFET对。同样，基本阵列面1的第3选择开关元件502和第4选择开关元件512、基本阵列面2的第3选择开关元件503和第4选择开关元件513、以及基本阵列面3的第3选择开关元件504和第4选择开关元件514也分别构成将扩散区域共用的MOSFET对。
并且，基本阵列面0和基本阵列面1的第3选择开关元件501与502以及第4选择开关元件511与512在都由p型MOSFET构成的情况下，为了共通地形成阱（well）而邻接配置。同样，基本阵列面2和基本阵列面3的第3选择开关元件503与504以及第4选择开关元件513与514在都由p型MOSFET构成的情况下，为了共通地形成阱而邻接配置。
上述8个MOSFET对以使栅极长度方向在Y方向上一致的方式配置，并且在X方向上排列。另外，MOSFET对的个数与基本阵列面群内的基本阵列面的数量成比例，基本阵列面为n（n是2以上的整数）个时，MOSFET对被排列2×n个。
此外，在8个MOSFET对中，构成第1选择开关元件101～104的MOSFET（这里是n型）的栅极和构成第3选择开关元件501～504的MOSFET（这里是p型）的栅极相互共通地连接而形成第1选择栅极107a，并且，构成第2选择开关元件111～114的MOSFET（这里是n型）的栅极和构成第4选择开关元件511～514的MOSFET（这里是p型）的栅极相互共通地连接而形成第2选择栅极107b。对第1选择栅极107a提供第1位线选择信号BLs_f0，对第2选择栅极107b提供第2位线选择信号BLs_s0。
这里，第3选择开关元件501～504和第4选择开关元件511～514具有能够使非选择位线固定的程度的驱动能力就足够，晶体管的驱动能力可以比第1选择开关元件101～104和第2选择开关元件111～114小。因此，相对于仅设置第1选择开关元件101～104和第2选择开关元件111～114的情况，在追加设置第3选择开关元件501～504和第4选择开关元件511～514的情况下，也能够由栅极宽度小的晶体管来构成，从而能够以较少的面积增加来进行布图配置。
此外，在各MOSFET对中被共用的扩散区域中，分别形成有用于与全局位线GBL0～GBL3、非选择位线用全局位线GBL_NS连接的第1通孔141等。此外，在第1选择开关元件101～104、第3选择开关元件501～504的另一扩散区域中，分别形成有用于与位线BL_e0、BL_o1、BL_e2和BL_o3连接的第1通孔142等，在第2选择开关元件111～114、第4选择开关元件511～514的另一扩散区域中，分别形成有用于与位线BL_o0、BL_e1、BL_o2和BL_e3连接的第1通孔143等。
在图16的（a）中，基本阵列面0～3（基本阵列面群0）在Y方向上排列配置，基本阵列面群0的对应的选择开关群（上述的例子中是16个选择开关）在基本阵列面群0下，以基本阵列面群0的覆盖面积（footprint）以下的形状和大小加以配置。
图16的（b）是表示在图16的（a）的结构上形成了包含全局位线的多个第1布线166和多个第2通孔167后的状态的平面图。如图16的（b）所示，全局位线GBL0～GBL3、非选择位线用全局位线GBL_NS分别在Y方向上延伸，通过第1通孔141等（在共用的扩散区域配置的第1通孔）而与各MOSFET对的被共用的扩散区域连接。此外，设有经由第1通孔142等（在为被共用的扩散区域配置的第1通孔）而与第1选择开关元件101～104和第3选择开关元件501～504的另一扩散区域连接的布线144等。并且，在该布线上形成有用于与位线BL_e0、BL_o1、BL_e2和BL_o3连接的第2通孔167（或通孔145、147等）。并且，设有经由第1通孔143等而与第2选择开关元件111～114、第4选择开关元件511～514的另一扩散区域连接的布线146等。并且，形成有用于将该布线146等与位线BL_o0、BL_e1、BL_o2和BL_e3连接的第2通孔167（通孔147等）。
图16的（c）是表示在图16的（b）的结构上形成了第2布线168与第3通孔151以及第1偶数层贯通孔161后的状态的平面图。将该第2布线168形成于在全局位线GBL及非选择位线用全局位线GBL_NS与基本阵列面群之间设置的布线层。如图16的（c）所示，基本阵列面0和基本阵列面2的第3通孔151与基本阵列面1和基本阵列面3的第1偶数层贯通孔161在多个第2布线168的左端沿Y方向排列配置，基本阵列面0和2的第1偶数层贯通孔161与基本阵列面1和3的第3通孔151在多个第2布线168的右端沿Y方向排列配置。即，基本阵列面0中被共通连接的偶数层的位线BL_e0、基本阵列面1中被共通连接的奇数层的位线BL_o1、基本阵列面2中被共通连接的偶数层的位线BL_e2、以及基本阵列面3中被共通连接的奇数层的位线BL_o3各自的用于共通连接的通孔区域在第2布线168的左端沿Y方向邻接配置，并且，基本阵列面0中被共通连接的奇数层的位线BL_o0、基本阵列面1中被共通连接的偶数层的位线BL_e1、基本阵列面2中被共通连接的奇数层的位线BL_o2、以及基本阵列面3中被共通连接的偶数层的位线BL_e3各自的用于共通连接的通孔区域在第2布线168的右端沿Y方向邻接配置。此外，从图15的截面图可知，被共通连接的位线BL的通孔群，从该布线层的通孔区域相对于基板3在垂直方向延伸。
并且，为了连接第3通孔151与和选择开关元件101、112、103及114、选择开关元件501、512、503及514的另一扩散区域连接的第2通孔145等，设有多个布线148。此外，为了连接第1偶数层贯通孔161与和选择开关元件111、102、113及104、选择开关元件511、502、513及504的另一扩散区域连接的第2通孔147等，设置有多个布线149。由此，通孔151、161分别与对应的第1选择开关元件101～104、第3选择开关元件501～504、第2选择开关元件111～114和第4选择开关元件511～514中的某个的、未被共用的扩散区域连接。
这样，在全局位线和基本阵列面群之间设置布线层，使该布线层的布线介于被共通连接的位线和对应的选择开关元件之间的电连接，从而选择开关元件的配置不受位线接触区域的配置的限制，因此能够进行自由度高的配置及尺寸构成。
另外，对于第3通孔151和第1偶数层贯通孔161以下的层，如图17的（b）所示，可以是，在Y方向上，对于2个邻接的全局位线而言，非选择位线用全局位线GBL_NS以被共用的方式邻接且平行地形成。即，可以是，非选择位线用全局位线GBL_NS与对应于第1基本阵列面0的全局位线GBL0平行且邻接地配置，并且与对应于第2基本阵列面1的全局位线GBL1平行且邻接地配置。这里，非选择位线用全局位线GBL_NS在读出动作时以一定电压进行驱动，布线电容大。因此，通过使用上述布线结构，能够使非选择位线用全局位线GBL_NS作为被选择的全局位线的屏蔽线而发挥作用，能够降低读出动作时的来自其他布线的噪音。
图18的（a）是表示在图16的（c）或图17的（c）的结构上形成的偶数层的位线的平面图。如图18的（a）所示，偶数层的位线BL（BL_e0～BL_e3），经由在Z方向上共通的偶数层的各位线间进行连接的第1通孔群121～124，将上述偶数层的各位线共通连接，并与图16的（c）、图17的（c）所示的第3通孔151连接。另外，在图18的（a）和其他平面图中，存储单元MC用矩形表示，但是实际的工序尺寸是圆形。
这里，在形成偶数层的位线的时刻，不形成奇数层贯通孔（图中虚线的部分），在通孔区域中偶数层的位线间空出基本阵列面间的2倍间隔（图中，是BL_e0和BL_e2之间及BL_e1和BL_e3之间），所以有工艺容易的优点。
图18的（b）是表示在图16的（c）或图17的（c）的结构上形成的字线的平面图。此外，图18的（b）中，用虚线的矩形来表示存储单元MC的1比特的尺寸（间距）。这里，X方向（位线方向）的间距和Y方向（字线方向）的间距相等，但也可以不相等。
图18的（c）是表示在图16的（c）或图17的（c）的结构上形成的奇数层的位线的平面图。如图18的（c）所示，奇数层的位线BL（BL_o0～BL_o3），经由在Z方向上共通的奇数层的各位线间进行连接的第2通孔群131～134，将上述奇数层的各位线共通连接，并与图16的（c）、图17的（c）所示的第1偶数层贯通孔161连接。
此外，在形成奇数层的位线的时刻，不形成偶数层贯通孔（图中虚线的部分），在通孔区域中奇数层的位线间空出基本阵列面间的2倍间隔（图中的BL_o0和BL_o2之间、BL_o1和BL_o3之间），所以有工艺变容易的优点。
另外，第1通孔群121～124和第2通孔群131～134如图19、图20所示，可以通过配置用于将上下的通孔还连接到不与通孔群连接的字线、位线层的孤立的布线图案、并将各布线层间用通孔连接而形成。另外，图19表示图15所示的截面的变形例，图20表示图18所示的平面的变形例。
＜本发明的电阻变化型非易失性存储装置500的特征＞
本申请发明人在考虑多层型的层级位线的结构时，关注以下方面。
作为第1点，考虑如下内容：在读出动作时，构成布线和电路并进行控制，以使得与选择位线在Y方向邻接的非选择位线中的信号的动作始终固定为一定电压而与选择位线的位置无关，从而能够消除读出速度的偏差。
本发明的电阻变化型非易失性存储装置500中，构成位线和位线选择开关并进行控制，以使得在某个基本阵列面中选择偶数层的位线时，在Y方向左右邻接的基本阵列面内的偶数层的位线始终与非选择位线用全局位线GBL_NS连接，在某个基本阵列面中选择奇数层的位线时，在Y方向左右邻接的基本阵列面内的奇数层的位线始终与非选择位线用全局位线GBL_NS连接，由此，使Y方向左右邻接的非选择位线的电位通过非选择位线用全局位线GBL_NS固定，而与选择的位线的位置无关。通过该布线和电路的结构、控制，能够消除由选择位置造成的读出速度的偏差，因此能够以最小间隔来对位线进行布线。
作为第2点，考虑如下的通孔的物理结构，即：在作为层重叠的方向的Z方向上，用单一的通孔（第1奇数层贯通孔162等）将隔着奇数层而邻接的偶数层的位线之间连接，同样用单一的通孔（第2偶数层贯通孔163等）将隔着偶数层而邻接的奇数层的位线之间连接，从而在不与各通孔群连接的字线、位线层中不设置布线层。根据该通孔的物理结构，在形成偶数层的位线的时刻，不形成第1奇数层贯通孔162，在通孔区域中在偶数层的位线间空出基本阵列面间的2倍间隔，所以有工艺变容易的优点。对于奇数层的形成也同样。
（第3实施方式）
在电阻变化型非易失性存储装置中，在写入或擦除动作时，存在需要限制在写入动作或擦除动作时流过存储单元的电流的量的情况。例如，在采用作为本发明的实施例而示出的过渡金属氧化物的电阻变化型元件的情况下，是使电阻变化型元件从高电阻状态变为低电阻状态的情况（写入动作时）。在该情况下，对于图7所示的本发明的实施方式的基本阵列面群的结构，也可以如图21那样，将电流限制电路171～175、181～185设置在第1选择开关元件101～105、第2选择开关元件111～115与全局位线GBL000～GBL003之间即可。
具体而言，通过按每个基本阵列面，在第1选择开关元件101～105和第2选择开关元件111～115之间的连接点与全局位线GBL000～GBL003之间插入由一对n型MOS晶体管171～175和p型MOS晶体管181～185构成的并联电路，来构成电流限制电路。这是因为，在使电阻变化元件的结构全部为相同的结构来构成阵列的情况下，由于用偶数层的位线和奇数层的位线进行写入时在存储单元中流过的电流的方向相反，所以使得在任一层的存储单元中施加写入时的电流限制。在写入动作或擦除动作中，例如通过仅使一对n型MOS晶体管和p型MOS晶体管中的、进行源极跟随动作的一个晶体管导通，从而利用基板偏置效应，导通的晶体管作为电流限制电路进行动作。即，在从存储单元向全局位线流过电流的情况下，仅使p型MOS晶体管导通，另一方面，在从全局位线向存储单元流过电流的情况下，仅使n型MOS晶体管导通，从而在写入动作时能够限制在存储单元中流过的电流。由此，在使电阻变化型元件从高电阻状态向低电阻状态变化时，避免了该电阻变化型元件因过剩电流而电阻过低、之后的动作变得不稳定这样的问题。
另外，在由图6、图7和图21所示的基本阵列面群构成的存储单元阵列中，端部之外的基本阵列面（在图6、图7、图21中例如是基本阵列面1）邻接有2个基本阵列面（在上述例子中是基本阵列面0、2），而端部的基本阵列面（图6、图7、图21中是基本阵列面0）仅邻接有1个（在图6、图7、图21中是基本阵列面1）基本阵列面。由此，仅在访问端部的基本阵列面时，有读出速度与访问其他基本阵列面时不同的担忧，这能够通过在Y方向配置与该基本阵列面0在不是基本阵列面1的一侧邻接的虚拟基本阵列面来解决。该情况下，将上述虚拟基本阵列面的第1选择开关元件、第2选择开关元件都固定为截止状态、将第3选择开关元件、第4选择开关元件都固定为导通状态、并将位线与非选择位线用全局位线GBL_NS连接即可。
＜本发明的电阻变化型非易失性存储装置500的效果＞
接着，对于本发明的电阻变化型非易失性存储装置500具有的存储单元阵列结构，尤其关注读出动作时的选择位线、和在Y方向与选择位线邻接的非选择位线中的信号动作，来说明其效果。
图25所示的现有的存储单元阵列的结构中，根据选择的位线的位置，存在以下两种情况，即：与选择位线同一布线层中（即，在Y方向）在两侧邻接的非选择的位线双方都通过位线选择开关元件（偶数层选择开关元件401～405、奇数层选择开关元件411～415）与全局位线连接，或一个通过位线选择开关元件与全局位线连接、且另一个从全局位线切断。相对于此，在图6和图7所示的本发明的电阻变化型非易失性存储装置500具有的存储单元阵列的结构中，其特征在于，与所选择的位线的位置无关，与选择位线在同一布线层中（即，在Y方向）在两侧邻接的非选择位线双方都通过位线选择开关元件（第3选择开关元件501～505、第4选择开关元件511～515）而与非选择位线用全局位线GBL_NS连接，并被固定为一定电压。
在现有的存储单元阵列的结构中，根据选择的位线的位置，在Y方向两侧邻接的非选择的位线中的信号动作不同，因布线间电容造成的从非选择位线对选择位线的影响发生差别。因此，即使在所选出的存储单元的电阻变化型元件的电阻值相同的情况下，根据所选的位置，选择位线中的信号动作产生差别，读出速度产生偏差。图22A示出了，对于图25所示的基本阵列面群的结构的情况，通过仿真求出对与选择位线BL_e2和选择字线WL00000连接的存储单元进行读出的情况下的非选择位线BL_e1、选择位线BL_e2、非选择位线BL_e3中的信号动作的结果。此外，图22B示出了，通过仿真求出对与选择位线BL_e3和选择字线WL00000连接的存储单元进行读出的情况下的非选择位线BL_e2、选择位线BL_e3、非选择位线BL_e4中的信号动作的结果。如图22A所示，可以得知，在读出与选择位线BL_e2和选择字线WL00000连接的存储单元的情况下，邻接的非选择位线双方都以较慢速度向稳定电压变化，另一方面，如图22B所示，可以得知，在读出与选择位线BL_e3和选择字线WL00000连接的存储单元的情况下，邻接的非选择位线中的信号的一个以较慢速度向稳定电压变化，另一个以较快速度向稳定电压变化。如上这样，由于在Y方向邻接的非选择位线中的信号动作有差异，所以在读出与选择位线BL_e2和选择字线WL00000连接的存储单元的情况下的读出时间是39ns，而读出与选择位线BL_e3和选择字线WL00000连接的存储单元的情况下的读出时间是33ns，可以确认到根据选择位置而产生6ns的差异。
另一方面，本发明的电阻变化型非易失性存储装置500具有的存储单元阵列的结构中，在Y方向在两侧邻接的非选择位线被固定为一定电压而与选择的位线的位置无关，所以因布线间电容造成的对选择位线的影响不会产生差异。因此，在选出的存储单元的电阻变化型元件的电阻值相同的情况下，选择位线中的信号动作不会根据所选的位置而产生差异，读出速度不会产生偏差。对于图7所示的基本阵列面群的结构的情况，与图22A和图22B同样，图23A和图23B分别示出了，对于读出与选择位线BL_e2和选择字线WL00000连接的存储单元的情况、以及读出与选择位线BL_e3和选择字线WL00000连接的存储单元的情况，分别通过仿真求出选择位线、邻接的非选择位线中的信号动作的结果。如图23A和图23B所示，邻接的非选择位线双方都被固定为一定电压（图23A和图23B中是2.8V）。因此，在读出与选择位线BL_e2和选择字线WL00000连接的存储单元的情况下的读出时间是39ns，在读出与选择位线BL_e3和选择字线WL00000连接的存储单元的情况下的读出时间也为39ns，可以得知，不会根据选择位置而产生差异。
如上那样，在本发明的电阻变化型非易失性存储装置具有的存储单元阵列的结构中，读出时间一定而与选择的位置无关，不需要考虑因布线间电容造成的、由非选择位线的信号动作带来的影响，因此，不用对读出电路设置多余的余量，而能够以最小间隔来对位线进行布线。此外，关于上述结果，作为一例而示出了图6和图7所示的基本阵列面群的情况，但若布线层的数量和同一位线上的存储单元的个数比图6和图7的情况更多，则由布线间电容造成的影响进一步显著，因此，不需要考虑该影响的本发明的电阻变化型非易失性存储装置具有的存储单元阵列的结构更为有用。
以上，根据三个实施方式及其变形例说明了本发明的电阻变化型非易失性存储装置，但本发明并不限于实施方式及其变形例。在不脱离本发明的精神的范围内，本领域技术人员考虑对本实施方式及其变形例施加各种变形得到的方式、以及任意组合实施方式和变形例中的构成要素得到的其他方式也包含在本发明中。
例如，图6和图7所示的本实施方式中的电阻变化型非易失性存储装置具有的存储单元阵列由多个基本阵列群构成，且各基本阵列群由4个基本阵列面构成，但本发明的电阻变化型非易失性存储装置具有的存储单元阵列并不限于这样结构，也可以至少仅由一个基本阵列群构成，一个基本阵列群也可以至少由2个基本阵列构成。这是因为，若是至少由2个基本阵列面构成的存储单元阵列，则能够具有如下特征，即：第1基本阵列面内的第1通孔群（连接偶数层的位线的通孔群）与第2基本阵列面内的第2通孔群（连接奇数层的位线的通孔群）在Y方向上相互邻接，并且，第1基本阵列面内的第2通孔群与第2基本阵列面内的第1通孔群在Y方向上相互邻接。
工业实用性
如以上所说明的那样，根据本发明的电阻变化型非易失性存储装置，在多分割存储单元阵列的结构中，由于能够实现以最小布线间隔构成存储单元阵列，所以例如对实现高集成且小面积的存储器有用。
符号说明
MC存储单元
BL位线
WL字线
GBL000～GBL003选择位线用全局位线
GBL_NS非选择位线用全局位线
BL_e0～BL_e4偶数层的位线
BL_o0～BL_o4奇数层的位线
BLs_f0、BLs_f1第1位线选择信号
BLs_s0、BLs_s1第2位线选择信号
BLns_f0、BLns_f1第3位线选择信号
BLns_s0、BLns_s1第4位线选择信号
BLs_e0、BLs_e1偶数层选择信号
BLs_o0、BLs_o1奇数层选择信号
CMP  电流限制控制信号
VREF读出判定电压
1电阻变化型元件
2双向二极管元件
2a单向二极管元件
11下部布线
12上部布线
13下部电极
14二极管层
15内部电极
16电阻变化层
16a第1电阻变化层（第1钽氧化物层、第1铪氧化物层、第1锆氧化物层）
16b第2电阻变化层（第2钽氧化物层、第2铪氧化物层、第2锆氧化物层）
17上部电极
100基本阵列面群
101～105第1选择开关元件
106a、106b扩散层
107栅极
107a第1选择栅极
107b第2选择栅极
111～115第2选择开关元件
121～125第1通孔群
131～135第2通孔群
141～143、145、147、151、161通孔
144、146、148、149布线
171～175、181～185电流限制电路（n型MOS晶体管、p型MOS晶体管）
200存储单元阵列
201字线解码器/驱动器
202全局位线解码器/驱动器
203子位线选择电路
211地址输入电路
212控制电路
213脉冲生成电路
214写入电路
215数据输入输出电路
216读出电路
300主要部分
400基本阵列面群
401～405偶数层选择开关元件
411～415 奇数层选择开关元件
421～425 偶数层接触通孔
431～435 奇数层接触通孔
500  电阻变化型非易失性存储装置
501～505 第3选择开关元件
511～515 第4选择开关元件

Claims (11)

1.一种电阻变化型非易失性存储装置，具备存储单元，该存储单元具有电阻状态根据电信号而可逆地变化的电阻变化型元件，其特征在于，
具备：
基板；
多层位线，将在与上述基板的主面平行的面中正交的方向设为X方向及Y方向、将在上述基板的主面上层叠的方向设为Z方向的情况下，该多层位线通过将在Y方向上排列多个沿X方向延伸的位线而构成的层在Z方向上层叠来构成；
多层字线，形成在上述多层位线的各个层间，通过将在X方向上排列多个沿Y方向延伸的字线而构成的层在Z方向上层叠来构成；
存储单元阵列，具有形成在上述多层位线和上述多层字线之间的各个交点上、由该位线和该字线夹着的多个上述存储单元；将在上述多层位线之中Y方向的位置相同的多层位线、与和该多个位线交叉的上述字线之间所夹着的多个上述存储单元设为基本阵列面的情况下，该存储单元阵列通过在X方向及Y方向上以矩阵状配置多个基本阵列面群而构成，该基本阵列面群由在Y方向上排列配置的多个上述基本阵列面构成；
多个选择位线用全局位线，对应于上述多个基本阵列面的每个基本阵列面而设置；
非选择位线用全局位线，对应于上述多个基本阵列面而设置；以及
由第1选择开关元件、第2选择开关元件、第3选择开关元件和第4选择开关元件组成的组，对应于上述多个基本阵列面的每个基本阵列面而设置；
上述多个基本阵列面的每个基本阵列面还具有第1内部布线和第2内部布线，该第1内部布线仅将该基本阵列面内的偶数层的位线在Z方向上相互连接，该第2内部布线仅将该基本阵列面内的奇数层的位线在Z方向上相互连接；
对于上述多个基本阵列面的每个基本阵列面，该基本阵列面内的上述第1内部布线，经由对应于该基本阵列面的上述第1选择开关元件和上述第2选择开关元件的组中的一个，与对应于该基本阵列面的上述选择位线用全局位线连接，该基本阵列面内的上述第2内部布线，经由对应于该基本阵列面的上述第1选择开关元件和上述第2选择开关元件的组中的另一个，与对应于该基本阵列面的上述选择位线用全局位线连接；
在将构成上述基本阵列面群的上述多个基本阵列面的一个设为第1基本阵列面、将在Y方向上与该第1基本阵列面邻接的上述多个基本阵列面的另一个设为第2基本阵列面时，上述第1基本阵列面内的上述第1内部布线与上述第2基本阵列面内的上述第2内部布线在Y方向上相互邻接，并且，上述第1基本阵列面内的上述第2内部布线与上述第2基本阵列面内的上述第1内部布线在Y方向上相互邻接；
上述第1基本阵列面内的上述第1内部布线，经由对应于该第1基本阵列面的上述第1选择开关元件而与对应于该第1基本阵列面的上述选择位线用全局位线连接，或者经由对应于该第1基本阵列面的上述第3选择开关元件而与上述非选择位线用全局位线连接，并且，上述第1基本阵列面内的上述第2内部布线，经由对应于该第1基本阵列面的上述第2选择开关元件而与对应于该第1基本阵列面的上述选择位线用全局位线连接，或者经由对应于该第1基本阵列面的上述第4选择开关元件而与上述非选择位线用全局位线连接；
上述第2基本阵列面内的上述第2内部布线，经由对应于该第2基本阵列面的上述第1选择开关元件而与对应于该第2基本阵列面的上述选择位线用全局位线连接，或者经由对应于该第2基本阵列面的上述第3选择开关元件而与上述非选择位线用全局位线连接，并且，上述第2基本阵列面内的上述第1内部布线，经由对应于该第2基本阵列面的上述第2选择开关元件而与对应于该第2基本阵列面的上述选择位线用全局位线连接，或者经由对应于该第2基本阵列面的上述第4选择开关元件而与上述非选择位线用全局位线连接；
在与上述多个基本阵列面对应的上述多个第1选择开关元件、上述多个第2选择开关元件、上述多个第3选择开关元件和上述多个第4选择开关元件中，上述多个第1选择开关元件的电连接和非电连接通过共通的第1位线选择信号来控制，上述多个第2选择开关元件的电连接和非电连接通过共通的第2位线选择信号来控制，上述多个第3选择开关元件的电连接和非电连接通过共通的第3位线选择信号来控制，上述多个第4选择开关元件的电连接和非电连接通过共通的第4位线选择信号来控制。
2.根据权利要求1所述的电阻变化型非易失性存储装置，其特征在于：
在上述多个基本阵列面的每个基本阵列面中，
上述第1选择开关元件和上述第3选择开关元件，分别通过上述第1位线选择信号和上述第3位线选择信号而被控制，使得在一个被连接的情况下另一个成为非连接；
上述第2选择开关元件和上述第4选择开关元件，分别通过上述第2位线选择信号和上述第4位线选择信号而被控制，使得在一个被连接的情况下另一个成为非连接；并且
上述第1选择开关元件和上述第2选择开关元件，分别通过上述第1位线选择信号和上述第2位线选择信号而被控制，使得在一个被连接的情况下另一个成为非连接。
3.根据权利要求1所述的电阻变化型非易失性存储装置，其特征在于：
上述多个第1选择开关元件和上述多个第3选择开关元件分别由n型MOS晶体管和p型MOS晶体管中的一方和另一方构成；
上述多个第2选择开关元件和上述多个第4选择开关元件分别由n型MOS晶体管和p型MOS晶体管中的一方和另一方构成；
上述第1位线选择信号和上述第3位线选择信号为同一信号；
上述第2位线选择信号和上述第4位线选择信号为同一信号；
上述第1位线选择信号和上述第2位线选择信号中的一个进行控制，使得将对应的上述第1至第4选择开关元件连接；
上述第1位线选择信号和上述第2位线选择信号中的另一个进行控制，使得对应的上述第1至第4选择开关元件成为非连接。
4.根据权利要求3所述的电阻变化型非易失性存储装置，其特征在于：
上述多个第1选择开关元件和上述多个第2选择开关元件由n型MOS晶体管构成，上述多个第3选择开关元件和上述多个第4选择开关元件由p型MOS晶体管构成。
5.根据权利要求1所述的电阻变化型非易失性存储装置，其特征在于，
还具备：
全局位线解码器/驱动器，进行如下操作：选择上述多个选择位线用全局位线中的至少一个，对选择出的至少一个选择位线用全局位线施加读出用电压；以及对上述非选择位线用全局位线施加预先规定的预充电电压；
读出电路，读出与由上述全局位线解码器/驱动器选择出的至少一个选择位线用全局位线相对应的基本阵列面内的存储单元的电阻状态；以及
控制电路，控制上述全局位线解码器/驱动器；
上述控制电路控制上述全局位线解码器/驱动器，使得从上述基本阵列面内的存储单元进行读出动作时，经由上述非选择位线用全局位线向上述基本阵列面的位线施加上述预充电电压。
6.根据权利要求1所述的电阻变化型非易失性存储装置，其特征在于，
还具备：
全局位线解码器/驱动器，进行如下操作：选择上述多个选择位线用全局位线中的至少一个，对选择出的至少一个选择位线用全局位线施加读出用电压；以及驱动上述非选择位线用全局位线；
读出电路，读出与由上述全局位线解码器/驱动器选择出的至少一个选择位线用全局位线相对应的基本阵列面内的存储单元的电阻状态；以及
控制电路，控制上述全局位线解码器/驱动器；
上述控制电路控制上述全局位线解码器/驱动器，使得从上述基本阵列面内的存储单元进行读出动作时，上述非选择位线用全局位线成为浮置状态。
7.根据权利要求1所述的电阻变化型非易失性存储装置，其特征在于：
上述非选择位线用全局位线与对应于上述第1基本阵列面的上述选择位线用全局位线平行且邻接地配置，并且与对应于上述第2基本阵列面的上述选择位线用全局位线平行且邻接地配置。
8.根据权利要求1所述的电阻变化型非易失性存储装置，其特征在于：
对于上述多个基本阵列面的每个基本阵列面，该基本阵列面内的上述第1内部布线，在Z方向上，通过单一的通孔将隔着该基本阵列面内的奇数层的位线而邻接的该基本阵列面内的全部偶数层的位线之间连接，该基本阵列面内的上述第2内部布线，在Z方向上，通过单一的通孔将隔着该基本阵列面内的偶数层的位线而邻接的该基本阵列面内的全部奇数层的位线之间连接。
9.根据权利要求1所述的电阻变化型非易失性存储装置，其特征在于：
对于上述多个基本阵列面的每个基本阵列面，在对应于该基本阵列面的上述第1选择开关元件的一端及对应于该基本阵列面的上述第2选择开关元件的一端、与对应于该基本阵列面的上述选择位线用全局位线之间，还具备电流限制电路。
10.根据权利要求1所述的电阻变化型非易失性存储装置，其特征在于：
还具备读出控制电路，该读出控制电路使得从上述第1基本阵列面内的存储单元进行读出动作时，不同时从上述第2基本阵列面内的存储单元进行读出动作。
11.根据权利要求10所述的电阻变化型非易失性存储装置，其特征在于：
上述读出控制电路，使得从上述第1基本阵列面内的存储单元进行读出动作时，还同时从在Y方向上与上述第1基本阵列面不邻接的第3基本阵列面内的存储单元进行读出动作。
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