KR20160006028A - 저항 변화 메모리 장치 - Google Patents

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resistance
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variable
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이진우
강윤선
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삼성전자주식회사
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Abstract

저항 변화 메모리 장치는 제1 전극층과, 상기 제1 전극층 상부에 위치하는 저항 변화층; 상기 저항 변화층 상부에 위치하는 제2 전극층과, 상기 제1 전극층과 제2 전극층중의 적어도 어느 하나와 상기 저항 변화층 사이에 위치하는 배리어층과, 상기 배리어층과. 상기 제1 전극층과 제2 전극층중의 적어도 어느 하나와의 사이에 위치하는 버퍼층을 포함한다.

Description

저항 변화 메모리 장치{resistive memory device}
본 발명의 기술적 사상은 메모리 장치에 관한 것으로서, 보다 상세하게는 저항 변화 메모리 장치에 관한 것이다.
저항 변화 메모리 장치는 인가 전압에 따른 저항 변화층의 전류 전달 특성을 이용하는 것으로 플래시 메모리 장치를 대체할 것으로 주목받고 있다. 저항 변화 메모리 장치의 대표적인 예로 상변화 램(PRAM, Phase change RAM), 자기 램(MRAM Magnetic RAM), 강유전체 램(FeRAM, Ferroelectric RAM), 저항 램(RRAM, Resistance RAM), 폴리머 램(polmer RAM) 등을 들 수 있다.
본 발명의 기술적 사상이 해결하려는 과제는 메모리 셀 특성을 개선할 수 있는 저항 변화 메모리 장치를 제공하는 데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 저항 변화 메모리 장치는 제1 전극층; 상기 제1 전극층 상부에 위치하는 저항 변화층; 상기 저항 변화층 상부에 위치하는 제2 전극층; 상기 제1 전극층과 제2 전극층중의 적어도 어느 하나와 상기 저항 변화층 사이에 위치하는 배리어층; 및 상기 배리어층과. 상기 제1 전극층과 제2 전극층중의 적어도 어느 하나와의 사이에 위치하는 버퍼층을 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 저항 변화층은 전계에 따라 저항이 변화되는 물질층으로 구성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 배리어층은 산화층일 수 있다. 상기 버퍼층은 금속 산화층, 금속 질화층 또는 이들의 조합층으로 구성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 버퍼층은 상기 배리어층과 상기 제1 전극층과 제2 전극층중의 적어도 어느 하나와의 계면 모폴로지를 개선하는 계면 개선층일 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 전극층의 하부에 선택 소자층이 더 형성되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 저항 변화 메모리 장치는 제1 전극층; 상기 제1 전극층 상부에 형성된 제1 배리어층; 상기 제1 배리어층 상부에 형성된 저항 변화층; 상기 저항 변화층 상부에 형성된 제2 전극층; 및 상기 제1 전극층 상에 상기 제1 전극층과 상기 제1 배리어층간의 상호반응을 억제하도록 구성된 제1 반응 억제층을 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 배리어층은 산화층으로 구성되고, 상기 제1 반응 억제층은 금속 산화층, 금속 질화층 또는 이들의 조합층으로 구성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 저항 변화층 상에 제2 배리어층이 더 형성되어 있고, 상기 제2 배리어층 상에 상기 제2 배리어층과 상기 제2 전극층간의 상호반응을 억제하는 제2 반응 억제층을 포함할 수 있다. 상기 제2 배리어층은 산화층으로 구성되고, 상기 제2 반응 억제층은 금속 산화층, 질화층 또는 이들의 조합층으로 구성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 전극층의 하부에 선택 소자층이 더 형성되어 있다.
본 발명의 기술적 사상의 일 실시예에 저항 변화 메모리 장치는 제1 전극층; 상기 제1 전극층 상에 형성된 제1 버퍼층; 상기 제1 버퍼층 상에 형성된 제1 배리어층; 상기 제1 배리어층 상에 형성된 저항 변화층; 상기 저항 변화층 상에 형성된 제2 배리어층; 상기 제2 배리어층 상에 형성된 제2 버퍼층; 및 상기 제2 버퍼층 상에 형성된 제2 전극층을 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 배리어층 및 제2 배리어층은 산화층일 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 버퍼층 및 제2 버퍼층은 금속 산화층, 금속 질화층 또는 이들의 조합층으로 구성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 버퍼층은 상기 제1 배리어층과 상기 제1 전극층과의 계면 모폴로지를 개선하는 제1 계면 개선층이고, 상기 제2 버퍼층은 상기 제2 배리어층과 상기 제2 전극층과의 계면 모폴로지를 개선하는 제2 계면 개선층일 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 버퍼층은 상기 제1 배리어층과 상기 제1 전극층과의 반응을 억제하는 제1 반응 억제층이고, 상기 제2 버퍼층은 상기 제2 배리어층과 상기 제2 전극층과의 반응을 억제하는 제2 반응 억제층일 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 전극층의 하부에 선택 소자층이 더 형성되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 저항 변화 메모리 장치는 제1 방향을 따라 나란히 떨어져 배치된 복수개의 제1 신호 라인들; 상기 제1 신호 라인들의 상부에서 상기 제1 방향과 수직인 제2 방향을 따라 나란히 떨어져 배치된 복수개의 제2 신호 라인들; 상기 제1 신호 라인들과 상기 제2 신호 라인들 사이의 교차점에서 서로 떨어져 배치된 복수개의 메모리 셀들을 포함하고,
상기 메모리 셀은, 제1 전극층; 상기 제1 전극층 상부에 위치하는 저항 변화층; 상기 저항 변화층 상부에 위치하는 제2 전극층; 상기 제1 전극층과 제2 전극층중의 적어도 어느 하나와 상기 저항 변화층 사이에 위치하는 배리어층; 및 상기 배리어층과. 상기 제1 전극층과 제2 전극층중의 적어도 어느 하나와의 사이에 위치하는 버퍼층을 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 버퍼층은 상기 배리어층과 상기 제1 전극층과 제2 전극층중의 적어도 어느 하나와의 계면 모폴로지를 개선하는 계면 개선층일 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 버퍼층은 상기 배리어층과 상기 제1 전극층과 제2 전극층중의 적어도 어느 하나와의 반응을 억제하는 반응 방지층일 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 메모리 셀에는 상기 제1 전극층 또는 제2 전극층중 어느 하나와 전기적으로 접속되는 선택 소자가 더 포함되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 선택 소자는 전류의 흐름을 제어할 수 있는 전류 조정 소자로 구성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 신호 라인 및 제2 신호 라인은 워드 라인 또는 비트 라인일 수 있다.
본 발명의 기술적 사상의 일 실시예에 저항 변화 메모리 장치는 제1 방향을 따라 나란히 떨어져 배치된 복수개의 제1 전극 라인들; 상기 제1 신호 라인들의 상부에서 상기 제1 방향과 수직인 제2 방향을 따라 나란히 떨어져 배치된 복수개의 제2 전극 라인들; 및 상기 제1 전극 라인들과 상기 제2 전극 라인들 사이의 교차점에서 서로 떨어져 배치된 복수개의 필라 구조물들을 포함하며, 상기 필라 구조물들의 사이, 상기 제1 전극 라인들 사이 및 제2 전극 라인들 사이에 형성된 절연 부재를 포함한다. 상기 필라 구조물은, 제1 전극층; 상기 제1 전극층 상부에 위치하는 저항 변화층; 상기 저항 변화층 상부에 위치하는 제2 전극층; 상기 제1 전극층과 제2 전극층중의 적어도 어느 하나와 상기 저항 변화층 사이에 위치하는 배리어층; 및 상기 배리어층과. 상기 제1 전극층과 제2 전극층중의 적어도 어느 하나와의 사이에 위치하는 버퍼층을 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 필라 구조물은 선택 소자 패턴을 더 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 저항 변화 메모리 장치는 제1 방향을 따라 나란히 떨어져 배치된 복수개의 워드 라인들, 상기 워드 라인들 상부에서 상기 제1 방향과 수직인 제2 방향을 따라 나란히 떨어져 배치된 복수개의 비트 라인들, 및 상기 워드 라인들과 비트 라인들간에 접속되는 복수개의 메모리 셀들을 포함하는 메모리 셀 어레이; 및 상기 메모리 셀 어레이중 선택된 메모리 셀에 대한 데이터를 기록 및 독출을 제어하는 컨트롤러를 포함한다.
상기 메모리 셀은 가변 저항 소자를 포함하고, 상기 가변 저항 소자는 제1 전극층; 상기 제1 전극층 상부에 위치하는 저항 변화층; 상기 저항 변화층 상부에 위치하는 제2 전극층; 상기 제1 전극층과 제2 전극층중의 적어도 어느 하나와 상기 저항 변화층 사이에 위치하는 배리어층; 및 상기 배리어층과. 상기 제1 전극층과 제2 전극층중의 적어도 어느 하나와의 사이에 위치하는 버퍼층을 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 가변 저항 소자에는 선택 소자가 연결되어 상기 메모리 셀을 구성할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 메모리 셀 어레이는 단위 메모리 셀 어레이가 3차원 수직 구조로 복수개 적층되어 있을 수 있다.
본 발명의 기술적 사상의 저항 변화 메모리 장치는 제1 전극층과 제2 전극층중의 적어도 어느 하나와 저항 변화층 사이에 위치하는 배리어층 및 상기 배리어층과. 상기 제1 전극층과 제2 전극층중의 적어도 어느 하나와의 사이에 위치하는 버퍼층을 포함한다. 버퍼층은 전극층과 배리어층간의 상호 반응을 억제하는 반응 억제층일 수 있다. 버퍼층은 전극층과 배리어층간의 계면 모폴로지를 개선하는 계면 개선층일 수 있다. 본 발명의 기술적 사상의 저항 변화 메모리 장치는 버퍼층의 형성으로 인하여 메모리 셀 특성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 저항 변화 메모리 장치의 메모리 셀 어레이를 설명하기 위하여 도시한 사시도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 의한 저항 변화 메모리 장치의 단위 메모리 셀을 도시한 사시도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 저항 변화 메모리 장치의 단위 메모리 셀의 회로도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 저항 변화 메모리 장치의 전류 및 전압 특성을 도시한 도면이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 의한 저항 변화 메모리 장치의 메모리 셀 및 가변 저항 소자를 설명하기 위한 단면도이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 의한 저항 변화 메모리 장치의 메모리 셀 및 가변 저항 소자를 설명하기 위한 단면도이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 저항 변화 메모리 장치의 메모리 셀 및 가변 저항 소자를 설명하기 위한 단면도이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 의한 저항 변화 메모리 장치의 메모리 셀 및 가변 저항 소자를 설명하기 위한 단면도이다.
도 9는 본 발명의 기술적 사상의 일 실시예에 의한 저항 변화 메모리 장치의 메모리 셀 및 가변 저항 소자를 설명하기 위한 단면도이다.
도 10은 본 발명의 기술적 사상의 일 실시예에 의한 메모리 셀 및 가변 저항 소자의 고저항 상태 및 저저항 상태를 도시한 누적 분포도이다.
도 11은 도 10과의 비교를 위한 비교예의 메모리 셀 및 가변 저항 소자의 고저항 상태 및 저저항 상태를 도시한 누적 분포도이다.
도 12는 본 발명의 기술적 사상의 일 실시예 및 비교예에 의한 메모리 셀 및 가변 저항 소자의 계면 RMS 값을 도시한 도면이다.
도 13 내지 도 20은 본 발명의 기술적 사상의 일 실시예에 의한 저항 변화 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 21 및 도 22는 본 발명의 기술적 사상의 일 실시예에 의한 저항 변화 메모리 장치의 메모리 셀 어레이의 회로도이다.
도 23은 본 발명의 기술적 사상의 일 실시예에 의한 메모리 셀 어레이의 사시도이다.
도 24는 도 23의 단위 메모리 셀의 회로도이다.
도 25는 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 장치의 구성도이다.
도 26은 본 발명의 일 실시예에 의한 데이터 처리 시스템의 구성도이다.
도 27은 본 발명의 일 실시예에 의한 데이터 처리 시스템의 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서, 막, 층, 영역 또는 기판 등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다.
본 명세서에서 제1, 제2등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하의 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 이하의 본 발명의 실시예들은 어느 하나로 구현될 수 있으며, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 저항 변화 메모리 장치의 메모리 셀 어레이를 설명하기 위하여 도시한 사시도이다.
구체적으로, 메모리 셀 어레이(10, MCA)는 복수개의 메모리 셀들(17)을 구비한다. 메모리 셀 어레이(10)는 복수개의 제1 신호 라인들(15) 및 복수개의 제2 신호 라인들(13)을 포함하고, 상기 제1 신호 라인들(15)과 제2 신호 라인들(13)은 실질적으로 서로에 대해 직각을 이루고 각각의 교차점에서 메모리 셀(17)이 정의된다. 제1 신호 라인들(15)은 제1 도전 라인들이 될 수 있다.
제2 신호 라인들(13)은 제2 도전 라인들이 될 수 있다. 제1 신호 라인들(15)은 X축 방향으로 연장되고 Y축 방향으로 서로 떨어져 위치할 수 있다. 제2 신호 라인들(13)은 제1 신호 라인들(15)과 Z축 방향으로 떨어져 위치할 수 있다. 제2 신호 라인들(13)은 제1 신호 라인들(15) 상부에서 Y축 방향으로 연장되고 X축 방향으로 서로 떨어져 위치할 수 있다.
제1 신호 라인들(15) 및 제2 신호 라인들(13)은 원하는 형식으로 배열될 수 있다. 예를 들면, 제1 신호 라인들(15)이 행 방향으로 배열되면 제2 신호 라인들(13)은 열 방향으로 배열될 수 일다. 제1 신호 라인들(15)이 워드 라인으로 정의되면 제2 신호 라인들(13)은 비트 라인으로 정의될 수 있다.
메모리 셀(17)은 하나 이상의 물질층들로 구성될 수 있다. 메모리 셀(17)은 디지털 정보를 저장할 수 있다. 메모리 셀(17)은 고저항 상태 및 저저항 상태를 포함한 2개의 상태들 사이의 저항 변화에 의해 디지털 정보를 저장할 수 있다. 메모리 셀(17)은 수직형 적층으로서 도 1에서 예시되었지만, 설계에 따라 수평형 또는 수직형 구조물을 가질 수도 있다.
도 2는 본 발명의 기술적 사상의 일 실시예에 의한 저항 변화 메모리 장치의 단위 메모리 셀을 도시한 사시도이다.
구체적으로, 메모리 셀(17, MC)은 제1 신호 라인(15)과 제2 신호 라인(13) 사이에 선택 소자 패턴(21) 및 필라 구조물(29)을 포함할 수 있다. 선택 소자 패턴(21, 또는 선택 소자)은 필요에 따라 형성하지 않을 수 있다.
필라 구조물(29)은 제1 패턴(23), 제2 패턴(25), 제3 패턴(27)을 포함하는 적층체 패턴으로 구성될 수 있다. 도 2에서는 편의상 3개의 패턴들로 적층체 패턴을 구성하였으나, 이에 한정되는 것은 아니다. 필라 구조물(29)은 가변 저항 소자(R)를 구성할 수 있다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 저항 변화 메모리 장치의 단위 메모리 셀의 회로도이다.
구체적으로, 단위 메모리 셀은 비트 라인(BL)과 워드 라인(WL) 사이에 가변 저항 소자(R) 및 선택 소자(S)를 포함할 수 있다. 선택 소자(S)는 필요에 따라 형성하지 않을 수 있다.
선택 소자(S)는 전류의 흐름을 제어할 수 있는 전류 조정 소자일 수 있다. 선택 소자(S)는 일방향 다이오드나 양방향 다이오드, 트랜지스터 등이 될 수 있다. 선택 소자(S)는 실리콘계 물질, 전이 금속 산화물, 칼코게나이드 유리 물질(chalcogenide glasses)로 구성할 수 있다. 선택 소자(S)는 금속/실리콘/금속 구조(MSM selector)로 구성할 수 있다. 선택 소자(S)는 실리콘 다이오드, 산화물 다이오드, 터널링 다이오드 등으로 구성될 수 있다.
제1 신호 라인(15)은 워드 라인(WL) 또는 비트 라인(BL)일 수 있다. 제2 신호 라인(13)은 비트 라인(BL) 또는 워드 라인(WL)일 수 있다. 필라 구조물(29)은 가변 저항 소자(R)를 구성할 수 있다. 메모리 셀(MC)이 가변 저항 소자를 포함할 경우, 메모리 셀은 저항형 메모리 셀 또는 저항성 메모리 셀이 될 수 있다.
예를 들어, 가변 저항 소자(R)가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 저항 변화 메모리 장치는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항 소자(R)가 상부 전극, 하부 전극 및 그 사이에 있는 전이 금속 산화물(complex metal oxide)로 형성된 경우에는 저항 변화 메모리 장치는 RRAM이 될 수 있다. 또 다른 예를 들어, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 저항 변화 메모리 장치는 MRAM이 될 수 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 저항 변화 메모리 장치의 전류 및 전압 특성을 도시한 도면이다.
구체적으로, 저항 변화 메모리 장치는 전압이 증가함에 따라 고저항 상태(HRS)에서 저저항 상태(LRS)로 설정 기록 상태의 스위칭 거동을 나타낸다. 저항 변화 메모리 장치는 전압이 감소함에 따라 저저항 상태(LRS)에서 고저항 상태(HRS)로 재설정 기록 상태의 스위칭 거동을 나타낸다.
저항 변화 메모리 장치는 소정 전압에서 읽기 전류(IR)를 검출하여 저저항 상태 또는 고저항 상태를 판단할 수 있다. 이와 같이 저항 변화 메모리 장치는 저저항 상태 또는 고저항 상태로 온오프의 디지털 정보를 구현할 수 있다.
도 5는 본 발명의 기술적 사상의 일 실시예에 의해 저항 변화 메모리 장치의 메모리 셀 및 가변 저항 소자를 설명하기 위한 단면도이다.
구체적으로, 도 5는 메모리 셀(MC)과 가변 저항 소자(R) 모두를 설명하기 위하여 도시한 도면이다. 메모리 셀 및 가변 저항 소자(30-1, MC, R)는 복수개의 물질층 패턴들이 적층되는 적층체 패턴 또는 필라 구조물일 수 있다. 메모리 셀 및 가변 저항 소자(30-1, MC, R)는 제1 전극층(41), 제1 전극층(41) 상에 형성된 제1 버퍼층(43), 제1 버퍼층(43) 상에 형성된 제1 배리어층(45), 상기 제1 배리어층(45) 상에 형성된 저항 변화층(47), 저항 변화층(47) 상에 형성된 제2 전극층(49)을 포함할 수 있다.
제1 전극층(41)은 도전층, 예컨대 배리어 금속층일 수 있다. 제1 전극층(41)은 메모리 셀의 워드 라인(15), 즉 제1 전극 라인일 수 있다. 제2 전극층(49)은 도전층, 예컨대 배리어 금속층일 수 있다. 제2 전극층(49)은 메모리 셀의 비트 라인(13), 즉 제2 전극 라인일 수 있다. 메모리 셀 및 가변 저항 소자(30-1, MC, R)를 구성할 때, 서로 접하는 층들은 동일한 물질로 형성하지 않을 수 있다.
제1 버퍼층(43)은 제1 전극층(41)과 제1 배리어층(45)간의 상호 반응을 억제하는 제1 반응 억제층일 수 있다. 제1 버퍼층(43)은 제1 전극층(41)과 제1 배리어층(45)간의 계면 모폴로지를 개선하는 제1 계면 개선층 또는 제1 계면 평탄화층일 수 있다. 제1 버퍼층(43)은 제1 전극층(41)의 표면 모폴로지를 개선하는 제1 표면 개선층일 수 있다. 이와 같이 제1 버퍼층(43)은 다양한 역할을 수행할 수 있다.
제1 전극층(41) 및 제2 전극층(49)은 다양한 금속층, 금속 산화층 또는 금속 질화층으로 형성될 수 있다. 예컨대, 제1 전극층(41) 및 제2 전극층(49)은 폴리실리콘, 알루미늄(Al), 구리(Cu), 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TixAlyNz), 이리듐(Ir), 백금(Pt), 은(Ag), 금(Au), 루테늄(Ru), 폴리실리콘(poly silicon), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 니켈(Ni), 코발트(Co), 크롬(Cr), 안티몬(Sb), 철(Fe), 몰리브덴(Mo), 팔라듐(Pd). 주석(Sn). 지르코늄(Zr), 아연(Zn), 로듐(Rh), Hf(하프늄), 산화 이리듐(IrO2), 인듐틴산화물(ITO), 산화스트론튬지르코네이트(StZrO3) 또는 이들의 조합층일 수 있다.
제1 버퍼층(43)은 금속 산화층, 금속 질화층, 또는 이들의 조합층으로 형성될 수 있다. 예컨대, 제1 버퍼층(43)은 TiCN, TiAlN, TiSiN, TaN, TaCN, TaSiN, TaAlN, TaZrO, TiSi, TiRuO3, HfN, ZrN, WN, AlN, RuTiN, 또는 이들의 조합으로부터 선택된 물질을 이용하여 형성할 수 있다.
일 실시예에 있어서, 제1 배리어층(45)은 산화층으로 구성될 수 있다. 예컨대, 제1 배리어층(45)은 SiO2, NiO, TiO, WO, TaO, AlO, ZrO, HfO, CuO, CoO, FeO, VO, YO, MoO, LaO, NbO, SrTiO, MgO 또는 이들의 조합층으로 구성할 수 있다. 제1 배리어층(45)은 저항 변화층(47)과 제1 전극층(41)간의 화학적 및 물리적 절연을 위하여 형성할 수 있다.
저항 변화층(47)은 전계에 따라 저항이 변화되는 물질층일 수 있다. 저항 변화층(47)은 금속 산화물을 포함할 수 있다. 저항 변화층(47)은 제1 배리어층(45)과는 다른 막질로 형성할 수 있다. 예컨대, 저항 변화층(47)은 NiO, TiO, WO, TaO, AlO, ZrO, HfO, CuO, CoO, FeO, VO, YO, MoO, LaO, NbO, SrTiO, MgO 또는 이들의 조합층으로 구성할 수 있다. 저항 변화층(47)은 페로브스카이트(Perovskite) 구조를 갖는 산화물, 가령 PrCaMnO, LaCaMnO, Sr(Zr)TiO3을 포함할 수 있다. 저항 변화층(47)은 비교적 확산이 잘되는 금속이온(예: Cu, Ag)을 포함하는 고체전해질, 가령 GeSe, GeTe, GeS, Cu2S, AgGeSe를 포함할 수 있다.
도 6은 본 발명의 기술적 사상의 일 실시예에 의한 저항 변화 메모리 장치의 메모리 셀 및 가변 저항 소자를 설명하기 위한 단면도이다.
구체적으로, 메모리 셀 및 가변 저항 소자(30-2, MC, R)는 도 5와 비교할 때, 저항 변화층(47)의 하부에 도 5에 예시한 제1 배리어층(45) 및 제1 버퍼층(43)을 형성하지 않고 저항 변화층(47)의 상부에 제2 배리어층(51) 및 제2 버퍼층(53)을 형성한 것을 제외하고는 동일하다.
메모리 셀 및 가변 저항 소자(30-2, MC, R)는 제1 전극층(41), 제1 전극층 상에 형성된 저항 변화층(47), 저항 변화층(47) 상에 형성된 제2 배리어층(51), 상기 제2 배리어층(51) 상에 형성된 제2 버퍼층(53), 제2 버퍼층(53) 상에 형성된 제2 전극층(49)을 포함할 수 있다. 메모리 셀 및 가변 저항 소자(30-2, MC, R)를 구성할 때, 서로 접하는 층들은 동일한 물질로 형성하지 않을 수 있다.
제2 버퍼층(53)은 제2 전극층(49)과 제2 배리어층(51)간의 상호 반응을 억제하는 제2 반응 억제층일 수 있다. 제2 버퍼층(53)은 제2 전극층(49)과 제2 배리어층(51)간의 계면 모폴로지를 개선하는 제2 계면 개선층 또는 제2 계면 평탄화층일 수 있다. 제2 버퍼층(53)은 제2 전극층(49)의 배면 모폴로지를 개선하는 배면 개선층일 수 있다. 제2 배리어층(51) 및 제2 버퍼층(53)은 각각 앞서 도 5의 제1 배리어층(45) 및 제1 버퍼층(43)과 동일한 물질로 형성할 수 있다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 저항 변화 메모리 장치의 메모리 셀 및 가변 저항 소자를 설명하기 위한 단면도이다.
구체적으로, 메모리 셀 및 가변 저항 소자(30-3, MC, R)는 도 5 및 도 6을 조합하여 구성한 것이다. 메모리 셀 및 가변 저항 소자(30-3, MC, R)는 제1 전극층(41), 제1 전극층(41) 상에 형성된 제1 버퍼층(43), 제1 버퍼층(43) 상에 형성된 제1 배리어층(45), 제1 배리어층(45) 상에 형성된 저항 변화층(47), 저항 변화층(47) 상에 형성된 제2 배리어층(51), 상기 제2 배리어층(51) 상에 제2 전극층(49)을 포함할 수 있다.
메모리 셀 및 가변 저항 소자(30-3, MC, R)를 구성할 때, 서로 접하는 층들은 동일한 물질로 형성하지 않을 수 있다. 제1 버퍼층(43)의 역할은 앞서 도 5에서 설명하였으므로 생략한다.
도 8은 본 발명의 기술적 사상의 일 실시예에 의한 저항 변화 메모리 장치의 메모리 셀 및 가변 저항 소자를 설명하기 위한 단면도이다.
구체적으로, 메모리 셀 및 가변 저항 소자(30-4, MC, R)는 도 6과 비교할 때, 저항 변화층(47)의 하부에 제1 배리어층(45)을 형성한 것을 제외하고는 동일하다.
메모리 셀 및 가변 저항 소자(30-4, MC, R)는 제1 전극층(41), 제1 전극층(41) 상에 형성된 제1 배리어층(45), 제1 배리어층(45) 상에 형성된 저항 변화층(47), 저항 변화층(47) 상에 형성된 제2 배리어층(51), 상기 제2 배리어층(51) 상에 형성된 제2 버퍼층(53), 제2 버퍼층(53) 상에 형성된 제2 전극층(49)을 포함할 수 있다.
제1 배리어층(45), 제2 배리어층(51) 및 제2 버퍼층(53)의 역할을 앞서 도 5 내지 도 7에서 설명하였으므로 생략한다. 메모리 셀 및 가변 저항 소자(30-4, MC, R)를 구성할 때, 서로 접하는 층들은 동일한 물질로 형성하지 않을 수 있다.
도 9는 본 발명의 기술적 사상의 일 실시예에 의한 저항 변화 메모리 장치의 메모리 셀 및 가변 저항 소자를 설명하기 위한 단면도이다.
구체적으로, 메모리 셀 및 가변 저항 소자(30-5, MC, R)는 도 7과 비교할때 제2 배리어층(51) 상에 제2 버퍼층(53)을 형성한 것을 제외하고는 동일하다.
메모리 셀 및 가변 저항 소자(30-5, MC, R)는 제1 전극층(41), 제1 전극층 (41) 상에 형성된 제1 버퍼층(43), 제1 버퍼층(43) 상에 형성된 제1 배리어층(45), 제1 배리어층(45) 상에 형성된 저항 변화층(47), 저항 변화층(47) 상에 형성된 제2 배리어층(51), 상기 제2 배리어층(51) 상에 형성된 제2 버퍼층(53), 제2 버퍼층(53) 상에 형성된 제2 전극층(49)을 포함할 수 있다.
메모리 셀 및 가변 저항 소자(30-5, MC, R)를 구성할 때, 서로 접하는 층들은 동일한 물질로 형성하지 않을 수 있다. 제1 버퍼층(43) 및 제2 버퍼층(53)의 역할은 앞서 도 5 내지 도 8에서 설명하였으므로 생략한다.
앞서 도 5 내지 도 9에서 설명한 바와 같이 본 발명의 기술적 사상의 일 실시예에 의한 저항 변화 메모리 장치의 메모리 셀 및 가변 저항 소자는 제1 전극층(41)과 제2 전극층(49)중의 적어도 어느 하나와 상기 저항 변화층(47) 사이에 위치하는 배리어층(45, 51)을 포함하고, 상기 배리어층(45, 51)과. 상기 제1 전극층(41)과 제2 전극층(49)중의 적어도 어느 하나와의 사이에 위치하는 버퍼층(43, 53)을 포함할 수 있다.
도 10은 본 발명의 기술적 사상의 일 실시예에 의한 메모리 셀 및 가변 저항 소자의 고저항 상태 및 저저항 상태를 도시한 누적 분포도이고, 도 11은 도 10과의 비교를 위한 비교예의 메모리 셀 및 가변 저항 소자의 고저항 상태 및 저저항 상태를 도시한 누적 분포도이다.
구체적으로, 도 10은 앞서 설명된 도 9의 메모리 셀 및 가변 저항 소자(30-5, MC, R)를 웨이퍼(기판)에 제조한 후, 첫번째 사이클로 전압을 인가했을 때 고저항 상태 및 저저항 상태를 도시한 누적 분포도이고, 도 11은 웨이퍼(기판)에 도 9의 메모리 셀 및 가변 저항 소자(30-5, MC, R)의 구조에서 제1 버퍼층(43) 및 제2 버퍼층(53)을 생략하고 제조한 후, 첫번째 사이클로 전압을 인가했을 때 고저항 상태 및 저저항 상태의 누적 분포도이다.
도 10에 도시한 본 발명의 기술적 사상의 일 실시예에 의한 메모리 셀 및 가변 저항 소자(30-5, MC, R)는 누적 분포값의 표준편차는 0.22 내지 0.24이고, 도 11에 도시한 비교예의 가변 저항 소자의 누적 분포값의 표준편차는 0.76 내지 1.20이다. 다시 말해, 도 10에 도시한 본 발명의 기술적 사상의 일실시예에 의한 메모리 셀 및 가변 저항 소자(30-5, MC, R)는 누적 분포의 산포가 도 11에 도시한 비교예의 누적 분포의 산포보다 작아 메모리 셀 특성이 우수함을 알 수 있다.
도 12는 본 발명의 기술적 사상의 일 실시예 및 비교예에 의한 메모리 셀 및 가변 저항 소자의 계면 RMS 값을 도시한 도면이다.
구체적으로, 본 발명의 기술적 사상의 일 실시예는 앞서 설명된 도 9의 메모리 셀 및 가변 저항 소자(30-5, MC, R)를 이용한 것이고, 비교예는 메모리 셀 및 가변 저항 소자(30-5, MC, R)에서 제1 버퍼층(43) 및 제2 버퍼층(53)을 형성하지 않은 경우이다.
도 12에 도시한 바와 같이, 본 발명의 기술적 사상의 일실시예에 의한 메모리 셀 및 가변 저항 소자(30-5, MC, R)의 제1 버퍼층(43)과 제1 배리어층(45) 사이 및 제2 배리어층(51)과 제2 버퍼층(53) 사이의 계면 RMS(root mean square)값은 4.94이고, 비교예의 제1 전극층(41)과 제1 배리어층(45) 사이 및 제2 배리어층(51)과 제2 전극층(49) 사이의 계면 RMS값은 7.96이다.
이에 따라, 본 발명의 기술적 사상의 일실시예에 의한 메모리 셀 및 가변 저항 소자(30-5, MC, R)는 제1 버퍼층(43) 및 제2 버퍼층(53)의 형성으로 인하여 비교예보다 전극층들(41, 49)과 배리어층들(45, 51)간의 계면 모폴로지를 개선할 수 있고 메모리 셀 특성도 향상시킬 수 있다.
도 13 내지 도 20은 본 발명의 기술적 사상의 일 실시예에 의한 저항 변화 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 13을 참조하면, 기판(100) 상에 제1 배리어 금속층(102) 및 제1 금속층(104)을 형성한다. 제1 배리어 금속층(102)은 Ti, TiN, Ta, TaN 등으로 형성할 수 있다. 제1 금속층(104)은 Au, Ag, Cu, Al, TiAlN, W, WN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO 및 이들의 합금 등으로 형성할 수 있다. 제1 배리어 금속층(102) 및 제1 금속층(104)은 후속 공정을 통하여 제1 신호 라인 또는 제1 전극 라인이 될 수 있다.
제1 금속층(104) 상에 제2 배리어 금속층(106), 선택 소자층(108), 제3 배리어 금속층(110), 제1 버퍼 물질층(112), 제1 배리어 산화층(114), 저항 변화 물질층(116), 제2 배리어 산화층(118), 제2 버퍼 물질층(120) 및 제4 배리어 금속층(122)을 순차적으로 적층한다. 제1 금속층(104) 상에 적층된 상기 층들은 후속 공정을 통해 필라 구조물로 형성될 수 있다.
제2 배리어 금속층(106) 및 제3 배리어 금속층(110)은 제1 배리어 금속층(102)과 동일한 물질로 형성할 수 있다. 선택 소자층(108)은 앞서 도 3에서 설명한 선택 소자와 동일한 물질로 형성할 수 있다. 제1 버퍼 물질층(112) 및 제2 버퍼 물질층(120)은 앞서 도 5에서 설명한 설명한 버퍼층들과 동일한 물질로 형성할 수 있다. 제1 배리어 산화층(114) 및 제2 배리어 산화층(118)은 앞서 도 5에서 설명한 제1 및 제2 배리어층과 동일 물질로 형성할 수 있다. 저항 변화 물질층(116)은 앞서 도 5에서 설명한 저항 변화층과 동일한 물질로 형성할 수 있다.
제2 배리어 금속층(106)은 필요에 따라 형성하지 않을 수 있다. 제3 배리어 금속층(110)은 후속 공정을 통하여 가변 저항 소자를 구성하는 제1 전극층이 될 수 있다. 제4 배리어 금속층(122)은 후속 공정을 통하여 가변 저항 소자를 구성하는 제2 전극층이 될 수 있다.
도 14를 참조하면, 상기 제4 배리어 금속층(122) 상에 제1 하드 마스크 패턴(124)을 형성한다. 제1 하드 마스크 패턴(124)은 절연 물질을 포함할 수 있다. 제1 하드 마스크 패턴(118)은 실리콘 산화층 패턴일 수 있다. 제1 하드 마스크 패턴(124)은 복수의 막들이 적층되어 형성될 수 있다. 예를 들어, 상기 제1 하드 마스크 패턴(124)은 실리콘 산화층, 스핀온 하드 마스크층, 실리콘 산 질화층을 적층하여 형성할 수 있다.
제1 하드 마스크 패턴(124)은 하드 마스크 물질층을 사진 식각 공정을 통해 형성할 수 있다. 제1 하드 마스크 패턴(124)은 제2 방향, 예컨대 Y 방향으로 연장되는 라인 형상을 가질 수 있다.
도 15를 참조하면, 제1 하드 마스크 패턴(124)을 이용하여 하부 막질들을 순차적으로 식각한다. 다시 말해, 제1 하드 마스크 패턴(124)을 이용하여 제4 배리어 금속층(122), 제2 버퍼 물질층(120), 제2 배리어 산화층(118), 저항 변화 물질층(116), 제1 배리어 산화층(114), 제1 버퍼 물질층(112), 제3 배리어 금속층(110), 선택 소자층(108), 제2 배리어 금속층(106), 제1 금속층(104), 제1 배리어 금속층(102)을 순차적으로 식각한다.
상술한 식각 공정에 의해 상측으로부터 제4 예비 배리어 금속층 패턴(122a), 제2 예비 버퍼층 패턴(120a), 제2 예비 배리어 산화층 패턴(118a), 예비 저항 변화층 패턴(116a), 제1 예비 배리어 산화층 패턴(114a), 제1 예비 버퍼층 패턴(112a), 제3 예비 배리어 금속층 패턴(110a), 예비 선택 소자층 패턴(108a), 제2 예비 배리어 금속층 패턴(106a), 제1 예비 금속층 패턴(104a), 제1 예비 배리어 금속층 패턴(102a)이 형성될 수 있다.
그리고, 앞서 식각 공정을 통하여 예비 패턴들 사이에는 제1 트렌치(126)가 형성될 수 있다. 제1 트렌치(126)에 의해 기판(100)의 표면은 노출될 수 있다. 상기 식각 공정은 이방성 식각 공정일 수 있다.
제1 배리어 금속층 패턴(102a) 및 제1 금속층 패턴(104a)은 제1 신호 라인(103, 또는 제1 전극 라인)으로 제공될 수 있다. 제1 신호 라인(103)은 제2 방향, 예컨대 Y 방향으로 연장되는 라인 형상을 갖는다. 상기 식각 공정을 수행하면, 상기 제1 하드 마스크 패턴(124)이 일부 제거될 수 있다. 이 후, 남아 있는 제1 하드 마스크 패턴(124)을 제거한다.
도 16을 참조하면, 상술한 예비 패턴들 및 제1 트렌치(126) 저면의 기판(100)을 따라 제1 보호층(128)을 형성한다. 제1 보호층(128)은 각 예비 패턴들의 측벽을 보호할 수 있다. 제1 보호층(128)은 절연 물질일 수 있다. 제1 보호층(128)으로 사용할 수 있는 물질의 예로는 실리콘 질화물, 알루미늄 산화물 등을 들 수 있다.
도 17을 참조하면, 제1 보호층(128) 상에 제1 트렌치(126) 내부를 채우도록 절연 물질층을 형성한다. 절연 물질층을 평탄화하여 제1 트렌치(126) 내부에 절연층(130)을 형성한다. 상기 공정에 의해, 상기 제4 예비 배리어 금속층 패턴(122a)의 상부면이 노출될 수 있다. 제1 트렌치(126) 표면에는 제1 예비 보호층 패턴(128a)이 형성될 수 있다.
도 18을 참조하면, 상기 제4 예비 배리어 금속층 패턴(122a), 절연층(130). 제1 예비 보호층 패턴(128a) 상에 제5 배리어 금속층(131) 및 제2 금속층(132)을 형성한다. 제5 배리어 금속층(131)은 제1 배리어 금속층(102)과 동일한 물질로 형성할 수 있다. 제2 금속층(132)은 제1 금속층(104)와 동일한 물질로 형성할 수 있다. 상기 제2 금속층(132)은 후속 공정을 통해 제2 신호 라인(또는 제2 도전 라인)으로 사용될 수 있다.
상기 제2 금속층(132) 상에 제2 하드 마스크 패턴(134)을 형성한다. 상기 제2 하드 마스크 패턴(134)은 제2 방향과 수직한 제1 방향, 예컨대 X축 방향으로 연장되는 라인 형상을 가질 수 있다.
도 19를 참조하면, 상기 제2 하드 마스크 패턴(134)을 이용하여 제2 금속층(132), 제5 배리어 금속층(131), 제4 예비 배리어 금속층 패턴(122a), 제2 예비 버퍼층 패턴(120a), 제2 예비 배리어 산화층 패턴(118a), 예비 저항 변화층 패턴(116a), 제1 예비 배리어 산화층 패턴(114a), 제1 예비 버퍼층 패턴(112a), 제3 예비 배리어 금속층 패턴(110), 예비 선택 소자층 패턴(108a), 및 제2 예비 배리어 금속층 패턴(106a)을 순차적으로 식각한다.
상술한 식각 공정에 의해 상측으로부터 제2 금속층 패턴(132a), 제5 배리어 금속층 패턴(131a), 제4 배리어 금속층 패턴(122b), 제2 버퍼층 패턴(120b), 제2 배리어 산화층 패턴(118b), 저항 변화층 패턴(116b), 제1 배리어 산화층 패턴(114b), 제1 버퍼층 패턴(112b), 제3 배리어 금속층 패턴(110b), 선택 소자층 패턴(108b), 및 제2 배리어 금속층 패턴(106b)이 형성될 수 있다. 상기 식각된 부위에는 제2 트렌치(136)가 형성된다. 상기 식각 공정에서 상기 제1 예비 보호층 패턴(128a)도 함께 식각되어 제1 보호층 패턴(128b)이 형성되고, 절연층(130)도 식각되어 절연층 패턴(130a)이 형성된다.
상술한 식각 공정에 의해 형성되는 제2 금속층 패턴(132a) 및 제5 배리어 금속층 패턴(131a)은 제2 신호 라인(제2 전극 라인)이 될 수 있다. 상술한 식각 공정에 의해 필라 구조물(123)이 형성된다. 필라 구조물(123)은 제4 배리어 금속층 패턴(122b), 제2 버퍼층 패턴(120b), 제2 배리어 산화층 패턴(118b), 저항 변화층 패턴(116b), 제1 배리어 산화층 패턴(114b), 제1 버퍼층 패턴(112b), 제3 배리어 금속층 패턴(110b), 선택 소자층 패턴(108b), 및 제2 배리어 금속층 패턴(106b)을 포함할 수 있다. 필라 구조물(123)은 가변 저항 소자가 될 수 있다. 제3 배리어 금속층 패턴(110b) 및 제4 배리어 금속층 패턴(122b)은 가변 저항 소자의 제1 전극층 및 제2 전극층이 될 수 있다. 이어서, 제2 하드 마스크 패턴(134)을 제거한다.
도 20을 참조하면, 상술한 제2 금속층 패턴(132a), 제5 배리어 금속층 패턴(131a), 제4 배리어 금속층 패턴(122b), 제2 버퍼층 패턴(120b), 제2 배리어 산화층 패턴(118b), 저항 변화층 패턴(116b), 제1 배리어 산화층 패턴(114b), 제1 버퍼층 패턴(112b), 제3 배리어 금속층 패턴(110b), 선택 소자층 패턴(108b), 및 제2 배리어 금속층 패턴(106b)의 저면 및 측면 프로파일을 따라 제2 보호층(138)을 형성한다.
상기 제2 보호층(138)은 상기 제2 트렌치(136) 표면을 따라 형성되며 상기 제2 트렌치(136)를 완전히 채우지는 않을 수 있다. 상기 제2 보호층(138)에 의해, 상기 저항 변화층 패턴(116b)의 측벽이 외부에 노출되지 않게 될 수 있다. 상기 제2 보호층(138)은 절연 물질일 수 있다. 제2 보호층(138)으로 사용할 수 있는 물질의 예로는 실리콘 질화물, 알루미늄 산화물 등을 들 수 있다. 상기 제2 보호층(138)은 상기 제1 보호층(128)과 동일한 물질일 수도 있고 다른 물질일 수도 있다.
이와 같은 공정을 통하여 필라 구조물들(123)의 사이, 제1 신호 라인들(103, 또는 제1 전극 라인들) 사이, 제2 신호 라인들(132a, 또는 제2 전극 라인들) 사이에 절연 패턴(130a)이나 보호층(128b, 138)으로 구성된 절연 부재가 형성될 수 있다. A 부분 및 B 부분의 단면 모양은 신호 라인들(103), 보호층(128b, 138) 및 절연 패턴(130a)를 고려할 때 다를 수 있다. 아울러서, 상술한 공정들을 수행함으로써 본 발명의 일 실시예에 의한 저항 변화 메모리 장치를 제조할 수 있다.
도 21 및 도 22는 본 발명의 기술적 사상의 일 실시예에 의한 저항 변화 메모리 장치의 메모리 셀 어레이의 회로도이다.
구체적으로, 도 21의 메모리 셀 어레이(200-2a)는 메모리 셀이 도 5 내지 도 9의 가변 저항 소자(R)만을 포함하는 것을 도시한 것이며, 도 22의 메모리 셀 어레이(200-2b)는 메모리 셀이 도 5 내지 도 9의 가변 저항 소자(R)와, 도 1 내지 도 3의 선택 소자로 다이오드(D)를 포함한 것을 도시한 것이다. 여기서는 도 22를 위주로 설명한다.
도 21 및 도 22의 메모리 셀 어레이는 수평 구조일 수 있다. 메모리 셀 어레이는 복수의 워드 라인들(WL1 내지 WLn), 복수의 비트 라인들(BL1 내지 BLm) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 여기서, 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수 및 메모리 셀들(MC)의 개수는 실시예에 따라 다양하게 변경될 수 있다.
본 실시예에 따르면, 복수의 메모리 셀들(MC)의 각각은 가변 저항 소자(R) 및 선택 소자(D)를 포함할 수 있다. 도 22에서는 선택 소자가 다이오드이므로 참조번호를 D로 표시한다. 가변 저항 소자(R)는 가변 저항 물질이라고 지칭할 수 있고, 선택 소자(D)는 스위칭 소자라고 지칭할 수도 있다.
일 실시예에서, 가변 저항 소자(R)는 복수의 비트 라인들(BL1 내지 BLm) 중 하나와 선택 소자(D)의 사이에 연결되며, 선택 소자(D)는 가변 저항 소자(R)와 복수의 워드 라인들(WL1 내지 WLn) 중 하나의 사이에 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 선택 소자(D)가 복수의 비트 라인들(BL1 내지 BLm) 중 하나와 가변 저항 소자(R) 사이에 연결되고, 가변 저항 소자(R)가 선택 소자(D)와 복수의 워드 라인들(WL1 내지 WLn) 중 하나의 사이에 연결될 수 있다.
본 실시예에 따르면, 가변 저항 소자(R)는 인가되는 전기적 펄스에 의해 복수개의 저항 상태들 중 하나로 스위칭될 수 있다. 일 실시예에서, 가변 저항 소자(R)는 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다.
이러한 상변화 물질은 비교적 저항이 높은 비정질 상태(amorphous state)와 비교적 저항이 낮은 결정 상태(crystal state)를 가질 수 있다. 이러한 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat) 의해 상(phase)이 변화될 수 있다. 그리고, 이와 같은 상변화를 이용하여 데이터를 기입할 수 있다.
한편, 다른 실시예에서, 가변 저항 소자(R)는 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수도 있다.
선택 소자(D)는 복수의 워드 라인들(WL1 내지 WLm) 중 어느 하나와 가변 저항 소자(R) 사이에 연결될 수 있으며, 연결된 워드 라인과 비트 라인에 인가되는 전압에 따라 가변 저항 소자(R)로의 전류 공급을 제어할 수 있다.
일 실시예에서, 선택 소자(D)는 PN 접합 또는 PIN 접합 다이오드일 수 있으며, 다이오드의 애노드(anode)가 가변 저항 소자(R)에 연결되고, 다이오드의 캐소드(cathode)가 복수의 워드 라인들(WL1 내지 BLm) 중 하나에 연결될 수 있다. 이때, 다이오드의 애노드와 캐소드 사이의 전압 차가 다이오드의 문턱 전압보다 커지면, 다이오드가 턴온되어 가변 저항 소자(R)에 전류가 공급될 수 있다.
도 23은 본 발명의 기술적 사상의 일 실시예에 의한 메모리 셀 어레이의 사시도이고, 도 24는 도 23의 단위 메모리 셀의 회로도이다.
구체적으로, 메모리 셀 어레이(200-3)는 복수의 비트 라인들(BL), 복수의 워드 라인들(WL) 및 복수의 메모리 셀들을 포함할 수 있다. 복수의 비트 라인들(BL)은 복수의 워드 라인들(WL)과 교차되게 배치될 수 있다. 복수의 메모리 셀들은 각각 복수의 비트 라인들(BL)과 복수의 워드 라인들(WL)이 교차하는 영역에 배치되고, 선택 소자인 다이오드(D)와 가변 저항 소자(R)를 포함할 수 있다. 메모리 셀 어레이(200-3)는 단위 메모리 셀 어레이가 3차원 수직 구조로 적층되어 형성될 수 있다.
도 23 및 도 24는 크로스바 어레이 형태로 메모리 셀 어레이를 구성한 경우를 설명하기 위한 것이다. 크로스바 어레이 형태에서, 도 24에 도시한 바와 같이 단위 메모리 셀인 가변 저항 소자(R1, R2)는 비트 라인(BLn)을 중심으로 대칭 구조를 갖도록 형성할 수 있다.
즉, 이 경우 가변 저항 소자(R1, R2)는 하부에 형성된 가변 저항 소자(R2)의 상부 전극과 상부에 형성된 가변 저항 소자(R1)의 하부 전극을 단일 전극으로 구성하고 이를 공유하여 사용하도록 제조할 수 있다. 크로스바 어레이 형태는 대칭 구조에 한정되지 않으며, 동일한 구조의 메모리 셀을 차례로 적층하여 형성하는 것도 가능하다.
도 24에는 단위 메모리 셀이 도 5 내지 도 9에 도시한 바와 같은 가변 저항 소자(R1, R2)로만 이루어진 경우를 도시하였으나, 이에 한정되지 않으며, 가변 저항 소자(R1, R2)와 선택소자를 직렬 연결하여 단위 메모리 셀을 구성하는 것도 가능함은 물론이다. 도 24에서, WLm, WLm+1은 임의의 워드 라인을 의미하며, BLn은 임의의 비트 라인을 의미한다.
도 25는 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 장치의 구성도이다.
구체적으로, 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 장치(300)는 메모리 셀 어레이(310), 디코더(320), 리드/라이트 회로(330), 입출력 버퍼(340) 및 컨트롤러(350)를 포함한다. 메모리 셀 어레이(310)는 앞서 도 1 내지 도 9, 및 도 13 내지 20에 설명한 바와 같을 수 있어 생략한다.
메모리 셀 어레이(310) 내의 복수의 메모리 셀은 워드 라인(WL)을 통해 디코더(320)와 접속되고, 비트 라인(BL)을 통해 리드/라이트 회로(330)에 접속된다. 디코더(320)는 외부 어드레스(ADD)를 인가받으며, 제어 신호(CTRL)에 따라 동작하는 컨트롤러(350)의 제어에 의해 메모리 셀 어레이(310) 내의 접근하고자 하는 로우 어드레스 및 컬럼 어드레스를 디코딩한다.
리드/라이트 회로(330)는 입출력 버퍼(340) 및 데이터 라인(DL)로부터 데이터(DATA)를 제공받아, 컨트롤러(350)의 제어에 의해 메모리 셀 어레이(310)의 선택된 메모리 셀에 데이터를 기록하거나, 또는 컨트롤러(350)의 제어에 따라 메모리 셀 어레이(310)의 선택된 메모리 셀로부터 리드한 데이터를 입출력 버퍼(340)로 제공한다.
도 26은 본 발명의 일 실시예에 의한 데이터 처리 시스템의 구성도이다.
구체적으로, 데이터 처리 시스템(400)은 호스트 및 저항 변화 메모리 장치(410) 사이에 연결되는 메모리 컨트롤러(420)를 포함할 수 있다. 메모리 컨트롤러(420)는 호스트의 요구에 응답하여 저항 변화 메모리 장치(410)를 액세스 하도록 구성될 수 있다. 메모리 컨트롤러(420)는 프로세서(4201), 동작 메모리(4203), 호스트 인터페이스(4205) 및 메모리 인터페이스(4207)를 구비할 수 있다.
프로세서(4201)는 메모리 컨트롤러(420)의 전반적인 동작을 제어하고, 동작 메모리(4203)는 메모리 컨트롤러(420)가 동작하는 데 필요한 어플리케이션, 데이터, 제어 신호 등이 저장될 수 있다. 호스트 인터페이스(4205)는 호스트와 메모리 컨트롤러(420) 사이의 데이터/제어신호 교환을 위한 프로토콜 변환을 수행한다. 메모리 인터페이스(4207)는 메모리 컨트롤러(420)와 저항 변화 메모리 장치(410)간의 데이터/제어신호 교환을 위한 프로토콜 변환을 수행한다. 저항 변화 메모리 장치(410)는 앞서 도 25에서 설명한 바와 같으므로 생략한다. 본 발명의 일 실시예의 데이터 처리 시스템(400)은 메모리 카드일 수 있으나 이에 한정되는 것은 아니다.
도 27은 본 발명의 일 실시예에 의한 데이터 처리 시스템의 구성도이다.
구체적으로, 데이터 처리 시스템(500)은 저항 변화 메모리 장치(510), 프로세서(520), 동작 메모리(530), 사용자 인터페이스(540)를 포함하고, 필요에 따라 통신 모듈(550)을 더 포함할 수도 있다. 프로세서(520)는 중앙처리장치일 수 있다.
동작 메모리(530)는 데이터 처리 시스템(500)이 동작하는 데 필요한 응용 프로그램, 데이터, 제어 신호 등이 저장된다. 사용자 인터페이스(540)는 사용자가 데이터 처리 시스템(500)에 접근할 수 있는 환경을 제공하고, 데이터 처리 시스템(500)의 데이터 처리 과정, 결과 등을 사용자에게 제공한다. 저항 변화 메모리 장치(510)는 앞서 도 26에서 설명한 바와 같으므로 설명을 생략한다.
앞서 도 26 및 도 27에 도시한 데이터 처리 시스템은 디스크 장치로 활용되거나, 또는 휴대용 전자 기기의 내/외장 메모리 카드로 이용되거나, 이미지 프로세서 및 그 외의 응용 칩셋으로 이용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 메모리 셀 어레이(MCA), 17, 메모리 셀, 30-1, 30-2, 30-3, 30-4, 30-5: 메모리 셀 및 가변 저항 소자, BL: 비트 라인, WL: 워드 라인, R, R1, R2: 가변 저항 소자, S, D: 선택 소자, 102: 배리어 금속층, 104: 제1 금속층, 106: 제2 배리어 금속층, 108: 선택 소자층, 110: 제2 금속층, 112: 제1 버퍼 물질층, 114: 제1 배리어 산화층, 116: 저항 변화 물질층, 118: 제2 배리어 산화층, 120: 제2 버퍼 물질층, 122: 제3 금속층, 132: 제4 금속층, 29, 123: 필라 구조물

Claims (20)

  1. 제1 전극층;
    상기 제1 전극층 상부에 위치하는 저항 변화층;
    상기 저항 변화층 상부에 위치하는 제2 전극층;
    상기 제1 전극층과 제2 전극층중의 적어도 어느 하나와 상기 저항 변화층 사이에 위치하는 배리어층; 및
    상기 배리어층과. 상기 제1 전극층과 제2 전극층중의 적어도 어느 하나와의 사이에 위치하는 버퍼층을 포함하는 것을 특징으로 하는 저항 변화 메모리 장치.
  2. 제1항에 있어서, 상기 저항 변화층은 전계에 따라 저항이 변화되는 물질층으로 구성되는 것을 특징으로 하는 저항 변화 메모리 장치.
  3. 제1항에 있어서, 상기 배리어층은 상기 제1 전극층이나 제2 전극층에 포함된 금속을 구비하는 산화층인 것을 특징으로 하는 저항 변화 메모리 장치.
  4. 제3항에 있어서, 상기 버퍼층은 금속 산화층, 금속 질화층 또는 이들의 조합층으로 구성되는 것을 특징으로 하는 저항 변화 메모리 장치.
  5. 제1항에 있어서, 상기 버퍼층은 상기 배리어층과 상기 제1 전극층과 제2 전극층중의 적어도 어느 하나와의 계면 모폴로지를 개선하는 계면 개선층인 것을 특징으로 하는 저항 변화 메모리 장치.
  6. 제1항에 있어서, 상기 제1 전극층의 하부에 선택 소자층이 더 형성되어 있는 것을 특징으로 하는 저항 변화 메모리 장치.
  7. 제1 전극층;
    상기 제1 전극층 상부에 형성된 제1 배리어층;
    상기 제1 배리어층 상부에 형성된 저항 변화층;
    상기 저항 변화층 상부에 형성된 제2 전극층; 및
    상기 제1 전극층 상에 상기 제1 전극층과 상기 제1 배리어층간의 상호반응을 억제하도록 구성된 제1 반응 억제층을 포함하는 것을 특징으로 하는 저항 변화 메모리 장치.
  8. 제7항에 있어서, 상기 제1 배리어층은 상기 제1 전극층이나 제2 전극층에 포함된 금속을 구비하는 산화층으로 구성되고, 상기 제1 반응 억제층은 금속 산화층, 금속 질화층 또는 이들의 조합층으로 구성되는 것을 특징으로 하는 저항 변화 메모리 장치.
  9. 제7항에 있어서, 상기 저항 변화층 상에 제2 배리어층이 더 형성되어 있고, 상기 제2 배리어층 상에 상기 제2 배리어층과 상기 제2 전극층간의 상호반응을 억제하는 제2 반응 억제층을 포함하는 것을 특징으로 하는 저항 변화 메모리 장치.
  10. 제9항에 있어서, 상기 제2 배리어층은 상기 제1 전극층이나 제2 전극층에 포함된 금속을 구비하는 산화층으로 구성되고, 상기 제2 반응 억제층은 금속 산화층, 질화층 또는 이들의 조합층으로 구성되는 것을 특징으로 하는 저항 변화 메모리 장치.
  11. 제7항에 있어서, 상기 제1 전극층의 하부에 선택 소자층이 더 형성되어 있는 것을 특징으로 하는 저항 변화 메모리 장치.
  12. 제1 전극층;
    상기 제1 전극층 상에 형성된 제1 버퍼층;
    상기 제1 버퍼층 상에 형성된 제1 배리어층;
    상기 제1 배리어층 상에 형성된 저항 변화층;
    상기 저항 변화층 상에 형성된 제2 배리어층;
    상기 제2 배리어층 상에 형성된 제2 버퍼층; 및
    상기 제2 버퍼층 상에 형성된 제2 전극층을 포함하는 것을 특징으로 하는 저항 변화 메모리 장치.
  13. 제12항에 있어서, 상기 제1 버퍼층은 상기 제1 배리어층과 상기 제1 전극층과의 계면 모폴로지를 개선하는 제1 계면 개선층이고, 상기 제2 버퍼층은 상기 제2 배리어층과 상기 제2 전극층과의 계면 모폴로지를 개선하는 제2 계면 개선층인 것을 특징으로 하는 저항 변화 메모리 장치.
  14. 제1 방향을 따라 나란히 떨어져 배치된 복수개의 제1 신호 라인들;
    상기 제1 신호 라인들의 상부에서 상기 제1 방향과 수직인 제2 방향을 따라 나란히 떨어져 배치된 복수개의 제2 신호 라인들;
    상기 제1 신호 라인들과 상기 제2 신호 라인들 사이의 교차점에서 서로 떨어져 배치된 복수개의 메모리 셀들을 포함하며,
    상기 메모리 셀은,
    제1 전극층;
    상기 제1 전극층 상부에 위치하는 저항 변화층;
    상기 저항 변화층 상부에 위치하는 제2 전극층;
    상기 제1 전극층과 제2 전극층중의 적어도 어느 하나와 상기 저항 변화층 사이에 위치하는 배리어층; 및
    상기 배리어층과. 상기 제1 전극층과 제2 전극층중의 적어도 어느 하나와의 사이에 위치하는 버퍼층을 포함하는 것을 특징으로 하는 저항 변화 메모리 장치.
  15. 제14항에 있어서, 상기 메모리 셀에는 상기 제1 전극층 또는 제2 전극층중 어느 하나와 전기적으로 접속되는 선택 소자가 더 포함되어 있는 것을 특징으로 하는 저항 변화 메모리 장치.
  16. 제1 방향을 따라 나란히 떨어져 배치된 복수개의 제1 전극 라인들;
    상기 제1 신호 라인들의 상부에서 상기 제1 방향과 수직인 제2 방향을 따라 나란히 떨어져 배치된 복수개의 제2 전극 라인들; 및
    상기 제1 전극 라인들과 상기 제2 전극 라인들 사이의 교차점에서 서로 떨어져 배치된 복수개의 필라 구조물들을 포함하며,
    상기 필라 구조물들의 사이, 상기 제1 전극 라인들 사이 및 제2 전극 라인들 사이에 형성된 절연 부재를 포함하며,
    상기 필라 구조물은,
    제1 전극층;
    상기 제1 전극층 상부에 위치하는 저항 변화층;
    상기 저항 변화층 상부에 위치하는 제2 전극층;
    상기 제1 전극층과 제2 전극층중의 적어도 어느 하나와 상기 저항 변화층 사이에 위치하는 배리어층; 및
    상기 배리어층과. 상기 제1 전극층과 제2 전극층중의 적어도 어느 하나와의 사이에 위치하는 버퍼층을 포함하는 것을 특징으로 하는 저항 변화 메모리 장치.
  17. 제16항에 있어서, 상기 필라 구조물은 선택 소자 패턴을 더 포함하는 것을 특징으로 하는 저항 변화 메모리 장치.
  18. 제1 방향을 따라 나란히 떨어져 배치된 복수개의 워드 라인들, 상기 워드 라인들 상부에서 상기 제1 방향과 수직인 제2 방향을 따라 나란히 떨어져 배치된 복수개의 비트 라인들, 및 상기 워드 라인들과 비트 라인들간에 접속되는 복수개의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이중 선택된 메모리 셀에 대한 데이터를 기록 및 독출을 제어하는 컨트롤러를 포함하고,
    상기 메모리 셀은 가변 저항 소자를 포함하고, 상기 가변 저항 소자는
    제1 전극층;
    상기 제1 전극층 상부에 위치하는 저항 변화층;
    상기 저항 변화층 상부에 위치하는 제2 전극층;
    상기 제1 전극층과 제2 전극층중의 적어도 어느 하나와 상기 저항 변화층 사이에 위치하는 배리어층; 및
    상기 배리어층과. 상기 제1 전극층과 제2 전극층중의 적어도 어느 하나와의 사이에 위치하는 버퍼층을 포함하는 것을 특징으로 하는 저항 변화 메모리 장치.
  19. 제18항에 있어서, 상기 가변 저항 소자에는 선택 소자가 연결되어 상기 메모리 셀을 구성하는 것을 특징으로 하는 저항 변화 메모리 장치.
  20. 제18항에 있어서, 상기 메모리 셀 어레이는 단위 메모리 셀 어레이가 3차원 수직 구조로 복수개 적층되어 있는 것을 특징으로 하는 저항 변화 메모리 장치.
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