KR20160107566A - 저항변화 메모리 장치 및 그 동작 방법 - Google Patents

저항변화 메모리 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR20160107566A
KR20160107566A KR1020150030473A KR20150030473A KR20160107566A KR 20160107566 A KR20160107566 A KR 20160107566A KR 1020150030473 A KR1020150030473 A KR 1020150030473A KR 20150030473 A KR20150030473 A KR 20150030473A KR 20160107566 A KR20160107566 A KR 20160107566A
Authority
KR
South Korea
Prior art keywords
bit line
word line
driving operation
line driving
drive operation
Prior art date
Application number
KR1020150030473A
Other languages
English (en)
Inventor
경기명
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150030473A priority Critical patent/KR20160107566A/ko
Priority to US14/798,795 priority patent/US9496032B2/en
Priority to TW104134044A priority patent/TWI650753B/zh
Priority to CN201510781826.0A priority patent/CN105938722B/zh
Publication of KR20160107566A publication Critical patent/KR20160107566A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Abstract

본 기술의 일 실시예에 의한 저항변화 메모리 장치는 워드라인과 비트라인 간에 접속되는 복수의 저항변화 메모리 셀을 포함하는 메모리 영역 및 리드 명령에 응답하여 워드라인 구동동작을 수행하며, 비트라인을 통해 셀 데이터를 출력하는 비트라인 구동동작을 워드라인 구동동작과 실질적으로 동시에 수행하는 컨트롤러를 포함할 수 있다.

Description

저항변화 메모리 장치 및 그 동작 방법{Resistance Variable Memory Apparatus and Operation Method Thereof}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 저항변화 메모리 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치는 더 많은 양의 데이터를 저장할 수 있으면서도 낮은 소비 전력으로 고속 동작할 수 있는 형태로 발전하고 있다.
반도체 메모리 장치는 휘발성 메모리 장치 또는 비휘발성 메모리 장치로 구분될 수 있다. 플래시 메모리 장치는 비휘발성 메모리 장치로서 오랜 시단 동안 사용되어 왔으며, 최근에는 정보 저장 물질의 저항 값에 따라 데이터의 논리 레벨이 구분되는 저항변화 메모리 장치가 비휘발성 메모리 장치로 각광받고 있다.
반도체 메모리 장치의 동작 속도를 결정하는 요소는 다양하며, 그 하나로 리드 사이클 타임(Read Cycle Time; tRC)를 들 수 있다. 리드 사이클 타임(tRC)은 리드 명령에 응답하여 메모리 셀에 저장된 데이터가 출력될 때까지의 시간을 의미한다.
반도체 메모리 장치의 고집적화에 따라 메모리 영역 내에 포함되는 셀의 개수는 점점 증가하고 있으며, 리드 사이클 타임(tRC)은 비트라인 로딩 및 워드라인 로딩에 의해 결정될 수 있다.
본 기술의 실시예는 고속 동작이 가능한 저항변화 메모리 장치 및 그 동작 방법을 제공한다.
본 기술의 일 실시예에 의한 저항변화 메모리 장치는 워드라인과 비트라인 간에 접속되는 복수의 저항변화 메모리 셀을 포함하는 메모리 영역; 및 리드 명령에 응답하여 상기 워드라인 구동동작을 수행하며, 상기 비트라인을 통해 셀 데이터를 출력하는 비트라인 구동동작을 상기 워드라인 구동동작과 실질적으로 동시에 수행하는 컨트롤러;를 포함할 수 있다.
본 기술의 일 실시예에 의한 저항변화 메모리 장치의 동작 방법은 워드라인과 비트라인 간에 접속되는 복수의 저항변화 메모리 셀을 포함하는 메모리 영역 및 상기 메모리 영역을 제어하는 컨트롤러를 포함하는 저항변화 메모리 장치의 동작 방법으로서, 리드 명령에 응답하여, 상기 컨트롤러가 상기 워드라인 구동동작을 수행하며, 상기 비트라인을 통해 셀 데이터를 출력하는 비트라인 구동동작을 상기 워드라인 구동동작과 실질적으로 동시에 수행할 수 있다.
본 기술에 의하면 리드 명령에 응답하여 워드라인을 구동함과 동시에 비트라인을 구동할 수 있어 저항변화 메모리 장치의 고속 동작이 가능하다. 따라서 저항변화 메모리 장치의 용량이 증가하여도 요구되는 리드 사이클 타임을 만족시킬 수 있다.
도 1은 일 실시예에 의한 저항변화 메모리 장치의 구성도,
도 2는 일 실시예에 의한 저항변화 메모리 장치의 동작 방법을 설명하기 위한 회로도,
도 3은 일 실시예에 의한 저항변화 메모리 장치의 동작 방법을 설명하기 위한 타이밍도,
도 4는 다른 실시예에 의한 저항변화 메모리 장치의 동작 방법을 설명하기 위한 타이밍도,
도 5는 다른 실시예에 의한 저항변화 메모리 장치의 구성도,
도 6은 일 실시예에 의한 전자 시스템의 구성도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 저항변화 메모리 장치의 구성도이다.
본 실시예에 의한 저항변화 메모리 장치(10)는 메모리 영역(100), 로우 디코더(XDEC, 140), 컬럼 디코더(YDEC, 150), 읽기쓰기 회로부(WD/SA, 160), 글로벌 비트라인 스위치 블럭(GYSW, 170) 및 컨트롤러(180)를 포함할 수 있다.
메모리 영역(100)은 복수의 셀 블럭(110)과, 셀 블럭의 일 측에 구비되는 로컬 비트라인 스위치 블럭(LYSW, 120)과, 셀 블럭(110)의 타측에 로컬 비트라인 스위치 블럭(120)과 교차하는 방향으로 구비되어 서브 워드라인(SWL)을 구동하는 서브 워드라인 구동블럭(SWD, 130)을 포함할 수 있다.
각각의 셀 블럭(110)은 워드라인(MWL, SWL)과 비트라인(BL) 간에 접속되는 복수의 메모리 셀로 이루어지는 셀 어레이(CA)를 포함할 수 있다.
도 1에는 도시하지 않았지만, 도 2에 도시한 것과 같이 각각의 메모리 셀 즉, 단위 메모리 셀(112)은 가변저항 물질(VR) 및 스위칭 소자(SW)를 포함할 수 있다.
로컬 비트라인 스위치 블럭(LYSW, 120)과 서브 워드라인 구동블럭(SWD, 130)의 교차 지점에는 서브홀(SH)이 마련될 수 있다. 서브홀(SH)에는 서브 워드라인 구동블럭(SWD, 130)를 구동하기 위한 드라이버, 입출력 스위치 등이 마련될 수 있다.
설명의 편의를 위해, 셀 블럭(110) 내부에서 로컬 비트라인 스위치 블럭(120)으로 연장되는 비트라인은 단순히 비트라인(BL)으로, 로컬 비트라인 스위치 블럭(120)으로부터 글로벌 비트라인 스위치 블럭(170)으로 이어지는 비트라인은 예를 들어 로컬 비트라인(LBL)이라 칭할 수 있다. 또한, 글로벌 비트라인 스위치 블럭(170)으로부터 읽기/쓰기 회로부(160)로 이어지는 비트라인은 예를 들어 글로벌 비트라인(GBL)이라 칭할 수 있다. 또한, 로우 디코더(140)로부터 서브 워드라인 구동블럭(130)으로 연장되는 워드라인은 메인 워드라인(MWL)으로, 서브 워드라인 구동블럭(130)으로부터 메모리 셀 블럭(110) 내부로 연장되는 워드라인은 서브 워드라인(SWL)으로 칭할 수 있다.
한편, 이하의 설명에서, "워드라인은 구동동작"이라 함은 액세스할 메모리 셀이 접속된 메인 워드라인(MWL)을 통하여, 궁극적으로는 서브 워드라인(SWL)을 구동한다는 것으로 이해해야 한다.
이러한 저항변화 메모리 장치에서 리드 동작은 워드라인 구동동작, 궁극적으로는 서브 워드라인을 구동하기 위한 동작 및 비트라인(BL) 구동동작으로 이루어질 수 있으며, 컨트롤러(180)는 워드라인 구동동작과 동시에 비트라인(BL) 구동동작이 이루어지도록 제어할 수 있다.
도 2를 참조하여 일 실시예에 의한 저항변화 메모리 장치의 동작 방법을 설명하면 다음과 같다.
리드 명령에 응답하여, 워드라인 구동동작을 위해 컨트롤러(180)로부터 제공되는 로우 어드레스에 대응하는 단위 메모리 셀(112)과 연결된 메인 워드라인(MWL)이 활성화된다. 그리고, 서브 워드라인 구동블럭(130)에 의해 해당 메모리 셀(112)과 연결된 서브 워드라인(SWL)가 구동되어 해당 메모리 셀의 서브 워드라인(SWL)을 지정된 레벨의 전위로 구동할 수 있다.
한편, 비트라인 구동동작은 비트라인을 통해 셀 데이터를 출력하는 동작으로서, 비트라인 프리차지 동작, 비트라인 안정화 동작, 센싱 및 센싱 데이터 출력 동작으로 구분될 수 있다.
리드 명령에 응답하여, 비트라인 프리차지 동작을 위해 컨트롤러(180)로부터 제공되는 컬럼 어드레스에 대응하는 단위 셀과 연결된 글로벌 비트라인 스위치(172) 및 로컬 비트라인 스위치(122)를 턴온시킨다. 이에 따라, 글로벌 비트라인(GBL) 및 로컬 비트라인(LBL)을 통해 해당 비트라인(BL)에 기 설정된 레벨의 프리차지 전위가 인가될 수 있다.
비트라인 안정화 동작은 비트라인에 프리차지 전위를 인가한 후 비트라인의 전위 레벨을 안정화시켜 정확한 셀 데이터를 판정할 수 있도록 기 설정된 시간 대기하는 동작일 수 있다.
센싱 및 센싱 데이터 출력 동작에서는 셀 데이터를 비트라인(BL), 로컬 비트라인(LBL) 및 글로벌 비트라인(GBL)을 통해 읽기/쓰기 회로부(160)로 전달할 수 있다.
본 실시예에서는 서브 워드라인(SWL)을 구동하는 워드라인 구동동작과 비트라인 구동동작을 실질적으로 동시에 수행한다. 워드라인 구동동작을 위해서는 (a)㎱의 시간이 소요될 수 있다. 그리고, 비트라인 구동동작을 위해서는 비트라인 프리차지 동작을 위한 시간((b)㎱), 비트라인 안정화 동작을 위한 시간((c)㎱), 센싱 및 센싱 데이터 출력 동작을 위한 시간((d)㎱)이 소요될 수 있다.
그러므로, 워드라인 구동동작을 수행하는 동안 비트라인 구동동작을 동시에 수행하게 되면, (b+c+d)㎱의 시간 내에 서브 워드라인(SWL) 및 비트라인(BL)을 동시에 구동할 수 있게 된다.
메모리 영역에 포함되는 셀의 개수가 두 배로 증가되는 경우 워드라인(WL) 및 비트라인(BL) 로딩 증가에 따라 RC 지연시간이 증가한다. 즉, 워드라인(또는 비트라인)의 길이가 증가하면 워드라인(또는 비트라인)에 기생하는 저항 성분(R) 및 캐패시턴스 성분(C)은 각각 두 배씩 증가하여, 각 워드라인(또는 비트라인)에서 RC 지연시간은 4배로 증가하는 결과를 가져온다.
즉, 반도체 메모리 장치가 고집적화될수록 리드 사이클 타임을 줄여야 할 필요성은 커질 수 밖에 없다.
본 실시예에서와 같이, 리드 동작시 워드라인 구동동작과 비트라인 구동동작을 중첩시켜 실질적으로 동시에 수행하게 되면, 리드 사이클 타임을 현저히 감소시킬 수 있고, 고집적 반도체 메모리 장치의 경우에도 고속 동작을 보장할 수 있다.
도 2에서, 디스차지 스위치(192)는 디스차지 신호(LBLDIS)에 의해 구동되며, 로컬 비트라인(LBL) 및 비트라인(BL)의 전위를 안정화시키기 위한 스위치일 수 있다.
도 3은 일 실시예에 의한 저항변화 메모리 장치의 동작 방법을 설명하기 위한 타이밍도로서, 도 1 및 도 2를 재참조하여 설명한다.
리드 명령에 응답하며, 컨트롤러(180)의 제어에 따라 컬럼 디코더(150)를 구동하고, 디스차지 신호(LBLDIS)에 의해 액세스할 셀에 연결된 디스차지 스위치(192)를 구동하고, 로컬 비트라인 선택 신호(LY)에 의해 로컬 비트라인 스위치(122)를 구동하여 로컬 비트라인(LBL) 및 비트라인(BL)을 디스차지시킨다.
이후, 서브 워드라인(SWL)을 구동함과 동시에 비트라인(BL)을 구동한다.
보다 구체적으로, 컨트롤러(180)의 제어에 따라 로우 디코더(140) 및 서브 워드라인 구동블럭(130)을 통해 액세스할 셀에 연결된 서브 워드라인(SWL) 구동동작을 수행하며, 이 때에는 (a)㎱의 시간이 소요될 수 있다.
한편, 로컬 비트라인 스위치(122)가 구동되어 있는 상태에서 컨트롤러(180)의 제어에 따라 액세스할 셀에 연결된 글로벌 비트라인 스위치(172)를 구동하여, 셀 데이터를 센싱하는 비트라인 구동동작이 수행될 수 있다. 이때, 글로벌 비트라인 스위치(172)는 글로벌 비트라인 선택 신호(GY)에 의해 구동될 수 있다.
비트라인 구동동작은 비트라인 프리차지 동작((b)㎱), 안정화 동작((c)㎱), 셀 데이터 리드 및 출력 동작((d)㎱)을 포함할 수 있으며, (b+c+d)㎱의 시간이 소요될 수 있다.
도 3에 도시한 것과 같이, 서브 워드라인(SWL)을 구동하는 워드라인 구동동작과, 비트라인 구동동작이 실질적으로 동시에 수행됨을 알 수 있다.
워드라인(WL), 궁극적으로는 서브 워드라인(SWL)과 비트라인(BL)을 구동하는 동작 전에 비트라인(BL)을 디스차지하는 데 소요되는 시간((t)㎱)을 고려할 때, 리드 레이턴시(read latency)는 (t+b+c+d)㎱ 로 결정될 수 있다.
그리고, 워드라인 구동동작 및 비트라인 구동동작이 완료된 후 서브 워드라인(SWL)과 비트라인(BL)은 실질적으로 동시에 디스에이블될 수 있다. 따라서 서브 워드라인(SWL)과 비트라인(BL)이 완전히 디스에이블되는 데 소요되는 시간을 (e)㎱라 할 때, 리드 사이클 타임(tRC)은 (t+b+c+d+e)㎱가 될 수 있다.
서브 워드라인(SWL)과 비트라인(BL)을 동시에 구동함에 따라, 전류는 글로벌 비트라인(GBL), 로컬 비트라인(LBL) 및 비트라인(BL)을 통해 흐르고, 비트라인(BL)의 전하가 스위칭 소자(SW)를 통해 가변저항 물질(VR)로 유입되게 된다.
이 때, 비트라인(BL)에 쌓여 있던 전하가 갑작스럽게 가변저항 물질(VR)로 유입되게 되면 가변저항 물질(VR)에 갑작스럽게 고전압이 인가될 수 있다. 이로 인해 메모리 셀에 저장된 데이터가 손실될 수 있다.
이를 방지하기 위해 도 4에 도시한 것과 같이, 서브 워드라인(SWL) 구동 후 미소한 시간((f)㎱)을 대기한 후 비트라인 구동동작을 수행할 수 있다. 대기시간((f)㎱)은 서브 워드라인(SWL) 구동동작에 소요되는 시간보다 현저히 작은 시간일 수 있다. 이러한 대기시간((f)㎱) 후에 비트라인 구동동작을 수행하면 메모리 셀에 갑작스러운 고전압이 인가되는 것을 방지할 수 있다.
바람직한 실시예에서, 대기시간((f)㎱)과 비트라인 구동 시간 (b+c+d)㎱과의 합((f+b+c+d)㎱)이 워드라인 구동시간((a)㎱)과 실질적으로 동일하게 되도록 제어할 수 있다. 또한 대기시간((f)㎱)은 기 설정된 명령어 또는 퓨즈 옵션에 의해 로컬 비트라인 스위치(122) 및 글로벌 비트라인 스위치(172)의 턴온 시점을 조절 가능하게 구성할 수 있다.
가변저항 물질(VR)에 갑작스럽게 고전압이 인가되는 현상을 방지하기 위한 다른 실시예에 대하여 도 5를 참조하여 설명한다.
도 5에는 릴리즈 회로(200)를 포함하는 저항변화 메모리 장치의 일 예가 개시되어 있다.
릴리즈 회로(200)는 릴리즈 신호(LBLDIS2)에 의해 구동되며, 로컬 비트라인(LBL)과 릴리즈 전압(Vrelease) 공급단 간에 접속되는 스위칭 소자를 포함하도록 구성될 수 있다.
릴리즈 전압(Vrelease)은 예를 들어 접지전압 또는 리드전압일 수 있다.
워드라인 구동동작과 동시에 릴리즈 신호(LBLDIS2)를 인에이블시켜 릴리즈 회로(200)를 구동하여 일정 시간 동안, 예를 들어 기 설정된 대기시간((f)㎱) 동안 비트라인(BL)의 전류를 낮추어 줄 수 있다. 그리고, 대기시간((f)㎱) 이후 릴리즈 신호(LBLDIS2)를 디스에이블시키고 비트라인 구동동작을 수행할 수 있다.
앞서 설명한 것과 마찬가지로, 대기시간((f)㎱)은 서브 워드라인(SWL) 구동동작에 소요되는 시간보다 현저히 작은 시간일 수 있으며, 바람직하게는 대기시간((f)㎱)과 비트라인 구동 시간 (b+c+d)㎱과의 합((f+b+c+d)㎱)이 워드라인 구동시간((a)㎱)과 실질적으로 동일한 시간이 되도록 제어될 수 있다.
아울러, 릴리즈 회로(200)에 포함되는 스위칭 소자는 MOS 트랜지스터일 수 있다. 그리고 MOS 트랜지스터는 로컬 비트라인 스위치(122) 및 글로벌 비트라인 스위치(172)을 구성하는 스위칭 소자보다 긴 채널 길이를 가질 수 있다.
한편, 릴리즈 전압(Vrelease)으로 리드 전압을 이용하는 경우에는 대기시간((f)㎱)에 대한 정교한 제어가 불필요하다는 이점을 갖는다.
릴리즈 회로(200)는 서브 홀(SH) 영역, 또는 로컬 비트라인 스위치 블럭(120) 영역, 또는 메모리 영역(100)의 일측 상부 또는 하부 영역에 배치될 수 있으나
릴리즈 회로(200)가 로컬 비트라인 스위치 블럭(120) 내에 배치되는 경우에는 각각의 비트라인(BL) 마다 릴리즈 회로(200)를 연결할 수 있다.
다른 예로, 릴리즈 회로(200)가 메모리 영역(100)의 일측 상부 또는 하부 영역에 배치되는 경우에는 각각의 글로벌 비트라인(GBL)마다 릴리즈 회로(200)를 연결할 수 있다.
도 6은 일 실시예에 의한 전자 시스템의 구성도이다.
일 실시예에 의한 전자 시스템(30)은 프로세서(310), 메모리 컨트롤러(320), 메모리 장치(321), IO 컨트롤러(330), IO 장치(331), 디스크 컨트롤러(340) 및 디스크 드라이버(341)를 포함할 수 있다.
프로세서(310)는 적어도 하나 구비될 수 있으며, 독립적으로 또는 다른 프로세서와 연동하여 동작할 수 있다. 프로세서(310)는 버스(제어 버스, 어드레스 버스, 데이터 버스)를 통해 다른 요소들, 예를 들어 메모리 컨트롤러(320), IO 컨트롤러(330) 및 디스크 컨트롤러(340)와 통신할 수 있는 환경을 갖추고 있다.
메모리 컨트롤러(320)는 적어도 하나의 메모리 장치(321)와 접속된다. 메모리 컨트롤러(320)는 프로세서(310)로부터 제공되는 요청을 수신하고, 이에 기초하여 적어도 하나의 메모리 장치(321)를 제어한다.
메모리 장치(321)는 예를 들어 도 1 내지 도 5를 참조하여 상술한 반도체 메모리 장치일 수 있다.
IO 컨트롤러(330)는 프로세서(310)와 IO 장치(331) 간에 접속되어 IO 장치(331)로부터의 입력을 프로세서(310)로 전달하거나, 프로세서(310)의 처리 결과를 IO 장치(331)로 제공할 수 있다. IO 장치(331)는 키보드, 마우스, 터치 스크린, 마이크 등과 같은 입력 장치 및, 디스플레이, 스피커 등과 같은 출력 장치를 포함할 수 있다.
디스크 컨트롤러(340)는 프로세서(310)의 제어에 따라 적어도 하나의 디스크 드라이버(341)를 제어할 수 있다.
이러한 전자 시스템(30)에서, 프로세서(310)의 제어 하에 메모리 장치(321)로 리드명령이 제공되는 경우, 반도체 메모리 장치(321)는 워드라인 구동동작과 비트라인 구동동작을 실질적으로 동시에 수행하여 최소한의 리드 사이클 타임으로 고속의 리드 동작을 수행할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 저항변화 메모리 장치
100 : 메모리 영역
110 : 메모리 셀 블럭

Claims (19)

  1. 워드라인과 비트라인 간에 접속되는 복수의 저항변화 메모리 셀을 포함하는 메모리 영역; 및
    리드 명령에 응답하여 상기 워드라인 구동동작을 수행하며, 상기 비트라인을 통해 셀 데이터를 출력하는 비트라인 구동동작을 상기 워드라인 구동동작과 실질적으로 동시에 수행하는 컨트롤러;
    를 포함하는 저항변화 메모리 장치.
  2. 제 1 항에 있어서,
    상기 비트라인 구동동작은 상기 비트라인 프리차지 동작, 상기 비트라인 안정화 동작, 셀 데이터의 센싱 및 출력 동작을 포함하는 저항변화 메모리 장치.
  3. 제 1 항에 있어서,
    상기 컨트롤러는 상기 워드라인 구동동작 및 상기 비트라인 구동동작이 실질적으로 동일한 시간 동안 수행되도록 제어하는 저항변화 메모리 장치.
  4. 제 1 항에 있어서,
    상기 컨트롤러는 상기 비트라인 구동동작을 수행하기 전, 상기 워드라인 구동동작과 동시에 지정된 시간 동안 상기 비트라인이 디스차지되도록 제어하는 저항변화 메모리 장치.
  5. 제 4 항에 있어서,
    상기 컨트롤러는 상기 워드라인 구동동작 내에, 상기 디스차지 동작 및 상기 비트라인 구동동작이 이루어지도록 제어하는 저항변화 메모리 장치.
  6. 제 1 항에 있어서,
    상기 비트라인에 접속되며 릴리즈 신호에 응답하여 상기 비트라인으로 릴리즈 전압을 공급하는 릴리즈 회로를 더 포함하는 저항변화 메모리 장치.
  7. 제 6 항에 있어서,
    상기 릴리즈 회로는 상기 비트라인 구동동작을 수행하기 전, 상기 워드라인 구동동작과 동시에 지정된 시간 동안 인에이블되는 저항변화 메모리 장치.
  8. 제 6 항에 있어서,
    상기 릴리즈 회로는 상기 워드라인 구동동작 내에, 상기 릴리즈 전압 공급 동작 및 상기 비트라인 구동동작이 이루어지도록 인에이블되는 저항변화 메모리 장치.
  9. 제 6 항에 있어서,
    상기 릴리즈 전압은 접지전압 또는 리드전압인 저항변화 메모리 장치.
  10. 제 1 항에 있어서,
    상기 컨트롤러는 상기 워드라인 구동동작 및 상기 비트라인 구동동작이 완료된 후, 상기 워드라인 및 상기 비트라인을 실질적으로 동시에 디스에이블시키는 저항변화 메모리 장치.
  11. 워드라인과 비트라인 간에 접속되는 복수의 저항변화 메모리 셀을 포함하는 메모리 영역 및 상기 메모리 영역을 제어하는 컨트롤러를 포함하는 저항변화 메모리 장치의 동작 방법으로서,
    리드 명령에 응답하여, 상기 컨트롤러가 상기 워드라인 구동동작을 수행하며, 상기 비트라인을 통해 셀 데이터를 출력하는 비트라인 구동동작을 상기 워드라인 구동동작과 실질적으로 동시에 수행하는 저항변화 메모리 장치의 동작 방법.
  12. 제 11 항에 있어서,
    상기 비트라인 구동동작은 상기 비트라인 프리차지 동작, 상기 비트라인 안정화 동작, 셀 데이터의 센싱 및 출력 동작을 포함하는 저항변화 메모리 장치의 동작 방법.
  13. 제 11 항에 있어서,
    상기 컨트롤러는 상기 워드라인 구동동작 및 상기 비트라인 구동동작이 실질적으로 동일한 시간 동안 수행되도록 제어하는 저항변화 메모리 장치의 동작 방법.
  14. 제 11 항에 있어서,
    상기 비트라인 구동동작을 수행하기 전, 상기 컨트롤러가 상기 워드라인 구동동작과 동시에 지정된 시간 동안 상기 비트라인이 디스차지되도록 제어하는 저항변화 메모리 장치의 동작 방법.
  15. 제 14 항에 있어서,
    상기 워드라인 구동동작 내에, 상기 컨트롤러가 상기 디스차지 동작 및 상기 비트라인 구동동작이 이루어지도록 제어하는 저항변화 메모리 장치의 동작 방법.
  16. 제 11 항에 있어서,
    상기 비트라인 구동동작을 수행하기 전, 상기 컨트롤러가 상기 워드라인 구동동작과 동시에 지정된 시간 동안 상기 비트라인으로 릴리즈 전압이 공급되도록 제어하는 저항변화 메모리 장치의 동작 방법.
  17. 제 16 항에 있어서,
    상기 워드라인 구동동작 내에, 상기 컨트롤러가 상기 릴리즈 전압 공급 동작 및 상기 비트라인 구동동작이 이루어지도록 제어하는 저항변화 메모리 장치의 동작 방법.
  18. 제 16 항에 있어서,
    상기 릴리즈 전압은 접지전압 또는 리드전압인 저항변화 메모리 장치의 동작 방법.
  19. 제 11 항에 있어서,
    상기 워드라인 구동동작 및 상기 비트라인 구동동작이 완료된 후, 상기 컨트롤러가 상기 워드라인 및 상기 비트라인을 실질적으로 동시에 디스에이블시키는 저항변화 메모리 장치의 동작 방법.
KR1020150030473A 2015-03-04 2015-03-04 저항변화 메모리 장치 및 그 동작 방법 KR20160107566A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020150030473A KR20160107566A (ko) 2015-03-04 2015-03-04 저항변화 메모리 장치 및 그 동작 방법
US14/798,795 US9496032B2 (en) 2015-03-04 2015-07-14 Variable resistive memory device including controller for driving bitline, word line, and method of operating the same
TW104134044A TWI650753B (zh) 2015-03-04 2015-10-16 可變電阻記憶體裝置及操作該可變電阻記憶體裝置的方法
CN201510781826.0A CN105938722B (zh) 2015-03-04 2015-11-13 可变电阻存储器件及操作其的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150030473A KR20160107566A (ko) 2015-03-04 2015-03-04 저항변화 메모리 장치 및 그 동작 방법

Publications (1)

Publication Number Publication Date
KR20160107566A true KR20160107566A (ko) 2016-09-19

Family

ID=56851059

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150030473A KR20160107566A (ko) 2015-03-04 2015-03-04 저항변화 메모리 장치 및 그 동작 방법

Country Status (4)

Country Link
US (1) US9496032B2 (ko)
KR (1) KR20160107566A (ko)
CN (1) CN105938722B (ko)
TW (1) TWI650753B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017214828A1 (de) 2016-08-24 2018-03-01 Mando Corporation Fahrzeug-steuervorrichtung und steuerverfahren für diese

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160189755A1 (en) * 2015-08-30 2016-06-30 Chih-Cheng Hsiao Low power memory device
US10403338B2 (en) * 2015-08-30 2019-09-03 Chih-Cheng Hsiao Low power memory device with column and row line switches for specific memory cells

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4278140B2 (ja) * 2003-09-03 2009-06-10 シャープ株式会社 半導体記憶装置
JP4427464B2 (ja) * 2005-02-02 2010-03-10 シャープ株式会社 不揮発性半導体記憶装置及びその動作方法
US8243542B2 (en) * 2005-11-30 2012-08-14 Samsung Electronics Co., Ltd. Resistance variable memory devices and read methods thereof
JP4199781B2 (ja) * 2006-04-12 2008-12-17 シャープ株式会社 不揮発性半導体記憶装置
JP4195715B2 (ja) * 2006-07-31 2008-12-10 シャープ株式会社 半導体記憶装置
KR101258268B1 (ko) * 2007-07-26 2013-04-25 삼성전자주식회사 비휘발성 메모리 소자의 낸드형 저항성 메모리 셀 스트링들및 그 제조방법들
KR101537316B1 (ko) * 2008-11-14 2015-07-16 삼성전자주식회사 상 변화 메모리 장치
KR101036720B1 (ko) 2009-02-02 2011-05-24 주식회사 하이닉스반도체 불휘발성 메모리 소자의 동작 방법
JP2011204302A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 半導体記憶装置
JP5614150B2 (ja) * 2010-07-29 2014-10-29 ソニー株式会社 抵抗変化型メモリデバイス
JP5016151B2 (ja) * 2010-11-24 2012-09-05 パナソニック株式会社 抵抗変化型不揮発性記憶装置
KR20130091909A (ko) 2012-02-09 2013-08-20 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 프로그램 방법과 이를 이용하는 데이터 처리 시스템

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017214828A1 (de) 2016-08-24 2018-03-01 Mando Corporation Fahrzeug-steuervorrichtung und steuerverfahren für diese

Also Published As

Publication number Publication date
US20160260477A1 (en) 2016-09-08
TWI650753B (zh) 2019-02-11
CN105938722A (zh) 2016-09-14
TW201633311A (zh) 2016-09-16
US9496032B2 (en) 2016-11-15
CN105938722B (zh) 2020-11-20

Similar Documents

Publication Publication Date Title
US10529428B2 (en) Apparatuses and methods for performing multiple memory operations
CN105336367B (zh) 非易失性存储器装置及其控制方法
US10803937B2 (en) Operational signals generated from capacitive stored charge
US8315123B2 (en) Wordline voltage control within a memory
TWI602177B (zh) 用於在電阻式隨機存取記憶體單元上執行記憶體操作之系統及方法
KR20130091909A (ko) 비휘발성 메모리 장치 및 프로그램 방법과 이를 이용하는 데이터 처리 시스템
KR20150140042A (ko) 워드라인 드라이버 회로 및 이를 포함하는 저항변화 메모리 장치
US11100990B2 (en) Memory device for avoiding multi-turn on of memory cell during reading, and operating method thereof
US10311921B1 (en) Multiple-mode current sources for sense operations
US9922710B1 (en) Resistance variable memory apparatus and read circuit and method therefor
KR20160107566A (ko) 저항변화 메모리 장치 및 그 동작 방법
CN110556147A (zh) 存储器装置及其操作方法
US9263127B1 (en) Memory with specific driving mechanism applied on source line
US8824229B2 (en) Semiconductor memory apparatus having a pre-discharging function, semiconductor integrated circuit having the same, and method for driving the same
JP2001035173A (ja) フラッシュメモリ装置及びそれのプログラム方法
US20180122461A1 (en) Resistive memory apparatus
CN219658388U (zh) 记忆体装置及其写入电路
KR101081874B1 (ko) 불휘발성 메모리 소자의 전압 제공 방법
US9542984B2 (en) Semiconductor memory apparatus and operation method using the same
KR20050014171A (ko) 불휘발성 강유전체 메모리 장치