JP2001035173A - フラッシュメモリ装置及びそれのプログラム方法 - Google Patents
フラッシュメモリ装置及びそれのプログラム方法Info
- Publication number
- JP2001035173A JP2001035173A JP2000188001A JP2000188001A JP2001035173A JP 2001035173 A JP2001035173 A JP 2001035173A JP 2000188001 A JP2000188001 A JP 2000188001A JP 2000188001 A JP2000188001 A JP 2000188001A JP 2001035173 A JP2001035173 A JP 2001035173A
- Authority
- JP
- Japan
- Prior art keywords
- flash memory
- memory device
- programmed
- program
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】プログラム動作が実行されるの間に消耗される
最大電流を減らす。 【解決手段】まず、外部から提供されるプログラムデー
タビットの中の1つのデータビットのプログラム動作が
実行される。その次に、現在プログラムされていうるデ
ータビットのプログラム動作が完了する前にプログラム
データビットの中の次にプログラムすべきデータビット
のプログラム動作が実行される。このようなプログラム
アルゴリズムによると、チャージポンプ回路による集積
回路ダイのサイズを増加させることなくプログラムに必
要な十分な量の電流を供給することができる。
最大電流を減らす。 【解決手段】まず、外部から提供されるプログラムデー
タビットの中の1つのデータビットのプログラム動作が
実行される。その次に、現在プログラムされていうるデ
ータビットのプログラム動作が完了する前にプログラム
データビットの中の次にプログラムすべきデータビット
のプログラム動作が実行される。このようなプログラム
アルゴリズムによると、チャージポンプ回路による集積
回路ダイのサイズを増加させることなくプログラムに必
要な十分な量の電流を供給することができる。
Description
【0001】
【発明の属する技術分野】本発明は、フラッシュメモリ
装置に係り、具体的には、低電圧から動作する高密度NO
R形フラッシュメモリ装置及びそれのプログラム方法に
関する。
装置に係り、具体的には、低電圧から動作する高密度NO
R形フラッシュメモリ装置及びそれのプログラム方法に
関する。
【0002】
【従来の技術】フラッシュメモリ装置は、不揮発性情報
貯蔵媒体として多様なコンピューターシステムに一般的
に使用される。フラッシュメモリ装置は、一般に、フラ
ッシュメモリセルに情報をプログラムするためのプログ
ラム回路だけではなく、メモリセルを消去するための消
去回路を含む。しかしながら、そのようなプログラム及
び消去回路に要求される電圧レベルは、コンピューター
システムの電源から利用可能な電源電圧レベルとは違
う。
貯蔵媒体として多様なコンピューターシステムに一般的
に使用される。フラッシュメモリ装置は、一般に、フラ
ッシュメモリセルに情報をプログラムするためのプログ
ラム回路だけではなく、メモリセルを消去するための消
去回路を含む。しかしながら、そのようなプログラム及
び消去回路に要求される電圧レベルは、コンピューター
システムの電源から利用可能な電源電圧レベルとは違
う。
【0003】幾つかのフラッシュメモリ装置は、プログ
ラム及び消去回路に供給するための多様な電圧源を必要
とする。このようなフラッシュメモリ装置は、例えば、
通常の電源電圧の他、プログラム回路のための別途の高
電圧を必要とする。二つの電圧源を必要とすることは、
コンピューターシステムの電源システム設計を複雑にす
る他、システムの全般的な費用を増加させる。
ラム及び消去回路に供給するための多様な電圧源を必要
とする。このようなフラッシュメモリ装置は、例えば、
通常の電源電圧の他、プログラム回路のための別途の高
電圧を必要とする。二つの電圧源を必要とすることは、
コンピューターシステムの電源システム設計を複雑にす
る他、システムの全般的な費用を増加させる。
【0004】一方、単一電圧原のフラッシュメモリ装置
は、一般に、フラッシュメモリセルをプログラムし消去
するために要求される電圧及び電流を発生する特定回路
を含む。このようなフラッシュメモリ装置は、単一電原
をプログラムする間にフラッシュメモリセルを駆動する
ために要求される適正電圧レベルに入力変換するチャー
ジポンプ回路を含む。
は、一般に、フラッシュメモリセルをプログラムし消去
するために要求される電圧及び電流を発生する特定回路
を含む。このようなフラッシュメモリ装置は、単一電原
をプログラムする間にフラッシュメモリセルを駆動する
ために要求される適正電圧レベルに入力変換するチャー
ジポンプ回路を含む。
【0005】ポータブルコンピューターのような最近の
コンピューターシステムでは、初期の頃のシステムと比
較して比較的低い電源電圧レベルで動作する様々な集積
回路が使用される。例えば、従来5V電源電圧を使用し
ていたコンピューターシステムは、3Vまたはそれより
低い電源電圧を使用するまでに進歩している。
コンピューターシステムでは、初期の頃のシステムと比
較して比較的低い電源電圧レベルで動作する様々な集積
回路が使用される。例えば、従来5V電源電圧を使用し
ていたコンピューターシステムは、3Vまたはそれより
低い電源電圧を使用するまでに進歩している。
【0006】不幸して、フラッシュメモリ装置でチャー
ジポンプ回路によって生成可能なプログラム電流の量
は、そのような低い電源電圧レベルによって実質的に制
限される。利用可能なプログラム電流が制限されるによ
って、そのようなフラッシュメモリ装置の全般的な速度
は低下する。これは、同時にプログラム可能なフラッシ
ュメモリセルの数が制限されるからである。
ジポンプ回路によって生成可能なプログラム電流の量
は、そのような低い電源電圧レベルによって実質的に制
限される。利用可能なプログラム電流が制限されるによ
って、そのようなフラッシュメモリ装置の全般的な速度
は低下する。これは、同時にプログラム可能なフラッシ
ュメモリセルの数が制限されるからである。
【0007】理論的には、低い電源電圧下でバイト(b
yte)又はワード(word)単位で全てのフラッシ
ュメモリセルを同時にプログラムするために要求される
電流は、チャージポンプ回路をより大きくすると共によ
り複雑にすることで供給される。電源電圧レベルが更に
低くなると、例えば、2V以下まで低くなると、チャー
ジポンプ回路はより大きく複雑になり得る。この場合、
チャージポンプ回路は集積回路ダイ(又はチップ)にお
いて広い面積を占める。チャージポンプ回路専用の集積
回路ダイ空間のための広い面積は、フラッシュメモリセ
ル及び関連するアクセス回路に使用可能なダイ空間を減
少させる。結局、フラッシュメモリ装置の全般的な貯蔵
容量が制限される。その上、ダイ空間の広い面積は集積
回路ダイの全般的なサイズにおいて相当な増加を要求
し、製造費用の増加原因になる。
yte)又はワード(word)単位で全てのフラッシ
ュメモリセルを同時にプログラムするために要求される
電流は、チャージポンプ回路をより大きくすると共によ
り複雑にすることで供給される。電源電圧レベルが更に
低くなると、例えば、2V以下まで低くなると、チャー
ジポンプ回路はより大きく複雑になり得る。この場合、
チャージポンプ回路は集積回路ダイ(又はチップ)にお
いて広い面積を占める。チャージポンプ回路専用の集積
回路ダイ空間のための広い面積は、フラッシュメモリセ
ル及び関連するアクセス回路に使用可能なダイ空間を減
少させる。結局、フラッシュメモリ装置の全般的な貯蔵
容量が制限される。その上、ダイ空間の広い面積は集積
回路ダイの全般的なサイズにおいて相当な増加を要求
し、製造費用の増加原因になる。
【0008】
【発明が解決しようとする課題】本発明の目的は、プロ
グラム動作が実行される間に消耗される最大電流を減ら
すことができる高密度NOR形フラッシュメモリ装置を
提供する点にある。
グラム動作が実行される間に消耗される最大電流を減ら
すことができる高密度NOR形フラッシュメモリ装置を
提供する点にある。
【0009】本発明の他の目的は、低い電源電圧で動作
する高密度NOR形フラッシュメモリ装置に適合したプ
ログラム方法を提供する点にある。
する高密度NOR形フラッシュメモリ装置に適合したプ
ログラム方法を提供する点にある。
【0010】本発明の更に他の目的は、プログラム動作
が実行される間に消耗される最大電流を減らすことがで
きる高密度NOR形フラッシュメモリ装置のプログラム
方法を提供する点にある。
が実行される間に消耗される最大電流を減らすことがで
きる高密度NOR形フラッシュメモリ装置のプログラム
方法を提供する点にある。
【0011】本発明の更に更に他の目的は、プログラム
時間を短縮することができる高密度NOR形フラッシュ
メモリ装置のプログラム方法を提供する点にある。
時間を短縮することができる高密度NOR形フラッシュ
メモリ装置のプログラム方法を提供する点にある。
【0012】
【課題を解決するための手段】本発明の1つの特徴によ
ると、NOR形フラシュメモリ装置のプログラム方法が
提供される。本発明のプログラム方法によると、プログ
ラムすべき各フラッシュメモリセルが所定のスレショル
ド電圧までプログラムされるために必要な時間を第1時
間と定義し、各フラッシュメモリセルが目標スレショル
ド電圧まで十分にプログラムされるために必要な時間を
第2時間と定義した場合に、第1時間が第2時間に比べ
て短く設定される。これによって、プログラムデータビ
ットに各々対応するフラッシュメモリセルのプログラム
区間が重なり合う。
ると、NOR形フラシュメモリ装置のプログラム方法が
提供される。本発明のプログラム方法によると、プログ
ラムすべき各フラッシュメモリセルが所定のスレショル
ド電圧までプログラムされるために必要な時間を第1時
間と定義し、各フラッシュメモリセルが目標スレショル
ド電圧まで十分にプログラムされるために必要な時間を
第2時間と定義した場合に、第1時間が第2時間に比べ
て短く設定される。これによって、プログラムデータビ
ットに各々対応するフラッシュメモリセルのプログラム
区間が重なり合う。
【0013】本発明の他の特徴によると、複数の行と複
数の列を構成するようにマトリックス形態で配列された
複数のメモリセルを有するアレーと、行アドレスに応答
して複数の行のうちの一つの行を選択する行選択回路
と、列アドレスに応答して複数の列のうちの一群の列を
選択する列選択回路とを含むフラッシュメモリ装置が提
供される。フラッシュメモリ装置は、プログラム動作の
実行中に、選択された列に供給すべき電圧を発生するポ
ンプ回路と、選択された行及び列によって指定されたメ
モリセルのプログラム区間を各々示すプログラム区間信
号を発生するプログラム区間制御回路と、指定されたメ
モリセルにプログラムすべきデータビットとプログラム
区間信号とに応答して、選択された列を各々指定するた
めの選択信号を発生する選択回路と、選択信号に応答し
て選択された列をポンプ回路から供給される電圧で駆動
する書き込みドライバ回路を含む。プログラム区間制御
回路は、データビットに各々対応する指定されたメモリ
セルのプログラム区間が他のプログラム区間と重なるよ
うにプログラム区間制御信号を順次に発生する。
数の列を構成するようにマトリックス形態で配列された
複数のメモリセルを有するアレーと、行アドレスに応答
して複数の行のうちの一つの行を選択する行選択回路
と、列アドレスに応答して複数の列のうちの一群の列を
選択する列選択回路とを含むフラッシュメモリ装置が提
供される。フラッシュメモリ装置は、プログラム動作の
実行中に、選択された列に供給すべき電圧を発生するポ
ンプ回路と、選択された行及び列によって指定されたメ
モリセルのプログラム区間を各々示すプログラム区間信
号を発生するプログラム区間制御回路と、指定されたメ
モリセルにプログラムすべきデータビットとプログラム
区間信号とに応答して、選択された列を各々指定するた
めの選択信号を発生する選択回路と、選択信号に応答し
て選択された列をポンプ回路から供給される電圧で駆動
する書き込みドライバ回路を含む。プログラム区間制御
回路は、データビットに各々対応する指定されたメモリ
セルのプログラム区間が他のプログラム区間と重なるよ
うにプログラム区間制御信号を順次に発生する。
【0014】このような装置及び方法によると、第2時
間内で消耗される最大電流が減少又は分散されるため、
例えば、NOR形フラッシュメモリ装置の集積度が増加
し、及び/又は、メモリ装置で使用される電源電圧が低
くなった場合においても、例えば、チャージポンプ回路
による集積回路ダイのサイズ増加を抑えつつ、プログラ
ムに必要な十分な量の電流を供給することができる。
間内で消耗される最大電流が減少又は分散されるため、
例えば、NOR形フラッシュメモリ装置の集積度が増加
し、及び/又は、メモリ装置で使用される電源電圧が低
くなった場合においても、例えば、チャージポンプ回路
による集積回路ダイのサイズ増加を抑えつつ、プログラ
ムに必要な十分な量の電流を供給することができる。
【0015】
【発明の実施の形態】以下、図面を参照しながら本発明
の好適な実施の形態を説明する。
の好適な実施の形態を説明する。
【0016】フラッシュメモリセルの断面図を示す図1
を参照すると、フラッシュメモリセルは、P形基板
(2)に形成されたn+形のソース及びドレーン領域
(3)及び(4)、100Å以下の薄い絶縁膜(5)を
隔ててチャネル領域上に形成されたフローティングゲ−
ト(floating gate)(6)、及び他の絶
縁膜(7)(又はONO膜と言い)を隔ててフローティ
ングゲ−ト(6)上に形成された制御ゲ−ト(cont
rol gate)(8)を有する。
を参照すると、フラッシュメモリセルは、P形基板
(2)に形成されたn+形のソース及びドレーン領域
(3)及び(4)、100Å以下の薄い絶縁膜(5)を
隔ててチャネル領域上に形成されたフローティングゲ−
ト(floating gate)(6)、及び他の絶
縁膜(7)(又はONO膜と言い)を隔ててフローティ
ングゲ−ト(6)上に形成された制御ゲ−ト(cont
rol gate)(8)を有する。
【0017】図1のフラッシュメモリセルは、ソース領
域(3)と基板(2)を接地し、制御ゲ−ト(8)に約
+10Vの高電圧(Vg)を印加し、そしてドレーン領
域(4)に約+5又は+6の電圧(Vd)を印加するこ
とでプログラムされる。このような電圧条件下で所定時
間(単位プログラム時間)が経過すると、ドレーン領域
(4)に近いチャネル領域からの負の電荷がフローティ
ングゲ−ト(6)に十分に注入される。この時、フロー
ティングゲ−ト(6)は(−)電位を有し、これは読み
動作の間にフラッシュメモリセルスレショルド電圧(t
hreshold voltage)を高くにする役割
をする。そのような状態のフラッシュメモリセルは“オ
フセル”(offcell)と言われる。
域(3)と基板(2)を接地し、制御ゲ−ト(8)に約
+10Vの高電圧(Vg)を印加し、そしてドレーン領
域(4)に約+5又は+6の電圧(Vd)を印加するこ
とでプログラムされる。このような電圧条件下で所定時
間(単位プログラム時間)が経過すると、ドレーン領域
(4)に近いチャネル領域からの負の電荷がフローティ
ングゲ−ト(6)に十分に注入される。この時、フロー
ティングゲ−ト(6)は(−)電位を有し、これは読み
動作の間にフラッシュメモリセルスレショルド電圧(t
hreshold voltage)を高くにする役割
をする。そのような状態のフラッシュメモリセルは“オ
フセル”(offcell)と言われる。
【0018】プログラムの間に約+5V又は+6Vの電
圧(Vd)がフラッシュメモリセルのドレーン領域
(4)に印加される時、フラッシュメモリセルユニット
当り約200μAのセル電流がチャネル領域を通じてド
レーン領域(4)から接地されたソース領域(3)に流
れる。
圧(Vd)がフラッシュメモリセルのドレーン領域
(4)に印加される時、フラッシュメモリセルユニット
当り約200μAのセル電流がチャネル領域を通じてド
レーン領域(4)から接地されたソース領域(3)に流
れる。
【0019】当業者に周知のように、フラッシュメモリ
装置、特に、NOR形フラッシュメモリ装置の選択され
たフラッシュメモリセルは、バイト単位又はワード単位
でプログラムされる。仮にバイト/ワード単位のデータ
ビットが同時にプログラムされるとすると、バイト単位
では最大1.6mA(200μA×8)の電流が必要に
なり、ワード単位では最大3.2mA(200μA×1
6)の電流が必要になる。
装置、特に、NOR形フラッシュメモリ装置の選択され
たフラッシュメモリセルは、バイト単位又はワード単位
でプログラムされる。仮にバイト/ワード単位のデータ
ビットが同時にプログラムされるとすると、バイト単位
では最大1.6mA(200μA×8)の電流が必要に
なり、ワード単位では最大3.2mA(200μA×1
6)の電流が必要になる。
【0020】プログラムの間に、ドレーン領域(4)に
印加される約+5又は+6の電圧(Vd)を発生すると
同時に大容量(例えば、1.6mA又は3.2mA)の
電流を生成するためには、相当に大きな容量のチャージ
ポンプ回路が要求される。これは、前述のように、チャ
ージポンプ回路が集積回路ダイの広い面責を占めること
を意味する。
印加される約+5又は+6の電圧(Vd)を発生すると
同時に大容量(例えば、1.6mA又は3.2mA)の
電流を生成するためには、相当に大きな容量のチャージ
ポンプ回路が要求される。これは、前述のように、チャ
ージポンプ回路が集積回路ダイの広い面責を占めること
を意味する。
【0021】チャージポンプのための集積回路ダイの広
い面積はフラッシュメモリセル及び関連するアクセス回
路に使用可能なダイ空間を減少させる。結局、これがフ
ラッシュメモリ装置の全般的な貯蔵容量を制限するた
め、チャージポンプ回路のためのダイ空間の広い面責は
集積回路ダイの全般的なサイズの相当な増加を要求する
(これは集積回路ダイのサイズが大きくなることを意味
する)。しかも、瞬間的に大きなセル電流が消耗される
際に電源ノイズが発生し、これがフラッシュメモリ装置
の誤動作の原因になる。NOR形フラッシュメモリ装置
に供給される電源電圧レベルが低くなるにつれて、この
ような問題はより深刻になる。
い面積はフラッシュメモリセル及び関連するアクセス回
路に使用可能なダイ空間を減少させる。結局、これがフ
ラッシュメモリ装置の全般的な貯蔵容量を制限するた
め、チャージポンプ回路のためのダイ空間の広い面責は
集積回路ダイの全般的なサイズの相当な増加を要求する
(これは集積回路ダイのサイズが大きくなることを意味
する)。しかも、瞬間的に大きなセル電流が消耗される
際に電源ノイズが発生し、これがフラッシュメモリ装置
の誤動作の原因になる。NOR形フラッシュメモリ装置
に供給される電源電圧レベルが低くなるにつれて、この
ような問題はより深刻になる。
【0022】チャージポンプによって占められる面積を
減らすためのプログラム方法によると、まず、プログラ
ムしようとするデータビットを複数のグループに分割す
る。そして、各グループのデータビットを単位プログラ
ム時間(Tcycle)(フラッシュメモリセルユニッ
トを十分にプログラムすることに必要な時間に相当す
る)に同時にプログラムする。
減らすためのプログラム方法によると、まず、プログラ
ムしようとするデータビットを複数のグループに分割す
る。そして、各グループのデータビットを単位プログラ
ム時間(Tcycle)(フラッシュメモリセルユニッ
トを十分にプログラムすることに必要な時間に相当す
る)に同時にプログラムする。
【0023】例えば、図2を参照すると、グループが二
つのデータビットで構成される場合、単位プログラム時
間(Tcycle)に消耗される最大電流は、以前のプ
ログラム方法(ワード単位のデータビットを同時にプロ
グラムする方法)に比べて最大1/8、即ち、約400
μAに減少する。結局、チャージポンプ回路のサイズ
は、減少した最大電流に比例して減少する。ここで、フ
ラッシュメモリセルユニットのピーク電流をIpeak
とすれば、図2に示されたように、各単位プログラム時
間(Tcycle)の最大電流はフラッシュメモリセル
ユニットのそれに比べて2倍になる。一方、総プログラ
ム時間(Tpgm)は以前のプログラム方法に比べて8
倍に増える。
つのデータビットで構成される場合、単位プログラム時
間(Tcycle)に消耗される最大電流は、以前のプ
ログラム方法(ワード単位のデータビットを同時にプロ
グラムする方法)に比べて最大1/8、即ち、約400
μAに減少する。結局、チャージポンプ回路のサイズ
は、減少した最大電流に比例して減少する。ここで、フ
ラッシュメモリセルユニットのピーク電流をIpeak
とすれば、図2に示されたように、各単位プログラム時
間(Tcycle)の最大電流はフラッシュメモリセル
ユニットのそれに比べて2倍になる。一方、総プログラ
ム時間(Tpgm)は以前のプログラム方法に比べて8
倍に増える。
【0024】NOR形フラッシュメモリ装置が相当に低
い電源電圧(以後、“極低電圧”と言い)(例えば、
2.0V以下)で動作する場合、チャージポンプ回路が
プログラムの間にドレーン領域に供給すべき電流及びそ
れに印加すべき約+5V又は+6Vの電圧を生成するた
めに必要な時間が増える。一方、プログラム時間を短縮
するためには、チャージポンプ回路のサイズが増加す
る。この場合、NOR形フラッシュメモリ装置が高集積
される時、チャージポンプ回路が集積回路ダイの広い面
積を占める。これはチャージポンプ回路のための集積回
路ダイの広い面積がフラッシュメモリセル及び関連する
アクセス回路に使用可能な空間を減少させることを意味
する。結局、これがフラッシュメモリ装置の全般的な貯
蔵容量を制限するため、チャージポンプ回路のためのダ
イ空間の広い面積は集積回路ダイの全般的なサイズの相
当な増加を要求する(これは集積回路ダイサイズが大き
くなることを意味する)。
い電源電圧(以後、“極低電圧”と言い)(例えば、
2.0V以下)で動作する場合、チャージポンプ回路が
プログラムの間にドレーン領域に供給すべき電流及びそ
れに印加すべき約+5V又は+6Vの電圧を生成するた
めに必要な時間が増える。一方、プログラム時間を短縮
するためには、チャージポンプ回路のサイズが増加す
る。この場合、NOR形フラッシュメモリ装置が高集積
される時、チャージポンプ回路が集積回路ダイの広い面
積を占める。これはチャージポンプ回路のための集積回
路ダイの広い面積がフラッシュメモリセル及び関連する
アクセス回路に使用可能な空間を減少させることを意味
する。結局、これがフラッシュメモリ装置の全般的な貯
蔵容量を制限するため、チャージポンプ回路のためのダ
イ空間の広い面積は集積回路ダイの全般的なサイズの相
当な増加を要求する(これは集積回路ダイサイズが大き
くなることを意味する)。
【0025】以下、極低電圧で動作する高密度NOR形
フラッシュメモリ装置に適合した本発明の好適な実施の
形態に係るプログラム方法について説明する。
フラッシュメモリ装置に適合した本発明の好適な実施の
形態に係るプログラム方法について説明する。
【0026】図3には、プログラム時間とフラッシュメ
モリセルのスレショルド電圧変化との関係示されてい
る。図3で、縦軸はフラッシュメモリセルのスレショル
ド電圧(Vth)を示し、横軸はlogスケール(Lo
g scale)で示されたフラッシュメモリセルユニ
ットのプログラム時間を示す。
モリセルのスレショルド電圧変化との関係示されてい
る。図3で、縦軸はフラッシュメモリセルのスレショル
ド電圧(Vth)を示し、横軸はlogスケール(Lo
g scale)で示されたフラッシュメモリセルユニ
ットのプログラム時間を示す。
【0027】ここで、プログラムしようとするフラッシ
ュメモリセルの目標スレショルド電圧を8V、フラッシ
ュメモリセルユニットをプログラムすることに要求され
る単位プログラム時間(Tcycle)を1μsと仮定
する。このような仮定において、プログラムしようとす
るフラッシュメモリセルのスレショルド電圧が単位プロ
グラム時間(Tcycle)の半分である0.5μs以
内に約7V(約85%)まで増加することが図3から明
らかである。即ち、フラッシュメモリセルのスレショル
ド電圧が単位プログラム時間(Tcycle)の初期段
階で急激に高くなり、これにつれて、チャネル領域を通
じてドレーン領域(4)からソース領域(3)に流れる
セル電流は急激に減少される。
ュメモリセルの目標スレショルド電圧を8V、フラッシ
ュメモリセルユニットをプログラムすることに要求され
る単位プログラム時間(Tcycle)を1μsと仮定
する。このような仮定において、プログラムしようとす
るフラッシュメモリセルのスレショルド電圧が単位プロ
グラム時間(Tcycle)の半分である0.5μs以
内に約7V(約85%)まで増加することが図3から明
らかである。即ち、フラッシュメモリセルのスレショル
ド電圧が単位プログラム時間(Tcycle)の初期段
階で急激に高くなり、これにつれて、チャネル領域を通
じてドレーン領域(4)からソース領域(3)に流れる
セル電流は急激に減少される。
【0028】以下、NOR形フラッシュメモリ装置がワ
ード単位でプログラム動作を実行する場合に本発明に係
るプログラム方法を適用した実施の形態について説明す
る。しかしながら、NOR形フラッシュメモリ装置がバ
イト単位でプログラム動作を実行する場合にも本発明の
プログラム方法が適用されることは自明である。NOR
形フラッシュメモリ装置は、プログラム動作と読み出し
動作が同時に実行されるRWW(Read−While
−Write)動作モードを備えている。
ード単位でプログラム動作を実行する場合に本発明に係
るプログラム方法を適用した実施の形態について説明す
る。しかしながら、NOR形フラッシュメモリ装置がバ
イト単位でプログラム動作を実行する場合にも本発明の
プログラム方法が適用されることは自明である。NOR
形フラッシュメモリ装置は、プログラム動作と読み出し
動作が同時に実行されるRWW(Read−While
−Write)動作モードを備えている。
【0029】これに関連する技術が“BANK ARC
HITECTURE FOR ANON−VOLATI
LE MEMORY ENABLING SIMULT
ANEOUS READING AND WRITIN
G”という発明の名称で米国特許第5,867,430
号に開示されている。
HITECTURE FOR ANON−VOLATI
LE MEMORY ENABLING SIMULT
ANEOUS READING AND WRITIN
G”という発明の名称で米国特許第5,867,430
号に開示されている。
【0030】本発明の好適な実施の形態に係るプログラ
ム方法を説明する前に、フラッシュメモリセルのスレシ
ョルド電圧が十分に高い電圧(例えば、7V)に到達す
る時間を第1時間(T1)と定義し、フラッシュメモリ
セルユニットを目標スレショルド電圧までプログラムす
るために要求される時間を第2時間(T2)と定義す
る。第2時間(T2)は、単位プログラム時間(Tcy
cle)と一致する。ここで、十分に高い電圧は、設計
時にチャージポンプ回路のサイズとピーク電流との関係
を考慮して設定される。
ム方法を説明する前に、フラッシュメモリセルのスレシ
ョルド電圧が十分に高い電圧(例えば、7V)に到達す
る時間を第1時間(T1)と定義し、フラッシュメモリ
セルユニットを目標スレショルド電圧までプログラムす
るために要求される時間を第2時間(T2)と定義す
る。第2時間(T2)は、単位プログラム時間(Tcy
cle)と一致する。ここで、十分に高い電圧は、設計
時にチャージポンプ回路のサイズとピーク電流との関係
を考慮して設定される。
【0031】プログラム動作が始まると、まず、プログ
ラムすべきデータビットのうち第1データビットに対応
する第1フラッシュメモリセルが、第1プログラム区間
信号(PGM_BL0)がロウレベルからハイレベルに
遷移される時にプログラムされ始める。この時、前述の
ように、約200μAのセル電流がピーク電流(Ipe
ak)に該当する。
ラムすべきデータビットのうち第1データビットに対応
する第1フラッシュメモリセルが、第1プログラム区間
信号(PGM_BL0)がロウレベルからハイレベルに
遷移される時にプログラムされ始める。この時、前述の
ように、約200μAのセル電流がピーク電流(Ipe
ak)に該当する。
【0032】第1時間(T1)が経過した後、プログラ
ムすべきデータビットのうち第2データビットに対応す
る第2フラッシュメモリセルが、第1データビットに対
応するフラッシュメモリセルのプログラム動作が終了す
る前(第1プログラム区間信号(PGM_BL0)が活
性化されている間に)であって、第2プログラム区間信
号(PGM_BL1)がロウレベルからハイレベルに遷
移される時にプログラムされ始める。
ムすべきデータビットのうち第2データビットに対応す
る第2フラッシュメモリセルが、第1データビットに対
応するフラッシュメモリセルのプログラム動作が終了す
る前(第1プログラム区間信号(PGM_BL0)が活
性化されている間に)であって、第2プログラム区間信
号(PGM_BL1)がロウレベルからハイレベルに遷
移される時にプログラムされ始める。
【0033】即ち、第1及び第2データビットに対応す
る第1及び第2フラッシュメモリセルが同時にプログラ
ムされる。ここで、第2フラッシュメモリセルがプログ
ラムされる時に消耗される最大電流(I´peak)
は、第1時間(T1)が経過する時点での、第1フラッ
シュメモリセルを通じて流れるセル電流(I1)と第2
フラッシュメモリセルを通じて流れるセル電流(Ipe
ak)と和である。
る第1及び第2フラッシュメモリセルが同時にプログラ
ムされる。ここで、第2フラッシュメモリセルがプログ
ラムされる時に消耗される最大電流(I´peak)
は、第1時間(T1)が経過する時点での、第1フラッ
シュメモリセルを通じて流れるセル電流(I1)と第2
フラッシュメモリセルを通じて流れるセル電流(Ipe
ak)と和である。
【0034】図6に示すように、続く第3データビット
に対応する第3フラッシュメモリセルは、第2フラッシ
ュメモリセルについての第1時間(T1)が経過した
時、即ち、信号(PGM_BL2)がロウレベルからハ
イレベルに遷移される時にプログラムされ始める。この
実施の形態では、第1時間(T1)は、第2時間(T
2)の1/2より短く設定されている。
に対応する第3フラッシュメモリセルは、第2フラッシ
ュメモリセルについての第1時間(T1)が経過した
時、即ち、信号(PGM_BL2)がロウレベルからハ
イレベルに遷移される時にプログラムされ始める。この
実施の形態では、第1時間(T1)は、第2時間(T
2)の1/2より短く設定されている。
【0035】第3フラッシュメモリセルがプログラムさ
れる時に消耗される最大電流は、第2フラッシュメモリ
セルについての第1時間が経過する時点での、第1フラ
ッシュメモリセルを通じて流れるセル電流(I2)と、
第2フラッシュメモリセルを通じて流れるセル電流(I
1)と、第3フラッシュメモリセルを通じて流れるセル
電流(Ipeak)との和である。
れる時に消耗される最大電流は、第2フラッシュメモリ
セルについての第1時間が経過する時点での、第1フラ
ッシュメモリセルを通じて流れるセル電流(I2)と、
第2フラッシュメモリセルを通じて流れるセル電流(I
1)と、第3フラッシュメモリセルを通じて流れるセル
電流(Ipeak)との和である。
【0036】以降、前述の方法と同一の方法で、残りの
データビットに対応するフラッシュメモリセルが、順次
に、各プログラム区間の一部が前後のプログラム区間と
重なるようにしながらプログラムされる。
データビットに対応するフラッシュメモリセルが、順次
に、各プログラム区間の一部が前後のプログラム区間と
重なるようにしながらプログラムされる。
【0037】各データビットに対応するフラッシュメモ
リセルについてのプログラム動作は、第2時間(T2)
が経過した後に自動的に終了される。
リセルについてのプログラム動作は、第2時間(T2)
が経過した後に自動的に終了される。
【0038】以上のように、本発明の好適な実施の形態
に係るプログラム方法によると、プログラムすべきデー
タビットに各々対応するフラッシュメモリセルが、順次
に、各プログラム区間の一部が前後のプログラム区間と
重なるようにしながらプログラムされる。換言すると、
本発明の好適な実施の形態に係るプログラム方法による
と、プログラムすべきデータビットに対応するフラッシ
ュメモリセルのスレショルド電圧が予め設定された値に
到達しそれのプログラム動作が終了される前に、次にプ
ログラムすべきデータビットに対応するフラッシュメモ
リセルがプログラムされ始める。したがって、図6から
明らかなように、プログラム動作が実行される間に生ず
る最大電流が分散され、プログラムの間に消耗される最
大電流は減少する。その結果、集積回路ダイでチャージ
ポンプ回路によって占有される面積が減少する。
に係るプログラム方法によると、プログラムすべきデー
タビットに各々対応するフラッシュメモリセルが、順次
に、各プログラム区間の一部が前後のプログラム区間と
重なるようにしながらプログラムされる。換言すると、
本発明の好適な実施の形態に係るプログラム方法による
と、プログラムすべきデータビットに対応するフラッシ
ュメモリセルのスレショルド電圧が予め設定された値に
到達しそれのプログラム動作が終了される前に、次にプ
ログラムすべきデータビットに対応するフラッシュメモ
リセルがプログラムされ始める。したがって、図6から
明らかなように、プログラム動作が実行される間に生ず
る最大電流が分散され、プログラムの間に消耗される最
大電流は減少する。その結果、集積回路ダイでチャージ
ポンプ回路によって占有される面積が減少する。
【0039】このプログラム方法による総プログラム時
間(TPGM)は次のように表現される。
間(TPGM)は次のように表現される。
【0040】TPGM=T1*N+(T2−T1) ここで、Nはプログラムすべきデータビットの数を示し
ており、バイト単位でN=8であり、ワード単位でN=
16である。
ており、バイト単位でN=8であり、ワード単位でN=
16である。
【0041】T1=0.5*T2、N=16である場
合、総プログラム時間(TPGM)は(8*T2+0.
5*T2)(T2=1μsである場合は8.5μs)で
ある。この時、単位プログラム時間(TPGM)で消耗
される最大電流は(Ipeak+I1)に減少される。
ここで、電流(Ipeak)はフラッシュメモリセルを
通じて流れるピーク電流であり、電流(I1)は第1時
間(T1)が経過する時点で前のプログラムデータビッ
トに対応するフラッシュメモリセルを通じて流れるセル
電流である。
合、総プログラム時間(TPGM)は(8*T2+0.
5*T2)(T2=1μsである場合は8.5μs)で
ある。この時、単位プログラム時間(TPGM)で消耗
される最大電流は(Ipeak+I1)に減少される。
ここで、電流(Ipeak)はフラッシュメモリセルを
通じて流れるピーク電流であり、電流(I1)は第1時
間(T1)が経過する時点で前のプログラムデータビッ
トに対応するフラッシュメモリセルを通じて流れるセル
電流である。
【0042】したがって、この実施の形態によれば、N
OR形フラッシュメモリ装置の集積度の向上に伴うチャ
ージポンプ回路による集積回路ダイのサイズ増加の問題
を解決しつつ、プログラムに必要な十分な量の電流を供
給することができる。
OR形フラッシュメモリ装置の集積度の向上に伴うチャ
ージポンプ回路による集積回路ダイのサイズ増加の問題
を解決しつつ、プログラムに必要な十分な量の電流を供
給することができる。
【0043】なお、T1<0.5*T2、N=16であ
る場合、総プログラム時間(TPG M)は更に短縮さ
れ、単位プログラム時間(Tcycle)に消耗される
最大電流は多少増加する。
る場合、総プログラム時間(TPG M)は更に短縮さ
れ、単位プログラム時間(Tcycle)に消耗される
最大電流は多少増加する。
【0044】この実施の形態では、第1時間(T1)が
第2時間(T2)の1/2(T2/2)より短いとする
仮定の下で、本発明のプログラム方法が説明された。し
かしながら、第1時間(T1)と第2時間(T2)との
関係によって、第2時間(T2)の間に同時に(部分的
に並行して)プログラムされるデータビット数が決定さ
れる。例えば、T1=0.5*T2である場合は、上記
の実施の形態のように、単位プログラム時間(Tcyc
le)内で同時に(部分的に並行して)プログラムされ
るデータビット数は2である。一方、T1<0.5*T
2であると、同時に(部分的に並列して)プログラムさ
れるデータビット数は3以上である。
第2時間(T2)の1/2(T2/2)より短いとする
仮定の下で、本発明のプログラム方法が説明された。し
かしながら、第1時間(T1)と第2時間(T2)との
関係によって、第2時間(T2)の間に同時に(部分的
に並行して)プログラムされるデータビット数が決定さ
れる。例えば、T1=0.5*T2である場合は、上記
の実施の形態のように、単位プログラム時間(Tcyc
le)内で同時に(部分的に並行して)プログラムされ
るデータビット数は2である。一方、T1<0.5*T
2であると、同時に(部分的に並列して)プログラムさ
れるデータビット数は3以上である。
【0045】前述のように、NOR形フラッシュメモリ
装置がRWW動作モードを有する場合は、あるバンクで
はプログラム動作が実行され、他のバンクでは読み出し
動作が実行され得る。プログラムに必要な高電圧及びド
レーン電流を生成する際に電源ノイズが生じ得ることは
当業者によく知られている。プログラムの間に生ずる電
源ノイズは、他のバンクで実行される読み出し動作に影
響を及ぼす。したがって、電源ノイズの原因になるドレ
ーン電流の最大値、即ち、最大電流が少ないことが好ま
しい。本発明のプログラム方法を利用することで電源ノ
イズの原因になる最大電流を小さくすることができる。
装置がRWW動作モードを有する場合は、あるバンクで
はプログラム動作が実行され、他のバンクでは読み出し
動作が実行され得る。プログラムに必要な高電圧及びド
レーン電流を生成する際に電源ノイズが生じ得ることは
当業者によく知られている。プログラムの間に生ずる電
源ノイズは、他のバンクで実行される読み出し動作に影
響を及ぼす。したがって、電源ノイズの原因になるドレ
ーン電流の最大値、即ち、最大電流が少ないことが好ま
しい。本発明のプログラム方法を利用することで電源ノ
イズの原因になる最大電流を小さくすることができる。
【0046】図5は、上記のプログラムアルゴリズムが
適用されるNOR形フラッシュメモリ装置を示すブロッ
ク図である。このフラッシュメモリ装置(100)はメ
モリセルアレー(110)を含み、メモリセルアレー
(110)は、行状に配列された複数のワードライン、
列状に配列された複数のビットライン、及びワードライ
ンとビットラインの交差領域に配列された複数のメモリ
セル(フラッシュメモリセル又はEEPROMセル)で
構成される。複数のワードラインのうちの一つのワード
ラインが行アドレスによって行デコーダ(120)によ
って選択され、複数のビットラインのうちの所定のビッ
トラインが列アドレスによって列デコーダ(130)及
び列パスゲート(140)によって選択される。例え
ば、バイト単位にプログラムされる場合、8個のビット
ラインが選択され、ワード単位にプログラムされる場
合、16個のビットラインが選択される。したがって、
選択されたワードラインと選択されたビットラインの交
差領域に配列されたメモリセルが選択される。
適用されるNOR形フラッシュメモリ装置を示すブロッ
ク図である。このフラッシュメモリ装置(100)はメ
モリセルアレー(110)を含み、メモリセルアレー
(110)は、行状に配列された複数のワードライン、
列状に配列された複数のビットライン、及びワードライ
ンとビットラインの交差領域に配列された複数のメモリ
セル(フラッシュメモリセル又はEEPROMセル)で
構成される。複数のワードラインのうちの一つのワード
ラインが行アドレスによって行デコーダ(120)によ
って選択され、複数のビットラインのうちの所定のビッ
トラインが列アドレスによって列デコーダ(130)及
び列パスゲート(140)によって選択される。例え
ば、バイト単位にプログラムされる場合、8個のビット
ラインが選択され、ワード単位にプログラムされる場
合、16個のビットラインが選択される。したがって、
選択されたワードラインと選択されたビットラインの交
差領域に配列されたメモリセルが選択される。
【0047】NOR形フラッシュメモリ装置(100)
には、プログラム区間制御回路(150)、データ入力
バッファ回路(160)、選択回路(170)、ポンプ
回路(180)及び書き込みドライバ回路(190)が
提供される。
には、プログラム区間制御回路(150)、データ入力
バッファ回路(160)、選択回路(170)、ポンプ
回路(180)及び書き込みドライバ回路(190)が
提供される。
【0048】データ入力バッファ回路(160)には、
ワード単位又はバイト単位によって‘0’又は‘1’の
データビットが一時的に貯蔵される。プログラム区間制
御回路(150)は、選択されたメモリセルに対してプ
ログラムを実行する区間を規定するパルス形態のプログ
ラム区間信号(PGM_BLi)(i=0〜15)を順
次に発生する。図6には、2以上のプログラム区間信号
(PGM_BLi)が互いに部分的に重なるようにパル
ス形態で生成されることが示されている。プログラム区
間制御回路(150)は、例えば、カウンターで構成さ
れ得る。そして、プログラム区間信号(PGM_BL
i)は、プログラムされるデータビット(Din_i)
(i=0−15)に各々対応する。
ワード単位又はバイト単位によって‘0’又は‘1’の
データビットが一時的に貯蔵される。プログラム区間制
御回路(150)は、選択されたメモリセルに対してプ
ログラムを実行する区間を規定するパルス形態のプログ
ラム区間信号(PGM_BLi)(i=0〜15)を順
次に発生する。図6には、2以上のプログラム区間信号
(PGM_BLi)が互いに部分的に重なるようにパル
ス形態で生成されることが示されている。プログラム区
間制御回路(150)は、例えば、カウンターで構成さ
れ得る。そして、プログラム区間信号(PGM_BL
i)は、プログラムされるデータビット(Din_i)
(i=0−15)に各々対応する。
【0049】選択回路(170)は、プログラム区間信
号(PGM_BLi)とデータビット(Din_i)を
受け入れ、選択されたビットラインに各々対応するデー
タライン選択信号(DLSELi)(i=0〜15)を
活性化する。例えば、プログラム区間信号(PGM_B
L0)が活性化されデータビット(Din_0)がプロ
グラムされるデータビットである場合は、データライン
選択信号(DLSEL0)が活性化される。一方、プロ
グラム区間信号(PGM_BL0)が活性化されデータ
ビット(Din_0)がプログラムの禁止されたデータ
ビットである場合は、データライン選択信号(DLSE
L0)が非活性化される。このような方法によって、残
りのデータライン選択信号(DLSEL1)(DLSE
L15)も活性化又は非活性化される。
号(PGM_BLi)とデータビット(Din_i)を
受け入れ、選択されたビットラインに各々対応するデー
タライン選択信号(DLSELi)(i=0〜15)を
活性化する。例えば、プログラム区間信号(PGM_B
L0)が活性化されデータビット(Din_0)がプロ
グラムされるデータビットである場合は、データライン
選択信号(DLSEL0)が活性化される。一方、プロ
グラム区間信号(PGM_BL0)が活性化されデータ
ビット(Din_0)がプログラムの禁止されたデータ
ビットである場合は、データライン選択信号(DLSE
L0)が非活性化される。このような方法によって、残
りのデータライン選択信号(DLSEL1)(DLSE
L15)も活性化又は非活性化される。
【0050】ポンプ回路(180)は、選択されたメモ
リセルをプログラムする間、選択されたビットラインに
供給すべき電圧(ドレーン電圧、例えば、5V)と電流
を書き込みドライバ回路(190)に提供する。書き込
みドライバ回路(190)は、複数のドライバを有し、
順次に、1つのドライバが活性化される区間がその前後
に活性化される他のドライバの活性化される区間と部分
的に重なるように活性化される(これはプログラム区間
信号(PGM_BLi)が、図6に示されたように、1
つのプログラム区間の一部がその前後のプログラム区間
と重なるように活性化されるからである)。データライ
ン選択信号(DLSELi)に応答して選択されたビッ
トラインにポンプ回路(180)からの電圧(又はドレ
ーン電圧)及び電流が供給される。したがって、順次選
択されたメモリセルがその前後に選択されるメモリセル
と部分的に並行してプログラムされる。
リセルをプログラムする間、選択されたビットラインに
供給すべき電圧(ドレーン電圧、例えば、5V)と電流
を書き込みドライバ回路(190)に提供する。書き込
みドライバ回路(190)は、複数のドライバを有し、
順次に、1つのドライバが活性化される区間がその前後
に活性化される他のドライバの活性化される区間と部分
的に重なるように活性化される(これはプログラム区間
信号(PGM_BLi)が、図6に示されたように、1
つのプログラム区間の一部がその前後のプログラム区間
と重なるように活性化されるからである)。データライ
ン選択信号(DLSELi)に応答して選択されたビッ
トラインにポンプ回路(180)からの電圧(又はドレ
ーン電圧)及び電流が供給される。したがって、順次選
択されたメモリセルがその前後に選択されるメモリセル
と部分的に並行してプログラムされる。
【0051】
【発明の効果】本発明によれば、プログラムすべきデー
タビットに対応するフラッシュメモリセルを順次に部分
的に並行してプログラムすることで、単位プログラム時
間内に消耗される最大電流が減少する。したがって、例
えば、NOR形フラッシュメモリ装置の集積度が増加
し、及び/又は、メモリ装置で使用される電源電圧が低
くなっても、チャージポンプ回路による集積回路ダイの
サイズの増加を抑えつつプログラムに必要な十分な量の
電流を供給できる。
タビットに対応するフラッシュメモリセルを順次に部分
的に並行してプログラムすることで、単位プログラム時
間内に消耗される最大電流が減少する。したがって、例
えば、NOR形フラッシュメモリ装置の集積度が増加
し、及び/又は、メモリ装置で使用される電源電圧が低
くなっても、チャージポンプ回路による集積回路ダイの
サイズの増加を抑えつつプログラムに必要な十分な量の
電流を供給できる。
【0052】また、本発明のプログラム方法を利用する
ことで総プログラム時間を短縮することができる。
ことで総プログラム時間を短縮することができる。
【図面の簡単な説明】
【図1】フラッシュメモリセルの構造を示す断面図であ
る。
る。
【図2】同時に2個のデータビットをプログラムする方
法によるセル電流とプログラム時間との関係を示す図面
である。
法によるセル電流とプログラム時間との関係を示す図面
である。
【図3】プログラム動作中のフラッシュメモリセルのス
レショルド電圧とプログラム時間の関係とを示す図面で
ある。
レショルド電圧とプログラム時間の関係とを示す図面で
ある。
【図4】本発明の好適な実施の形態に係るプログラムの
方法によるセル電流とプログラム時間の関係を示す図面
である。
方法によるセル電流とプログラム時間の関係を示す図面
である。
【図5】本発明の好適な実施の形態に係るフラッシュメ
モリ装置を示すブロック図である。
モリ装置を示すブロック図である。
【図6】本発明の好適な実施の形態に係るプログラム方
法を説明する図である。
法を説明する図である。
2:基板 3:ソース領域 4:ドレーン領域 5,7:絶縁膜 6:フローティングゲート 8:制御ゲート 100:フラッシュメモリ装置 110:メモリセルアレー 120:行デコーダ 130:列デコーダ 140:列パスゲート 150:プログラム区間制御回路 160:データ入力バッファ回路 170:選択回路 180:ポンプ回路 190:書き込みドライバ回路
Claims (13)
- 【請求項1】 フラッシュメモリ装置のプログラム方法
において、 前記フラッシュメモリ装置にプログラムされる複数のデ
ータビットを入力する段階と、 前記複数のデータビットに各々対応する前記メモリ装置
内の複数のフラッシュメモリセルのプログラム区間が重
なるように前記データビットを順次にプログラムする段
階と、 を含むことを特徴とするプログラム方法。 - 【請求項2】 前記データビットのうち現在プログラム
されているデータビットについてのプログラム動作が開
始してから第1時間が経過した後に、次にプログラムす
べきデータビットについてのプログラム動作が開始され
ることを特徴とする請求項1に記載のプログラム方法。 - 【請求項3】 前記第1時間は、前記各フラッシュメモ
リセルが所定のスレショルド電圧までプログラムされる
ために必要な時間に相当することを特徴とする請求項2
に記載のプログラム方法。 - 【請求項4】 前記第1時間は、前記各フラッシュメモ
リセルが目標スレショルド電圧まで十分にプログラムさ
れるために必要な第2時間より短い時間であることを特
徴とする請求項3に記載のプログラム方法。 - 【請求項5】 前記フラッシュメモリ装置は、NOR形
フラッシュメモリ装置であることを特徴とする請求項1
に記載のプログラム方法。 - 【請求項6】 NOR形フラッシュメモリ装置のプログ
ラム方法において、 前記メモリ装置にプログラムされる複数のデータビット
を入力する段階と、 前記の各データビットを前記メモリ装置内の対応するフ
ラッシュメモリセルにプログラムする段階とを含み、 前記の各フラッシュメモリセルが所定のスレショルド電
圧までプログラムされるために必要な時間が第1時間と
して定義し、前記の各フラッシュメモリセルが目標スレ
ショルド電圧まで十分にプログラムされるために必要な
時間が第2時間として定義した場合に、前記第1時間が
前記第2時間に比べて短いことを特徴とするプログラム
方法。 - 【請求項7】 NOR形フラッシュメモリ装置のプログ
ラム方法において、 前記メモリ装置にプログラムされる複数のデータビット
を受け入れる段階と、 前記複数のデータビットのうち現在プログラムすべきデ
ータビットのプログラム動作を実行する段階及び、 前記現在プログラムすべきデータビットのプログラム動
作が完了する前に、前記データビットのうち次にプログ
ラムすべきデータビットのプログラム動作を開始する段
階と、 を含むことを特徴とするプログラム方法。 - 【請求項8】 複数の行と複数の列を構成するようにマ
トリックス形状に配列された複数のメモリセルを有する
アレーと、行アドレスに応答して前記複数の行のうちの
一つの行を選択する行選択回路と、列アドレスに応答し
て前記列のうちの一群の列を選択する列選択回路とを含
むフラッシュメモリ装置において、 プログラム動作の実行中に前記選択された列に供給すべ
き電圧を発生するポンプ回路と、 前記選択された行及び列によって指定されたメモリセル
のプログラム区間を各々示すプログラム区間信号を発生
するプログラム区間制御回路と、 前記指定されたメモリセルにプログラムすべきデータビ
ットと前記プログラム区間信号とに応答して前記選択さ
れた列を指定するための選択信号を発生する選択回路
と、 前記選択信号に応答して前記選択された列を前記ポンプ
回路から供給される電圧で駆動する書き込みドライバ回
路とを含み、 前記プログラム区間制御回路は、前記データビットに対
応する前記指定されたメモリセルの1つのプログラム区
間が他のプログラム区間と部分的に重なるように前記プ
ログラム区間制御信号を順次に発生することを特徴とす
るフラッシュメモリ装置。 - 【請求項9】 前記データビットのうち現在プログラム
されているデータビットについてのプログラム動作が開
始されてから第1時間が経過した後に次にプログラムす
べきデータビットについてのプログラム動作が開始され
ることを特徴とする請求項8に記載のフラッシュメモリ
装置。 - 【請求項10】 前記第1時間は、前記指定された各メ
モリセルが所定のスレショルド電圧までプログラムされ
るために必要な時間に相当することを特徴とする請求項
9に記載のフラッシュメモリ装置。 - 【請求項11】 前記第1時間は、前記指定された各フ
ラッシュメモリセルが目標スレショルド電圧まで十分に
プログラムされるために必要な第2時間より短い時間で
あることを特徴にする請求項10に記載のフラッシュメ
モリ装置。 - 【請求項12】 前記メモリ装置は、NOR形フラッシ
ュメモリ装置であることを特徴とする請求項8に記載の
フラッシュメモリ装置。 - 【請求項13】 前記プログラム区間制御回路は、カウ
ンターを含むことを特徴にする請求項8に記載のフラッ
シュメモリ装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990023533A KR100338549B1 (ko) | 1999-06-22 | 1999-06-22 | 고밀도 노어형 플래시 메모리 장치 및 그것의 프로그램 방법 |
KR99-23533 | 1999-06-22 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001035173A true JP2001035173A (ja) | 2001-02-09 |
Family
ID=19594268
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000188001A Withdrawn JP2001035173A (ja) | 1999-06-22 | 2000-06-22 | フラッシュメモリ装置及びそれのプログラム方法 |
Country Status (4)
Country | Link |
---|---|
EP (1) | EP1065669A3 (ja) |
JP (1) | JP2001035173A (ja) |
KR (1) | KR100338549B1 (ja) |
CN (1) | CN1278102A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007294105A (ja) * | 2007-07-09 | 2007-11-08 | Renesas Technology Corp | マイクロコンピュータ |
JP2011165310A (ja) * | 2010-02-09 | 2011-08-25 | Infineon Technologies Ag | Nvmオーバーラッピング書き込み方法 |
WO2014033851A1 (ja) * | 2012-08-29 | 2014-03-06 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100385228B1 (ko) * | 2001-04-18 | 2003-05-27 | 삼성전자주식회사 | 불휘발성 메모리를 프로그램하는 방법 및 장치 |
KR100672984B1 (ko) | 2004-12-14 | 2007-01-24 | 삼성전자주식회사 | 프로그램 시간을 줄일 수 있는 플래시 메모리 장치 |
CN105573539B (zh) * | 2014-10-17 | 2019-05-03 | 宸鸿光电科技股份有限公司 | 触控面板及其制造方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2900523B2 (ja) * | 1990-05-31 | 1999-06-02 | 日本電気株式会社 | 不揮発性半導体メモリ装置の書込回路 |
US5537350A (en) * | 1993-09-10 | 1996-07-16 | Intel Corporation | Method and apparatus for sequential programming of the bits in a word of a flash EEPROM memory array |
-
1999
- 1999-06-22 KR KR1019990023533A patent/KR100338549B1/ko not_active IP Right Cessation
-
2000
- 2000-03-29 CN CN00105203A patent/CN1278102A/zh active Pending
- 2000-04-05 EP EP00302873A patent/EP1065669A3/en not_active Withdrawn
- 2000-06-22 JP JP2000188001A patent/JP2001035173A/ja not_active Withdrawn
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007294105A (ja) * | 2007-07-09 | 2007-11-08 | Renesas Technology Corp | マイクロコンピュータ |
JP4666394B2 (ja) * | 2007-07-09 | 2011-04-06 | ルネサスエレクトロニクス株式会社 | データ処理装置 |
JP2011165310A (ja) * | 2010-02-09 | 2011-08-25 | Infineon Technologies Ag | Nvmオーバーラッピング書き込み方法 |
WO2014033851A1 (ja) * | 2012-08-29 | 2014-03-06 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US9177657B2 (en) | 2012-08-29 | 2015-11-03 | Renesas Electronics Corporation | Semiconductor device having non-volatile memory with data erase scheme |
JP5829337B2 (ja) * | 2012-08-29 | 2015-12-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
KR100338549B1 (ko) | 2002-05-27 |
KR20010003292A (ko) | 2001-01-15 |
CN1278102A (zh) | 2000-12-27 |
EP1065669A2 (en) | 2001-01-03 |
EP1065669A3 (en) | 2002-05-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11955204B2 (en) | Apparatuses and methods for concurrently accessing different memory planes of a memory | |
JP3252306B2 (ja) | 半導体不揮発性記憶装置 | |
JP3854042B2 (ja) | フラッシュメモリ装置及びそのプログラム方法 | |
JP3132637B2 (ja) | 不揮発性半導体記憶装置 | |
US7577059B2 (en) | Decoding control with address transition detection in page erase function | |
US7489557B2 (en) | Methods for reducing write time in nonvolatile memory devices and related devices | |
US9564227B2 (en) | Memory device having a different source line coupled to each of a plurality of layers of memory cell arrays | |
TW200405355A (en) | Non-volatile semiconductor memory device | |
KR19990063272A (ko) | 반도체 불휘발성 기억장치 | |
JP2003217288A (ja) | リードディスターブを緩和したフラッシュメモリ | |
KR100423894B1 (ko) | 저전압 반도체 메모리 장치 | |
TWI720748B (zh) | 非揮發性記憶體裝置和控制方法 | |
US6335882B1 (en) | Nonvolatile semiconductor memory device capable of erasing blocks despite variation in erasing characteristic of sectors | |
JP3156636B2 (ja) | 不揮発性半導体記憶装置 | |
KR20190012570A (ko) | 반도체 메모리 장치 및 그 동작 방법 | |
JP2005116145A (ja) | 半導体フラッシュメモリ | |
JP2002367390A (ja) | 不揮発性半導体記憶装置 | |
JPH0982097A (ja) | 半導体不揮発性記憶装置およびそれを用いたコンピュータシステム | |
JP2001035173A (ja) | フラッシュメモリ装置及びそれのプログラム方法 | |
JP2573116B2 (ja) | 不揮発性半導体記憶装置 | |
JP2010218623A (ja) | 不揮発性半導体記憶装置 | |
JPH06314497A (ja) | 半導体メモリ | |
JP2004014052A (ja) | 不揮発性半導体記憶装置 | |
US20240176494A1 (en) | Memory device performing read operation and method of operating the same | |
JP2000215684A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070904 |