JP2002367390A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JP2002367390A JP2001178120A JP2001178120A JP2002367390A JP 2002367390 A JP2002367390 A JP 2002367390A JP 2001178120 A JP2001178120 A JP 2001178120A JP 2001178120 A JP2001178120 A JP 2001178120A JP 2002367390 A JP2002367390 A JP 2002367390A
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Abstract

(57)【要約】 【課題】 高速・低消費電力読み出しを可能とし、且つ
メモリセルアレイに対して高速読み出し領域・低消費電
力読み出し領域を自由に設定可能な不揮発性半導体記憶
装置を提供する。 【解決手段】 データを格納するメモリセルユニットが
同一ビット線に接続され且つ異なるワード線に接続され
た複数のメモリセルで構成されるブロックを設ける。こ
のブロックの読み出し動作時は、ワード線多重・単一選
択ドライバ9が、該当ワード線を多重選択して複数のメ
モリセルを選択する。また、このブロックに対しては選
択ワード線の昇圧電圧を下げた状態で読み出し動作を行
うことができるモードを別途備えている。ワード線の単
一・多重選択及び昇圧電圧は、レジスタ21に格納した
情報と、行アドレスとを比較する比較回路22の判定結
果に基づいて制御回路14により制御される。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置、特に電気的にデータの書き換えが可能なメモリ
であるEEPROM(Electrically Erasable and Prog
rammable Read Only Memory)に関する。
【0002】
【従来の技術】近年、不揮発性半導体記憶装置、特にフ
ラッシュメモリは、電気的にデータの書き換えが可能で
あり、且つ電源を切った状態でもデータを保持すること
ができるため様々な分野で使用されており、例えば、携
帯電話、デジタルカメラ、シリコンオーディオプレーヤ
ー等の携帯端末にデータ格納用として用いられている。
また、マイクロコンピュータ等のシステムLSIにも書
き換え可能なプログラム格納領域としてフラッシュメモ
リは混載されており、セット機器の開発期間の短縮を実
現している。このフラッシュメモリには、高速及び低消
費電力読み出し動作の実現が強く求められている。
【0003】図10は、フラッシュメモリにおけるしき
い値電圧Vthの分布、及び読み出し動作時の選択ワー
ド線電圧Vcgの状態を示している。プログラム動作で
は、メモリセルのフローティングゲートにCHE(Chan
nel Hot Electron)注入、またはFN(Fowler Nordhei
m)トンネル電流により電子を注入することで、しきい
値電圧を高い状態に設定する(以下、この状態のメモリ
セルをプログラムセルと呼ぶ)。また、イレーズ動作で
は、フローティングゲート中の電子をFN(Fowler Nor
dheim)トンネル電流により引き抜くことで、しきい値
電圧を低い状態に設定する(以下、この状態のメモリセ
ルをイレーズセルと呼ぶ)。
【0004】読み出し動作は、読み出し対象のメモリセ
ルのドレインが接続されたビット線を所定の電圧Vpr
eにプリチャージし、プリチャージ完了後に、ゲートが
接続されたワード線に正の電圧Vcghを印加してメモ
リセルを選択状態にする。図11に、メモリセル選択後
のビット線電位の変化を示す。メモリセルがプログラム
セルの場合は、メモリセル電流が流れないため、ビット
線はプリチャージ電圧Vpreを維持する。一方、イレ
ーズセルの場合は、メモリセルに電流が流れるため、時
間と共にビット線電位がプリチャージ電圧Vpreから
引き下げられる。このように、メモリセルがプログラム
セルの場合とイレーズセルの場合ではビット線電位が異
なるため、このビット線電位と比較するリファレンスビ
ット線の電圧を両者の中間のレベルに設定し、両ビット
線の差電圧を差動型センスアンプで増幅することで、メ
モリセルのデータを判定することができる。ここで、差
動型センスアンプは、安定且つ正しいデータを出力する
ために、両ビット線の差電圧が十分に大きくなった時点
で起動する必要がある。
【0005】フラッシュメモリの読み出し動作で高速読
み出しを実現するためには、プログラムセルとイレーズ
セルのビット線電位差を短時間で大きくとり、センスア
ンプを速い時間で起動する必要がある。そのためには、
イレーズセルの活性化状態時におけるメモリセル電流を
増やす必要がある。従来、メモリセル電流を増やす方法
としては、選択ワード線の電圧をより高い電圧に昇圧す
る、というワード線昇圧方式が一般的であった。
【0006】
【発明が解決しようとする課題】しかしながら、従来の
不揮発性半導体記憶装置で高速読み出しを実現するため
に行われてきたワード線昇圧方式では、以下の問題があ
った。
【0007】第1に、ワード線に高い昇圧電圧を印加す
る必要があるため、この高い昇圧電圧を発生する昇圧回
路において消費電力が増大し、チップ全体の消費電力が
増大するという問題があった。
【0008】第2に、プログラムセルは高いワード線昇
圧電圧が印加されても且つトオフ状態である必要がある
ため、そのしきい値電圧は高い値に設定しておく必要が
ある。このため、メモリセルの書き込み時間が増大する
という問題があった。さらに、プログラムセルのしきい
値電圧が高いと、フローティングゲートにかかる電界が
高くなるため、電源を切った状態におけるフローティン
グゲート中の電子の保持特性が低下するという問題もあ
った。
【0009】本発明は、上記従来の問題点を解決するも
ので、高速・低消費電力読み出し動作が行え、さらに、
メモリセルアレイを構成する各ブロック領域を高速読み
出し領域、低消費電力読み出し領域等に自由に切り換え
可能とする不揮発性半導体記憶装置を提供することを目
的とする。
【0010】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る第1の不揮発性半導体記憶装置は、メ
モリセルの制御ゲートがワード線に接続され、ドレイン
がビット線に接続され、ソースがソース線に接続され、
メモリセルは複数のワード線と複数のビット線の交差箇
所にマトリクス状に配置され、データを格納するメモリ
セルユニットが同一のビット線に接続され、且つ異なる
ワード線に接続された複数のメモリセルから構成された
メモリセルアレイと、データの読み出し動作時に、メモ
リセルユニットに接続された複数のワード線を多重選択
して、メモリセルユニットを構成する複数のメモリセル
を選択状態にするワード線選択部とを備えたことを特徴
とする。
【0011】この構成によれば、読み出し電流が複数の
メモリセル電流の和となるため、従来と同じワード線昇
圧電圧でも大きな読み出し電流を得ることができ、高速
読み出しが実現できる。また、メモリセルユニットをト
ランジスタサイズの小さい、すなわちゲート負荷容量の
小さい複数のメモリセルに分割して同時に選択すること
で、メモリセルユニット部の選択時間の高速化を実現す
ることが容易となる。一方、ワード線の昇圧電圧を下げ
ても従来と同等またはそれ以上の読み出し電流を得るこ
とができるため、アクセス速度を落とすことなく低消費
電力読み出し動作が実現できる。さらに、この高速・低
消費電力読み出しは、既存のメモリセルアレイを変更す
ることなく、デコーダ部と制御部の周辺回路を変更する
のみで実施可能である。
【0012】第1の不揮発性半導体記憶装置は、ダミー
セルの制御ゲートがダミーワード線に接続され、ドレイ
ンがダミービット線に接続され、ソースがダミーソース
線に接続され、ダミービット線にリファレンス電圧を生
成するダミーセルユニットが同一のダミービット線に接
続され、且つ異なるダミーワード線に接続された複数の
ダミーセルから構成されたダミーセルアレイと、データ
の読み出し動作時に、ダミーセルユニットに接続された
複数のダミーワード線を多重選択して、複数のダミーセ
ルを活性化状態にするダミーワード線選択部とを備える
ことが好ましい。
【0013】この構成によれば、ダミーセルユニットを
トランジスタサイズの小さい、すなわちゲート負荷容量
の小さい複数のダミーセルに分割して同時に活性化する
ことで、ダミーセルユニット部の活性化時間の高速化を
実現することができ、正確なリファレンス電圧を生成す
ることが可能となる。
【0014】第1の不揮発性半導体記憶装置において、
ワード線選択部は、プログラム・プログラムベリファ
イ、及びイレーズ・イレーズベリファイ動作時に、制御
信号に基づいて、ワード線の単一選択と多重選択の切り
換えを行うことにより、メモリセルユニットを構成する
複数のメモリセルへのプログラム・プログラムベリファ
イ、及びイレーズ・イレーズベリファイ動作の対象メモ
リセル数を切り換えることが好ましい。
【0015】この構成によれば、メモリセルユニットを
構成する複数のメモリセルに対して、個々のメモリセル
毎にプログラム・プログラムベリファイ、及びイレーズ
・イレーズベリファイ動作が可能となるため、各メモリ
セルの書き込みしきい値電圧分布、及び消去しきい値電
圧分布を精度高く設定することが可能となる。
【0016】第1の不揮発性半導体記憶装置において、
メモリセルアレイは、複数のメモリセルを単位にして消
去動作が一括で行える消去ブロックを複数個有するフラ
ッシュメモリであり、メモリセルユニットを構成する複
数のメモリセルの各々がそれぞれ異なる消去ブロックに
属しており、ワード線選択部は、制御信号に基づいて、
データの読み出し動作時に、該当ワード線の多重選択を
行い、プログラム・プログラムベリファイ、及びイレー
ズベリファイ動作時に、ワード線の単一選択と多重選択
の切り換えを行い、イレーズ動作時に、該当消去ブロッ
クの単一消去と複数消去の切り換えを行い、メモリセル
ユニットを構成する複数のメモリセルへのプログラム・
プログラムベリファイ、及びイレーズ・イレーズベリフ
ァイ動作の対象メモリセル数をワード線の単一選択か多
重選択、及び消去ブロックの単一消去か複数消去に基づ
いて切り換えることが好ましい。
【0017】この構成によれば、メモリセルユニットを
構成する複数のメモリセルがそれぞれ異なる消去ブロッ
クに属しているため、ブロック毎の一括消去が可能なフ
ラッシュメモリにおいても、プログラム、プログラムベ
リファイ、及びイレーズベリファイ動作だけでなく、イ
レーズ動作もメモリセルユニットを構成する個々のメモ
リセル毎に実施することが可能となり、各メモリセルの
書き込みしきい値電圧分布、及び消去しきい値電圧分布
を精度高く設定することが可能となる。
【0018】第1の不揮発性半導体記憶装置は、メモリ
セルアレイからの読み出しデータを判定するセンス部を
備え、ワード線に第1の昇圧電圧を印加してメモリセル
を多重選択し、且つセンス部の起動タイミングが第1の
所定値に設定された第1の読み出しモードと、ワード線
に第1の昇圧電圧よりも低い第2の昇圧電圧を印加して
メモリセルを多重選択し、且つセンス部の起動タイミン
グが第1の所定値よりも遅い第2の所定値に設定された
第2の読み出しモードとを有し、半導体製造工程または
検査工程時に、第1の読み出しモードと第2の読み出し
モードのいずれかが使用可能となるか、または装置使用
時にいずれかの読み出しモードを自由に選択可能である
ことが好ましい。
【0019】この構成によれば、第1の読み出しモード
を使用すれば高速読み出しを実現でき、第2の読み出し
モードを使用すれば低消費電力読み出しを実現すること
ができるため、高速読み出しモード、及び低消費電力読
み出しモードという異なる2つの読み出し動作を実現す
ることができる。
【0020】この場合、メモリセルは低いしきい値電圧
を有するイレーズ状態と、イレーズ状態よりも高いしき
い値電圧を有するプログラム状態をとり、第1の不揮発
性半導体記憶装置は、第1の読み出しモードで用いる第
1の昇圧電圧で読み出しデータを判定するのに必要な第
1の書き込みしきい値電圧をプログラム後に判定する第
1のプログラムベリファイモードと、第2の読み出しモ
ードで用いる第2の昇圧電圧で読み出しデータを判定す
るのに必要な、第1の書き込みしきい値電圧よりも低い
第2の書き込みしきい値電圧をプログラム後に判定する
第2のプログラムベリファイモードとを有し、データの
読み出し動作時に使用するワード線の昇圧電圧に応じ
て、メモリセルへの書き込みしきい値電圧を変更するこ
とが好ましい。
【0021】この構成によれば、第2のプログラムベリ
ファイモードを使用すれば、第2の読み出しモードで読
み出すメモリセルブロックへの書き込みしきい値電圧を
低く設定することができ、このブロックにおけるプログ
ラム時間を高速化することが可能となる。さらに、書き
込みしきい値電圧を低く設定することで、メモリセルの
フローティングゲートにかかる電界が小さくなるため、
電源を切った状態におけるフローティングゲート中の電
子の保持特性が向上し、デバイスの信頼性向上を図るこ
とができる。
【0022】この場合、メモリセルアレイは、第1の読
み出しモードで読み出し可能なブロックと、第2の読み
出しモードで読み出し可能なブロックとを含むことが好
ましい。
【0023】この構成によれば、1つのフラッシュメモ
リにおいて、高速読み出し領域、及び低消費電力読み出
し領域を混在させて持たせることが可能となる。
【0024】前記の目的を達成するため、本発明に係る
第2の不揮発性半導体記憶装置は、メモリセルの制御ゲ
ートがワード線に接続され、ドレインがビット線に接続
され、ソースがソース線に接続され、メモリセルは複数
のワード線と複数のビット線の交差箇所にマトリクス状
に配置され、データを格納するメモリセルユニットが単
一のメモリセルから構成される第1のブロックと、同一
のビット線に接続され、且つ異なるワード線に接続され
た複数のメモリセルから構成される第2のブロックとを
それぞれ1つ以上有するメモリセルアレイと、データの
読み出し動作時に、入力アドレスに基づいて、第1のブ
ロックに属するメモリセルユニットが選択された場合、
該当ワード線の単一選択に切り換え、第2のブロックに
属するメモリセルユニットが選択された場合、該当ワー
ド線の多重選択に切り換えるワード線選択部と、メモリ
セルアレイからの読み出しデータを判定するセンス部
と、データの読み出し動作時に、ワード線選択部を制御
して、該当ワード線を単一選択または多重選択させてメ
モリセルユニットを構成する単一または複数のメモリセ
ルを選択状態にし、またセンス部を制御して、第2のブ
ロックの読み出し動作時におけるセンス部の起動タイミ
ングを第1のブロックの読み出し動作時に比べて速くす
る制御部とを備えたことを特徴とする。
【0025】この構成によれば、第1のブロックは従来
と同等のメモリセルブロック領域で、高速・低消費電力
読み出しは実現できないが、メモリセルユニットが1つ
のメモリセルで構成されているため、大容量のメモリセ
ル領域を構成することができ、また、第2のブロックは
前述したように高速・低消費電力読み出し動作を実現す
ることができるため、メモリ容量を優先させた領域と高
速・低消費電力読み出しを優先させた領域の双方を持た
せることが可能となる。
【0026】前記の目的を達成するため、本発明に係る
第3の不揮発性半導体記憶装置は、メモリセルの制御ゲ
ートがワード線に接続され、ドレインがビット線に接続
され、ソースがソース線に接続され、メモリセルは複数
のワード線と複数のビット線の交差箇所にマトリクス状
に配置され、データを格納するメモリセルユニットが単
一のメモリセルから構成される第1のブロックと、同一
のビット線に接続され、且つ異なるワード線に接続され
た複数のメモリセルから構成される第2のブロックのい
ずれかのブロック状態をとり得るブロックが1つ以上設
けられたメモリセルアレイと、各ブロックが第1のブロ
ックか第2のブロックかであるかの情報を格納するデー
タ格納部と、データ格納部の情報と入力アドレスに基づ
いて、読み出し対象となる選択メモリセルユニットのメ
モリセルが単一のメモリセルか複数のメモリセルかを判
定する判定部と、判定部の判定結果に基づいて、選択メ
モリセルユニットのワード線を、第1のブロックに対し
ては該当ワード線の単一選択に切り換え、第2のブロッ
クに対しては該当ワード線の多重選択に切り換えるワー
ド線選択部と、メモリセルアレイからの読み出しデータ
を判定するセンス部と、データの読み出し動作時に、判
定部の判定結果に基づいて、ワード線選択部を制御し
て、ワード線を単一選択または多重選択させてメモリセ
ルユニットを構成する単一または複数のメモリセルを選
択状態にし、またセンス部を制御して、第2のブロック
の読み出し動作時におけるセンス部の起動タイミングを
第1のブロックの読み出し動作時に比べて速くし、さら
にデータ格納部に格納する情報を変更する制御部とを備
えたことを特徴とする。
【0027】この構成によれば、データ格納部(レジス
タ)に格納したデータに基づいて、メモリセルアレイの
各ブロックにおけるメモリセルユニットを構成するメモ
リセル数が決定されるため、データ格納部のデータを変
更することで、メモリセルアレイの構成を、メモリ容量
優先領域、高速読み出し領域、低消費電力読み出し領域
と自由に設定して使用することが可能となる。
【0028】第2及び第3の不揮発性半導体記憶装置
は、ダミーセルの制御ゲートがダミーワード線に接続さ
れ、ドレインがダミービット線に接続され、ソースがダ
ミーソース線に接続され、ダミービット線にリファレン
ス電圧を生成するダミーセルユニットが同一のダミービ
ット線に接続され、且つ異なるダミーワード線に接続さ
れた複数のダミーセルから構成されたダミーセルアレイ
と、データの読み出し動作時に、第1のブロックの選択
時は、ダミーワード線の単一選択により単一のダミーセ
ルを選択し、第2のブロックの選択時は、ダミーワード
線の複数選択により複数のダミーセルを選択して、単一
のダミーセルまたは複数のダミーセルを活性化状態にす
るダミーワード線選択部とを備えることが好ましい。
【0029】この構成によれば、前述したように、ダミ
ーセルユニット部の活性化時間の高速化を実現すること
ができ、正確なリファレンス電圧を生成することが可能
となる。さらに、ダミーワード線の単一選択時と多重選
択時におけるダミーワード線1本当たりの負荷容量は変
わらないため、ダミーワード線の単一選択時と多重選択
時におけるダミーセル活性化時間の差異をなくすことが
可能となる。
【0030】この場合、ワード線選択部は、第2のブロ
ックに対するプログラム・プログラムベリファイ、及び
イレーズ・イレーズベリファイ動作時に、制御部からの
制御信号に基づいて、ワード線の単一選択と多重選択の
切り換えを行うことにより、メモリセルユニットを構成
する複数のメモリセルへのプログラム・プログラムベリ
ファイ、及びイレーズ・イレーズベリファイ動作の対象
メモリセル数を切り換えることが好ましい。
【0031】この構成によれば、メモリセルユニットを
構成する複数のメモリセルに対して、個々のメモリセル
毎にプログラム・プログラムベリファイ、及びイレーズ
・イレーズベリファイ動作が可能となるため、各メモリ
セルの書き込みしきい値電圧分布、及び消去しきい値電
圧分布を精度高く設定することが可能となる。
【0032】また、メモリセルアレイは、複数のメモリ
セルを単位にして消去動作が一括で行える消去ブロック
を複数個有するフラッシュメモリであり、第2のブロッ
クに属するメモリセルユニットを構成する複数のメモリ
セルの各々がそれぞれ異なる消去ブロックに属してお
り、ワード線選択部は、制御部からの制御信号に基づい
て、データの読み出し動作時に、該当ワード線の単一選
択または多重選択を行い、第2のブロックにおけるプロ
グラム・プログラムベリファイ、及びイレーズベリファ
イ動作時に、ワード線の単一選択と多重選択の切り換え
を行い、イレーズ動作時に、該当消去ブロックの単一消
去と複数消去の切り換えを行い、メモリセルユニットを
構成する複数のメモリセルへのプログラム・プログラム
ベリファイ、及びイレーズ・イレーズベリファイ動作の
対象メモリセル数をワード線の単一選択か多重選択、及
び消去ブロックの単一消去か複数消去に基づいて切り換
えることが好ましい。
【0033】この構成によれば、メモリセルユニットを
構成する複数のメモリセルがそれぞれ異なる消去ブロッ
クに属しているため、ブロック毎の一括消去が可能なフ
ラッシュメモリにおいても、プログラム、プログラムベ
リファイ、及びイレーズベリファイ動作だけでなく、イ
レーズ動作もメモリセルユニットを構成する個々のメモ
リセル毎に実施することが可能となり、各メモリセルの
書き込みしきい値電圧分布、及び消去しきい値電圧分布
を精度高く設定することが可能となる。
【0034】第2及び第3の不揮発性半導体記憶装置
は、ワード線に第1の昇圧電圧を印加してメモリセルを
多重選択し、且つセンス部の起動タイミングが第1の所
定値に設定された第1の読み出しモードと、ワード線に
第1の昇圧電圧よりも低い第2の昇圧電圧を印加してメ
モリセルを多重選択し、且つセンス部の起動タイミング
が第1の所定値よりも遅い第2の所定値に設定された第
2の読み出しモードとを有し、第1のブロックに対して
は第1の読み出しモードで読み出し動作を行い、第2の
ブロックに対しては、半導体製造工程または検査工程時
に、第1の読み出しモードと第2の読み出しモードのい
ずれかが使用可能となるか、または装置使用時にいずれ
かの読み出しモードを自由に選択可能であることが好ま
しい。
【0035】この構成によれば、第1の読み出しモード
を使用すれば高速読み出しを実現でき、第2の読み出し
モードを使用すれば低消費電力読み出しを実現すること
ができるため、1つのフラッシュメモリにおいて高速・
低消費電力といった異なる読み出し動作を実現すること
ができる。
【0036】この場合、メモリセルは低いしきい値電圧
を有するイレーズ状態と、イレーズ状態よりも高いしき
い値電圧を有するプログラム状態をとり、第2および第
3の不揮発性半導体記憶装置は、第1の読み出しモード
で用いる第1の昇圧電圧で読み出しデータを判定するの
に必要な第1の書き込みしきい値電圧をプログラム後に
判定する第1のプログラムベリファイモードと、第2の
読み出しモードで用いる第2の昇圧電圧で読み出しデー
タを判定するのに必要な、第1の書き込みしきい値電圧
よりも低い第2の書き込みしきい値電圧をプログラム後
に判定する第2のプログラムベリファイモードとを有
し、データの読み出し動作時に使用するワード線の昇圧
電圧に応じて、メモリセルへの書き込みしきい値電圧を
変更することが好ましい。
【0037】この構成によれば、第2のプログラムベリ
ファイモードを使用すれば、第2の読み出しモードで読
み出すメモリセルブロックへの書き込みしきい値電圧を
低く設定することができ、前述したように、このブロッ
クにおけるプログラム時間の高速化、及びデバイスの信
頼性向上を図ることが可能となる。
【0038】また、第2のブロックは、第1の読み出し
モードで読み出し可能なブロックと第2の読み出しモー
ドで読み出し可能なブロックとを含むことが好ましい。
【0039】この構成によれば、1つのフラッシュメモ
リにおいて、通常のメモリ容量優先領域、高速読み出し
領域、低消費電力読み出し領域を混在させて持たせるこ
とが可能となる。
【0040】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
【0041】(第1の実施形態)図1は、本発明の第1
の実施形態による不揮発性半導体記憶装置の構成図であ
る。図1において、メモリセルアレイ50はNOR型の
フラッシュメモリであり、データを格納するメモリセル
ユニットが同一のビット線に接続され、且つ異なるワー
ド線に接続された2つのメモリセルから構成されること
を特徴とする。以下の説明では、メモリセルユニットは
2つのメモリセルから構成されているものとして説明す
るが、3つ以上のメモリセルから構成されていてもよ
い。
【0042】具体的に説明すると、メモリセルユニット
MU111は、同一のビット線BL1に接続されたメモ
リセルで且つ異なるワード線WL11aとWL11bに
接続されたメモリセルであるM111aとM111bか
ら構成される。同様に、メモリセルユニットMU112
は、同一のビット線BL2に接続されたメモリセルで且
つ異なるワード線WL11aとWL11bに接続された
メモリセルであるM112aとM112bから、メモリ
セルユニットMU11kは、同一のビット線BLkに接
続されたメモリセルで且つ異なるワード線WL11aと
WL11bに接続されたメモリセルであるM11kaと
M11kbから構成されている。
【0043】また、メモリセルユニットMU121は、
同一のビット線BL1に接続されたメモリセルで且つ異
なるワード線WL12aとWL12bに接続されたメモ
リセルであるM121aとM121bから、メモリセル
ユニットMU122は、同一のビット線BL2に接続さ
れたメモリセルで且つ異なるワード線WL12aとWL
12bに接続されたメモリセルであるM122aとM1
22bから、メモリセルユニットMU12kは、同一の
ビット線BLkに接続されたメモリセルで且つ異なるワ
ード線WL12aとWL12bに接続されたメモリセル
であるM12kaとM12kbから構成されている。こ
れらのメモリセルユニットが複数個接続されて第1のブ
ロック(Block1)50aを構成している。
【0044】ここで、第1のブロック50aに属するメ
モリセルのソース線は全て共通に接続されており、ソー
ス線SL1としてソース線ドライバ10に接続されてい
る。このような構成をしたブロックが、メモリセルアレ
イ50内には、第1のブロック50a、第2のブロック
(Block2)50b、…、第mのブロック(Blo
ckm)50cまで合計m個存在する。ブロック毎にメ
モリセルのソース線が共通に接続されているため、消去
動作時には、該当ブロックの全ワード線に負の高電圧
を、ソース線に正の高電圧を印加することでブロック単
位での一括消去動作が行える。
【0045】入力アドレスは行アドレスと列アドレスか
ら構成され、ロウアドレスバッファ・デコーダ8は、行
アドレスの入力により、ワード線多重・単一選択ドライ
バ9とソース線ドライバ10を駆動する。ここで、ワー
ド線多重・単一選択ドライバ9は、読み出し動作時に、
一度に複数のワード線を多重選択することを特徴とす
る。このワード線多重選択動作は、制御信号MULTI
WLにより制御される。これにより、メモリセルユニッ
トを構成する2つのメモリセルを同時に選択することが
できる。
【0046】コラムアドレスバッファ・デコーダ6は、
列アドレスの入力により、コラムセレクタ7を駆動す
る。コラムセレクタ7は、ビット線BL1からビット線
BLkまでのk本のビット線から1本のビット線を選択
して、センスアンプ(SA)2の第1の入力端3に接続
する役割を果たす。具体的に説明すると、コラムゲート
Y1はコラムゲート信号YG1によりビット線BL1の
選択を行い、コラムゲートY2はコラムゲート信号YG
2によりビット線BL2の選択を行い、コラムゲートY
kはコラムゲート信号YGkによりビット線BLkの選
択を行う。また、コラムセレクタ7は、ダミービット線
DBLをセンスアンプ2の第2の入力端4に接続する役
割も果たしており、コラムゲートYDはコラムゲート信
号YGDによりダミービット線DBLをセンスアンプ2
に接続する。
【0047】ダミーワード線多重・単一選択ドライバ1
1は、読み出し動作時に、ダミーワード線DWLaとD
WLbを同時に多重選択することを特徴とする。このダ
ミーワード線多重選択動作は、制御信号MULTIWL
により制御される。ダミーセルアレイ12は、ダミービ
ット線DBLに接続され、読み出し動作時に、メモリセ
ルが接続されたビット線の電圧と比較するためのリファ
レンス電圧をダミービット線DBLに発生させる役割を
果たす。ここで、ダミーセルアレイ12は、2つのダミ
ーセルDCaとDCbから構成されており、読み出し動
作時には、ダミーワード線多重・単一選択ドライバ11
によりダミーワード線DWLaとDWLbを多重選択す
ることで、ダミーセルDCaとDCbを同時に活性化す
る。ここで、ダミーセルDCaとDCbのトランジスタ
サイズは、それぞれ、メモリセルがイレーズセルの場合
に流す電流量の半分の値になるように設定されており、
さらに、ダミーセルDCaとDCbのトランジスタサイ
ズは全く同一のサイズに設定されている。
【0048】センスアンプ2は、第1の入力端3の電圧
と第2の入力端4の電圧を比較する差動型増幅回路であ
り、制御信号SAEによりセンスアンプの起動タイミン
グが制御される。ラッチ回路1は、センスアンプ2の出
力データをラッチする回路であり、制御信号DLにより
出力データのラッチタイミングが制御される。プリチャ
ージ回路5は、コラムセレクタ7により選択されたビッ
ト線とダミービット線を所定の電圧Vpreにプリチャ
ージする回路であり、制御信号NPREによりプリチャ
ージ動作が制御される。さらに、選択されたビット線と
ダミービット線間のイコライズ動作も行う。リセットト
ランジスタ13は、全ビット線とダミービット線の電圧
を接地電位にリセットする役割を果たし、制御信号BL
RSTによりリセットトランジスタ13の活性化状態が
制御される。
【0049】制御回路14は、モード信号MODE及び
トリガー信号NTRGを入力することで、読み出し動
作、プログラム動作、イレーズ動作等の各種の動作を制
御する役割を果たす。具体的には、前に説明した制御信
号DL、SAE、NPRE、BLRST、MULTIW
Lは、制御回路14から出力される制御信号である。ま
た、制御回路14は昇圧回路15の動作も制御する。さ
らに、制御回路14は、制御信号として図示していない
が、ワード線の選択タイミングやコラムセレクタ7の開
閉タイミング等の制御も行っている。
【0050】昇圧回路15は、読み出し動作、プログラ
ム動作、イレーズ動作時に必要な電圧を発生する回路で
あり、出力電圧Vcgはワード線多重・単一選択ドライ
バ9に入力されて、そこから選択ワード線に必要な電圧
が供給される。出力電圧Vdcgはダミーワード線多重
・単一選択ドライバ11に入力されて、そこから選択ダ
ミーワード線に必要な電圧が供給される。出力電圧Vs
lはソース線ドライバ10に入力されて、そこから選択
ソース線に必要な電圧が供給される。これらの出力電圧
は制御回路14により制御される。
【0051】以下、上述のように構成された不揮発性半
導体記憶装置の読み出し動作について詳細に説明する。
本実施形態における読み出し動作は、従来よりも高速に
読み出し動作が行える第1の読み出しモードと、従来と
同等又はそれ以上のアクセス速度でありながら低消費電
力読み出しが行える第2の読み出しモードを実現するこ
とができる。
【0052】まず、高速読み出しが実現できる第1の読
み出しモードについて詳細に説明する。図5(a)は、
第1の読み出しモード動作時におけるタイミングチャー
トである。ここでは、メモリセルM111aとM111
bから構成されるメモリセルユニットMU111からデ
ータを読み出す場合について説明する。
【0053】時刻T0以前は、全コラムゲートY1〜Y
Dは閉じており(コラムゲート信号YG1〜YGDは接
地電位レベル)、BLRST信号が論理「H」レベルで
あるため、リセットトランジスタ13が活性化状態とな
っており、全ビット線の電圧は接地電位になっている。
また、全ワード線と全ソース線も接地電位になってお
り、メモリセルの全端子は接地電位に固定されている。
【0054】ここで、読み出しアドレスを入力して、時
刻T0でNTRG信号を論理「L」レベルにすることで
読み出し動作が開始する。このタイミングでBLRST
信号は論理「L」レベルとなり、リセットトランジスタ
13は非活性化状態となる。また、コラムゲート信号Y
G1とYGDが正の電圧レベルとなり、選択されたビッ
ト線BL1とダミービット線DBLが、それぞれ、セン
スアンプ2の第1の入力端3と第2の入力端4に接続さ
れる。さらに、NPRE信号が論理「L」レベルである
から、選択されたビット線BL1とダミービット線DB
Lは、プリチャージ回路5により所定のビット線電圧V
preにプリチャージされる。ここで、プリチャージ回
路5は、両ビット線間のイコライズ動作も行っているた
め、ビット線BL1とダミービット線DBLのビット線
プリチャージ電圧は等しい電圧Vpreになっている。
【0055】ビット線へのプリチャージ動作が完了する
と、時刻T1から読み出し動作を行う。時刻T1で、N
PRE信号が論理「H」レベルとなり、プリチャージ回
路5によるプリチャージ動作とイコライズ動作が停止す
る。これと同時に、メモリセルユニットMU111に接
続されるワード線WL11aとWL11bが多重選択さ
れ、そのワード線に昇圧回路15で発生した昇圧電圧V
cghが印加される。また、ダミーセルアレイ12に接
続されるダミーワード線DWLaとDWLbも多重選択
される。これにより、メモリセルユニットMU111を
構成するメモリセルM111aとM111b、及びダミ
ーセルアレイ12を構成するダミーセルDCaとDCb
が活性化状態となる。
【0056】ここで、メモリセルユニットの活性化時間
は比較的高速である。これは、複数のメモリセルをそれ
ぞれ異なるワード線で選択しているため、1つのワード
線から見た負荷容量は従来に比べて全く増大していない
からである。そこで、ダミーセルアレイも複数のダミー
セルで構成し、異なるダミーワード線で同時に活性化さ
せる。こうすることで、1つのダミーワード線が駆動す
る負荷容量を減少させることができるため、ダミーセル
アレイの活性化時間を高速化することができる。
【0057】図6(a)に、このときのメモリセルのし
きい値電圧分布、及び選択ワード線への印加電圧の状態
を示す。メモリセルユニットMU111がイレーズセル
であれば、メモリセルに電流が流れるため、ビット線の
電圧はプリチャージ電圧Vpreから接地電位に向且つ
て降下していく。また、プログラムセルであれば、メモ
リセルに電流が流れないため、ビット線の電圧はプリチ
ャージ電圧Vpreを維持する。一方、ダミービット線
DBLの電圧は、メモリセルユニットの状態に関係な
く、ダミーセルDCaとDCbにより、プリチャージ電
圧Vpreから接地電位に向且つて降下する。ここで、
前述したようにダミーセルDCaとDCbが流す電流量
は、それぞれ、メモリセルがイレーズセルの場合に流す
電流量の半分になるように設定されているため、ダミー
ビット線DBLが接地電位に向且つて降下するスピード
は、メモリセルがイレーズセルの場合に比べて遅くなっ
ている。
【0058】図7は、読み出し動作時におけるビット線
・ダミービット線の電位変化を示す図である。図7に
は、読み出し動作が開始する時刻T1(図5)からの電
位変化を示している。図7(a)は、従来のメモリセル
ユニットが1つのメモリセルで構成された場合における
ワード線単一選択方式のビット線・ダミービット線の電
位変化を示しており(図11と同一)、図7(b)は、
メモリセルユニットが複数のメモリセルで構成された場
合におけるワード線多重選択方式のビット線・ダミービ
ット線の電位変化を示している。
【0059】ダミービット線の電位変化は、メモリセル
ユニットがプログラムセル、及びイレーズセルの場合に
とり得るビット線電位の中間の電位をとりながら変化し
ていくため、ダミービット線DBLの電圧をリファレン
ス電圧としてビット線の電圧をセンスアンプ2により比
較することで、メモリセルのデータを判定することがで
きる。ここで、メモリセルのデータをセンスアンプ2が
正しく判定するためには、ビット線とダミービット線の
差電圧がある程度大きいことが求められる。
【0060】そこで、従来のメモリセルユニットが1つ
のメモリセルで構成された場合におけるワード線単一選
択方式では、センスアンプ2を起動する時間は、図7
(a)に示すように、時刻T2aに設定されていたが、
メモリセルユニットを複数のメモリセルで構成するワー
ド線多重選択方式では、読み出し電流が複数のメモリセ
ル電流の和となるため、イレーズセルのビット線降下ス
ピードが高速となり、図7(b)に示すように、センス
アンプ2の起動時間を従来のT2aからT2bへと速く
設定することができる。したがって、センスアンプ2の
起動時間を速く設定することが可能となるため、従来よ
りも高速読み出しが可能となる。
【0061】さらに、メモリセルユニットを構成する複
数のメモリセルは同一のビット線に接続されているた
め、ワード線多重選択方式にすることによるビット線負
荷容量の増加は全くない。これが、読み出し速度の更な
る高速化を実現している要因の一つとなっている。すな
わち、ビット線負荷容量が同じ状態で読み出し電流を増
やすことができるので、読み出し電流の増加分が直接ビ
ット線電圧降下速度の高速化をもたらすことになり、高
速読み出しを実現することができる。
【0062】ここで、センスアンプ2の起動時間Tsa
は、図5(a)のタイミングチャートで説明すると、N
TRG信号が論理「L」レベルになる時刻T0から、セ
ンスアンプ2が起動する時刻T2までの時間であり、T
sa=T2−T0である。
【0063】センスアンプ2が時刻T2で起動した後、
読み出しデータ(DataOut)が判定され、時刻T
3で読み出しデータが確定する。ここで、読み出しデー
タのアクセスタイムTaccは、NTRG信号が論理
「L」レベルになる時刻T0から、データが確定する時
刻T3までの時間であり、Tacc=T3−T0であ
る。センスアンプ起動時間Tsaが高速化されるため、
当然アクセス時間Taccも高速化される。
【0064】その後、時刻T4で、DL信号が論理
「H」レベルに立ち上がり、センスアンプ2の出力デー
タがラッチ回路1によりラッチされる。これと同時に、
SAE信号は論理「L」レベルとなりセンスアンプ2の
動作は停止する。また、ワード線WL11aとWL11
b、及びダミーワード線DWLaとDWLbも接地電位
に戻され、メモリセルM111aとM111b、及びダ
ミーセルDCaとDCbは非活性化状態となる。コラム
ゲート信号YG1とYGDも接地電位に戻され、ビット
線BL1及びダミービット線DBLとセンスアンプ2の
接続は遮断される。また、BLRST信号が論理「H」
レベルとなって、リセットトランジスタ13が活性化状
態となるため、全ビット線とダミービット線の電圧は再
び接地電位になる。その後、時刻T5で、NTRG信号
を論理「H」レベルにすることで、読み出し動作が終了
する。
【0065】次に、低消費電力読み出しが実現できる第
2の読み出しモードの動作について詳細に説明する。こ
こでも、メモリセルM111aとM111bから構成さ
れるメモリセルユニットMU111からデータを読み出
す場合について説明する。図5(b)に読み出し動作時
のタイミングチャート、図6(b)にメモリセルのしき
い値電圧分布、及び選択ワード線への印加電圧の状態を
示す(低消費電力読み出しモード1)。第2の読み出し
モードの読み出し動作は第1の読み出しモードとほとん
ど同じであり、ここでは、動作が異なる部分のみの説明
を行う。
【0066】第2の読み出しモードでは、制御回路14
により、昇圧回路15から出力電圧Vcgとして、第1
の読み出しモード時の出力電圧Vcghよりも低い電圧
であるVcglが出力されるよう制御される。昇圧回路
15が、従来よりも低い電圧を出力すればよいので、昇
圧回路15の消費電力を低減することができ、これによ
りチップ全体の低消費電力動作が実現できる。
【0067】昇圧回路の出力電圧Vcgの値がVcgl
であるため、読み出し動作時の選択ワード線には、第1
の読み出しモードよりも低い電圧であるVcglが印加
される。ここで、メモリセルユニットがイレーズセルの
場合に流れる読み出し電流は、選択ワード線への印加電
圧がVcghの場合に比べると少なくなる。しかしなが
ら、メモリセルユニットが複数のメモリセルで構成され
ているため、従来のメモリセルユニットが1つのメモリ
セルで構成されたものと同等又はそれ以上のメモリセル
電流を得ることができる。
【0068】第2の読み出しモードにおいて、メモリセ
ルユニットがイレーズセルの場合にビット線電圧を降下
させるスピードは第1の読み出しモードに比べて遅いの
で、センスアンプ2の起動タイミングは、制御回路14
によって、従来と同等程度の起動タイミングで起動する
ように制御される。
【0069】また、ダミービット線のリファレンス電圧
も第1の読み出しモードの場合とは異なる電圧を生成す
る必要があるが、ここでは、図5(b)に示すように、
ダミーワード線DWLaとDWLbに印加する電圧を下
げることで、必要なリファレンス電圧を生成している。
これにより、従来と同等またはそれ以上のアクセス速度
を実現しつつ、従来よりも低消費電力で読み出し動作を
実現することができる。
【0070】なお、本実施形態では、ダミーワード線に
印加する電圧を変えることで、第2の読み出しモードに
必要なリファレンス電圧を生成したが、ダミーワード線
に印加する電圧は同じにして、ダミーセルDCaとDC
bとは異なるトランジスタサイズであるダミーセルを別
途設け、このダミーセルに接続されたダミーワード線を
選択することで、第2の読み出しモードに必要なリファ
レンス電圧を生成してもよい。
【0071】ここで、第2の読み出しモードで読み出す
際のプログラムセルのしきい値電圧は、選択ワード線印
加電圧Vcglが印加されたときに、メモリセル電流が
流れないしきい値電圧であればよいので、第1の読み出
しモードに比べて低いしきい値電圧でよいことになる。
このときのメモリセルのしきい値電圧分布、及び選択ワ
ード線への印加電圧の状態を図6(c)に示す(低消費
電力読み出しモード2)。このように、第2の読み出し
モードで読み出し動作を行うときは、プログラムセルの
しきい値電圧を低い値に設定できるため、メモリセルへ
の書き込み時間を高速化することができる。さらに、プ
ログラムセルのしきい値電圧を低く設定することで、メ
モリセルのフローティングゲートにかかる電界が小さく
なるため、電源を切った状態におけるフローティングゲ
ート中の電子の保持特性が向上し、デバイスの信頼性向
上を図ることができる。
【0072】以上のように、データを格納するメモリセ
ルユニットを、同一のビット線に接続されたメモリセル
で、且つ異なるワード線に接続された複数のメモリセル
で構成することにより、従来と同等の選択ワード線印加
電圧Vcghを印加すれば、高速読み出し動作を実現す
ることができ、また、従来よりも低い選択ワード線印加
電圧Vcglを印加すれば、従来と同等又はそれ以上の
アクセス速度を実現しつつ低消費電力で読み出し動作を
実現できる。
【0073】次に、プログラム動作・プログラムベリフ
ァイ動作について詳細に説明する。プログラム動作は、
選択ワード線に正の高電圧を、ソース線に接地電位を、
選択ビット線に正の高電圧を印加し、メモリセルのドレ
イン端で発生したホットエレクトロンをゲートに印加し
た正の高電圧でフローティングゲートに注入するCHE
(Channel Hot Electron)方式でプログラム動作を行
う。プログラム終了後には、メモリセルのしきい値電圧
を検出して、十分な書き込みしきい値電圧になっている
かを判定するプログラムベリファイ動作を行う。これら
の動作は、図1には図示していないが、プログラム回
路、及びベリファイ回路により行われる。ここでも、メ
モリセルM111aとM111bから構成されるメモリ
セルユニットMU111に対してのプログラム動作・プ
ログラムベリファイ動作について詳細に説明する。
【0074】本実施形態におけるプログラム動作は、動
作対象のメモリセル数の違いにより第1と第2のプログ
ラム動作を行うことができ、プログラムベリファイ動作
は、動作対象のメモリセル数、及び判定しきい値電圧の
違いより第1〜第4のプログラムベリファイ動作を行う
ことができる。
【0075】図8(a)は、第1のプログラム動作、及
び第1のプログラムベリファイ動作時の選択ワード線W
L11aとWL11bにおける電圧印加状態を示す。第
1のプログラムモードProgram1に設定して、時
刻T10で、NTRG信号を論理「L」レベルにするこ
とで、第1のプログラム動作が開始される。第1のプロ
グラムモードは、メモリセルユニットを構成する複数の
メモリセルに対して同時にプログラム動作を行うモード
である。したがって、2本の選択ワード線WL11aと
WL11bは、時刻T10で、接地電位からプログラム
動作に必要な正の高電圧Vppまで上昇する。所定の時
間プログラム動作を行い、時刻T11でNTRG信号を
論理「H」レベルにすることで、プログラム動作は停止
し、選択ワード線WL11aとWL11bは再び接地電
位に戻される。
【0076】次に、時刻T12で、第1のプログラムベ
リファイモードProgram Verify1に設定
して、時刻T13でNTRG信号を論理「L」レベルに
することで、第1のプログラムベリファイ動作が開始さ
れる。第1のプログラムベリファイモードは、メモリセ
ルユニットを構成する複数のメモリセルに対して同時に
プログラムベリファイ動作を行うモードである。したが
って、2本の選択ワード線WL11aとWL11bは、
時刻T13で、接地電位からプログラムベリファイ動作
に必要な正の電圧Vpvhまで上昇する。さらに、第1
のプログラムベリファイモードは、図6(a)に示すよ
うに、プログラムセルのしきい値電圧が、第1の高速読
み出し動作を実現するのに必要なしきい値電圧であるこ
とを判定するモードである。ここでは、2本の選択ワー
ド線WL11aとWL11bに正の電圧Vpvhを印加
し、このときに流れる電流値が一定の値以下であること
を検出してプログラムセルのベリファイ動作を行う。所
定の時間プログラムベリファイ動作を行い、時刻T14
でNTRG信号を論理「H」レベルにすることで、プロ
グラムベリファイ動作は終了し、選択ワード線は再び接
地電位に戻される。
【0077】図8(b)は、第2のプログラム動作、及
び第2のプログラムベリファイ動作時の選択ワード線W
L11aとWL11bにおける電圧印加状態を示す。第
2のプログラムモードProgram2に設定して、時
刻T10でNTRG信号を論理「L」レベルにすること
で、第2のプログラム動作が開始される。第2のプログ
ラムモードは、メモリセルユニットを構成する複数のメ
モリセルのうち1つのメモリセルに対してのみプログラ
ム動作を行うモードである。図8(b)は、メモリセル
M111aのみへのプログラム動作を行うときの状態を
示したものであり、選択ワード線WL11aのみが、時
刻T10で、接地電位からプログラム動作に必要な正の
高電圧Vppまで上昇し、メモリセルM111aへのプ
ログラム動作が行われる。このとき、ワード線WL11
bは接地電位のままであり、メモリセルM111bへの
プログラム動作は行われない。所定の時間プログラム動
作を行い、時刻T11でNTRG信号を論理「H」レベ
ルにすることで、プログラム動作は停止し、選択ワード
線WL11aは再び接地電位に戻される。
【0078】次に、時刻T12で、第2のプログラムベ
リファイモードProgram Verify2に設定
して、時刻T13でNTRG信号を論理「L」レベルに
することで、第2のプログラムベリファイ動作が開始さ
れる。第2のプログラムベリファイモードは、メモリセ
ルユニットを構成する複数のメモリセルのうち、1つの
メモリセルに対してのみプログラムベリファイ動作を行
うモードである。図8(b)は、メモリセルM111a
のみへのプログラムベリファイ動作を行うときの状態を
示したものであり、選択ワード線WL11aのみが、時
刻T13で、接地電位からプログラムベリファイ動作に
必要な正の電圧Vpvhまで上昇し、メモリセルM11
1aへのプログラムベリファイ動作が行われる。このと
き、ワード線WL11bは接地電位のままであり、メモ
リセルM111bへのプログラムベリファイ動作は行わ
れない。さらに、第2のプログラムベリファイモード
は、第1のプログラムベリファイモードと同様に、プロ
グラムセルのしきい値電圧が、第1の高速読み出し動作
を実現するのに必要なしきい値電圧であることを判定す
るモードである。所定の時間プログラムベリファイ動作
を行い、時刻T14でNTRG信号を論理「H」レベル
にすることで、プログラムベリファイ動作は終了し、選
択ワード線WL11aは再び接地電位に戻される。
【0079】ここで、第2のプログラムモードと第2の
プログラムベリファイモードでは、対象メモリセル数が
メモリセルユニット単位ではなく、個々のメモリセルを
指定する必要があるため、入力アドレスビット数は、読
み出し動作時に必要なアドレスビット数よりも多くのビ
ット数が必要になる。本実施形態では、メモリセルユニ
ットが2つのメモリセルから構成されているので、個々
のメモリセルを指定するためには、読み出し動作時に必
要なアドレスビット数よりもさらに1ビットだけ必要と
なる。
【0080】このように、第1のプログラムモード、及
び第1のプログラムベリファイモードでは、メモリセル
ユニットを構成する複数のメモリセルに対して同時にプ
ログラム、プログラムベリファイ動作を行うことができ
るため、高速なプログラム、プログラムベリファイ動作
が実現できる。一方、第2のプログラムモード、及び第
2のプログラムベリファイモードでは、個々のメモリセ
ルに対してプログラム、プログラムベリファイ動作を行
うことができるため、個々のメモリセルにおけるしきい
値電圧を正確に設定することが可能となる。
【0081】これらのモードを備えることで、例えば、
プログラム動作の初期段階では、第1のプログラムモー
ド、及び第1のプログラムベリファイモードでプログラ
ム動作を高速に行い、メモリセルのしきい値電圧が目標
しきい値電圧付近に近づいてきたら、今度は、第2のプ
ログラムモード、及び第2のプログラムベリファイモー
ドを用いて個々のメモリセルに対してプログラム動作を
行い、個々のメモリセルを正確なしきい値電圧に設定す
る、といったプログラム動作が可能となる。
【0082】図8(c)は、第1のプログラム動作、及
び第3のプログラムベリファイ動作時の選択ワード線W
L11aとWL11bにおける電圧印加状態を示す。第
1のプログラム動作は前に説明したものと同様であり、
メモリセルユニットを構成する複数のメモリセルに対し
て同時にプログラム動作を行うものである。
【0083】次に、時刻T12で、第3のプログラムベ
リファイモードProgram Verify3に設定
して、時刻T13でNTRG信号を論理「L」レベルに
することで、第3にプログラムベリファイ動作が開始さ
れる。第3のプログラムベリファイモードは、第1のプ
ログラムベリファイモードと同様で、メモリセルユニッ
トを構成する複数のメモリセルに対して同時にプログラ
ムベリファイ動作を行うものであるが、プログラム動作
を終了させる判定しきい値電圧が異なる。第3のプログ
ラムベリファイモードは、図6(c)に示すように、プ
ログラムセルのしきい値電圧が、第2の低消費電力読み
出し動作を実現するのに必要なしきい値電圧であること
を判定するモードである。ここでは、2本の選択ワード
線WL11aとWL11bに、第1のプログラムベリフ
ァイ動作時にワード線に印加した電圧Vpvhよりも低
い電圧であるVpvlを印加し、このときに流れる電流
値が一定の値以下であることを検出して、プログラムセ
ルのベリファイ動作を行う。
【0084】図8(d)は、第2のプログラム動作、及
び第4のプログラムベリファイ動作時の選択ワード線W
L11aとWL11bにおける電圧印加状態を示す。第
2のプログラム動作は前に説明したものと同様であり、
メモリセルユニットを構成する個々のメモリセルに対し
てプログラム動作を行うものである。
【0085】次に、時刻T12で、第4のプログラムベ
リファイモードProgram Verify4に設定
して、時刻T13でNTRG信号を論理「L」レベルに
することで、第4のプログラムベリファイ動作が開始さ
れる。第4のプログラムベリファイモードは、第2のプ
ログラムベリファイモードと同様で、メモリセルユニッ
トを構成する個々のメモリセルに対してプログラムベリ
ファイ動作を行うものであり、さらに、第3のプログラ
ムベリファイモードと同様で、プログラムセルのしきい
値電圧が、第2の低消費電力読み出し動作を実現するの
に必要なしきい値電圧であることを判定するモードであ
る。
【0086】このように、第3及び第4のプログラムベ
リファイモードを備えることで、プログラムセルのしき
い値電圧が、第2の低消費電力読み出しモードを実現す
るのに必要なしきい値電圧であることを判定することが
でき、第1及び第2のプログラムベリファイ動作で判定
させるしきい値電圧よりも低いしきい値電圧でプログラ
ム動作を終了させることができるため、前述したよう
に、高速なプログラム動作を実現できるとともに、デバ
イスの信頼性向上を図ることができる。
【0087】以上、第1・第2の読み出しモード、第1
・第2のプログラムモード、及び第1〜第4のプログラ
ムベリファイモードの動作を説明してきたが、これらの
モードを備えることで、1つのフラッシュメモリチップ
において、様々な性能のフラッシュメモリを実現するこ
とができる。
【0088】例えば、全てのメモリセルユニットを第1
・第2のプログラムベリファイモードを用いてプログラ
ム動作を行い、読み出し動作時に第1の高速読み出しモ
ードで読み出すことで、高速読み出し動作を実現するフ
ラッシュメモリとなる(図6(a)の状態)。また、第
2の低消費電力読み出しモードで読み出すことで、アク
セス速度は従来と同等程度であるが低消費電力読み出し
動作を実現できるフラッシュメモリとなる(図6(b)
の状態)。すなわち、第1・第2のプログラムベリファ
イモードを用いてプログラム動作を行っておけば、読み
出し動作時に、第1又は第2の読み出しモードを選択す
ることで、自由に高速読み出し、又は低消費電力読み出
しを実現することができる。また、読み出し動作を第2
の低消費電力読み出し動作のみで行うとすれば、第3・
第4のプログラムベリファイモードを用いてプログラム
動作を行うことで、プログラム時間の高速化を実現する
ことができる(図6(c)の状態)。さらに、第1の高
速読み出しモードで読み出す領域と第2の低消費電力読
み出しモードで読み出す領域を1つのフラッシュメモリ
内に混在させることで、ブロック毎に性能の異なる領域
を持たせることができる。
【0089】ここで、第1・第2の読み出しモードの選
択、第1・第2のプログラムモードの選択、及び第1〜
第4のプログラムベリファイモードの選択を、外部から
入力したモード信号により決定できるようにすれば、ユ
ーザーが自由に使用モードを選択することができる。こ
こで、ユーザーは自分が使用したいモードを外部から入
力する必要がある。
【0090】一方、フラッシュメモリの仕様が予め決ま
っているのであれば、外部からは読み出し・プログラム
・プログラムベリファイのいずれかのモードを指定する
のみで、チップ内部で詳細な各種モードが選択されるよ
うに制御することもできる。例えば、フラッシュメモリ
アレイの全領域を第1の高速読み出し領域で使用する場
合は、第1・第2のプログラムモード、及び第1・第2
のプログラムベリファイモードが選択され、読み出し動
作時は、第1の高速読み出しモードが選択される。ま
た、フラッシュメモリアレイの全領域を第2の低消費電
力読み出し領域で使用するときは、第1・第2のプログ
ラムモード、及び第3・第4のプログラムベリファイモ
ードが選択され、読み出し動作時は、第2の低消費電力
読み出しモードが選択される。さらに、フラッシュメモ
リアレイ内に高速読み出しモードで使用する領域と、低
消費電力読み出しモードで使用する領域を混在させると
きは、入力アドレス基づいて各種のモードがチップ内部
で選択される。これらの制御を半導体製造工程又は検査
工程において決定することができるようにしておけば、
1つのフラッシュメモリチップで、様々な性能を有する
フラッシュメモリを出荷することが可能となる。
【0091】(第2の実施形態)図2は、本発明の第2
の実施形態による不揮発性半導体記憶装置の構成図であ
る。第2の実施形態は、前述した図1に示す第1の実施
形態とは、メモリセルアレイ60の構成のみが異なるの
で、ここではメモリセルアレイ60の構成についてのみ
説明する。その他の構成は図1と同様であり、読み出し
動作、プログラム動作、プログラムベリファイ動作も同
様であるので、ここでは説明を省略する。
【0092】本実施形態において、データを格納するメ
モリセルユニットは同一のビット線に接続され、且つ異
なるワード線に接続された複数のメモリセルから構成さ
れ、さらにメモリセルユニットを構成する複数のメモリ
セルがそれぞれ異なる消去ブロックに配置されているこ
とを特徴とする。
【0093】具体的に説明すると、メモリセルユニット
MU111は、同一のビット線BL1に接続されたメモ
リセルで、且つ異なるワード線WL11aとWL11b
に接続されたメモリセルであるM111aとM111b
から構成されている。メモリセルM111aは1番目の
ブロック60aに属しており、メモリセルM111bは
l番目のブロック60cに属している。その他のメモリ
セルユニットに対しても同様であるので説明を省略す
る。このように、メモリセルユニットを構成する複数の
メモリセルをそれぞれ異なるブロックに属したメモリセ
ルで構成することで、プログラム動作だけでなく、イレ
ーズ動作も個々に行うことが可能となる。
【0094】イレーズ動作は、選択ソース線に正の高電
圧を、選択ワード線に負の高電圧を印加することで行
う。また、イレーズベリファイ動作は、選択ゲートに正
の電圧を印加して、メモリセルに流れる電流値が所定の
値以上であることを、図2には図示していないが、ベリ
ファイ回路により判定する。以下、イレーズ動作、及び
イレーズベリファイ動作時の動作を詳細に説明する。こ
こでも、メモリセルM111aとM111bから構成さ
れるメモリセルユニットMU111に対してのイレーズ
動作、及びイレーズベリファイ動作について説明する。
本実施形態におけるイレーズ動作、及びイレーズベリフ
ァイ動作は、動作対象のメモリセル数の違いにより、第
1と第2のイレーズ動作、及び第1と第2のイレーズベ
リファイ動作を行うことができる。
【0095】図9(a)は、第1のイレーズ動作、及び
第1のイレーズベリファイ動作時の選択ワード線WL1
1aとWL11bにおける電圧印加状態を示す。第1の
イレーズモードErase1に設定して、時刻T20で
NTRG信号を論理「L」レベルにすることで、第1の
イレーズ動作が開始される。第1のイレーズモードは、
メモリセルユニットを構成する複数のメモリセルが属す
る複数のブロックに対して同時にイレーズ動作を行うモ
ードである。したがって、時刻T20で、ソース線SL
1とSLlが正の高電圧に、選択ワード線WL11aと
WL11bを含む1番目のブロック60aとl番目のブ
ロック60cに接続される全ワード線が負の高電圧Vn
nに設定される。所定の時間イレーズ動作を行い、時刻
T21でNTRG信号を論理「H」レベルにすること
で、イレーズ動作は停止し、ソース線SL1とSLl及
び選択ワード線WL11aとWL11bは再び接地電位
に戻される。
【0096】次に、時刻T22で、第1のイレーズベリ
ファイモードErase Verify1に設定して、
時刻T23でNTRG信号を論理「L」レベルにするこ
とで、第1のイレーズベリファイ動作が開始される。第
1のイレーズベリファイモードは、メモリセルユニット
を構成する複数のメモリセルに対して同時にイレーズベ
リファイ動作を行うモードである。したがって、2本の
選択ワード線WL11aとWL11bは、時刻T23
で、接地電位からイレーズベリファイ動作に必要な正の
電圧Vevまで上昇する。所定の時間イレーズベリファ
イ動作を行い、時刻T24でNTRG信号を論理「H」
レベルにすることで、イレーズベリファイ動作は終了
し、選択ワード線は再び接地電位に戻される。
【0097】図9(b)は、第2のイレーズ動作、及び
第2のイレーズベリファイ動作時の選択ワード線WL1
1aとWL11bにおける電圧印加状態を示す。第2の
イレーズモードErase2に設定して、時刻T20で
NTRG信号を論理「L」レベルにすることで、第2の
イレーズ動作が開始される。第2のイレーズモードは、
メモリセルユニットを構成する複数のメモリセルが属す
る複数のブロックに対して個々にイレーズ動作を行うモ
ードである。図9(b)は、メモリセルユニットMU1
11においてメモリセルM111aのみへのイレーズ動
作を行うときの状態を示したものであり、時刻T20
で、ソース線SL1が正の高電圧に、選択ワード線WL
11aを含む1番目のブロック60aに接続される全ワ
ード線が負の高電圧Vnnに設定され、メモリセルM1
11aを含む1番目のブロック60aのイレーズ動作が
行われる。このとき、ソース線SLlとl番目のブロッ
クに接続される全ワード線は接地電位のままであり、メ
モリセルM111bを含むl番目のブロック60cのイ
レーズ動作は行われない。所定の時間イレーズ動作を行
い、時刻T21でNTRG信号を論理「H」レベルにす
ることで、イレーズ動作は停止し、選択ワード線WL1
1aは再び接地電位に戻される。
【0098】次に、時刻T22で、第2のイレーズベリ
ファイモードErase Verify2に設定して、
時刻T23でNTRG信号を論理「L」レベルにするこ
とで、第2のイレーズベリファイ動作が開始される。第
2のイレーズベリファイモードは、メモリセルユニット
を構成する複数のメモリセルのうち、1つのメモリセル
に対してのみイレーズベリファイ動作を行うモードであ
る。図9(b)は、メモリセルユニットMU111にお
いてメモリセルM111aのみへのイレーズベリファイ
動作を行うときの状態を示したものであり、選択ワード
線WL11aのみが、時刻T23で、接地電位からイレ
ーズベリファイ動作に必要な正の電圧Vevまで上昇
し、メモリセルM111aへのイレーズベリファイ動作
が行われる。このとき、ワード線WL11bは接地電位
のままであり、メモリセルM111bへのイレーズベリ
ファイ動作は行われない。所定の時間イレーズベリファ
イ動作を行い、時刻T24でNTRG信号を論理「H」
レベルにすることで、イレーズベリファイ動作は終了
し、選択ワード線WL11aは再び接地電位に戻され
る。
【0099】このように、第1のイレーズモード、及び
第1のイレーズベリファイモードでは、メモリセルユニ
ットを構成する複数のメモリセルに対して同時にイレー
ズ、イレーズベリファイ動作を行うことができるため、
高速なイレーズ、イレーズベリファイ動作が実現でき
る。一方、第2のイレーズモード、及び第2のイレーズ
ベリファイモードでは、個々のメモリセルに対してイレ
ーズ、イレーズベリファイ動作を行うことができるた
め、個々のメモリセルにおけるしきい値電圧を正確に設
定することが可能となる。
【0100】これらのモードを備えることで、例えば、
イレーズ動作の初期段階では、第1のイレーズモード、
及び第1のイレーズベリファイモードでイレーズ動作を
高速に行い、メモリセルのしきい値電圧が目標しきい値
電圧付近に近づいてきたら、今度は、第2のイレーズモ
ード、及び第2のイレーズベリファイモードを用いて個
々のメモリセルに対してイレーズ動作を行い、個々のメ
モリセルを正確なしきい値電圧に設定する、といったイ
レーズ動作が可能となる。
【0101】(第3の実施形態)図3は、本発明の第3
の実施形態による不揮発性半導体記憶装置の構成図であ
る。第3の実施形態は、第1及び第2の実施形態とは、
メモリセルアレイ70の構成のみが異なるので、メモリ
セルアレイ70の構成についてのみ説明する。その他の
構成は図1及び図2と同様である。本実施形態では、メ
モリセルアレイ70は、メモリセルユニットが複数のメ
モリセルから構成されるブロックと、1つのメモリセル
から構成されるブロックとを有していることが大きな特
徴である。
【0102】図3において、複数のメモリセルから構成
されるブロックは、1番目のブロック70aとm番目の
ブロック70dであり、それぞれのブロックに属するメ
モリセルによりメモリセルユニットが構成される。ま
た、1つのメモリセルから構成されるブロックは、2番
目のブロック70bから(m−1)番目のブロック70
cまでである。本実施形態では、上記メモリアレイ構成
において説明を行うが、実際には、各ブロックにおける
メモリセルユニットを構成するメモリセル数は様々な組
み合わせをとることが可能である。
【0103】ここで、メモリセルユニットが複数のメモ
リセルから構成されるブロックに対する読み出し動作、
プログラム・プログラムベリファイ動作、及びイレーズ
・イレーズベリファイ動作は、第1及び第2の実施形態
で説明したものと同一であるので説明を省略する。以
下、メモリセルユニットが1つのメモリセルから構成さ
れるブロックとして、メモリセルM211から構成され
るメモリセルユニットMU211を読み出す場合につい
て説明する。
【0104】図5(c)は、メモリセルユニットMU2
11の読み出し動作時におけるタイミングチャートであ
る。読み出し原理は、図5(a)及び図5(b)で説明
したものと同一であるので、動作が異なる部分について
のみ説明する。
【0105】図5(c)において、時刻T1で読み出し
動作に入ると、選択ワード線WL21の電圧は接地電位
から正の電圧Vcghになる。ここで選択ワード線は単
一選択である。また、選択メモリセル数が1つであるた
め、読み出し電流がワード線多重選択方式と比べて半分
となり、リファレンス電圧を生成するダミーワード線も
DWLaの1本のみが選択される。また、センスアンプ
起動時間は、従来のものと同一であり、メモリセルユニ
ットが複数のメモリセルから構成されるものと比較する
と遅いタイミングで起動するように設定されている。
【0106】このように、メモリセルユニットが1つの
メモリセルから構成されている場合は、メモリセルユニ
ットが複数のメモリセルから構成される場合に比べて、
高速・低消費電力読み出しは困難であるが、メモリセル
ユニットが1つのメモリセルで構成されているため、大
容量のメモリセルアレイブロック領域を実現できる。し
たがって、メモリセルユニットが複数のメモリセルで構
成されるブロックを設けることで、高速・低消費電力読
み出しを優先した領域を、単一のメモリセルで構成され
るブロックを設けることで、メモリ容量を優先した領域
を配置することが可能となる。
【0107】これらの異なった領域の読み出し動作は、
ロウアドレスバッファ・デコーダ8が、入力された行ア
ドレスに基づいて、読み出し対象領域が多重選択ブロッ
クか単一選択ブロックかを判定し、その判定結果JRE
SULTが制御回路14に入力されて、制御回路14
は、ワード線及びダミーワード線を多重選択するか単一
選択するかの制御、及びセンスアンプ2の起動タイミン
グ等の制御を行う。また、これらの制御は、読み出し動
作だけでなく、プログラム動作時、及びイレーズ動作時
に対しても同様に行われる。
【0108】(第4の実施形態)図4は、本発明の第4
の実施形態による不揮発性半導体記憶装置の構成図であ
る。以下、第1〜第3の実施形態と異なる部分について
のみ説明する。
【0109】図4において、メモリセルアレイ80は、
1番目のブロック80aからm番目のブロック80dま
で合計m個のブロックを有しており、各ブロックは、メ
モリセルユニットが1つのメモリセルから構成されるブ
ロックにもなり得るし、メモリセルユニットが複数のメ
モリセルから構成されるブロックにもなり得る。メモリ
セルユニットの構成は、レジスタ21に格納するデータ
により決まる。また、読み出し動作時の選択ワード線電
圧、センスアンプ起動タイミング、及びプログラム時の
プログラムセルしきい値電圧等もレジスタ21に格納す
るデータにより決まる。ここでは、1番目のブロックと
m番目のブロックをペアにして、メモリセルユニットが
2つのメモリセルから構成されるブロックを構成し、さ
らに、このブロックは、第1の読み出しモードで高速読
み出し可能な領域であるとし、2番目のブロックから
(m−1)番目のブロックまでを、従来通りのメモリセ
ルユニットが1つのメモリセルから構成されるブロック
に設定するとして説明を進める。読み出し動作、プログ
ラム動作、イレーズ動作を行う際は、レジスタ21にメ
モリセルアレイ80のブロック構成情報を予め格納して
おく必要があり、このブロック構成情報は、外部からレ
ジスタ21に設定してもよいし、また、フラッシュメモ
リのある領域に格納されており、この領域に格納された
情報をレジスタ21に転送する操作を行うことで設定し
てもよい。
【0110】ここでは、2つのメモリセルから構成され
るメモリセルユニットMU111と1つのメモリセルか
ら構成されるメモリセルユニットMU211を読み出す
場合について説明する。読み出し動作は前述の実施形態
で説明したものと同一である。
【0111】図5(a)に、メモリセルユニットMU1
11を読み出す場合のタイミングチャートを、図5
(c)に、メモリセルユニットMU211を読み出す場
合のタイミングチャートを示す。メモリセルユニットM
U111のアドレスを入力すると、メモリセルアレイ8
0のブロック構成情報を格納したレジスタ21のデータ
と行アドレスが比較回路22により比較され、このと
き、レジスタ21には、メモリセルユニットMU111
は2つのメモリセルから構成されるブロックで、1番目
のブロック80aとm番目のブロック80dのメモリセ
ルから構成されているという情報が格納されているの
で、比較回路22は、制御回路14にワード線・ダミー
ワード線の多重選択を行い、さらに、高速読み出しモー
ドを実施するように命令する。制御回路14は、比較回
路22からの判定結果JRESULTを受けて、ワード
線・ダミーワード線の多重選択を行うように、また、昇
圧回路15に対しては、選択ワード線に印加する正の高
電圧Vcghを発生させるよう各種制御信号を送る。さ
らに、制御回路14は、センスアンプ2が従来よりも速
い時間で起動するようSAE信号の制御を行う。これに
より、高速読み出し動作が実現される。
【0112】また、メモリセルユニットMU211を読
み出す際は、レジスタ21のブロック構成情報と行アド
レスが比較回路22により比較されて、比較回路22
は、ワード線・ダミーワード線の単一選択を行うよう制
御回路14に命令する。制御回路14は、比較回路22
からの判定結果JRESULTを受けて、ワード線・ダ
ミーワード線の単一選択を行うように、また、昇圧回路
15に対しては選択ワード線に印加する正の高電圧Vc
ghを発生させるよう各種制御信号を送る。さらに、制
御回路14は、センスアンプ2が従来通りの起動時間で
起動するようSAE信号の制御を行う。これにより、従
来どおりの読み出し動作が実行される。以後の読み出し
動作の詳細は、前の実施形態で説明した動作と同一であ
るので説明を省略する。
【0113】また、プログラム動作、プログラムベリフ
ァイ動作、及びイレーズ動作、イレーズベリファイ動作
も、レジスタ21に格納されたブロック構成情報と行ア
ドレスを比較回路22で比較し、この判定結果JRES
ULTに基づいて、制御回路14がワード線の多重選択
または単一選択を行なわせ、また昇圧回路15の出力電
圧を切り換える。以後のプログラム動作、プログラムベ
リファイ動作、及びイレーズ動作、イレーズベリファイ
動作の詳細は、前に説明した動作と同一であるので説明
を省略する。
【0114】以上のように、レジスタ21に格納するデ
ータによって、メモリセルアレイの各ブロックにおける
メモリセルユニットを構成するメモリセル数、読み出し
動作時の選択ワード線電圧、センスアンプ起動タイミン
グ、及びプログラムセルのしきい値電圧等を変えること
ができるため、半導体製造工程又は検査工程でレジスタ
21に格納するデータを決めておけば、1つのフラッシ
ュメモリチップで、様々な性能を有したフラッシュメモ
リを出荷することができる。
【0115】例えば、全ブロックのメモリセルユニット
を複数のメモリセルで構成した高速読み出しチップ、全
ブロックのメモリセルユニットを複数のメモリセルで構
成した低消費電力読み出しチップ、全ブロックのメモリ
セルユニットを複数のメモリセルで構成して高速読み出
し領域と低消費電力読み出し領域が混在したチップ、メ
モリセルユニットが複数のメモリセルで構成されたブロ
ックと1つのメモリセルで構成されたブロックが混在し
ており、高速・低消費読み出し領域と大きなメモリ容量
が得られる従来の読み出し領域が混在したチップ、全ブ
ロックのメモリセルユニットを1つのメモリセルで構成
した、メモリ容量の大きなチップなど、様々な性能のチ
ップを実現することができる。
【0116】また、これらのレジスタ設定をユーザー側
で行なうことで、ユーザー側で、メモリセルアレイの各
ブロックにおける読み出し性能(高速アクセス・低消費
電力・メモリ容量)を自由に決めることが可能となる。
【0117】なお、本発明の不揮発性半導体記憶装置
は、上述の例示にのみ限定されるものではなく、本発明
の要旨を逸脱しない範囲内において種々変更等を加えた
ものに対しても本発明に含まれるのは勿論である。
【0118】
【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置は、データを格納するメモリセルユニッ
トが同一のビット線に接続されたメモリセルで、且つ異
なるワード線に接続された複数のメモリセルから構成さ
れるブロックを設けており、このブロックの読み出し動
作時には、該当ワード線を多重選択することで複数のメ
モリセルを選択する。このとき、大きなセル電流を得る
ことができるため高速読み出しを実現することができ
る。さらに、このブロックに対しては、選択ワード線の
昇圧電圧を下げても十分なセル電流を得ることができる
ため、低消費電力読み出し動作を実現することができ
る。
【0119】また、このブロックにおけるメモリセルユ
ニットのプログラム動作、プログラムベリファイ動作、
及びイレーズ動作、イレーズベリファイ動作の対象メモ
リセル数を1つ又は複数と変えることができるようにす
ることで、高速で高精度なプログラム動作とイレーズ動
作を実現することができる。
【0120】さらに、ワード線の単一選択・多重選択、
及び昇圧電圧をデータ格納部に格納するデータで制御す
ることにより、メモリセルアレイの性能を自由に変える
ことが可能となる。
【図面の簡単な説明】
【図1】 本発明の第1の実施形態に係る不揮発性半導
体記憶装置の構成図
【図2】 本発明の第2の実施形態に係る不揮発性半導
体記憶装置の構成図
【図3】 本発明の第3の実施形態に係る不揮発性半導
体記憶装置の構成図
【図4】 本発明の第4の実施形態に係る不揮発性半導
体記憶装置の構成図
【図5】 本発明の実施形態における読み出し動作時の
各部の電圧変化を示すタイミングチャート
【図6】 本発明の実施形態におけるメモリセルのしき
い値電圧の分布を示す図
【図7】 本発明の実施形態における読み出し動作時の
ビット線電位の変化を示す図
【図8】 本発明の実施形態におけるプログラム及びプ
ログラムベリファイ動作時のワード線の電圧変化を示す
タイミングチャート
【図9】 本発明の実施形態におけるイレーズ及びイレ
ーズベリファイ動作時のワード線の電圧変化を示すタイ
ミングチャート
【図10】 従来の不揮発性体記憶装置におけるメモリ
セルのしきい値電圧の分布を示す図
【図11】 従来の不揮発性半導体記憶装置における読
み出し動作時のビット線電位の変化を示す図
【符号の説明】
1 ラッチ回路 2 センスアンプ 3 センスアンプ2の第1の入力端 4 センスアンプ2の第2の入力端 5 プリチャージ回路 6 コラムアドレスバッファ・デコーダ 7 コラムセレクタ 8 ロウアドレスバッファ・デコーダ 9 ワード線多重・単一選択ドライバ 10 ソース線ドライバ 11 ダミーワード線多重・単一選択ドライバ 12 ダミーセルアレイ 13 リセットトランジスタ 14 制御回路 15 昇圧回路 21 レジスタ(データ格納部) 22 比較回路 50、60、70、80 メモリセルアレイ 50a〜50c、60a〜60d、70a〜70d、8
0a〜80d メモリセルブロック YG1〜YGk、YGD コラムゲート信号 Y1〜Yk、YD コラムゲート BL1〜BLk ビット線 DBL ダミービット線 WL11a、WL11b、WL12a、WL12b、W
L21、WL22 ワード線 DWLa、DWLb ダミーワード線 SL1〜SLm ソース線 MU111〜MU12k、MU211〜MU22k メ
モリセルユニット M111a〜M12kb、M211〜M22k、M11
1〜M12k、Mm11〜Mm2k メモリセル DCa、DCb ダミーセル MODE モード信号 NTRG 動作制御信号 DL データラッチ制御信号 SAE センスアンプ起動制御信号 NPRE プリチャージ制御信号 BLRST ビット線リセット制御信号 MULTIWL ワード線単一・多重選択制御信号 JRESULT 判定結果信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) G11C 17/00 613 611G 634C 633B (72)発明者 森 俊樹 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Fターム(参考) 5B025 AA03 AB01 AC01 AD02 AD03 AD04 AD06 AD07 AD08 AD09 AD10 AE05 AE06

Claims (15)

    【特許請求の範囲】
  1. 【請求項1】 メモリセルの制御ゲートがワード線に接
    続され、ドレインがビット線に接続され、ソースがソー
    ス線に接続され、前記メモリセルは複数のワード線と複
    数のビット線の交差箇所にマトリクス状に配置され、デ
    ータを格納するメモリセルユニットが同一のビット線に
    接続され、且つ異なるワード線に接続された複数の前記
    メモリセルから構成されたメモリセルアレイと、 前記データの読み出し動作時に、前記メモリセルユニッ
    トに接続された複数の前記ワード線を多重選択して、前
    記メモリセルユニットを構成する前記複数のメモリセル
    を選択状態にするワード線選択部とを備えたことを特徴
    とする不揮発性半導体記憶装置。
  2. 【請求項2】 前記不揮発性半導体記憶装置は、 ダミーセルの制御ゲートがダミーワード線に接続され、
    ドレインがダミービット線に接続され、ソースがダミー
    ソース線に接続され、前記ダミービット線にリファレン
    ス電圧を生成するダミーセルユニットが同一のダミービ
    ット線に接続され、且つ異なるダミーワード線に接続さ
    れた複数の前記ダミーセルから構成されたダミーセルア
    レイと、 前記データの読み出し動作時に、前記ダミーセルユニッ
    トに接続された複数の前記ダミーワード線を多重選択し
    て、前記複数のダミーセルを活性化状態にするダミーワ
    ード線選択部とを備えたことを特徴とする請求項1記載
    の不揮発性半導体記憶装置。
  3. 【請求項3】 前記ワード線選択部は、プログラム・プ
    ログラムベリファイ、及びイレーズ・イレーズベリファ
    イ動作時に、制御信号に基づいて、前記ワード線の単一
    選択と多重選択の切り換えを行うことにより、前記メモ
    リセルユニットを構成する前記複数のメモリセルへの前
    記プログラム・プログラムベリファイ、及び前記イレー
    ズ・イレーズベリファイ動作の対象メモリセル数を切り
    換えることを特徴とする請求項1記載の不揮発性半導体
    記憶装置。
  4. 【請求項4】 前記メモリセルアレイは、前記複数のメ
    モリセルを単位にして消去動作が一括で行える消去ブロ
    ックを複数個有するフラッシュメモリであり、前記メモ
    リセルユニットを構成する前記複数のメモリセルの各々
    がそれぞれ異なる前記消去ブロックに属しており、 前記ワード線選択部は、制御信号に基づいて、前記デー
    タの読み出し動作時に、該当ワード線の多重選択を行
    い、プログラム・プログラムベリファイ、及びイレーズ
    ベリファイ動作時に、前記ワード線の単一選択と多重選
    択の切り換えを行い、イレーズ動作時に、該当消去ブロ
    ックの単一消去と複数消去の切り換えを行い、前記メモ
    リセルユニットを構成する前記複数のメモリセルへの前
    記プログラム・プログラムベリファイ、及び前記イレー
    ズ・イレーズベリファイ動作の対象メモリセル数を前記
    ワード線の単一選択か多重選択、及び前記消去ブロック
    の単一消去か複数消去に基づいて切り換えることを特徴
    とする請求項1記載の不揮発性半導体記憶装置。
  5. 【請求項5】 前記不揮発性半導体記憶装置は、前記メ
    モリセルアレイからの読み出しデータを判定するセンス
    部を備え、 前記ワード線に第1の昇圧電圧を印加して前記メモリセ
    ルを多重選択し、且つ前記センス部の起動タイミングが
    第1の所定値に設定された第1の読み出しモードと、 前記ワード線に前記第1の昇圧電圧よりも低い第2の昇
    圧電圧を印加して前記メモリセルを多重選択し、且つ前
    記センス部の起動タイミングが前記第1の所定値よりも
    遅い第2の所定値に設定された第2の読み出しモードと
    を有し、 半導体製造工程または検査工程時に、前記第1の読み出
    しモードと前記第2の読み出しモードのいずれかが使用
    可能となるか、または装置使用時にいずれかの読み出し
    モードを自由に選択可能であることを特徴とする請求項
    1から4のいずれか一項記載の不揮発性半導体記憶装
    置。
  6. 【請求項6】 前記メモリセルは低いしきい値電圧を有
    するイレーズ状態と、前記イレーズ状態よりも高いしき
    い値電圧を有するプログラム状態をとり、 前記不揮発性半導体記憶装置は、 前記第1の読み出しモードで用いる前記第1の昇圧電圧
    で読み出しデータを判定するのに必要な第1の書き込み
    しきい値電圧をプログラム後に判定する第1のプログラ
    ムベリファイモードと、 前記第2の読み出しモードで用いる前記第2の昇圧電圧
    で読み出しデータを判定するのに必要な、前記第1の書
    き込みしきい値電圧よりも低い第2の書き込みしきい値
    電圧をプログラム後に判定する第2のプログラムベリフ
    ァイモードとを有し、 前記データの読み出し動作時に使用する前記ワード線の
    昇圧電圧に応じて、前記メモリセルへの書き込みしきい
    値電圧を変更することを特徴とする請求項5記載の不揮
    発性半導体記憶装置。
  7. 【請求項7】 前記メモリセルアレイは、前記第1の読
    み出しモードで読み出し可能なブロックと、前記第2の
    読み出しモードで読み出し可能なブロックとを含むこと
    を特徴とする請求項6記載の不揮発性半導体記憶装置。
  8. 【請求項8】 メモリセルの制御ゲートがワード線に接
    続され、ドレインがビット線に接続され、ソースがソー
    ス線に接続され、前記メモリセルは複数のワード線と複
    数のビット線の交差箇所にマトリクス状に配置され、デ
    ータを格納するメモリセルユニットが単一の前記メモリ
    セルから構成される第1のブロックと、同一のビット線
    に接続され、且つ異なるワード線に接続された複数の前
    記メモリセルから構成される第2のブロックとをそれぞ
    れ1つ以上有するメモリセルアレイと、 前記データの読み出し動作時に、入力アドレスに基づい
    て、前記第1のブロックに属するメモリセルユニットが
    選択された場合、該当ワード線の単一選択に切り換え、
    前記第2のブロックに属するメモリセルユニットが選択
    された場合、該当ワード線の多重選択に切り換えるワー
    ド線選択部と、 前記メモリセルアレイからの読み出しデータを判定する
    センス部と、 前記データの読み出し動作時に、前記ワード線選択部を
    制御して、該当ワード線を単一選択または多重選択させ
    て前記メモリセルユニットを構成する前記単一または複
    数のメモリセルを選択状態にし、また前記センス部を制
    御して、前記第2のブロックの読み出し動作時における
    前記センス部の起動タイミングを前記第1のブロックの
    読み出し動作時に比べて速くする制御部とを備えたこと
    を特徴とする不揮発性半導体記憶装置。
  9. 【請求項9】 メモリセルの制御ゲートがワード線に接
    続され、ドレインがビット線に接続され、ソースがソー
    ス線に接続され、前記メモリセルは複数のワード線と複
    数のビット線の交差箇所にマトリクス状に配置され、デ
    ータを格納するメモリセルユニットが単一の前記メモリ
    セルから構成される第1のブロックと、同一のビット線
    に接続され、且つ異なるワード線に接続された複数の前
    記メモリセルから構成される第2のブロックのいずれか
    のブロック状態をとり得るブロックが1つ以上設けられ
    たメモリセルアレイと、 各ブロックが前記第1のブロックか前記第2のブロック
    かであるかの情報を格納するデータ格納部と、 前記データ格納部の情報と入力アドレスに基づいて、読
    み出し対象となる選択メモリセルユニットのメモリセル
    が前記単一のメモリセルか前記複数のメモリセルかを判
    定する判定部と、 前記判定部の判定結果に基づいて、選択メモリセルユニ
    ットのワード線を、前記第1のブロックに対しては該当
    ワード線の単一選択に切り換え、前記第2のブロックに
    対しては該当ワード線の多重選択に切り換えるワード線
    選択部と、 前記メモリセルアレイからの読み出しデータを判定する
    センス部と、 前記データの読み出し動作時に、前記判定部の判定結果
    に基づいて、前記ワード線選択部を制御して、前記ワー
    ド線を単一選択または多重選択させて前記メモリセルユ
    ニットを構成する前記単一または複数のメモリセルを選
    択状態にし、また前記センス部を制御して、前記第2の
    ブロックの読み出し動作時における前記センス部の起動
    タイミングを前記第1のブロックの読み出し動作時に比
    べて速くし、さらに前記データ格納部に格納する情報を
    変更する制御部とを備えたことを特徴とする不揮発性半
    導体記憶装置。
  10. 【請求項10】 前記不揮発性半導体記憶装置は、 ダミーセルの制御ゲートがダミーワード線に接続され、
    ドレインがダミービット線に接続され、ソースがダミー
    ソース線に接続され、前記ダミービット線にリファレン
    ス電圧を生成するダミーセルユニットが同一のダミービ
    ット線に接続され、且つ異なるダミーワード線に接続さ
    れた複数の前記ダミーセルから構成されたダミーセルア
    レイと、 前記データの読み出し動作時に、前記第1のブロックの
    選択時は、前記ダミーワード線の単一選択により前記単
    一のダミーセルを選択し、前記第2のブロックの選択時
    は、前記ダミーワード線の複数選択により前記複数のダ
    ミーセルを選択して、前記単一のダミーセルまたは前記
    複数のダミーセルを活性化状態にするダミーワード線選
    択部とを備えたことを特徴とする請求項8または9記載
    の不揮発性半導体記憶装置。
  11. 【請求項11】 前記ワード線選択部は、前記第2のブ
    ロックに対するプログラム・プログラムベリファイ、及
    びイレーズ・イレーズベリファイ動作時に、前記制御部
    からの制御信号に基づいて、前記ワード線の単一選択と
    多重選択の切り換えを行うことにより、前記メモリセル
    ユニットを構成する前記複数のメモリセルへの前記プロ
    グラム・プログラムベリファイ、及び前記イレーズ・イ
    レーズベリファイ動作の対象メモリセル数を切り換える
    ことを特徴とする請求項8または9記載の不揮発性半導
    体記憶装置。
  12. 【請求項12】 前記メモリセルアレイは、前記複数の
    メモリセルを単位にして消去動作が一括で行える消去ブ
    ロックを複数個有するフラッシュメモリであり、前記第
    2のブロックに属する前記メモリセルユニットを構成す
    る前記複数のメモリセルの各々がそれぞれ異なる前記消
    去ブロックに属しており、 前記ワード線選択部は、前記制御部からの制御信号に基
    づいて、前記データの読み出し動作時に、該当ワード線
    の単一選択または多重選択を行い、前記第2のブロック
    におけるプログラム・プログラムベリファイ、及びイレ
    ーズベリファイ動作時に、前記ワード線の単一選択と多
    重選択の切り換えを行い、イレーズ動作時に、該当消去
    ブロックの単一消去と複数消去の切り換えを行い、前記
    メモリセルユニットを構成する前記複数のメモリセルへ
    の前記プログラム・プログラムベリファイ、及び前記イ
    レーズ・イレーズベリファイ動作の対象メモリセル数を
    前記ワード線の単一選択か多重選択、および前記消去ブ
    ロックの単一消去か複数消去に基づいて切り換えること
    を特徴とする請求項8または9記載の不揮発性半導体記
    憶装置。
  13. 【請求項13】 前記不揮発性半導体記憶装置は、 前記ワード線に第1の昇圧電圧を印加して前記メモリセ
    ルを多重選択し、且つ前記センス部の起動タイミングが
    第1の所定値に設定された第1の読み出しモードと、 前記ワード線に第1の昇圧電圧よりも低い第2の昇圧電
    圧を印加して前記メモリセルを多重選択し、且つ前記セ
    ンス部の起動タイミングが前記第1の所定値よりも遅い
    第2の所定値に設定された第2の読み出しモードとを有
    し、 前記第1のブロックに対しては第1の読み出しモードで
    読み出し動作を行い、前記第2のブロックに対しては、
    半導体製造工程または検査工程時に、前記第1の読み出
    しモードと前記第2の読み出しモードのいずれかが使用
    可能となるか、または装置使用時にいずれかの読み出し
    モードを自由に選択可能であることを特徴とする請求項
    8から12のいずれか一項記載の不揮発性半導体記憶装
    置。
  14. 【請求項14】 前記メモリセルは低いしきい値電圧を
    有するイレーズ状態と、前記イレーズ状態よりも高いし
    きい値電圧を有するプログラム状態をとり、 前記不揮発性半導体記憶装置は、 前記第1の読み出しモードで用いる前記第1の昇圧電圧
    で読み出しデータを判定するのに必要な第1の書き込み
    しきい値電圧をプログラム後に判定する第1のプログラ
    ムベリファイモードと、 前記第2の読み出しモードで用いる前記第2の昇圧電圧
    で読み出しデータを判定するのに必要な、前記第1の書
    き込みしきい値電圧よりも低い第2の書き込みしきい値
    電圧をプログラム後に判定する第2のプログラムベリフ
    ァイモードとを有し、 前記データの読み出し動作時に使用する前記ワード線の
    昇圧電圧に応じて、前記メモリセルへの書き込みしきい
    値電圧を変更することを特徴とする請求項13記載の不
    揮発性半導体記憶装置。
  15. 【請求項15】 前記第2のブロックは、前記第1の読
    み出しモードで読み出し可能なブロックと前記第2の読
    み出しモードで読み出し可能なブロックとを含むことを
    特徴とする請求項14記載の不揮発性半導体記憶装置。
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