JP2002367390A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速・低消費電力読み出しを可能とし、且つ
メモリセルアレイに対して高速読み出し領域・低消費電
力読み出し領域を自由に設定可能な不揮発性半導体記憶
装置を提供する。 【解決手段】 データを格納するメモリセルユニットが
同一ビット線に接続され且つ異なるワード線に接続され
た複数のメモリセルで構成されるブロックを設ける。こ
のブロックの読み出し動作時は、ワード線多重・単一選
択ドライバ９が、該当ワード線を多重選択して複数のメ
モリセルを選択する。また、このブロックに対しては選
択ワード線の昇圧電圧を下げた状態で読み出し動作を行
うことができるモードを別途備えている。ワード線の単
一・多重選択及び昇圧電圧は、レジスタ２１に格納した
情報と、行アドレスとを比較する比較回路２２の判定結
果に基づいて制御回路１４により制御される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置、特に電気的にデータの書き換えが可能なメモリ
であるＥＥＰＲＯＭ（Electrically Erasable and Prog
rammable Read Only Memory）に関する。

【０００２】

【従来の技術】近年、不揮発性半導体記憶装置、特にフ
ラッシュメモリは、電気的にデータの書き換えが可能で
あり、且つ電源を切った状態でもデータを保持すること
ができるため様々な分野で使用されており、例えば、携
帯電話、デジタルカメラ、シリコンオーディオプレーヤ
ー等の携帯端末にデータ格納用として用いられている。
また、マイクロコンピュータ等のシステムＬＳＩにも書
き換え可能なプログラム格納領域としてフラッシュメモ
リは混載されており、セット機器の開発期間の短縮を実
現している。このフラッシュメモリには、高速及び低消
費電力読み出し動作の実現が強く求められている。

【０００３】図１０は、フラッシュメモリにおけるしき
い値電圧Ｖｔｈの分布、及び読み出し動作時の選択ワー
ド線電圧Ｖｃｇの状態を示している。プログラム動作で
は、メモリセルのフローティングゲートにＣＨＥ（Chan
nel Hot Electron）注入、またはＦＮ（Fowler Nordhei
m）トンネル電流により電子を注入することで、しきい
値電圧を高い状態に設定する（以下、この状態のメモリ
セルをプログラムセルと呼ぶ）。また、イレーズ動作で
は、フローティングゲート中の電子をＦＮ（Fowler Nor
dheim）トンネル電流により引き抜くことで、しきい値
電圧を低い状態に設定する(以下、この状態のメモリセ
ルをイレーズセルと呼ぶ)。

【０００４】読み出し動作は、読み出し対象のメモリセ
ルのドレインが接続されたビット線を所定の電圧Ｖｐｒ
ｅにプリチャージし、プリチャージ完了後に、ゲートが
接続されたワード線に正の電圧Ｖｃｇｈを印加してメモ
リセルを選択状態にする。図１１に、メモリセル選択後
のビット線電位の変化を示す。メモリセルがプログラム
セルの場合は、メモリセル電流が流れないため、ビット
線はプリチャージ電圧Ｖｐｒｅを維持する。一方、イレ
ーズセルの場合は、メモリセルに電流が流れるため、時
間と共にビット線電位がプリチャージ電圧Ｖｐｒｅから
引き下げられる。このように、メモリセルがプログラム
セルの場合とイレーズセルの場合ではビット線電位が異
なるため、このビット線電位と比較するリファレンスビ
ット線の電圧を両者の中間のレベルに設定し、両ビット
線の差電圧を差動型センスアンプで増幅することで、メ
モリセルのデータを判定することができる。ここで、差
動型センスアンプは、安定且つ正しいデータを出力する
ために、両ビット線の差電圧が十分に大きくなった時点
で起動する必要がある。

【０００５】フラッシュメモリの読み出し動作で高速読
み出しを実現するためには、プログラムセルとイレーズ
セルのビット線電位差を短時間で大きくとり、センスア
ンプを速い時間で起動する必要がある。そのためには、
イレーズセルの活性化状態時におけるメモリセル電流を
増やす必要がある。従来、メモリセル電流を増やす方法
としては、選択ワード線の電圧をより高い電圧に昇圧す
る、というワード線昇圧方式が一般的であった。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
不揮発性半導体記憶装置で高速読み出しを実現するため
に行われてきたワード線昇圧方式では、以下の問題があ
った。

【０００７】第１に、ワード線に高い昇圧電圧を印加す
る必要があるため、この高い昇圧電圧を発生する昇圧回
路において消費電力が増大し、チップ全体の消費電力が
増大するという問題があった。

【０００８】第２に、プログラムセルは高いワード線昇
圧電圧が印加されても且つトオフ状態である必要がある
ため、そのしきい値電圧は高い値に設定しておく必要が
ある。このため、メモリセルの書き込み時間が増大する
という問題があった。さらに、プログラムセルのしきい
値電圧が高いと、フローティングゲートにかかる電界が
高くなるため、電源を切った状態におけるフローティン
グゲート中の電子の保持特性が低下するという問題もあ
った。

【０００９】本発明は、上記従来の問題点を解決するも
ので、高速・低消費電力読み出し動作が行え、さらに、
メモリセルアレイを構成する各ブロック領域を高速読み
出し領域、低消費電力読み出し領域等に自由に切り換え
可能とする不揮発性半導体記憶装置を提供することを目
的とする。

【００１０】

【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る第１の不揮発性半導体記憶装置は、メ
モリセルの制御ゲートがワード線に接続され、ドレイン
がビット線に接続され、ソースがソース線に接続され、
メモリセルは複数のワード線と複数のビット線の交差箇
所にマトリクス状に配置され、データを格納するメモリ
セルユニットが同一のビット線に接続され、且つ異なる
ワード線に接続された複数のメモリセルから構成された
メモリセルアレイと、データの読み出し動作時に、メモ
リセルユニットに接続された複数のワード線を多重選択
して、メモリセルユニットを構成する複数のメモリセル
を選択状態にするワード線選択部とを備えたことを特徴
とする。

【００１１】この構成によれば、読み出し電流が複数の
メモリセル電流の和となるため、従来と同じワード線昇
圧電圧でも大きな読み出し電流を得ることができ、高速
読み出しが実現できる。また、メモリセルユニットをト
ランジスタサイズの小さい、すなわちゲート負荷容量の
小さい複数のメモリセルに分割して同時に選択すること
で、メモリセルユニット部の選択時間の高速化を実現す
ることが容易となる。一方、ワード線の昇圧電圧を下げ
ても従来と同等またはそれ以上の読み出し電流を得るこ
とができるため、アクセス速度を落とすことなく低消費
電力読み出し動作が実現できる。さらに、この高速・低
消費電力読み出しは、既存のメモリセルアレイを変更す
ることなく、デコーダ部と制御部の周辺回路を変更する
のみで実施可能である。

【００１２】第１の不揮発性半導体記憶装置は、ダミー
セルの制御ゲートがダミーワード線に接続され、ドレイ
ンがダミービット線に接続され、ソースがダミーソース
線に接続され、ダミービット線にリファレンス電圧を生
成するダミーセルユニットが同一のダミービット線に接
続され、且つ異なるダミーワード線に接続された複数の
ダミーセルから構成されたダミーセルアレイと、データ
の読み出し動作時に、ダミーセルユニットに接続された
複数のダミーワード線を多重選択して、複数のダミーセ
ルを活性化状態にするダミーワード線選択部とを備える
ことが好ましい。

【００１３】この構成によれば、ダミーセルユニットを
トランジスタサイズの小さい、すなわちゲート負荷容量
の小さい複数のダミーセルに分割して同時に活性化する
ことで、ダミーセルユニット部の活性化時間の高速化を
実現することができ、正確なリファレンス電圧を生成す
ることが可能となる。

【００１４】第１の不揮発性半導体記憶装置において、
ワード線選択部は、プログラム・プログラムベリファ
イ、及びイレーズ・イレーズベリファイ動作時に、制御
信号に基づいて、ワード線の単一選択と多重選択の切り
換えを行うことにより、メモリセルユニットを構成する
複数のメモリセルへのプログラム・プログラムベリファ
イ、及びイレーズ・イレーズベリファイ動作の対象メモ
リセル数を切り換えることが好ましい。

【００１５】この構成によれば、メモリセルユニットを
構成する複数のメモリセルに対して、個々のメモリセル
毎にプログラム・プログラムベリファイ、及びイレーズ
・イレーズベリファイ動作が可能となるため、各メモリ
セルの書き込みしきい値電圧分布、及び消去しきい値電
圧分布を精度高く設定することが可能となる。

【００１６】第１の不揮発性半導体記憶装置において、
メモリセルアレイは、複数のメモリセルを単位にして消
去動作が一括で行える消去ブロックを複数個有するフラ
ッシュメモリであり、メモリセルユニットを構成する複
数のメモリセルの各々がそれぞれ異なる消去ブロックに
属しており、ワード線選択部は、制御信号に基づいて、
データの読み出し動作時に、該当ワード線の多重選択を
行い、プログラム・プログラムベリファイ、及びイレー
ズベリファイ動作時に、ワード線の単一選択と多重選択
の切り換えを行い、イレーズ動作時に、該当消去ブロッ
クの単一消去と複数消去の切り換えを行い、メモリセル
ユニットを構成する複数のメモリセルへのプログラム・
プログラムベリファイ、及びイレーズ・イレーズベリフ
ァイ動作の対象メモリセル数をワード線の単一選択か多
重選択、及び消去ブロックの単一消去か複数消去に基づ
いて切り換えることが好ましい。

【００１７】この構成によれば、メモリセルユニットを
構成する複数のメモリセルがそれぞれ異なる消去ブロッ
クに属しているため、ブロック毎の一括消去が可能なフ
ラッシュメモリにおいても、プログラム、プログラムベ
リファイ、及びイレーズベリファイ動作だけでなく、イ
レーズ動作もメモリセルユニットを構成する個々のメモ
リセル毎に実施することが可能となり、各メモリセルの
書き込みしきい値電圧分布、及び消去しきい値電圧分布
を精度高く設定することが可能となる。

【００１８】第１の不揮発性半導体記憶装置は、メモリ
セルアレイからの読み出しデータを判定するセンス部を
備え、ワード線に第１の昇圧電圧を印加してメモリセル
を多重選択し、且つセンス部の起動タイミングが第１の
所定値に設定された第１の読み出しモードと、ワード線
に第１の昇圧電圧よりも低い第２の昇圧電圧を印加して
メモリセルを多重選択し、且つセンス部の起動タイミン
グが第１の所定値よりも遅い第２の所定値に設定された
第２の読み出しモードとを有し、半導体製造工程または
検査工程時に、第１の読み出しモードと第２の読み出し
モードのいずれかが使用可能となるか、または装置使用
時にいずれかの読み出しモードを自由に選択可能である
ことが好ましい。

【００１９】この構成によれば、第１の読み出しモード
を使用すれば高速読み出しを実現でき、第２の読み出し
モードを使用すれば低消費電力読み出しを実現すること
ができるため、高速読み出しモード、及び低消費電力読
み出しモードという異なる２つの読み出し動作を実現す
ることができる。

【００２０】この場合、メモリセルは低いしきい値電圧
を有するイレーズ状態と、イレーズ状態よりも高いしき
い値電圧を有するプログラム状態をとり、第１の不揮発
性半導体記憶装置は、第１の読み出しモードで用いる第
１の昇圧電圧で読み出しデータを判定するのに必要な第
１の書き込みしきい値電圧をプログラム後に判定する第
１のプログラムベリファイモードと、第２の読み出しモ
ードで用いる第２の昇圧電圧で読み出しデータを判定す
るのに必要な、第１の書き込みしきい値電圧よりも低い
第２の書き込みしきい値電圧をプログラム後に判定する
第２のプログラムベリファイモードとを有し、データの
読み出し動作時に使用するワード線の昇圧電圧に応じ
て、メモリセルへの書き込みしきい値電圧を変更するこ
とが好ましい。

【００２１】この構成によれば、第２のプログラムベリ
ファイモードを使用すれば、第２の読み出しモードで読
み出すメモリセルブロックへの書き込みしきい値電圧を
低く設定することができ、このブロックにおけるプログ
ラム時間を高速化することが可能となる。さらに、書き
込みしきい値電圧を低く設定することで、メモリセルの
フローティングゲートにかかる電界が小さくなるため、
電源を切った状態におけるフローティングゲート中の電
子の保持特性が向上し、デバイスの信頼性向上を図るこ
とができる。

【００２２】この場合、メモリセルアレイは、第１の読
み出しモードで読み出し可能なブロックと、第２の読み
出しモードで読み出し可能なブロックとを含むことが好
ましい。

【００２３】この構成によれば、１つのフラッシュメモ
リにおいて、高速読み出し領域、及び低消費電力読み出
し領域を混在させて持たせることが可能となる。

【００２４】前記の目的を達成するため、本発明に係る
第２の不揮発性半導体記憶装置は、メモリセルの制御ゲ
ートがワード線に接続され、ドレインがビット線に接続
され、ソースがソース線に接続され、メモリセルは複数
のワード線と複数のビット線の交差箇所にマトリクス状
に配置され、データを格納するメモリセルユニットが単
一のメモリセルから構成される第１のブロックと、同一
のビット線に接続され、且つ異なるワード線に接続され
た複数のメモリセルから構成される第２のブロックとを
それぞれ１つ以上有するメモリセルアレイと、データの
読み出し動作時に、入力アドレスに基づいて、第１のブ
ロックに属するメモリセルユニットが選択された場合、
該当ワード線の単一選択に切り換え、第２のブロックに
属するメモリセルユニットが選択された場合、該当ワー
ド線の多重選択に切り換えるワード線選択部と、メモリ
セルアレイからの読み出しデータを判定するセンス部
と、データの読み出し動作時に、ワード線選択部を制御
して、該当ワード線を単一選択または多重選択させてメ
モリセルユニットを構成する単一または複数のメモリセ
ルを選択状態にし、またセンス部を制御して、第２のブ
ロックの読み出し動作時におけるセンス部の起動タイミ
ングを第１のブロックの読み出し動作時に比べて速くす
る制御部とを備えたことを特徴とする。

【００２５】この構成によれば、第１のブロックは従来
と同等のメモリセルブロック領域で、高速・低消費電力
読み出しは実現できないが、メモリセルユニットが１つ
のメモリセルで構成されているため、大容量のメモリセ
ル領域を構成することができ、また、第２のブロックは
前述したように高速・低消費電力読み出し動作を実現す
ることができるため、メモリ容量を優先させた領域と高
速・低消費電力読み出しを優先させた領域の双方を持た
せることが可能となる。

【００２６】前記の目的を達成するため、本発明に係る
第３の不揮発性半導体記憶装置は、メモリセルの制御ゲ
ートがワード線に接続され、ドレインがビット線に接続
され、ソースがソース線に接続され、メモリセルは複数
のワード線と複数のビット線の交差箇所にマトリクス状
に配置され、データを格納するメモリセルユニットが単
一のメモリセルから構成される第１のブロックと、同一
のビット線に接続され、且つ異なるワード線に接続され
た複数のメモリセルから構成される第２のブロックのい
ずれかのブロック状態をとり得るブロックが１つ以上設
けられたメモリセルアレイと、各ブロックが第１のブロ
ックか第２のブロックかであるかの情報を格納するデー
タ格納部と、データ格納部の情報と入力アドレスに基づ
いて、読み出し対象となる選択メモリセルユニットのメ
モリセルが単一のメモリセルか複数のメモリセルかを判
定する判定部と、判定部の判定結果に基づいて、選択メ
モリセルユニットのワード線を、第１のブロックに対し
ては該当ワード線の単一選択に切り換え、第２のブロッ
クに対しては該当ワード線の多重選択に切り換えるワー
ド線選択部と、メモリセルアレイからの読み出しデータ
を判定するセンス部と、データの読み出し動作時に、判
定部の判定結果に基づいて、ワード線選択部を制御し
て、ワード線を単一選択または多重選択させてメモリセ
ルユニットを構成する単一または複数のメモリセルを選
択状態にし、またセンス部を制御して、第２のブロック
の読み出し動作時におけるセンス部の起動タイミングを
第１のブロックの読み出し動作時に比べて速くし、さら
にデータ格納部に格納する情報を変更する制御部とを備
えたことを特徴とする。

【００２７】この構成によれば、データ格納部（レジス
タ）に格納したデータに基づいて、メモリセルアレイの
各ブロックにおけるメモリセルユニットを構成するメモ
リセル数が決定されるため、データ格納部のデータを変
更することで、メモリセルアレイの構成を、メモリ容量
優先領域、高速読み出し領域、低消費電力読み出し領域
と自由に設定して使用することが可能となる。

【００２８】第２及び第３の不揮発性半導体記憶装置
は、ダミーセルの制御ゲートがダミーワード線に接続さ
れ、ドレインがダミービット線に接続され、ソースがダ
ミーソース線に接続され、ダミービット線にリファレン
ス電圧を生成するダミーセルユニットが同一のダミービ
ット線に接続され、且つ異なるダミーワード線に接続さ
れた複数のダミーセルから構成されたダミーセルアレイ
と、データの読み出し動作時に、第１のブロックの選択
時は、ダミーワード線の単一選択により単一のダミーセ
ルを選択し、第２のブロックの選択時は、ダミーワード
線の複数選択により複数のダミーセルを選択して、単一
のダミーセルまたは複数のダミーセルを活性化状態にす
るダミーワード線選択部とを備えることが好ましい。

【００２９】この構成によれば、前述したように、ダミ
ーセルユニット部の活性化時間の高速化を実現すること
ができ、正確なリファレンス電圧を生成することが可能
となる。さらに、ダミーワード線の単一選択時と多重選
択時におけるダミーワード線１本当たりの負荷容量は変
わらないため、ダミーワード線の単一選択時と多重選択
時におけるダミーセル活性化時間の差異をなくすことが
可能となる。

【００３０】この場合、ワード線選択部は、第２のブロ
ックに対するプログラム・プログラムベリファイ、及び
イレーズ・イレーズベリファイ動作時に、制御部からの
制御信号に基づいて、ワード線の単一選択と多重選択の
切り換えを行うことにより、メモリセルユニットを構成
する複数のメモリセルへのプログラム・プログラムベリ
ファイ、及びイレーズ・イレーズベリファイ動作の対象
メモリセル数を切り換えることが好ましい。

【００３１】この構成によれば、メモリセルユニットを
構成する複数のメモリセルに対して、個々のメモリセル
毎にプログラム・プログラムベリファイ、及びイレーズ
・イレーズベリファイ動作が可能となるため、各メモリ
セルの書き込みしきい値電圧分布、及び消去しきい値電
圧分布を精度高く設定することが可能となる。

【００３２】また、メモリセルアレイは、複数のメモリ
セルを単位にして消去動作が一括で行える消去ブロック
を複数個有するフラッシュメモリであり、第２のブロッ
クに属するメモリセルユニットを構成する複数のメモリ
セルの各々がそれぞれ異なる消去ブロックに属してお
り、ワード線選択部は、制御部からの制御信号に基づい
て、データの読み出し動作時に、該当ワード線の単一選
択または多重選択を行い、第２のブロックにおけるプロ
グラム・プログラムベリファイ、及びイレーズベリファ
イ動作時に、ワード線の単一選択と多重選択の切り換え
を行い、イレーズ動作時に、該当消去ブロックの単一消
去と複数消去の切り換えを行い、メモリセルユニットを
構成する複数のメモリセルへのプログラム・プログラム
ベリファイ、及びイレーズ・イレーズベリファイ動作の
対象メモリセル数をワード線の単一選択か多重選択、及
び消去ブロックの単一消去か複数消去に基づいて切り換
えることが好ましい。

【００３３】この構成によれば、メモリセルユニットを
構成する複数のメモリセルがそれぞれ異なる消去ブロッ
クに属しているため、ブロック毎の一括消去が可能なフ
ラッシュメモリにおいても、プログラム、プログラムベ
リファイ、及びイレーズベリファイ動作だけでなく、イ
レーズ動作もメモリセルユニットを構成する個々のメモ
リセル毎に実施することが可能となり、各メモリセルの
書き込みしきい値電圧分布、及び消去しきい値電圧分布
を精度高く設定することが可能となる。

【００３４】第２及び第３の不揮発性半導体記憶装置
は、ワード線に第１の昇圧電圧を印加してメモリセルを
多重選択し、且つセンス部の起動タイミングが第１の所
定値に設定された第１の読み出しモードと、ワード線に
第１の昇圧電圧よりも低い第２の昇圧電圧を印加してメ
モリセルを多重選択し、且つセンス部の起動タイミング
が第１の所定値よりも遅い第２の所定値に設定された第
２の読み出しモードとを有し、第１のブロックに対して
は第１の読み出しモードで読み出し動作を行い、第２の
ブロックに対しては、半導体製造工程または検査工程時
に、第１の読み出しモードと第２の読み出しモードのい
ずれかが使用可能となるか、または装置使用時にいずれ
かの読み出しモードを自由に選択可能であることが好ま
しい。

【００３５】この構成によれば、第１の読み出しモード
を使用すれば高速読み出しを実現でき、第２の読み出し
モードを使用すれば低消費電力読み出しを実現すること
ができるため、１つのフラッシュメモリにおいて高速・
低消費電力といった異なる読み出し動作を実現すること
ができる。

【００３６】この場合、メモリセルは低いしきい値電圧
を有するイレーズ状態と、イレーズ状態よりも高いしき
い値電圧を有するプログラム状態をとり、第２および第
３の不揮発性半導体記憶装置は、第１の読み出しモード
で用いる第１の昇圧電圧で読み出しデータを判定するの
に必要な第１の書き込みしきい値電圧をプログラム後に
判定する第１のプログラムベリファイモードと、第２の
読み出しモードで用いる第２の昇圧電圧で読み出しデー
タを判定するのに必要な、第１の書き込みしきい値電圧
よりも低い第２の書き込みしきい値電圧をプログラム後
に判定する第２のプログラムベリファイモードとを有
し、データの読み出し動作時に使用するワード線の昇圧
電圧に応じて、メモリセルへの書き込みしきい値電圧を
変更することが好ましい。

【００３７】この構成によれば、第２のプログラムベリ
ファイモードを使用すれば、第２の読み出しモードで読
み出すメモリセルブロックへの書き込みしきい値電圧を
低く設定することができ、前述したように、このブロッ
クにおけるプログラム時間の高速化、及びデバイスの信
頼性向上を図ることが可能となる。

【００３８】また、第２のブロックは、第１の読み出し
モードで読み出し可能なブロックと第２の読み出しモー
ドで読み出し可能なブロックとを含むことが好ましい。

【００３９】この構成によれば、１つのフラッシュメモ
リにおいて、通常のメモリ容量優先領域、高速読み出し
領域、低消費電力読み出し領域を混在させて持たせるこ
とが可能となる。

【００４０】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。

【００４１】（第１の実施形態）図１は、本発明の第１
の実施形態による不揮発性半導体記憶装置の構成図であ
る。図１において、メモリセルアレイ５０はＮＯＲ型の
フラッシュメモリであり、データを格納するメモリセル
ユニットが同一のビット線に接続され、且つ異なるワー
ド線に接続された２つのメモリセルから構成されること
を特徴とする。以下の説明では、メモリセルユニットは
２つのメモリセルから構成されているものとして説明す
るが、３つ以上のメモリセルから構成されていてもよ
い。

【００４２】具体的に説明すると、メモリセルユニット
ＭＵ１１１は、同一のビット線ＢＬ１に接続されたメモ
リセルで且つ異なるワード線ＷＬ１１ａとＷＬ１１ｂに
接続されたメモリセルであるＭ１１１ａとＭ１１１ｂか
ら構成される。同様に、メモリセルユニットＭＵ１１２
は、同一のビット線ＢＬ２に接続されたメモリセルで且
つ異なるワード線ＷＬ１１ａとＷＬ１１ｂに接続された
メモリセルであるＭ１１２ａとＭ１１２ｂから、メモリ
セルユニットＭＵ１１ｋは、同一のビット線ＢＬｋに接
続されたメモリセルで且つ異なるワード線ＷＬ１１ａと
ＷＬ１１ｂに接続されたメモリセルであるＭ１１ｋａと
Ｍ１１ｋｂから構成されている。

【００４３】また、メモリセルユニットＭＵ１２１は、
同一のビット線ＢＬ１に接続されたメモリセルで且つ異
なるワード線ＷＬ１２ａとＷＬ１２ｂに接続されたメモ
リセルであるＭ１２１ａとＭ１２１ｂから、メモリセル
ユニットＭＵ１２２は、同一のビット線ＢＬ２に接続さ
れたメモリセルで且つ異なるワード線ＷＬ１２ａとＷＬ
１２ｂに接続されたメモリセルであるＭ１２２ａとＭ１
２２ｂから、メモリセルユニットＭＵ１２ｋは、同一の
ビット線ＢＬｋに接続されたメモリセルで且つ異なるワ
ード線ＷＬ１２ａとＷＬ１２ｂに接続されたメモリセル
であるＭ１２ｋａとＭ１２ｋｂから構成されている。こ
れらのメモリセルユニットが複数個接続されて第１のブ
ロック（Ｂｌｏｃｋ１）５０ａを構成している。

【００４４】ここで、第１のブロック５０ａに属するメ
モリセルのソース線は全て共通に接続されており、ソー
ス線ＳＬ１としてソース線ドライバ１０に接続されてい
る。このような構成をしたブロックが、メモリセルアレ
イ５０内には、第１のブロック５０ａ、第２のブロック
（Ｂｌｏｃｋ２）５０ｂ、…、第ｍのブロック（Ｂｌｏ
ｃｋｍ）５０ｃまで合計ｍ個存在する。ブロック毎にメ
モリセルのソース線が共通に接続されているため、消去
動作時には、該当ブロックの全ワード線に負の高電圧
を、ソース線に正の高電圧を印加することでブロック単
位での一括消去動作が行える。

【００４５】入力アドレスは行アドレスと列アドレスか
ら構成され、ロウアドレスバッファ・デコーダ８は、行
アドレスの入力により、ワード線多重・単一選択ドライ
バ９とソース線ドライバ１０を駆動する。ここで、ワー
ド線多重・単一選択ドライバ９は、読み出し動作時に、
一度に複数のワード線を多重選択することを特徴とす
る。このワード線多重選択動作は、制御信号ＭＵＬＴＩ
ＷＬにより制御される。これにより、メモリセルユニッ
トを構成する２つのメモリセルを同時に選択することが
できる。

【００４６】コラムアドレスバッファ・デコーダ６は、
列アドレスの入力により、コラムセレクタ７を駆動す
る。コラムセレクタ７は、ビット線ＢＬ１からビット線
ＢＬｋまでのｋ本のビット線から１本のビット線を選択
して、センスアンプ（ＳＡ）２の第１の入力端３に接続
する役割を果たす。具体的に説明すると、コラムゲート
Ｙ１はコラムゲート信号ＹＧ１によりビット線ＢＬ１の
選択を行い、コラムゲートＹ２はコラムゲート信号ＹＧ
２によりビット線ＢＬ２の選択を行い、コラムゲートＹ
ｋはコラムゲート信号ＹＧｋによりビット線ＢＬｋの選
択を行う。また、コラムセレクタ７は、ダミービット線
ＤＢＬをセンスアンプ２の第２の入力端４に接続する役
割も果たしており、コラムゲートＹＤはコラムゲート信
号ＹＧＤによりダミービット線ＤＢＬをセンスアンプ２
に接続する。

【００４７】ダミーワード線多重・単一選択ドライバ１
１は、読み出し動作時に、ダミーワード線ＤＷＬａとＤ
ＷＬｂを同時に多重選択することを特徴とする。このダ
ミーワード線多重選択動作は、制御信号ＭＵＬＴＩＷＬ
により制御される。ダミーセルアレイ１２は、ダミービ
ット線ＤＢＬに接続され、読み出し動作時に、メモリセ
ルが接続されたビット線の電圧と比較するためのリファ
レンス電圧をダミービット線ＤＢＬに発生させる役割を
果たす。ここで、ダミーセルアレイ１２は、２つのダミ
ーセルＤＣａとＤＣｂから構成されており、読み出し動
作時には、ダミーワード線多重・単一選択ドライバ１１
によりダミーワード線ＤＷＬａとＤＷＬｂを多重選択す
ることで、ダミーセルＤＣａとＤＣｂを同時に活性化す
る。ここで、ダミーセルＤＣａとＤＣｂのトランジスタ
サイズは、それぞれ、メモリセルがイレーズセルの場合
に流す電流量の半分の値になるように設定されており、
さらに、ダミーセルＤＣａとＤＣｂのトランジスタサイ
ズは全く同一のサイズに設定されている。

【００４８】センスアンプ２は、第１の入力端３の電圧
と第２の入力端４の電圧を比較する差動型増幅回路であ
り、制御信号ＳＡＥによりセンスアンプの起動タイミン
グが制御される。ラッチ回路１は、センスアンプ２の出
力データをラッチする回路であり、制御信号ＤＬにより
出力データのラッチタイミングが制御される。プリチャ
ージ回路５は、コラムセレクタ７により選択されたビッ
ト線とダミービット線を所定の電圧Ｖｐｒｅにプリチャ
ージする回路であり、制御信号ＮＰＲＥによりプリチャ
ージ動作が制御される。さらに、選択されたビット線と
ダミービット線間のイコライズ動作も行う。リセットト
ランジスタ１３は、全ビット線とダミービット線の電圧
を接地電位にリセットする役割を果たし、制御信号ＢＬ
ＲＳＴによりリセットトランジスタ１３の活性化状態が
制御される。

【００４９】制御回路１４は、モード信号ＭＯＤＥ及び
トリガー信号ＮＴＲＧを入力することで、読み出し動
作、プログラム動作、イレーズ動作等の各種の動作を制
御する役割を果たす。具体的には、前に説明した制御信
号ＤＬ、ＳＡＥ、ＮＰＲＥ、ＢＬＲＳＴ、ＭＵＬＴＩＷ
Ｌは、制御回路１４から出力される制御信号である。ま
た、制御回路１４は昇圧回路１５の動作も制御する。さ
らに、制御回路１４は、制御信号として図示していない
が、ワード線の選択タイミングやコラムセレクタ７の開
閉タイミング等の制御も行っている。

【００５０】昇圧回路１５は、読み出し動作、プログラ
ム動作、イレーズ動作時に必要な電圧を発生する回路で
あり、出力電圧Ｖｃｇはワード線多重・単一選択ドライ
バ９に入力されて、そこから選択ワード線に必要な電圧
が供給される。出力電圧Ｖｄｃｇはダミーワード線多重
・単一選択ドライバ１１に入力されて、そこから選択ダ
ミーワード線に必要な電圧が供給される。出力電圧Ｖｓ
ｌはソース線ドライバ１０に入力されて、そこから選択
ソース線に必要な電圧が供給される。これらの出力電圧
は制御回路１４により制御される。

【００５１】以下、上述のように構成された不揮発性半
導体記憶装置の読み出し動作について詳細に説明する。
本実施形態における読み出し動作は、従来よりも高速に
読み出し動作が行える第１の読み出しモードと、従来と
同等又はそれ以上のアクセス速度でありながら低消費電
力読み出しが行える第２の読み出しモードを実現するこ
とができる。

【００５２】まず、高速読み出しが実現できる第１の読
み出しモードについて詳細に説明する。図５（ａ）は、
第１の読み出しモード動作時におけるタイミングチャー
トである。ここでは、メモリセルＭ１１１ａとＭ１１１
ｂから構成されるメモリセルユニットＭＵ１１１からデ
ータを読み出す場合について説明する。

【００５３】時刻Ｔ０以前は、全コラムゲートＹ１〜Ｙ
Ｄは閉じており（コラムゲート信号ＹＧ１〜ＹＧＤは接
地電位レベル）、ＢＬＲＳＴ信号が論理「Ｈ」レベルで
あるため、リセットトランジスタ１３が活性化状態とな
っており、全ビット線の電圧は接地電位になっている。
また、全ワード線と全ソース線も接地電位になってお
り、メモリセルの全端子は接地電位に固定されている。

【００５４】ここで、読み出しアドレスを入力して、時
刻Ｔ０でＮＴＲＧ信号を論理「Ｌ」レベルにすることで
読み出し動作が開始する。このタイミングでＢＬＲＳＴ
信号は論理「Ｌ」レベルとなり、リセットトランジスタ
１３は非活性化状態となる。また、コラムゲート信号Ｙ
Ｇ１とＹＧＤが正の電圧レベルとなり、選択されたビッ
ト線ＢＬ１とダミービット線ＤＢＬが、それぞれ、セン
スアンプ２の第１の入力端３と第２の入力端４に接続さ
れる。さらに、ＮＰＲＥ信号が論理「Ｌ」レベルである
から、選択されたビット線ＢＬ１とダミービット線ＤＢ
Ｌは、プリチャージ回路５により所定のビット線電圧Ｖ
ｐｒｅにプリチャージされる。ここで、プリチャージ回
路５は、両ビット線間のイコライズ動作も行っているた
め、ビット線ＢＬ１とダミービット線ＤＢＬのビット線
プリチャージ電圧は等しい電圧Ｖｐｒｅになっている。

【００５５】ビット線へのプリチャージ動作が完了する
と、時刻Ｔ１から読み出し動作を行う。時刻Ｔ１で、Ｎ
ＰＲＥ信号が論理「Ｈ」レベルとなり、プリチャージ回
路５によるプリチャージ動作とイコライズ動作が停止す
る。これと同時に、メモリセルユニットＭＵ１１１に接
続されるワード線ＷＬ１１ａとＷＬ１１ｂが多重選択さ
れ、そのワード線に昇圧回路１５で発生した昇圧電圧Ｖ
ｃｇｈが印加される。また、ダミーセルアレイ１２に接
続されるダミーワード線ＤＷＬａとＤＷＬｂも多重選択
される。これにより、メモリセルユニットＭＵ１１１を
構成するメモリセルＭ１１１ａとＭ１１１ｂ、及びダミ
ーセルアレイ１２を構成するダミーセルＤＣａとＤＣｂ
が活性化状態となる。

【００５６】ここで、メモリセルユニットの活性化時間
は比較的高速である。これは、複数のメモリセルをそれ
ぞれ異なるワード線で選択しているため、１つのワード
線から見た負荷容量は従来に比べて全く増大していない
からである。そこで、ダミーセルアレイも複数のダミー
セルで構成し、異なるダミーワード線で同時に活性化さ
せる。こうすることで、１つのダミーワード線が駆動す
る負荷容量を減少させることができるため、ダミーセル
アレイの活性化時間を高速化することができる。

【００５７】図６（ａ）に、このときのメモリセルのし
きい値電圧分布、及び選択ワード線への印加電圧の状態
を示す。メモリセルユニットＭＵ１１１がイレーズセル
であれば、メモリセルに電流が流れるため、ビット線の
電圧はプリチャージ電圧Ｖｐｒｅから接地電位に向且つ
て降下していく。また、プログラムセルであれば、メモ
リセルに電流が流れないため、ビット線の電圧はプリチ
ャージ電圧Ｖｐｒｅを維持する。一方、ダミービット線
ＤＢＬの電圧は、メモリセルユニットの状態に関係な
く、ダミーセルＤＣａとＤＣｂにより、プリチャージ電
圧Ｖｐｒｅから接地電位に向且つて降下する。ここで、
前述したようにダミーセルＤＣａとＤＣｂが流す電流量
は、それぞれ、メモリセルがイレーズセルの場合に流す
電流量の半分になるように設定されているため、ダミー
ビット線ＤＢＬが接地電位に向且つて降下するスピード
は、メモリセルがイレーズセルの場合に比べて遅くなっ
ている。

【００５８】図７は、読み出し動作時におけるビット線
・ダミービット線の電位変化を示す図である。図７に
は、読み出し動作が開始する時刻Ｔ１（図５）からの電
位変化を示している。図７（ａ）は、従来のメモリセル
ユニットが１つのメモリセルで構成された場合における
ワード線単一選択方式のビット線・ダミービット線の電
位変化を示しており（図１１と同一）、図７（ｂ）は、
メモリセルユニットが複数のメモリセルで構成された場
合におけるワード線多重選択方式のビット線・ダミービ
ット線の電位変化を示している。

【００５９】ダミービット線の電位変化は、メモリセル
ユニットがプログラムセル、及びイレーズセルの場合に
とり得るビット線電位の中間の電位をとりながら変化し
ていくため、ダミービット線ＤＢＬの電圧をリファレン
ス電圧としてビット線の電圧をセンスアンプ２により比
較することで、メモリセルのデータを判定することがで
きる。ここで、メモリセルのデータをセンスアンプ２が
正しく判定するためには、ビット線とダミービット線の
差電圧がある程度大きいことが求められる。

【００６０】そこで、従来のメモリセルユニットが１つ
のメモリセルで構成された場合におけるワード線単一選
択方式では、センスアンプ２を起動する時間は、図７
（ａ）に示すように、時刻Ｔ２ａに設定されていたが、
メモリセルユニットを複数のメモリセルで構成するワー
ド線多重選択方式では、読み出し電流が複数のメモリセ
ル電流の和となるため、イレーズセルのビット線降下ス
ピードが高速となり、図７（ｂ）に示すように、センス
アンプ２の起動時間を従来のＴ２ａからＴ２ｂへと速く
設定することができる。したがって、センスアンプ２の
起動時間を速く設定することが可能となるため、従来よ
りも高速読み出しが可能となる。

【００６１】さらに、メモリセルユニットを構成する複
数のメモリセルは同一のビット線に接続されているた
め、ワード線多重選択方式にすることによるビット線負
荷容量の増加は全くない。これが、読み出し速度の更な
る高速化を実現している要因の一つとなっている。すな
わち、ビット線負荷容量が同じ状態で読み出し電流を増
やすことができるので、読み出し電流の増加分が直接ビ
ット線電圧降下速度の高速化をもたらすことになり、高
速読み出しを実現することができる。

【００６２】ここで、センスアンプ２の起動時間Ｔｓａ
は、図５（ａ）のタイミングチャートで説明すると、Ｎ
ＴＲＧ信号が論理「Ｌ」レベルになる時刻Ｔ０から、セ
ンスアンプ２が起動する時刻Ｔ２までの時間であり、Ｔ
ｓａ＝Ｔ２−Ｔ０である。

【００６３】センスアンプ２が時刻Ｔ２で起動した後、
読み出しデータ（ＤａｔａＯｕｔ）が判定され、時刻Ｔ
３で読み出しデータが確定する。ここで、読み出しデー
タのアクセスタイムＴａｃｃは、ＮＴＲＧ信号が論理
「Ｌ」レベルになる時刻Ｔ０から、データが確定する時
刻Ｔ３までの時間であり、Ｔａｃｃ＝Ｔ３−Ｔ０であ
る。センスアンプ起動時間Ｔｓａが高速化されるため、
当然アクセス時間Ｔａｃｃも高速化される。

【００６４】その後、時刻Ｔ４で、ＤＬ信号が論理
「Ｈ」レベルに立ち上がり、センスアンプ２の出力デー
タがラッチ回路１によりラッチされる。これと同時に、
ＳＡＥ信号は論理「Ｌ」レベルとなりセンスアンプ２の
動作は停止する。また、ワード線ＷＬ１１ａとＷＬ１１
ｂ、及びダミーワード線ＤＷＬａとＤＷＬｂも接地電位
に戻され、メモリセルＭ１１１ａとＭ１１１ｂ、及びダ
ミーセルＤＣａとＤＣｂは非活性化状態となる。コラム
ゲート信号ＹＧ１とＹＧＤも接地電位に戻され、ビット
線ＢＬ１及びダミービット線ＤＢＬとセンスアンプ２の
接続は遮断される。また、ＢＬＲＳＴ信号が論理「Ｈ」
レベルとなって、リセットトランジスタ１３が活性化状
態となるため、全ビット線とダミービット線の電圧は再
び接地電位になる。その後、時刻Ｔ５で、ＮＴＲＧ信号
を論理「Ｈ」レベルにすることで、読み出し動作が終了
する。

【００６５】次に、低消費電力読み出しが実現できる第
２の読み出しモードの動作について詳細に説明する。こ
こでも、メモリセルＭ１１１ａとＭ１１１ｂから構成さ
れるメモリセルユニットＭＵ１１１からデータを読み出
す場合について説明する。図５（ｂ）に読み出し動作時
のタイミングチャート、図６（ｂ）にメモリセルのしき
い値電圧分布、及び選択ワード線への印加電圧の状態を
示す（低消費電力読み出しモード１）。第２の読み出し
モードの読み出し動作は第１の読み出しモードとほとん
ど同じであり、ここでは、動作が異なる部分のみの説明
を行う。

【００６６】第２の読み出しモードでは、制御回路１４
により、昇圧回路１５から出力電圧Ｖｃｇとして、第１
の読み出しモード時の出力電圧Ｖｃｇｈよりも低い電圧
であるＶｃｇｌが出力されるよう制御される。昇圧回路
１５が、従来よりも低い電圧を出力すればよいので、昇
圧回路１５の消費電力を低減することができ、これによ
りチップ全体の低消費電力動作が実現できる。

【００６７】昇圧回路の出力電圧Ｖｃｇの値がＶｃｇｌ
であるため、読み出し動作時の選択ワード線には、第１
の読み出しモードよりも低い電圧であるＶｃｇｌが印加
される。ここで、メモリセルユニットがイレーズセルの
場合に流れる読み出し電流は、選択ワード線への印加電
圧がＶｃｇｈの場合に比べると少なくなる。しかしなが
ら、メモリセルユニットが複数のメモリセルで構成され
ているため、従来のメモリセルユニットが１つのメモリ
セルで構成されたものと同等又はそれ以上のメモリセル
電流を得ることができる。

【００６８】第２の読み出しモードにおいて、メモリセ
ルユニットがイレーズセルの場合にビット線電圧を降下
させるスピードは第１の読み出しモードに比べて遅いの
で、センスアンプ２の起動タイミングは、制御回路１４
によって、従来と同等程度の起動タイミングで起動する
ように制御される。

【００６９】また、ダミービット線のリファレンス電圧
も第１の読み出しモードの場合とは異なる電圧を生成す
る必要があるが、ここでは、図５（ｂ）に示すように、
ダミーワード線ＤＷＬａとＤＷＬｂに印加する電圧を下
げることで、必要なリファレンス電圧を生成している。
これにより、従来と同等またはそれ以上のアクセス速度
を実現しつつ、従来よりも低消費電力で読み出し動作を
実現することができる。

【００７０】なお、本実施形態では、ダミーワード線に
印加する電圧を変えることで、第２の読み出しモードに
必要なリファレンス電圧を生成したが、ダミーワード線
に印加する電圧は同じにして、ダミーセルＤＣａとＤＣ
ｂとは異なるトランジスタサイズであるダミーセルを別
途設け、このダミーセルに接続されたダミーワード線を
選択することで、第２の読み出しモードに必要なリファ
レンス電圧を生成してもよい。

【００７１】ここで、第２の読み出しモードで読み出す
際のプログラムセルのしきい値電圧は、選択ワード線印
加電圧Ｖｃｇｌが印加されたときに、メモリセル電流が
流れないしきい値電圧であればよいので、第１の読み出
しモードに比べて低いしきい値電圧でよいことになる。
このときのメモリセルのしきい値電圧分布、及び選択ワ
ード線への印加電圧の状態を図６（ｃ）に示す（低消費
電力読み出しモード２）。このように、第２の読み出し
モードで読み出し動作を行うときは、プログラムセルの
しきい値電圧を低い値に設定できるため、メモリセルへ
の書き込み時間を高速化することができる。さらに、プ
ログラムセルのしきい値電圧を低く設定することで、メ
モリセルのフローティングゲートにかかる電界が小さく
なるため、電源を切った状態におけるフローティングゲ
ート中の電子の保持特性が向上し、デバイスの信頼性向
上を図ることができる。

【００７２】以上のように、データを格納するメモリセ
ルユニットを、同一のビット線に接続されたメモリセル
で、且つ異なるワード線に接続された複数のメモリセル
で構成することにより、従来と同等の選択ワード線印加
電圧Ｖｃｇｈを印加すれば、高速読み出し動作を実現す
ることができ、また、従来よりも低い選択ワード線印加
電圧Ｖｃｇｌを印加すれば、従来と同等又はそれ以上の
アクセス速度を実現しつつ低消費電力で読み出し動作を
実現できる。

【００７３】次に、プログラム動作・プログラムベリフ
ァイ動作について詳細に説明する。プログラム動作は、
選択ワード線に正の高電圧を、ソース線に接地電位を、
選択ビット線に正の高電圧を印加し、メモリセルのドレ
イン端で発生したホットエレクトロンをゲートに印加し
た正の高電圧でフローティングゲートに注入するＣＨＥ
（Channel Hot Electron）方式でプログラム動作を行
う。プログラム終了後には、メモリセルのしきい値電圧
を検出して、十分な書き込みしきい値電圧になっている
かを判定するプログラムベリファイ動作を行う。これら
の動作は、図１には図示していないが、プログラム回
路、及びベリファイ回路により行われる。ここでも、メ
モリセルＭ１１１ａとＭ１１１ｂから構成されるメモリ
セルユニットＭＵ１１１に対してのプログラム動作・プ
ログラムベリファイ動作について詳細に説明する。

【００７４】本実施形態におけるプログラム動作は、動
作対象のメモリセル数の違いにより第１と第２のプログ
ラム動作を行うことができ、プログラムベリファイ動作
は、動作対象のメモリセル数、及び判定しきい値電圧の
違いより第１〜第４のプログラムベリファイ動作を行う
ことができる。

【００７５】図８（ａ）は、第１のプログラム動作、及
び第１のプログラムベリファイ動作時の選択ワード線Ｗ
Ｌ１１ａとＷＬ１１ｂにおける電圧印加状態を示す。第
１のプログラムモードＰｒｏｇｒａｍ１に設定して、時
刻Ｔ１０で、ＮＴＲＧ信号を論理「Ｌ」レベルにするこ
とで、第１のプログラム動作が開始される。第１のプロ
グラムモードは、メモリセルユニットを構成する複数の
メモリセルに対して同時にプログラム動作を行うモード
である。したがって、２本の選択ワード線ＷＬ１１ａと
ＷＬ１１ｂは、時刻Ｔ１０で、接地電位からプログラム
動作に必要な正の高電圧Ｖｐｐまで上昇する。所定の時
間プログラム動作を行い、時刻Ｔ１１でＮＴＲＧ信号を
論理「Ｈ」レベルにすることで、プログラム動作は停止
し、選択ワード線ＷＬ１１ａとＷＬ１１ｂは再び接地電
位に戻される。

【００７６】次に、時刻Ｔ１２で、第１のプログラムベ
リファイモードＰｒｏｇｒａｍ Ｖｅｒｉｆｙ１に設定
して、時刻Ｔ１３でＮＴＲＧ信号を論理「Ｌ」レベルに
することで、第１のプログラムベリファイ動作が開始さ
れる。第１のプログラムベリファイモードは、メモリセ
ルユニットを構成する複数のメモリセルに対して同時に
プログラムベリファイ動作を行うモードである。したが
って、２本の選択ワード線ＷＬ１１ａとＷＬ１１ｂは、
時刻Ｔ１３で、接地電位からプログラムベリファイ動作
に必要な正の電圧Ｖｐｖｈまで上昇する。さらに、第１
のプログラムベリファイモードは、図６（ａ）に示すよ
うに、プログラムセルのしきい値電圧が、第１の高速読
み出し動作を実現するのに必要なしきい値電圧であるこ
とを判定するモードである。ここでは、２本の選択ワー
ド線ＷＬ１１ａとＷＬ１１ｂに正の電圧Ｖｐｖｈを印加
し、このときに流れる電流値が一定の値以下であること
を検出してプログラムセルのベリファイ動作を行う。所
定の時間プログラムベリファイ動作を行い、時刻Ｔ１４
でＮＴＲＧ信号を論理「Ｈ」レベルにすることで、プロ
グラムベリファイ動作は終了し、選択ワード線は再び接
地電位に戻される。

【００７７】図８（ｂ）は、第２のプログラム動作、及
び第２のプログラムベリファイ動作時の選択ワード線Ｗ
Ｌ１１ａとＷＬ１１ｂにおける電圧印加状態を示す。第
２のプログラムモードＰｒｏｇｒａｍ２に設定して、時
刻Ｔ１０でＮＴＲＧ信号を論理「Ｌ」レベルにすること
で、第２のプログラム動作が開始される。第２のプログ
ラムモードは、メモリセルユニットを構成する複数のメ
モリセルのうち１つのメモリセルに対してのみプログラ
ム動作を行うモードである。図８（ｂ）は、メモリセル
Ｍ１１１ａのみへのプログラム動作を行うときの状態を
示したものであり、選択ワード線ＷＬ１１ａのみが、時
刻Ｔ１０で、接地電位からプログラム動作に必要な正の
高電圧Ｖｐｐまで上昇し、メモリセルＭ１１１ａへのプ
ログラム動作が行われる。このとき、ワード線ＷＬ１１
ｂは接地電位のままであり、メモリセルＭ１１１ｂへの
プログラム動作は行われない。所定の時間プログラム動
作を行い、時刻Ｔ１１でＮＴＲＧ信号を論理「Ｈ」レベ
ルにすることで、プログラム動作は停止し、選択ワード
線ＷＬ１１ａは再び接地電位に戻される。

【００７８】次に、時刻Ｔ１２で、第２のプログラムベ
リファイモードＰｒｏｇｒａｍ Ｖｅｒｉｆｙ２に設定
して、時刻Ｔ１３でＮＴＲＧ信号を論理「Ｌ」レベルに
することで、第２のプログラムベリファイ動作が開始さ
れる。第２のプログラムベリファイモードは、メモリセ
ルユニットを構成する複数のメモリセルのうち、１つの
メモリセルに対してのみプログラムベリファイ動作を行
うモードである。図８（ｂ）は、メモリセルＭ１１１ａ
のみへのプログラムベリファイ動作を行うときの状態を
示したものであり、選択ワード線ＷＬ１１ａのみが、時
刻Ｔ１３で、接地電位からプログラムベリファイ動作に
必要な正の電圧Ｖｐｖｈまで上昇し、メモリセルＭ１１
１ａへのプログラムベリファイ動作が行われる。このと
き、ワード線ＷＬ１１ｂは接地電位のままであり、メモ
リセルＭ１１１ｂへのプログラムベリファイ動作は行わ
れない。さらに、第２のプログラムベリファイモード
は、第１のプログラムベリファイモードと同様に、プロ
グラムセルのしきい値電圧が、第１の高速読み出し動作
を実現するのに必要なしきい値電圧であることを判定す
るモードである。所定の時間プログラムベリファイ動作
を行い、時刻Ｔ１４でＮＴＲＧ信号を論理「Ｈ」レベル
にすることで、プログラムベリファイ動作は終了し、選
択ワード線ＷＬ１１ａは再び接地電位に戻される。

【００７９】ここで、第２のプログラムモードと第２の
プログラムベリファイモードでは、対象メモリセル数が
メモリセルユニット単位ではなく、個々のメモリセルを
指定する必要があるため、入力アドレスビット数は、読
み出し動作時に必要なアドレスビット数よりも多くのビ
ット数が必要になる。本実施形態では、メモリセルユニ
ットが２つのメモリセルから構成されているので、個々
のメモリセルを指定するためには、読み出し動作時に必
要なアドレスビット数よりもさらに１ビットだけ必要と
なる。

【００８０】このように、第１のプログラムモード、及
び第１のプログラムベリファイモードでは、メモリセル
ユニットを構成する複数のメモリセルに対して同時にプ
ログラム、プログラムベリファイ動作を行うことができ
るため、高速なプログラム、プログラムベリファイ動作
が実現できる。一方、第２のプログラムモード、及び第
２のプログラムベリファイモードでは、個々のメモリセ
ルに対してプログラム、プログラムベリファイ動作を行
うことができるため、個々のメモリセルにおけるしきい
値電圧を正確に設定することが可能となる。

【００８１】これらのモードを備えることで、例えば、
プログラム動作の初期段階では、第１のプログラムモー
ド、及び第１のプログラムベリファイモードでプログラ
ム動作を高速に行い、メモリセルのしきい値電圧が目標
しきい値電圧付近に近づいてきたら、今度は、第２のプ
ログラムモード、及び第２のプログラムベリファイモー
ドを用いて個々のメモリセルに対してプログラム動作を
行い、個々のメモリセルを正確なしきい値電圧に設定す
る、といったプログラム動作が可能となる。

【００８２】図８（ｃ）は、第１のプログラム動作、及
び第３のプログラムベリファイ動作時の選択ワード線Ｗ
Ｌ１１ａとＷＬ１１ｂにおける電圧印加状態を示す。第
１のプログラム動作は前に説明したものと同様であり、
メモリセルユニットを構成する複数のメモリセルに対し
て同時にプログラム動作を行うものである。

【００８３】次に、時刻Ｔ１２で、第３のプログラムベ
リファイモードＰｒｏｇｒａｍ Ｖｅｒｉｆｙ３に設定
して、時刻Ｔ１３でＮＴＲＧ信号を論理「Ｌ」レベルに
することで、第３にプログラムベリファイ動作が開始さ
れる。第３のプログラムベリファイモードは、第１のプ
ログラムベリファイモードと同様で、メモリセルユニッ
トを構成する複数のメモリセルに対して同時にプログラ
ムベリファイ動作を行うものであるが、プログラム動作
を終了させる判定しきい値電圧が異なる。第３のプログ
ラムベリファイモードは、図６（ｃ）に示すように、プ
ログラムセルのしきい値電圧が、第２の低消費電力読み
出し動作を実現するのに必要なしきい値電圧であること
を判定するモードである。ここでは、２本の選択ワード
線ＷＬ１１ａとＷＬ１１ｂに、第１のプログラムベリフ
ァイ動作時にワード線に印加した電圧Ｖｐｖｈよりも低
い電圧であるＶｐｖｌを印加し、このときに流れる電流
値が一定の値以下であることを検出して、プログラムセ
ルのベリファイ動作を行う。

【００８４】図８（ｄ）は、第２のプログラム動作、及
び第４のプログラムベリファイ動作時の選択ワード線Ｗ
Ｌ１１ａとＷＬ１１ｂにおける電圧印加状態を示す。第
２のプログラム動作は前に説明したものと同様であり、
メモリセルユニットを構成する個々のメモリセルに対し
てプログラム動作を行うものである。

【００８５】次に、時刻Ｔ１２で、第４のプログラムベ
リファイモードＰｒｏｇｒａｍ Ｖｅｒｉｆｙ４に設定
して、時刻Ｔ１３でＮＴＲＧ信号を論理「Ｌ」レベルに
することで、第４のプログラムベリファイ動作が開始さ
れる。第４のプログラムベリファイモードは、第２のプ
ログラムベリファイモードと同様で、メモリセルユニッ
トを構成する個々のメモリセルに対してプログラムベリ
ファイ動作を行うものであり、さらに、第３のプログラ
ムベリファイモードと同様で、プログラムセルのしきい
値電圧が、第２の低消費電力読み出し動作を実現するの
に必要なしきい値電圧であることを判定するモードであ
る。

【００８６】このように、第３及び第４のプログラムベ
リファイモードを備えることで、プログラムセルのしき
い値電圧が、第２の低消費電力読み出しモードを実現す
るのに必要なしきい値電圧であることを判定することが
でき、第１及び第２のプログラムベリファイ動作で判定
させるしきい値電圧よりも低いしきい値電圧でプログラ
ム動作を終了させることができるため、前述したよう
に、高速なプログラム動作を実現できるとともに、デバ
イスの信頼性向上を図ることができる。

【００８７】以上、第１・第２の読み出しモード、第１
・第２のプログラムモード、及び第１〜第４のプログラ
ムベリファイモードの動作を説明してきたが、これらの
モードを備えることで、１つのフラッシュメモリチップ
において、様々な性能のフラッシュメモリを実現するこ
とができる。

【００８８】例えば、全てのメモリセルユニットを第１
・第２のプログラムベリファイモードを用いてプログラ
ム動作を行い、読み出し動作時に第１の高速読み出しモ
ードで読み出すことで、高速読み出し動作を実現するフ
ラッシュメモリとなる（図６（ａ）の状態）。また、第
２の低消費電力読み出しモードで読み出すことで、アク
セス速度は従来と同等程度であるが低消費電力読み出し
動作を実現できるフラッシュメモリとなる（図６（ｂ）
の状態）。すなわち、第１・第２のプログラムベリファ
イモードを用いてプログラム動作を行っておけば、読み
出し動作時に、第１又は第２の読み出しモードを選択す
ることで、自由に高速読み出し、又は低消費電力読み出
しを実現することができる。また、読み出し動作を第２
の低消費電力読み出し動作のみで行うとすれば、第３・
第４のプログラムベリファイモードを用いてプログラム
動作を行うことで、プログラム時間の高速化を実現する
ことができる（図６（ｃ）の状態）。さらに、第１の高
速読み出しモードで読み出す領域と第２の低消費電力読
み出しモードで読み出す領域を１つのフラッシュメモリ
内に混在させることで、ブロック毎に性能の異なる領域
を持たせることができる。

【００８９】ここで、第１・第２の読み出しモードの選
択、第１・第２のプログラムモードの選択、及び第１〜
第４のプログラムベリファイモードの選択を、外部から
入力したモード信号により決定できるようにすれば、ユ
ーザーが自由に使用モードを選択することができる。こ
こで、ユーザーは自分が使用したいモードを外部から入
力する必要がある。

【００９０】一方、フラッシュメモリの仕様が予め決ま
っているのであれば、外部からは読み出し・プログラム
・プログラムベリファイのいずれかのモードを指定する
のみで、チップ内部で詳細な各種モードが選択されるよ
うに制御することもできる。例えば、フラッシュメモリ
アレイの全領域を第１の高速読み出し領域で使用する場
合は、第１・第２のプログラムモード、及び第１・第２
のプログラムベリファイモードが選択され、読み出し動
作時は、第１の高速読み出しモードが選択される。ま
た、フラッシュメモリアレイの全領域を第２の低消費電
力読み出し領域で使用するときは、第１・第２のプログ
ラムモード、及び第３・第４のプログラムベリファイモ
ードが選択され、読み出し動作時は、第２の低消費電力
読み出しモードが選択される。さらに、フラッシュメモ
リアレイ内に高速読み出しモードで使用する領域と、低
消費電力読み出しモードで使用する領域を混在させると
きは、入力アドレス基づいて各種のモードがチップ内部
で選択される。これらの制御を半導体製造工程又は検査
工程において決定することができるようにしておけば、
１つのフラッシュメモリチップで、様々な性能を有する
フラッシュメモリを出荷することが可能となる。

【００９１】（第２の実施形態）図２は、本発明の第２
の実施形態による不揮発性半導体記憶装置の構成図であ
る。第２の実施形態は、前述した図１に示す第１の実施
形態とは、メモリセルアレイ６０の構成のみが異なるの
で、ここではメモリセルアレイ６０の構成についてのみ
説明する。その他の構成は図１と同様であり、読み出し
動作、プログラム動作、プログラムベリファイ動作も同
様であるので、ここでは説明を省略する。

【００９２】本実施形態において、データを格納するメ
モリセルユニットは同一のビット線に接続され、且つ異
なるワード線に接続された複数のメモリセルから構成さ
れ、さらにメモリセルユニットを構成する複数のメモリ
セルがそれぞれ異なる消去ブロックに配置されているこ
とを特徴とする。

【００９３】具体的に説明すると、メモリセルユニット
ＭＵ１１１は、同一のビット線ＢＬ１に接続されたメモ
リセルで、且つ異なるワード線ＷＬ１１ａとＷＬ１１ｂ
に接続されたメモリセルであるＭ１１１ａとＭ１１１ｂ
から構成されている。メモリセルＭ１１１ａは１番目の
ブロック６０ａに属しており、メモリセルＭ１１１ｂは
ｌ番目のブロック６０ｃに属している。その他のメモリ
セルユニットに対しても同様であるので説明を省略す
る。このように、メモリセルユニットを構成する複数の
メモリセルをそれぞれ異なるブロックに属したメモリセ
ルで構成することで、プログラム動作だけでなく、イレ
ーズ動作も個々に行うことが可能となる。

【００９４】イレーズ動作は、選択ソース線に正の高電
圧を、選択ワード線に負の高電圧を印加することで行
う。また、イレーズベリファイ動作は、選択ゲートに正
の電圧を印加して、メモリセルに流れる電流値が所定の
値以上であることを、図２には図示していないが、ベリ
ファイ回路により判定する。以下、イレーズ動作、及び
イレーズベリファイ動作時の動作を詳細に説明する。こ
こでも、メモリセルＭ１１１ａとＭ１１１ｂから構成さ
れるメモリセルユニットＭＵ１１１に対してのイレーズ
動作、及びイレーズベリファイ動作について説明する。
本実施形態におけるイレーズ動作、及びイレーズベリフ
ァイ動作は、動作対象のメモリセル数の違いにより、第
１と第２のイレーズ動作、及び第１と第２のイレーズベ
リファイ動作を行うことができる。

【００９５】図９（ａ）は、第１のイレーズ動作、及び
第１のイレーズベリファイ動作時の選択ワード線ＷＬ１
１ａとＷＬ１１ｂにおける電圧印加状態を示す。第１の
イレーズモードＥｒａｓｅ１に設定して、時刻Ｔ２０で
ＮＴＲＧ信号を論理「Ｌ」レベルにすることで、第１の
イレーズ動作が開始される。第１のイレーズモードは、
メモリセルユニットを構成する複数のメモリセルが属す
る複数のブロックに対して同時にイレーズ動作を行うモ
ードである。したがって、時刻Ｔ２０で、ソース線ＳＬ
１とＳＬｌが正の高電圧に、選択ワード線ＷＬ１１ａと
ＷＬ１１ｂを含む１番目のブロック６０ａとｌ番目のブ
ロック６０ｃに接続される全ワード線が負の高電圧Ｖｎ
ｎに設定される。所定の時間イレーズ動作を行い、時刻
Ｔ２１でＮＴＲＧ信号を論理「Ｈ」レベルにすること
で、イレーズ動作は停止し、ソース線ＳＬ１とＳＬｌ及
び選択ワード線ＷＬ１１ａとＷＬ１１ｂは再び接地電位
に戻される。

【００９６】次に、時刻Ｔ２２で、第１のイレーズベリ
ファイモードＥｒａｓｅ Ｖｅｒｉｆｙ１に設定して、
時刻Ｔ２３でＮＴＲＧ信号を論理「Ｌ」レベルにするこ
とで、第１のイレーズベリファイ動作が開始される。第
１のイレーズベリファイモードは、メモリセルユニット
を構成する複数のメモリセルに対して同時にイレーズベ
リファイ動作を行うモードである。したがって、２本の
選択ワード線ＷＬ１１ａとＷＬ１１ｂは、時刻Ｔ２３
で、接地電位からイレーズベリファイ動作に必要な正の
電圧Ｖｅｖまで上昇する。所定の時間イレーズベリファ
イ動作を行い、時刻Ｔ２４でＮＴＲＧ信号を論理「Ｈ」
レベルにすることで、イレーズベリファイ動作は終了
し、選択ワード線は再び接地電位に戻される。

【００９７】図９（ｂ）は、第２のイレーズ動作、及び
第２のイレーズベリファイ動作時の選択ワード線ＷＬ１
１ａとＷＬ１１ｂにおける電圧印加状態を示す。第２の
イレーズモードＥｒａｓｅ２に設定して、時刻Ｔ２０で
ＮＴＲＧ信号を論理「Ｌ」レベルにすることで、第２の
イレーズ動作が開始される。第２のイレーズモードは、
メモリセルユニットを構成する複数のメモリセルが属す
る複数のブロックに対して個々にイレーズ動作を行うモ
ードである。図９（ｂ）は、メモリセルユニットＭＵ１
１１においてメモリセルＭ１１１ａのみへのイレーズ動
作を行うときの状態を示したものであり、時刻Ｔ２０
で、ソース線ＳＬ１が正の高電圧に、選択ワード線ＷＬ
１１ａを含む１番目のブロック６０ａに接続される全ワ
ード線が負の高電圧Ｖｎｎに設定され、メモリセルＭ１
１１ａを含む１番目のブロック６０ａのイレーズ動作が
行われる。このとき、ソース線ＳＬｌとｌ番目のブロッ
クに接続される全ワード線は接地電位のままであり、メ
モリセルＭ１１１ｂを含むｌ番目のブロック６０ｃのイ
レーズ動作は行われない。所定の時間イレーズ動作を行
い、時刻Ｔ２１でＮＴＲＧ信号を論理「Ｈ」レベルにす
ることで、イレーズ動作は停止し、選択ワード線ＷＬ１
１ａは再び接地電位に戻される。

【００９８】次に、時刻Ｔ２２で、第２のイレーズベリ
ファイモードＥｒａｓｅ Ｖｅｒｉｆｙ２に設定して、
時刻Ｔ２３でＮＴＲＧ信号を論理「Ｌ」レベルにするこ
とで、第２のイレーズベリファイ動作が開始される。第
２のイレーズベリファイモードは、メモリセルユニット
を構成する複数のメモリセルのうち、１つのメモリセル
に対してのみイレーズベリファイ動作を行うモードであ
る。図９（ｂ）は、メモリセルユニットＭＵ１１１にお
いてメモリセルＭ１１１ａのみへのイレーズベリファイ
動作を行うときの状態を示したものであり、選択ワード
線ＷＬ１１ａのみが、時刻Ｔ２３で、接地電位からイレ
ーズベリファイ動作に必要な正の電圧Ｖｅｖまで上昇
し、メモリセルＭ１１１ａへのイレーズベリファイ動作
が行われる。このとき、ワード線ＷＬ１１ｂは接地電位
のままであり、メモリセルＭ１１１ｂへのイレーズベリ
ファイ動作は行われない。所定の時間イレーズベリファ
イ動作を行い、時刻Ｔ２４でＮＴＲＧ信号を論理「Ｈ」
レベルにすることで、イレーズベリファイ動作は終了
し、選択ワード線ＷＬ１１ａは再び接地電位に戻され
る。

【００９９】このように、第１のイレーズモード、及び
第１のイレーズベリファイモードでは、メモリセルユニ
ットを構成する複数のメモリセルに対して同時にイレー
ズ、イレーズベリファイ動作を行うことができるため、
高速なイレーズ、イレーズベリファイ動作が実現でき
る。一方、第２のイレーズモード、及び第２のイレーズ
ベリファイモードでは、個々のメモリセルに対してイレ
ーズ、イレーズベリファイ動作を行うことができるた
め、個々のメモリセルにおけるしきい値電圧を正確に設
定することが可能となる。

【０１００】これらのモードを備えることで、例えば、
イレーズ動作の初期段階では、第１のイレーズモード、
及び第１のイレーズベリファイモードでイレーズ動作を
高速に行い、メモリセルのしきい値電圧が目標しきい値
電圧付近に近づいてきたら、今度は、第２のイレーズモ
ード、及び第２のイレーズベリファイモードを用いて個
々のメモリセルに対してイレーズ動作を行い、個々のメ
モリセルを正確なしきい値電圧に設定する、といったイ
レーズ動作が可能となる。

【０１０１】（第３の実施形態）図３は、本発明の第３
の実施形態による不揮発性半導体記憶装置の構成図であ
る。第３の実施形態は、第１及び第２の実施形態とは、
メモリセルアレイ７０の構成のみが異なるので、メモリ
セルアレイ７０の構成についてのみ説明する。その他の
構成は図１及び図２と同様である。本実施形態では、メ
モリセルアレイ７０は、メモリセルユニットが複数のメ
モリセルから構成されるブロックと、１つのメモリセル
から構成されるブロックとを有していることが大きな特
徴である。

【０１０２】図３において、複数のメモリセルから構成
されるブロックは、１番目のブロック７０ａとｍ番目の
ブロック７０ｄであり、それぞれのブロックに属するメ
モリセルによりメモリセルユニットが構成される。ま
た、１つのメモリセルから構成されるブロックは、２番
目のブロック７０ｂから（ｍ−１）番目のブロック７０
ｃまでである。本実施形態では、上記メモリアレイ構成
において説明を行うが、実際には、各ブロックにおける
メモリセルユニットを構成するメモリセル数は様々な組
み合わせをとることが可能である。

【０１０３】ここで、メモリセルユニットが複数のメモ
リセルから構成されるブロックに対する読み出し動作、
プログラム・プログラムベリファイ動作、及びイレーズ
・イレーズベリファイ動作は、第１及び第２の実施形態
で説明したものと同一であるので説明を省略する。以
下、メモリセルユニットが１つのメモリセルから構成さ
れるブロックとして、メモリセルＭ２１１から構成され
るメモリセルユニットＭＵ２１１を読み出す場合につい
て説明する。

【０１０４】図５（ｃ）は、メモリセルユニットＭＵ２
１１の読み出し動作時におけるタイミングチャートであ
る。読み出し原理は、図５（ａ）及び図５（ｂ）で説明
したものと同一であるので、動作が異なる部分について
のみ説明する。

【０１０５】図５（ｃ）において、時刻Ｔ１で読み出し
動作に入ると、選択ワード線ＷＬ２１の電圧は接地電位
から正の電圧Ｖｃｇｈになる。ここで選択ワード線は単
一選択である。また、選択メモリセル数が１つであるた
め、読み出し電流がワード線多重選択方式と比べて半分
となり、リファレンス電圧を生成するダミーワード線も
ＤＷＬａの１本のみが選択される。また、センスアンプ
起動時間は、従来のものと同一であり、メモリセルユニ
ットが複数のメモリセルから構成されるものと比較する
と遅いタイミングで起動するように設定されている。

【０１０６】このように、メモリセルユニットが１つの
メモリセルから構成されている場合は、メモリセルユニ
ットが複数のメモリセルから構成される場合に比べて、
高速・低消費電力読み出しは困難であるが、メモリセル
ユニットが１つのメモリセルで構成されているため、大
容量のメモリセルアレイブロック領域を実現できる。し
たがって、メモリセルユニットが複数のメモリセルで構
成されるブロックを設けることで、高速・低消費電力読
み出しを優先した領域を、単一のメモリセルで構成され
るブロックを設けることで、メモリ容量を優先した領域
を配置することが可能となる。

【０１０７】これらの異なった領域の読み出し動作は、
ロウアドレスバッファ・デコーダ８が、入力された行ア
ドレスに基づいて、読み出し対象領域が多重選択ブロッ
クか単一選択ブロックかを判定し、その判定結果ＪＲＥ
ＳＵＬＴが制御回路１４に入力されて、制御回路１４
は、ワード線及びダミーワード線を多重選択するか単一
選択するかの制御、及びセンスアンプ２の起動タイミン
グ等の制御を行う。また、これらの制御は、読み出し動
作だけでなく、プログラム動作時、及びイレーズ動作時
に対しても同様に行われる。

【０１０８】（第４の実施形態）図４は、本発明の第４
の実施形態による不揮発性半導体記憶装置の構成図であ
る。以下、第１〜第３の実施形態と異なる部分について
のみ説明する。

【０１０９】図４において、メモリセルアレイ８０は、
１番目のブロック８０ａからｍ番目のブロック８０ｄま
で合計ｍ個のブロックを有しており、各ブロックは、メ
モリセルユニットが１つのメモリセルから構成されるブ
ロックにもなり得るし、メモリセルユニットが複数のメ
モリセルから構成されるブロックにもなり得る。メモリ
セルユニットの構成は、レジスタ２１に格納するデータ
により決まる。また、読み出し動作時の選択ワード線電
圧、センスアンプ起動タイミング、及びプログラム時の
プログラムセルしきい値電圧等もレジスタ２１に格納す
るデータにより決まる。ここでは、１番目のブロックと
ｍ番目のブロックをペアにして、メモリセルユニットが
２つのメモリセルから構成されるブロックを構成し、さ
らに、このブロックは、第１の読み出しモードで高速読
み出し可能な領域であるとし、２番目のブロックから
（ｍ−１）番目のブロックまでを、従来通りのメモリセ
ルユニットが１つのメモリセルから構成されるブロック
に設定するとして説明を進める。読み出し動作、プログ
ラム動作、イレーズ動作を行う際は、レジスタ２１にメ
モリセルアレイ８０のブロック構成情報を予め格納して
おく必要があり、このブロック構成情報は、外部からレ
ジスタ２１に設定してもよいし、また、フラッシュメモ
リのある領域に格納されており、この領域に格納された
情報をレジスタ２１に転送する操作を行うことで設定し
てもよい。

【０１１０】ここでは、２つのメモリセルから構成され
るメモリセルユニットＭＵ１１１と１つのメモリセルか
ら構成されるメモリセルユニットＭＵ２１１を読み出す
場合について説明する。読み出し動作は前述の実施形態
で説明したものと同一である。

【０１１１】図５（ａ）に、メモリセルユニットＭＵ１
１１を読み出す場合のタイミングチャートを、図５
（ｃ）に、メモリセルユニットＭＵ２１１を読み出す場
合のタイミングチャートを示す。メモリセルユニットＭ
Ｕ１１１のアドレスを入力すると、メモリセルアレイ８
０のブロック構成情報を格納したレジスタ２１のデータ
と行アドレスが比較回路２２により比較され、このと
き、レジスタ２１には、メモリセルユニットＭＵ１１１
は２つのメモリセルから構成されるブロックで、１番目
のブロック８０ａとｍ番目のブロック８０ｄのメモリセ
ルから構成されているという情報が格納されているの
で、比較回路２２は、制御回路１４にワード線・ダミー
ワード線の多重選択を行い、さらに、高速読み出しモー
ドを実施するように命令する。制御回路１４は、比較回
路２２からの判定結果ＪＲＥＳＵＬＴを受けて、ワード
線・ダミーワード線の多重選択を行うように、また、昇
圧回路１５に対しては、選択ワード線に印加する正の高
電圧Ｖｃｇｈを発生させるよう各種制御信号を送る。さ
らに、制御回路１４は、センスアンプ２が従来よりも速
い時間で起動するようＳＡＥ信号の制御を行う。これに
より、高速読み出し動作が実現される。

【０１１２】また、メモリセルユニットＭＵ２１１を読
み出す際は、レジスタ２１のブロック構成情報と行アド
レスが比較回路２２により比較されて、比較回路２２
は、ワード線・ダミーワード線の単一選択を行うよう制
御回路１４に命令する。制御回路１４は、比較回路２２
からの判定結果ＪＲＥＳＵＬＴを受けて、ワード線・ダ
ミーワード線の単一選択を行うように、また、昇圧回路
１５に対しては選択ワード線に印加する正の高電圧Ｖｃ
ｇｈを発生させるよう各種制御信号を送る。さらに、制
御回路１４は、センスアンプ２が従来通りの起動時間で
起動するようＳＡＥ信号の制御を行う。これにより、従
来どおりの読み出し動作が実行される。以後の読み出し
動作の詳細は、前の実施形態で説明した動作と同一であ
るので説明を省略する。

【０１１３】また、プログラム動作、プログラムベリフ
ァイ動作、及びイレーズ動作、イレーズベリファイ動作
も、レジスタ２１に格納されたブロック構成情報と行ア
ドレスを比較回路２２で比較し、この判定結果ＪＲＥＳ
ＵＬＴに基づいて、制御回路１４がワード線の多重選択
または単一選択を行なわせ、また昇圧回路１５の出力電
圧を切り換える。以後のプログラム動作、プログラムベ
リファイ動作、及びイレーズ動作、イレーズベリファイ
動作の詳細は、前に説明した動作と同一であるので説明
を省略する。

【０１１４】以上のように、レジスタ２１に格納するデ
ータによって、メモリセルアレイの各ブロックにおける
メモリセルユニットを構成するメモリセル数、読み出し
動作時の選択ワード線電圧、センスアンプ起動タイミン
グ、及びプログラムセルのしきい値電圧等を変えること
ができるため、半導体製造工程又は検査工程でレジスタ
２１に格納するデータを決めておけば、１つのフラッシ
ュメモリチップで、様々な性能を有したフラッシュメモ
リを出荷することができる。

【０１１５】例えば、全ブロックのメモリセルユニット
を複数のメモリセルで構成した高速読み出しチップ、全
ブロックのメモリセルユニットを複数のメモリセルで構
成した低消費電力読み出しチップ、全ブロックのメモリ
セルユニットを複数のメモリセルで構成して高速読み出
し領域と低消費電力読み出し領域が混在したチップ、メ
モリセルユニットが複数のメモリセルで構成されたブロ
ックと１つのメモリセルで構成されたブロックが混在し
ており、高速・低消費読み出し領域と大きなメモリ容量
が得られる従来の読み出し領域が混在したチップ、全ブ
ロックのメモリセルユニットを１つのメモリセルで構成
した、メモリ容量の大きなチップなど、様々な性能のチ
ップを実現することができる。

【０１１６】また、これらのレジスタ設定をユーザー側
で行なうことで、ユーザー側で、メモリセルアレイの各
ブロックにおける読み出し性能（高速アクセス・低消費
電力・メモリ容量）を自由に決めることが可能となる。

【０１１７】なお、本発明の不揮発性半導体記憶装置
は、上述の例示にのみ限定されるものではなく、本発明
の要旨を逸脱しない範囲内において種々変更等を加えた
ものに対しても本発明に含まれるのは勿論である。

【０１１８】

【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置は、データを格納するメモリセルユニッ
トが同一のビット線に接続されたメモリセルで、且つ異
なるワード線に接続された複数のメモリセルから構成さ
れるブロックを設けており、このブロックの読み出し動
作時には、該当ワード線を多重選択することで複数のメ
モリセルを選択する。このとき、大きなセル電流を得る
ことができるため高速読み出しを実現することができ
る。さらに、このブロックに対しては、選択ワード線の
昇圧電圧を下げても十分なセル電流を得ることができる
ため、低消費電力読み出し動作を実現することができ
る。

【０１１９】また、このブロックにおけるメモリセルユ
ニットのプログラム動作、プログラムベリファイ動作、
及びイレーズ動作、イレーズベリファイ動作の対象メモ
リセル数を１つ又は複数と変えることができるようにす
ることで、高速で高精度なプログラム動作とイレーズ動
作を実現することができる。

【０１２０】さらに、ワード線の単一選択・多重選択、
及び昇圧電圧をデータ格納部に格納するデータで制御す
ることにより、メモリセルアレイの性能を自由に変える
ことが可能となる。

【図面の簡単な説明】

【図１】 本発明の第１の実施形態に係る不揮発性半導
体記憶装置の構成図

【図２】 本発明の第２の実施形態に係る不揮発性半導
体記憶装置の構成図

【図３】 本発明の第３の実施形態に係る不揮発性半導
体記憶装置の構成図

【図４】 本発明の第４の実施形態に係る不揮発性半導
体記憶装置の構成図

【図５】 本発明の実施形態における読み出し動作時の
各部の電圧変化を示すタイミングチャート

【図６】 本発明の実施形態におけるメモリセルのしき
い値電圧の分布を示す図

【図７】 本発明の実施形態における読み出し動作時の
ビット線電位の変化を示す図

【図８】 本発明の実施形態におけるプログラム及びプ
ログラムベリファイ動作時のワード線の電圧変化を示す
タイミングチャート

【図９】 本発明の実施形態におけるイレーズ及びイレ
ーズベリファイ動作時のワード線の電圧変化を示すタイ
ミングチャート

【図１０】 従来の不揮発性体記憶装置におけるメモリ
セルのしきい値電圧の分布を示す図

【図１１】 従来の不揮発性半導体記憶装置における読
み出し動作時のビット線電位の変化を示す図

【符号の説明】

１ ラッチ回路 ２ センスアンプ ３ センスアンプ２の第１の入力端 ４ センスアンプ２の第２の入力端 ５ プリチャージ回路 ６ コラムアドレスバッファ・デコーダ ７ コラムセレクタ ８ ロウアドレスバッファ・デコーダ ９ ワード線多重・単一選択ドライバ １０ ソース線ドライバ １１ ダミーワード線多重・単一選択ドライバ １２ ダミーセルアレイ １３ リセットトランジスタ １４ 制御回路 １５ 昇圧回路 ２１ レジスタ(データ格納部) ２２ 比較回路 ５０、６０、７０、８０ メモリセルアレイ ５０ａ〜５０ｃ、６０ａ〜６０ｄ、７０ａ〜７０ｄ、８
０ａ〜８０ｄ メモリセルブロック ＹＧ１〜ＹＧｋ、ＹＧＤ コラムゲート信号 Ｙ１〜Ｙｋ、ＹＤ コラムゲート ＢＬ１〜ＢＬｋ ビット線 ＤＢＬ ダミービット線 ＷＬ１１ａ、ＷＬ１１ｂ、ＷＬ１２ａ、ＷＬ１２ｂ、Ｗ
Ｌ２１、ＷＬ２２ ワード線 ＤＷＬａ、ＤＷＬｂ ダミーワード線 ＳＬ１〜ＳＬｍ ソース線 ＭＵ１１１〜ＭＵ１２ｋ、ＭＵ２１１〜ＭＵ２２ｋ メ
モリセルユニット Ｍ１１１ａ〜Ｍ１２ｋｂ、Ｍ２１１〜Ｍ２２ｋ、Ｍ１１
１〜Ｍ１２ｋ、Ｍｍ１１〜Ｍｍ２ｋ メモリセル ＤＣａ、ＤＣｂ ダミーセル ＭＯＤＥ モード信号 ＮＴＲＧ 動作制御信号 ＤＬ データラッチ制御信号 ＳＡＥ センスアンプ起動制御信号 ＮＰＲＥ プリチャージ制御信号 ＢＬＲＳＴ ビット線リセット制御信号 ＭＵＬＴＩＷＬ ワード線単一・多重選択制御信号 ＪＲＥＳＵＬＴ 判定結果信号

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 ６１３ ６１１Ｇ ６３４Ｃ ６３３Ｂ (72)発明者 森 俊樹 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD02 AD03 AD04 AD06 AD07 AD08 AD09 AD10 AE05 AE06

Claims (15)

【特許請求の範囲】
1. 【請求項１】 メモリセルの制御ゲートがワード線に接
   続され、ドレインがビット線に接続され、ソースがソー
   ス線に接続され、前記メモリセルは複数のワード線と複
   数のビット線の交差箇所にマトリクス状に配置され、デ
   ータを格納するメモリセルユニットが同一のビット線に
   接続され、且つ異なるワード線に接続された複数の前記
   メモリセルから構成されたメモリセルアレイと、 前記データの読み出し動作時に、前記メモリセルユニッ
   トに接続された複数の前記ワード線を多重選択して、前
   記メモリセルユニットを構成する前記複数のメモリセル
   を選択状態にするワード線選択部とを備えたことを特徴
   とする不揮発性半導体記憶装置。
2. 【請求項２】 前記不揮発性半導体記憶装置は、 ダミーセルの制御ゲートがダミーワード線に接続され、
   ドレインがダミービット線に接続され、ソースがダミー
   ソース線に接続され、前記ダミービット線にリファレン
   ス電圧を生成するダミーセルユニットが同一のダミービ
   ット線に接続され、且つ異なるダミーワード線に接続さ
   れた複数の前記ダミーセルから構成されたダミーセルア
   レイと、 前記データの読み出し動作時に、前記ダミーセルユニッ
   トに接続された複数の前記ダミーワード線を多重選択し
   て、前記複数のダミーセルを活性化状態にするダミーワ
   ード線選択部とを備えたことを特徴とする請求項１記載
   の不揮発性半導体記憶装置。
3. 【請求項３】 前記ワード線選択部は、プログラム・プ
   ログラムベリファイ、及びイレーズ・イレーズベリファ
   イ動作時に、制御信号に基づいて、前記ワード線の単一
   選択と多重選択の切り換えを行うことにより、前記メモ
   リセルユニットを構成する前記複数のメモリセルへの前
   記プログラム・プログラムベリファイ、及び前記イレー
   ズ・イレーズベリファイ動作の対象メモリセル数を切り
   換えることを特徴とする請求項１記載の不揮発性半導体
   記憶装置。
4. 【請求項４】 前記メモリセルアレイは、前記複数のメ
   モリセルを単位にして消去動作が一括で行える消去ブロ
   ックを複数個有するフラッシュメモリであり、前記メモ
   リセルユニットを構成する前記複数のメモリセルの各々
   がそれぞれ異なる前記消去ブロックに属しており、 前記ワード線選択部は、制御信号に基づいて、前記デー
   タの読み出し動作時に、該当ワード線の多重選択を行
   い、プログラム・プログラムベリファイ、及びイレーズ
   ベリファイ動作時に、前記ワード線の単一選択と多重選
   択の切り換えを行い、イレーズ動作時に、該当消去ブロ
   ックの単一消去と複数消去の切り換えを行い、前記メモ
   リセルユニットを構成する前記複数のメモリセルへの前
   記プログラム・プログラムベリファイ、及び前記イレー
   ズ・イレーズベリファイ動作の対象メモリセル数を前記
   ワード線の単一選択か多重選択、及び前記消去ブロック
   の単一消去か複数消去に基づいて切り換えることを特徴
   とする請求項１記載の不揮発性半導体記憶装置。
5. 【請求項５】 前記不揮発性半導体記憶装置は、前記メ
   モリセルアレイからの読み出しデータを判定するセンス
   部を備え、 前記ワード線に第１の昇圧電圧を印加して前記メモリセ
   ルを多重選択し、且つ前記センス部の起動タイミングが
   第１の所定値に設定された第１の読み出しモードと、 前記ワード線に前記第１の昇圧電圧よりも低い第２の昇
   圧電圧を印加して前記メモリセルを多重選択し、且つ前
   記センス部の起動タイミングが前記第１の所定値よりも
   遅い第２の所定値に設定された第２の読み出しモードと
   を有し、 半導体製造工程または検査工程時に、前記第１の読み出
   しモードと前記第２の読み出しモードのいずれかが使用
   可能となるか、または装置使用時にいずれかの読み出し
   モードを自由に選択可能であることを特徴とする請求項
   １から４のいずれか一項記載の不揮発性半導体記憶装
   置。
6. 【請求項６】 前記メモリセルは低いしきい値電圧を有
   するイレーズ状態と、前記イレーズ状態よりも高いしき
   い値電圧を有するプログラム状態をとり、 前記不揮発性半導体記憶装置は、 前記第１の読み出しモードで用いる前記第１の昇圧電圧
   で読み出しデータを判定するのに必要な第１の書き込み
   しきい値電圧をプログラム後に判定する第１のプログラ
   ムベリファイモードと、 前記第２の読み出しモードで用いる前記第２の昇圧電圧
   で読み出しデータを判定するのに必要な、前記第１の書
   き込みしきい値電圧よりも低い第２の書き込みしきい値
   電圧をプログラム後に判定する第２のプログラムベリフ
   ァイモードとを有し、 前記データの読み出し動作時に使用する前記ワード線の
   昇圧電圧に応じて、前記メモリセルへの書き込みしきい
   値電圧を変更することを特徴とする請求項５記載の不揮
   発性半導体記憶装置。
7. 【請求項７】 前記メモリセルアレイは、前記第１の読
   み出しモードで読み出し可能なブロックと、前記第２の
   読み出しモードで読み出し可能なブロックとを含むこと
   を特徴とする請求項６記載の不揮発性半導体記憶装置。
8. 【請求項８】 メモリセルの制御ゲートがワード線に接
   続され、ドレインがビット線に接続され、ソースがソー
   ス線に接続され、前記メモリセルは複数のワード線と複
   数のビット線の交差箇所にマトリクス状に配置され、デ
   ータを格納するメモリセルユニットが単一の前記メモリ
   セルから構成される第１のブロックと、同一のビット線
   に接続され、且つ異なるワード線に接続された複数の前
   記メモリセルから構成される第２のブロックとをそれぞ
   れ１つ以上有するメモリセルアレイと、 前記データの読み出し動作時に、入力アドレスに基づい
   て、前記第１のブロックに属するメモリセルユニットが
   選択された場合、該当ワード線の単一選択に切り換え、
   前記第２のブロックに属するメモリセルユニットが選択
   された場合、該当ワード線の多重選択に切り換えるワー
   ド線選択部と、 前記メモリセルアレイからの読み出しデータを判定する
   センス部と、 前記データの読み出し動作時に、前記ワード線選択部を
   制御して、該当ワード線を単一選択または多重選択させ
   て前記メモリセルユニットを構成する前記単一または複
   数のメモリセルを選択状態にし、また前記センス部を制
   御して、前記第２のブロックの読み出し動作時における
   前記センス部の起動タイミングを前記第１のブロックの
   読み出し動作時に比べて速くする制御部とを備えたこと
   を特徴とする不揮発性半導体記憶装置。
9. 【請求項９】 メモリセルの制御ゲートがワード線に接
   続され、ドレインがビット線に接続され、ソースがソー
   ス線に接続され、前記メモリセルは複数のワード線と複
   数のビット線の交差箇所にマトリクス状に配置され、デ
   ータを格納するメモリセルユニットが単一の前記メモリ
   セルから構成される第１のブロックと、同一のビット線
   に接続され、且つ異なるワード線に接続された複数の前
   記メモリセルから構成される第２のブロックのいずれか
   のブロック状態をとり得るブロックが１つ以上設けられ
   たメモリセルアレイと、 各ブロックが前記第１のブロックか前記第２のブロック
   かであるかの情報を格納するデータ格納部と、 前記データ格納部の情報と入力アドレスに基づいて、読
   み出し対象となる選択メモリセルユニットのメモリセル
   が前記単一のメモリセルか前記複数のメモリセルかを判
   定する判定部と、 前記判定部の判定結果に基づいて、選択メモリセルユニ
   ットのワード線を、前記第１のブロックに対しては該当
   ワード線の単一選択に切り換え、前記第２のブロックに
   対しては該当ワード線の多重選択に切り換えるワード線
   選択部と、 前記メモリセルアレイからの読み出しデータを判定する
   センス部と、 前記データの読み出し動作時に、前記判定部の判定結果
   に基づいて、前記ワード線選択部を制御して、前記ワー
   ド線を単一選択または多重選択させて前記メモリセルユ
   ニットを構成する前記単一または複数のメモリセルを選
   択状態にし、また前記センス部を制御して、前記第２の
   ブロックの読み出し動作時における前記センス部の起動
   タイミングを前記第１のブロックの読み出し動作時に比
   べて速くし、さらに前記データ格納部に格納する情報を
   変更する制御部とを備えたことを特徴とする不揮発性半
   導体記憶装置。
10. 【請求項１０】 前記不揮発性半導体記憶装置は、 ダミーセルの制御ゲートがダミーワード線に接続され、
    ドレインがダミービット線に接続され、ソースがダミー
    ソース線に接続され、前記ダミービット線にリファレン
    ス電圧を生成するダミーセルユニットが同一のダミービ
    ット線に接続され、且つ異なるダミーワード線に接続さ
    れた複数の前記ダミーセルから構成されたダミーセルア
    レイと、 前記データの読み出し動作時に、前記第１のブロックの
    選択時は、前記ダミーワード線の単一選択により前記単
    一のダミーセルを選択し、前記第２のブロックの選択時
    は、前記ダミーワード線の複数選択により前記複数のダ
    ミーセルを選択して、前記単一のダミーセルまたは前記
    複数のダミーセルを活性化状態にするダミーワード線選
    択部とを備えたことを特徴とする請求項８または９記載
    の不揮発性半導体記憶装置。
11. 【請求項１１】 前記ワード線選択部は、前記第２のブ
    ロックに対するプログラム・プログラムベリファイ、及
    びイレーズ・イレーズベリファイ動作時に、前記制御部
    からの制御信号に基づいて、前記ワード線の単一選択と
    多重選択の切り換えを行うことにより、前記メモリセル
    ユニットを構成する前記複数のメモリセルへの前記プロ
    グラム・プログラムベリファイ、及び前記イレーズ・イ
    レーズベリファイ動作の対象メモリセル数を切り換える
    ことを特徴とする請求項８または９記載の不揮発性半導
    体記憶装置。
12. 【請求項１２】 前記メモリセルアレイは、前記複数の
    メモリセルを単位にして消去動作が一括で行える消去ブ
    ロックを複数個有するフラッシュメモリであり、前記第
    ２のブロックに属する前記メモリセルユニットを構成す
    る前記複数のメモリセルの各々がそれぞれ異なる前記消
    去ブロックに属しており、 前記ワード線選択部は、前記制御部からの制御信号に基
    づいて、前記データの読み出し動作時に、該当ワード線
    の単一選択または多重選択を行い、前記第２のブロック
    におけるプログラム・プログラムベリファイ、及びイレ
    ーズベリファイ動作時に、前記ワード線の単一選択と多
    重選択の切り換えを行い、イレーズ動作時に、該当消去
    ブロックの単一消去と複数消去の切り換えを行い、前記
    メモリセルユニットを構成する前記複数のメモリセルへ
    の前記プログラム・プログラムベリファイ、及び前記イ
    レーズ・イレーズベリファイ動作の対象メモリセル数を
    前記ワード線の単一選択か多重選択、および前記消去ブ
    ロックの単一消去か複数消去に基づいて切り換えること
    を特徴とする請求項８または９記載の不揮発性半導体記
    憶装置。
13. 【請求項１３】 前記不揮発性半導体記憶装置は、 前記ワード線に第１の昇圧電圧を印加して前記メモリセ
    ルを多重選択し、且つ前記センス部の起動タイミングが
    第１の所定値に設定された第１の読み出しモードと、 前記ワード線に第１の昇圧電圧よりも低い第２の昇圧電
    圧を印加して前記メモリセルを多重選択し、且つ前記セ
    ンス部の起動タイミングが前記第１の所定値よりも遅い
    第２の所定値に設定された第２の読み出しモードとを有
    し、 前記第１のブロックに対しては第１の読み出しモードで
    読み出し動作を行い、前記第２のブロックに対しては、
    半導体製造工程または検査工程時に、前記第１の読み出
    しモードと前記第２の読み出しモードのいずれかが使用
    可能となるか、または装置使用時にいずれかの読み出し
    モードを自由に選択可能であることを特徴とする請求項
    ８から１２のいずれか一項記載の不揮発性半導体記憶装
    置。
14. 【請求項１４】 前記メモリセルは低いしきい値電圧を
    有するイレーズ状態と、前記イレーズ状態よりも高いし
    きい値電圧を有するプログラム状態をとり、 前記不揮発性半導体記憶装置は、 前記第１の読み出しモードで用いる前記第１の昇圧電圧
    で読み出しデータを判定するのに必要な第１の書き込み
    しきい値電圧をプログラム後に判定する第１のプログラ
    ムベリファイモードと、 前記第２の読み出しモードで用いる前記第２の昇圧電圧
    で読み出しデータを判定するのに必要な、前記第１の書
    き込みしきい値電圧よりも低い第２の書き込みしきい値
    電圧をプログラム後に判定する第２のプログラムベリフ
    ァイモードとを有し、 前記データの読み出し動作時に使用する前記ワード線の
    昇圧電圧に応じて、前記メモリセルへの書き込みしきい
    値電圧を変更することを特徴とする請求項１３記載の不
    揮発性半導体記憶装置。
15. 【請求項１５】 前記第２のブロックは、前記第１の読
    み出しモードで読み出し可能なブロックと前記第２の読
    み出しモードで読み出し可能なブロックとを含むことを
    特徴とする請求項１４記載の不揮発性半導体記憶装置。