JP4684719B2 - 半導体記憶装置 - Google Patents
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Description
図1は、本発明の実施の形態1に係る半導体記憶装置に含まれるメモリアレイ周辺部の模式図である。実施の形態1に係る半導体記憶装置は、図14を用いて説明した従来のメモリアレイと同様に、複数のメモリセルM01〜M06を中心に構成される。複数のメモリセルM01〜M06は、紙面横方向にアレイ状に配置されている。各メモリセルのゲートは、横方向に共通ノードであるワード線WL0に接続されている。すなわち、メモリセルM01〜M06のコントロールゲートは、ワード線WL0に接続されている。また、各メモリセルのソースもしくはドレインは、紙面縦方向に共通ノードであるビット線BL0〜BL6に接続されている。例えば、メモリセルM01のドレインもしくはソースは、ビット線BL0及びBL1にそれぞれ接続されている。また、メモリセルM02のドレインもしくはソースは、ビット線BL1及びBL2にそれぞれ接続されている。
図7は、本発明の実施の形態2に係る半導体記憶装置に含まれるメモリアレイ周辺部の模式図である。実施の形態2に係る半導体記憶装置は、概略構成が図2に示した実施の形態1に係る半導体記憶装置と等しいので、相違点のみ説明する。
図8は、本発明の実施の形態3に係る半導体記憶装置に含まれるメモリアレイ周辺部の模式図である。実施の形態3に係る半導体記憶装置は、概略構成が図2に示した実施の形態1に係る半導体記憶装置と等しいので、相違点のみ説明する。
図9は、本発明の実施の形態4に係る半導体記憶装置に含まれるメモリアレイ周辺部の模式図である。実施の形態4に係る半導体記憶装置は、概略構成が図2に示した実施の形態1に係る半導体記憶装置と等しいので、相違点のみ説明する。
図10は、本発明の実施の形態5に係る半導体記憶装置に含まれるメモリセルのバイアス条件を説明する模式図である。実施の形態5に係る半導体記憶装置は、同一メモリセル内にある電荷局在部同士が対を形成している点を特徴としている。以下、実施の形態5に係る半導体記憶装置は、概略構成が実施の形態1に係る半導体記憶装置と等しいので、以下、相違する部分を中心に説明する。なお、図10(a)は、メモリセルM01の紙面右側の電荷局在部107にあるデータ(電荷)を読み出す場合のバイアス条件を示し、図10(b)は、メモリセルM01の紙面左側の電荷局在部106にあるデータ(電荷)を読み出す場合のバイアス条件を示している。
図11は、本発明の実施の形態6に係る半導体記憶装置に含まれるメモリアレイ周辺部の模式図である。実施の形態6に係る半導体記憶装置は、概略構成が図2に示した実施の形態1に係る半導体記憶装置と等しいので、相違点のみ説明する。
図12は、本発明の実施の形態7に係る半導体記憶装置に含まれるメモリアレイ周辺部の模式図である。なお、図12において、センスアンプ周りの回路は紙面の都合上、省略してある。また、図12において、実施の形態1に係る半導体記憶装置を説明した図2において省略されていた、メモリセルM11〜M16及びM21〜26と、ワード線WL1及びWL2とが記載されている。
102 ONO膜
103 ゲート
104、105 拡散層
106、107 電荷局在部
108 切替えスイッチ109、112 センスアンプ
110、111 メモリアレイブロック
113、114 キャパシタ
M01〜M06 メモリセル
M0256〜M0261 メモリセル
M01B〜M06B メモリセル
M11〜M16 メモリセル
M21〜M26 メモリセル
BL0〜BL6 ビット線
BL256〜BL262 ビット線
BL0B〜BL6B ビット線
WL0、WL1、WL2 ワード線
WL0B ワード線
R01 リファレンスセル
RSL リファレンスソース線
RBL リファレンスビット線
RWL リファレンスワード線
F01、F11 フラグセル
FSL フラグソース線
FBL フラグビット線
Claims (5)
- データを書込み及び消去可能で、電圧が供給されない間も当該データを保持可能な不揮発性の半導体記憶装置であって、
前記データに対応する電荷をそれぞれ蓄えることが可能な複数の電荷局在部を含むメモリセルと、
前記複数の電荷局在部の内の第1の電荷局在部に接続される第1のビット線と、
前記複数の電荷局在部の内の前記第1の電荷局在部と異なる第2の電荷局在部に接続される前記第1のビット線と異なる第2のビット線と、
第1のスイッチ素子と、
前記第1のスイッチ素子と異なる第2のスイッチ素子と、
第1のキャパシタと、
前記第1のキャパシタと異なる第2のキャパシタと、
センスアンプとを備え、
同一の前記メモリセル内において前記電荷局在部の内のいずれか2つは相補的な状態で電荷を蓄え、
前記第1のスイッチ素子の一端は前記第1のビット線と接続され、
前記第2のスイッチ素子の一端は前記第2のビット線と接続され、
前記第1のキャパシタの一端は前記センスアンプの一端と前記第1のスイッチ素子の他端とに接続され、
前記第2のキャパシタの一端は前記センスアンプの他端と前記第2のスイッチ素子の他端とに接続されることを特徴とする、半導体記憶装置。 - 前記2つの相補的な状態で蓄えられた電荷は、各前記電荷局在部に接続されるそれぞれ相異なるビット線を用いて読み出される、請求項1に記載の半導体記憶装置。
- 前記複数の電荷局在部が単独に電荷を蓄える状態に切替え可能である、請求項1に記載の半導体記憶装置。
- 前記切替えは、フラグに基づき行われる、請求項3に記載の半導体記憶装置。
- 前記相補的な状態で電荷を蓄えることが可能な前記2つの電荷局在部の対を複数用いて、1ビットを記憶する、請求項1に記載の半導体記憶装置。
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08321190A (ja) * | 1995-04-28 | 1996-12-03 | Sgs Thomson Microelectron Srl | センス増幅回路 |
JPH0922600A (ja) * | 1995-05-02 | 1997-01-21 | Yamaha Corp | 半導体記憶装置 |
JP2001057096A (ja) * | 1999-06-11 | 2001-02-27 | Hitachi Ltd | 多重化メモリ及びそれを用いたセンサ並びに制御システム |
JP2002367390A (ja) * | 2001-06-13 | 2002-12-20 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置 |
JP2004247436A (ja) * | 2003-02-12 | 2004-09-02 | Sharp Corp | 半導体記憶装置、表示装置及び携帯電子機器 |
JP2005251384A (ja) * | 2004-03-05 | 2005-09-15 | Infineon Technologies Ag | 電気的に書き込みおよび消去が可能なメモリセルの動作方法および電気的なメモリのための記憶装置 |
Family Cites Families (8)
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---|---|---|---|---|
KR20000005467A (ko) * | 1996-08-01 | 2000-01-25 | 칼 하인쯔 호르닝어 | 저장 셀 장치의 동작 방법 |
US5803299A (en) * | 1996-08-05 | 1998-09-08 | Sealy, Jr.; Scott P. | Container for multiple trash bags |
IL125604A (en) * | 1997-07-30 | 2004-03-28 | Saifun Semiconductors Ltd | Non-volatile electrically erasable and programmble semiconductor memory cell utilizing asymmetrical charge |
US6269023B1 (en) * | 2000-05-19 | 2001-07-31 | Advanced Micro Devices, Inc. | Method of programming a non-volatile memory cell using a current limiter |
US6456536B1 (en) * | 2000-06-23 | 2002-09-24 | Advanced Micro Devices, Inc. | Method of programming a non-volatile memory cell using a substrate bias |
JP2002237191A (ja) | 2001-02-13 | 2002-08-23 | Seiko Instruments Inc | 相補型不揮発性記憶回路 |
US7184298B2 (en) * | 2003-09-24 | 2007-02-27 | Innovative Silicon S.A. | Low power programming technique for a floating body memory transistor, memory cell, and memory array |
US7206224B1 (en) * | 2004-04-16 | 2007-04-17 | Spansion Llc | Methods and systems for high write performance in multi-bit flash memory devices |
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08321190A (ja) * | 1995-04-28 | 1996-12-03 | Sgs Thomson Microelectron Srl | センス増幅回路 |
JPH0922600A (ja) * | 1995-05-02 | 1997-01-21 | Yamaha Corp | 半導体記憶装置 |
JP2001057096A (ja) * | 1999-06-11 | 2001-02-27 | Hitachi Ltd | 多重化メモリ及びそれを用いたセンサ並びに制御システム |
JP2002367390A (ja) * | 2001-06-13 | 2002-12-20 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置 |
JP2004247436A (ja) * | 2003-02-12 | 2004-09-02 | Sharp Corp | 半導体記憶装置、表示装置及び携帯電子機器 |
JP2005251384A (ja) * | 2004-03-05 | 2005-09-15 | Infineon Technologies Ag | 電気的に書き込みおよび消去が可能なメモリセルの動作方法および電気的なメモリのための記憶装置 |
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