JPH11330429A - 半導体メモリ - Google Patents

Abstract

(57)【要約】 【課題】書き込み特性にばらつきが少なく、動作速度が
速く微細化及び高集積化が可能で、過剰消去をおこすこ
とがない半導体メモリを提供する。 【解決手段】メモリセル１は、ソース・ドレイン領域３
Ａ，３Ｂ、チャネル領域４、浮遊ゲート電極５，６、制
御ゲート電極７からなる。制御ゲート電極７の一部はチ
ャネル領域４上で選択ゲート１１を構成し、各領域３
Ａ，３Ｂと選択ゲート１１とにより、選択トランジスタ
１２が構成される。制御ゲート電極７を、対となる各浮
遊ゲート電極５，６の配置方向と交差する方向に接続し
てワード線が構成されている。メモリセル１における一
方のソース・ドレイン領域３Ｂはワード線の延設方向と
同一方向に延びて第１のビット線を構成し、他方のソー
ス・ドレイン領域３Ａは第１のビット線と直交する第２
のビット線１５に接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリに関
するものである。

【０００２】

【従来の技術】近年、不揮発性半導体メモリとして、例
えば、ＥＥＰＲＯＭ（Electrically Erasable and Prog
rammable Read Only Memory ）が注目されている。この
ＥＥＰＲＯＭでは、浮遊ゲートに電荷を蓄積し、電荷の
有無による閾値電圧の変化を制御ゲートによって検出す
ることで、データの記憶を行わせるようになっている。
また、ＥＥＰＲＯＭには、メモリチップ全体でデータの
消去を行うか、あるいは、メモリセルアレイを任意のブ
ロックに分けてその各ブロック単位でデータの消去を行
うフラッシュＥＥＰＲＯＭがある。

【０００３】フラッシュＥＥＰＲＯＭを構成するメモリ
セルには、スプリットゲート型やスタックトゲート型な
どがある。スタックトゲート型メモリセルを用いたフラ
ッシュＥＥＰＲＯＭは、データ消去時に浮遊ゲート電極
から電荷を引き抜く際、電荷を過剰に抜き過ぎると、メ
モリセルをオフ状態にするための所定の電圧（例えば、
０Ｖ）を制御ゲート電極に印加したときでも、チャネル
領域がオン状態になる。その結果、そのメモリセルが常
にオン状態になり、記憶されたデータの読み出しが不能
になるという問題、いわゆる過剰消去の問題が起こる。
過剰消去を防止するには、消去手順に工夫が必要で、メ
モリデバイスの周辺回路で消去手順を制御するか、又は
メモリデバイスの外部回路で消去手順を制御する必要が
ある。

【０００４】このようなスタックトゲート型メモリセル
における過剰消去の問題を回避するために開発されたの
が、スプリットゲート型メモリセルである。スプリット
ゲート型メモリセルを用いるフラッシュＥＥＰＲＯＭ
は、ＷＯ９２／１８９８０（G11C 13/00）に開示されて
いる。

【０００５】図１４は、従来のスプリットゲート型メモ
リセル２０１を用いたフラッシュＥＥＰＲＯＭのメモリ
セルアレイ３０２を示す。図１４（ｂ）は、メモリセル
アレイ３０２の一部平面図であり、図１４（ａ）は、図
１４（ｂ）におけるＸ−Ｘ線断面図である。

【０００６】スプリットゲート型メモリセル２０１は、
ソース領域２０３、ドレイン領域２０４、チャネル領域
２０５、浮遊ゲート電極２０６、及び制御ゲート電極２
０７から構成されている。

【０００７】Ｐ型単結晶シリコン基板２０２上にＮ型の
ソース領域２０３及びＮ型のドレイン領域２０４が形成
されている。ソース領域２０３とドレイン領域２０４と
に挟まれたチャネル領域２０５上に、ゲート絶縁膜２０
８を介して浮遊ゲート電極２０６が形成されている。浮
遊ゲート電極２０６上にＬＯＣＯＳ（Local Oxidation
of Silicon）法によって絶縁膜２０９及びトンネル絶縁
膜２１０が形成され、トンネル絶縁膜２１０上に制御ゲ
ート電極２０７が形成されている。

【０００８】ここで、制御ゲート電極２０７の一部は、
各絶縁膜２０８，２１０を介してチャネル領域２０５上
に配置され、選択ゲート２１１を構成している。その選
択ゲート２１１とソース領域２０３及びドレイン領域２
０４とにより、選択トランジスタ２１２が構成される。
すなわち、スプリットゲート型メモリセル２０１は、各
ゲート電極２０６，２０７と各領域２０３，２０４から
構成されるトランジスタと、選択トランジスタ２１２と
が直列に接続された構成をとる。

【０００９】メモリセルアレイ３０２は、基板２０２上
に形成された複数のメモリセル２０１によって構成され
ている。基板２０２上の占有面積を小さく抑えることを
目的に、２つのメモリセル２０１（以下、２つを区別す
るため「２０１ａ」「２０１ｂ」と表記する）は、ソー
ス領域２０３を共通にし、その共通のソース領域２０３
を中心にして浮遊ゲート電極２０６及び制御ゲート電極
２０７が線対称となるように配置されている。

【００１０】基板２０２上にはフィールド絶縁膜２１３
が形成され、そのフィールド絶縁膜２１３によって各メ
モリセル２０１間の素子分離が行われている。図１４
（ｂ）において縦方向に配置された各メモリセル２０１
のソース領域２０３は共通になっている。また、図１４
（ｂ）において縦方向に配置された各メモリセル２０１
の制御ゲート電極２０７は共通になっており、その制御
ゲート電極２０７によってワード線が形成されている。
さらに、図１４（ｂ）において横方向に配置されている
各ドレイン領域２０４は、ビット線コンタクト２１４を
介してビット線（図示略）に接続されている。

【００１１】次に、フラッシュＥＥＰＲＯＭの各動作モ
ード（書き込み動作、読み出し動作、消去動作）につい
て、図１５を参照して説明する。 （ａ）書き込み動作（図１５（ａ）参照） 選択されたメモリセル２０１のドレイン領域２０４は、
センスアンプ３１０内に設けられた定電流源３１０ａに
接続され、その電位は約１．２Ｖにされる。また、選択
されたメモリセル２０１以外の各メモリセル２０１のド
レイン領域２０４の電位は３Ｖにされる。

【００１２】選択されたメモリセル２０１の制御ゲート
電極２０７の電位は２Ｖにされる。また、選択されたメ
モリセル２０１以外の各メモリセル２０１の制御ゲート
電極２０７の電位は０Ｖにされる。

【００１３】全てのメモリセル２０１のソース領域２０
３の電位は１２Ｖにされる。メモリセル２０１におい
て、選択トランジスタ２１２の閾値電圧Ｖｔｈは約０．
５Ｖである。従って、選択されたメモリセル２０１で
は、ドレイン領域２０４中の電子が反転状態のチャネル
領域２０５中へ移動する。そのため、ソース領域２０３
からドレイン領域２０４に向かってセル電流が流れる。
一方、ソース領域２０３の電位は１２Ｖであるため、ソ
ース領域２０３と浮遊ゲート電極２０６との間の静電容
量を介したカップリングにより、浮遊ゲート電極２０６
の電位が持ち上げられて１２Ｖに近くなる。そのため、
チャネル領域２０５と浮遊ゲート電極２０６の間には高
電界が生じる。従って、チャネル領域２０５中の電子は
加速されてホットエレクトロンとなり、図１５（ａ）の
矢印Ａに示すように、浮遊ゲート電極２０６へ注入され
る。その結果、選択されたメモリセル２０１の浮遊ゲー
ト電極２０６に電荷が蓄積され、１ビットのデータが書
き込まれて記憶される。

【００１４】この書き込み動作は、選択されたメモリセ
ル２０１毎に行うことができる。 （ｂ）読み出し動作（図１５（ｂ）参照） 選択されたメモリセル２０１のドレイン領域２０４の電
位は２Ｖにされる。また、選択されたメモリセル２０１
以外の各メモリセル２０１のドレイン領域２０４の電位
は０Ｖにされる。

【００１５】選択されたメモリセル２０１の制御ゲート
電極２０７の電位は４Ｖにされる。また、選択されたメ
モリセル２０１以外の各メモリセル２０１の制御ゲート
電極２０７の電位は０Ｖにされる。

【００１６】全てのメモリセル２０１のソース領域２０
３の電位は０Ｖにされる。後記するように、消去状態に
あるメモリセル２０１の浮遊ゲート電極２０６には電荷
が蓄積されていない。それに対して、前記したように、
書き込み状態にあるメモリセル２０１の浮遊ゲート電極
２０６には電荷が蓄積されている。従って、消去状態に
あるメモリセル２０１の浮遊ゲート電極２０６直下のチ
ャネル領域２０５はオン状態になっており、書き込み状
態にあるメモリセル２０１の浮遊ゲート電極２０６直下
のチャネル領域２０５はオフ状態になっている。そのた
め、制御ゲート電極２０７に４Ｖが印加されて選択トラ
ンジスタ２１２がオンしたとき、ドレイン領域２０４か
らソース領域２０３に向かって流れるセル電流は、消去
状態のメモリセル２０１の方が書き込み状態のメモリセ
ル２０１よりも大きくなる。

【００１７】この各メモリセル２０１間のセル電流の大
小をセンスアンプ３１０で判別することにより、メモリ
セル２０１に記憶されたデータの値を読み出すことがで
きる。例えば、消去状態のメモリセル２０１のデータの
値を「１」、書き込み状態のメモリセル２０１のデータ
の値を「０」として読み出しを行う。つまり、各メモリ
セル２０１に、消去状態のデータ値「１」と、書き込み
状態のデータ値「０」の２値を記憶させ、そのデータ値
を読み出すことができる。

【００１８】（ｃ）消去動作（図１５（ｃ）参照） 全てのメモリセル２０１のドレイン領域２０４の電位は
０Ｖにされる。選択されたメモリセル２０１の制御ゲー
ト電極２０７の電位は１５Ｖにされる。また、選択され
たメモリセル２０１以外の各メモリセル２０１の制御ゲ
ート電極２０７の電位は０Ｖにされる。

【００１９】全てのメモリセル２０１のソース領域２０
３の電位は０Ｖにされる。ソース領域２０３及び基板２
０２と浮遊ゲート電極２０６との間の静電容量と、制御
ゲート電極２０７と浮遊ゲート電極２０６の間の静電容
量とを比べると、前者の方が圧倒的に大きい。つまり、
浮遊ゲート電極２０６は、ソース領域２０３及び基板２
０２と強くカップリングしている。そのため、制御ゲー
ト電極２０７が１５Ｖ、ドレイン領域２０４が０Ｖにな
っても、浮遊ゲート電極２０６の電位は０Ｖ付近からあ
まり変化せず、制御ゲート電極２０７と浮遊ゲート電極
２０６の電位差が大きくなって各電極２０７，２０６間
に高電界が生じる。

【００２０】その結果、ファウラー−ノルドハイム・ト
ンネル電流（Fowler-Nordheim Tunnel Current、以下、
ＦＮトンネル電流という）が流れ、図１５（ｃ）の矢印
Ｂに示すように、浮遊ゲート電極２０６中の電子が制御
ゲート電極２０７側へ引き抜かれて、メモリセル２０１
に記憶されたデータの消去が行われる。

【００２１】このとき、浮遊ゲート電極２０６には突起
部２０６ａが形成されているため、浮遊ゲート電極２０
６中の電子は突起部２０６ａから飛び出して制御ゲート
電極２０７側へ移動する。従って、電子の移動が容易に
なり、浮遊ゲート電極２０６中の電子を効率的に引き抜
くことができる。

【００２２】ここで、行方向に配列された各メモリセル
２０１の制御ゲート電極２０７により、共通のワード線
が形成されている。そのため、消去動作は、選択された
ワード線に接続されている全てのメモリセル２０１に対
して行われる。

【００２３】尚、複数のワード線を同時に選択すること
により、その各ワード線に接続されている全てのメモリ
セル２０１に対して消去動作を行うこともできる。この
ように、メモリセルアレイ３０２を複数組のワード線毎
の任意のブロックに分けてその各ブロック単位でデータ
の消去を行う消去動作は、ブロック消去と呼ばれる。

【００２４】このように構成されたスプリットゲート型
メモリセル２０１を用いたフラッシュＥＥＰＲＯＭは、
選択トランジスタ２１２が設けられているため、個々の
メモリセル２０１にそれ自身を選択する機能がある。つ
まり、データ消去時に浮遊ゲート電極２０６から電荷を
引き抜く際に電荷を過剰に抜き過ぎても、選択ゲート２
１１によってチャネル領域２０５をオフ状態にすること
ができる。従って、過剰消去が発生したとしても、選択
トランジスタ２１２によってメモリセル２０１のオン・
オフ状態を制御することができ、過剰消去が問題になら
ない。すなわち、メモリセル２０１の内部に設けられた
選択トランジスタ２１２によって、そのメモリセル自身
のオン・オフ状態を選択することができる。

【００２５】

【発明が解決しようとする課題】しかしながら、上記の
スプリットゲート型メモリセル２０１を用いるフラッシ
ュＥＥＰＲＯＭには、以下の問題点がある。

【００２６】（１）制御ゲート電極２０７を形成するた
めのエッチング用マスク２１９の位置ずれに起因して、
各メモリセル２０１の書き込み特性にバラツキが生じる
問題。

【００２７】制御ゲート電極２０７を形成するには、図
１６（ａ）に示すように、基板２０２上の全面に形成さ
れたトンネル絶縁膜２１０上にドープドポリシリコン膜
を形成し、通常のフォトリソグラフィー技術を用いてエ
ッチング用マスク２１９を形成する。このとき、エッチ
ング用マスク２１９の位置が各メモリセル２０１ａ，２
０１ｂに対してずれた場合、制御ゲート電極２０７の形
状は、各メモリセル２０１ａ，２０１ｂで異なったもの
になる。

【００２８】また、ドレイン領域２０４は制御ゲート電
極２０７の形成後において、イオン注入法を用いて形成
される。このドレイン領域２０４の位置は、制御ゲート
電極２０７の選択ゲート２１１側の端部によって規定さ
れる。

【００２９】そのため、図１６（ａ）に示すように、エ
ッチング用マスク２１９の位置がずれた場合、図１６
（ｂ）に示すように、各メモリセル２０１ａ，２０１ｂ
のチャネル領域２０５の長さ（チャネル長）Ｌ１，Ｌ２
が異なったものになってしまう。例えば、エッチング用
マスク２１９の位置がメモリセル２０１ｂ側にずれてい
る場合、メモリセル２０１ｂのチャネル長Ｌ２の方がメ
モリセル２０１ａのチャネル長Ｌ１よりも短くなる。

【００３０】チャネル長Ｌ１，Ｌ２が異なる場合にはチ
ャネル領域２０５の抵抗も異なったものになるため、書
き込み動作時に流れるセル電流値に差が生じる。つま
り、チャネル長が長いほどチャネル領域２０５の抵抗が
大きくなり、書き込み動作時に流れるセル電流は小さく
なる。書き込み動作時に流れるセル電流値に差が生じる
と、ホットエレクトロンの発生率にも差が生じる。その
結果、各メモリセル２０１ａ，２０１ｂの書き込み特性
が異なったものになる。

【００３１】（２）上記（１）の問題点を回避するた
め、メモリセル２０１の微細化が阻害される問題。スプ
リットゲート型メモリセル２０１の設計に当っては、各
ゲート電極２０６、２０７の加工線幅寸法精度だけでな
く、各ゲート電極２０６，２０７の重ね合わせ寸法精度
をも考慮して、各ゲート電極２０６，２０７と各領域２
０３，２０４の位置関係に予め余裕を持たせておく必要
がある。しかしながら、近年の半導体微細加工技術にお
いては、０. ５μｍ前後の線幅の細線を加工する場合、
加工線幅寸法精度は０. ０５μｍ程度まで得られるのに
対し、重ね合わせ寸法精度は０. １〜０. ２μｍ程度ま
でしか得られない。つまり、スプリットゲート型メモリ
セル２０１では、各ゲート電極２０６，２０７の重ね合
わせ寸法精度の低さが障害となって微細化が妨げられ
る。

【００３２】（３）スプリットゲート型メモリセル２０
１はスタックトゲート型メモリセルに比べて微細化が難
しいという問題。スタックトゲート型メモリセルにおけ
る浮遊ゲート電極と制御ゲート電極の幅は同一で、両ゲ
ート電極は相互にずれることなく積み重ねられた構造に
なっている。それに対して、スプリットゲート型メモリ
セル２０１では、制御ゲート電極２０７の一部がチャネ
ル領域２０５上に配置され、選択ゲート２１１を構成し
ている。そのため、スタックトゲート型メモリセルに比
べて、スプリットゲート型メモリセル２０１では、選択
ゲート２１１の分だけ基板２０２上における素子の専有
面積が大きくなる。つまり、スプリットゲート型メモリ
セルは過剰消去の問題はないものの、上記（２）により
高集積化が困難である。

【００３３】また、１対のソース領域２０３間において
互いに隣接するメモリセル２０１は、共通のドレイン領
域２０４を必要とする。このドレイン領域２０４の分だ
け一対のメモリセル２０１の占有面積が大きくなり、高
集積化の障害となる。

【００３４】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、書き込み特性にばらつ
きが少なく、動作速度が速く微細化及び高集積化が可能
で、過剰消去をおこすことがない半導体メモリを提供す
ることにある。

【００３５】

【課題を解決するための手段】上記の目的を達成するた
め、請求項１の発明は、１つの制御ゲート電極を共有し
かつ半導体基板に形成された２つのソース・ドレイン領
域間のチャネル領域上に併置された２つの浮遊ゲート電
極を備えるメモリセルをマトリクス状に配置し、該マト
リクス内において前記各制御ゲート電極を前記対となる
各浮遊ゲート電極の配置方向と交差する方向に接続しワ
ード線とする半導体メモリを要旨とする。

【００３６】請求項２に記載の発明は、請求項１に記載
の半導体メモリにおいて、前記各ワード線に接続された
メモリセルにおける一方のソース・ドレイン領域は該ワ
ード線の延設方向と同一方向に延びる複数の第１のビッ
ト線に接続され、前記各ワード線に接続されたメモリセ
ルにおける各他方のソース・ドレイン領域は前記複数の
第１のビット線と交差する複数の第２のビット線に接続
されていることを要旨とする。

【００３７】請求項３に記載の発明は、請求項１又は２
に記載の半導体メモリにおいて、前記複数のワード線
は、前記各浮遊ゲート電極上で当該半導体メモリの制御
ゲート電極を構成することを要旨とする。

【００３８】請求項４に記載の発明は、請求項１〜３の
いずれか１項に記載の半導体メモリにおいて、前記第１
のビット線は、前記ワード線の延設方向と同一方向に延
びるように前記半導体基板内に形成され、かつ、前記各
浮遊ゲート電極下で当該半導体メモリのソース・ドレイ
ン領域を構成することを要旨とする。

【００３９】請求項５に記載の発明は、請求項１〜４の
いずれか１項に記載の半導体メモリにおいて、前記浮遊
ゲート電極と半導体基板との間の静電容量が、前記浮遊
ゲート電極と制御ゲート電極との間の静電容量もより大
きく設定されたことを要旨とする。

【００４０】

【発明の実施の形態】（第１実施形態）以下、本発明を
具体化した第１実施形態を図１〜図１２に従って説明す
る。

【００４１】図１は、本実施形態のメモリセル１を用い
たフラッシュＥＥＰＲＯＭ１０１のメモリセルアレイ１
０２の一部を示す。図１（ｂ）は、メモリセルアレイ１
０２の一部平面図であり、図１（ａ）は、図１（ｂ）に
おけるＹ−Ｙ線断面図である。

【００４２】メモリセル１は、２つのソース・ドレイン
領域３Ａ，３Ｂ、チャネル領域４、２つの浮遊ゲート電
極５，６、及び制御ゲート電極７から構成されている。
Ｐ型単結晶シリコン基板２上に対称構造をなすＮ型のソ
ース・ドレイン領域３Ａ，３Ｂが形成されている。２つ
のソース・ドレイン領域３Ａ，３Ｂに挟まれたチャネル
領域４上に、ゲート絶縁膜８を介して、同一寸法形状の
２つの浮遊ゲート電極５，６が並べられて形成されてい
る。各浮遊ゲート電極５，６上にＬＯＣＯＳ法によって
絶縁膜９が形成され、絶縁膜９上及びゲート絶縁膜８上
にはトンネル絶縁膜１０が形成され、トンネル絶縁膜１
０上には制御ゲート電極７が形成されている。絶縁膜９
により、各浮遊ゲート電極５，６の上部には突起部５
ａ，６ａが形成されている。

【００４３】ここで、制御ゲート電極７の一部は、各絶
縁膜８，１０を介してチャネル領域４上に配置され、選
択ゲート１１を構成している。その選択ゲート１１を挟
む各ソース・ドレイン領域３Ａ，３Ｂと選択ゲート１１
とにより、選択トランジスタ１２が構成される。すなわ
ち、メモリセル１は、浮遊ゲート電極５，６および制御
ゲート電極７と各ソース・ドレイン領域３Ａ，３Ｂとか
ら構成される２つのトランジスタと、当該各トランジス
タ間に形成された選択トランジスタ１２とが直列に接続
された構成をとる。

【００４４】メモリセルアレイ１０２は、基板２上に形
成された複数のメモリセル１によって構成されている。
基板２上の占有面積を小さく抑えることを目的に、隣合
う各メモリセル１は、ソース・ドレイン領域３Ａ，３Ｂ
を共通にして配置されている。

【００４５】基板２上にはフィールド絶縁膜１３が形成
され、そのフィールド絶縁膜１３によって各メモリセル
１間の素子分離が行われている。図１（ｂ）において、
各浮遊ゲート電極５，６の配置方向と交差する方向（縦
方向）に配置されている各メモリセル１の制御ゲート電
極７は共通になっており、その制御ゲート電極７により
ワード線が形成されている。

【００４６】また、図１（ｂ）において、各浮遊ゲート
電極５，６の配置方向と交差する方向（縦方向）に配置
されている各メモリセル１のソース・ドレイン領域３Ｂ
は共通になっており、そのソース・ドレイン領域３Ｂに
よって前記ワード線の延設方向と同一方向に延びる第１
のビット線が形成されている。

【００４７】前記制御ゲート電極７及びトンネル絶縁膜
１０上には絶縁膜１４が形成され、絶縁膜１４上には前
記ワード線と直交する方向に延びる第２のビット線１５
が設けられている。

【００４８】そして、図１（ｂ）において、各浮遊ゲー
ト電極５，６の配置方向（横方向）に配置されている各
メモリセル１のソース・ドレイン領域３Ａは、ビット線
コンタクト１６を介して前記ビット線１５に接続されて
いる。

【００４９】図２に、メモリセル１を用いたフラッシュ
ＥＥＰＲＯＭ１０１の全体構成を示す。メモリセルアレ
イ１０２は、複数のメモリセル１がマトリックス状に配
置されて構成されている。行方向（メモリセル１の浮遊
ゲート電極５，６の配置方向と直交する方向）に配列さ
れた各メモリセル１の制御ゲート電極７を接続して共通
のワード線ＷＬ1 〜ＷＬ2nが形成されている。

【００５０】奇数番のワード線（ＷＬ1 ，ＷＬ3 …）に
接続された各メモリセル１の浮遊ゲート電極６側のトラ
ンジスタと偶数番のワード線（ＷＬ2 …）に接続された
各メモリセル１の浮遊ゲート電極５側のトランジスタの
ソース・ドレイン領域３Ｂは共通であり、共通のビット
線ＢＬＡ1 〜ＢＬＡn に接続されている。奇数番のワー
ド線（ＷＬ1 ，ＷＬ3 …）に接続された各メモリセル１
の浮遊ゲート電極５側のトランジスタと偶数番のワード
線（ＷＬ2 …）に接続された各メモリセル１の浮遊ゲー
ト電極６側のトランジスタとはソース・ドレイン領域３
Ａが共通であり、共通のビット線ＢＬＢ1 〜ＢＬＢn
（図１において符号１５で示す）に接続されている。

【００５１】各ワード線ＷＬ1 〜ＷＬ2nはロウデコーダ
１０３に接続され、各ビット線ＢＬＡ1 〜ＢＬＡn はカ
ラムデコーダ１０４に接続され、各ビット線ＢＬＢ1 〜
ＢＬＢn はカラムデコーダ１１３に接続されている。

【００５２】外部から指定されたロウアドレスおよびカ
ラムアドレスは、アドレスピン１０５に入力される。そ
のロウアドレスおよびカラムアドレスは、アドレスピン
１０５からアドレスラッチ１０７へ転送される。アドレ
スラッチ１０７でラッチされた各アドレスのうち、ロウ
アドレスはアドレスバッファ１０６を介してロウデコー
ダ１０３へ転送され、カラムアドレスはアドレスバッフ
ァ１０６を介してカラムデコーダ１０４，１１３へ転送
される。

【００５３】ロウデコーダ１０３は、アドレスラッチ１
０７でラッチされたロウアドレスに対応した１本のワー
ド線ＷＬ1 〜ＷＬ2n（例えば、ＷＬ2 ）を選択し、各ワ
ード線ＷＬ1 〜ＷＬ2nの電位を後記する各動作モードに
対応して制御する。つまり、各ワード線ＷＬ1 〜ＷＬ2n
の電位を制御することにより、各メモリセル１の制御ゲ
ート電極７の電位が制御される。

【００５４】カラムデコーダ１０４は、アドレスラッチ
１０７でラッチされたカラムアドレスに対応した１本の
ビット線ＢＬＡ1 〜ＢＬＡn （例えば、ＢＬＡ1 ）を選
択し、各ビット線ＢＬＡ1 〜ＢＬＡn の電位を後記する
各動作モードに対応して制御する。つまり、各ビット線
ＢＬＡ1 〜ＢＬＡn の電位を制御することにより、各メ
モリセル１のソース・ドレイン領域３Ｂの電位が制御さ
れる。

【００５５】カラムデコーダ１１３は、アドレスラッチ
１０７でラッチされたカラムアドレスに対応した１本の
ビット線ＢＬＢ1 〜ＢＬＢn （例えば、ＢＬＢ2 ）を選
択し、各ビット線ＢＬＢ1 〜ＢＬＢn の電位を後記する
各動作モードに対応して制御する。つまり、各ビット線
ＢＬＢ1 〜ＢＬＢn の電位を制御することにより、各メ
モリセル１のソース・ドレイン領域３Ａの電位が制御さ
れる。

【００５６】任意のメモリセル１から読み出されたデー
タは、ビット線ＢＬＡ1 〜ＢＬＡnからカラムデコーダ
１０４を介してセンスアンプ１１０へ転送されるもの
と、ビット線ＢＬＢ1 〜ＢＬＢn からカラムデコーダ１
１３を介してセンスアンプ１１２へ転送されるものとが
ある。各センスアンプ１１０，１１２は電流センスアン
プである。カラムデコーダ１０４は、選択したビット線
ＢＬＡ1 〜ＢＬＡn とセンスアンプ１１０とを接続す
る。カラムデコーダ１１３は、選択したビット線ＢＬＢ
1 〜ＢＬＢn とセンスアンプ１１２とを接続する。

【００５７】センスアンプ１１０，１１２で判別された
データは、出力バッファ１１１からデータピン１０８を
介して外部へ出力される。尚、上記した各回路（１０３
〜１１３）の動作は制御コア回路１１４によって制御さ
れる。

【００５８】次に、フラッシュＥＥＰＲＯＭ１０１の各
動作モード（書き込み動作、読み出し動作、消去動作）
について、図３〜図１２を参照して説明する。尚、図
３，図５，図７，図９，図１１は図１（ａ）の一部だけ
を図示したものであり、図４，図６，図８，図１０，図
１２は図２の一部だけを図示したものである。

【００５９】（ａ）書き込み動作（図３〜図６参照） ワード線ＷＬm と各ビット線ＢＬＡm ，ＢＬＢm との交
点に接続されたメモリセル１（以下、「１m(m)」と表記
する）を選択し、そのメモリセル１m(m)にデータを書き
込む場合について説明する。

【００６０】まず、選択されたメモリセル１m(m)の各浮
遊ゲート電極５，６のうち、浮遊ゲート電極６にデータ
を書き込む場合を図３及び図４について説明する。メモ
リセル１m(m)の浮遊ゲート電極５側のソース・ドレイン
領域３Ａに対応するビット線ＢＬＢm は、センスアンプ
１１２内に設けられた定電流源１１２ａに接続され、そ
の電位は約１．２Ｖにされる。また、選択されたメモリ
セル１m(m)以外の各メモリセル１のソース・ドレイン領
域３Ａに対応する各ビット線（ＢＬＢ1 …ＢＬＢm-1 ，
ＢＬＢm+2 …ＢＬＢn ）の電位は３Ｖにされる。

【００６１】メモリセル１m(m)の浮遊ゲート電極６側の
ソース・ドレイン領域３Ｂに対応するビット線ＢＬＡm
の電位は１０Ｖにされる。また、選択されたメモリセル
１m(m)以外の各メモリセル１のソース・ドレイン領域３
Ｂに対応する各ビット線（ＢＬＡ1 …ＢＬＡm-1 ，ＢＬ
Ａm+2 …ＢＬＡn ）の電位は３Ｖにされる。

【００６２】メモリセル１m(m)の制御ゲート電極７に対
応するワード線ＷＬm の電位は２Ｖにされる。また、選
択されたメモリセル１m(m)以外の各メモリセル１の制御
ゲート電極７に対応する各ワード線（ＷＬ1 …ＷＬm-1
，ＷＬm+2 …ＷＬ2n）の電位は０Ｖにされる。

【００６３】メモリセル１m(m)において、選択トランジ
スタ１２の閾値電圧Ｖｔｈは約０．５Ｖである。従っ
て、メモリセル１m(m)では、ソース・ドレイン領域３Ａ
中の電子が反転状態のチャネル領域４中へ移動する。そ
のため、ソース・ドレイン領域３Ｂからソース・ドレイ
ン領域３Ａに向かってセル電流Ｉｗが流れる。ソース・
ドレイン領域３Ｂの電位は１０Ｖであるため、ソース・
ドレイン領域３Ｂと浮遊ゲート電極６との間の静電容量
を介したカップリングにより、浮遊ゲート電極６の電位
が１０Ｖに近くまで持ち上げられる。そのため、チャネ
ル領域４と浮遊ゲート電極６の間には高電界が生じる。
これにより、チャネル領域４中の電子は加速されてホッ
トエレクトロンとなり、図３の矢印Ｃに示すように、浮
遊ゲート電極６へ注入される。その結果、メモリセル１
m(m)の浮遊ゲート電極６に電荷が蓄積され、１ビットの
データが書き込まれて記憶される。

【００６４】このとき、ソース・ドレイン領域３Ａと浮
遊ゲート電極５との間の静電容量を介したカップリング
により、浮遊ゲート電極５の電位が持ち上げられて約
１．２Ｖに近くなる。しかし、この程度の低い電位で
は、浮遊ゲート電極５へ実質的にホットエレクトロンが
注入されることはない。つまり、メモリセル１m(m)にお
いては、浮遊ゲート電極６だけにホットエレクトロンが
注入される。

【００６５】そして、ワード線ＷＬm と各ビット線ＢＬ
Ａm ，ＢＬＢm-1 との交点に接続されたメモリセル１
（以下、「１m(m-1)」と表記する）については、ビット
線ＢＬＢm-1 に対応するソース・ドレイン領域３Ａの電
位が３Ｖであり、制御ゲート電極７（ワード線ＷＬm ）
の電位（＝２Ｖ）より高いため、各ソース・ドレイン領
域３Ｂ，３Ａ間にセル電流が流れない。そのため、メモ
リセル１m(m-1)の各浮遊ゲート電極５，６へホットエレ
クトロンが注入されることはなく、メモリセル１m(m-1)
にデータが書き込まれることはない。

【００６６】尚、ワード線ＷＬm に接続されたメモリセ
ル１m(m)，１m(m-1)以外の各メモリセル１についても、
メモリセル１m(m-1)と同様の理由により、データが書き
込まれることはない。

【００６７】従って、前記した書き込み動作は、選択さ
れたメモリセル１m(m)の浮遊ゲート電極６だけに行われ
る。ここで、ソース・ドレイン領域３Ｂ，３Ａ間に流れ
るセル電流Ｉｗの値と、書き込み動作の時間（浮遊ゲー
ト電極６へのホットエレクトロンの注入時間）とを最適
化することにより、メモリセル１m(m)の浮遊ゲート電極
６に蓄積される電荷量を最適化する。

【００６８】具体的には、メモリセル１m(m)の浮遊ゲー
ト電極６に蓄積される電荷量を、従来のメモリセル２０
１の浮遊ゲート電極２０６に蓄積される電荷量に比べて
少なく設定し、過剰書き込み状態にならないようにす
る。書き込み動作において、従来のメモリセル２０１の
ソース領域２０３の電位が１２Ｖに設定されているのに
対し、本実施形態のメモリセル１m(m)のソース・ドレイ
ン領域３Ｂ（ビット線ＢＬＡm ）の電位が１０Ｖと低く
設定されているのは、過剰書き込み状態にならないよう
にするためである。

【００６９】ところで、メモリセル１m(m)の浮遊ゲート
電極６にデータを書き込む場合に、既に浮遊ゲート電極
５にデータが書き込まれている場合がある。この場合
に、浮遊ゲート電極５に多量の電荷が蓄積されて過剰書
き込み状態になっていると、浮遊ゲート電極５直下のチ
ャネル領域４が完全なオフ状態になり、ソース・ドレイ
ン領域３Ｂ，３Ａ間にセル電流Ｉｗが流れなくなる。そ
こで、浮遊ゲート電極５にデータを書き込む際にも、前
記した浮遊ゲート電極６の場合と同様に、浮遊ゲート電
極５に蓄積される電荷量を少なくし、過剰書き込み状態
にならないようにする。そうすれば、浮遊ゲート電極５
にデータが書き込まれている場合でも、浮遊ゲート電極
５直下のチャネル領域４が完全なオフ状態になることは
なく、ソース・ドレイン領域３Ｂ，３Ａ間にセル電流Ｉ
ｗが流れる。

【００７０】逆に言えば、浮遊ゲート電極６にデータを
書き込む際に必要な値のセル電流Ｉｗが流れるように、
浮遊ゲート電極５に蓄積される電荷量を設定しておくわ
けである。つまり、前記した浮遊ゲート電極６に蓄積さ
れる電荷量を、浮遊ゲート電極５にデータを書き込む際
に必要な値のセル電流Ｉｗが流れる程度に少なく設定し
ておくわけである。

【００７１】次に、選択されたメモリセル１m(m)の各浮
遊ゲート電極５，６のうち、浮遊ゲート電極５にデータ
を書き込む場合を図５及び図６について説明する。メモ
リセル１m(m)の浮遊ゲート電極６側のソース・ドレイン
領域３Ｂに対応するビット線ＢＬＡm は、センスアンプ
１１０内に設けられた定電流源１１０ａに接続され、そ
の電位は約１．２Ｖにされる。また、選択されたメモリ
セル１m(m)以外の各メモリセル１のソース・ドレイン領
域３Ａに対応する各ビット線（ＢＬＡ1 …ＢＬＡm-1 ，
ＢＬＡm+2 …ＢＬＡn ）の電位は３Ｖにされる。

【００７２】メモリセル１m(m)の浮遊ゲート電極５側の
ソース・ドレイン領域３Ａに対応するビット線ＢＬＢm
の電位は１０Ｖにされる。また、選択されたメモリセル
１m(m)以外の各メモリセル１のソース・ドレイン領域３
Ａに対応する各ビット線（ＢＬＢ1 …ＢＬＢm-1 ，ＢＬ
Ｂm+2 …ＢＬＢn ）の電位は３Ｖにされる。

【００７３】メモリセル１m(m)の制御ゲート電極７に対
応するワード線ＷＬm の電位は２Ｖにされる。また、選
択されたメモリセル１m(m)以外の各メモリセル１の制御
ゲート電極７に対応する各ワード線（ＷＬ1 …ＷＬm-1
，ＷＬm+2 …ＷＬ2n）の電位は０Ｖにされる。

【００７４】メモリセル１m(m)において、選択トランジ
スタ１２の閾値電圧Ｖｔｈは約０．５Ｖである。従っ
て、メモリセル１m(m)では、ソース・ドレイン領域３Ｂ
中の電子が反転状態のチャネル領域４中へ移動する。そ
のため、ソース・ドレイン領域３Ａからソース・ドレイ
ン領域３Ｂに向かってセル電流Ｉｗが流れる。ソース・
ドレイン領域３Ａの電位は１０Ｖであるため、ソース・
ドレイン領域３Ａと浮遊ゲート電極５との間の静電容量
を介したカップリングにより、浮遊ゲート電極５の電位
が１０Ｖに近くまで持ち上げられる。そのため、チャネ
ル領域４と浮遊ゲート電極５の間には高電界が生じる。
これにより、チャネル領域４中の電子は加速されてホッ
トエレクトロンとなり、図５の矢印Ｄに示すように、浮
遊ゲート電極５へ注入される。その結果、メモリセル１
m(m)の浮遊ゲート電極５に電荷が蓄積され、１ビットの
データが書き込まれて記憶される。

【００７５】このとき、ソース・ドレイン領域３Ｂと浮
遊ゲート電極６との間の静電容量を介したカップリング
により、浮遊ゲート電極６の電位が持ち上げられて約
１．２Ｖに近くなる。しかし、この程度の低い電位で
は、浮遊ゲート電極６へ実質的にホットエレクトロンが
注入されることはない。つまり、メモリセル１m(m)にお
いては、浮遊ゲート電極５だけにホットエレクトロンが
注入される。

【００７６】また、ワード線ＷＬm と各ビット線ＢＬＡ
m ，ＢＬＢm-1 との交点に接続されたメモリセル１m(m-
1)のソース・ドレイン領域３Ａ，３Ｂ間にもセル電流Ｉ
ｗが流れる。しかし、メモリセル１m(m-1)において、ビ
ット線ＢＬＢm-1 に対応するソース・ドレイン領域３Ａ
の電位は３Ｖであるため、各浮遊ゲート電極５，６の電
位が持ち上げられることはない。そのため、メモリセル
１m(m-1)の各浮遊ゲート電極５，６へホットエレクトロ
ンが注入されることはなく、メモリセル１m(m-1)にデー
タが書き込まれることはない。

【００７７】尚、ワード線ＷＬm に接続されたメモリセ
ル１m(m)，１m(m-1)以外の各メモリセル１についても、
メモリセル１m(m-1)と同様の理由により、データが書き
込まれることはない。

【００７８】従って、前記した書き込み動作は、選択さ
れたメモリセル１m(m)の浮遊ゲート電極５だけに行われ
る。従って、この書き込み動作は、選択された１つのメ
モリセル１について、その各浮遊ゲート電極５，６毎に
行うことができる。

【００７９】（ｂ）読み出し動作（図７〜図１０参照） メモリセル１m(m)を選択し、そのメモリセル１m(m)から
データを読み出す場合について説明する。

【００８０】まず、選択されたメモリセル１m(m)の各浮
遊ゲート電極５，６のうち、浮遊ゲート電極６からデー
タを読み出す場合について説明する。メモリセル１m(m)
のソース・ドレイン領域３Ａに対応するビット線ＢＬＢ
m の電位は３Ｖにされる。また、選択されたメモリセル
１m(m)以外の各メモリセル１のソース・ドレイン領域３
Ａに対応する各ビット線（ＢＬＢ1 …ＢＬＢm-1 ，ＢＬ
Ｂm+2 …ＢＬＢn ）の電位は０Ｖにされる。

【００８１】メモリセル１m(m)のソース・ドレイン領域
３Ｂに対応するビット線ＢＬＡm の電位は０Ｖにされ
る。また、選択されたメモリセル１m(m)以外の各メモリ
セル１のソース・ドレイン領域３Ｂに対応する各ビット
線（ＢＬＡ1 …ＢＬＡm-1 ，ＢＬＡm+2 …ＢＬＡn ）の
電位は３Ｖにされる。

【００８２】メモリセル１m(m)の制御ゲート電極７に対
応するワード線ＷＬm の電位は４Ｖにされる。また、選
択されたメモリセル１m(m)以外の各メモリセル１の制御
ゲート電極７に対応する各ワード線（ＷＬ1 …ＷＬm+1
，ＷＬm+2 …ＷＬn ）の電位は０Ｖにされる。

【００８３】メモリセル１m(m)において、ソース・ドレ
イン領域３Ａが３Ｖにされると、ソース・ドレイン領域
３Ａと浮遊ゲート電極５との間の静電容量を介したカッ
プリングにより、浮遊ゲート電極５の電位が持ち上げら
れて３Ｖに近くなる。その結果、浮遊ゲート電極５に蓄
積された電荷の有無に関係なく、浮遊ゲート電極５直下
のチャネル領域４はオン状態になる。

【００８４】後記するように、消去状態にある浮遊ゲー
ト電極６には電荷が蓄積されていない。それに対して、
前記したように、書き込み状態にある浮遊ゲート電極６
には電荷が蓄積されている。従って、消去状態にある浮
遊ゲート電極６直下のチャネル領域４はオン状態になっ
ており、書き込み状態にある浮遊ゲート電極６直下のチ
ャネル領域４はオフ状態に近くなっている。

【００８５】そのため、制御ゲート電極７に４Ｖが印加
されたとき、ソース・ドレイン領域３Ａからソース・ド
レイン領域３Ｂに向かって流れるセル電流Ｉｒは、浮遊
ゲート電極６が消去状態にある場合の方が、書き込み状
態にある場合よりも大きくなる。このセル電流Ｉｒの値
をセンスアンプ１１２で検出することにより、メモリセ
ル１m(m)の浮遊ゲート電極６に記憶されたデータの値を
読み出すことができる。例えば、消去状態の浮遊ゲート
電極６のデータの値を「１」、書き込み状態の浮遊ゲー
ト電極６のデータの値を「０」として読み出しを行う。
尚、この場合、センスアンプ１１０をソース・ドレイン
領域３Ｂ側に接続して、セル電流Ｉｒを検出してもよ
い。

【００８６】次に、選択されたメモリセル１m(m)の各浮
遊ゲート電極５，６のうち、浮遊ゲート電極５からデー
タを読み出す場合を図９及び図１０について説明する。
メモリセル１m(m)のソース・ドレイン領域３Ａに対応す
るビット線ＢＬＢm の電位は０Ｖにされる。また、選択
されたメモリセル１m(m)以外の各メモリセル１のソース
・ドレイン領域３Ａに対応する各ビット線（ＢＬＢ1 …
ＢＬＢm-1 ，ＢＬＢm+2 …ＢＬＢn ）の電位は３Ｖにさ
れる。

【００８７】メモリセル１m(m)のソース・ドレイン領域
３Ｂに対応するビット線ＢＬＡm の電位は３Ｖにされ
る。また、選択されたメモリセル１m(m)以外の各メモリ
セル１のソース・ドレイン領域３Ｂに対応する各ビット
線（ＢＬＡ1 …ＢＬＡm-1 ，ＢＬＡm+2 …ＢＬＡn ）の
電位は３Ｖにされる。

【００８８】メモリセル１m(m)の制御ゲート電極７に対
応するワード線ＷＬm の電位は４Ｖにされる。また、選
択されたメモリセル１m(m)以外の各メモリセル１の制御
ゲート電極７に対応する各ワード線（ＷＬ1 …ＷＬm+1
，ＷＬm+2 …ＷＬn ）の電位は０Ｖにされる。

【００８９】メモリセル１m(m)において、ソース・ドレ
イン領域３Ｂが３Ｖにされると、ソース・ドレイン領域
３Ｂと浮遊ゲート電極６との間の静電容量を介したカッ
プリングにより、浮遊ゲート電極６の電位が持ち上げら
れて３Ｖに近くなる。その結果、浮遊ゲート電極６に蓄
積された電荷の有無に関係なく、浮遊ゲート電極６直下
のチャネル領域４はオン状態になる。

【００９０】そのため、制御ゲート電極７に４Ｖが印加
されたとき、ソース・ドレイン領域３Ｂからソース・ド
レイン領域３Ａに向かって流れるセル電流Ｉｒは、浮遊
ゲート電極５が消去状態にある場合の方が、書き込み状
態にある場合よりも大きくなる。

【００９１】このセル電流Ｉｒの値をセンスアンプ１１
０で検出することにより、メモリセル１m(m)の浮遊ゲー
ト電極５に記憶されたデータの値を読み出すことができ
る。尚、この場合、センスアンプ１１２をソース・ドレ
イン領域３Ａ側に接続して、セル電流Ｉｒを検出しても
よい。

【００９２】つまり、選択されたメモリセル１m(m)につ
いて、その各浮遊ゲート電極５，６のいずれか一方に、
消去状態のデータ値「１」と、書き込み状態のデータ値
「０」の２値（＝１ビット）を記憶させ、そのデータ値
を読み出すことができる。

【００９３】（ｃ）消去動作（図１１及び図１２参照） ワード線ＷＬm に接続された全てのメモリセル１の各浮
遊ゲート電極５，６に記憶されたデータが消去される場
合について説明する。

【００９４】全てのビット線ＢＬＡ1 〜ＢＬＡn ，ＢＬ
Ｂ1 〜ＢＬＢn の電位は０Ｖにされる。ワード線ＷＬm
の電位は１５Ｖにされる。また、ワード線ＷＬm 以外の
各ワード線（ＷＬ1 …ＷＬm+1 ，ＷＬm+2 …ＷＬ2n）の
電位は０Ｖにされる。

【００９５】各ソース・ドレイン領域３Ａ，３Ｂ及び基
板２と各浮遊ゲート電極５，６との間の静電容量と、制
御ゲート電極７と各浮遊ゲート電極５，６の間の静電容
量とを比べると、前者の方が圧倒的に大きい。つまり、
各浮遊ゲート電極５，６は、各ソース・ドレイン領域３
Ａ，３Ｂ及び基板２と強くカップリングしている。その
ため、制御ゲート電極７が１５Ｖ、各ソース・ドレイン
領域３Ａ，３Ｂが０Ｖになっても、各浮遊ゲート電極
５，６の電位は０Ｖ付近からあまり変化せず、制御ゲー
ト電極７と各浮遊ゲート電極５，６の電位差が大きくな
り、制御ゲート電極７と各浮遊ゲート電極５，６の間に
高電界が生じる。

【００９６】その結果、ＦＮトンネル電流が流れ、図１
１の矢印Ｅに示すように、各浮遊ゲート電極５，６中の
電子が制御ゲート電極７側へ引き抜かれて、各メモリセ
ル１に記憶されたデータの消去が行われる。

【００９７】このとき、各浮遊ゲート電極５，６には突
起部５ａ，６ａが形成されているため、各浮遊ゲート電
極５，６中の電子は突起部５ａ，６ａから飛び出して制
御ゲート電極７側へ移動する。従って、電子の移動が容
易になり、各浮遊ゲート電極５，６中の電子を効率的に
引き抜くことができる。

【００９８】尚、複数のワード線ＷＬ1 〜ＷＬ2nを同時
に選択することにより、その各ワード線に接続されてい
る全てのメモリセル１に対して消去動作を行うこともで
きる。このように、メモリセルアレイ１０２を複数組の
ワード線ＷＬ1 〜ＷＬ2n毎の任意のブロックに分けてそ
の各ブロック単位でデータの消去を行う消去動作は、ブ
ロック消去と呼ばれる。

【００９９】以上詳述したように、本実施形態によれ
ば、以下の作用および効果を得ることができる。 〔１〕メモリセル１は２つの浮遊ゲート電極５，６を有
し、各浮遊ゲート電極５，６は２つのソース・ドレイン
領域３に挟まれたチャネル領域４上に併置されている。
また、各浮遊ゲート電極５，６は、１つの制御ゲート電
極７を共有している。そして、１つのメモリセル１は、
各浮遊ゲート電極５，６毎にそれぞれ１ビットのデータ
を記憶することが可能であり、合計２ビットのデータを
記憶することができる。

【０１００】従って、同一デザインルールにおいて、メ
モリセル１によれば、従来のメモリセル２０１に比べ、
１ビット当たりの基板上の専有面積を約６６％に縮小す
ることができる。すなわち、メモリセル１によれば、ス
タックトゲート型メモリセルに匹敵する高集積化が可能
になる。

【０１０１】〔２〕各メモリセル１の制御ゲート電極７
は２つの浮遊ゲート電極５，６間のチャネル領域４上で
分離されることなく連続している。従って、従来技術に
おける前記（１）の問題を完全に回避することができ
る。

【０１０２】〔３〕上記〔２〕により、各浮遊ゲート電
極５，６と制御ゲート電極７の重ね合わせ寸法精度につ
いて考慮する必要がなくなることから、従来技術におけ
る前記（２）の問題を完全に回避することができる。

【０１０３】〔４〕各メモリセル１のソース・ドレイン
領域３Ａが接続されるビット線とソース・ドレイン領域
３Ｂが接続されるビット線とを直交するように構成して
いる。そのため、各メモリセル１からのデータの読み出
し時において、カラムデコーダ１１０，１１２は各ビッ
ト線に対してオープン状態を出力せずに済み、カラムデ
コーダ１１０，１１２の構成を簡略化することができ
る。

【０１０４】〔５〕各メモリセル１からのデータの読み
出し時において、カラムデコーダ１１０，１１２は選択
したメモリセル１のソース・ドレイン領域３Ｂ，３Ａに
対応するビット線ＢＬＡ，ＢＬＢに所定の電圧を印加
し、選択したメモリセル１以外のメモリセルのソース・
ドレイン領域３Ｂ，３Ａに対応するビット線にはオープ
ン状態以外の同一の電圧を印加するようにしている。そ
のため、選択したメモリセル１にのみ読み出し電流Ｉｒ
が流れ、読み出し動作の高速化を図ることができる。

【０１０５】〔６〕メモリセル１を用いたフラッシュＥ
ＥＰＲＯＭ１０１は、選択トランジスタ１２が設けられ
ているため、個々のメモリセル１にそれ自身を選択する
機能がある。つまり、消去動作時に浮遊ゲート電極５，
６から電荷を引き抜く際に電荷を過剰に抜き過ぎても、
選択ゲート１１によってチャネル領域４をオフ状態にす
ることができる。従って、過剰消去が発生したとして
も、選択トランジスタ１２によってメモリセル１のオン
・オフ状態を制御することができ、過剰消去が問題にな
らない。すなわち、メモリセル１の内部に設けられた選
択トランジスタ１２によって、そのメモリセル自身のオ
ン・オフ状態を選択することができる。

【０１０６】〔７〕書き込み動作において、メモリセル
１の浮遊ゲート電極５，６に蓄積される電荷量を最適化
するには、メモリセル１に消去状態と書き込み状態の２
値（＝１ビット）を記憶させるだけでなく、３値以上を
記憶させる技術（多値記憶技術）を応用すればよい。す
なわち、多値記憶技術では、書き込み動作時にメモリセ
ルの浮遊ゲート電極の電位を精密に制御することによっ
て書き込み状態を正確に制御することが必要不可欠であ
る。その浮遊ゲート電極の電位の制御技術を利用すれ
ば、書き込み動作時にメモリセル１の浮遊ゲート電極
５，６に蓄積される電荷量を最適化するのは容易であ
る。

【０１０７】〔８〕書き込み動作において、過剰書き込
み状態を防止するために、メモリセル１m(m)のソース・
ドレイン領域３Ａ，３Ｂの電位が１０Ｖと低く設定され
ている。そのため、フラッシュＥＥＰＲＯＭ１０１の電
源電圧が３．３Ｖに低電圧化された場合でも、チャージ
ポンプの負荷が軽くなって、低電圧化に容易に対応する
ことができる。

【０１０８】それに対して、従来のメモリセル２０１で
は、書き込み動作におけるソース領域２０３の電位が１
２Ｖに設定されている。そのため、フラッシュＥＥＰＲ
ＯＭ３０１の電源電圧が３．３Ｖの場合には、チャージ
ポンプを用いてソース領域２０３へ供給する電圧（＝１
２Ｖ）を生成するのが難しく、当該電圧の生成に特別な
回路が要求されるため、回路構成が複雑になる。

【０１０９】

〔９〕メモリセル１のチャネル領域４の長
さは、従来のメモリセル２０１のチャネル領域２０５に
比べて長くなっている。そのため、チャネル領域４の耐
圧は、チャネル領域２０５の耐圧に比べて高くなる。そ
の結果、書き込み動作において、選択されたメモリセル
１以外のメモリセル１の各浮遊ゲート電極５，６にはデ
ータが書き込まれ難くなり、前記した書き込み動作の作
用および効果をより確実に得ることができる。

【０１１０】〔１０〕読み出し動作において、メモリセ
ル１のセル電流Ｉｒの値をセンスアンプ１１０，１１２
によって検出する際には、多値記憶技術を応用すればよ
い。すなわち、多値記憶技術では、読み出し動作時にセ
ル電流を精密に検出することが必要不可欠である。その
セル電流の検出技術を利用すれば、読み出し動作時にメ
モリセル１のセル電流Ｉｒの値を精密に検出することが
できる。

【０１１１】〔１１〕書き込み動作において、メモリセ
ル１の浮遊ゲート電極５，６に蓄積される電荷量を少な
く設定し、過剰書き込み状態にならないようにしてあ
る。そのため、消去動作において、各浮遊ゲート電極
５，６から制御ゲート電極７側へ引き抜く電子の量が少
なくなる。

【０１１２】（第２実施形態）次に、本発明の第２実施
形態を図１３に従って説明する。なお、本実施形態にあ
って、その各メモリセルには、第１実施形態に例示した
メモリセル構造が採用されている。また、本実施形態に
おいて、第１実施形態と同じ構成部材については符号を
等しくしてその詳細な説明を省略する。

【０１１３】図１３に、本実施形態のフラッシュＥＥＰ
ＲＯＭ１２０の構成の一部を示す。本実施形態におい
て、図２に示した第１実施形態のフラッシュＥＥＰＲＯ
Ｍ１０１と異なるのは以下の点だけである。

【０１１４】｛１｝メモリセルアレイ１０２において、
ワード線ＷＬ1 〜ＷＬ2nと直交する方向に配列された各
メモリセル１のソース・ドレイン領域３Ａ，３Ｂが分離
されている。

【０１１５】｛２｝メモリセルアレイ１０２において、
ワード線ＷＬ1 〜ＷＬ2nと平行に配列された各メモリセ
ル１のソース・ドレイン領域３Ａにより、各メモリセル
１毎に独立したビット線ＢＬＢ1 〜ＢＬＢn が形成され
るとともに、各メモリセル１のソース・ドレイン領域３
Ｂにより、各メモリセル１毎に独立したビット線ＢＬＡ
1 〜ＢＬＡn が形成されている。

【０１１６】このように構成された本実施形態によれ
ば、第１実施形態の〔１〕，〔４〕〜〔１１〕の作用及
び効果に加えて以下の作用及び効果を得ることができ
る。 ・カラムデコーダ１０４又は１１３のいずれか一方をソ
ースバイアス回路として、その回路に接続されたすべて
のビット線に共通のバイアス電圧を供給することによっ
て、データ書き込み、データ読み出し及びデータ消去を
行うことができる。また、この場合、ソースバイアス回
路としたカラムデコーダに対応するセンスアンプは省略
することができる。

【０１１７】・また、本実施形態では、行方向に配列さ
れた各メモリセル１毎に独立したビット線ＢＬＡ1 〜Ｂ
ＬＡn 及びビット線ＢＬＢ1 〜ＢＬＢn が設けられてい
るため、選択されたメモリセル１毎に消去動作を行うこ
とができる。

【０１１８】尚、上記各実施形態は以下のように変更し
てもよく、その場合でも同様の作用及び効果を得ること
ができる。 ・上記第１及び第２実施形態において、メモリセルアレ
イ１０２を、複数のワード線を単位として複数のブロッ
クに分割すること。

【０１１９】・上記第１及び第２実施形態において、メ
モリセルアレイ１０２を、ワード線と直交する複数のビ
ット線ＢＬＢ1 〜ＢＬＢn を単位として複数のブロック
に分割すること。

【０１２０】・第１実施形態及び第２実施形態の書き込
み動作において、メモリセル１の浮遊ゲート電極５，６
に蓄積される電荷量を多く設定し、過剰書き込み状態に
する。

【０１２１】・Ｐ型単結晶シリコン基板２をＰ型ウェル
に置き代える。 ・多値記憶技術を利用し、各メモリセル１の各浮遊ゲー
ト電極５，６毎にそれぞれ３値以上のデータを記憶させ
るようにする。

【０１２２】・各実施形態において、書き込み動作時に
ベリファイ書き込み方式を用いる。ところで、本明細書
において、発明の構成に係る部材は以下のように定義さ
れるものとする。

【０１２３】・半導体基板とは、単結晶シリコン半導体
基板だけでなく、ウェル、単結晶シリコン膜、多結晶シ
リコン膜、非晶質シリコン膜、化合物半導体基板、化合
物半導体膜をも含むものとする。

【０１２４】・浮遊ゲート電極と基板との間の静電容量
とは、浮遊ゲート電極と、基板に形成されているソース
・ドレイン領域及びチャネル領域の一方又は双方との間
の静電容量をも含むものとする。

【０１２５】・書き込み動作において、一方の浮遊ゲー
ト電極にデータを書き込む際に必要な値のセル電流が流
れるように、他方の浮遊ゲート電極に蓄積される電荷量
を設定しておくこととは、この場合、電荷量がゼロであ
ることも含むものとする。

【０１２６】

【発明の効果】本発明によれば、書き込み特性にばらつ
きが少なく、動作速度が速く微細化及び高集積化が可能
で、過剰消去をおこすことがない半導体メモリを提供す
ることができる。

【図面の簡単な説明】

【図１】図１（ｂ）は第１実施形態の一部平面図、図１
（ａ）は図１（ｂ）のＹ−Ｙ線断面図。

【図２】第１実施形態のブロック回路図。

【図３】第１実施形態の作用を説明するための一部断面
図。

【図４】第１実施形態の作用を説明するための一部回路
図。

【図５】第１実施形態の作用を説明するための一部断面
図。

【図６】第１実施形態の作用を説明するための一部回路
図。

【図７】第１実施形態の作用を説明するための一部断面
図。

【図８】第１実施形態の作用を説明するための一部回路
図。

【図９】第１実施形態の製造工程を示す断面図。

【図１０】第１実施形態の製造工程を示す断面図。

【図１１】第１実施形態の製造工程を示す断面図。

【図１２】第１実施形態の製造工程を示す断面図。

【図１３】第２実施形態の一部回路図。

【図１４】図１４（ｂ）は従来の形態の一部平面図、図
１４（ａ）は図１４（ｂ）のＸ−Ｘ線断面図。

【図１５】従来の形態の作用を説明するための一部断面
図。

【図１６】従来の形態の作用を説明するための一部断面
図。

【符号の説明】

１…メモリセル ２…半導体基板としての単結晶シリコン基板 ３Ａ，３Ｂ…ソース・ドレイン領域 ４…チャネル領域 ５，６…浮遊ゲート電極 ７…制御ゲート電極 ８…ゲート絶縁膜 １０…トンネル絶縁膜 １０１，１２０…不揮発性半導体メモリとしてのフラッ
シュＥＥＰＲＯＭ １０２…メモリセルアレイ ＢＬＡ1 〜ＢＬＡm 〜ＢＬＡn …第１のビット線 ＢＬＢ1 〜ＢＬＢm 〜ＢＬＢn …第２のビット線 ＷＬ1 〜ＷＬm 〜ＷＬ2n…ワード線

Claims (5)

【特許請求の範囲】
1. 【請求項１】 １つの制御ゲート電極を共有しかつ半導
   体基板に形成された２つのソース・ドレイン領域間のチ
   ャネル領域上に併置された２つの浮遊ゲート電極を備え
   るメモリセルをマトリクス状に配置し、該マトリクス内
   において前記各制御ゲート電極を前記対となる各浮遊ゲ
   ート電極の配置方向と交差する方向に接続しワード線と
   する半導体メモリ。
2. 【請求項２】 請求項１に記載の半導体メモリにおい
   て、 前記各ワード線に接続されたメモリセルにおける一方の
   ソース・ドレイン領域は該ワード線の延設方向と同一方
   向に延びる複数の第１のビット線に接続され、前記各ワ
   ード線に接続されたメモリセルにおける各他方のソース
   ・ドレイン領域は前記複数の第１のビット線と交差する
   複数の第２のビット線に接続されている半導体メモリ。
3. 【請求項３】 請求項１又は２に記載の半導体メモリに
   おいて、 前記複数のワード線は、前記各浮遊ゲート電極上で当該
   半導体メモリの制御ゲート電極を構成する半導体メモ
   リ。
4. 【請求項４】 請求項１〜３のいずれか１項に記載の半
   導体メモリにおいて、 前記第１のビット線は、前記ワード線の延設方向と同一
   方向に延びるように前記半導体基板内に形成され、か
   つ、前記各浮遊ゲート電極下で当該半導体メモリのソー
   ス・ドレイン領域を構成する半導体メモリ。
5. 【請求項５】 請求項１〜４のいずれか１項に記載の半
   導体メモリにおいて、 前記浮遊ゲート電極と半導体基板との間の静電容量が、
   前記浮遊ゲート電極と制御ゲート電極との間の静電容量
   もより大きく設定された半導体メモリ。